WO2006028208A1 - キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回路を備えるプリント配線板 - Google Patents

キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回路を備えるプリント配線板 Download PDF

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Akiko Sugioka
Naohiko Abe
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Mitsui Mining & Smelting Co., Ltd.
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Definitions

  • Capacitor layer forming material and printed wiring board with built-in capacitor circuit obtained using capacitor layer forming material obtained using capacitor layer forming material
  • the invention according to the present application relates to a capacitor layer forming material used for forming a built-in capacitor layer of a printed wiring board and a printed wiring board including a built-in capacitor circuit obtained using the capacitor layer forming material.
  • a multilayer printed wiring board incorporating a capacitor circuit has used one or more of the insulating layers located in the inner layer as a dielectric layer. Then, as disclosed in Patent Document 1, it has been used as a capacitor circuit in which an upper electrode and a lower electrode as capacitors are arranged to face each other on inner layer circuits located on both surfaces of the dielectric layer. Therefore, such a capacitor circuit has been referred to as a built-in capacitor circuit.
  • Capacitors have been able to reduce the power consumption of electronic equipment by storing surplus electricity, etc., so that the basic quality is to have as large an electric capacity as possible. As required.
  • Patent Document 1 US Pat. No. 6,541,137
  • the factory is equipped with a conductive layer for forming a new lower electrode that has excellent adhesion to the dielectric layer as the lower electrode of the capacitor circuit and can be used as a resistor circuit combined electrode.
  • Capacitor layer forming materials have been demanded.
  • the capacitor layer forming material according to the present invention is a "capacitor layer forming material for a printed wiring board comprising a dielectric layer between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode.”
  • the capacitor layer forming material is characterized in that the second conductive layer is a conductive layer provided in a state in which a pure nickel layer and a nickel phosphorus alloy layer are sequentially laminated on the surface of the copper layer.
  • the capacitor layer forming material according to the present invention includes a printed wiring board including a dielectric layer between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode.
  • the second conductive layer is a conductive layer provided with a nickel phosphorus alloy layer Z pure nickel layer Z nickel phosphorus alloy layer sequentially stacked on the surface of the copper layer.
  • Capacitor layer forming material "is also included.
  • the nickel-phosphorus alloy layer used in the capacitor layer forming material according to the present invention preferably has a phosphorus content of 0.05 wt% to 5 wt%! /.
  • the nickel-phosphorus alloy layer in the capacitor layer forming material according to the present invention is:
  • the pure nickel layer in the capacitor layer forming material according to the present invention is 0.3 ⁇ ! Preferably it has a thickness of ⁇ 3.0 m.
  • the capacitor layer forming material according to the present invention By using the capacitor layer forming material according to the present invention, it is possible to form a lower electrode having excellent adhesion to the dielectric layer, and therefore, there is no peeling phenomenon between the dielectric layer and the lower electrode. It is possible to obtain a printed wiring board having a high-quality built-in capacitor circuit. The invention's effect
  • the second conductive layer used for forming the lower electrode of the capacitor layer forming material according to the present invention has excellent adhesion to the dielectric layer, and by using this, there is no peeling phenomenon between the dielectric layer and the lower electrode.
  • a printed wiring board having a high-quality built-in capacitor circuit can be obtained.
  • the electric capacity of the capacitor circuit formed using the capacitor layer forming material according to the present invention is improved, and a high-quality built-in capacitor circuit can be formed.
  • the dielectric layer of the capacitor layer forming material according to the present invention is applied using a so-called sol-gel method, a dielectric filler-containing resin solution containing a dielectric filler and a binder resin.
  • sol-gel method a dielectric filler-containing resin solution containing a dielectric filler and a binder resin.
  • a first variation of the capacitor layer forming material according to the present invention is a capacitor layer forming material for a printed wiring board having a dielectric layer between the first conductive layer and the second conductive layer as described above,
  • the conductive layer is characterized in that a pure nickel layer and a nickel phosphorus alloy layer are sequentially laminated on the surface of the copper layer.
  • FIG. 1 shows the noiration of the capacitor layer forming materials la and lb according to the present invention, and shows the layer structure of the first conductive layer 2, the dielectric layer 3, the second conductive layer 4, and the second conductive layer 4.
  • the second conductive layer referred to here is at least a pure nickel layer 4b on the contact surface between the second conductive layer 4 and the dielectric layer 3.
  • the nickel-phosphorus alloy layer 4a should be present. Therefore, the pure nickel layer 4b and the nickel-phosphorus alloy layer 4a are copper layers. 4c may be sequentially laminated on one side and both sides.
  • a second variation of the capacitor layer forming material according to the present invention is a capacitor layer forming material for a printed wiring board having a dielectric layer between the first conductive layer and the second conductive layer as described above.
  • the second conductive layer is a conductive layer provided in a state in which a nickel phosphorus alloy layer, a Z pure nickel layer, and a Z nickel phosphorus alloy layer are sequentially stacked on the surface of the copper layer.
  • FIG. 2 shows the noiration of the capacitor layer forming material lc according to the present invention, and shows the layer structure of the first conductive layer 2, the dielectric layer 3, the second conductive layer 4, and the second conductive layer 4.
  • a schematic cross-sectional view showing the positional relationship among the layer 4a, the pure nickel layer 4b, and the copper layer 4c was used.
  • the second variation has a nickel-phosphorus alloy layer 4a added between the copper layer and the pure nickel layer of the first variation.
  • the nickel-phosphorus alloy layer and the pure nickel layer are completely different in expansion and contraction behavior by TMA analysis accompanying heating and cooling.
  • the expansion curve due to heating and the shrinkage curve due to cooling almost coincide with each other, and the expansion curve and shrinkage curve do not change even when multiple heating and cooling cycles are applied.
  • the pure nickel layer is shifted so that the expansion curve due to heating and the contraction curve due to cooling draw a hysteresis curve.
  • the expansion curve and the contraction curve each time. Tend to change. That is, by further providing a nickel-phosphorus alloy layer, it is possible to further improve the adhesion between the dielectric layer and the lower electrode when a high temperature heat history or a heat shock is applied.
  • the copper layer of the capacitor layer forming material is formed by using an electrolytic copper foil, it can be formed by employing various methods such as vapor deposition and plating.
  • the pure nickel layer and the nickel-phosphorus alloy layer formed on the surface of the copper layer employ either an electrochemical method such as an electrolysis method or an electroless method, or a dry coating method such as a sputtering deposition method. There is no problem.
  • a pure nickel layer and a nickel-phosphorus alloy layer are formed by adjusting a target composition such as a pure nickel target or a nickel phosphorus alloy target used as a target. You can make them separately.
  • the electrolytic plating method when the electrolytic plating method is employed, the following plating solution composition and electrolytic conditions can be employed.
  • a solution known as a nickel plating solution can be widely used. For example, (i) using nickel sulfate-nickel concentration of 5-30 gZl, liquid temperature of 20-50 ° C, pH of 2-4, current density of 0.3-: conditions of LOAZdm 2 , (ii) nickel concentration of nickel sulfate 5-30gZl, potassium pyrophosphate 50-500gZl, liquid temperature 20-50.
  • the nickel-phosphorus alloy layer is formed by using a phosphoric acid-based solution.
  • Zdm 2 to 50AZdm 2 The conditions of Zdm 2 to 50AZdm 2 are adopted. It is also possible to form a nickel-phosphorus alloy layer by an electroless method using a commercially available electroless plating solution.
  • the nickel phosphorus alloy layer used in the present invention preferably has a phosphorus content of 0.05 wt% to 5 wt%.
  • the phosphorus component of the nickel-phosphorus alloy layer diffuses into the dielectric layer and may adhere to the dielectric layer if it is subjected to high temperature loads in the manufacturing process of the capacitor layer forming material and the normal printed wiring board manufacturing process. It is thought that it deteriorates and changes the dielectric constant. However, it has been found that a nickel-phosphorus alloy layer with an appropriate phosphorus content improves the electrical characteristics of a capacitor.
  • the phosphorus content is less than 0.05 wt%, it becomes close to pure nickel and the thermal expansion change becomes large, the dielectric layer is damaged, and the electrical characteristics as a capacitor cannot be improved. On the other hand If the phosphorus content exceeds 5 wt%, phosphorus will pray at the interface of the dielectric layer, the adhesion to the dielectric layer will deteriorate, and it will be easy to peel off. Accordingly, the phosphorus content is preferably in the range of 0.05 wt% to 5 wt%.
  • the nickel content in the present invention is a value converted as [P component weight] Z [Ni component weight] X 100 (wt%).
  • the nickel-phosphorus alloy layer in the capacitor layer forming material according to the present invention is 0.1.
  • the thickness of the nickel phosphorus alloy layer referred to here is premised on the range of the nickel phosphorus alloy composition.
  • the thickness force of the nickel-phosphorus alloy layer is less than 0.1 m, the phosphorus in the nickel-phosphorus alloy layer diffuses toward the pure nickel layer, resulting in a low phosphorus concentration in the nickel-phosphorus alloy layer, The thermal expansion change is close to that of nickel, the dielectric layer is damaged, and the electrical characteristics of the capacitor cannot be improved. At the same time, the quality stability when the capacitor circuit is formed is lacking. . In contrast, the thickness of the nickel-phosphorus alloy layer
  • the pure nickel layer in the capacitor layer forming material according to the present invention is 0.3 ⁇ ! ⁇
  • This pure nickel layer has a nickel component with a purity of 99.9 wt% or more, and a copper component that serves as a decomposition catalyst for the organic component of the ferroelectric layer. It is considered that it functions as a diffusion barrier layer to prevent diffusion to the dielectric layer side when subjected to high temperature heating.
  • This pure nickel layer is also considered to function as a phosphorus absorber that reduces the amount of the phosphorus component in the nickel-phosphorus alloy layer that diffuses to the dielectric layer when subjected to high-temperature heating. . Therefore, the thickness of the pure nickel layer is 0.
  • the function of the copper component as a diffusion barrier cannot be sufficiently achieved. Even if the thickness of the pure nickel layer exceeds 3. O / zm, there is no particular problem. However, in consideration of the thermal history and temperature loaded in the manufacturing process of capacitor layer forming materials and the normal printed wiring board manufacturing process, relatively expensive nickel is not less than 3.O / zm. Forming with thickness is simply a waste of resources.
  • the material of the dielectric layer there is no particular limitation on the material of the dielectric layer.
  • the method for forming the dielectric layer there are various known methods such as a so-called sol-gel method, a coating method for forming a dielectric layer by coating using a dielectric filler-containing resin solution containing a dielectric filler and a binder resin. It is possible to adopt a method.
  • the capacitor layer forming material according to the present invention By using the capacitor layer forming material according to the present invention described above, it is possible to form a lower electrode excellent in adhesion to the dielectric layer.
  • any method without particular limitation can be employed. However, as shown in the following examples, it is preferable to employ a method of manufacturing a printed wiring board that can remove an extra dielectric layer other than the portion where the capacitor circuit is formed as much as possible.
  • the nickel-phosphorus alloy layer uses a phosphoric acid solution with a nickel sulfate concentration of 250 g Zl, a salted nickel concentration of 40.39 gZl, an HBO concentration of 19. 78 g / UH PO concentration of 3 gZl, Liquid temperature 50 ° C, and electrolysis at a current density 20AZdm 2, on the pure nickel layer deposited on both surfaces of the electrolytic copper foil, electrodeposited nickel phosphorous alloy layer of about 1 mu m thickness uniformity and smooth I let you go.
  • FIG. 3 shows the surface state that is in close contact with the dielectric layer of the surface-treated copper foil.
  • a dielectric layer was formed on the surface of the nickel-phosphorus alloy layer existing in the outer layer of the surface-treated copper foil used for forming the second conductive layer by using a sol-gel method.
  • ethanolamine was added to a methanol solution heated near the boiling point as a stabilizer so that the concentration was 50 mol% to 60 mol% with respect to the total amount of metal, and titanium isopropoxide and zirconium were added.
  • a propanol solution of propoxide, lead acetate, lanthanum acetate, and nitric acid as a catalyst were sequentially added, and finally a sol-gel solution diluted with methanol to a concentration of 0.2 molZl was used.
  • this sol-gel solution was applied to the surface of the nickel-phosphorus alloy layer of the surface-treated copper foil, dried in an air atmosphere at 250 ° CX for 5 minutes, and then in an air atmosphere at 500 ° CXI for 5 minutes. Perform pyrolysis. Furthermore, this coating process was repeated 6 times to adjust the film thickness. Finally, a firing process was performed in a nitrogen substitution atmosphere at 600 ° C. for 30 minutes to form a dielectric layer.
  • capacitor layer forming material On the dielectric layer formed as described above, a copper layer having a thickness of 3 m is formed as a first conductive layer by sputtering deposition, and is formed on both sides of the dielectric layer. A capacitor layer forming material comprising a first conductive layer and a second conductive layer was obtained. At this stage, a withstand voltage was measured with a predetermined voltage applied, but no short-circuit phenomenon was observed between the first conductive layer and the second conductive layer.
  • FIG. 4 shows the state of the interface of the second conductive layer after peeling from the dielectric layer. As is clear from FIG. 3, the interface is in close contact with the dielectric layer. It can also be seen that the components of the dielectric layer remain on the surface of the second conductive layer.
  • FIG. 5 shows the peeled surface of the upper electrode after the lower electrode is peeled off, and the dielectric layer remains on the peeled surface of the upper electrode.
  • Fig. 6 shows a SIM image that shows a cross-sectional view of the contact state between the second conductive layer and the dielectric layer. No abnormalities were observed at the interface between the second conductive layer and the dielectric layer. It was found that a good interface was formed.
  • the electrode area of the upper electrode is lmm 2
  • the average capacitance density is 480 nFZcm 2, which is a very good value, tan S force .02, and a good capacitor circuit with high electric capacity and low dielectric loss is obtained.
  • the etching resist remaining on the circuit surface after the formation of the upper electrode 5
  • the exposed dielectric layer in the region other than the circuit portion was removed.
  • the dielectric layer was removed by wet blasting and a slurry-like polishing liquid (abrasive concentration 14 vol%) in which an alumina abrasive, which is a fine powder with a center particle size of 14 m, was dispersed in water. ) was applied to the surface to be polished as a high-speed water stream from a slit nozzle having a length of 90 mm and a width of 2 mm at a water pressure of 0.20 MPa, and unnecessary dielectric layers were removed by polishing.
  • the etching resist was peeled off, washed with water, and dried to obtain the state shown in FIG. 7 (c).
  • the capacitor layer forming material from which the dielectric layer has been removed needs to remove the exposed dielectric layer and bury a deep upper inter-electrode gap. Therefore, as shown in FIG. 8 (d), in order to provide the insulating layer and the conductive layer on both surfaces of the capacitor layer forming material, the copper foil 6 is provided with a semi-cured resin layer 7 having a thickness of 80 ⁇ m on one surface.
  • Fig. 8 (e) where copper foil 8 with a grease layer is overlaid and hot press-molded under heating conditions of 180 ° CX for 60 minutes, and the outer layer is laminated with copper foil layer 6 and insulating layer 7 ' It was. Then, the outer second conductive layer 4 shown in FIG. 8 (e) was etched to form the lower electrode 9, which was in the state shown in FIG. 8 (f).
  • a copper plating layer 24 is provided based on a conventional method and etched to obtain the state shown in FIG. 9 (g). .
  • the copper foil 8 with the resin layer is overlapped and hot pressed under a heating condition of 180 ° C x 60 minutes, and the copper foil layer 6 and the insulating layer are formed on the outer layer. 7 'was pasted to the state shown in Fig. 10 (i).
  • a copper plating layer 24 is provided according to a conventional method, and etching is performed.
  • the conventional method was also employed for the etching method and via hole formation at this time.
  • the printed wiring board 10 including the built-in capacitor circuit was manufactured.
  • the electrode area of the upper electrode is lmm 2
  • the average capacitance density is 480 nFZcm 2 , which shows a very good value
  • tan S is 0.02
  • a good capacitor circuit with high capacitance and low dielectric loss It can be seen that
  • the comparative example described below is different only in that the surface-treated copper foil constituting the second conductive layer of Example 1 is only a pure nickel layer having a thickness of about 3 m. Therefore, the explanation of the duplicated explanation will be omitted as much as possible.
  • a pure nickel layer having a thickness of about 3 m was provided on both sides of a 35 ⁇ m-thick electrolytic copper foil by an electrolytic plating method.
  • the same conditions as in Example 1 were used for forming the pure nickel layer.
  • the state of the surface of the surface-treated copper foil bonded to the dielectric layer was observed, but since it is the same as in Fig. 3, the scanning electron microscope image is not shown.
  • a capacitor layer forming material by forming a dielectric layer by a sol-gel method in the same manner as in Example 1, a capacitor layer is formed having a first conductive layer and a second conductive layer on both sides of the dielectric layer. Made of material. Interlayer withstand voltage was measured at this stage, but a short circuit occurred between the first conductive layer and the second conductive layer, and the product yield was 60%.
  • FIG. 12 shows the peeled interface of the first conductive layer opposite to that of the second conductive layer.
  • FIGS. 4 and 5 it can be seen that the peeling mode of the peeling surface of the second conductive layer in close contact with the dielectric layer is different. Furthermore, FIG.
  • FIG. 13 shows a SIM image that captures the cross-sectional force of the adhesion state between the second conductive layer and the dielectric layer, and many void-like defects are observed at the interface between the second conductive layer and the dielectric layer. As a result, it was found that the interface would not have good adhesion.
  • the comparative example described below is different only in that the surface-treated copper foil constituting the second conductive layer of Example 1 is only a nickel phosphorus alloy layer having a thickness of about 3 m. Therefore, the explanation of the duplicate explanation will be omitted as much as possible.
  • the surface-treated copper foil used for forming the second conductive layer is manufactured by providing a nickel-phosphorus alloy layer having a thickness of about 3 m on both sides of a 35 ⁇ m-thick electrolytic copper foil by an electrolytic plating method. It was. The same conditions as in Example 1 were used to form the nickel monophosphate alloy layer. At this stage, the state of the surface of the copper foil treated with the dielectric layer was observed, but since it is the same as that in Fig. 3, the scanning electron microscope image is omitted.
  • FIG. 14 shows the state of the interface of the second conductive layer after peeling off from the dielectric layer
  • FIG. 15 shows the peeled interface of the first conductive layer opposite to that of FIG. Second after peeling from the dielectric layer in Figure 14 Almost no dielectric layer remained at the interface of the conductive layer, and the dielectric layer remained on the first conductive layer side in FIG.
  • the capacitor layer forming material according to the present invention is characterized by a conductive layer for forming a lower electrode.
  • a conductive layer for forming a lower electrode By using this capacitor layer forming material, the average capacitance density, tan ⁇ , of the formed capacitor circuit becomes very good, and the adhesion between the dielectric layer and the lower electrode becomes high. Therefore, it is difficult to cause quality deterioration in the manufacturing process of the capacitor layer forming material and the manufacturing process of the printed wiring board having a built-in capacitor circuit. The quality will be greatly improved.
  • FIG. 1 is a schematic cross-sectional view of a capacitor layer forming material (first variation).
  • FIG. 2 is a schematic cross-sectional view of a capacitor layer forming material (second variation).
  • FIG. 3 Scanning electron microscope image of the contact surface (nickel-phosphorous alloy layer) with the dielectric layer of the surface-treated copper foil used as the second conductive layer.
  • FIG. 4 Scanning electron microscope image of the state of the interface of the second conductive layer after peeling off from the dielectric layer.
  • FIG. 5 Scanning electron microscope image of the peeled surface of the upper electrode after the lower electrode is peeled off from the dielectric layer.
  • FIG. 6 SIM image that captures the cross-sectional force of the adhesion between the second conductive layer and the dielectric layer.
  • FIG. 7 is a schematic diagram showing a manufacturing flow of a printed wiring board incorporating a capacitor circuit.
  • FIG. 8 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board incorporating a capacitor circuit.
  • FIG. 9 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 10 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board incorporating a capacitor circuit.
  • FIG. 11 is a scanning electron microscope image observing the interface state of the second conductive layer after peeling off from the dielectric layer.
  • FIG. 12 Scanning electron microscope image of the peeled surface of the upper electrode after the lower electrode is peeled off from the dielectric layer.
  • FIG.13 SIM image that captures the cross-sectional force of the contact state between the second conductive layer and the dielectric layer.
  • FIG. 14 is a scanning electron microscope image observing the state of the interface of the second conductive layer after peeling off from the dielectric layer.
  • FIG. 15 is a scanning electron microscopic image of the peeled surface of the upper electrode after the lower electrode is peeled off from the dielectric layer.

Landscapes

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Abstract

　キャパシタ回路の下部電極として誘電層との密着性に優れ、且つ、抵抗回路兼用電極等として使用の可能な新たな下部電極形成のための導電層を備えたキャパシタ層形成材を提供することを目的とする。この目的を達成するため、上部電極と下部電極との間に誘電層を備えるプリント配線板において、キャパシタ回路の下部電極側を誘電層との密着性に優れたものとするために、銅層の表面に純ニッケル層とニッケル－リン合金層とが順次積層された状態、または銅層の表面にニッケル－リン合金層／純ニッケル層／ニッケル－リン合金層とが順次積層された状態の導電層を備えたキャパシタ層形成材を採用する。

Description

明 細 書
キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キヤ パシタ回路を備えるプリント配線板
技術分野
[0001] 本件出願に係る発明は、プリント配線板の内蔵キャパシタ層を形成するために用い るキャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回 路を備えるプリント配線板に関する。
背景技術
[0002] キャパシタ回路（素子）を内蔵した多層プリント配線板は、その内層に位置する絶 縁層の内の 1以上の層を誘電層として用いてきた。そして、特許文献 1に開示されて いるように、その誘電層の両面に位置する内層回路にキャパシタとしての上部電極及 び下部電極が対向配置するよう形成されキャパシタ回路として用いられてきた。従つ て、このようなキャパシタ回路は、内蔵キャパシタ回路と称されてきた。
[0003] そして、キャパシタは余剰の電気を蓄電する等して電子'電気機器の省電力化等を 可能にしてきたものであるから、可能な限り大きな電気容量を持つことが基本的な品 質として求められる。キャパシタの容量 (C)は、 C= ε ε (AZd)の式（ε は真空の
0 0 誘電率)から計算される。特に、最近の電子、電気機器の軽薄短小化の流れから、プ リント配線板にも同様の要求が行われることになつてきた力 一定のプリント配線板面 積の中で、キャパシタ電極の面積を広く採ることは殆ど不可能であり、表面積 (Α)に 関しての改善に関しては限界がある事は明らかである。従って、キャパシタ容量を増 大させるためには、キャパシタ電極の表面積 (Α)及び誘電体層の比誘電率（ ε )が 一定とすれば、誘電体層の厚さ（d)を薄くするか、キャパシタ回路全体として見たとき の層構成に工夫を凝らす等の試みが必要とされてきた。
[0004] 特許文献 1 :米国特許第 6541137号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、下部電極の表面にニッケル一リン合金層を設ける場合に於いては、 誘電層とニッケル リン合金層と密着性に問題があり、誘電層とニッケル リン合金 層と間での剥離現象が起こる場合があり、キャパシタとしての設計電気容量とのズレ が大きくなり設計品質を満たさないこととなる。また、プリント配線板としてのデラミネ一 シヨン発生の起点となり、半田リフロー等の加熱衝撃を受けることで層間剥離が生じ たり、使用途中の発生熱による剥離が誘発され製品寿命を短命化させる原因となつ ていた。
[0006] 従って、巿場では、キャパシタ回路の下部電極として誘電層との密着性に優れ、且 つ、抵抗回路兼用電極等として使用の可能な新たな下部電極形成のための導電層 を備えたキャパシタ層形成材が求められてきたのである。
課題を解決するための手段
[0007] そこで、本件発明者等は、鋭意研究の結果、以下のキャパシタ層形成材を用いるこ とで、誘電層と下部電極との良好な密着性を得られることに想到したのである。し力も 、後述するキャパシタ層形成材を用いることで、キャパシタ回路としての電気容量も確 実に向上するのである。
[0008] 本件発明に係るキャパシタ層形成材は、「上部電極形成に用いる第 1導電層と下部 電極形成に用いる第 2導電層との間に誘電層を備えるプリント配線板のキャパシタ層 形成材において、第 2導電層は、銅層の表面に純ニッケル層とニッケル リン合金層 とが順次積層された状態で備える導電層であることを特徴としたキャパシタ層形成材 。」である。
[0009] そして、本件発明に係るキャパシタ層形成材には、「上部電極形成に用いる第 1導 電層と下部電極形成に用 、る第 2導電層との間に誘電層を備えるプリント配線板の キャパシタ層形成材において、第 2導電層は、銅層の表面にニッケル リン合金層 Z 純ニッケル層 Zニッケル リン合金層とが順次積層された状態で備える導電層であ ることを特徴としたキャパシタ層形成材。」も含まれる。
[0010] 上記本件発明に係るキャパシタ層形成材で用いるニッケル—リン合金層は、リン含 有量が 0. 05wt%〜5wt%である事が好まし!/、。
[0011] そして、本件発明に係るキャパシタ層形成材におけるニッケル リン合金層は、 0.
1 μ m〜2. 0 μ mの厚さを有するものであることが好ましい。 [0012] そして、本件発明に係るキャパシタ層形成材における純ニッケル層は、 0. 3 π！〜 3. 0 mの厚さを有するものであることが好ましい。
[0013] 本件発明に係るキャパシタ層形成材を用いることで、誘電層との密着性に優れた下 部電極を形成することが可能であるため、誘電層と下部電極との剥離現象のな 、高 品質の内蔵キャパシタ回路を備えるプリント配線板を得ることが可能となるのである。 発明の効果
[0014] 本件発明に係るキャパシタ層形成材の下部電極形成に用いる第 2導電層は、誘電 層との密着性に優れ、これを使用することにより誘電層と下部電極との剥離現象のな い高品質の内蔵キャパシタ回路を備えるプリント配線板を得ることができる。しかも、 本件発明に係るキャパシタ層形成材を用いて形成したキャパシタ回路の持つ電気容 量が向上し、高品質の内蔵キャパシタ回路の形成が可能となるのである。なお、ここ で明記しておくが、本件発明に係るキャパシタ層形成材の誘電層は、いわゆるゾルゲ ル法、誘電体フィラーとバインダー榭脂とを含む誘電体フィラー含有榭脂溶液を用い て塗工により誘電層を形成するペースト塗工法等あらゆる方法での製造した誘電層 を対象とすることができる。
発明を実施するための最良の形態
[0015] 以下、実施の形態と実施例とを通じて、本件発明をより詳細に説明する。
[0016] (発明の実施の形態）
本件発明に係るキャパシタ層形成材の第 1バリエーションは、上述のように第 1導電 層と第 2導電層との間に誘電層を備えるプリント配線板のキャパシタ層形成材であつ て、当該第 2導電層は、銅層の表面に純ニッケル層とニッケル リン合金層とが順次 積層された状態になっていることを特徴とするものである。そして、図 1に本件発明に 係るキャパシタ層形成材 la, lbのノリエーシヨンを示し、第 1導電層 2、誘電層 3、第 2導電層 4、そして第 2導電層 4の層構成を示すニッケル—リン合金層 4a、純ニッケル 層 4b及び銅層 4cの配置関係を示す模式断面図とした。
[0017] ここで言う第 2導電層は、図 1 (a)及び図 1 (b)から明らかなように、少なくとも、第 2導 電層 4と誘電層 3との接触面に純ニッケル層 4bとニッケル一リン合金層 4aとが存在し ていればよいのである。従って、純ニッケル層 4bとニッケル—リン合金層 4aとが銅層 4cの片面及び両面に順次積層され存在して 、ても構わな 、。
[0018] 本件発明に係るキャパシタ層形成材の第 2バリエーションは、上述のように第 1導電 層と第 2導電層との間に誘電層を備えるプリント配線板のキャパシタ層形成材であつ て、第 2導電層は、銅層の表面にニッケル リン合金層 Z純ニッケル層 Zニッケル リン合金層とが順次積層された状態で備える導電層であることを特徴とするものであ る。そして、図 2に本件発明に係るキャパシタ層形成材 lcのノ リエーシヨンを示し、第 1導電層 2、誘電層 3、第 2導電層 4、そして第 2導電層 4の層構成を示すニッケルーリ ン合金層 4a、純ニッケル層 4b及び銅層 4cの配置関係を示す模式断面図とした。図 1と図 2とを対比することから明らかなように、第 2バリエーションは、第 1バリエーション の銅層と純ニッケル層との間に、ニッケル—リン合金層 4aが付加されている。
[0019] このニッケル リン合金層と純ニッケル層とは、加熱冷却に伴う TMA分析による膨 張収縮挙動が全く異なる。ニッケル リン合金層は、加熱による膨張曲線と冷却によ る収縮曲線とがほぼ一致したものとなり、複数回の加熱冷却サイクルを加えても膨張 曲線と収縮曲線とが変わらず一致したものとなる。これに対して、純ニッケル層は、加 熱による膨張曲線と冷却による収縮曲線とがヒステリシス曲線を描くようにズレを生じ 、複数回の加熱冷却サイクルを加えると、その度に膨張曲線と収縮曲線とが変化する 傾向にある。即ち、ニッケル—リン合金層を更に設けることで、高温熱履歴やヒートシ ョックが負荷されたときの誘電層と下部電極との密着性を更に改善することが可能と なるのである。
[0020] 従って、第 2バリエーションの如き層構成を採用し、銅層と純ニッケル層との間に- ッケル リン合金層を更に設けることで、キャパシタ層形成材プロセス及びプリント配 線板製造プロセスにおける熱履歴を経ても、第 1バリエーション以上に安定した誘電 層と下部電極との密着性を得ることが出来るのである。
[0021] 上記キャパシタ層形成材の銅層は、電解銅箔を用いて形成したものでも、蒸着、メ ツキ等の種々の方法を採用して形成出来るものである。そして、この銅層の表面に形 成する純ニッケル層及びニッケル—リン合金層は、電解法若しくは無電解法等の電 気化学的メツキ法、スパッタリング蒸着法等の乾式被覆法のいずれを採用しても問題 ない。 [0022] 例えば、スパッタリング蒸着法を採用する場合には、ターゲットとして用いる純-ッケ ルターゲット、ニッケル リン合金ターゲット等のターゲット組成を調整することにより、 純ニッケル層とニッケル一リン合金層とを作り分けることが出来る。
[0023] これに対し、電解メツキ法を採用する場合には、以下のようなメツキ液組成及び電解 条件を採用することが出来る。純ニッケル層を形成する場合は、ニッケルメツキ液とし て知られる溶液を広く使用することが可能である。例えば、（i)硫酸ニッケルを用い- ッケル濃度が 5〜30gZl、液温 20〜50°C、 pH2〜4、電流密度 0. 3〜： LOAZdm2 の条件、（ii)硫酸ニッケルを用いニッケル濃度が 5〜30gZl、ピロリン酸カリウム 50〜 500gZl、液温 20〜50。C、 pH8〜： L1、電流密度 0. 3〜： LOAZdm2の条件、（iii)硫 酸ニッケルを用いニッケル濃度が 10〜70gZl、ホウ酸 20〜60gZl、液温 20〜50°C 、 pH2〜4、電流密度 l〜50AZdm2の条件、その他一般のワット浴の条件とする等 である。
[0024] ニッケル一リン合金層の場合、リン酸系溶液を用いることで、ニッケル一リン合金を 行うのである。この場合、（i)硫酸ニッケル濃度 120gZl〜180gZl、塩化ニッケル濃 度 35gZl〜55gZl、 H 3 PO濃度
4 3gZl〜5gZl、 H 3 PO濃度
3 2gZl〜4gZl、液温 7
0°C〜95°C、 pHO. 5〜1. 5、電流密度 5AZdm2〜50AZdm2の条件、（ii)硫酸二 ッケル濃度が 180gZl〜280gZl、塩ィ匕ニッケル濃度 30gZl〜50gZl、 H 3 BO 3濃 度 16gZl〜25gZl、 H 3 PO濃度 lgZl〜5gZl、液温
3 45°C〜65°C、電流密度 5A
Zdm2〜50AZdm2の条件等を採用するのである。また、市販の無電解メツキ液を 用いて、無電解法にてニッケル リン合金層を形成する事も可能である。
[0025] そして、本件発明で用いるニッケル リン合金層は、リン含有量が 0. 05wt%〜5w t%である事が好ましい。ニッケル—リン合金層のリン成分は、キャパシタ層形成材の 製造及び通常のプリント配線板の製造プロセスにおいて高温負荷されることがあれ ば、誘電層の内部に拡散し、誘電層との密着性を劣化させ、誘電率にも変化を与え ていると考えられる。しカゝしながら、適正なリン含有量を備えたニッケル一リン合金層 は、キャパシタとしての電気特性を向上させることが判明した。リン含有量が 0. 05wt %未満の場合には、純ニッケルに近くなり熱膨張変化が大きくなり、誘電層が損傷を 受け、キャパシタとしての電気特性も向上させえないものとなるのである。これに対し 、リン含有量が 5wt%を超えると、誘電層の界面にリンが偏祈し、誘電層との密着性 が劣化し、剥離しやすいものとなるのである。従って、リン含有量は、 0. 05wt%〜5 wt%の範囲が好ましい。そして、誘電層とのより安定した密着性を確保するためには 、リン含有量が 0. 2wt%〜3wt%の範囲であれば工程に一定のバラツキがあっても 安定した品質のキャパシタ回路の形成が可能となる。なお、最適な範囲を敢えて指 摘するならば、リン含有量が 0. 25wt%〜l.
Figure imgf000008_0001
との密着性 を確保し、同時に良好な誘電率をも確保出来るのである。なお、本件発明における- ッケル含有量は、 [P成分重量] Z[Ni成分重量] X 100 (wt%)として換算した値で ある。
[0026] また、本件発明に係るキャパシタ層形成材におけるニッケル リン合金層は、 0. 1
/ζ πι〜2. 0 mの厚さを有するものであることが好ましい。ここで言うニッケル リン 合金層の厚さは、上記ニッケル リン合金組成の範囲である事を前提としたものであ る。ニッケル一リン合金層の厚さ力 0. 1 m未満の場合には、ニッケル一リン合金 層のリンが純ニッケル層側に拡散してしま 、、ニッケル リン合金層のリン濃度が低く なり、純ニッケルに近く熱膨張変化が大きくなり、誘電層が損傷を受け、キャパシタと しての電気特性を向上させえないものとなり、同時にキャパシタ回路を形成したときの 品質安定性に欠けるものとなるのである。これに対し、ニッケル—リン合金層の厚さが
2. 0 mを超えると、上記リン含有量の範囲であっても、リンの総量が大きくなりすぎ て、下地に純ニッケル層が存在する意義が失われ、単独のニッケル リン合金層の 場合と同様に、誘電層との密着性が劣化し、界面でのリンの偏析により界面剥離しや すいものとなるのである。そして、誘電層とのより安定した密着性を確保するためには 、ニッケル リン合金層の厚さが 0. 5 /ζ πι〜1. 5 mの範囲であれば工程に一定の ノ ツキがあっても安定した品質のキャパシタ回路の形成が可能となる。なお、最適 な範囲を敢えて指摘するならば、ニッケル リン合金層の厚さが 0. 8 m〜l. 2 β ΐΆ で最も良好な誘電層との密着性と、良好な誘電率を確保出来るのである。
[0027] そして、本件発明に係るキャパシタ層形成材における純ニッケル層は、 0. 3 π！〜
3. 0 mの厚さを有するものであることが好ましい。この純ニッケル層は、ニッケル純 度が 99. 9wt%以上のものである力 誘電層の有機成分の分解触媒となる銅成分を 、高温加熱を受けた際に誘電層側に拡散させないための拡散バリア層としての機能 を果たしていると考えられる。また、この純ニッケル層は、ニッケル一リン合金層のリン 成分が、高温加熱を受けた際に誘電層側に拡散していく量を減少させるリン吸収材 としての機能をも果たしていると考えられる。従って、純ニッケル層の厚さが 0.
未満の場合には、銅成分の拡散バリアとしての機能は十分には果たし得ない。そし て、純ニッケル層の厚さが 3. O /z mを超えて形成しても特に問題はない。しかしなが ら、キャパシタ層形成材の製造及び通常のプリント配線板の製造プロセスにお 、て負 荷される熱履歴及び温度を考慮すれば、比較的高価なニッケルを 3. O /z m以上の 厚さで形成する事は単なる資源の無駄遣いとなるのである。
[0028] 誘電層の材質に関しては特に限定はない。そして、誘電層の形成方法についても 、いわゆるゾルゲル法、誘電体フィラーとバインダー榭脂とを含む誘電体フィラー含 有榭脂溶液を用いて塗工により誘電層を形成する塗工法等種々の公知の方法を採 用することが可能である。
[0029] 以上の述べてきた本件発明に係るキャパシタ層形成材を用いることで、誘電層との 密着性に優れた下部電極を形成することが可能となる。この本件発明に係るキャパシ タ層形成材を用いての内蔵キャパシタ回路を備えるプリント配線板の製造方法に関 しても、特段の限定はなぐあらゆる方法を採用する事が可能となる。但し、以下の実 施例に示すように、キャパシタ回路を形成した部位以外の余分な誘電層を可能な限 り除去可能なプリント配線板の製造方法を採用することが好ましいのである。
実施例 1
[0030] 第 2導電層の形成に用いた表面処理銅箔の製造： 35 m厚さの電解銅箔の両面 に約 2 m厚さの純ニッケル層と約 1. 0 m厚さのニッケル リン合金層を電解メッ キ法で設けた。このときのニッケル一リン合金層中のリン含有量は、 0. 3wt%とした。 純ニッケル層の形成は、硫酸ニッケル浴を用い、硫酸ニッケル濃度が 240gZl、塩ィ匕 ニッケル濃度 45gZl、 H BO濃度 30gZl、液温 50°C、 pH4. 5、電流密度 5AZdm
3 3
2の条件で電解銅箔の両面に 2 μ m厚の純ニッケル層を均一且つ平滑に電析させた 。そして、ニッケル—リン合金層は、リン酸系溶液を用い、硫酸ニッケル濃度が 250g Zl、塩ィヒニッケル濃度 40. 39gZl、 H BO濃度 19. 78g/U H PO濃度 3gZl、 液温 50°C、電流密度 20AZdm2の条件で電解し、電解銅箔の両面に析出形成した 純ニッケル層の上に、約 1 μ m厚さのニッケル リン合金層を均一且つ平滑に電析さ せた。この表面処理銅箔の誘電層と密着することとなる表面状態を観察したのが、図 3である。
[0031] 誘電層の形成： 上記第 2導電層の形成に用いる表面処理銅箔の外層に存在する ニッケル—リン合金層の表面にゾルゲル法を用いて誘電層を形成した。ここで用いた ゾルゲル法は、沸点近傍に加温したメタノール溶液に、安定化剤として全金属量に 対して 50mol%〜60mol%濃度となるようにエタノールアミンを添カ卩し、チタンイソプ ロポキシド、ジルコニウムプロポキシドのプロパノール溶液、酢酸鉛、酢酸ランタン、触 媒としての硝酸を順次添加し、最終的にメタノールで 0. 2molZl濃度に希釈したゾ ルゲル溶液を用いた。そして、このゾルゲル溶液をスピンコータを用いて、前記表面 処理銅箔のニッケル リン合金層の表面に塗工し、 250°C X 5分の大気雰囲気で乾 燥、 500°C X I 5分の大気雰囲気での熱分解を行い。更に、この塗工工程を 6回繰り 返し膜厚調整を行った。そして、最終的に 600°C X 30分の窒素置換雰囲気での焼 成処理を行い誘電層を形成した。このときの誘電層の組成比は、 Pb :La :Zr:Ti= l . 1 : 0. 05 : 0. 52 : 0. 48であった。
[0032] キャパシタ層形成材の製造： 以上のようにして形成した誘電層の上に、スパッタリン グ蒸着法により 3 m厚さの銅層を第 1導電層として形成し、誘電層の両面に第 1導 電層と第 2導電層とを備えるキャパシタ層形成材とした。この段階で、所定の電圧を 負荷して、層間耐電圧測定を行ったが、第 1導電層と第 2導電層との間でのショート 現象は見られなかった。
[0033] そして、第 2導電層と誘電層との密着性を調べるため、第 2導電層と誘電層との界 面での引き剥がし強さの測定及び界面観察を行った。その結果、引き剥がし強さは、 12gfZcmであり、以下の比較例と比べ高い値となっている。このことを裏付けるよう に、図 4には、誘電層から引き剥がした後の第 2導電層の界面の状態を示しているが 、図 3と対比すると明らかなように、誘電層と密着していた第 2導電層の表面に誘電層 の成分が残留していることが分かる。そして、図 5には、下部電極を引き剥がした後の 、上部電極の剥離面を示しており、上部電極の剥離面にも誘電層が残留しており、 下部電極の引き剥がしにより、誘電層内部での破壊が起こり界面剥離は起こってい ないことが理解出来る。更に、図 6には、第 2導電層と誘電層との密着状態を断面か ら捉えた SIM像を示している力 第 2導電層と誘電層との界面に何ら異常は見られず 、良好な界面が形成されていることが判明した。また、上部電極の電極面積を lmm2 の場合の平均容量密度は 480nFZcm2と非常に良好な値を示し、 tan S力 . 02で あり、高い電気容量と誘電損失の少ない良好なキャパシタ回路が得られたことが分か る。
[0034] プリント配線板の製造： 以上のようにして製造した図 7 (a)に示すキャパシタ層形成 材 lbの片面の第 1導電層を整面し、その両面にドライフィルムを張り合わせて、エツ チングレジスト層 21を形成した。そして、その第 1導電層の表面のエッチングレジスト 層に、上部電極を形成するためのエッチングパターンを露光し、現像した。そして、 塩化銅エッチング液でエッチングして、図 7 (b)に示すように上部電極 5を形成した。
[0035] そして、上部電極 5の形成後にエッチングレジストを回路表面に残留させた状態で 、回路部以外の領域の露出した誘電層の除去を行った。このときの誘電層の除去方 法は、ウエットブラスト処理を用い、中心粒径が 14 mの微粒粉体であるアルミナ研 磨剤を水に分散させたスラリー状の研磨液 (研磨剤濃度 14vol%)を、 0. 20MPaの 水圧で長さ 90mm、幅 2mmのスリットノズルから高速水流として被研磨面に衝突させ 、不要な誘電層の研磨除去を行ったのである。このウエットブラスト処理が終了すると 、エッチングレジストの剥離を行い、水洗し、乾燥し、図 7 (c)に示す状態とした。
[0036] 上記誘電層除去の終了したキャパシタ層形成材は、露出した誘電層を除去して、 深くなつた上部電極間ギャップを埋設する必要がある。そこで、図 8 (d)に示すように 、キャパシタ層形成材の両面に絶縁層及び導電層を設けるため、銅箔 6の片面に 80 μ m厚さの半硬化榭脂層 7を備えた榭脂層付銅箔 8を重ね合わせて、 180°C X 60分 の加熱条件下で熱間プレス成形し、外層に銅箔層 6と絶縁層 7'と張り合わせられた 図 8 (e)に示す状態とした。そして、図 8 (e)に示す外層の第 2導電層 4をエッチング 加工し、下部電極 9とし、図 8 (f)に示す状態とした。
[0037] 次に、外層に位置する銅箔層 6に外層回路 22及びビアホール 23を形成するため、 定法に基づいて銅メツキ層 24を設け、エッチング加工して図 9 (g)の状態とした。そし て、図 9 (h)に示すように、榭脂層付銅箔 8を重ね合わせて、 180°C X 60分の加熱条 件下で熱間プレス成形し、外層に銅箔層 6と絶縁層 7'とを張り合わせ、図 10 (i)に示 す状態とした。
[0038] そして、図 10 (i)に示す外層の銅箔層 6に外層回路 22及びビアホール 23を形成す るため、定法に基づいて銅メツキ層 24を設け、エッチング加工して図 10 (j)の状態と した。このときのエッチング方法及びビアホール形成等に関しても、定法を採用した。 以上のようにして、内蔵キャパシタ回路を備えるプリント配線板 10を製造したのである 。その結果、上部電極の電極面積を lmm2の場合の平均容量密度は 480nFZcm2 と非常に良好な値を示し、 tan Sが 0. 02であり、高い電気容量と誘電損失の少ない 良好なキャパシタ回路が得られたことが分かる。
比較例
[0039] (比較例 1)
以下に述べる比較例は、実施例 1の第 2導電層を構成した表面処理銅箔を、約 3 m厚さの純ニッケル層のみとした点が異なるのみである。従って、重複した説明となる 部分の説明は極力省略するものとする。
[0040] 第 2導電層の形成に用いた表面処理銅箔の製造は、 35 μ m厚さの電解銅箔の両 面に約 3 m厚さの純ニッケル層を電解メツキ法で設けた。純ニッケル層の形成は、 実施例 1と同様の条件を用いた。この段階での表面処理銅箔の、誘電層との張り合 わせ面の状態を観察したが、図 3と同様であるため走査型電子顕微鏡像の掲載は省 略する。
[0041] そして、実施例 1と同様にゾルゲル法で誘電層を形成してのキャパシタ層形成材の 製造を経て、誘電層の両面に第 1導電層と第 2導電層とを備えるキャパシタ層形成材 とした。この段階で層間耐電圧測定を行ったが、第 1導電層と第 2導電層との間での ショート現象が発生しており、製品歩留まりが 60%であった。
[0042] そして、第 2導電層と誘電層との密着性を調べるため、第 2導電層と誘電層との界 面での引き剥がし強さの測定及び界面観察を行った。その結果、引き剥がし強さは、 7gfZcmであり、ある程度の引き剥がし強度を得ることは出来る力 上記実施例と比 ベ低い値となっている。このことを裏付けるように、図 11に誘電層から引き剥がした後 の第 2導電層の界面の状態を、図 12に反対の第 1導電層の剥離界面を示している。 しかしながら、図 4及び図 5の場合と異なり、誘電層と密着していた第 2導電層の剥離 表面の引き剥がし態様が異なっていることが分かる。更に、図 13には、第 2導電層と 誘電層との密着状態を断面力 捉えた SIM像を示しているが、第 2導電層と誘電層 との界面にボイド状の欠陥が多く見られ、良好な密着性は得られないであろう界面で あることが判明した。
[0043] なお、比較例 1で製造したキャパシタ層形成材を用いて、実施例 1と同様にして内 蔵キャパシタを備えたプリント配線板を製造した。その結果、上部電極の電極面積を lmm2の場合の平均容量密度は 350nFZcm2であり、 tan δが 0. 092であった。こ れを実施例と比較すると、電気容量及び誘電損失共に劣るものとなって!、る。
[0044] (比較例 2)
以下に述べる比較例は、実施例 1の第 2導電層を構成した表面処理銅箔を、約 3 m厚さのニッケル リン合金層のみとした点が異なるのみである。従って、重複した説 明となる部分の説明は極力省略するものとする。
[0045] 第 2導電層の形成に用いた表面処理銅箔の製造は、 35 μ m厚さの電解銅箔の両 面に約 3 m厚さのニッケル一リン合金層を電解メツキ法で設けた。ニッケル一リン合 金層の形成は、実施例 1と同様の条件を用いた。この段階での表面処理銅箔の、誘 電層との張り合わせ面の状態を観察したが、図 3と同様であるため走査型電子顕微 鏡像の掲載は省略する。
[0046] そして、実施例 1と同様にゾルゲル法で誘電層を形成してのキャパシタ層形成材の 製造を経て、誘電層の両面に第 1導電層と第 2導電層とを備えるキャパシタ層形成材 とした。この段階で層間耐電圧測定を行ったが、第 1導電層と第 2導電層との間での ショート現象は確認出来なかった。
[0047] そして、第 2導電層と誘電層との密着性を調べるため、第 2導電層と誘電層との界 面での引き剥がし強さの測定及び界面観察を行った。その結果、引き剥がし強さは、 2gfZcmであり、上記実施例と比べ非常に低い値となっている。このことを裏付ける ように、図 14に誘電層から引き剥がした後の第 2導電層の界面の状態を、図 15に反 対の第 1導電層の剥離界面を示している。図 14の誘電層から引き剥がした後の第 2 導電層の界面には、誘電層が殆ど残っておらず、図 15の第 1導電層側に誘電層が 残留してる事が分力つた。更に、第 2導電層と誘電層との密着状態を断面力も捉えた SIM像を観察したが、図 6に示したと同様に第 2導電層と誘電層との界面にボイド状 の欠陥は見られな 、が、良好な密着性は得られな ヽて ヽな 、のである。
[0048] なお、比較例 1で製造したキャパシタ層形成材を用いて、実施例 1と同様にして内 蔵キャパシタを備えたプリント配線板を製造した。その結果、上部電極の電極面積を lmm2の場合の平均容量密度は 450nFZcm2であり、 tan δが 0. 03であった。これ を実施例と比較すると、電気容量及び誘電損失共に劣るものとなっている。
産業上の利用可能性
[0049] 本件発明に係るキャパシタ層形成材は、下部電極を形成するための導電層に特徴 のあるものである。そして、このキャパシタ層形成材を用いることで、形成したキャパシ タ回路の平均容量密度、 tan δは非常に良好なものとなり、しかも、誘電層と下部電 極との密着性が高くなる。従って、キャパシタ層形成材の製造プロセス及び内蔵キヤ パシタ回路を備えるプリント配線板の製造プロセスにおける品質劣化を起こしにくぐ プリント配線板製造ラインのライン設計の自由度が向上し、プリント配線板としての品 質も大幅に向上することとなる。
図面の簡単な説明
[0050] [図 1]キャパシタ層形成材の模式断面図（第 1バリエーション)。
[図 2]キャパシタ層形成材の模式断面図 (第 2バリエーション)。
[図 3]第 2導電層として用いる表面処理銅箔の誘電層との密着面 (ニッケル—リン合 金層）の走査型電子顕微鏡像。
[図 4]誘電層から引き剥がした後の第 2導電層の界面の状態を観察した走査型電子 顕微鏡像。
[図 5]下部電極を誘電層から引き剥がした後の上部電極の剥離面の走査型電子顕 微鏡像。
[図 6]第 2導電層と誘電層との密着状態を断面力 捉えた SIM像。
[図 7]キャパシタ回路を内蔵するプリント配線板の製造フローを表す模式図。
[図 8]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図。 [図 9]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図。
[図 10]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図。
[図 11]誘電層から引き剥がした後の第 2導電層の界面の状態を観察した走査型電子 顕微鏡像。
[図 12]下部電極を誘電層から引き剥がした後の上部電極の剥離面の走査型電子顕 微鏡像。
[図 13]第 2導電層と誘電層との密着状態を断面力も捉えた SIM像。
[図 14]誘電層から引き剥がした後の第 2導電層の界面の状態を観察した走査型電子 顕微鏡像。
[図 15]下部電極を誘電層から引き剥がした後の上部電極の剥離面の走査型電子顕 微鏡像。
符号の説明
la, lb, lc キャパシタ層形成材
2 第 1導電層
3 誘電層
4 第 2誘電層
4a ニッケル リン合金層
4b 純-ッケノレ層
4c 銅層
5 上部電極
6 銅箔 (層）
7 半硬化榭脂層
8 樹脂層付銅箔
9 下部電極
10 プリント配線板
21 エッチングレジスト
22 外層回路
23 ビアホーノレ
OT99lO/SOOZdf/X3d PI 80Z簡 900Z OAV

Claims

請求の範囲
[1] 上部電極形成に用いる第 1導電層と下部電極形成に用 、る第 2導電層との間に誘電 層を備えるプリント配線板のキャパシタ層形成材において、
第 2導電層は、銅層の表面に純ニッケル層とニッケル リン合金層とが順次積層さ れた状態で備える導電層であることを特徴としたキャパシタ層形成材。
[2] 上部電極形成に用いる第 1導電層と下部電極形成に用 、る第 2導電層との間に誘電 層を備えるプリント配線板のキャパシタ層形成材において、
第 2導電層は、銅層の表面にニッケル リン合金層 Z純ニッケル層 Zニッケル リ ン合金層とが順次積層された状態で備える導電層であることを特徴としたキャパシタ 層形成材。
[3] ニッケル リン合金層は、リン含有量が 0. 05wt%〜5wt%である請求項 1又は請求 項 2に記載のキャパシタ層形成材。
[4] ニッケル リン合金層は、 0. 1 m〜2. 0 μ mの厚さを有するものである請求項 1〜 請求項 3のいずれかに記載のキャパシタ層形成材。
[5] 純ニッケル層は、 0. 3 m〜3. 0 μ mの厚さを有するものである請求項 1〜請求項 4 の！、ずれかに記載のキャパシタ層形成材。
[6] 請求項 1〜請求項 5のいずれかに記載のキャパシタ層形成材を用いて得られる内蔵 キャパシタ回路を備えるプリント配線板。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881695B1 (ko) 2007-08-17 2009-02-06 삼성전기주식회사 캐패시터 내장형 인쇄회로기판 및 그 제조 방법
JP5076775B2 (ja) * 2007-09-25 2012-11-21 富士通株式会社 配線板、及び配線板を備えた装置
US20110005817A1 (en) * 2008-03-31 2011-01-13 Mitsui Mining & Smelting Co., Ltd. Capacitor-forming material and printed wiring board provided with capacitor
KR101015127B1 (ko) * 2008-08-20 2011-02-16 주식회사 하이닉스반도체 반도체 장치의 전극, 캐패시터 및 그의 제조방법
WO2010140638A1 (ja) * 2009-06-05 2010-12-09 古河電気工業株式会社 金属張積層体および金属張積層体の製造方法
JP2013229851A (ja) * 2012-03-30 2013-11-07 Tdk Corp 高周波伝送線路、アンテナ及び電子回路基板
US20170290145A1 (en) * 2014-08-29 2017-10-05 Tatsuta Electric Wire & Cable Co., Ltd. Reinforcing member for flexible printed wiring board, and flexible printed wiring board provided with same
JP6816486B2 (ja) * 2016-12-07 2021-01-20 凸版印刷株式会社 コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法
JP7455516B2 (ja) * 2019-03-29 2024-03-26 Tdk株式会社 素子内蔵基板およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098245A (ja) * 1996-09-21 1998-04-14 Ngk Spark Plug Co Ltd コンデンサ、コンデンサ内蔵基板及びその製造方法
JP2000064084A (ja) * 1998-08-20 2000-02-29 Kobe Steel Ltd 電子部品の放熱板用めっき材
JP2001355094A (ja) * 2000-06-13 2001-12-25 Citizen Watch Co Ltd 装飾被膜を有する基材およびその製造方法
US6541137B1 (en) * 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure
JP2004080060A (ja) * 2003-11-28 2004-03-11 Ngk Spark Plug Co Ltd 電子部品用パッケージ及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196607A (ja) * 2000-01-12 2001-07-19 Sumitomo Electric Ind Ltd マイクロベンチとその製造方法及びそれを用いた光半導体モジュール
US6623865B1 (en) * 2000-03-04 2003-09-23 Energenius, Inc. Lead zirconate titanate dielectric thin film composites on metallic foils
US6649930B2 (en) * 2000-06-27 2003-11-18 Energenius, Inc. Thin film composite containing a nickel-coated copper substrate and energy storage device containing the same
EP1525619A1 (de) * 2002-07-31 2005-04-27 Osram Opto Semiconductors GmbH Oberflächenmontierbares halbleiterbauelement und verfahren zu dessen herstellung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098245A (ja) * 1996-09-21 1998-04-14 Ngk Spark Plug Co Ltd コンデンサ、コンデンサ内蔵基板及びその製造方法
JP2000064084A (ja) * 1998-08-20 2000-02-29 Kobe Steel Ltd 電子部品の放熱板用めっき材
JP2001355094A (ja) * 2000-06-13 2001-12-25 Citizen Watch Co Ltd 装飾被膜を有する基材およびその製造方法
US6541137B1 (en) * 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure
JP2004080060A (ja) * 2003-11-28 2004-03-11 Ngk Spark Plug Co Ltd 電子部品用パッケージ及びその製造方法

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