KR100844258B1

KR100844258B1 - 커패시터층 형성재 및 커패시터층 형성재를 이용하여얻어지는 내장 커패시터 회로를 구비하는 프린트 배선판

Info

Publication number: KR100844258B1
Application number: KR1020077007005A
Authority: KR
Inventors: 아키코 스기오카; 나오히코 아베
Original assignee: 미쓰이 긴조꾸 고교 가부시키가이샤
Priority date: 2004-09-10
Filing date: 2005-09-09
Publication date: 2008-07-07
Also published as: JP2006080401A; CN101015235A; KR20070053303A; EP1804558A1; CA2579062A1; US7430106B2; CN100539806C; US20070263339A1; JP3764160B2; WO2006028208A1

Abstract

커패시터 회로의 하부 전극으로서 유전층과의 밀착성이 뛰어나고, 또한 저항 회로 겸용 전극 등으로서 사용이 가능한 새로운 하부 전극 형성을 위한 도전층을 구비한 커패시터층 형성재를 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 상부 전극과 하부 전극 사이에 유전층을 구비하는 프린트 배선판에 있어서, 커패시터 회로의 하부 전극측을 유전층과의 밀착성이 뛰어나게 하기 위해, 동층의 표면에 순니켈층과 니켈-인 합금층이 순차적으로 적층된 상태, 또는 동층의 표면에 니켈-인 합금층/순니켈층/니켈-인 합금층이 순차적으로 적층된 상태의 도전층을 구비한 커패시터층 형성재를 채용한다.

Description

커패시터층 형성재 및 커패시터층 형성재를 이용하여 얻어지는 내장 커패시터 회로를 구비하는 프린트 배선판{CAPACITOR LAYER-FORMING MATERIAL AND PRINTED CIRCUIT BOARD HAVING INTERNAL CAPACITOR CIRCUIT OBTAINED BY USING CAPACITOR LAYER-FORMING MATERIAL}

본건 출원에 따른 발명은, 프린트 배선판의 내장 커패시터층을 형성하기 위해 이용하는 커패시터층 형성재 및 커패시터층 형성재를 이용하여 얻어지는 내장 커패시터 회로를 구비하는 프린트 배선판에 관한 것이다.

커패시터 회로(소자)를 내장한 다층 프린트 배선판은, 그 내층에 위치하는 절연층 내의 1 이상의 층을 유전층으로서 이용해 왔다. 그리고, 특허 문헌 1에 개시되어 있는 바와 같이, 그 유전층의 양면에 위치하는 내층 회로에 커패시터로서의 상부 전극 및 하부 전극이 대향 배치하도록 형성되어 커패시터 회로로서 이용되어 왔다. 따라서, 이와 같은 커패시터 회로는, 내장 커패시터 회로라고 칭해져 왔다.

그리고, 커패시터는 잉여의 전기를 축전하는 등으로 전자·전기 기기의 전력 절약화 등을 가능하게 해 온 것이기 때문에, 가능한 큰 전기 용량을 갖는 것이 기본적인 품질로서 요구된다. 커패시터의 용량(C)은, C=εε₀(A/d)의 식(ε₀는 진공의 유전율)으로부터 계산된다. 특히, 최근의 전자, 전기 기기의 경박단소화(輕薄短小化)의 흐름으로부터, 프린트 배선판에도 마찬가지가 요구되게 되어 왔지만, 일정한 프린트 배선판 면적 중에서 커패시터 전극의 면적을 넓게 취하는 것은 거의 불가능하여, 표면적(A)에 관한 개선에 관해서는 한계가 있는 것은 분명하다. 따라서, 커패시터 용량을 증대시키기 위해서는, 커패시터 전극의 표면적(A) 및 유전체층의 비유전율(ε)이 일정하다면, 유전체층의 두께(d)를 얇게 하거나 커패시터 회로 전체로서 보았을 때의 층 구성에 고안을 하는 등의 시도가 필요하게 되어 왔다.

특허 문헌 1: 미국 특허 제6541137호 공보

〈발명이 해결하려고 하는 과제〉

그러나, 하부 전극의 표면에 니켈-인 합금층을 형성하는 경우에 있어서는, 유전층과 니켈-인 합금층의 밀착성에 문제가 있어 유전층과 니켈-인 합금층 사이에서 박리 현상이 일어나는 경우가 있어, 커패시터로서의 설계 전기 용량과의 오차가 커져 설계 품질을 만족하지 않게 된다. 또한, 프린트 배선판으로서의 디래미네이션 발생의 기점이 되어, 땜납 리플로우 등의 가열 충격을 받음으로써 층간 박리가 생기거나, 사용 도중의 발생열에 의한 박리가 유발되어 제품 수명을 단명화시키는 원인이 되고 있다.

따라서, 시장에서는, 커패시터 회로의 하부 전극으로서 유전층과의 밀착성이 뛰어나고, 또한 저항 회로 겸용 전극 등으로서 사용이 가능한 새로운 하부 전극 형성을 위한 도전층을 구비한 커패시터층 형성재가 요구되어 왔다.

〈과제를 해결하기 위한 수단〉

따라서, 본건 발명자들은, 예의 연구한 결과, 이하의 커패시터층 형성재를 이용함으로써, 유전층과 하부 전극의 양호한 밀착성을 얻을 수 있다는 것에 도달하였다. 게다가, 후술하는 커패시터층 형성재를 이용함으로써, 커패시터 회로로서의 전기 용량도 확실하게 향상된다.

본건 발명에 따른 커패시터층 형성재는, "상부 전극 형성에 이용하는 제1 도전층과 하부 전극 형성에 이용하는 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재에 있어서, 제2 도전층은 동층의 표면에 순니켈층과 니켈-인 합금층이 순차적으로 적층된 상태로 구비하는 도전층인 것을 특징으로 한 커패시터층 형성재"이다.

그리고, 본건 발명에 따른 커패시터층 형성재에는, "상부 전극 형성에 이용하는 제1 도전층과 하부 전극 형성에 이용하는 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재에 있어서, 제2 도전층은 동층의 표면에 니켈-인 합금층/순니켈층/니켈-인 합금층이 순차적으로 적층된 상태로 구비하는 도전층인 것을 특징으로 한 커패시터층 형성재"도 포함된다.

상기 본건 발명에 따른 커패시터층 형성재에서 이용하는 니켈-인 합금층은, 인 함유량이 0.05wt% 내지 5wt%인 것이 바람직하다.

그리고, 본건 발명에 따른 커패시터층 형성재에서의 니켈-인 합금층은, 0.1㎛ 내지 2.0㎛의 두께를 갖는 것이 바람직하다.

그리고, 본건 발명에 따른 커패시터층 형성재에서의 순니켈층은, 0.3㎛ 내지 3.0㎛의 두께를 갖는 것이 바람직하다.

본건 발명에 따른 커패시터층 형성재를 이용함으로써, 유전층과의 밀착성이 뛰어난 하부 전극을 형성하는 것이 가능하기 때문에, 유전층과 하부 전극의 박리 현상이 없는 고품질의 내장 커패시터 회로를 구비하는 프린트 배선판을 얻는 것이 가능해진다.

〈발명의 효과〉

본건 발명에 따른 커패시터층 형성재의 하부 전극 형성에 이용하는 제2 도전층은, 유전층과의 밀착성이 뛰어나, 이것을 사용함으로써 유전층과 하부 전극의 박리 현상이 없는 고품질의 내장 커패시터 회로를 구비하는 프린트 배선판을 얻을 수 있다. 게다가, 본건 발명에 따른 커패시터층 형성재를 이용하여 형성한 커패시터 회로가 갖는 전기 용량이 향상되어, 고품질의 내장 커패시터 회로의 형성이 가능해진다. 한편, 여기에서 명기해 두지만, 본건 발명에 따른 커패시터층 형성재의 유전층은, 이른바 졸겔법, 유전체 필러와 바인더 수지를 포함하는 유전체 필러 함유 수지 용액을 이용하여 도포에 의해 유전층을 형성하는 페이스트 도포법 등 모든 방법으로 제조한 유전층을 대상으로 할 수 있다.

도 1은 커패시터층 형성재의 모식 단면도(제1 실시 형태).

도 2는 커패시터층 형성재의 모식 단면도(제2 실시 형태).

도 3은 제2 도전층으로서 이용하는 표면 처리 동박의 유전층과의 밀착면(니켈-인 합금층)의 주사형 전자 현미경상.

도 4는 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를 관찰한 주사형 전자 현미경상.

도 5는 하부 전극을 유전층으로부터 박리한 후의 상부 전극의 박리면의 주사형 전자 현미경상.

도 6은 제2 도전층과 유전층의 밀착 상태를 단면으로부터 포착한 SIM상.

도 7은 커패시터 회로를 내장하는 프린트 배선판의 제조 플로우를 도시하는 모식도.

도 8은 커패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 도시하는 모식도.

도 9는 커패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 도시하는 모식도.

도 10은 커패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 도시하는 모식도.

도 11은 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를 관찰한 주사형 전자 현미경상.

도 12는 하부 전극을 유전층으로부터 박리한 후의 상부 전극의 박리면의 주사형 전자 현미경상.

도 13은 제2 도전층과 유전층의 밀착 상태를 단면으로부터 포착한 SIM상.

도 14는 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를 관찰한 주사형 전자 현미경상.

도 15는 하부 전극을 유전층으로부터 박리한 후의 상부 전극의 박리면의 주사형 전자 현미경상.

〈부호의 설명〉

1a, 1b, 1c 커패시터층 형성재

2 제1 도전층

3 유전층

4 제2 도전층

4a 니켈-인 합금층

4b 순니켈층

4c 동층

5 상부 전극

6 동박(층)

7 반경화 수지층

8 수지층 부착 동박

9 하부 전극

10 프린트 배선판

21 에칭 레지스트

22 외층 회로

23 비아홀

24 동도금층

이하, 실시의 형태와 실시예를 통해, 본건 발명을 보다 상세히 설명한다.

(발명의 실시 형태)

본건 발명에 따른 커패시터층 형성재의 제1 실시의 형태는, 전술한 바와 같이 제1 도전층과 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재로서, 당해 제2 도전층은 동층의 표면에 순니켈층과 니켈-인 합금층이 순차적으로 적층된 상태로 되어 있는 것을 특징으로 한다. 그리고, 도 1은 본건 발명에 따른 커패시터층 형성재(1a, 1b)의 실시 형태로서, 제1 도전층(2), 유전층(3), 제2 도전층(4), 그리고 제2 도전층(4)의 층 구성을 나타내는 니켈-인 합금층(4a), 순니켈층(4b) 및 동층(4c)의 배치 관계를 도시하는 모식 단면도이다.

여기에서 말하는 제2 도전층은, 도 1의 (a) 및 도 1의 (b)로부터 분명한 바와 같이, 적어도 제2 도전층(4)과 유전층(3)의 접촉면에 순니켈층(4b)과 니켈-인 합금층(4a)이 존재하고 있으면 된다. 따라서, 순니켈층(4b)과 니켈-인 합금층(4a)이 동층(4c)의 한 면 및 양면에 순차적으로 적층되어 존재하고 있어도 무방하다.

본건 발명에 따른 커패시터층 형성재의 제2 실시의 형태는, 전술한 바와 같이 제1 도전층과 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재로서, 제2 도전층은 동층의 표면에 니켈-인 합금층/순니켈층/니켈-인 합금층이 순차적으로 적층된 상태로 구비하는 도전층인 것을 특징으로 하는 것이다. 그리고, 도 2는 본건 발명에 따른 커패시터층 형성재(1c)의 실시 형태로서, 제1 도전층(2), 유전층(3), 제2 도전층(4), 그리고 제2 도전층(4)의 층 구성을 나타내는 니켈-인 합금층(4a), 순니켈층(4b) 및 동층(4c)의 배치 관계를 도시하는 모식 단면도이다. 도 1과 도 2를 대비함으로써 분명한 바와 같이, 제2 실시 형태는 제1 실시 형태의 동층과 순니켈층 사이에, 니켈-인 합금층(4a)이 부가되어 있다.

니켈-인 합금층과 순니켈층은, 가열 냉각에 수반하는 TMA 분석에 의한 팽창 수축 거동이 완전히 상이하다. 니켈-인 합금층은, 가열에 의한 팽창 곡선과 냉각에 의한 수축 곡선이 거의 일치한 것이 되어, 여러 차례의 가열 냉각 사이클을 가해도 팽창 곡선과 수축 곡선이 변함없이 일치한 것이 된다. 이에 비해, 순니켈층은, 가열에 의한 팽창 곡선과 냉각에 의한 수축 곡선이 히스테리시스 곡선을 그리듯이 어긋나있어, 여러 차례의 가열 냉각 사이클을 가하면, 그때마다 팽창 곡선과 수축 곡선이 변화하는 경향이 있다. 즉, 니켈-인 합금층을 더 형성함으로써, 고온 열이력이나 히트 쇼크가 부하되었을 때의 유전층과 하부 전극의 밀착성을 더욱 개선하는 것이 가능해진다.

따라서, 제2 실시의 형태와 같은 층 구성을 채용하여, 동층과 순니켈층의 사이에 니켈-인 합금층을 더 형성함으로써, 커패시터층 형성재 프로세스 및 프린트 배선판 제조 프로세스에서의 열이력을 거쳐도, 제1 실시의 형태 이상으로 안정된 유전층과 하부 전극의 밀착성을 얻을 수 있다.

상기 커패시터층 형성재의 동층은, 전해 동박을 이용해 형성한 것이라도, 증착, 도금 등의 여러 가지의 방법을 채용하여 형성할 수 있다. 그리고, 이 동층의 표면에 형성하는 순니켈층 및 니켈-인 합금층은, 전해법 혹은 무전해법 등의 전기 화학적 도금법, 스퍼터링 증착법 등의 건식 피복법 중 어느 것을 채용하여도 문제 없다.

예를 들면, 스퍼터링 증착법을 채용하는 경우에는, 타깃으로서 이용하는 순니켈 타겟, 니켈-인 합금 타깃 등의 타깃 조성을 조정함으로써, 순니켈층과 니켈-인 합금층을 구분해 만들 수 있다.

이에 비해, 전해 도금법을 채용하는 경우에는, 이하와 같은 도금액 조성 및 전해 조건을 채용할 수 있다. 순니켈층을 형성하는 경우는, 니켈 도금액으로서 알려진 용액을 널리 사용할 수 있다. 예를 들면, (i) 황산 니켈을 이용하여 니켈 농도가 5 내지 30g/l, 액온 20 내지 50℃, pH 2 내지 4, 전류 밀도 0.3 내지 10A/d㎡의 조건, (ⅱ) 황산 니켈을 이용하여 니켈 농도가 5 내지 30g/l, 피로인산 칼륨 50 내지 500g/l, 액온 20 내지 50℃, pH 8 내지 11, 전류 밀도 0.3 내지 10A/d㎡의 조건, (ⅲ) 황산 니켈을 이용하여 니켈 농도가 10 내지 70g/l, 붕산 20 내지 60g/l, 액온 20 내지 50℃, pH 2 내지 4, 전류 밀도 1 내지 50A/d㎡의 조건, 그 외 일반적인 와트욕의 조건으로 하는 등이다.

니켈-인 합금층의 경우, 인산계 용액을 이용함으로써 니켈-인 합금을 행한다. 이 경우, (i) 황산 니켈 농도 120g/l 내지 180g/l, 염화 니켈 농도 35g/l 내지 55g/l, H₃PO₄ 농도 3g/l 내지 5g/l, H₃PO₃ 농도 2g/l 내지 4g/l, 액온 70℃ 내지 95℃, pH 0.5 내지 1.5, 전류 밀도 5A/d㎡ 내지 50A/d㎡의 조건, (ⅱ) 황산 니켈 농도가 180g/l 내지 280g/l, 염화 니켈 농도 30g/l 내지 50g/l, H₃BO₃ 농도 16g/l 내지 25g/l, H₃PO₃ 농도 1g/l 내지 5g/l, 액온 45℃ 내지 65℃, 전류 밀도 5A/d㎡ 내 지 50A/d㎡의 조건 등을 채용한다. 또한, 시판의 무전해 도금액을 이용하여, 무전해법으로 니켈-인 합금층을 형성하는 것도 가능하다.

그리고, 본건 발명에서 이용하는 니켈-인 합금층은, 인 함유량이 0.05wt% 내지 5wt%인 것이 바람직하다. 니켈-인 합금층의 인 성분은, 커패시터층 형성재의 제조 및 통상의 프린트 배선판의 제조 프로세스에서 고온 부하되는 일이 있으면, 유전층의 내부로 확산되어 유전층과의 밀착성을 열화시키고, 유전율에도 변화를 주고 있다고 생각된다. 그러나, 적정한 인 함유량을 구비한 니켈-인 합금층은, 커패시터로서의 전기 특성을 향상시키는 것이 판명되었다. 인 함유량이 0.05wt% 미만인 경우에는, 순니켈에 가까워져 열팽창 변화가 커져, 유전층이 손상을 받아 커패시터로서의 전기 특성도 향상시킬 수 없는 것이 된다. 이에 대해, 인 함유량이 5wt%를 넘으면, 유전층의 계면에 인이 편석(偏析)하여 유전층과의 밀착성이 열화되어 박리되기 쉽게 된다. 따라서, 인 함유량은 0.05wt% 내지 5wt%의 범위가 바람직하다. 그리고, 유전층과의 보다 안정된 밀착성을 확보하기 위해서는, 인 함유량이 0.2wt% 내지 3wt%의 범위이면 공정에 일정한 편차가 있어도 안정된 품질의 커패시터 회로의 형성이 가능해진다. 또한, 최적인 범위를 굳이 지적한다면, 인 함유량이 0.25wt% 내지 1.0wt%에서 가장 양호한 유전층과의 밀착성을 확보하고, 동시에 양호한 유전율도 확보할 수 있다. 한편, 본건 발명에서의 인 함유량은, [P 성분 중량]/[Ni 성분 중량]×100(wt%)으로 환산한 값이다.

또한, 본건 발명에 따른 커패시터층 형성재에서의 니켈-인 합금층은, 0.1㎛ 내지 2.0㎛의 두께를 갖는 것이 바람직하다. 여기에서 말하는 니켈-인 합금층의 두 께는, 상기 니켈-인 합금 조성의 범위인 것을 전제로 한 것이다. 니켈-인 합금층의 두께가 0.1㎛ 미만인 경우에는, 니켈-인 합금층의 인이 순니켈층측으로 확산되어 니켈-인 합금층의 인 농도가 낮아져 순니켈에 가까워져, 열팽창 변화가 커지고 유전층이 손상을 받아, 커패시터로서의 전기 특성을 향상시킬 수 없게 됨과 동시에, 커패시터 회로를 형성했을 때의 품질 안정성이 부족하게 된다. 이에 대해, 니켈-인 합금층의 두께가 2.0㎛를 넘으면, 상기 인 함유량의 범위라도 인의 총량이 너무 커져 하지에 순니켈층이 존재하는 의미가 없어져, 단독의 니켈-인 합금층의 경우와 마찬가지로 유전층과의 밀착성이 열화되고 계면에서의 인의 편석에 의해 계면 박리되기 쉽게 된다. 그리고, 유전층과의 보다 안정된 밀착성을 확보하기 위해서는, 니켈-인 합금층의 두께가 0.5㎛ 내지 1.5㎛의 범위이면 공정에 일정한 편차가 있어도 안정된 품질의 커패시터 회로의 형성이 가능해진다. 또한, 최적 범위를 굳이 지적한다면, 니켈-인 합금층의 두께가 0.8㎛ 내지 1.2㎛에서 가장 양호한 유전층과의 밀착성과 양호한 유전율을 확보할 수 있다.

그리고, 본건 발명에 따른 커패시터층 형성재에서의 순니켈층은, 0.3㎛ 내지 3.0㎛의 두께를 갖는 것이 바람직하다. 이 순니켈층은 니켈 순도가 99.9wt% 이상인 것으로서, 유전층의 유기 성분의 분해 촉매가 되는 동 성분이 고온 가열되었을 때에 유전층측으로 확산되지 않도록 하기 위한 확산 배리어층으로서의 기능을 하고 있다고 생각된다. 또한, 이 순니켈층은, 니켈-인 합금층의 인 성분이 고온 가열되었을 때에 유전층측으로 확산되어 가는 양을 감소시키는 인 흡수재로서의 기능도 하고 있는 것으로 생각된다. 따라서, 순니켈층의 두께가 0.3㎛ 미만인 경우에는, 동 성분의 확산 배리어로서의 기능을 충분히 할 수는 없다. 그리고, 순니켈층의 두께는 3.0㎛를 넘게 형성되어도 특별히 문제는 없다. 그러나, 커패시터층 형성재의 제조 및 통상적인 프린트 배선판의 제조 프로세스에서 부하되는 열이력 및 온도를 고려하면, 비교적 고가인 니켈을 3.0㎛ 이상의 두께로 형성하는 것은 단지 자원 낭비가 될 뿐이다.

유전층의 재질에 관해서는 특별히 한정은 없다. 그리고, 유전층의 형성 방법에 대해서도, 이른바 졸겔법, 유전체 필러와 바인더 수지를 포함하는 유전체 필러 함유 수지 용액을 이용하여 도포에 의해 유전층을 형성하는 도포법 등 여러 가지 공지의 방법을 채용하는 것이 가능하다.

이상 기술한 본건 발명에 따른 커패시터층 형성재를 이용함으로써, 유전층과의 밀착성이 뛰어난 하부 전극을 형성하는 것이 가능해진다. 본건 발명에 따른 커패시터층 형성재를 이용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 방법에 관해서도, 특별한 한정은 없으며 모든 방법을 채용할 수 있다. 단, 이하의 실시예에 기술하는 바와 같이, 커패시터 회로를 형성한 부위 이외의 여분의 유전층을 가능한 한 제거 가능한 프린트 배선판의 제조 방법을 채용하는 것이 바람직하다.

〈제1 실시예〉

제2 도전층의 형성에 이용한 표면 처리 동박의 제조: 35㎛ 두께의 전해 동박의 양면에 약 2㎛ 두께의 순니켈층과 약 1.0㎛ 두께의 니켈-인합금층을 전해 도금법으로 형성하였다. 이때의 니켈-인 합금층 중의 인 함유량은, 0.3wt%로 하였다. 순니켈층의 형성은, 황산 니켈욕을 이용하여 황산 니켈 농도가 240g/l, 염화 니켈 농도 45g/l, H₃BO₃ 농도 30g/l, 액온 50℃, pH 4.5, 전류 밀도 5A/d㎡의 조건으로 전해 동박의 양면에 두께 2㎛의 순니켈층을 균일하고 평활하게 전해 석출시켰다. 그리고, 니켈-인 합금층은 인산계 용액을 이용하여 황산 니켈 농도가 250g/l, 염화 니켈 농도 40.39g/l, H₃BO₃ 농도 19.78g/l, H₃PO₃ 농도 3g/l, 액온 50℃, 전류 밀도 20A/d㎡의 조건으로 전해하여, 전해 동박의 양면에 석출 형성한 순니켈층 위에 약 1㎛ 두께의 니켈-인 합금층을 균일하고 평활하게 전해 석출시켰다. 이 표면 처리 동박의 유전층과 밀착하게 되는 표면 상태를 관찰한 것이 도 3이다.

유전층의 형성: 상기 제2 도전층의 형성에 이용하는 표면 처리 동박의 외층에 존재하는 니켈-인 합금층의 표면에 졸겔법을 이용하여 유전층을 형성하였다. 여기에서 이용한 졸겔법은, 비점 근방으로 가온한 메타놀 용액에, 안정화제로서 전체 금속량에 대해 50mol% 내지 60mol% 농도가 되도록 에탄올 아민을 첨가하고, 타이타늄 이소프로폭시드, 지르코늄 프로폭시드의 프로판올 용액, 초산납, 초산 란탄, 촉매로서의 질산을 순차적으로 첨가하여, 최종적으로 메탄올로 0.2mol/l 농도로 희석한 졸겔 용액을 이용하였다. 그리고, 이 졸겔 용액을 스핀 코터를 이용하여 상기 표면 처리 동박의 니켈-인 합금층의 표면에 도포하고, 250℃×5분의 대기 분위기에서 건조, 500℃×15분의 대기 분위기에서의 열 분해를 행한다. 또한, 이 도포 공정을 6회 반복하여 막 두께 조정을 행하였다. 그리고, 최종적으로 600℃×30분의 질소 치환 분위기에서의 소성 처리를 행하여 유전층을 형성하였다. 이때의 유전층의 조성비는, Pb:La:Zr:Ti=1.1:0.05:0.52:0.48이었다.

커패시터층 형성재의 제조: 이상과 같이 하여 형성한 유전층 위에, 스퍼터링 증착법에 의해 3㎛ 두께의 동층을 제1 도전층으로서 형성하여, 유전층의 양면에 제1 도전층과 제2 도전층을 구비하는 커패시터층 형성재로 하였다. 이 단계에서, 소정의 전압을 부하하여 층간 내전압 측정을 행했지만, 제1 도전층과 제2 도전층 사이에서의 쇼트 현상은 볼 수 없었다.

그리고, 제2 도전층과 유전층의 밀착성을 조사하기 위해, 제2 도전층과 유전층의 계면에서의 박리 강도의 측정 및 계면 관찰을 행하였다. 그 결과, 박리 강도는 12gf/cm로서, 이하의 비교예와 비교하여 높은 값이 되고 있다. 이를 뒷받침하기 위해, 도 4에는 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를 나타내고 있는데, 도 3과 대비하면 분명한 바와 같이, 유전층과 밀착하고 있었던 제2 도전층의 표면에 유전층의 성분이 잔류하고 있는 것을 알 수 있다. 그리고, 도 5에는, 하부 전극을 박리한 후의 상부 전극의 박리면을 나타내고 있으며, 상부 전극의 박리면에도 유전층이 잔류하고 있고, 하부 전극의 박리에 의해 유전층 내부에서의 파괴가 일어나고 계면 박리는 일어나지 않은 것을 알 수 있다. 또한, 도 6에는, 제2 도전층과 유전층의 밀착 상태를 단면으로부터 포착한 SIM상을 나타내고 있는데, 제2 도전층과 유전층의 계면에 아무런 이상도 보이지 않고 양호한 계면이 형성되어 있는 것이 판명되었다. 또한, 상부 전극의 전극 면적을 1㎟로 한 경우의 평균 용량 밀도는 480nF/㎠로 매우 양호한 값을 나타내고 tanδ가 0.02로서, 높은 전기 용량과 유전 손실이 적은 양호한 커패시터 회로가 얻어진 것을 알 수 있다.

프린트 배선판의 제조: 이상과 같이 하여 제조한 도 7의 (a)에 도시하는 커패시터층 형성재(1b)의 한 면의 제1 도전층을 다듬고, 그 양면에 드라이 필름을 접착시켜 에칭 레지스트층(21)을 형성하였다. 그리고, 그 제1 도전층의 표면의 에칭 레지스트층에, 상부 전극을 형성하기 위한 에칭 패턴을 노광하여 현상하였다. 그리고, 염화동 에칭액으로 에칭하여, 도 7의 (b)에 도시하는 바와 같이 상부 전극(5)을 형성하였다.

그리고, 상부 전극(5)의 형성 후에 에칭 레지스트를 회로 표면에 잔류시킨 상태에서, 회로부 이외의 영역에 노출된 유전층을 제거하였다. 이때의 유전층의 제거 방법은, 습식 블라스트 처리를 이용하여 중심 입경이 14㎛의 미립 분체인 알루미나 연마제를 물에 분산시킨 슬러리(slurry) 형상의 연마액(연마제 농도 14vol%)을, 0.20㎫의 수압으로 길이 90㎜, 폭 2㎜의 슬릿 노즐로부터 고속 수류(水流)로서 피연마면에 충돌시켜, 불필요한 유전층의 연마 제거를 행한다. 이 습식 블라스트 처리가 종료하면, 에칭 레지스트를 박리하여 수세하고 건조하여, 도 7의 (c)에 도시하는 상태로 하였다.

상기 유전층 제거가 종료된 커패시터층 형성재는, 노출된 유전층을 제거하여 깊어진 상부 전극간 갭을 매립할 필요가 있다. 따라서, 도 8의 (d)에 도시하는 바와 같이, 커패시터층 형성재의 양면에 절연층 및 도전층을 형성하기 위해, 동박(6)의 한 면에 80㎛ 두께의 반경화 수지층(7)을 구비한 수지층 부착 동박(8)을 중첩시키고 180℃×60분의 가열 조건하에서 열간 프레스 성형하여, 외층에 동박층(6)과 절연층(7')이 접합된 도 8의 (e)에 도시하는 상태로 하였다. 그리고, 도 8의 (e)에 도시하는 외층의 제2 도전층(4)을 에칭 가공하여 하부 전극(9)으로 하여, 도 8의 (f)에 도시하는 상태로 하였다.

다음으로, 외층에 위치하는 동박층(6)에 외층 회로(22) 및 비아홀(23)을 형성하기 위해, 통상적인 방법에 기초하여 동도금층(24)을 형성하고 에칭 가공하여 도 9의 (g) 상태로 하였다. 그리고, 도 9의 (h)에 도시하는 바와 같이, 수지층 부착 동박(8)을 중첩하고 180℃×60분의 가열 조건하에서 열간 프레스 성형하여 외층에 동박층(6)과 절연층(7')을 접합시켜 도 10의 (i)에 도시하는 상태로 하였다.

그리고, 도 10의 (i)에 도시하는 외층의 동박층(6)에 외층 회로(22) 및 비아홀(23)을 형성하기 위해, 통상적인 방법에 기초하여 동도금층(24)을 형성하고 에칭 가공하여 도 10의 (j) 상태로 하였다. 이때의 에칭 방법 및 비아홀 형성 등에 관해서도 통상적인 방법을 채용하였다. 이상과 같이 하여, 내장 커패시터 회로를 구비하는 프린트 배선판(10)을 제조하였다. 그 결과, 상부 전극의 전극 면적을 1㎟로 한 경우의 평균 용량 밀도는 480nF/㎠로 매우 양호한 값을 나타내고 tanδ가 0.02로서, 높은 전기 용량과 유전 손실이 적은 양호한 커패시터 회로가 얻어진 것을 알 수 있다.

비교예

(제1 비교예)

이하에 기술하는 비교예는, 제1 실시예의 제2 도전층을 구성한 표면 처리 동박을, 약 3㎛ 두께의 순니켈층만으로 한 점이 상이할 뿐이다. 따라서, 중복되는 설명이 되는 부분의 설명은 가급적 생략하기로 한다.

제2 도전층의 형성에 이용한 표면 처리 동박의 제조는, 35㎛ 두께의 전해 동박의 양면에 약 3㎛ 두께의 순니켈층을 전해 도금법으로 형성하였다. 순니켈층의 형성은, 제1 실시예와 마찬가지의 조건을 이용하였다. 이 단계에서의 표면 처리 동박의 유전층과의 접합면 상태를 관찰하였는데, 도 3과 마찬가지이기 때문에 주사형 전자 현미경상의 게재는 생략한다.

그리고, 제1 실시예와 마찬가지로 졸겔법으로 유전층을 형성한 커패시터층 형성재의 제조를 거쳐, 유전층의 양면에 제1 도전층과 제2 도전층을 구비하는 커패시터층 형성재로 하였다. 이 단계에서 층간 내(耐)전압 측정을 행하였는데, 제1 도전층과 제2 도전층 사이에서의 쇼트 현상이 발생하고 있고 제품 수율이 60%였다.

그리고, 제2 도전층과 유전층의 밀착성을 조사하기 위해, 제2 도전층과 유전층의 계면에서의 박리 강도의 측정 및 계면 관찰을 행하였다. 그 결과, 박리 강도는 7gf/㎝로서 어느 정도의 박리 강도를 얻을 수는 있지만, 상기 실시예와 비교하여 낮은 값이 되고 있다. 이를 뒷받침하기 위해, 도 11에 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를, 도 12에 반대인 제1 도전층의 박리 계면을 나타내고 있다. 그러나, 도 4 및 도 5의 경우와 달리, 유전층과 밀착하고 있던 제2 도전층의 박리 표면의 박리 형태가 상이한 것을 알 수 있다. 또한, 도 13에는, 제2 도전층과 유전층의 밀착 상태를 단면으로부터 포착한 SIM상을 나타내고 있는데, 제2 도전층과 유전층의 계면에 보이드 형상의 결함이 많이 보여져, 양호한 밀착성은 얻을 수 없는 계면인 것으로 판명되었다.

한편, 제1 비교예에서 제조한 커패시터층 형성재를 이용하여, 제1 실시예와 마찬가지로 하여 내장 커패시터를 구비한 프린트 배선판을 제조하였다. 그 결과, 상부 전극의 전극 면적을 1㎟로 한 경우의 평균 용량 밀도는 350nF/㎠이고, tanδ가 0.092였다. 이것을 실시예와 비교하면 전기 용량 및 유전 손실 모두 떨어지는 것이 되어 있다.

(제2 비교예)

이하에 기술하는 비교예는, 제1 실시예의 제2 도전층을 구성한 표면 처리 동박을, 약 3㎛ 두께의 니켈-인 합금층만으로 한 점이 상이할 뿐이다. 따라서, 중복되는 설명이 되는 부분의 설명은 가급적 생략하기로 한다.

제2 도전층의 형성에 이용한 표면 처리 동박의 제조는, 35㎛ 두께의 전해 동박의 양면에 약 3㎛ 두께의 니켈-인 합금층을 전해 도금법으로 형성하였다. 니켈-인 합금층의 형성은, 제1 실시예와 마찬가지의 조건을 이용하였다. 이 단계에서의 표면 처리 동박의 유전층과의 접합면 상태를 관찰하였는데, 도 3과 마찬가지이기 때문에 주사형 전자 현미경상의 게재는 생략한다.

그리고, 제1 실시예와 마찬가지로 졸겔법으로 유전층을 형성한 커패시터층 형성재의 제조를 거쳐, 유전층의 양면에 제1 도전층과 제2 도전층을 구비하는 커패시터층 형성재로 하였다. 이 단계에서 층간 내전압 측정을 행하였지만, 제1 도전층과 제2 도전층 사이에서의 쇼트 현상은 확인할 수 없었다.

그리고, 제2 도전층과 유전층의 밀착성을 조사하기 위해, 제2 도전층과 유전층의 계면에서의 박리 강도의 측정 및 계면 관찰을 행하였다. 그 결과, 박리 강도는 2gf/㎝로서, 상기 실시예와 비교하여 매우 낮은 값이 되어 있다. 이를 뒷받침하 기 위해, 도 14에 유전층으로부터 박리된 후의 제2 도전층의 계면 상태를, 도 15에 반대인 제1 도전층의 박리 계면을 나타내고 있다. 도 14의 유전층으로부터 박리된 후의 제2 도전층의 계면에는 유전층이 거의 남지 않고, 도 15의 제1 도전층측에 유전층이 잔류되어 있는 것을 알 수 있었다. 또한, 제2 도전층과 유전층의 밀착 상태를 단면으로부터 포착한 SIM상을 관찰하였는데, 도 6에 나타낸 바와 마찬가지로 제2 도전층과 유전층의 계면에 보이드 형상의 결함은 볼 수 없지만, 양호한 밀착성은 얻을 수 없었다.

한편, 제2 비교예에서 제조한 커패시터층 형성재를 이용하여, 제1 실시예와 마찬가지로 하여 내장 커패시터를 구비한 프린트 배선판을 제조하였다. 그 결과, 상부 전극의 전극 면적을 1㎟로 한 경우의 평균 용량 밀도는 450nF/㎠이고, tanδ가 0.03이었다. 이것을 실시예와 비교하면, 전기 용량 및 유전 손실 모두 떨어지는 것이 되어 있다.

본건 발명에 따른 커패시터층 형성재는, 하부 전극을 형성하기 위한 도전층에 특징이 있다. 그리고, 이 커패시터층 형성재를 이용함으로써, 형성한 커패시터 회로의 평균 용량 밀도, tanδ는 매우 양호한 것이 되고, 게다가, 유전층과 하부 전극의 밀착성이 높아진다. 따라서, 커패시터층 형성재의 제조 프로세스 및 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 프로세스에서의 품질 열화를 일으키기 어렵고, 프린트 배선판 제조 라인의 라인 설계의 자유도가 향상되어, 프린트 배선판으로서의 품질도 큰 폭으로 향상되게 된다.

Claims

상부 전극 형성에 이용하는 제1 도전층과 하부 전극 형성에 이용하는 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재에 있어서,

제2 도전층은, 동층의 표면에 순니켈층과 니켈-인 합금층이 순차적으로 적층된 상태로 구비하는 도전층인 것을 특징으로 한 커패시터층 형성재.
상부 전극 형성에 이용하는 제1 도전층과 하부 전극 형성에 이용하는 제2 도전층 사이에 유전층을 구비하는 프린트 배선판의 커패시터층 형성재에 있어서,

제2 도전층은, 동층의 표면에 니켈-인 합금층/순니켈층/니켈-인 합금층이 순차적으로 적층된 상태로 구비하는 도전층인 것을 특징으로 한 커패시터층 형성재.
제1항 또는 제2항에 있어서,

니켈-인 합금층은, 인 함유량이 0.05wt% 내지 5wt%인 커패시터층 형성재.
제1항 또는 제2항에 있어서,

니켈-인 합금층은, 0.1㎛ 내지 2.0㎛의 두께를 갖는 것인 커패시터층 형성재.
제1항 또는 제2항에 있어서,

순니켈층은, 0.3㎛ 내지 3.0㎛의 두께를 갖는 것인 커패시터층 형성재.
제1항 또는 제2항에 기재된 커패시터층 형성재를 이용하여 얻어지는 내장 커패시터 회로를 구비하는 프린트 배선판.