WO2005050643A1 - 再生装置および方法、記録媒体、並びにプログラム - Google Patents

再生装置および方法、記録媒体、並びにプログラム Download PDF

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synchronization pattern
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PCT/JP2004/016649
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Kenichi Hayashi
Masaki Endo
Tomohiro Ohama
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Sony Corporation
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Definitions

  • Playback apparatus and method recording medium, and program
  • the present invention relates to a reproducing apparatus and method, a recording medium, and a program, and more particularly, to a reproducing apparatus and method, a recording medium, and a program capable of reducing an error due to a so-called bit slip.
  • a reproducing device such as an optical disk device, an HDD (Hard Disk Drive), a digital video cassette, or a data streamer generates a reproduction signal power clock obtained by reading a recording medium, and generates a reproduction signal based on the generated clock. By being processed, it is recorded on the recording medium! / Play back data.
  • FIG. 1 is a diagram showing a conventional configuration of a recording medium reproducing apparatus.
  • the equalizer 11 shapes the reproduced signal from the recording medium, and the reproduced signal is converted into an A / D converter (
  • the A / D converter 12 converts a reproduced signal that is an analog signal supplied from the equalizer 11 into a digital signal based on the reproduced clock supplied from the clock generator 13, and generates the digital signal after the conversion.
  • the generated digital signal is supplied to the clock generator 13 and the equalizer 14.
  • the clock generation unit 13 includes a phase error detection unit 21 and a VCO (Voltage Controlled).
  • Oscillator 22 and generates playback clock by PLL (Phase Locked Loop) method
  • the reproduced clock is supplied to the A / D converter 12, the clock generator 13, the equalizer 14, and the data detector 15.
  • the phase error integrating unit 21 detects a phase error between the recovered clock and the digital signal output from the A / D conversion unit 12, and supplies a signal corresponding to the phase error to the VC022.
  • VC022 based on the signal from phase error detection section 21, outputs a recovered clock having a frequency that further reduces the phase error.
  • the reproduction clock is further supplied to the phase error detection unit 21.
  • the equalizer 14 shapes the digital signal based on the recovered clock, and Is supplied to the data detector 15.
  • the data detection unit 15 corrects an error in the digital signal by Viterbi decoding, and outputs the corrected digital signal as detection data.
  • the recording medium has a defect, a difference between a clock generated from an input signal and reproduced data, that is, a so-called bit slip occurs.
  • bit slip occurs, an error propagates to subsequent data, and the error cannot be corrected.
  • a specific pattern called a synchronous pattern is arranged on the recording medium at a predetermined fixed interval, and the synchronous pattern prevents propagation of an error due to a bit slip.
  • the synchronous pattern is detected from the digital signal, the clock pulse is counted, the expected position of the synchronous pattern is set based on the count value, the expected range of the synchronous pattern is set based on the count value, and the count value is held.
  • the synchronization signal is output by referring to the detected synchronization pattern, the count value, the expected position of the synchronization pattern, the set expected range of the synchronization pattern, and the held count value, and outputs the synchronization signal.
  • There is also a synchronous circuit that resets the counter by using for example, see Patent Document 1).
  • a synchronization signal is output at the timing at which the synchronization pattern is detected, while a synchronization pattern is output within the set prediction range. If the synchronization is not detected, a synchronization signal is output at the set timing. Further, if a synchronization pattern is detected outside the set expected range, the counter value and the count value of the counter are held. The count values are compared with each other. If the two count values match, a synchronization signal is output at that timing. If the two counts do not match, the count value of the counter is held at that timing.
  • Patent Document 1 JP-A-8-212705
  • Patent Document 2 JP-A-10-255409
  • the reproducing apparatus comprises: a synchronous pattern detecting means for detecting a synchronous pattern included in data, which is detected from a reproduced signal strength of a data storage medium; and one cycle of a clock signal reproduced from the reproduced signal.
  • Error point detecting means for detecting an error between the time when a half cycle has elapsed from the start time of the reproduction signal and the amplitude of the reproduced signal, an error with respect to the reproduced signal, and an interval between the detected synchronization pattern and a predetermined period.
  • the difference between the clock signal and the clock signal based on the detected error and the time of the section where it is estimated that the data has shifted from the clock signal, in the section where the difference and the interval of the synchronous turn are divided, And a correction means for correcting the difference.
  • the synchronization pattern detection means includes: detection range setting means for setting a detection range in which a synchronization pattern is detected based on the count value of the clock signal; Synchronization pattern detection signal insertion means for inserting a signal indicating the detection of a synchronization pattern at a time determined by a predetermined period can be provided.
  • the error detecting means detects a phase error, which is an error in the time direction between the reference point and the reproduced signal, and the correcting means calculates a difference between an interval between the detected synchronization patterns and a predetermined period.
  • the clock signal based on the detected phase error, the time difference between the clock signal and the clock signal is estimated based on the detected phase error.
  • the error detecting means detects a zero cross offset, which is an error in the amplitude direction between the reference point and the reproduction signal, and the correcting means detects a difference between an interval between the detected synchronization patterns and a predetermined period. And correcting the data deviation with respect to the clock signal based on the time of the section in which the data deviation with respect to the clock signal is estimated to occur from the detected zero cross offset in the section where the synchronization pattern interval is divided. Can be.
  • the correction unit includes a shift amount detection unit that detects a difference between an interval of a synchronization pattern and a predetermined period as a shift amount based on a clock signal, and an error integration unit that integrates an error for each section. And a shift occurrence time detecting means for detecting a shift occurrence time which is a time of a section in which the absolute value of the integrated value becomes the maximum between two consecutive synchronization patterns, and a time period longer than a predetermined time period.
  • FIFO First In First Out
  • Control means for controlling the FIFO buffer so as to move the data in the time direction in accordance with the shift amount.
  • the reproducing method includes a synchronous pattern detecting step of detecting a synchronous pattern included in data, the detected signal strength of the data storage medium, and one cycle of a clock signal reproduced from the reproduced signal.
  • a reference point determined from the time when a half cycle has elapsed from the start time and the amplitude of the reproduced signal, an error detection step for detecting an error from the reproduced signal, the interval of the detected synchronous pattern and a predetermined period.
  • a correcting step for correcting.
  • the program of the recording medium includes a synchronization pattern detection step of detecting a synchronization pattern included in data, which is detected by a reproduction signal strength of the data storage medium, and a clock reproduced from the reproduction signal card.
  • a reference point determined from the time when a half cycle has elapsed from the start time of one cycle of the signal and the amplitude of the reproduced signal
  • an error detection step for detecting an error from the reproduced signal, the interval between the detected synchronization patterns and Based on the difference between the specified period and the interval in which the interval of the synchronization pattern is divided, based on the detected error, the clock is determined based on the time of the interval in which it is estimated that a data shift has occurred with respect to the clock signal.
  • a correcting step for correcting a data shift.
  • the program according to the present invention includes a synchronization pattern detection step for detecting a synchronization pattern included in data, wherein the reproduction signal strength of the data storage medium is detected, and one cycle of a clock signal reproduced from the reproduction signal.
  • An error detection step for detecting an error from the reproduction signal, a reference point determined from the time when a half cycle has elapsed from the start time and the amplitude of the reproduction signal, and the interval between the detected synchronous pattern and the predetermined period. The difference between the clock signal and the clock signal is compensated based on the detected error in the section where the difference and the synchronization pattern interval are divided. And performing a correcting step.
  • the synchronization pattern for detecting the synchronization pattern included in the data which is detected from the reproduction signal strength of the data storage medium, is used.
  • An error between the detected signal and a reference point determined from the time when a half cycle has elapsed from the start time of one cycle of the clock signal reproduced from the reproduced signal and the amplitude of the reproduced signal is detected.
  • the data deviation from the clock signal is corrected on the basis of the time of the section to be performed.
  • FIG. 1 is a block diagram showing a conventional playback device.
  • FIG. 2 is a block diagram showing the configuration of an embodiment of the playback device of the present invention.
  • FIG. 3 is a block diagram showing details of a synchronization detection unit and a bit slip correction unit.
  • FIG. 4 is a diagram illustrating detection of a phase error.
  • FIG. 5 is a timing chart showing detection of a shift amount and detection of a time at which a shift is predicted to occur for a continuous synchronization pattern when a bit slip occurs.
  • FIG. 6 is a diagram illustrating a method of calculating a bit slip occurrence position when a bit slip occurs.
  • FIG. 7 is a timing chart illustrating insertion of a synchronization pattern detection signal when a synchronization pattern is not detected in a synchronization pattern interpolation mode.
  • FIG. 8 is a diagram showing a method of calculating a bit slip occurrence position when a synchronization pattern is interpolated.
  • FIG. 9 is a flowchart illustrating a reproduction process.
  • FIG. 10 is a flowchart illustrating bit slip correction.
  • FIG. 11 is a flowchart illustrating details of synchronization pattern detection.
  • FIG. 12 is a flowchart illustrating details of correction information calculation processing.
  • FIG. 13 is a flowchart illustrating details of a FIFO control process.
  • FIG. 14 is a diagram illustrating correction of detection data.
  • FIG. 15 is a diagram for explaining detection data correction.
  • FIG. 16 is a diagram for explaining detection data correction.
  • FIG. 17 is a diagram illustrating correction of detection data.
  • FIG. 18 is a block diagram showing another configuration of one embodiment of the playback device of the present invention.
  • FIG. 19 is a block diagram showing details of a synchronization detection unit and a bit slip correction unit.
  • FIG. 20 is a diagram illustrating detection of a zero cross offset.
  • FIG. 21 is a timing chart showing detection of a shift amount and detection of a time at which a shift is predicted to occur for a continuous synchronization pattern when a bit slip occurs.
  • FIG. 22 is a diagram showing a method of calculating a bit slip occurrence position when a bit slip occurs.
  • FIG. 23 is a timing chart illustrating insertion of a synchronization pattern detection signal when a synchronization pattern is not detected in the synchronization pattern interpolation mode.
  • FIG. 24 is a diagram showing a method of calculating a bit slip occurrence position when a synchronization pattern is interpolated.
  • FIG. 25 is a flowchart illustrating a reproduction process.
  • FIG. 26 is a flowchart illustrating bit slip correction.
  • FIG. 27 is a flowchart illustrating details of correction information calculation processing.
  • FIG. 2 is a block diagram showing a configuration of an embodiment of the playback device of the present invention.
  • the equalizer 31 shapes a reproduction signal reproduced by a pickup (not shown) from a recording medium such as an optical disk, a hard disk, or a digital video cassette, and transmits the reproduced reproduction signal to the A / D converter 32. Supply.
  • This recording medium is an example of a data storage medium, and may be any medium that records data by chemical or physical change and is mechanically driven in reproduction.
  • the A / D converter 32 converts a reproduced signal, which is an analog signal supplied from the equalizer 31, into a digital signal based on the reproduced clock supplied from the clock generator 33.
  • a / D conversion The unit 32 supplies the digital signal generated by the conversion to the clock generation unit 33 and the equalizer 34.
  • the clock generation unit 33 includes a phase error detection unit 41 and a VC042, and generates a reproduced clock from a digital signal by a PLL method.
  • the phase error detector 41 detects a phase error between the recovered clock and the digital signal output from the A / D converter 32, and supplies a signal indicating the magnitude of the phase error to the VC042.
  • the VC042 Based on the signal from the phase error detection unit 41, the VC042 changes the oscillation frequency in accordance with the magnitude of the phase error, and outputs a reproduction clock having a frequency that further reduces the phase error.
  • the reproduced clock is supplied to an A / D converter 32, a phase error detector 41, a phase error detector 51, a synchronization detector 52, and a bit slip corrector 53.
  • the equalizer 34 shapes the digital signal by adjusting the edge position of the digital signal in the time direction based on the recovered clock, and converts the shaped digital signal into a data detection unit 35 and an error correction unit 36. To supply.
  • the shaped digital signal is also referred to as post-equalization amplitude information.
  • the data detection unit 35 corrects an error in the digital signal by Viterbi decoding, and outputs the corrected digital signal as detection data.
  • the data detector 35 is not limited to Viterbi decoding, and may use another maximum likelihood decoding method.
  • the error correction unit 36 includes a phase error detection unit 51, a synchronization detection unit 52, and a bit slip correction unit 53.
  • the phase error detection unit 51 detects a phase error between the post-equalization amplitude information supplied from the equalizer 34 and the recovered clock, and supplies a phase error signal indicating the phase error to the bit slip correction unit 53 I do.
  • the synchronization detection unit 52 detects a synchronization pattern having a predetermined specific bit turn force based on the detected data and the reproduced clock, and transmits a synchronization pattern detection signal indicating that the synchronization pattern has been detected to a bit slip. This is supplied to the correction unit 53.
  • the bit slip correction unit 53 corrects an error caused by a bit slip based on the detection data, the phase error signal, the synchronization pattern detection signal, and the reproduction clock, and outputs corrected detection data.
  • the drive 61 is connected to a playback device as needed.
  • the mounted magnetic disk 71, optical disk 72, magneto-optical disk 73, or semiconductor memory 74 is mounted on the drive 61 as appropriate.
  • the drive 61 reads a program stored from the loaded magnetic disk 71, optical disk 72, magneto-optical disk 73, or semiconductor memory 74, and supplies the read program to the error correction unit 36.
  • the error correction unit 36 can execute a program read from the magnetic disk 71, the optical disk 72, the magneto-optical disk 73, or the semiconductor memory 74, which is an example of a recording medium.
  • the detection data output from the bit slip correction unit 53 is EFM (Eight to Eight).
  • Decoding is performed by a predetermined method such as Fourteen Modulation, and error correction is performed by ECC (Error Correction Coding).
  • ECC Error Correction Coding
  • FIG. 3 is a block diagram showing details of the configurations of the synchronization detection unit 52 and the bit slip correction unit 53.
  • the bit slip correction unit 53 includes a bit slip determination unit 81, a FIFO control unit 82, and a FIFO buffer 83. Further, the synchronization detection section 52 includes a detection range setting section 84 and a synchronization pattern detection signal insertion section 85.
  • bit slip determination section 81 includes a synchronization pattern interval counter 91, a phase error integration section 92, and a maximum phase error time storage section 93.
  • the detection range setting section 84 sets a detection range in which a synchronization pattern is detected based on the count value of the reproduced clock signal.
  • the synchronization pattern detection signal insertion unit 85 inserts a synchronization pattern detection signal during a predetermined period when no synchronization pattern is detected within the detection range.
  • the predetermined period generally refers to a specific pattern force as a synchronization pattern different from recorded data on a recording medium (data storage medium) such as an optical disk. It is embedded and means the interval. Therefore, the period during which the synchronization pattern detection signal is inserted is determined by the type of the recording medium.
  • the bit slip determination unit 81 detects a reproduction clock based on the synchronization turn detection signal supplied from the synchronization detection unit 52 and the phase error signal supplied from the phase error detection unit 51. The amount of deviation from the data is detected, and the time at which the deviation between the reproduced clock and the detected data is expected to occur is specified. The bit slip determination unit 81 supplies a signal indicating a shift amount between the reproduction clock and the detected data and a signal indicating a time at which a shift is predicted to occur to the FIFO control unit 82.
  • the signal indicating the amount of shift between the reproduction clock and the detected data and the signal indicating the time at which the shift is predicted to occur are also referred to as bit slip correction information.
  • the synchronization pattern interval counter 91 detects a difference between a synchronization signal detected by the synchronization detection unit 52 based on the reproduced clock and a predetermined period as a deviation amount.
  • Phase error integrating section 92 calculates a phase error section integrated value by integrating the phase errors detected in the divided sections in the interval between two consecutive synchronization patterns.
  • the section into which the interval is divided is determined by the number and duration of the predetermined phase error and the deviation of the predetermined channel bit.
  • the maximum phase error time storage unit 93 stores the reproduced clock and the post-equalization amplitude information, which are the times of the section in which the absolute value of the integrated value becomes the maximum between two consecutive synchronization patterns. Is detected, and the time is stored.
  • the FIFO control unit 82 performs FIFO control based on a signal indicating the amount of deviation between the reproduced clock supplied from the bit slip determination unit 81 and the detected data, and a signal indicating the time at which the deviation is predicted to occur.
  • the FIFO buffer 83 corrects the deviation of the stored detection data from the reproduction clock.
  • the FIFO buffer 83 is a first-in first-out buffer that stores detection data of a number equal to or greater than the number of detection data arranged between two synchronization patterns.
  • the FIFO buffer 83 performs bit slip correction by moving detection data in the time direction in accordance with the amount of deviation based on the control information supplied from the FIFO control unit 82, and outputs the result as detection data.
  • the phase error integrating section 92 calculates the average value of the phase error interval by averaging the phase errors detected in the interval where the interval is divided in the interval between two consecutive synchronization patterns. You can do it!
  • FIG. 4 is a diagram showing a signal waveform of a reproduced clock, detection data that can take any one of “1” and “0”, and a value of amplitude information after equalization, with the horizontal direction as a time axis t. It is.
  • data (n ⁇ 1) and data (n) are the amplitude values of the equalized amplitude information at the rising edge of the reproduction clock.
  • data (n) is the amplitude value of the post-equalization amplitude information following data (n-1)
  • phase error is calculated by, for example, the following equation (1).
  • Phase error [data (n) + data (n-1)] / [data (n)-data (n-1)] ⁇ ⁇ ⁇ (1)
  • the time shift amount of the equalized amplitude information with respect to the reproduction clock is calculated by Expression (1).
  • the detection data takes one value of either “1” or “0”.
  • one cycle of the reproduction clock is from one rise of the reproduction clock to the next rise. It can be said that the rising edge of the reproduction clock indicates the start time and end time of one cycle of the reproduction clock.
  • the reproduced clock falls at a time tO when a half cycle (half cycle) of the reproduced clock has elapsed from the start time of one cycle of the reproduced clock.
  • a time tO at which a half cycle of the reproduction clock has elapsed from the start time of one cycle of the reproduction clock is referred to as a half cycle point.
  • the relationship between time and the amplitude value of the post-equalization amplitude information is considered.
  • the horizontal direction indicates time
  • the vertical direction indicates the amplitude value of the equalized amplitude information.
  • the post-equalization amplitude information When no error is included in the post-equalization amplitude information, that is, when the post-equalization amplitude information is ideal, coordinates using the time and the amplitude value of the post-equalization amplitude information as coordinate values, respectively.
  • the point specified by the start time of a certain period of the reproduction clock, the amplitude value data (n-1) of the equalized amplitude information at the start time, the start time of the next period of the reproduction clock, and The straight line connecting the point specified by the amplitude value data (n) of the equalized amplitude information at the start time of the next cycle is specified by the half cycle point and the amplitude value of 0. Pass through the point that will be.
  • this straight line and the straight line indicating the amplitude value of 0 intersect at a half cycle point (time to).
  • the straight line connecting the point specified by the amplitude value data (n) does not pass through the point specified by the half-period point and the zero amplitude value. If the post-equalization amplitude information contains an error, the point at which this straight line intersects with a straight line indicating an amplitude value of 0 is shifted from the half period point (time to) in the time direction.
  • phase error point In a coordinate space in which the time and the amplitude value of the equalized amplitude information are coordinate axes, a point where this straight line intersects with a straight line indicating an amplitude value of 0 is referred to as a phase error point.
  • the phase error detection unit 51 detects an error (for example, an arrow in FIG. 4) between the error reference point and the phase error point as a phase error.
  • the polarity of amplitude value data (n ⁇ 1) of the equalized amplitude information and the polarity of amplitude value data (n) of the equalized amplitude information are as follows. Need to be different.
  • the time axis direction can be arbitrarily selected.
  • the expression (1) the time axis direction can be arbitrarily selected.
  • the order of data (n) and data (n-1) in the denominator of (1) may be changed.
  • the denominator of Expression (1) may be a value obtained by multiplying a constant ("+" or "one") by the polarity of data (n) or data (n-1).
  • sign (data (n-1)) X 2 obtained by multiplying the polarity of data (n-1) by a constant of 2 may be used as the denominator of Expression (1).
  • the phase error is calculated by the following equation (2).
  • Phase error [data (n) + data (n-1)] / [sign (data (n-1)) X 2] ⁇ ⁇ ⁇ (2)
  • sign (a) is a function indicating the sign of “a”.
  • phase error may be detected by using the phase error detected by the phase error detection unit 41 of FIG. 2 instead of the phase error detection unit 51.
  • the phase error product The calculation unit 41 supplies the phase error signal to the bit slip correction unit 53, and the bit slip correction unit 53 corrects the error caused by the bit slip based on the phase error signal supplied from the phase error detection unit 41. I do.
  • the phase error detection section 51 detects a phase error signal based on the equalized amplitude information and the recovered clock, but further uses the detection data output from the data detection section 35 to make it more accurate. It is possible to detect an accurate phase error. This is because the detection data output from the data detection unit 35 has an error corrected, and in this case, the phase error detection unit 51 can be referred to by referring to the switching time of the polarity of the error-corrected detection data. This is because the phase error between the post-equalization amplitude information and the recovered clock can be detected.
  • phase error detection unit 51 may classify the post-equalization amplitude information, and detect a phase error based on the classified post-equalization amplitude information.
  • FIG. 5 is a timing chart showing detection of a shift amount and detection of a time at which a shift is predicted to occur for a continuous synchronization pattern when a bit slip occurs.
  • the synchronization no-turn detection signal is a signal output by the synchronization detection unit 52 and indicating that a synchronization pattern has been detected. That is, for example, the time when the synchronization no-turn detection signal changes from 0 to 1 is the time when the synchronization pattern is detected.
  • the normal synchronization pattern indicates a normal synchronization pattern determined for each method of the recording medium. That is, the interval of the normal synchronization pattern indicates a predetermined period to be compared with the interval of the synchronization pattern detection signal.
  • the synchronization pattern prediction range indicates the range of detection of the synchronization pattern by the detection range setting unit 84. For example, when the detected data level also detects a synchronization pattern during the period when the synchronization pattern prediction range is 1, the synchronization detection unit 52 changes the synchronization no-turn detection signal from 0 to 1, but the synchronization pattern prediction range is 0. If a synchronization pattern is detected from the detection data during a certain period, the synchronization pattern detection signal is not changed.
  • the synchronization counter value is a value counted by the synchronization pattern interval counter 91.
  • the synchronization pattern interval counter 91 sets the synchronization power counter value to 0 when the synchronization pattern detection signal changes from 0 to 1 (including a predetermined delay), that is, at the rise of the synchronization pattern detection signal. In the example shown in FIG. 5, there is a delay of one cycle of the reproduction clock from the rising of the synchronization pattern detection signal to the setting of the synchronization counter value ⁇ .
  • the synchronization pattern interval counter 91 increments the synchronization counter value in synchronization with the reproduction clock.
  • the phase error section integrated value is an integrated value of the phase error value in a section obtained by dividing a normal synchronization pattern interval by a predetermined number. For example, if a section obtained by dividing the normal synchronization pattern interval by a predetermined number is set as four periods of the reproduction clock, the phase error integrating unit 92 determines the phase in the period corresponding to the four periods of the reproduction clock. The phase error section integrated value is calculated by integrating the error values.
  • the phase error is integrated in a section obtained by dividing the normal synchronization pattern interval into five.
  • a phase error section integrated value of 0 is calculated in the first section, which is the first section, and in the second section next to the first section, A phase error section integrated value of 4 has been calculated.
  • a phase error section integrated value of 2 is integrated in a third section next to the second section, and in a fourth section next to the third section, a phase error section integrated value of 56 is multiplied.
  • the fifth section which is the section following the fourth section, the accumulated value of the phase error section, which is 38, is integrated.
  • the absolute value of the phase error section integrated value of 0 is calculated, and in the second section, the absolute value of the phase error section integrated value of 4 is calculated. Is calculated. Further, in the third section, the absolute value of the phase error section integrated value of 2 is calculated, in the fourth section, the absolute value of the phase error section integrated value of 56 is calculated, and in the fifth section, The absolute value of the phase error section integrated value of 38 is calculated.
  • phase error section integrated maximum value force in each section is calculated by the bit slip determination section 81.
  • the initial value 0 is compared with the absolute value of the phase error section integrated value of 0, and the phase error section integrated maximum value of 0 is calculated. Is done.
  • the phase error section integrated maximum value of the first section, which is 0, and the absolute value of the phase error section integrated value of the second section, which is 4, are compared. The maximum value is calculated.
  • the maximum value of the phase error section integrated value of the second section, which is 4 is compared with the absolute value of the phase error section integrated value of the third section, which is 2, and the phase value of 4 is obtained.
  • the maximum error section integrated value is calculated, and in the fourth section, the phase error section integrated maximum value of the third section, which is 4, is compared with the absolute value of the phase error section integrated value of the fourth section, which is 56. Then, the phase error section integrated maximum value of 56 is calculated. In the fifth section, the maximum value of the phase error section integrated value of the fourth section, which is 56, and the absolute value of the phase error section integrated value of the fifth section, which is 38, are compared. The maximum value is calculated.
  • the time of the maximum value of the phase error section integrated value is the leading synchronization counter value in the section in which the absolute value of the phase error section integrated value is adopted as the phase error section integrated maximum value. For example, when a section obtained by dividing the normal synchronization pattern interval by a predetermined number is set as the four periods of the reproduction clock, the maximum phase error time storage unit 93 stores the period corresponding to the four periods of the reproduction clock. Stores the synchronization counter value at the beginning of the section where the phase error section integration maximum value is reached.
  • the time of the maximum value of the phase error section integrated value is not limited to the first synchronization counter value in the section in which the absolute value of the phase error section integrated value is adopted as the phase error section integrated maximum value.
  • Value of the last synchronization counter of the section adopted as the value, the central synchronization counter value of the section adopted as the maximum value of the accumulated phase error section, or any synchronous counter value of the section adopted as the maximum value of the accumulated phase error section May be used as the time of the maximum value of the phase error section summation.
  • the synchronization counter value at the head of the first section which is the phase error section integrated maximum value, is acquired. Is stored at the time of the phase error section integrated maximum value.
  • the synchronization counter value at the head of the second section was obtained and stored in the phase error maximum time storage unit 93. Is the time of the phase error section integrated maximum value of 4, which is stored.
  • the phase error section stored in the phase error maximum time storage section 93 is used.
  • the time of the maximum integrated value does not change.
  • the absolute value of the integrated value of the phase error section was adopted as the maximum value of the integrated phase error section.
  • the time of the maximum value of the accumulated phase error section, which is 12, is stored in the error maximum time storage unit 93.
  • the absolute value of the phase error section integrated value is adopted as the phase error section integrated maximum value, and therefore, the phase error section integrated maximum value stored in the phase error maximum time storage section 93 is used. The time of does not change.
  • the synchronization interval is the number of reproduction clocks between two consecutive synchronization pattern detection signals. That is, the synchronization interval corresponds to the synchronization power counter value when the synchronization pattern detection signal rises. In the example shown in FIG. 5, since the synchronization counter value starts from 0, the synchronization interval is a value obtained by adding 1 to the synchronization counter value when the synchronization pattern detection signal rises.
  • the interval between the synchronization pattern at time n and the synchronization pattern at time m is defined as It is called the interval (n, m).
  • the synchronization interval is 19 in the synchronization pattern interval (k1, k). Note that a synchronization interval of 20 is calculated at the synchronization pattern interval (k2, k-1), and a synchronization interval of 20 is calculated at the synchronization pattern interval (k, k + 1).
  • the bit slip correction amount is a difference between the period determined by the synchronization pattern detection signal and the period determined by the normal synchronization pattern, based on the reproduction clock. In other words, it is the difference between the value of the synchronization counter value obtained in the normal synchronization pattern and the synchronization counter value immediately before being reset by the rise of the synchronization pattern detection signal.
  • the bit slip correction amount indicates a difference between the reproduced clock and the equalized amplitude information, which is caused by the bit slip and is based on the period of the reproduced clock.
  • the bit slip correction amount is 0 at the synchronization pattern interval (k 1, k), that is, at time k 1, and the bit slip correction amount is calculated.
  • the bit slip correction amount of ⁇ 1 is calculated by subtracting the normal synchronization interval of 20 from the synchronization interval of 19 at the pattern interval (k, k + 1).
  • the bit slip correction position is the time of the phase error section integrated maximum value stored in the phase error maximum time storage section 93 when the synchronous pattern detection signal rises.
  • bit slip correction position indicates the time of the section in which it is estimated that the deviation of the detected data (post-equalized amplitude information) has occurred with respect to the reproduction clock.
  • bit slip correction position is 1 at time k 1
  • bit slip correction position is 12 at time k.
  • bit slip correction amount of ⁇ 1 and the bit slip correction position of 12 are used as bit slip correction information as FIFO control units. Supplied to 82.
  • the bit slip determination unit 81 determines that a bit slip has occurred because the bit slip correction amount, that is, the deviation amount is other than 0. [0110]
  • the bit slip correction amount is 0, and the bit slip correction position is 1. However, in this case, the value of the bit slip correction position becomes a certain value. Since the bit slip correction amount is 0, the bit slip is not corrected!
  • FIG. 6 shows the position of the bit slip occurrence position (the time of the section where it is presumed that the deviation of the detected data (equalized amplitude information) has occurred with respect to the reproduced clock) when the bit slip occurs. It is a figure showing a calculation method.
  • phase error section integrated value the detected data, the absolute value of the phase error section integrated value, and the corrected value in the section N-1, the section N, and the section N + 1 determined by the synchronization pattern detection signal.
  • the relationship between the detected data and the range of the detected data to be corrected is shown. Further, in the example shown in FIG. 6, at time A, a bit slip has occurred.
  • a waveform 211 indicates an integrated value of the phase error calculated by the phase error integrating unit 92.
  • Each square superimposed on the waveform 211 indicates the integrated value of the phase error for each section.
  • the detection data is detected by the data detection unit 35.
  • L channel bit detection data is arranged between two normal synchronization patterns when no bit slip occurs. When a bit slip occurs, detection data exceeding L or detection data below L is placed between the two synchronization patterns.
  • the detection data in section N is (L + 1) channel bits.
  • the absolute value of the integrated value of the phase error section is the absolute value of the integrated value of the phase error section, the sign of the negative value of the integrated value of the phase error section is inverted to a positive value. Furthermore, comparing the absolute values of the phase error section integrated values, the absolute value of the phase error section integrated value in the section indicated by B becomes the maximum value of the phase error section integrated value. Is the bit slip correction position.
  • the detection data is corrected to the number of pieces of detection data arranged between two normal synchronization patterns when no bit slip occurs.
  • the corrected detection data is corrected to be L channel bits.
  • the detection data from the time of the section indicated by B to the end of section N is corrected.
  • the reproduced signal itself has changed, so that even if correction is made in the time direction, normal detection data cannot be obtained.
  • the reproduced signal itself has recovered, so that normal detection data can be obtained by correcting the time direction.
  • the reproducing apparatus of the present invention can correct an error before the synchronization pattern detected after the bit slip.
  • the reproducing apparatus shifts to a synchronization pattern interpolation mode and inserts a synchronization pattern detection signal at a predetermined time.
  • FIG. 7 is a timing chart illustrating insertion of a synchronization pattern detection signal when a synchronization pattern is not detected in the synchronization pattern interpolation mode.
  • the synchronization pattern force at time k cannot be detected, and at time k, the synchronization pattern detection signal does not rise.
  • the X mark in FIG. 7 indicates that the synchronization pattern detection signal does not rise.
  • the synchronous no-turn detection signal insertion unit 85 The synchronization pattern detection signal is inserted at the center of the prediction range, that is, at the time that matches the normal synchronization pattern.
  • the synchronization detection unit 52 to the bit slip correction unit 53 require a predetermined delay time for signal processing, the synchronization detection unit 52 to the bit slip correction unit 53 use the delay time to maintain synchronization of the signals and maintain synchronization.
  • the pattern detection signal insertion unit 85 inserts a synchronization pattern detection signal.
  • the post-interpolation synchronization pattern detection signal shown in FIG. 7 is a synchronization pattern detection signal in which the synchronization pattern detection signal is inserted at time k. [0127] Here, the procedure for inserting a synchronization pattern will be described.
  • the synchronization detection unit 52 first searches for the synchronization pattern itself from the detected data (hereinafter, referred to as a synchronization pattern interpolation release mode).
  • the synchronization pattern and the synchronization pattern From the multiplication of both occurrence probabilities of the position (time) relationship, it is determined whether the synchronization pattern is genuine or not. If the synchronization pattern is determined to be genuine, the position (time) of the synchronization pattern is determined. Search for the next synchronization pattern based on.
  • the term “before and after” is generally called a detection window, and is used to allow a slight deviation in the synchronization pattern interval from the specified clock (normal interval), such as when a bit slip occurs in the middle.
  • the synchronization detection unit 52 inserts a synchronization pattern (actually, a synchronization pattern detection signal) at the center of the window, and shifts to continue the detection of the synchronization pattern (synchronization pattern interpolation mode). .
  • a synchronization pattern actually, a synchronization pattern detection signal
  • the synchronous detection unit 52 returns to the synchronous pattern interpolation release mode. .
  • the phase error section integrated value is obtained by integrating the phase error in the section obtained by dividing the synchronized pattern interval (k1, k) into five in the example shown in FIG.
  • the phase error is integrated in the section obtained by dividing the cycle interval (k, k + 1) into six.
  • the phase error of 0 is set in the first section, which is the first section.
  • a section integrated value is calculated, and a phase error section integrated value of 1 is calculated in a second section next to the first section.
  • the phase error section integrated value of 1 is integrated in the third section following the second section, and in the fourth section next to the third section, the phase error section integrated value of 8 is integrated.
  • a phase error section integrated value of 5 is integrated in the fifth section, which is the section following the fourth section.
  • the synchronous pattern detection signal after the interpolation changes from 0 to 1, and then, in the first interval, which is the first interval, ⁇ 3
  • the phase error section integrated value of 2 is calculated, and in the second section next to the first section, the phase error section integrated value of 2 is calculated.
  • the phase error section integrated value of 1 is integrated, and in the fourth section next to the third section, the phase error section integrated value of 1 is integrated.
  • the phase error section integrated value of 1 is integrated in the sixth section following the fifth section.
  • the absolute value of the phase error section integrated value As the absolute value of the phase error section integrated value, the absolute value of the phase error section integrated value that is 0 in the first section at the synchronization pattern interval (k1, k) in the example shown in Fig. 7 is calculated. Then, in the second section, the absolute value of the integrated value of the phase error section which is 1 is calculated. Further, in the third section, the absolute value of the phase error section integrated value of 1 is calculated, and in the fourth section, the absolute value of the phase error section integrated value of 8 is calculated. The absolute value of the phase error section integrated value of 5, which is 5, is calculated.
  • the absolute value of the phase error section integrated value of 3 is calculated in the first section, and the absolute value of the phase error section integrated value of 2 is calculated in the second section.
  • the absolute value of the phase error section integrated value of 1 is calculated in the third section, and the absolute value of the phase error section integrated value of 1 is calculated in the fourth section.
  • the absolute value of the phase error section integrated value of 1 is calculated in the fifth section, and in the sixth section, the absolute value of the phase error section integrated value of 0 is calculated.
  • the initial value 0 and the absolute value of the phase error section integrated value of 0 are set as the maximum values of the phase error section integrated in the example shown in FIG.
  • the values are compared to calculate a phase error section integrated maximum value of 0.
  • the phase error section integrated maximum value of the first section which is 0 is compared with the absolute value of the phase error section integrated value of the second section which is 1 and the phase error section which is 1 is compared.
  • An integrated maximum value is calculated.
  • the phase error section integrated maximum value of the second section is The absolute value of the integrated value of the phase error section in a certain third section is compared, and the maximum value of the integrated phase error section of 1 is calculated.
  • the phase error section of the third section of 1 is calculated.
  • the maximum value of the integrated phase error section in the fourth section, which is 8, is compared with the maximum value of the integrated phase error section, and the maximum value of the integrated phase error section, which is 8, is calculated.
  • the maximum value of the phase error section integrated value of the fourth section, which is 8, is compared with the absolute value of the phase error section integrated value of the fifth section, which is 5, and the result is 8.
  • a phase error section integrated maximum value is calculated.
  • the initial value 0 is compared with the absolute value of the phase error section integrated value of 3, and the phase error section integrated value of 3 is compared.
  • the maximum value is calculated.
  • the phase error section integrated maximum value of the first section of 3 is compared with the absolute value of the phase error section integrated value of the second section of 2, and the phase error section of 3 is obtained.
  • An integrated maximum value is calculated.
  • the phase error section integrated maximum value of the second section, which is 3, is compared with the absolute value of the phase error section integrated value of the third section, which is 1, and the phase error of 3, which is 3, is obtained.
  • the maximum integrated value of the section is calculated, and in the fourth section, the maximum value of the integrated phase error section of the third section of 3 and the absolute value of the integrated value of the phase error section of the fourth section of 1 are calculated. Are compared, and the maximum value of the integrated phase error section, which is 3, is calculated.
  • the maximum value of the phase error section integrated value of the fourth section which is 3, is compared with the absolute value of the phase error section integrated value of the fifth section, which is 1, and The maximum integrated value of a certain phase error interval is calculated.
  • the absolute value of the integrated value of the phase error interval of the fifth interval, which is 3, and the absolute value of the integrated value of the phase error interval, which is 0, in the sixth interval are calculated. The values are compared with each other, and a phase error section integrated maximum value of 3, which is 3, is calculated.
  • the time of the phase error section integrated maximum value is used as the time in the first section in the example shown in FIG.
  • the first synchronization counter value of the first section having the maximum value is obtained, and the phase error maximum time storage unit 93 stores the time of the phase error section integrated maximum value of 0.
  • the second section since the absolute value of the phase error section integrated value error was adopted as the maximum value of the phase error section integrated value, the leading synchronization counter value of the second section was obtained, and the phase error maximum time was obtained.
  • the storage unit stores the time of the phase error section integrated maximum value of 4, which is 4.
  • the synchronization at the beginning of the third section where the phase error section integrated value becomes the maximum value is obtained.
  • the counter value is acquired, and the time of the phase error section integrated maximum value of 8, which is 8, is stored in the phase error maximum time storage unit.
  • the leading synchronous counter value of the fourth section which is the phase error section integrated maximum value, is obtained.
  • the maximum time of the phase error section integrated value of 12, which is 12, is stored in the phase error maximum time storage unit.
  • the phase error stored in the phase error maximum time storage unit 93 is used. The time of the section integration maximum value does not change.
  • the time of the phase error section integrated maximum value is the first phase error section integrated maximum value in the first section.
  • the synchronization counter value at the beginning of the section is obtained, and the phase error maximum time storage unit 93 stores the time of the phase error section integrated maximum value of 0.
  • the time of the phase error section integrated maximum value stored in the phase error maximum time storage unit 93 is used. Does not change.
  • the absolute value of the phase error section integrated value error is adopted as the maximum value of the phase error section integrated value, and the time of the phase error section integrated maximum value stored in the phase error maximum time storage section 93 is used. Does not change.
  • the absolute value of the phase error section integrated value error is adopted as the maximum value of the phase error section integrated value, so that the phase error section integrated value stored in the phase error maximum time storage unit 93 is used. The time of the maximum value does not change.
  • the absolute value of the phase error section integrated value error is not adopted as the phase error section integrated maximum value, the time of the phase error section integrated maximum value stored in the phase error maximum time storage unit 93 is It does not change.
  • the absolute value of the phase error section integrated value error is adopted as the phase error section integrated maximum value, and therefore, the phase error section integrated maximum value stored in the phase error maximum time storage unit 93 is used. The time of the value does not change.
  • phase error section integrated maximum value becomes the same value, Which of the phase error section integrated maximum values is given priority later is determined by the setting.
  • the maximum value of the sum of the phase error sections in the second section and the third section is 1, and the time of the maximum value of the phase error section accumulation in the third section is 8.
  • the maximum value of the accumulated phase error section is the same, the subsequent maximum value of the accumulated phase error section is prioritized, so that the third section has priority over the second section.
  • the synchronization interval is calculated as 20 in the corrected synchronization pattern interval (k 1, k), and the corrected synchronization pattern interval (k, k + In 1), the synchronization interval of 20 is calculated, and in the corrected synchronization pattern interval (k + 1, k + 2), the synchronization interval of 21 is calculated.
  • the bit slip correction amount is 0 at the corrected synchronization pattern interval (k ⁇ 1, k), that is, at time k1, in the example shown in FIG.
  • a bit slip correction amount of 0 is calculated at the corrected synchronization pattern interval (k, k + 1), that is, at time k.
  • the bit slip correction amount of 1 is calculated at the corrected synchronization pattern interval (k + 1, k + 2), that is, at time k + 1.
  • zero force S is calculated as the bit slip correction amount at time k.
  • bit slip correction position is !!, at time k 1, and the bit slip correction position is 0.
  • bit slip correction position is Is calculated, and at time k + 1, a bit slip correction position of 0 is calculated.
  • the synchronization pattern detection signal insertion unit 85 inserts the synchronization pattern detection signal at a predetermined time, the time when the synchronization pattern detection signal is first detected after the inserted synchronization pattern detection signal. Is subjected to bit slip correction.
  • the bit slip correction is performed at time k + 1 where the synchronization pattern detection signal is inserted at time k, and the bit slip correction amount is 1 and the bit slip correction is 12
  • the correct position is supplied to the FIFO control unit 82 as bit slip correction information.
  • the bit slip determination unit 81 determines that the bit slip correction amount, that is, the deviation amount is other than 0, It is determined that a bit slip has occurred.
  • bit slip correction amount is 0, and the bit slip correction position is 12. However, in this case, the value of the bit slip correction position is a certain value. Since the bit slip correction amount is 0, the bit slip is not corrected!
  • FIG. 8 is a diagram illustrating a method of calculating a bit slip occurrence position in a case where a bit slip has occurred and a synchronization pattern is not detected.
  • the range of the integrated value of the phase error section and the range of the detection data to be corrected in FIG. 8 are the same as those shown in FIG. 6, and the description thereof will be omitted as appropriate.
  • squares superimposed on waveform 211 represent phase error interval integrated values. That is, in the example shown in FIG. 8, the synchronization pattern detection signal is inserted at the time when the section N and the section N + 1 change, and the square superimposed on the waveform 211 indicates the synchronization pattern detection signal insertion signal. In the following section N + 1, the integrated value of the phase error for each section is shown.
  • the absolute value of the phase error section integrated value in the example shown in Fig. 8 is the largest in the section N + 1 after the synchronization pattern detection signal is inserted.
  • the section (time) indicated by C is the bit slip correction position.
  • the detection data after the interpolation in the example shown in FIG. 8, in the section N where no bit slip has occurred, the detection data of the L channel bit is arranged. In other words, since the synchronization pattern detection signal is inserted, the L channel In the section N + 1, the remaining (L + 1) channel bit detection data is arranged.
  • bit slip correction is performed so as to set the detection data L channel bits in the section N + 1.
  • the reproduction signal itself has changed in the section 221, so that even if the correction is performed in the time direction, normal detection data cannot be obtained.
  • the section 222 since the reproduced signal itself has been recovered, normal detection data can be detected by correction in the time direction.
  • the inventive apparatus of the present invention compensates for the synchronization pattern by inserting the synchronization pattern detection signal at a predetermined time, thereby detecting the bit after the bit slip. Error before the synchronization pattern can be corrected.
  • FIG. 9 is a flowchart illustrating a playback process performed by the playback device.
  • step S1 the equalizer 31 shapes a reproduction signal reproduced by a pickup (not shown) from a mounted recording medium such as an optical disk, a hard disk, or a digital video cassette, and converts the reproduced reproduction signal. It is supplied to the A / D converter 32.
  • step S2 the A / D converter 32 converts the reproduced signal, which is an analog signal supplied from the equalizer 31, into a digital signal based on the reproduced clock supplied from the clock generator 33. I do.
  • the A / D converter 32 supplies the digital signal generated by the conversion to the clock generator 33 and the equalizer 34.
  • step S3 the clock generation unit 33 includes the phase error detection unit 41 and the VC042, and also generates a reproduced clock with a digital signal power by a PLL method.
  • step S4 the equalizer 34 shapes the digital signal by adjusting the edge position of the digital signal in the time direction based on the recovered clock, and converts the shaped digital signal.
  • the data is supplied to the data detection unit 35 and the error correction unit 36.
  • step S5 the data detection unit 35 corrects an error in the digital signal by Viterbi decoding, and generates a digital signal with the error corrected as detection data.
  • the error may be corrected not only by Viterbi decoding but also by another maximum likelihood decoding method.
  • step S6 a bit slip correction process is executed, and the process returns to step S1 to repeat the above-described process.
  • step S6 Details of the bit slip correction process in step S6 will be described with reference to the flowchart in Fig. 10.
  • step S21 the synchronization detection unit 52 performs a synchronization pattern detection process.
  • step S31 the synchronization detection unit 52 detects a synchronization pattern.
  • the synchronization detection unit 52 detects a synchronization pattern of a specific bit array included in the detection data, which is determined by the type of the storage medium.
  • step S32 the detection range setting unit 84 sets a detection range in which a synchronization pattern is detected based on the count value of the reproduction clock, and determines whether a synchronization pattern is detected in the detection range. judge. If it is determined in step S32 that the synchronization pattern has not been detected within the detection range, the process proceeds to step S33, where the synchronization pattern detection signal insertion unit 85 interpolates the synchronization pattern and ends the processing. For example, in step S33, the synchronization pattern detection signal section 85 inserts a synchronization pattern in a predetermined period (time coincident with a normal synchronization pattern).
  • step S32 If it is determined in step S32 that a synchronization pattern has been detected within the detection range, there is no need to interpolate the synchronization pattern, so that the process of step S33 is skipped, and the process ends.
  • step S22 the phase error detection unit 51 detects a phase error between the post-equalization amplitude information supplied from the equalizer 34 and the recovered clock, and sets a phase indicating the phase error.
  • the error signal is supplied to the bit slip correction unit 53.
  • step S23 the bit slip correction unit 53 detects the synchronization based on the reproduced clock.
  • the difference between the synchronization signal detected by the unit 52 and a predetermined period is detected as a shift amount.
  • step S24 the bit slip correction unit 53 executes a correction information calculation process.
  • step S41 the phase error integrating unit 92 calculates a phase error section integrated value by integrating the phase errors detected in a predetermined section.
  • step S42 the bit slip determination unit 81 detects the maximum value of the absolute value of the integrated value of the phase error section.
  • step S43 the maximum phase error time storage unit 93 detects the bit slip correction position that is the time when the absolute value of the maximum value of the sum of the phase error sections is detected, and the process ends. I do.
  • bit slip correction unit 53 executes a FIFO control process, and ends the bit slip correction process.
  • step S51 the FIFO control unit 82 acquires a bit slip correction amount indicating a shift amount and a bit slip correction position indicating a shift occurrence time from the bit slip determination unit 81.
  • step S52 when a shift amount other than 0 is detected, the FIFO control unit 82 supplies a control signal for controlling movement in the time direction in accordance with the shift amount to the FIFO buffer 83.
  • writing and reading of the FIFO buffer 83 are controlled.
  • the FIFO buffer 83 corrects the detected data corresponding to the bit slip by moving the detected data in the time direction according to the deviation amount based on the control information supplied from the FIFO control unit 82, and The detected data is output, and the process ends.
  • FIG. 7 is a diagram for explaining detection data correction in the FIFO buffer 83 controlled as described above.
  • the FIFO buffer 83 is controlled by a RE (Read Enable) signal and a WE (Write Enable) signal supplied from the FIFO control unit 82 based on the bit slip correction information.
  • RE Read Enable
  • WE Write Enable
  • the FIFO buffer 83 sequentially stores the detection data supplied from the data detection unit 35 in synchronization with the reproduction clock, and turns off the WE signal. In the case of (for example, 0), the detection data is stored so as to overwrite the detection data stored immediately before in synchronization with the reproduction clock.
  • the FIFO buffer 83 sequentially stores channel bits A to E supplied during a period in which the WE signal is on.
  • the FIFO buffer 83 outputs the sequentially stored channel bits A to E in that order in synchronization with the reproduction clock.
  • the FIFO buffer 83 always turns on the WE signal for the supplied A to E detection data, and turns off the RE signal at the time of reading out the C signal.
  • the FIFO buffer 83 has channel bits A, B
  • FIG. 15 is a timing chart showing data control in the FIFO buffer 83 for controlling to increase the detection data.
  • the supplied detection data corresponds to the data string on the left side of FIG. Respond.
  • the detection data consisting of the channel bit A, the channel bit B, the channel bit C, the channel bit D, and the channel bit E is sequentially supplied to the FIFO buffer 83. You.
  • the WE signal is write control information supplied from the FIFO control unit 82 to the FIFO buffer 83.
  • the FIFO buffer 83 advances the write pointer (WritePointer) in synchronization with the reproduction clock, stores the channel bits included in the supplied detection data, and stores the channel bits when the WE signal is off. If so, store the channel bits contained in the supplied detection data without advancing the write pointer.
  • WritePointer write pointer
  • the FIFO buffer 83 stores the supplied detection data in the order of detection.
  • the detection data stored in the figure is the detection data stored in the FIFO buffer 83.
  • the supplied detection data that is, the channel bit of A, the channel bit of B, the channel bit of C, the channel bit of D, and the channel bit of E are sequentially stored.
  • the stored detection data in the figure is delayed by one clock of the regenerated clock compared to the supplied detection data. This is because the detection data storage processing is delayed by one clock. To be executed.
  • the RE signal is read control information supplied from the FIFO control unit 82 to the FIFO buffer 83.
  • the FIFO buffer 83 advances the read pointer (ReadPointer) in synchronization with the reproduction clock when the RE signal is on, and outputs the channel bit indicated by the read pointer.
  • the read pointer Outputs the channel bit indicated by the read pointer without advancing.
  • the RE signal is turned on when reading a channel bit that is A or B, turned off when reading a channel bit that is C, and furthermore, D or It is turned on when reading the channel bit of E.
  • the FIFO buffer 83 does not advance the read pointer after reading the C channel bit, so that by reading the C channel bit twice, the detected data stored Increases the number of detection data to be output by one.
  • a channel bit of A, a channel bit of B, a channel bit of C, a channel bit of C, a channel bit of D, and a channel bit of It is output in the order of the detected data power.
  • the output detection data is shifted in the time direction by one clock of the reproduction clock compared to the stored detection data. This is because the output of the detection data is delayed by one clock. To be executed.
  • FIG. 16 is a diagram for explaining correction of detected data in the FIFO buffer 83 which is controlled to reduce the number of detected data when the bit slip correction amount SO is exceeded.
  • the process of correcting the detected data in the FIFO buffer 83 in FIG. 16 is the same as that in the case shown in FIG. 14, and a description thereof will be omitted as appropriate.
  • the channel bit A, the channel bit B, the channel bit C, the channel bit D, and the channel bit E 1S are sequentially stored in the FIFO buffer 83 in this order. Supplied.
  • the WE signal is turned off at the time of storing the channel bit of C, so that when the RE signal is off, the FIFO buffer 83 Since the data is overwritten, the channel bit of C is overwritten with the channel bit of D, so that the channel bit of A, the channel bit of B, the channel bit of D, and the channel bit of E are sequentially written.
  • the FIFO buffer 83 outputs the channel bit of A, the channel bit of B, the channel bit of D, and the channel bit of E in this order.
  • FIG. 17 is a timing chart showing data control in the FIFO buffer 83 which controls to reduce the detection data.
  • the WE signal is turned on when a channel bit of A or B is supplied, turned off when a channel bit of C is supplied, and furthermore, , D or E, is turned on when a channel bit is supplied.
  • the FIFO buffer 83 writes the channel bit that is C. Later, by stopping the write pointer, the channel bit of C is overwritten with the channel bit of D, thereby reducing the number of detection data to be stored by one.
  • the FIFO buffer 83 stores a channel bit of A, a channel bit of B, a channel bit of D, and a channel bit of E in order.
  • the FIFO buffer 83 sequentially outputs the stored detection data.
  • the FIFO buffer 83 outputs a channel bit of A, a channel bit of B, a channel bit of D, and a channel bit of E in order.
  • the FIFO buffer 83 is not limited to the FIFO buffer, and may use a general memory.
  • the write address of the memory is always increased by one in response to the reproduction clock, and the read address from the memory is manipulated. You may stop at the place where you want to return, or return to the required amount.
  • the write address of the memory is stopped at the place where the operation is to be performed or the required amount is returned, and the read address from the memory is always set to 1 in accordance with the reproduction clock.
  • the circuit configuration may be increased!
  • the circuit configuration when a general memory is used is the same as the circuit configuration when a FIFO buffer is used.
  • Fig. 18 is a block diagram showing another configuration of the embodiment of the reproducing apparatus according to the present invention.
  • the same parts as those shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the error correction unit 36 includes a zero cross offset detection unit 301, a synchronization detection unit 52, and a bit slip correction unit 302. That is, the error correction unit 36 outputs the phase error described in FIG. Instead of the difference detection unit 51 and the bit slip correction unit 53, a configuration may be provided in which a zero cross offset detection unit 301 and a bit slip correction unit 302 are included.
  • the zero cross offset detection unit 301 detects the zero cross offset based on the equalized amplitude information supplied from the equalizer 34 and the reproduced clock supplied from the clock generation unit 33, and detects the zero cross offset.
  • the indicated zero cross offset signal is supplied to the bit slip correction unit 302.
  • FIG. 19 is a block diagram showing details of the synchronization detection unit and the bit slip correction unit. The same parts as those shown in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the bit slip determination unit 311 includes a synchronization pattern interval counter 91, a zero cross offset accumulation unit 321 and a zero cross offset maximum time storage unit 322. That is, the bit slip determination unit 311 is configured to include the zero cross offset integration unit 321 and the zero cross offset maximum time storage unit 322 instead of the phase error integration unit 92 and the maximum phase error time storage unit 93 described in FIG. May be.
  • Zero-cross offset integrating section 321 calculates a zero-cross offset section integrated value by integrating the zero-cross offsets detected in the section where the interval is divided in the interval between two consecutive synchronization patterns.
  • the section into which the interval is divided is determined by the number and duration of the predetermined zero-cross offsets, and the deviation of the predetermined channel bit.
  • the zero-cross offset maximum time storage unit 322 stores the reproduction clock and the post-equalization amplitude information, which is the time of the section in which the absolute value of the integrated value becomes the maximum between two consecutive synchronization patterns. Is detected, and the time is stored.
  • FIG. 20 shows the signal waveform of the recovered clock, detection data that can take any value of "1” and "0", and the value of the amplitude information after equalization, where the horizontal direction is the time axis t.
  • data (n ⁇ 1) and data (n) are equalized amplitudes at the rising edge of the recovered clock. This is the amplitude value of the width information.
  • data (n) is the amplitude value of the post-equalization amplitude information following data (nl).
  • the zero cross offset is calculated, for example, by the following equation (3).
  • the denominator can be set to any non-zero integer. In this case, for example, 1 may be set instead of 2.
  • the offset of two consecutive equalized amplitude information items having different polarities (signs) is a zero-cross offset.
  • the arrow in FIG. 20 indicates the zero cross offset.
  • the post-equalization amplitude information contains an error! /
  • the point specified by the amplitude value data (n-1) of the equalized amplitude information at the start time, the start time of the next cycle of the reproduction clock, and the amplitude of the equalized amplitude information at the start time of the next cycle The straight line connecting the point specified by the value data (n) does not pass through the point specified by the half-period point and the zero amplitude value.
  • the straight line also shifts the amplitude value force which is 0 in the amplitude direction.
  • the zero-cross offset detecting section 301 detects an error (for example, an arrow in FIG. 20) between the error reference point and the zero-cross offset point as a zero-cross offset.
  • the polarity of 1) must be different from the polarity of the amplitude value data (n) of the equalized amplitude information.
  • the zero-cross offset detection unit 301 detects a zero-cross offset signal based on the equalized amplitude information and the reproduced clock, but further uses the detection data output from the data detection unit 35 to make it more readable. It is possible to detect an accurate zero-cross offset . This is because the error has been corrected in the detection data output from the data detection unit 35. In this case, the zero-cross offset detection unit 301 can be obtained by referring to the switching time of the polarity of the detection data in which the error has been corrected. This is because the zero cross offset between the amplitude information after equalization and the reproduction clock can be detected.
  • the method of detecting a phase error in zero cross offset detecting section 301 is not limited to the method described with reference to FIG. 20, but may be another method.
  • the zero-cross offset detecting unit 301 may classify the post-equalization amplitude information into classes, and detect the zero-cross offset based on the classified post-equalization amplitude information.
  • FIG. 21 is a timing chart showing detection of a shift amount and detection of a time at which a shift is predicted to occur for a continuous synchronization pattern when a bit slip occurs.
  • the integrated value of the zero cross offset section is an integrated value of the zero cross offset value in a section obtained by dividing a normal synchronization pattern interval by a predetermined number. For example, when a section obtained by dividing a normal synchronization pattern interval by a predetermined number is set as four periods of the reproduction clock, the zero-crossing offset integrating section 321 performs zero-crossing in a period corresponding to four periods of the reproduction clock. A zero-cross offset section integrated value is calculated by integrating the offset values.
  • zero cross offsets are integrated in a section obtained by dividing the normal synchronization pattern interval into five.
  • a zero-cross offset section integrated value of 0 is calculated in the first section, which is the first section, and in the second section next to the first section, A zero cross offset section integrated value of -2 has been calculated.
  • the integrated value of the zero cross offset section of 1 is integrated, and in the fourth section next to the third section, the integrated value of the zero cross offset section of 27 is calculated.
  • the zero-cross offset section integrated value of 20 is integrated in the fifth section, which is the next section after the fourth section.
  • the absolute value of the zero cross offset interval integrated value of 0 is calculated, and in the second section, the absolute value of the zero cross offset interval integrated value of 2 is calculated. A value is calculated. Further, in the third section, the absolute value of the zero-cross offset section integrated value of 1 is calculated, in the fourth section, the absolute value of the zero-cross offset section integrated value of 27 is calculated, and in the fifth section, The absolute value of the zero-cross offset section integrated value of 20, which is 20, is calculated.
  • bit slip determination section 311 the zero-cross offset section integrated maximum force in each section is calculated by bit slip determination section 311.
  • the initial value 0 is compared with the absolute value of the zero-cross offset section integrated value of 0, and the zero-cross offset section integrated maximum value of 0 is calculated.
  • the maximum value of the integrated zero-cross offset section in the first section, which is 0, is compared with the absolute value of the integrated value of the zero-cross offset section in the second section, which is 2, and the zero-cross offset section, which is 2, An integrated maximum value is calculated.
  • the maximum value of the integrated value of the zero-crossing offset section of the second section is compared with the absolute value of the integrated value of the zero-crossing offset section of the third section, which is 1, and The maximum integrated value of the cross offset section is calculated.
  • the maximum integrated value of the zero cross offset section in the third section which is 2
  • the absolute value of the integrated value of the zero cross offset section in the fourth section which is 27, are calculated. are compared, and the zero cross offset section integrated maximum value of 27 is calculated.
  • the absolute value of the zero-cross offset section integrated value of the fifth section, which is 20, is compared with the maximum value of the zero-cross offset section integrated value of the fourth section, which is 27, and the zero-cross offset section, which is 27, is calculated.
  • a section integrated maximum value is calculated.
  • the time of the maximum value of the integrated value of the zero cross offset section is the first synchronization counter value in the section in which the absolute value of the integrated value of the zero cross offset section is adopted as the maximum value of the integrated value of the zero cross offset section. For example, if a section obtained by dividing a normal synchronization pattern interval by a predetermined number is set as four periods of the reproduction clock, the maximum zero-crossing offset time storage unit 322 stores the zero-cross offset in the period corresponding to four periods of the reproduction clock. Offset section integration Stores the synchronization counter value at the beginning of the section that has the maximum value.
  • the time of the maximum value of the integrated value of the zero cross offset section is not limited to the value of the first synchronization counter in the section in which the absolute value of the integrated value of the zero cross offset section is adopted as the maximum value of the integrated value of the zero cross offset section.
  • the counter value may be used as the time of the maximum value of the integrated zero-cross offset section.
  • the synchronization counter value at the head of the first section which is the maximum value of the zero-cross offset section integration
  • the maximum zero-cross offset time storage section 322 stores The time of the zero-cross offset section integrated maximum value of 0 is stored.
  • the synchronization counter value at the beginning of the second section is obtained, and the zero-crossing offset maximum time storage section 322 stores The time of the zero-cross offset section integrated maximum value of 4, which is 4, is stored.
  • the maximum value of the zero cross offset section stored in the zero cross offset maximum time storage section 322 is stored. The time of the value does not change.
  • the synchronization counter value at the head of the fourth section which is the maximum value of the integrated section in the zero-cross offset section, is obtained.
  • the zero cross offset maximum time storage unit 322 the time of the zero cross offset section integrated maximum value of 12, which is 12, is stored.
  • the absolute value of the integrated value of the zero cross offset section is adopted as the maximum value of the zero cross offset section integrated value, so that the zero cross offset section integrated value stored in the zero cross offset maximum time storage section 322 is used.
  • the time of the maximum value does not change.
  • the bit slip correction amount is 0 at the synchronization pattern interval (k 1, k), that is, at time k1, and the bit slip correction amount is calculated as follows.
  • the bit slip correction amount of -1 is calculated by subtracting the normal synchronization interval of 20 from the synchronization interval of 19 at (k, k + 1). Will be issued.
  • the bit slip correction position is the time of the zero-cross-offset section integrated maximum value stored in the zero-cross offset maximum time storage unit 322 when the synchronous pattern detection signal rises.
  • bit slip correction position indicates the time of the section in which it is estimated that a deviation of the detection data (post-equalization amplitude information) has occurred with respect to the reproduction clock.
  • bit slip correction position of 1 is calculated at time k1
  • bit slip correction position of 12 is calculated at time k. Is calculated.
  • bit slip correction amount of ⁇ 1 and the bit slip correction position of 12 are used as bit slip correction information, Supplied to part 82.
  • the bit slip determination unit 311 determines that a bit slip has occurred since the bit slip correction amount, that is, the deviation amount is other than 0.
  • bit slip correction amount is 0 and the bit slip correction position is 1. However, in this case, the value of the bit slip correction position becomes a certain value. Since the bit slip correction amount is 0, the bit slip is not corrected!
  • Fig. 22 shows the calculation of the bit slip occurrence position (time of the section where it is estimated that the deviation of the detected data (equalized amplitude information) has occurred with respect to the reproduction clock) when the bit slip occurs. It is a figure showing a method.
  • Fig. 22 the zero-cross offset section integrated value, the detection data, the absolute value of the zero-cross offset section integrated value, and the correction in section N-1, section N, and section N + 1 determined by the synchronization pattern detection signal.
  • the relationship between the later detection data and the range of the detection data to be corrected is shown.
  • a bit slip has occurred.
  • Waveform 411 is calculated by zero-crossing offset integrating section 321 and is calculated by zero-crossing offsetting section 321. Indicates the integrated value of the set. Each square superimposed on the waveform 411 indicates the integrated value of the zero cross offset for each section.
  • the absolute value of the integrated value of the zero cross offset section is the absolute value of the integrated value of the zero cross offset section
  • the sign of the negative value of the zero cross offset section is inverted to a positive value.
  • the absolute value of the integrated value of the zero cross offset section in the section indicated by B becomes the maximum integrated value of the zero cross offset section. This is the bit slip correction position.
  • the detection data is corrected to the number of pieces of detection data arranged between two normal synchronization patterns when no bit slip occurs.
  • the detected data after correction is corrected to be L channel bits.
  • the reproducing apparatus of the present invention can correct the error before the synchronization pattern detected after the bit slip.
  • FIG. 23 is a timing chart illustrating insertion of a synchronization pattern detection signal when a synchronization pattern is not detected in the synchronization pattern interpolation mode.
  • the integrated value of the zero-crossing offset section is obtained by integrating the zero-crossing offset in the section obtained by dividing the synchronization pattern interval (k1, k) after interpolation into five, and Zero-cross offset is integrated in the section where the synchronization pattern interval (k, k + 1) is divided into six.
  • the corrected synchronization pattern interval (k1, k) after the interpolation pattern detection signal power after interpolation changes from SO to 1, in the first section which is the first section, the zero cross offset which is 0 is set. A section integrated value is calculated, and a zero-cross offset section integrated value of 1 is calculated in a second section next to the first section.
  • the integrated value of the zero-crossing offset section of 1 is integrated, and in the fourth section following the third section, the integrated value of the zero-crossing offset section of 4 is integrated. Then, in the fifth section which is the next section after the fourth section, the integrated value of the zero cross offset section which is 2 is accumulated.
  • the synchronous pattern detection signal after the interpolation changes from 0 to 1, and then, in the first interval, which is the first interval, -2 Then, the integrated value of the zero cross offset section which is 1 is calculated in the second section next to the first section. Further, in the third section next to the second section, the zero-cross offset section integrated value of 1 is integrated, and in the fourth section next to the third section, the zero-cross offset section integrated value of 1 is integrated. Then, in the fifth section, which is the section following the fourth section, the zero-cross offset section integrated value of 1 is integrated. Also, due to the occurrence of the bit slip, the zero-cross offset integrated value of 0 is integrated in the sixth section following the fifth section.
  • the absolute value of the integrated value of the zero cross offset section As the absolute value of the integrated value of the zero cross offset section, the absolute value of the integrated value of the zero cross offset section that is 0 in the first section in the synchronization pattern interval (k1, k) in the example shown in FIG. Is calculated, and in the second section, the absolute value of the zero-cross offset section integrated value that is 1 is calculated. Further, in the third section, the absolute value of the integrated value of the zero cross offset section of 1 is calculated, and in the fourth section, the absolute value of the integrated value of the zero cross offset section of 4 is calculated. In the section of, the absolute value of the integrated value of the zero cross offset section, which is 2, is calculated.
  • the absolute value of the zero cross offset section integrated value of 2 is calculated in the first section, and the zero cross offset of 1 is calculated in the second section.
  • the absolute value of the integrated value of the section is calculated, and in the third section, the absolute value of the zero cross offset section integrated value is calculated.
  • the absolute value of the zero is calculated.
  • the absolute value of the integrated value of the cross-offset section is calculated.
  • the absolute value of the integrated value of the zero-cross-offset section is calculated.
  • the absolute value of the integrated value of the zero-cross-offset section is calculated.
  • the absolute value of the zero-cross-offset section is calculated. An absolute value is calculated.
  • the initial value 0 and the zero-cross offset section integrated value of 0 are set as the maximum value of the zero-cross offset section integrated value in the example shown in Fig. 23.
  • the absolute values are compared, and the zero cross offset section integration maximum value of 0 is calculated.
  • the maximum value of the integrated zero-crossing offset section of the first section, which is 0, is compared with the absolute value of the integrated value of the zero-crossing offset section of the second section, which is 1, and the zero-crossing offset section, which is 1, An integrated maximum value is calculated.
  • the maximum value of the integrated value of the zero-crossing offset section in the second section, which is 1, is compared with the absolute value of the integrated value of the zero-crossing offset section, which is 1, in the third section.
  • the maximum integrated value of the zero cross offset section is calculated, and in the fourth section, the maximum value of the integrated zero cross offset section of the third section, which is 1, and the absolute value of the integrated value of the zero cross offset section, which is 4, in the fourth section are compared with each other, and a zero cross offset section integrated maximum value of 4, which is 4, is calculated.
  • the maximum value of the sum of the zero-crossing offset section in the fourth section, which is 4, and the absolute value of the integrated value of the zero-crossing offset section in the fifth section, which is 2, are compared.
  • An offset section integrated maximum value is calculated.
  • the initial value 0 is compared with the absolute value of the zero-cross offset section integrated value of 2, and the zero-cross offset section of 2 is compared.
  • An integrated maximum value is calculated.
  • the maximum value of the accumulated zero-crossing offset section in the first section, which is 2 is compared with the absolute value of the accumulated value of the zero-crossing offset section in the second section, which is 1, and the zero-crossing offset, which is 2, The section integration maximum value is calculated.
  • the maximum value of the zero-crossing offset section accumulation of the second section, which is 2 is compared with the absolute value of the zero-crossing offset section integration value of the third section, which is 1, and the zero-crossing offset section, which is 2, is compared.
  • the maximum offset section integrated value is calculated, and in the fourth section, the zero cross offset section integrated maximum value of the third section, which is 2, is compared with the absolute value of the zero cross offset section integrated value of the fourth section, which is one. Then, the zero cross offset section integrated maximum value of 2, which is 2, is calculated.
  • the maximum value of the integrated value of the zero-crossing offset section in the fourth section is compared with the absolute value of the integrated value of the zero-crossing offset section, which is 1, in the fifth section.
  • the zero cross offset section integrated maximum value of the fifth section and the zero cross offset section integrated value of the sixth section are calculated in the sixth section. The value is compared with the absolute value, and the maximum integrated value of the zero cross offset interval, which is 2, is calculated.
  • the time of the maximum value of the integrated value of the zero cross offset interval is used as the time in the first interval in the example shown in Fig. 23.
  • the synchronization counter value at the beginning of the first section that becomes the maximum integrated value is obtained, and the zero-cross offset maximum time storage unit 322 stores the time of the zero-cross offset section integrated maximum value of 0.
  • the synchronization counter value at the head of the second section was obtained and stored in the zero-cross offset maximum time storage section. Is the time of the zero-cross offset section integrated maximum value of 4, which is stored.
  • the absolute value of the error of the integrated value of the zero-cross offset section was adopted as the maximum value of the integrated value of the zero-cross offset section.
  • the synchronization counter value is acquired, and the time of the zero-cross offset section integrated maximum value of 8, which is 8, is stored in the zero-cross offset maximum time storage unit.
  • the synchronization counter value at the beginning of the fourth section which is the maximum value of the zero-cross offset section integrated value, is obtained.
  • Zero cross offset maximum time The time of the zero cross offset section integrated maximum value of 12 is stored in the storage unit.
  • the time of the zero-cross offset maximum integrated value stored in the zero-cross offset maximum time storage section 322 is stored. Does not change.
  • the time of the maximum value of the integrated value of the zero cross offset section is set as the time of the maximum integrated value of the zero cross offset section in the first section.
  • the synchronization counter value at the beginning of the section of The maximum time storage unit 322 stores the time of the zero cross offset section integrated maximum value of 0.
  • the time of the maximum value of the zero-cross offset section stored in the zero-cross offset maximum time storage section 322 is It does not change.
  • the time of the maximum integrated value of the zero cross offset section stored in the zero cross offset maximum time storage section 322 is It does not change.
  • the maximum value of the zero cross offset section integrated value stored in the zero cross offset maximum time storage section 322 is The time does not change.
  • the absolute value of the error of the integrated value of the zero-cross offset section is adopted as the maximum value of the integrated value of the zero-cross offset section, and the maximum value of the zero-cross offset section stored in the zero-cross offset maximum time storage unit 322 is used. Does not change.
  • the zero cross offset maximum integrated value stored in the time storage section 322 is not used. The time of the value does not change.
  • the bit slip correction amount that is 0 at the synchronized pattern interval (k1, k) after correction, that is, at time k1 is calculated in the example shown in FIG.
  • the corrected synchronization pattern interval (k, k + 1) that is, at time k , 0 is calculated.
  • the bit slip correction amount of 1 is calculated.
  • the synchronization pattern detection signal insertion unit 85 inserts the synchronization pattern detection signal at a predetermined time. Therefore, the zero force S is calculated as the bit slip correction amount at time k.
  • bit slip correction position which is! / At time k1, is calculated at 0, and the bit slip correction position is 0 at time k1.
  • a bit slip correction position of 12 is calculated, and at time k + 1, a bit slip correction position of 0 is calculated.
  • the synchronization pattern detection signal insertion unit 85 inserts the synchronization pattern detection signal at a predetermined time, the time at which the synchronization pattern detection signal is first detected later in time than the inserted synchronization pattern detection signal. Is subjected to bit slip correction.
  • the bit slip correction is performed at time k + 1 where the synchronization pattern detection signal is inserted at time k, and the bit slip correction amount is 1 and the bit slip correction is 12
  • the correct position is supplied to the FIFO control unit 82 as bit slip correction information.
  • the bit slip determination unit 311 determines that a bit slip has occurred since the bit slip correction amount, that is, the deviation amount is other than 0.
  • bit slip correction amount is 0, and the bit slip correction position is 12. However, in this case, the value of the bit slip correction position is a certain value. Since the bit slip correction amount is 0, the bit slip is not corrected!
  • Fig. 24 is a diagram showing a method of calculating a bit slip occurrence position when a synchronization pattern is not detected and a force is applied when a bit slip occurs.
  • Fig. 24 the integrated value of the zero-cross offset section, the detection data, the absolute value of the integrated value of the zero-cross offset section, and the correction in the section N-1, the section N, and the section N + 1 determined by the synchronization pattern detection signal.
  • the relationship between the later detected data and the range of the detected data to be corrected is shown.
  • the range of the integrated value of the zero-crossing offset section and the range of the detected data to be corrected in FIG. 24 are the same as those shown in FIG. 22, and a description thereof will be omitted as appropriate.
  • squares superimposed on waveform 411 indicate zero-cross offset section integrated values. That is, in the example shown in FIG. 24, the synchronization pattern detection signal is inserted at the time when the section N and the section N + 1 change, and the square indicated by being superimposed on the waveform 411 is Shows the integrated value of the zero cross offset for each section in section N + 1 after the pattern detection signal is inserted.
  • the absolute value of the integrated value of the zero-crossing offset section in the example shown in Fig. 24 becomes the largest in the section N + 1 after the insertion of the synchronization pattern detection signal.
  • the section (time) indicated by C is the bit slip correction position.
  • the detection data of the L channel bit is arranged in the section N where no bit slip has occurred.
  • the detection data of the L channel bit is arranged in the section N, and the detection data of the remaining (L + 1) channel bits are arranged in the section N + 1.
  • the detection data of the (L + 1) channel bits in the section N + 1 is corrected to L channel bits.
  • bit slip correction is performed so as to set the detection data L channel bits in the section N + 1.
  • the inventive device of the present invention can be used in a case where a synchronization pattern is not detected and a predetermined force is applied.
  • a synchronization pattern detection signal By inserting the synchronization pattern detection signal at the time, by supplementing the synchronization pattern, an error before the synchronization pattern detected after the bit slip can be corrected.
  • Fig. 25 is a flowchart illustrating a playback process performed by the playback device.
  • step S106 a bit slip correction process using a zero cross offset is performed, and the process returns to step S101 to repeat the above-described process.
  • step S121, step S123, and step SI25 is the same as each of the processes in step S21, step S23, and step S25 in Fig. 10, and a description thereof will be omitted.
  • step S122 the zero cross offset detection unit 301 detects a zero cross offset based on the equalized amplitude information supplied from the equalizer 34 and the reproduced clock supplied from the clock generation unit 33. Then, a zero cross offset signal indicating the zero cross offset is supplied to the bit slip correction unit 302.
  • step S124 the bit slip correction unit 302 executes a process of calculating correction information using a zero cross offset.
  • step S141 the zero-cross offset integrating section 321 calculates the zero-cross offset section integrated value by integrating the zero-cross offsets detected in the predetermined section.
  • step S142 the bit slip determination unit 311 detects the maximum value of the absolute value of the zero-cross offset section integrated value.
  • step S143 the zero cross offset maximum time storage unit 322 stores the maximum zero.
  • the bit slip correction position which is the time at which the absolute value of the integrated value of the cross offset section is detected, is detected, and the process ends.
  • step S125 the processing of step S125 is executed, and the bit slip correction processing ends.
  • the playback device executes the correction program using the zero-cross offset.
  • the process of detecting an error has been described as detecting an error between an error reference point and a phase error point (or a zero-cross offset point).
  • the present invention is not limited to this.
  • the start time of a certain period of the reproduction clock and the amplitude value of the equalized amplitude information at the start time Connects the point specified by (n-1) with the start time of the next cycle of the recovered clock and the point specified by the amplitude value data (n) of the equalized amplitude information at the start time of the next cycle
  • An error between any of the points on the straight line and the error reference point may be detected.
  • the force that is the process of detecting the zero-crossing offset is not limited to the above-described example.
  • the zero-cross offset may be detected by detecting the value.
  • the method of detecting the amplitude value of the equalized amplitude information at the half cycle point is not limited to oversampling, and may be detected by interpolation. Also, an A / D change for detecting the amplitude value of the post-equalization amplitude information at the half cycle point may be additionally detected.
  • the above-described series of processing can be executed by hardware that can be executed by hardware.
  • a series of processing is executed by software, it is possible to execute various functions by installing a computer or various programs installed in the dedicated hardware that constitutes the software. Possible to install from a recording medium to a general-purpose personal computer, for example. Is controlled.
  • this recording medium is a magnetic disk 71 (including a flexible disk including a flexible disk) on which the program is recorded, which is distributed separately from the computer to provide the user with the program. ), Optical disk 72 (including CD-ROM (Compact Disc-Read Only Memory), DVD (Digital Versatile Disc)), magneto-optical disk 73 (including MD (Mini-Disc) (trademark)), semiconductor memory 74, etc. It consists of a ROM that stores programs, and a hard disk that is provided in a storage unit, etc., which is provided to the user in a state where it is built in a computer in advance and that is not only composed of a knockout medium consisting of
  • the program for executing the above-described series of processing can be connected to a local area network, the Internet, digital satellite broadcasting, or the like, via an interface such as a router or a modem, if necessary. Try to install it on the computer via the medium.
  • the step of describing a program stored in a recording medium is not limited to processing performed in chronological order in the order described, but is necessarily performed in chronological order. At least, it includes processes executed in parallel or individually.

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Abstract

　本発明は、バーストエラーが発生した場合、その後に検出される同期パターン以前のエラーを訂正し、エラーをより少なくすることができるようにする再生装置に関する。ビットスリップ補正部５３のビットスリップ判定部８１は、位相誤差検出部５１より検出される位相誤差信号、同期検出部５２により検出される同期パターン信号、再生クロック、および検出データを基に、ビットスリップ補正量、およびビットスリップ補正位置を算出し、FIFO制御部８２は、ビットスリップ補正量、およびビットスリップ補正位置を基にFIFOバッファ８３を制御することで、ビットスリップ補正をする。これにより、バーストエラーが発生した場合、その後に検出される同期パターン以前のエラーを訂正し、エラーをより少なくすることができる。本発明は、再生装置に適用できる。

Description

明 細 書
再生装置および方法、記録媒体、並びにプログラム
技術分野
[0001] 本発明は再生装置および方法、記録媒体、並びにプログラムに関し、特に、いわゆ るビットスリップによるエラーをより少なくすることができるようにした再生装置および方 法、記録媒体、並びにプログラムに関する。
背景技術
[0002] 光ディスク装置、 HDD (Hard Disk Drive)、デジタルビデオカセット、またはデータス トリーマ等の再生装置は、記録媒体の読み取りにより取得した再生信号力 クロックを 生成し、生成したクロックを基準にして再生信号を処理することにより、記録媒体に記 録されて！/ゝるデータを再生する。
[0003] 図 1は、記録媒体の再生装置の従来の構成を示す図である。
[0004] 等化器 11は、記録媒体からの再生信号を整形し、その再生信号が A/D変換部（
Analog/Digital Converter) 12へ供給される。
[0005] A/D変換部 12は、クロック生成部 13から供給される再生クロックを基に等化器 11 カゝら供給されたアナログ信号である再生信号をデジタル信号に変換し、変換後に生 成されたデジタル信号をクロック生成部 13および等化器 14に供給する。
[0006] クロック生成部 13は、位相誤差検出部 21および VCO (Voltage Controlled
Oscillator) 22からなり、 PLL (Phase Locked Loop)方式により再生クロックを生成する
。再生クロックは、 A/D変換部 12、クロック生成部 13、等化器 14およびデータ検出 部 15に供給される。
[0007] 位相誤差積算部 21は、再生クロックと A/D変換部 12から出力されたデジタル信号 との位相誤差を検出して、位相誤差に対応する信号を VC022に供給する。
[0008] VC022は、位相誤差検出部 21からの信号を基に、位相誤差をより小さくする周波 数の再生クロックを出力する。再生クロックは、さらに位相誤差検出部 21に供給され る。
[0009] 等化器 14は、再生クロックを基に、デジタル信号を整形し、整形したデジタル信号 をデータ検出部 15に供給する。
[0010] データ検出部 15は、ビタビ復号によりデジタル信号の誤りを訂正し、誤りを訂正した デジタル信号を検出データとして出力する。
[0011] 記録媒体に欠陥があると、入力信号から生成されたクロックと再生されたデータとの ずれ、いわゆるビットスリップが発生する。ビットスリップが発生すると、それ以後のデ ータにエラーが伝播し、エラーを訂正することができなくなってしまう。
[0012] このような事態を回避するため、記録媒体には同期パターンと称する特定のパター ンカ 所定の決まった間隔で配置され、同期パターンによってビットスリップによるェ ラーの伝播が防止される。
[0013] デジタル信号から同期パターンを検出し、クロックパルスをカウントし、カウント値に 基づいて同期パターンの予想位置を設定し、カウント値に基づいて同期パターンの 予想範囲を設定し、カウント値を保持し、検出した同期パターンと、カウント値と、同期 パターンの予想位置と、設定された同期パターンの予想範囲と、保持されているカウ ント値とを参照して同期信号を出力し、この同期信号によりカウンタをリセットさせるよ うにしている同期回路もある（例えば、特許文献 1参照)。この同期回路においては、 設定された予測範囲内で同期パターンが検出された場合には、同期パターンが検出 されたタイミングで同期信号が出力される一方、設定された予測範囲内で同期バタ ーンが検出されな力つた場合には、設定されたタイミングで同期信号が出力され、更 に、設定した予想範囲外で同期パターンが検出された場合には、カウンタのカウント 値と保持されて 、るカウント値とを比較し、両カウント値が一致して 、ればそのタイミン グで同期信号が出力される一方、両カウントが一致していなければそのタイミングで カウンタのカウント値が保持される。
[0014] また、再生信号より生成した再生クロックの位相のずれを検出し、この位相のずれに 基づいて、再生信号の欠落及び又は増加をビットスリップ検出信号として出力し、ビ ットスリップによるエラーの伝播を防止して 、るものもある（例えば、特許文献 2参照)。
[0015] 特許文献 1 :特開平 8— 212705号公報
[0016] 特許文献 2 :特開平 10— 255409号公報
発明の開示 発明が解決しょうとする課題
[0017] し力しながら、記録媒体における記録密度が高まってきたため、ゴミゃキズによる信 号欠陥の発生頻度が上がってきており、単に同期パターンでバーストエラーの伝播 を食 、止めるだけでは記録媒体に記録されて 、るデータの安定した読み出しが保証 されているとは言えない。
[0018] また、信号欠陥の影響でビットスリップを起こした後、現実には PLLの位相引き込み 途中にお 、て同期パターンが検出されな 、場合もあり、再生信号自体は回復して!/ヽ るにもかかわらず、さらに次の同期パターンまでバーストエラーが伝播してまい、エラ 一レートが上昇してしまうときがある。
課題を解決するための手段
[0019] 本発明の再生装置は、データ格納媒体の再生信号力 検出された、データに含ま れている同期パターンを検出する同期パターン検出手段と、再生信号から再生され るクロック信号の 1つの周期の開始時刻から半周期を経過した時刻および再生信号 の振幅力 定めた基準点と、再生信号との誤差を検出する誤差検出手段と、検出さ れた同期パターンの間隔と予め定めた期間との差、および同期ノターンの間隔が分 割された区間のうち、検出された誤差から、クロック信号に対する、データのずれが発 生したと推定される区間の時刻を基に、クロック信号に対するデータのずれを補正す る補正手段とを備えることを特徴とする。
[0020] 同期パターン検出手段は、クロック信号のカウント値に基づいて、同期パターンが 検出される検出範囲を設定する検出範囲設定手段と、検出範囲において同期バタ ーンが検出されな力 た場合、予め定めた期間によって定まる時刻に、同期パター ンの検出を示す信号を挿入する同期パターン検出信号挿入手段とを設けることがで きる。
[0021] 誤差検出手段は、基準点と、再生信号との時間方向の誤差である位相誤差を検出 し、補正手段は、検出された同期パターンの間隔と予め定めた期間との差、および同 期パターン間隔が分割された区間のうち、検出された位相誤差から、クロック信号〖こ 対する、データのずれが発生したと推定される区間の時刻を基に、クロック信号に対 するデータのずれを補正することができる。 [0022] 誤差検出手段は、基準点と、再生信号との振幅方向の誤差であるゼロクロスオフセ ットを検出し、補正手段は、検出された同期パターンの間隔と予め定めた期間との差 、および同期パターン間隔が分割された区間のうち、検出されたゼロクロスオフセット から、クロック信号に対する、データのずれが発生したと推定される区間の時刻を基 に、クロック信号に対するデータのずれを補正することができる。
[0023] 補正手段は、クロック信号を基に、同期パターンの間隔と、予め定めた期間との差 をずれ量として検出するずれ量検出手段と、区間毎に、誤差を積算する誤差積算手 段と、連続する 2つの同期パターンの間において、積算された積算値の絶対値が最 大となる区間の時刻であるずれ発生時刻を検出するずれ発生時刻検出手段と、予め 定めた期間より長い期間のデータを格納する FIFO (First In First Out)バッファと、 0 以外のずれ量が検出された場合、ずれ量およびずれ発生時刻を基に、ずれ発生時 刻から同期パターンが検出されるまでのデータをずれ量に対応して時間方向に移動 させるように、 FIFOバッファを制御する制御手段とを設けることができる。
[0024] 本発明の再生方法は、データ格納媒体の再生信号力 検出された、データに含ま れている同期パターンを検出する同期パターン検出ステップと、再生信号から再生さ れるクロック信号の 1つの周期の開始時刻から半周期を経過した時刻および再生信 号の振幅から定めた基準点と、再生信号との誤差を検出する誤差検出ステップと、検 出された同期ノターンの間隔と予め定めた期間との差、および同期パターンの間隔 が分割された区間のうち、検出された誤差から、クロック信号に対する、データのずれ が発生したと推定される区間の時刻を基に、クロック信号に対するデータのずれを補 正する補正ステップとを含むことを特徴とする。
[0025] 本発明の記録媒体のプログラムは、データ格納媒体の再生信号力 検出された、 データに含まれている同期パターンを検出する同期パターン検出ステップと、再生信 号カゝら再生されるクロック信号の 1つの周期の開始時刻から半周期を経過した時刻 および再生信号の振幅から定めた基準点と、再生信号との誤差を検出する誤差検 出ステップと、検出された同期パターンの間隔と予め定めた期間との差、および同期 ノターンの間隔が分割された区間のうち、検出された誤差から、クロック信号に対す る、データのずれが発生したと推定される区間の時刻を基に、クロック信号に対する データのずれを補正する補正ステップとを含むことを特徴とする。
[0026] 本発明のプログラムは、データ格納媒体の再生信号力 検出された、データに含ま れている同期パターンを検出する同期パターン検出ステップと、再生信号から再生さ れるクロック信号の 1つの周期の開始時刻から半周期を経過した時刻および再生信 号の振幅から定めた基準点と、再生信号との誤差を検出する誤差検出ステップと、検 出された同期ノターンの間隔と予め定めた期間との差、および同期パターンの間隔 が分割された区間のうち、検出された誤差から、クロック信号に対する、データのずれ が発生したと推定される区間の時刻を基に、クロック信号に対するデータのずれを補 正する補正ステップとを実行させることを特徴とする。
[0027] 本発明の再生装置および方法、記録媒体、並びにプログラムにお!/、ては、データ 格納媒体の再生信号力 検出された、データに含まれている同期パターンを検出す る同期パターンが検出され、再生信号から再生されるクロック信号の 1つの周期の開 始時刻から半周期を経過した時刻および再生信号の振幅から定めた基準点と、再生 信号との誤差が検出される。そして、検出された同期パターンの間隔と予め定めた期 間との差、および同期パターンの間隔が分割された区間のうち、検出された誤差から 、クロック信号に対する、データのずれが発生したと推定される区間の時刻を基に、ク ロック信号に対するデータのずれが補正される。
図面の簡単な説明
[0028] [図 1]従来の再生装置を示すブロック図である。
[図 2]本発明の再生装置の一実施の形態の構成を示すブロック図である。
[図 3]同期検出部およびビットスリップ補正部の詳細を示すブロック図である。
[図 4]位相誤差の検出を説明する図である。
[図 5]ビットスリップが発生した場合の、連続する同期パターンに対する、ずれ量の検 出およびずれが発生したと予測される時刻の検出を示すタイミングチャートである。
[図 6]ビットスリップが発生した場合の、ビットスリップ発生位置の算出方法を示す図で ある。
[図 7]同期パターン補間モードにおいて、同期パターンが検出されなかった場合の、 同期パターン検出信号の挿入を説明するタイミングチャートである。 [図 8]同期パターンを補間した場合の、ビットスリップ発生位置の算出方法を示す図 である。
[図 9]再生の処理を説明するフローチャートである。
[図 10]ビットスリップ補正を説明するフローチャートである。
[図 11]同期パターン検出の詳細を説明するフローチャートである。
[図 12]補正情報算出の処理の詳細を説明するフローチャートである。
[図 13]FIFOの制御の処理の詳細を説明するフローチャートである。
[図 14]検出データの補正を説明する図である。
[図 15]検出データの補正を説明する図である。
[図 16]検出データの補正を説明する図である。
[図 17]検出データの補正を説明する図である。
[図 18]本発明の再生装置の一実施の形態の他の構成を示すブロック図である。
[図 19]同期検出部およびビットスリップ補正部の詳細を示すブロック図である。
[図 20]ゼロクロスオフセットの検出を説明する図である。
[図 21]ビットスリップが発生した場合の、連続する同期パターンに対する、ずれ量の検 出およびずれが発生したと予測される時刻の検出を示すタイミングチャートである。
[図 22]ビットスリップが発生した場合の、ビットスリップ発生位置の算出方法を示す図 である。
[図 23]同期パターン補間モードにおいて、同期パターンが検出されなかった場合の、 同期パターン検出信号の挿入を説明するタイミングチャートである。
[図 24]同期パターンを補間した場合の、ビットスリップ発生位置の算出方法を示す図 である。
[図 25]再生の処理を説明するフローチャートである。
[図 26]ビットスリップ補正を説明するフローチャートである。
[図 27]補正情報算出の処理の詳細を説明するフローチャートである。
符号の説明
31 等化器， 32 A/D変換部， 33 クロック生成部， 34 等化器， 35 デー タ検出部， 36 エラー補正部， 41 位相誤差検出部， 42 VCO, 51 位相誤 差検出部， 52 同期検出部， 53 ビットスリップ補正部， 61 ドライブ， 71 磁 気ディスク， 72 光ディスク， 73 光磁気ディスク， 74 半導体メモリ， 81 ビッ トスリップ判定部， 82 FIFO制御部， 83 FIFO, 84 検出範囲設定部， 85 同 期パターン検出信号挿入部， 91 同期パターン間隔カウンタ， 92 位相誤差積算 部， 93 位相誤差最大時刻記憶部， 301 ゼロクロスオフセット検出部， 302 ビ ットスリップ補正部， 311 ビットスリップ判定部， 321 ゼロクロスオフセット積算部 , 322 ゼロクロスオフセット最大時刻記憶部
発明を実施するための最良の形態
[0030] 以下に本発明の最良の形態を説明するが、開示される発明と実施の形態との対応 関係を例示すると、次のようになる。本明細書中には記載されている力 発明に対応 するものとして、ここには記載されていない実施の形態があつたとしても、そのことは、 その実施の形態が、その発明に対応するものではな 、ことを意味するものではな 、。 逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのこ とは、その実施の形態が、その発明以外の発明には対応していないものであることを 意味するものではない。
[0031] さらに、この記載は、明細書に記載されている発明の全てを意味するものではない 。換言すれば、この記載は、明細書に記載されている発明であって、この出願では請 求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現し、 追加される発明の存在を否定するものではない。
[0032] 以下、図面を参照しながら本発明の実施の形態について説明する。
[0033] 図 2は、本発明の再生装置の一実施の形態の構成を示すブロック図である。
[0034] 等化器 31は、光ディスク、ハードディスク、またはデジタルビデオカセットなどの記 録媒体から図示せぬピックアップが再生した再生信号を整形し、再生された再生信 号を A/D変換部 32に供給する。この記録媒体は、データ格納媒体の一例であり、化 学的または物理的変化によってデータを記録し、再生において、機械的に駆動され るものであればよい。
[0035] A/D変換部 32は、クロック生成部 33から供給される再生クロックを基に、等化器 31 カゝら供給されたアナログ信号である再生信号をデジタル信号に変換する。 A/D変換 部 32は、変換により生成されたデジタル信号を、クロック生成部 33および等化器 34 に供給する。
[0036] クロック生成部 33は、位相誤差検出部 41および VC042からなり、 PLL方式により デジタル信号から再生クロックを生成する。
[0037] 位相誤差検出部 41は、再生クロックと A/D変換部 32から出力されたデジタル信号 との位相誤差を検出して、位相誤差の大きさを示す信号を VC042に供給する。
[0038] VC042は、位相誤差検出部 41からの信号を基に、位相誤差の大きさに対応させ て発振周波数を変化させることにより、位相誤差をより小さくする周波数の再生クロッ クを出力する。再生クロックは、 A/D変換部 32、位相誤差検出部 41、位相誤差検出 部 51、同期検出部 52、およびビットスリップ補正部 53に供給される。
[0039] 等化器 34は、再生クロックを基に、デジタル信号のエッジ位置を時間方向に調整 することにより、デジタル信号を整形し、整形したデジタル信号をデータ検出部 35お よびエラー補正部 36に供給する。
[0040] 以下、整形されたデジタル信号は、等化後振幅情報とも称する。
[0041] データ検出部 35は、ビタビ復号によりデジタル信号の誤りを訂正し、誤りを訂正した デジタル信号を検出データとして出力する。なお、データ検出部 35は、ビタビ復号に 限らず、他の最尤復号方式を利用するようにしてもよい。
[0042] エラー補正部 36は、位相誤差検出部 51、同期検出部 52、およびビットスリップ補 正部 53からなる。
[0043] 位相誤差検出部 51は、等化器 34から供給された等化後振幅情報と再生クロックと の位相誤差を検出して、位相誤差を示す位相誤差信号をビットスリップ補正部 53に 供給する。
[0044] 同期検出部 52は、検出データと再生クロックを基に、予め定められた特定のビット ノターン力もなる同期パターンを検出し、同期パターンを検出したことを示す同期パ ターン検出信号をビットスリップ補正部 53に供給する。
[0045] ビットスリップ補正部 53は、検出データ、位相誤差信号、同期パターン検出信号、 および再生クロックを基に、ビットスリップにより発生したエラーを補正し、補正をした 検出データを出力する。 [0046] ドライブ 61は、必要に応じて再生装置に接続される。ドライブ 61には、装着された 磁気ディスク 71、光ディスク 72、光磁気ディスク 73、または半導体メモリ 74が適時装 着される。ドライブ 61は、装着された磁気ディスク 71、光ディスク 72、光磁気ディスク 73、または半導体メモリ 74から記憶されているプログラムを読み出して、読み出した プログラムをエラー補正部 36に供給する。
[0047] このように、エラー補正部 36は、記録媒体の一例である磁気ディスク 71、光ディスク 72、光磁気ディスク 73、または半導体メモリ 74から読み出されたプログラムを実行す ることがでさる。
[0048] なお、ビットスリップ補正部 53から出力された検出データは、 EFM (Eight to
Fourteen Modulation)などの所定の方式で復号され、 ECC (Error Correction Coding )などにより誤り訂正される。
[0049] 図 3は、同期検出部 52およびビットスリップ補正部 53の構成の詳細を示すブロック 図である。
[0050] ビットスリップ補正部 53は、ビットスリップ判定部 81、 FIFO制御部 82、および FIFO ノ ッファ 83を含む。また、同期検出部 52は、検出範囲設定部 84および同期パター ン検出信号挿入部 85を含む。
[0051] さらに、ビットスリップ判定部 81は、同期パターン間隔カウンタ 91、位相誤差積算部 92、および位相誤差最大時刻記憶部 93を含む。
[0052] 検出範囲設定部 84は、再生クロック信号のカウント値に基づいて、同期パターンが 検出される検出範囲を設定する。
[0053] 同期パターン検出信号挿入部 85は、検出範囲内に同期パターンが検出されない 場合に、予め定められた期間に同期パターン検出信号を挿入する。ここで、予め定 めた期間とは、一般的に光ディスク等の記録媒体 (データ格納媒体）において、記録 されているデータとは異なる同期パターンとしての特定のパターン力 通常、等間隔 で記録信号に埋め込まれており、その間隔のことをいう。従って、同期パターン検出 信号が挿入される期間は、記録媒体の方式によって定まる。
[0054] ビットスリップ判定部 81は、同期検出部 52から供給された同期ノターン検出信号、 および位相誤差検出部 51から供給された位相誤差信号を基に、再生クロックと検出 データとのずれ量を検出すると共に、再生クロックと検出データとのずれが発生したと 予測される時刻を特定する。ビットスリップ判定部 81は、再生クロックと検出データと のずれ量を示す信号、およびずれが発生したと予測される時刻を示す信号を FIFO 制御部 82に供給する。
[0055] 以下、再生クロックと検出データとのずれ量を示す信号、およびずれが発生したと 予測される時刻を示す信号は、ビットスリップ補正情報とも称する。
[0056] 同期パターン間隔カウンタ 91は、再生クロックを基に同期検出部 52より検出された 同期信号と、予め定めた期間との差をずれ量として検出する。
[0057] 位相誤差積算部 92は、連続する 2つの同期パターンの間隔において、間隔が分割 された区間において検出された位相誤差を積算することにより、位相誤差区間積算 値を算出する。ここで、間隔が分割される区間は、予め定めた位相誤差の個数、およ び期間、並びに予め定めたチャンネルビットの 、ずれかで決定される。
[0058] 位相誤差最大時刻記憶部 93は、連続する 2つの同期パターンの間において、積算 された積算値の絶対値が最大となる区間の時刻である、再生クロックと等化後振幅情 報とのずれが発生したと予測される時刻を検出して、その時刻を記憶する。
[0059] FIFO制御部 82は、ビットスリップ判定部 81から供給された再生クロックと検出デー タとのずれ量を示す信号、およびずれが発生したと予測される時刻を示す信号を基 に、 FIFOバッファ 83を制御して、 FIFOノ ッファ 83に、格納されている検出データの 再生クロックに対するずれを補正させる。
[0060] FIFOバッファ 83は、 2つの同期パターンの間に配置される検出データの数以上の 検出データを格納する先入れ先出しバッファである。 FIFOバッファ 83は、 FIFO制御 部 82から供給される制御情報を基に、検出データをずれ量に対応して時間方向に 移動させことで、ビットスリップ補正を行い、検出データとして出力する。
[0061] なお、位相誤差積算部 92は、連続する 2つの同期パターンの間隔において、間隔 が分割された区間において検出された位相誤差を平均することにより、位相誤差区 間平均値を算出されるようにしてもよ!、。
[0062] 次に、図 4を参照して、位相誤差検出部 51における、位相誤差の検出の一例につ いて説明する。 [0063] 図 4は、横方向を時間軸 tとして、再生クロックの信号波形、 "1"および" 0"のいずれ かの値を取り得る検出データ、および等化後振幅情報の値を示す図である。図 4に おいて、 data(n— 1)および data(n)は、再生クロックの立ち上がりにおける、等化後振幅 情報の振幅値である。 data(n)は、 data(n— 1)の次の等化後振幅情報の振幅値である
[0064] 位相誤差は、例えば、以下に示す式（1)により算出される。
[0065] 位相誤差 =[data(n) + data(n— 1)] / [data(n)— data(n— 1)] · · · (1)
[0066] 式（1)によって、再生クロックに対する、等化後振幅情報の時間的なずれ量が算出 される。
[0067] 位相誤差がない場合、等化後振幅情報の符号が変化する時刻は、再生クロックに おける 1と 0とが切り変わる時刻 tOと一致する。再生クロックにおいて、 1と 0が切り替わ る時刻 toと、等化後振幅情報の極性 (符号)が変化する時刻との差 (誤差)が、位相 誤差である。図 4の矢印は、位相誤差を示す。
[0068] すなわち、図 4で示されるように、再生クロックの 1周期において、検出データは、 "1 "または" 0"のいずれか一方の 1つの値をとる。例えば、再生クロックの 1周期は、再生 クロックのある立ち上がりから、次の立ち上がりまでである。再生クロックの立ち上がり は、再生クロックの 1周期の開始時刻および終了時刻を示していると言える。この場 合、再生クロックの 1周期の開始時刻から、再生クロックの 1/2周期（半周期）が経過し た時刻 tOにおいて、再生クロックが立ち下がる。以下、再生クロックの 1周期の開始時 刻から、再生クロックの 1/2周期が経過した時刻 tOを、半周期点と称する。
[0069] ここで、時間と等化後振幅情報の振幅値との関係を考える。図 4の下側において、 横方向は、時間を示し、縦方向は、等化後振幅情報の振幅値を示す。
[0070] 等化後振幅情報に誤差が含まれていない場合、すなわち、等化後振幅情報が理 想的である場合、時間と等化後振幅情報の振幅値とをそれぞれ座標値とする座標空 間において、再生クロックのある周期の開始時刻、およびその開始時刻における等 化後振幅情報の振幅値 data(n— 1)によって特定される点と、再生クロックの次の周期 の開始時刻、および次の周期の開始時刻における等化後振幅情報の振幅値 data(n) によって特定される点とを結ぶ直線は、半周期点および 0である振幅値によって特定 される点を通る。
[0071] すなわち、等化後振幅情報に誤差が含まれていない場合、この直線と、 0である振 幅値を示す直線とは、半周期点（時刻 to)において交わることとなる。
[0072] 等化後振幅情報に誤差が含まれて!/、る場合、時間と等化後振幅情報の振幅値とを それぞれ座標軸とする座標空間において、再生クロックのある周期の開始時刻、およ びその開始時刻における等化後振幅情報の振幅値 data(n— 1)によって特定される点 と、再生クロックの次の周期の開始時刻、および次の周期の開始時刻における等化 後振幅情報の振幅値 data(n)によって特定される点とを結んだ直線は、半周期点と 0 である振幅値とから特定される点を通らない。等化後振幅情報に誤差が含まれてい る場合、この直線と、 0である振幅値を示す直線とが交わる点は、時間方向に半周期 点（時刻 to)からずれる。
[0073] 以下、時間と等化後振幅情報の振幅値とをそれぞれ座標軸とする座標空間におい て、この直線と、 0である振幅値を示す直線とが交わる点を、位相誤差点と称する。
[0074] すなわち、位相誤差検出部 51は、誤差基準点と位相誤差点との誤差 (例えば、図 4の矢印）を位相誤差として検出する。
[0075] ここで、位相誤差が検出された場合の、等化後振幅情報の振幅値 data(n— 1)の極 性と、等化後振幅情報の振幅値 data(n)の極性とは、異なっている必要がある。
[0076] なお、式（1)において、時間軸方向は、任意に選択することができる。この場合、式
(1)の分母における data(n)および data(n— 1)の順序を入れ替えるようにしてもょ 、。
[0077] また、式（1)の分母は、定数に data(n)または data(n— 1)の極性（「 +」または「一」）を 乗じた値としてもよい。例えば、 data(n— 1)の極性と、 2である定数とを乗じた sign (data( n-1)) X 2を式（1)の分母としてもよい。このとき、位相誤差は、以下に示す式（2)に より算出される。
[0078] 位相誤差 = [data(n) + data(n— 1)] / [sign (data(n— 1)) X 2] · · · (2)
[0079] ただし、 sign (a)とは「a」の符号を示す関数で、 a〉=0のとき、 sign (a) =1となり、 a〈0のと き、 sign (a) =-1となる。
[0080] さらに、位相誤差の検出は、位相誤差検出部 51に代えて、図 2の位相誤差検出部 41によって検出された位相誤差を利用するようにしてもよい。この場合、位相誤差積 算部 41は、位相誤差信号をビットスリップ補正部 53に供給し、ビットスリップ補正部 5 3は、位相誤差検出部 41から供給された位相誤差信号を基に、ビットスリップにより 発生したエラーを補正する。
[0081] なお、位相誤差検出部 51は、等化後振幅情報および再生クロックを基に、位相誤 差信号を検出するが、さらにデータ検出部 35から出力された検出データを用いること で、より正確な位相誤差を検出することが可能となる。これは、データ検出部 35から 出力された検出データは、誤りが訂正されているので、この場合、誤りが訂正された 検出データの極性の切り替わりの時刻を参照することによって、位相誤差検出部 51 は、等化後振幅情報と再生クロックとの位相誤差を検出することができるようになるか らである。
[0082] また、位相誤差検出部 51における位相誤差の検出方法は、図 4を参照して説明し た方式に限らず、他の方式であってもよい。例えば、位相誤差検出部 51は、等化後 振幅情報をクラス分けして、クラス分けされた等化後振幅情報を基に、位相誤差を検 出するようにしてもよい。
[0083] 図 5は、ビットスリップが発生した場合の、連続する同期パターンに対する、ずれ量 の検出およびずれが発生したと予測される時刻の検出を示すタイミングチャートであ る。
[0084] 同期ノターン検出信号は、同期検出部 52によって出力され、同期パターンを検出 したことを示す信号である。すなわち、例えば、同期ノターン検出信号が 0から 1に変 ィ匕した時刻は、同期パターンが検出された時刻である。
[0085] 正常同期パターンは、記録媒体の方式毎に定まる正常な同期パターンを示す。す なわち、正常同期パターンの間隔は、同期パターン検出信号の間隔と比較される、 予め定めた期間を示す。
[0086] 図 5で示される同期パターン検出信号および正常同期パターンの例において、図 中の左側では、その前の期間においてビットスリップが発生していないので、同期パ ターン検出信号の時刻および正常同期パターンの時刻は、一致する。これに対して 、図中の右側では、その前の期間においてビットスリップが発生しているため、同期 ノターン検出信号は、正常同期パターンに対して、ずれてしまう。なお、ビットスリップ が発生しない場合には、同期パターン検出信号は、後述する同期カウンタ値が 19と なる時刻に検出される。
[0087] 同期パターン予測範囲は、検出範囲設定部 84による同期パターンの検出の範囲 を示す。例えば、同期検出部 52は、同期パターン予測範囲が 1である期間に、検出 データ力も同期パターンを検出した場合、同期ノターン検出信号を 0から 1に変化さ せるが、同期パターン予測範囲が 0である期間に、検出データから同期パターンを検 出した場合、同期パターン検出信号を変化させない。
[0088] 同期カウンタ値は、同期パターン間隔カウンタ 91によりカウントされる値である。例 えば、同期パターン間隔カウンタ 91は、同期パターン検出信号が 0から 1に変化した とき (所定の遅延を含む)、すなわち、同期パターン検出信号の立ち上がりで、同期力 ゥンタ値を 0に設定する。図 5で示される例において、同期パターン検出信号が立ち 上がってから、同期カウンタ値力^に設定されるまでには、再生クロックの 1周期分の 遅延がある。同期パターン間隔カウンタ 91は、再生クロックに同期して、同期カウンタ 値をインクリメントする。
[0089] 図 5で示される同期カウンタ値の例において、同期カウンタ値が 18となったとき、図 中の右側に示されるように、同期パターン検出信号が立ち上がつたので、同期カウン タ値は、 18から 0に変化している。
[0090] 位相誤差区間積算値は、正常な同期パターン間隔を予め定めた数で分割した区 間における位相誤差値の積算値である。例えば、正常な同期パターン間隔を予め定 めた数で分割した区間を、再生クロックの 4周期とした場合、位相誤差積算部 92は、 再生クロックの 4周期に相当する区間にお 、て、位相誤差値を積算することにより位 相誤差区間積算値を算出する。
[0091] 図 5で示される例において、正常な同期パターン間隔を 5つに分割した区間におい て、位相誤差が積算される。同期パターン検出信号が 0から 1に変化してから、最初 の区間である第 1の区間において、 0である位相誤差区間積算値が算出され、第 1の 区間の次の第 2の区間において、 4である位相誤差区間積算値が算出されている。 さらに、第 2の区間の次の第 3の区間において、 2である位相誤差区間積算値が積算 され、第 3の区間の次の第 4の区間において、 56である位相誤差区間積算値が積 算され、第 4の区間の次の区間である第 5区間において、 38である位相誤差区間積 算値が積算されている。
[0092] 各区間における位相誤差区間積算値の絶対値力 ビットスリップ判定部 81によって 算出される。
[0093] 図 5で示される例において、第 1の区間において、 0である位相誤差区間積算値の 絶対値が算出され、第 2の区間において、 4である位相誤差区間積算値の絶対値が 算出される。さらに、第 3の区間において、 2である位相誤差区間積算値の絶対値が 算出され、第 4の区間において、 56である位相誤差区間積算値の絶対値が算出され 、第 5の区間において、 38である位相誤差区間積算値の絶対値が算出される。
[0094] さらに、各区間における位相誤差区間積算最大値力 ビットスリップ判定部 81によ つて算出される。
[0095] 図 5で示される例において、第 1の区間において、初期値 0と、 0である位相誤差区 間積算値の絶対値とが比較され、 0である位相誤差区間積算最大値が算出される。 第 2の区間において、 0である第 1の区間の位相誤差区間積算最大値と、 4である第 2の区間の位相誤差区間積算値の絶対値とが比較され、 4である位相誤差区間積算 最大値が算出される。さらに、第 3の区間において、 4である第 2の区間の位相誤差 区間積算最大値と、 2である第 3の区間の位相誤差区間積算値の絶対値とが比較さ れ、 4である位相誤差区間積算最大値が算出され、第 4の区間において、 4である第 3の区間の位相誤差区間積算最大値と、 56である第 4の区間の位相誤差区間積算 値の絶対値とが比較され、 56である位相誤差区間積算最大値が算出される。また、 第 5の区間において、 56である第 4の区間の位相誤差区間積算最大値と、 38である 第 5の区間の位相誤差区間積算値の絶対値が比較され、 56である位相誤差区間積 算最大値が算出される。
[0096] 位相誤差区間積算最大値の時刻は、位相誤差区間積算値の絶対値が位相誤差 区間積算最大値として採用された区間における先頭の同期カウンタ値である。例え ば、正常な同期パターン間隔を予め定めた数で分割した区間を、再生クロックの 4周 期とした場合、位相誤差最大時刻記憶部 93は、再生クロックの 4周期に相当する区 間において、位相誤差区間積算最大値となる区間の先頭の同期カウンタ値を記憶す る。
[0097] なお、位相誤差区間積算最大値の時刻は、位相誤差区間積算値の絶対値が位相 誤差区間積算最大値として採用された区間における先頭の同期カウンタ値に限らず 、位相誤差区間積算最大値として採用された区間の最後の同期カウンタ値、位相誤 差区間積算最大値として採用された区間の中央の同期カウンタ値、または位相誤差 区間積算最大値として採用された区間の任意の同期カウンタ値を位相誤差区間積 算最大値の時刻としてもょ 、。
[0098] 図 5で示される例において、第 1の区間において、位相誤差区間積算最大値となる 第 1の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻記憶部 93には 、 0である位相誤差区間積算最大値の時刻が記憶される。第 2の区間において、位 相誤差区間積算値の絶対値が位相誤差区間積算最大値として採用されたので、第 2の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻記憶部 93には 4で ある位相誤差区間積算最大値の時刻が記憶される。
[0099] さらに、第 3の区間において、位相誤差区間積算値の絶対値が位相誤差区間積算 最大値として採用されて ヽな 、ので、位相誤差最大時刻記憶部 93に記憶される位 相誤差区間積算最大値の時刻は変化しない。第 4の区間において、位相誤差区間 積算値の絶対値が位相誤差区間積算最大値として採用されたので、位相誤差区間 積算最大値となる第 4の区間の先頭の同期カウンタ値が取得され、位相誤差最大時 刻記憶部 93に 12である位相誤差区間積算最大値の時刻が記憶される。そして、第 5の区間において、位相誤差区間積算値の絶対値が位相誤差区間積算最大値とし て採用されて 、な 、ので、位相誤差最大時刻記憶部 93に記憶される位相誤差区間 積算最大値の時刻は変化しな 、。
[0100] 同期間隔は、連続した 2つの同期パターン検出信号の間における、再生クロック数 である。すなわち、同期間隔は、同期パターン検出信号が立ち上がったときの同期力 ゥンタ値に対応する。図 5で示される例において、同期カウンタ値は、 0から始まって いるので、同期間隔は、同期パターン検出信号が立ち上がったときの同期カウンタ値 に 1が加算された値となる。
[0101] 以下、時刻 nの同期パターンと時刻 mの同期パターンとの間隔を、同期パターン間 隔 (n, m)と称する。
[0102] 同期間隔は、図 5で示される例において、同期パターン間隔 (k 1, k)において、 1 9である同期間隔が算出されている。なお、同期パターン間隔 (k 2, k— 1)において 、 20である同期間隔が算出され、同期パターン間隔 (k, k+ 1)において、 20である 同期間隔が算出される。
[0103] ビットスリップ補正量は、再生クロックを基準とした、同期パターン検出信号により定 まる期間と、正常同期パターンにより定まる期間との差である。換言すれば、正常な 同期パターンにおいて得られる同期カウンタ値の値と、同期パターン検出信号の立 ち上がりによってリセットされる直前の同期カウンタ値との差である。
[0104] すなわち、ビットスリップ補正量は、ビットスリップによって発生した、再生クロックの 周期を基準とした、再生クロックと等化後振幅情報とのずれを示す。
[0105] ビットスリップ補正量は、図 5で示される例において、同期パターン間隔 (k 1, k)に おいて、すなわち、時刻 k 1において、 0であるビットスリップ補正量が算出され、同 期パターン間隔 (k, k+ 1)において、 19である同期間隔から、正常な同期間隔であ る 20を引き算することにより、時刻 kにおいて、—1であるビットスリップ補正量が算出さ れる。
[0106] ビットスリップ補正位置は、同期パターン検出信号が立ち上がったときに、位相誤差 最大時刻記憶部 93に記憶されて 、る、位相誤差区間積算最大値の時刻である。
[0107] すなわち、ビットスリップ補正位置は、再生クロックに対する、検出データ (等化後振 幅情報)のずれが発生したと推定される区間の時刻を表す。
[0108] ビットスリップ補正位置は、図 5で示される例において、時刻 k 1において、 1である ビットスリップ補正位置が算出され、時刻 kにお 、て、 12であるビットスリップ補正位置 が算出される。
[0109] 図 5で示される例において、同期パターン間隔（k, k+ 1)において、ー1であるビット スリップ補正量、および 12であるビットスリップ補正位置はビットスリップ補正情報とし て、 FIFO制御部 82に供給される。また、ビットスリップ判定部 81は、ビットスリップ補 正量、すなわちずれ量は 0以外であるので、ビットスリップが発生していると判定する [0110] なお、同期パターン間隔（k 1, k)において、ビットスリップ補正量は 0となり、ビット スリップ補正位置は 1となる。しかしこの場合には、ビットスリップ補正位置の値はある 値となる力 ビットスリップ補正量が 0であるので、ビットスリップの補正はなされな!/、。
[0111] 図 6は、ビットスリップが発生した場合の、ビットスリップ発生位置（再生クロック〖こ対 する、検出データ (等化後振幅情報)のずれが発生したと推定される区間の時刻)の 算出方法を示す図である。
[0112] 図 6においては、同期パターン検出信号により定まる、区間 N— 1、区間 N、および 区間 N+ 1における、位相誤差区間積算値、検出データ、位相誤差区間積算値の絶 対値、補正後の検出データ、補正される検出データの範囲について、それぞれの関 係を示している。また、図 6で示される例において、時刻 Aにおいて、ビットスリップが 発生している。
[0113] 波形 211は、位相誤差積算部 92において算出される、位相誤差の積算値を示す。
波形 211に重ねて表されている四角は、それぞれ、区間ごとの位相誤差の積算値を 示す。
[0114] 検出データは、データ検出部 35において検出される。図 6で示される例において、 ビットスリップが発生しない場合の正常な 2つの同期パターンの間には、 Lチャンネル ビットの検出データが配置される。ビットスリップが発生した場合、 2つの同期パターン の間には、 Lを超えた検出データか、または L未満の検出データが配置される。
[0115] 図 6で示される例において、区間 Nでビットスリップが発生しているので、区間 Nの 検出データは、（L+ 1)チャンネルビットとなっている。
[0116] 位相誤差区間積算値の絶対値は、位相誤差区間積算値の絶対値なので、負の値 である位相誤差区間積算値は、その符号が反転されて、正の値となる。さらに、位相 誤差区間積算値の絶対値を比較すると、 Bで示される区間における位相誤差区間積 算値の絶対値が、位相誤差区間積算最大値となるので、 Bで示される区間（の時刻） がビットスリップ補正位置となる。
[0117] 検出データは、ビットスリップが発生しない場合の正常な 2つの同期パターンの間に 配置される数の検出データに補正される。図 6で示される例において、補正後の検出 データは、 Lチャンネルビットとなるように補正される。 [0118] この補正により、 Bで示される区間の時刻から区間 Nの最後までの検出データが補 正される。位相誤差が大きい 212においては、再生信号そのものが変化してしまって いるので、時間方向に補正をしたとしても、正常な検出データを得ることはできない。 位相誤差が小さい区間 213においては、再生信号自体が回復しているので、時間方 向の補正により、正常な検出データを得ることができるようになる。
[0119] このように、本発明の再生装置は、バーストエラーが発生し、バーストエラーによりビ ットスリップが生じた場合、ビットスリップ後に検出される同期パターンの前のエラーを 訂正することができる。
[0120] 次に、同期パターン検出信号の挿入について説明する。バーストエラーが生じると 、同期ノターンそのものの検出が困難になる場合がある。所定の期間において連続 して同期パターンを検出できた場合、再生装置は、同期パターン補間モードに移行 し、所定の時刻に同期パターン検出信号を挿入する。
[0121] 図 7は、同期パターン補間モードにおいて、同期パターンが検出されな力つた場合 の、同期パターン検出信号の挿入を説明するタイミングチャートである。
[0122] 図 7における同期パターン検出信号乃至再生クロック、及び同期カウンタ値乃至ビ ットスリップ補正位置は、図 5に示す場合と同様であり、その説明は適宜省略する。
[0123] 図 7で示される例において、時刻 kの同期パターン力 検出できず、時刻 kにおいて 、同期パターン検出信号は、立ち上がらない。図 7の X印は、同期パターン検出信号 力 立ち上がらないことを示す。
[0124] 同期パターン補間モードにおいて、同期パターン予測範囲力^である期間に、検出 データ力も同期パターンが検出されな力つた場合、同期ノターン検出信号挿入部 85 は、検出範囲設定部 84による同期パターン予測範囲の中心、すなわち、正常同期 パターンと一致する時刻に、同期パターン検出信号を挿入する。
[0125] なお、同期検出部 52乃至ビットスリップ補正部 53は、信号の処理に、所定の遅延 時間を要するので、その遅延時間を利用して、信号の時間関係が保たれた状態で、 同期パターン検出信号挿入部 85は、同期パターン検出信号を挿入する。
[0126] 図 7で示される補間後の同期パターン検出信号は、時刻 kに同期パターン検出信 号が挿入された同期パターン検出信号を示す。 [0127] ここで、同期パターンの挿入の手順を説明する。同期検出部 52は、最初に検出デ ータから同期パターン自体を探す (以下、同期パターン補間解除モードと称する)。 同期パターンが 1つでも見つ力つた場合、各記録媒体の各フォーマットにしたがって 、規定のクロック数の「前後」、すなわち所定の範囲に次の同期パターンがあつたとき 、同期パターンと、同期パターンの位置（時刻）関係の両方の発生確率の掛け合わせ から、同期パターンが本物である力否かを判定し、その同期パターンが本物であると 判定された場合、その同期パターンの位置 (時刻）を基準に次の同期パターンを探 す。「前後」は、一般的に検出ウィンドウと称し、途中でビットスリップが発生した場合 など、同期パターンの間隔が規定クロック (正常な間隔)と若干ずれる事を許容するた めに利用される。
[0128] そして、同期パターンが連続 N回（実際の回路または製品の仕様で決められる設定 値である）見つ力つた場合、検出ウィンドウをある程度狭めて、かつ、その検出ウィンド ゥ内に同期パターンが見つ力もない場合にも、同期検出部 52は、ウィンドウの中心に 同期パターン (現実には、同期パターン検出信号)を挿入して同期パターンの検出を 続ける（同期パターン補間モード）に移行する。ただし、同期ノターンが M回連続 (実 際の回路または製品の仕様で決められる設定値である）して見つ力もな力つた場合 には、同期検出部 52は、同期パターン補間解除モードに戻る。
[0129] 図 7で示される例において、同期パターン補間モードであるので、時刻 kにおいて 同期パターン検出信号が挿入される。
[0130] 位相誤差区間積算値は、図 7で示される例において、補間後の同期パターン間隔（ k 1, k)を 5つに分割した区間において、位相誤差が積算され、補間後の同期バタ ーン間隔 (k, k+ 1)を 6つに分割した区間において、位相誤差が積算される。
[0131] 補正後の同期パターン間隔 (k 1, k)において、補間後の同期パターン検出信号 が 0から 1に変化してから、最初の区間である第 1の区間において、 0である位相誤差 区間積算値が算出され、第 1の区間の次の第 2の区間において、 1である位相誤差 区間積算値が算出される。さらに、第 2の区間の次の第 3の区間において、 1である 位相誤差区間積算値が積算され、第 3の区間の次の第 4の区間において、 8である 位相誤差区間積算値が積算され、第 4の区間の次の区間である第 5区間において、 5である位相誤差区間積算値が積算される。
[0132] さらに、補間後の同期パターン間隔 (k, k+ 1)において、補間後の同期パターン検 出信号が 0から 1に変化してから、最初の区間である第 1の区間において、—3である 位相誤差区間積算値が算出され、第 1の区間の次の第 2の区間において、 2である 位相誤差区間積算値が算出される。さらに、第 2の区間の次の第 3の区間において、 1である位相誤差区間積算値が積算され、第 3の区間の次の第 4の区間において、 1である位相誤差区間積算値が積算され、第 4の区間の次の区間である第 5区間に おいて、 1である位相誤差区間積算値が積算される。また、ビットスリップが発生したこ とにより、第 5区間の次の第 6区間においては、 0である位相誤差積算値が積算され る。
[0133] 位相誤差区間積算値の絶対値として、図 7で示される例の同期パターン間隔 (k 1 , k)において、第 1の区間において、 0である位相誤差区間積算値の絶対値が算出 され、第 2の区間において、 1である位相誤差区間積算値の絶対値が算出される。さ らに、第 3の区間において、 1である位相誤差区間積算値の絶対値が算出され、第 4 の区間において、 8である位相誤差区間積算値の絶対値が算出され、第 5の区間に お!、て、 5である位相誤差区間積算値の絶対値が算出されて 、る。
[0134] さらに、同期パターン間隔（k, k+ 1)において、第 1の区間において、 3である位相 誤差区間積算値の絶対値が算出され、第 2の区間において、 2である位相誤差区間 積算値の絶対値が算出され、第 3の区間において、 1である位相誤差区間積算値の 絶対値が算出され、第 4の区間において、 1である位相誤差区間積算値の絶対値が 算出され、第 5の区間において、 1である位相誤差区間積算値の絶対値が算出され 、第 6の区間において、 0である位相誤差区間積算値の絶対値が算出される。
[0135] 位相誤差区間積算最大値として、図 7で示される例の同期パターン間隔 (k 1, k) において、第 1の区間において、初期値 0と、 0である位相誤差区間積算値の絶対値 が比較され、 0である位相誤差区間積算最大値が算出される。第 2の区間において、 0である第 1の区間の位相誤差区間積算最大値と、 1である第 2の区間の位相誤差区 間積算値の絶対値とが比較され、 1である位相誤差区間積算最大値が算出される。 さらに、第 3の区間において、 1である第 2の区間の位相誤差区間積算最大値と、 1で ある第 3の区間の位相誤差区間積算値の絶対値とが比較され、 1である位相誤差区 間積算最大値が算出され、第 4の区間において、 1である第 3の区間の位相誤差区 間積算最大値と、 8である第 4の区間の位相誤差区間積算値の絶対値とが比較され 、 8である位相誤差区間積算最大値が算出される。また、第 5の区間において、 8であ る第 4の区間の位相誤差区間積算最大値と、 5である第 5の区間の位相誤差区間積 算値の絶対値とが比較され、 8である位相誤差区間積算最大値が算出される。
[0136] さらに、同期パターン間隔（k, k+ 1)において、第 1の区間において、初期値 0と、 3 である位相誤差区間積算値の絶対値とが比較され、 3である位相誤差区間積算最大 値が算出される。第 2の区間において、 3である第 1の区間の位相誤差区間積算最大 値と、 2である第 2の区間の位相誤差区間積算値の絶対値とが比較され、 3である位 相誤差区間積算最大値が算出される。さらに、第 3の区間において、 3である第 2の 区間の位相誤差区間積算最大値と、 1である第 3の区間の位相誤差区間積算値の 絶対値とが比較され、 3である位相誤差区間積算最大値が算出され、第 4の区間に おいて、 3である第 3の区間の位相誤差区間積算最大値と、 1である第 4の区間の位 相誤差区間積算値の絶対値とが比較され、 3である位相誤差区間積算最大値が算 出される。
[0137] また、第 5の区間において、 3である第 4の区間の位相誤差区間積算最大値と、 1で ある第 5の区間の位相誤差区間積算値の絶対値とが比較され、 3である位相誤差区 間積算最大値が算出され、第 6の区間において、 3である第 5の区間の位相誤差区 間積算最大値と、 0である第 6の区間の位相誤差区間積算値の絶対値とが比較され 、 3である位相誤差区間積算最大値が算出される。
[0138] 図 7で示される例の同期パターン間隔 (k 1, k)において、位相誤差区間積算最大 値の時刻として、図 7で示される例において、第 1の区間において、位相誤差区間積 算最大値となる第 1の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻 記憶部 93には、 0である位相誤差区間積算最大値の時刻が記憶される。第 2の区間 にお 、て、位相誤差区間積算値誤差の絶対値が位相誤差区間積算最大値として採 用されたので、第 2の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻 記憶部には、 4である位相誤差区間積算最大値の時刻が記憶される。 [0139] さらに、第 3の区間において、位相誤差区間積算値誤差の絶対値が位相誤差区間 積算最大値として採用されたので、位相誤差区間積算最大値となる第 3の区間の先 頭の同期カウンタ値が取得され、位相誤差最大時刻記憶部に 8である位相誤差区間 積算最大値の時刻が記憶される。第 4の区間において、位相誤差区間積算値誤差 の絶対値が位相誤差区間積算最大値として採用されたので、位相誤差区間積算最 大値となる第 4の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻記憶 部に 12である位相誤差区間積算最大値の時刻が記憶される。そして、第 5の区間に お!ヽて、位相誤差区間積算値誤差の絶対値が位相誤差区間積算最大値として採用 されて ヽな 、ので、位相誤差最大時刻記憶部 93に記憶される位相誤差区間積算最 大値の時刻は変化しない。
[0140] さらに、図 7で示される例の同期パターン間隔 (k, k+ 1)において、位相誤差区間 積算最大値の時刻として、第 1の区間において、位相誤差区間積算最大値となる第 1の区間の先頭の同期カウンタ値が取得され、位相誤差最大時刻記憶部 93には、 0 である位相誤差区間積算最大値の時刻が記憶される。第 2の区間において、位相誤 差区間積算値誤差の絶対値が位相誤差区間積算最大値として採用されていないの で、位相誤差最大時刻記憶部 93に記憶される位相誤差区間積算最大値の時刻は 変化しない。第 3の区間において、位相誤差区間積算値誤差の絶対値が位相誤差 区間積算最大値として採用されて 、な 、ので、位相誤差最大時刻記憶部 93に記憶 される位相誤差区間積算最大値の時刻は変化しない。
[0141] 第 4の区間において、位相誤差区間積算値誤差の絶対値が位相誤差区間積算最 大値として採用されて 、な 、ので、位相誤差最大時刻記憶部 93に記憶される位相 誤差区間積算最大値の時刻は変化しない。第 5の区間において、位相誤差区間積 算値誤差の絶対値が位相誤差区間積算最大値として採用されていないので、位相 誤差最大時刻記憶部 93に記憶される位相誤差区間積算最大値の時刻は変化しな い。そして、第 6の区間において、位相誤差区間積算値誤差の絶対値が位相誤差区 間積算最大値として採用されて 、な 、ので、位相誤差最大時刻記憶部 93に記憶さ れる位相誤差区間積算最大値の時刻は変化しない。
[0142] なお、連続する区間において、位相誤差区間積算最大値が同値となった場合、前 後どちらの位相誤差区間積算最大値の時刻を優先させるかは、設定により定まる。 図 7で示される例において、第 2の区間、および第 3の区間における位相誤差区間積 算最大値は 1であり、第 3の区間における位相誤差区間積算最大値の時刻は 8であ る。ここでは、位相誤差区間積算最大値が同値であれば、後の位相誤差区間積算最 大値を優先するとしているので、第 2の区間よりも第 3の区間が優先される。
[0143] 同期間隔は、図 7で示される例において、補正後の同期パターン間隔 (k 1, k)に おいて、 20である同期間隔が算出され、補正後の同期パターン間隔 (k, k+ 1)にお いて、 20である同期間隔が算出され、補正後の同期パターン間隔 (k+ 1, k+ 2)に おいて、 21である同期間隔が算出される。
[0144] ビットスリップ補正量は、図 7で示される例において、補正後の同期パターン間隔 (k -1, k)において、すなわち、時刻 k 1において、 0であるビットスリップ補正量が算出 され、補正後の同期パターン間隔（k, k+ 1)において、すなわち、時刻 kにおいて、 0 であるビットスリップ補正量が算出される。また、補正後の同期パターン間隔 (k+ 1, k + 2)において、すなわち、時刻 k+ 1において、 1であるビットスリップ補正量が算出さ れる。
[0145] ここで、例えば、時刻 kにおいて、同期パターン検出信号挿入部 85が、所定の時刻 に同期パターン検出信号を挿入するので、時刻 kにおけるビットスリップ補正量として 、 0力 S算出される。
[0146] ビットスリップ補正位置は、図 7で示される例にお!、て、時刻 k 1にお!/、て、 0である ビットスリップ補正位置が算出され、時刻 kにお 、て、 12であるビットスリップ補正位置 が算出され、時刻 k+ 1において、 0であるビットスリップ補正位置が算出される。
[0147] 同期ノターン検出信号挿入部 85が所定の時刻に同期パターン検出信号を挿入し た場合、挿入した同期パターン検出信号よりも時間的に後の、最初に同期パターン 検出信号が検出された時刻にビットスリップ補正が行われる。図 7で示される例にお いて、時刻 kに同期パターン検出信号が挿入されている、時刻 k+ 1において、ビット スリップ補正が行われ、 1であるビットスリップ補正量、および 12であるビットスリップ補 正位置は、ビットスリップ補正情報として、 FIFO制御部 82に供給される。この場合、ビ ットスリップ判定部 81は、ビットスリップ補正量、すなわちずれ量は 0以外であるので、 ビットスリップが発生して 、ると判定する。
[0148] なお、時刻 kにおいて、ビットスリップ補正量は 0となり、ビットスリップ補正位置は 12 となる。しかし、この場合には、ビットスリップ補正位置の値はある値となる力 ビットス リップ補正量が 0であるので、ビットスリップの補正はなされな!/、。
[0149] 図 8は、ビットスリップが発生した場合に、同期パターンが検出されな力つた場合に おける、ビットスリップ発生位置の算出方法を示す図である。
[0150] 図 8においては、同期パターン検出信号により定まる、区間 N— 1、区間 N、および 区間 N+ 1における、位相誤差区間積算値、検出データ、位相誤差区間積算値の絶 対値、補正後の検出データ、および補正される検出データの範囲について、それぞ れの関係を示している。
[0151] 図 8における位相誤差区間積算値乃至補正される検出データの範囲は、図 6に示 す場合と同様であり、その説明は適宜省略する。
[0152] 図 6で示される場合と同様に、波形 211に重ねて表されている四角は、位相誤差区 間積算値を示す。すなわち、図 8で示される例において、区間 N、および区間 N+ 1 が切り変わる時刻に、同期パターン検出信号が挿入されており、波形 211に重ねて 表されている四角は、同期パターン検出信号挿入後の区間 N+ 1における、それぞ れ、区間ごとの位相誤差の積算値を示す。
[0153] 検出データは、図 8で示される例において、ビットスリップが発生していない区間 N— 1において、 Lチャンネルビットの検出データが配置されている。また、区間 Nおよび 区間 N+ 1において、ビットスリップが発生し、同期パターンが検出されな力つたため 、区間 Nおよび区間 N+ 1を通した 2つの区間において、（L + L+ 1)チャンネノレビッ トの検出データが配置されて!、る。
[0154] 位相誤差区間積算値の絶対値は、図 8で示される例において、同期パターン検出 信号挿入後の区間 N+ 1において、 Cにおける位相誤差区間積算値の絶対値が最 大となるので、 Cで示される区間（の時刻）がビットスリップ補正位置となる。
[0155] 補間後の検出データは、図 8で示される例において、ビットスリップが発生していな いものとされた区間 Nにおいて、 Lチャンネルビットの検出データが配置される。換言 すれば、同期パターン検出信号が挿入されるので、区間 Nにおいて、 Lチャンネルビ ットの検出データが配置され、区間 N+ 1には、残りの（L+ 1)チャンネルビットの検 出データが配置される。
[0156] さらに、区間 N+ 1における、（L+ 1)チャンネルビットの検出データは、補正により
、 Lチャンネルビットとされる。
[0157] すなわち、ビットスリップ補正は、区間 N+ 1の検出データ Lチャンネルビットとするよ うに実行される。
[0158] 補正される検出データの範囲は、区間 221においては、再生信号そのものが変化 してしまっているので、時間方向に補正をしたとしても、正常な検出データを得ること はできない。区間 222においては、再生信号自体が回復しているので、時間方向の 補正により、正常な検出データを検出することができる。
[0159] このように、本発明の発明装置は、同期パターンが検出されな力つた場合、所定の 時刻に同期パターン検出信号を挿入することで、同期パターンを補うことで、ビットス リップ後に検出される同期パターンの前のエラーを訂正することができる。
[0160] 図 9乃至図 13のフローチャートを参照して、位相誤差を使用することにより、補正プ ログラムを実行する再生装置の処理にっ 、て説明する。
[0161] 図 9は、再生装置による、再生の処理を説明するフローチャートである。
[0162] ステップ S1において、等ィ匕器 31は、光ディスク、ハードディスク、またはデジタルビ デォカセットなどの、装着された記録媒体から図示せぬピックアップが再生した再生 信号を整形し、再生された再生信号を A/D変換部 32に供給する。
[0163] ステップ S2において、 A/D変換部 32は、クロック生成部 33から供給される再生クロ ックを基に、等化器 31から供給されたアナログ信号である再生信号をデジタル信号 に変換する。 A/D変換部 32は、変換により生成されたデジタル信号を、クロック生成 部 33および等化器 34に供給する。
[0164] ステップ S3において、クロック生成部 33は、位相誤差検出部 41および VC042から なり、 PLL方式によりデジタル信号力も再生クロックを生成する。
[0165] ステップ S4にお!/、て、等化器 34は、再生クロックを基に、デジタル信号のエッジ位 置を時間方向に調整することにより、デジタル信号を整形し、整形したデジタル信号 をデータ検出部 35およびエラー補正部 36に供給する。 [0166] ステップ S5において、データ検出部 35は、ビタビ復号によりデジタル信号の誤りを 訂正し、誤りを訂正したデジタル信号を検出データとして生成する。なお、ステップ S 5において、ビタビ復号に限らず、他の最尤復号方式によって誤りを訂正するようにし てもよい。
[0167] ステップ S6において、ビットスリップ補正の処理を実行して、ステップ S1に戻り、上 述した処理を繰り返す。
[0168] ステップ S6における、ビットスリップ補正の処理の詳細について、図 10のフローチヤ ートを参照して説明する。
[0169] ステップ S21において、同期検出部 52は、同期パターンの検出処理を実行する。
[0170] 同期パターン補間モードにおける、ステップ S21の処理に対応する、同期パターン 検出の処理の詳細について、図 11のフローチャートを参照して説明する。
[0171] ステップ S31において、同期検出部 52は、同期パターンを検出する。例えば、同期 検出部 52は、記憶媒体の方式により定まる、検出データに含まれている特定のビット 配列の同期パターンを検出する。
[0172] ステップ S32において、検出範囲設定部 84は、再生クロックのカウント値に基づい て、同期パターンが検出される検出範囲を設定し、検出範囲内において同期パター ンが検出されたかを否かを判定する。ステップ S32において、検出範囲内に同期パ ターンが検出されていないと判定された場合、ステップ S33に進み、同期パターン検 出信号挿入部 85は、同期パターンを補間して、処理は終了する。例えば、ステップ S 33において、同期パターン検出信号部 85は、予め定められた期間（正常同期バタ ーンと一致する時刻）に同期パターンを挿入する。
[0173] ステップ S32において、検出範囲内に同期パターンが検出されたと判定された場 合、同期パターンを補間する必要は無いので、ステップ S33の処理はスキップされ、 処理は終了する。
[0174] 図 10に戻り、ステップ S22において、位相誤差検出部 51は、等化器 34から供給さ れた等化後振幅情報と再生クロックとの位相誤差を検出して、位相誤差を示す位相 誤差信号をビットスリップ補正部 53に供給する。
[0175] ステップ S23において、ビットスリップ補正部 53は、再生クロックを基に、同期検出 部 52より検出された同期信号と、予め定めた期間との差をずれ量として検出する。
[0176] ステップ S24において、ビットスリップ補正部 53は、補正情報算出の処理を実行す る。
[0177] ステップ S24における、補正情報算出の処理の詳細について、図 12のフローチヤ ートを参照して説明する。
[0178] ステップ S41において、位相誤差積算部 92は、所定の区間において検出された位 相誤差を積算することにより、位相誤差区間積算値を算出する。
[0179] ステップ S42において、ビットスリップ判定部 81は、位相誤差区間積算値の絶対値 の最大値を検出する。
[0180] ステップ S43にお 、て、位相誤差最大時刻記憶部 93は、最大の位相誤差区間積 算値の絶対値が検出された時刻であるビットスリップ補正位置を検出して、処理は終 了する。
[0181] 再度、図 10に戻り、ステップ S25において、ビットスリップ補正部 53は、 FIFO制御 の処理を実行して、ビットスリップの補正処理は終了する。
[0182] ステップ S25における、 FIFO制御の処理の詳細について、図 13のフローチャートを 参照して説明する。
[0183] ステップ S51において、 FIFO制御部 82は、ビットスリップ判定部 81より、ずれ量を 示すビットスリップ補正量、およびずれ発生時刻を示すビットスリップ補正位置を取得 する。
[0184] ステップ S52において、 FIFO制御部 82は、 0以外のずれ量が検出された場合、ず れ量に対応して時間方向に移動させるように制御する制御信号を、 FIFOバッファ 83 に供給して、 FIFOバッファ 83の書き込みおよび読み出しを制御する。 FIFOバッファ 8 3は、 FIFO制御部 82から供給された制御情報を基に、検出データをずれ量に対応し て時間方向に移動させることで、ビットスリップに対応する検出データの補正を行い、 補正された検出データを出力して、処理は終了する。
[0185] 図 14乃至図 17を参照して、ステップ S52における、 FIFOバッファ 83をによる検出 データの補正を説明する。
[0186] 図 14は、ビットスリップ補正量力^未満である場合の、検出データの個数を増やす ように制御される FIFOバッファ 83における、検出データの補正を説明する図である。
[0187] FIFOバッファ 83は、ビットスリップ補正情報を基に、 FIFO制御部 82より供給される RE(Read Enable)信号、および WE (Write Enable)信号により制御される。 FIFOバッフ ァ 83は、 RE信号がオン (例えば、 1である）の場合、再生クロック〖こ同期して、記憶し ている検出データを順に出力し、 RE信号がオフ（例えば、 0である）の場合、再生クロ ックに同期して、同じ検出データを繰り返して出力する。
[0188] また、 FIFOバッファ 83は、 WE信号がオン (例えば、 1である）の場合、再生クロック に同期して、データ検出部 35から供給された検出データを順に記憶し、 WE信号が オフ（例えば、 0である）の場合、再生クロックに同期して、 1つ前に記憶した検出デー タに上書きするように、検出データを記憶する。
[0189] 図 14乃至図 17において、 A乃至 Eの文字が付された四角は、それぞれ検出データ に含まれている、 1つのチャンネルビットを示す。
[0190] 図 14の左側で示されるように、データ検出部 35から、 Aであるチャンネルビット、 B であるチャンネルビット、 Cであるチャンネルビット、 Dであるチャンネルビット、および Eであるチャンネルビットが、順に、 FIFOバッファ 83に供給された場合を例に説明す る。
[0191] FIFOバッファ 83は、 WE信号がオンである期間に供給された、 A乃至 Eであるチャン ネルビットを順に記憶する。
[0192] FIFOバッファ 83は、 RE信号がオンである期間、再生クロックに同期して、順に記憶 されている A乃至 Eであるチャンネルビットを、その順に従って出力する。
[0193] FIFOバッファ 83は、図 14で示される例において、供給される A乃至 Eの検出デー タに対して、 WE信号を常にオンにし、 RE信号を Cを読み出す時刻において、オフに することで、 FIFOバッファ 83は、 Aであるチャンネルビット、 Bであるチャンネルビット、
Cであるチャンネルビット、 Cであるチャンネルビット、 Dであるチャンネルビット、およ ひ Έであるチャンネルビットを出力する。
[0194] 図 15は、検出データを増やすように制御する FIFOバッファ 83における、データ制 御を示すタイミングチャートである。
[0195] 図 15で示される例において、供給される検出データは、図 14左側のデータ列に対 応する。図 15で示される例において、 Aであるチャンネルビット、 Bであるチャンネル ビット、 Cであるチャンネルビット、 Dであるチャンネルビット、および Eであるチャンネ ルビットからなる検出データが順に FIFOバッファ 83に供給される。
[0196] WE信号は、 FIFO制御部 82から、 FIFOバッファ 83へ供給される書き込み制御情報 である。 FIFOバッファ 83は、 WE信号がオンである場合、再生クロックに同期して、書 き込みポインタ (WritePointer)を進め、供給された検出データに含まれるチャンネル ビットを記憶して、 WE信号がオフである場合、書き込みポインタを進めることなぐ供 給された検出データに含まれるチャンネルビットを記憶する。
[0197] 図 15で示される例において、 WE信号は常にオンであるので、 FIFOバッファ 83は、 供給される検出データを検出順に記憶する。
[0198] 図中の格納されている検出データは、 FIFOバッファ 83に記憶されている検出デー タである。供給された検出データ、すなわち、 Aであるチャンネルビット、 Bであるチヤ ンネルビット、 Cであるチャンネルビット、 Dであるチャンネルビット、および Eであるチ ヤンネルビットが、順に記憶されて 、る。
[0199] なお、図中の格納されている検出データは、供給される検出データと比較して、再 生クロックの 1クロック分遅れている力 これは、検出データの格納処理が、 1クロック 遅延して実行されることを示す。
[0200] RE信号は、 FIFO制御部 82から、 FIFOバッファ 83へ供給される読み込み制御情報 である。 FIFOバッファ 83は、 RE信号がオンである場合、再生クロックに同期して読み 出しポインタ（ReadPointer)を進めて、読み出しポインタによって示されるチャンネル ビットを出力し、 RE信号がオフである場合、読み出しポインタを進めることなぐ読み 出しポインタによって示されるチャンネルビットを出力する。
[0201] 図 15で示される例において、 RE信号は、 Aまたは Bであるチャンネルビットを読み 出す場合に、オンとされ、 Cであるチャンネルビットを読み出す場合にオフとされ、さら に、 Dまたは Eであるチャンネルビットを読み出す場合に、オンとされている。
[0202] したがって、 FIFOバッファ 83は、 Cであるチャンネルビットを読み出したあとに、読み 出しポインタを進めないので、 Cであるチャンネルビットを 2度読みすることにより、格 納されて 、る検出データに比較して、出力する検出データの数を 1つ増加させる。 [0203] 図 15で示される例において、 Aであるチャンネルビット、 Bであるチャンネルビット、 Cであるチャンネルビット、 Cであるチャンネルビット、 Dであるチャンネルビット、およ ひ Έであるチャンネルビットからなる検出データ力 順に出力されている。
[0204] なお、出力される検出データは、格納されている検出データと比較して、再生クロッ クの 1クロック分時間方向にずれている力 これは、検出データの出力が、 1クロック分 遅延して実行されることを示す。
[0205] 図 16は、ビットスリップ補正量力 SOを超える場合の、検出データの個数を減らすよう に制御される FIFOバッファ 83における、検出データの補正を説明する図である。
[0206] 図 16における FIFOバッファ 83における、検出データの補正処理は、図 14に示す 場合と同様であり、その説明は適宜省略する。
[0207] 図 16の左側で示されるように、 Aであるチャンネルビット、 Bであるチャンネルビット、 Cであるチャンネルビット、 Dであるチャンネルビット、および Eであるチャンネルビット 1S 順に、 FIFOバッファ 83に供給される。
[0208] 図 16で示される例において、 WE信号は Cであるチャンネルビットを記憶する時刻に オフとされているので、 FIFOバッファ 83は、 RE信号がオフの場合、 1つ前に記憶した 検出データに上書きするので、 Cであるチャンネルビットに、 Dであるチャンネルビット を上書きすることで、 Aであるチャンネルビット、 Bであるチャンネルビット、 Dであるチ ヤンネルビット、および Eであるチャンネルビットを順に記憶する。
[0209] FIFOバッファ 83は、 Aであるチャンネルビット、 Bであるチャンネルビット、 Dであるチ ヤンネルビット、および Eであるチャンネルビットを、その順に従って出力する。
[0210] 図 17は、検出データを減らすように制御する FIFOバッファ 83における、データ制 御を示すタイミングチャートである。
[0211] 図 17における再生クロック乃至出力される検出データは、図 15に示す場合と同様 であり、その説明は適宜省略する。
[0212] 図 17に示される例において、 WE信号は、 Aまたは Bであるチャンネルビットが供給 される場合に、オンとされ、 Cであるチャンネルビットが供給される場合に、オフとされ 、さらに、 Dまたは Eであるチャンネルビットが供給される場合に、オンとされている。
[0213] したがって、この場合、 FIFOバッファ 83は、 Cであるチャンネルビットを書き込んだ 後に、書き込みポインタを停止させることで、 Cであるチャンネルビットに、 Dであるチ ヤンネルビットを上書きすることにより、記憶する検出データのデータ数を 1つ減少さ せる。
[0214] すなわち、 FIFOバッファ 83は、 Aであるチャンネルビット、 Bであるチャンネルビット 、 Dであるチャンネルビット、および Eであるチャンネルビットを、順に記憶する。
[0215] RE信号は、図 17で示される例において、常にオンであるので、 FIFOバッファ 83は 、記憶している検出データを順に出力する。
[0216] FIFOバッファ 83は、 Aであるチャンネルビット、 Bであるチャンネルビット、 Dであるチ ヤンネルビット、および Eであるチャンネルビットを、順に出力する。
[0217] なお、 FIFOバッファ 83は、 FIFOバッファに限らず、一般的なメモリを使用するように してもよい。例えば、アドレス指定が一般的なメモリにおいて、検出データを増やした い場合において、メモリの書き込みアドレスを、再生クロック〖こ対応して、常に 1増加さ せるようにし、メモリからの読み出しアドレスを、操作をしたい場所に停止させるか、ま たは必要量戻させるようにしてもよい。また、検出データを減らしたい場合において、 メモリの書き込みアドレスを、操作をしたい場所に停止させるか、または必要量戻させ るようにし、メモリからの読み出しアドレスは、再生クロックに対応して、常に 1増加され るような回路構成にするようにしてもよ!、。
[0218] 一般的なメモリを使用した場合における、回路構成は、 FIFOバッファを使用した場 合の回路構成と同様である。
[0219] 次に、図 18乃至図 27を参照して、上述した位相誤差値の代わりに、極性 (符号)の 異なる連続する 2つの等化後振幅情報の振幅方向の誤差 (以下、ゼロクロスオフセッ トと称する）を用いてビットスリップ補正を行う場合の本発明の実施の形態について説 明する。
[0220] 図 18は、本発明に係る再生装置の一実施の形態の他の構成を示すブロック図で ある。図 2に示す場合と同様の部分には、同一の符号が付してあり、その説明は適宜 省略する。
[0221] エラー補正部 36は、ゼロクロスオフセット検出部 301、同期検出部 52、およびビット スリップ補正部 302からなる。すなわち、エラー補正部 36は、図 2で説明した位相誤 差検出部 51およびビットスリップ補正部 53の代わりに、ゼロクロスオフセット検出部 3 01およびビットスリップ補正部 302を含むように構成してもよ ヽ。
[0222] ゼロクロスオフセット検出部 301は、等化器 34から供給された等化後振幅情報およ びクロック生成部 33から供給された再生クロックを基に、ゼロクロスオフセットを検出し て、ゼロクロスオフセットを示すゼロクロスオフセット信号をビットスリップ補正部 302に 供給する。
[0223] 図 19は、同期検出部およびビットスリップ補正部の詳細を示すブロック図である。図 3に示す場合と同様の部分には、同一の符号が付してあり、その説明は適宜省略す る。
[0224] ビットスリップ判定部 311は、同期パターン間隔カウンタ 91、ゼロクロスオフセット積 算部 321、およびゼロクロスオフセット最大時刻記憶部 322からなる。すなわち、ビット スリップ判定部 311は、図 3で説明した位相誤差積算部 92および位相誤差最大時刻 記憶部 93の代わりに、ゼロクロスオフセット積算部 321およびゼロクロスオフセット最 大時刻記憶部 322を含むように構成してもよい。
[0225] ゼロクロスオフセット積算部 321は、連続する 2つの同期パターンの間隔において、 間隔が分割された区間において検出されたゼロクロスオフセットを積算することにより 、ゼロクロスオフセット区間積算値を算出する。ここで、間隔が分割される区間は、予 め定めたゼロクロスオフセットの個数、および期間、並びに予め定めたチャンネルビッ トの 、ずれかで決定される。
[0226] ゼロクロスオフセット最大時刻記憶部 322は、連続する 2つの同期パターンの間に おいて、積算された積算値の絶対値が最大となる区間の時刻である、再生クロックと 等化後振幅情報とのずれが発生したと予測される時刻を検出して、その時刻を記憶 する。
[0227] 次に、図 20を参照して、ゼロクロスオフセット検出部 301における、ゼロクロスオフセ ットの検出の一例について説明する。
[0228] 図 20は、横方向を時間軸 tとして、再生クロックの信号波形、 "1"および" 0"のいず れかの値を取り得る検出データ、および等化後振幅情報の値を示す図である。図 20 において、 data(n— 1)および data(n)は、再生クロックの立ち上がりにおける、等化後振 幅情報の振幅値である。 data(n)は、 data(n-l)の次の等化後振幅情報の振幅値であ る。
[0229] ゼロクロスオフセットは、例えば、以下に示す式（3)により算出される。
[0230] ゼロクロスオフセット = [data(n) + data(n— 1)] / 2 · · · (3)
[0231] 式（3)によって、極性 (符号)の異なる連続する 2つの等化後振幅情報のオフセット 量が算出される。
[0232] なお、式（3)にお 、て、分母は任意の 0以外の整数に設定できる。この場合、例え ば、 2の代わりに 1を設定してもよい。
[0233] 極性 (符号)の異なる連続する 2つの等化後振幅情報のオフセットがゼロクロスオフ セットである。図 20の矢印は、ゼロクロスオフセットを示す。
[0234] 等化後振幅情報に誤差が含まれて!/、る場合、時間と等化後振幅情報の振幅値とを それぞれ座標軸とする座標空間において、再生クロックのある周期の開始時刻、およ びその開始時刻における等化後振幅情報の振幅値 data(n— 1)によって特定される点 と、再生クロックの次の周期の開始時刻、次の周期の開始時刻における等化後振幅 情報の振幅値 data(n)によって特定される点とを結んだ直線は、半周期点と 0である 振幅値とから特定される点を通らない。等化後振幅情報に誤差が含まれている場合 、半周期点（時刻 to)において、この直線は、振幅方向に 0である振幅値力もずれる。
[0235] 以下、時間と等化後振幅情報の振幅値とをそれぞれ座標軸とする座標空間におい て、この直線上の点であって、半周期点（時刻 to)における点を、ゼロクロスオフセット 点と称する。
[0236] すなわち、ゼロクロスオフセット検出部 301は、誤差基準点とゼロクロスオフセット点 との誤差 (例えば、図 20の矢印）をゼロクロスオフセットとして検出する。
[0237] ここで、ゼロクロスオフセットが検出された場合の、等化後振幅情報の振幅値 data(n
1)の極性と、等化後振幅情報の振幅値 data(n)の極性とは、異なっている必要があ る。
[0238] なお、ゼロクロスオフセット検出部 301は、等化後振幅情報および再生クロックを基 に、ゼロクロスオフセット信号を検出するが、さらにデータ検出部 35から出力された検 出データを用いることで、より正確なゼロクロスオフセットを検出することが可能となる 。これは、データ検出部 35から出力された検出データは、誤りが訂正されているので 、この場合、誤りが訂正された検出データの極性の切り替わりの時刻を参照すること によって、ゼロクロスオフセット検出部 301は、等化後振幅情報と再生クロックとのゼロ クロスオフセットを検出することができるようになるからである。
[0239] また、ゼロクロスオフセット検出部 301における位相誤差の検出方法は、図 20を参 照して説明した方式に限らず、他の方式であってもよい。例えば、ゼロクロスオフセッ ト検出部 301は、等化後振幅情報をクラス分けして、クラス分けされた等化後振幅情 報を基に、ゼロクロスオフセットを検出するようにしてもょ 、。
[0240] 図 21は、ビットスリップが発生した場合の、連続する同期パターンに対する、ずれ量 の検出およびずれが発生したと予測される時刻の検出を示すタイミングチャートであ る。
[0241] 図 21における同期ノターン検出信号乃至同期カウンタ値、および同期間隔乃至ビ ットスリップ補正位置は、図 5に示す場合と同様であり、その説明は適宜省略する。
[0242] ゼロクロスオフセット区間積算値は、正常な同期パターン間隔を予め定めた数で分 割した区間におけるゼロクロスオフセット値の積算値である。例えば、正常な同期パタ ーン間隔を予め定めた数で分割した区間を、再生クロックの 4周期とした場合、ゼロク ロスオフセット積算部 321は、再生クロックの 4周期に相当する区間において、ゼロク ロスオフセット値を積算することによりゼロクロスオフセット区間積算値を算出する。
[0243] 図 21で示される例において、正常な同期パターン間隔を 5つに分割した区間にお いて、ゼロクロスオフセットが積算される。同期パターン検出信号が 0から 1に変化して から、最初の区間である第 1の区間において、 0であるゼロクロスオフセット区間積算 値が算出され、第 1の区間の次の第 2の区間において、ー2であるゼロクロスオフセット 区間積算値が算出されている。さらに、第 2の区間の次の第 3の区間において、 1で あるゼロクロスオフセット区間積算値が積算され、第 3の区間の次の第 4の区間にお いて、 27であるゼロクロスオフセット区間積算値が積算され、第 4の区間の次の区 間である第 5区間において、 20であるゼロクロスオフセット区間積算値が積算されて いる。
[0244] 各区間におけるゼロクロスオフセット区間積算値の絶対値力 ビットスリップ判定部 3 11によって算出される。
[0245] 図 21で示される例において、第 1の区間において、 0であるゼロクロスオフセット区 間積算値の絶対値が算出され、第 2の区間において、 2であるゼロクロスオフセット区 間積算値の絶対値が算出される。さらに、第 3の区間において、 1であるゼロクロスォ フセット区間積算値の絶対値が算出され、第 4の区間において、 27であるゼロクロス オフセット区間積算値の絶対値が算出され、第 5の区間において、 20であるゼロクロ スオフセット区間積算値の絶対値が算出される。
[0246] さらに、各区間におけるゼロクロスオフセット区間積算最大値力 ビットスリップ判定 部 311によって算出される。
[0247] 図 21で示される例において、第 1の区間において、初期値 0と、 0であるゼロクロス オフセット区間積算値の絶対値とが比較され、 0であるゼロクロスオフセット区間積算 最大値が算出される。第 2の区間において、 0である第 1の区間のゼロクロスオフセッ ト区間積算最大値と、 2である第 2の区間のゼロクロスオフセット区間積算値の絶対値 とが比較され、 2であるゼロクロスオフセット区間積算最大値が算出される。さらに、第 3の区間において、 2である第 2の区間のゼロクロスオフセット区間積算最大値と、 1で ある第 3の区間のゼロクロスオフセット区間積算値の絶対値とが比較され、 2であるゼ 口クロスオフセット区間積算最大値が算出され、第 4の区間において、 2である第 3の 区間のゼロクロスオフセット区間積算最大値と、 27である第 4の区間のゼロクロスオフ セット区間積算値の絶対値とが比較され、 27であるゼロクロスオフセット区間積算最 大値が算出される。また、第 5の区間において、 27である第 4の区間のゼロクロスオフ セット区間積算最大値と、 20である第 5の区間のゼロクロスオフセット区間積算値の 絶対値が比較され、 27であるゼロクロスオフセット区間積算最大値が算出される。
[0248] ゼロクロスオフセット区間積算最大値の時刻は、ゼロクロスオフセット区間積算値の 絶対値がゼロクロスオフセット区間積算最大値として採用された区間における先頭の 同期カウンタ値である。例えば、正常な同期パターン間隔を予め定めた数で分割し た区間を、再生クロックの 4周期とした場合、ゼロクロスオフセット最大時刻記憶部 32 2は、再生クロックの 4周期に相当する区間において、ゼロクロスオフセット区間積算 最大値となる区間の先頭の同期カウンタ値を記憶する。 [0249] なお、ゼロクロスオフセット区間積算最大値の時刻は、ゼロクロスオフセット区間積 算値の絶対値がゼロクロスオフセット区間積算最大値として採用された区間における 先頭の同期カウンタ値に限らず、ゼロクロスオフセット区間積算最大値として採用され た区間の最後の同期カウンタ値、ゼロクロスオフセット区間積算最大値として採用さ れた区間の中央の同期カウンタ値、またはゼロクロスオフセット区間積算最大値とし て採用された区間の任意の同期カウンタ値をゼロクロスオフセット区間積算最大値の 時刻としてもよい。
[0250] 図 21で示される例において、第 1の区間において、ゼロクロスオフセット区間積算 最大値となる第 1の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセット最 大時刻記憶部 322には、 0であるゼロクロスオフセット区間積算最大値の時刻が記憶 される。第 2の区間において、ゼロクロスオフセット区間積算値の絶対値がゼロクロス オフセット区間積算最大値として採用されたので、第 2の区間の先頭の同期カウンタ 値が取得され、ゼロクロスオフセット最大時刻記憶部 322には 4であるゼロクロスオフ セット区間積算最大値の時刻が記憶される。
[0251] さらに、第 3の区間において、ゼロクロスオフセット区間積算値の絶対値がゼロクロス オフセット区間積算最大値として採用されていないので、ゼロクロスオフセット最大時 刻記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化しな い。第 4の区間において、ゼロクロスオフセット区間積算値の絶対値がゼロクロスオフ セット区間積算最大値として採用されたので、ゼロクロスオフセット区間積算最大値と なる第 4の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセット最大時刻記 憶部 322に 12であるゼロクロスオフセット区間積算最大値の時刻が記憶される。そし て、第 5の区間において、ゼロクロスオフセット区間積算値の絶対値がゼロクロスオフ セット区間積算最大値として採用されて 、な 、ので、ゼロクロスオフセット最大時刻記 憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化しない。
[0252] ビットスリップ補正量は、図 21で示される例において、同期パターン間隔 (k 1, k) において、すなわち、時刻 k 1において、 0であるビットスリップ補正量が算出され、 同期パターン間隔 (k, k+ 1)において、 19である同期間隔から、正常な同期間隔で ある 20を引き算することにより、時刻 kにおいて、—1であるビットスリップ補正量が算 出される。
[0253] ビットスリップ補正位置は、同期パターン検出信号が立ち上がったときに、ゼロクロス オフセット最大時刻記憶部 322に記憶されている、ゼロクロスオフセット区間積算最 大値の時刻である。
[0254] すなわち、ビットスリップ補正位置は、再生クロックに対する、検出データ (等化後振 幅情報)のずれが発生したと推定される区間の時刻を表す。
[0255] ビットスリップ補正位置は、図 21で示される例において、時刻 k 1において、 1であ るビットスリップ補正位置が算出され、時刻 kにお 、て、 12であるビットスリップ補正位 置が算出される。
[0256] 図 21で示される例において、同期パターン間隔（k, k+ 1)において、—1であるビッ トスリップ補正量、および 12であるビットスリップ補正位置はビットスリップ補正情報と して、 FIFO制御部 82に供給される。また、ビットスリップ判定部 311は、ビットスリップ 補正量、すなわちずれ量は 0以外であるので、ビットスリップが発生していると判定す る。
[0257] なお、同期パターン間隔 (k 1, k)にお 、て、ビットスリップ補正量は 0となり、ビット スリップ補正位置は 1となる。しかしこの場合には、ビットスリップ補正位置の値はある 値となる力 ビットスリップ補正量が 0であるので、ビットスリップの補正はなされな!/、。
[0258] 図 22は、ビットスリップが発生した場合の、ビットスリップ発生位置（再生クロックに対 する、検出データ (等化後振幅情報)のずれが発生したと推定される区間の時刻)の 算出方法を示す図である。
[0259] 図 22においては、同期パターン検出信号により定まる、区間 N— 1、区間 N、および 区間 N+ 1における、ゼロクロスオフセット区間積算値、検出データ、ゼロクロスオフセ ット区間積算値の絶対値、補正後の検出データ、補正される検出データの範囲につ いて、それぞれの関係を示している。また、図 22で示される例において、時刻 Aにお いて、ビットスリップが発生している。
[0260] 図 22における検出データ、並びに補正後の検出データおよび補正される検出デ ータの範囲は、図 6に示す場合と同様であり、その説明は適宜省略する。
[0261] 波形 411は、ゼロクロスオフセット積算部 321において算出される、ゼロクロスオフセ ットの積算値を示す。波形 411に重ねて表されている四角は、それぞれ、区間ごとの ゼロクロスオフセットの積算値を示す。
[0262] ゼロクロスオフセット区間積算値の絶対値は、ゼロクロスオフセット区間積算値の絶 対値なので、負の値であるゼロクロスオフセット区間積算値は、その符号が反転され て、正の値となる。さらに、ゼロクロスオフセット区間積算値の絶対値を比較すると、 B で示される区間におけるゼロクロスオフセット区間積算値の絶対値力 ゼロクロスオフ セット区間積算最大値となるので、 Bで示される区間（の時刻）がビットスリップ補正位 置となる。
[0263] 検出データは、ビットスリップが発生しない場合の正常な 2つの同期パターンの間に 配置される数の検出データに補正される。図 22で示される例において、補正後の検 出データは、 Lチャンネルビットとなるように補正される。
[0264] この補正により、 Bで示される区間の時刻から区間 Nの最後までの検出データが補 正される。ゼロクロスオフセットが大きい 412においては、再生信号そのものが変化し てしまっているので、時間方向に補正をしたとしても、正常な検出データを得ることは できない。ゼロクロスオフセットが小さい区間 413においては、再生信号自体が回復 しているので、時間方向の補正により、正常な検出データを得ることができるようにな る。
[0265] このように、本発明の再生装置は、バーストエラーが発生し、バーストエラーによりビ ットスリップが生じた場合、ビットスリップ後に検出される同期パターンの前のエラーを 訂正することができる。
[0266] 図 23は、同期パターン補間モードにおいて、同期パターンが検出されな力つた場 合の、同期パターン検出信号の挿入を説明するタイミングチャートである。
[0267] 図 23における同期ノターン検出信号乃至同期カウンタ値、および同期間隔乃至ビ ットスリップ補正位置は、図 21に示す場合と同様であり、その説明は適宜省略する。
[0268] ゼロクロスオフセット区間積算値は、図 23で示される例において、補間後の同期パ ターン間隔 (k 1, k)を 5つに分割した区間において、ゼロクロスオフセットが積算さ れ、補間後の同期パターン間隔 (k, k+ 1)を 6つに分割した区間において、ゼロクロ スオフセットが積算される。 [0269] 補正後の同期パターン間隔 (k 1, k)において、補間後の同期パターン検出信号 力 SOから 1に変化してから、最初の区間である第 1の区間において、 0であるゼロクロス オフセット区間積算値が算出され、第 1の区間の次の第 2の区間において、 1である ゼロクロスオフセット区間積算値が算出される。さらに、第 2の区間の次の第 3の区間 において、 1であるゼロクロスオフセット区間積算値が積算され、第 3の区間の次の第 4の区間において、 4であるゼロクロスオフセット区間積算値が積算され、第 4の区 間の次の区間である第 5区間において、 2であるゼロクロスオフセット区間積算値が積 算される。
[0270] さらに、補間後の同期パターン間隔 (k, k+ 1)において、補間後の同期パターン検 出信号が 0から 1に変化してから、最初の区間である第 1の区間において、—2である ゼロクロスオフセット区間積算値が算出され、第 1の区間の次の第 2の区間において 、 1であるゼロクロスオフセット区間積算値が算出される。さらに、第 2の区間の次の第 3の区間において、 1であるゼロクロスオフセット区間積算値が積算され、第 3の区間 の次の第 4の区間において、 1であるゼロクロスオフセット区間積算値が積算され、 第 4の区間の次の区間である第 5区間において、 1であるゼロクロスオフセット区間積 算値が積算される。また、ビットスリップが発生したことにより、第 5区間の次の第 6区 間においては、 0であるゼロクロスオフセット積算値が積算される。
[0271] ゼロクロスオフセット区間積算値の絶対値として、図 23で示される例の同期パター ン間隔（k 1, k)において、第 1の区間において、 0であるゼロクロスオフセット区間積 算値の絶対値が算出され、第 2の区間において、 1であるゼロクロスオフセット区間積 算値の絶対値が算出される。さらに、第 3の区間において、 1であるゼロクロスオフセ ット区間積算値の絶対値が算出され、第 4の区間において、 4であるゼロクロスオフセ ット区間積算値の絶対値が算出され、第 5の区間において、 2であるゼロクロスオフセ ット区間積算値の絶対値が算出されている。
[0272] さらに、同期パターン間隔（k, k+ 1)において、第 1の区間において、 2であるゼロ クロスオフセット区間積算値の絶対値が算出され、第 2の区間において、 1であるゼロ クロスオフセット区間積算値の絶対値が算出され、第 3の区間において、 1であるゼロ クロスオフセット区間積算値の絶対値が算出され、第 4の区間において、 1であるゼロ クロスオフセット区間積算値の絶対値が算出され、第 5の区間において、 1であるゼロ クロスオフセット区間積算値の絶対値が算出され、第 6の区間において、 0であるゼロ クロスオフセット区間積算値の絶対値が算出される。
[0273] ゼロクロスオフセット区間積算最大値として、図 23で示される例の同期パターン間 隔（k 1, k)において、第 1の区間において、初期値 0と、 0であるゼロクロスオフセット 区間積算値の絶対値が比較され、 0であるゼロクロスオフセット区間積算最大値が算 出される。第 2の区間において、 0である第 1の区間のゼロクロスオフセット区間積算 最大値と、 1である第 2の区間のゼロクロスオフセット区間積算値の絶対値とが比較さ れ、 1であるゼロクロスオフセット区間積算最大値が算出される。さらに、第 3の区間に おいて、 1である第 2の区間のゼロクロスオフセット区間積算最大値と、 1である第 3の 区間のゼロクロスオフセット区間積算値の絶対値とが比較され、 1であるゼロクロスォ フセット区間積算最大値が算出され、第 4の区間において、 1である第 3の区間のゼ 口クロスオフセット区間積算最大値と、 4である第 4の区間のゼロクロスオフセット区間 積算値の絶対値とが比較され、 4であるゼロクロスオフセット区間積算最大値が算出 される。また、第 5の区間において、 4である第 4の区間のゼロクロスオフセット区間積 算最大値と、 2である第 5の区間のゼロクロスオフセット区間積算値の絶対値とが比較 され、 4であるゼロクロスオフセット区間積算最大値が算出される。
[0274] さらに、同期パターン間隔（k, k+ 1)において、第 1の区間において、初期値 0と、 2 であるゼロクロスオフセット区間積算値の絶対値とが比較され、 2であるゼロクロスオフ セット区間積算最大値が算出される。第 2の区間において、 2である第 1の区間のゼロ クロスオフセット区間積算最大値と、 1である第 2の区間のゼロクロスオフセット区間積 算値の絶対値とが比較され、 2であるゼロクロスオフセット区間積算最大値が算出さ れる。さらに、第 3の区間において、 2である第 2の区間のゼロクロスオフセット区間積 算最大値と、 1である第 3の区間のゼロクロスオフセット区間積算値の絶対値とが比較 され、 2であるゼロクロスオフセット区間積算最大値が算出され、第 4の区間において 、 2である第 3の区間のゼロクロスオフセット区間積算最大値と、 1である第 4の区間の ゼロクロスオフセット区間積算値の絶対値とが比較され、 2であるゼロクロスオフセット 区間積算最大値が算出される。 [0275] また、第 5の区間において、 2である第 4の区間のゼロクロスオフセット区間積算最 大値と、 1である第 5の区間のゼロクロスオフセット区間積算値の絶対値とが比較され 、 2であるゼロクロスオフセット区間積算最大値が算出され、第 6の区間において、 2 である第 5の区間のゼロクロスオフセット区間積算最大値と、 0である第 6の区間のゼ 口クロスオフセット区間積算値の絶対値とが比較され、 2であるゼロクロスオフセット区 間積算最大値が算出される。
[0276] 図 23で示される例の同期パターン間隔（k 1, k)において、ゼロクロスオフセット区 間積算最大値の時刻として、図 23で示される例において、第 1の区間において、ゼロ クロスオフセット区間積算最大値となる第 1の区間の先頭の同期カウンタ値が取得さ れ、ゼロクロスオフセット最大時刻記憶部 322には、 0であるゼロクロスオフセット区間 積算最大値の時刻が記憶される。第 2の区間において、ゼロクロスオフセット区間積 算値誤差の絶対値がゼロクロスオフセット区間積算最大値として採用されたので、第 2の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセット最大時刻記憶部 には、 4であるゼロクロスオフセット区間積算最大値の時刻が記憶される。
[0277] さらに、第 3の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロ クロスオフセット区間積算最大値として採用されたので、ゼロクロスオフセット区間積 算最大値となる第 3の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセット 最大時刻記憶部に 8であるゼロクロスオフセット区間積算最大値の時刻が記憶される 。第 4の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロクロスォ フセット区間積算最大値として採用されたので、ゼロクロスオフセット区間積算最大値 となる第 4の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセット最大時刻 記憶部に 12であるゼロクロスオフセット区間積算最大値の時刻が記憶される。そして 、第 5の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロクロスォ フセット区間積算最大値として採用されていないので、ゼロクロスオフセット最大時刻 記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化しない。
[0278] さらに、図 23で示される例の同期パターン間隔（k, k+ 1)において、ゼロクロスオフ セット区間積算最大値の時刻として、第 1の区間において、ゼロクロスオフセット区間 積算最大値となる第 1の区間の先頭の同期カウンタ値が取得され、ゼロクロスオフセ ット最大時刻記憶部 322には、 0であるゼロクロスオフセット区間積算最大値の時刻 が記憶される。第 2の区間において、ゼロクロスオフセット区間積算値誤差の絶対値 がゼロクロスオフセット区間積算最大値として採用されていないので、ゼロクロスオフ セット最大時刻記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻 は変化しない。第 3の区間において、ゼロクロスオフセット区間積算値誤差の絶対値 がゼロクロスオフセット区間積算最大値として採用されていないので、ゼロクロスオフ セット最大時刻記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻 は変化しない。
[0279] 第 4の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロクロスォ フセット区間積算最大値として採用されていないので、ゼロクロスオフセット最大時刻 記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化しない。 第 5の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロクロスオフ セット区間積算最大値として採用されて 、な 、ので、ゼロクロスオフセット最大時刻記 憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化しない。そ して、第 6の区間において、ゼロクロスオフセット区間積算値誤差の絶対値がゼロクロ スオフセット区間積算最大値として採用されていないので、ゼロクロスオフセット最大 時刻記憶部 322に記憶されるゼロクロスオフセット区間積算最大値の時刻は変化し ない。
[0280] なお、連続する区間において、ゼロクロスオフセット区間積算最大値が同値となった 場合、前後どちらのゼロクロスオフセット区間積算最大値の時刻を優先させるかは、 設定により定まる。図 23で示される例において、第 2の区間、および第 3の区間にお けるゼロクロスオフセット区間積算最大値は 1であり、第 3の区間におけるゼロクロスォ フセット区間積算最大値の時刻は 8である。ここでは、ゼロクロスオフセット区間積算 最大値が同値であれば、後のゼロクロスオフセット区間積算最大値を優先するとして いるので、第 2の区間よりも第 3の区間が優先される。
[0281] ビットスリップ補正量は、図 23で示される例において、補正後の同期パターン間隔（ k 1, k)において、すなわち、時刻 k 1において、 0であるビットスリップ補正量が算 出され、補正後の同期パターン間隔 (k, k+ 1)において、すなわち、時刻 kにおいて 、 0であるビットスリップ補正量が算出される。また、補正後の同期パターン間隔 (k+ 1, k+ 2)において、すなわち、時刻 k+ 1において、 1であるビットスリップ補正量が 算出される。
[0282] ここで、例えば、時刻 kにおいて、同期パターン検出信号挿入部 85が、所定の時刻 に同期パターン検出信号を挿入するので、時刻 kにおけるビットスリップ補正量として 、 0力 S算出される。
[0283] ビットスリップ補正位置は、図 23で示される例にお!、て、時刻 k 1にお!/、て、 0であ るビットスリップ補正位置が算出され、時刻 kにお 、て、 12であるビットスリップ補正位 置が算出され、時刻 k+ 1において、 0であるビットスリップ補正位置が算出される。
[0284] 同期ノターン検出信号挿入部 85が所定の時刻に同期パターン検出信号を挿入し た場合、挿入した同期パターン検出信号よりも時間的に後の、最初に同期パターン 検出信号が検出された時刻にビットスリップ補正が行われる。図 23で示される例にお いて、時刻 kに同期パターン検出信号が挿入されている、時刻 k+ 1において、ビット スリップ補正が行われ、 1であるビットスリップ補正量、および 12であるビットスリップ補 正位置は、ビットスリップ補正情報として、 FIFO制御部 82に供給される。この場合、ビ ットスリップ判定部 311は、ビットスリップ補正量、すなわちずれ量は 0以外であるので 、ビットスリップが発生していると判定する。
[0285] なお、時刻 kにおいて、ビットスリップ補正量は 0となり、ビットスリップ補正位置は 12 となる。しかし、この場合には、ビットスリップ補正位置の値はある値となる力 ビットス リップ補正量が 0であるので、ビットスリップの補正はなされな!/、。
[0286] 図 24は、ビットスリップが発生した場合に、同期パターンが検出されな力つた場合に おける、ビットスリップ発生位置の算出方法を示す図である。
[0287] 図 24においては、同期パターン検出信号により定まる、区間 N— 1、区間 N、および 区間 N+ 1における、ゼロクロスオフセット区間積算値、検出データ、ゼロクロスオフセ ット区間積算値の絶対値、補正後の検出データ、および補正される検出データの範 囲について、それぞれの関係を示している。
[0288] 図 24におけるゼロクロスオフセット区間積算値乃至補正される検出データの範囲は 、図 22に示す場合と同様であり、その説明は適宜省略する。 [0289] 図 22で示される場合と同様に、波形 411に重ねて表されている四角は、ゼロクロス オフセット区間積算値を示す。すなわち、図 24で示される例において、区間 N、およ び区間 N+ 1が切り変わる時刻に、同期パターン検出信号が挿入されており、波形 4 11に重ねて表されて 、る四角は、同期パターン検出信号挿入後の区間 N+ 1にお ける、それぞれ、区間ごとのゼロクロスオフセットの積算値を示す。
[0290] 検出データは、図 24で示される例において、ビットスリップが発生していない区間 N — 1において、 Lチャンネルビットの検出データが配置されている。また、区間 Nおよび 区間 N+ 1において、ビットスリップが発生し、同期パターンが検出されな力つたため 、区間 Nおよび区間 N+ 1を通した 2つの区間において、（L + L+ 1)チャンネノレビッ トの検出データが配置されて!、る。
[0291] ゼロクロスオフセット区間積算値の絶対値は、図 24で示される例において、同期パ ターン検出信号挿入後の区間 N+ 1において、 Cにおけるゼロクロスオフセット区間 積算値の絶対値が最大となるので、 Cで示される区間（の時刻）がビットスリップ補正 位置となる。
[0292] 補間後の検出データは、図 24で示される例において、ビットスリップが発生してい ないものとされた区間 Nにおいて、 Lチャンネルビットの検出データが配置される。換 言すれば、同期パターン検出信号が挿入されるので、区間 Nにおいて、 Lチャンネル ビットの検出データが配置され、区間 N+ 1には、残りの（L+ 1)チャンネルビットの検 出データが配置される。
[0293] さらに、区間 N+ 1における、（L+ 1)チャンネルビットの検出データは、補正により 、 Lチャンネルビットとされる。
[0294] すなわち、ビットスリップ補正は、区間 N+ 1の検出データ Lチャンネルビットとするよ うに実行される。
[0295] 補正される検出データの範囲は、区間 421においては、再生信号そのものが変化 してしまっているので、時間方向に補正をしたとしても、正常な検出データを得ること はできない。区間 422においては、再生信号自体が回復しているので、時間方向の 補正により、正常な検出データを検出することができる。
[0296] このように、本発明の発明装置は、同期パターンが検出されな力つた場合、所定の 時刻に同期パターン検出信号を挿入することで、同期パターンを補うことで、ビットス リップ後に検出される同期パターンの前のエラーを訂正することができる。
[0297] 図 25乃至図 27のフローチャートを参照して、ゼロクロスオフセットを使用することに より、補正プログラムを実行する再生装置の処理について説明する。
[0298] 図 25は、再生装置による、再生の処理を説明するフローチャートである。
[0299] ステップ S101乃至ステップ S105の処理のそれぞれは、図 9のステップ S1乃至ステ ップ S5の処理のそれぞれと同様であり、その説明は省略する。
[0300] ステップ S 106において、ゼロクロスオフセットによるビットスリップ補正の処理を実行 して、ステップ S101に戻り、上述した処理を繰り返す。
[0301] ステップ S106における、ゼロクロスオフセットによるビットスリップ補正の処理の詳細 について、図 26のフローチャートを参照して説明する。
[0302] ステップ S121、ステップ S123、およびステップ SI 25の処理のそれぞれは、図 10 のステップ S21、ステップ S23、およびステップ S25の処理のそれぞれと同様であり、 その説明は省略する。
[0303] ステップ S122において、ゼロクロスオフセット検出部 301は、等化器 34から供給さ れた等化後振幅情報およびクロック生成部 33から供給された再生クロックを基に、ゼ 口クロスオフセットを検出して、ゼロクロスオフセットを示すゼロクロスオフセット信号を ビットスリップ補正部 302に供給する。
[0304] ステップ S124において、ビットスリップ補正部 302は、ゼロクロスオフセットによる補 正情報算出の処理を実行する。
[0305] ステップ S124における、ゼロクロスオフセットによる補正情報算出の処理の詳細に ついて、図 27のフローチャートを参照して説明する。
[0306] ステップ S141において、ゼロクロスオフセット積算部 321は、所定の区間において 検出されたゼロクロスオフセットを積算することにより、ゼロクロスオフセット区間積算 値を算出する。
[0307] ステップ S142において、ビットスリップ判定部 311は、ゼロクロスオフセット区間積 算値の絶対値の最大値を検出する。
[0308] ステップ S 143において、ゼロクロスオフセット最大時刻記憶部 322は、最大のゼロ クロスオフセット区間積算値の絶対値が検出された時刻であるビットスリップ補正位置 を検出して、処理は終了する。
[0309] 図 26に戻り、ステップ S 125の処理を実行して、ビットスリップの補正処理は終了す る。
[0310] 以上のようにして、再生装置は、ゼロクロスオフセットを使用して、補正プログラムを 実行する。
[0311] なお、上述した例においては、誤差を検出する処理として、誤差基準点と、位相誤 差点（またはゼロクロスオフセット点）との誤差を検出するとして説明したが、本発明に おいては、それに限らず、時間と等化後振幅情報の振幅値とをそれぞれ座標値とす る座標空間において、再生クロックのある周期の開始時刻、およびその開始時刻に おける等化後振幅情報の振幅値 data(n— 1)によって特定される点と、再生クロックの 次の周期の開始時刻、および次の周期の開始時刻における等化後振幅情報の振幅 値 data(n)によって特定される点とを結ぶ直線上の点のうち、いずれかの点と、誤差基 準点との誤差を検出するようにしてもょ 、。
[0312] すなわち、誤差基準点と、隣接する 2つの等化後振幅情報の振幅値を基にした値と の誤差を検出するようにしてもよい。
[0313] また、ゼロクロスオフセットを検出する処理である力 上述した例に限らず、例えば、 サンプリングの処理において、サンプリング周波数を 2倍にしてオーバーサンプリング により、半周期点における等化後振幅情報の振幅値を検出することで、ゼロクロスォ フセットを検出するようにしてもよ 、。
[0314] また、半周期点における等化後振幅情報の振幅値を検出する方法は、オーバーサ ンプリングに限らず、補間により検出してもよい。また、半周期点における等化後振幅 情報の振幅値を検出するための A/D変 を追加して検出するようにしてもよい。
[0315] 上述した一連の処理は、ハードウェアにより実行させることもできる力 ソフトウェア により実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、 そのソフトウェアを構成するプログラム力 専用のハードウェアに組み込まれているコ ンピュータ、または各種のプログラムをインストールすることで、各種の機能を実行す ることが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインスト ールされる。
[0316] この記録媒体は、図 2または図 18に示すように、コンピュータとは別に、ユーザにプ ログラムを提供するために配布される、プログラムが記録されている磁気ディスク 71 ( フレキシブルディスクを含む）、光ディスク 72 (CD- ROM(Compact Disc-Read Only Memory), DVD (Digital Versatile Disc)を含む）、光磁気ディスク 73 (MD(Mini- Disc) ( 商標）を含む）、若しくは半導体メモリ 74などよりなるノ ッケージメディアにより構成さ れるだけでなぐコンピュータに予め組み込まれた状態でユーザに提供される、プロ グラムが記録されて 、る ROMや、記憶部に含まれるハードディスクなどで構成される
[0317] なお、上述した一連の処理を実行させるプログラムは、必要に応じてルータ、モデ ムなどのインタフェースを介して、ローカルエリアネットワーク、インターネット、デジタ ル衛星放送と 、つた、有線または無線の通信媒体を介してコンピュータにインスト一 ノレされるようにしてちょい。
[0318] また、本明細書にぉ 、て、記録媒体に格納されるプログラムを記述するステップは、 記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に 処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

Claims

請求の範囲
[1] データ格納媒体に格納されるデータを再生する再生装置にお 、て、
前記データ格納媒体の再生信号力 検出された、前記データに含まれている同期 ノターンを検出する同期パターン検出手段と、
前記再生信号から再生されるクロック信号の 1つの周期の開始時刻から半周期を経 過した時刻および前記再生信号の振幅力 定めた基準点と、前記再生信号との誤 差を検出する誤差検出手段と、
検出された前記同期パターンの間隔と予め定めた期間との差、および前記同期パ ターンの間隔が分割された区間のうち、検出された前記誤差から、前記クロック信号 に対する、前記データのずれが発生したと推定される前記区間の時刻を基に、前記 クロック信号に対する前記データのずれを補正する補正手段と
を備えることを特徴とする再生装置。
[2] 前記同期パターン検出手段は、
前記クロック信号のカウント値に基づいて、前記同期パターンが検出される検出範 囲を設定する検出範囲設定手段と、
前記検出範囲において前記同期パターンが検出されな力つた場合、予め定めた前 記期間によって定まる時刻に、前記同期ノターンの検出を示す信号を挿入する同期 パターン検出信号挿入手段と
を備えることを特徴とする請求項 1に記載の再生装置。
[3] 前記誤差検出手段は、前記基準点と、前記再生信号との時間方向の誤差である位 相誤差を検出し、
前記補正手段は、検出された前記同期パターンの間隔と予め定めた期間との差、 および前記同期パターン間隔が分割された区間のうち、検出された前記位相誤差か ら、前記クロック信号に対する、前記データのずれが発生したと推定される前記区間 の時刻を基に、前記クロック信号に対する前記データのずれを補正する
ことを特徴とする請求項 1に記載の再生装置。
[4] 前記誤差検出手段は、前記基準点と、前記再生信号との振幅方向の誤差であるゼ 口クロスオフセットを検出し、 前記補正手段は、検出された前記同期パターンの間隔と予め定めた期間との差、 および前記同期パターン間隔が分割された区間のうち、検出された前記ゼロクロスォ フセットから、前記クロック信号に対する、前記データのずれが発生したと推定される 前記区間の時刻を基に、前記クロック信号に対する前記データのずれを補正する ことを特徴とする請求項 1に記載の再生装置。
[5] 前記補正手段は、
前記クロック信号を基に、前記同期パターンの間隔と、予め定めた前記期間との差 をずれ量として検出するずれ量検出手段と、
前記区間毎に、前記誤差を積算する誤差積算手段と、
連続する 2つの前記同期パターンの間において、積算された前記積算値の絶対値 が最大となる前記区間の時刻であるずれ発生時刻を検出するずれ発生時刻検出手 段と、
予め定めた前記期間より長い期間の前記データを格納する FIFO (First In First Out)ノッファと、
0以外の前記ずれ量が検出された場合、前記ずれ量および前記ずれ発生時刻を 基に、前記ずれ発生時刻から前記同期パターンが検出されるまでの前記データを前 記ずれ量に対応して時間方向に移動させるように、 FIFOバッファを制御する制御手 段と
を備えることを特徴とする請求項 1に記載の再生装置。
[6] データ格納媒体に格納されるデータを再生する再生方法にお!、て、
前記データ格納媒体の再生信号力 検出された、前記データに含まれている同期 パターンを検出する同期パターン検出ステップと、
前記再生信号から再生されるクロック信号の 1つの周期の開始時刻から半周期を経 過した時刻および前記再生信号の振幅力 定めた基準点と、前記再生信号との誤 差を検出する誤差検出ステップと、
検出された前記同期パターンの間隔と予め定めた期間との差、および前記同期パ ターンの間隔が分割された区間のうち、検出された前記誤差から、前記クロック信号 に対する、前記データのずれが発生したと推定される前記区間の時刻を基に、前記 クロック信号に対する前記データのずれを補正する補正ステップと
を含むことを特徴とする再生方法。
[7] データ格納媒体に格納されるデータを再生する再生処理用のプログラムであって、 前記データ格納媒体の再生信号力 検出された、前記データに含まれている同期 パターンを検出する同期パターン検出ステップと、
前記再生信号から再生されるクロック信号の 1つの周期の開始時刻から半周期を経 過した時刻および前記再生信号の振幅力 定めた基準点と、前記再生信号との誤 差を検出する誤差検出ステップと、
検出された前記同期パターンの間隔と予め定めた期間との差、および前記同期パ ターンの間隔が分割された区間のうち、検出された前記誤差から、前記クロック信号 に対する、前記データのずれが発生したと推定される前記区間の時刻を基に、前記 クロック信号に対する前記データのずれを補正する補正ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている 記録媒体。
[8] データ格納媒体に格納されるデータを再生する処理を、コンピュータに行わせるプ ログラムにおいて、
前記データ格納媒体の再生信号力 検出された、前記データに含まれている同期 パターンを検出する同期パターン検出ステップと、
前記再生信号から再生されるクロック信号の 1つの周期の開始時刻から半周期を経 過した時刻および前記再生信号の振幅力 定めた基準点と、前記再生信号との誤 差を検出する誤差検出ステップと、
検出された前記同期パターンの間隔と予め定めた期間との差、および前記同期パ ターンの間隔が分割された区間のうち、検出された前記誤差から、前記クロック信号 に対する、前記データのずれが発生したと推定される前記区間の時刻を基に、前記 クロック信号に対する前記データのずれを補正する補正ステップと
を含むことを特徴とするプログラム。
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