JP2001024519A - 検出誤り抑制回路および方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ディジタル情報通信技術において、コード・
レートを確保しながら単一ビット誤りを抑制する方法を
提供する。 【解決手段】 ＥＰＲ４検出システムで、サンプルに対
して１＋Ｄを適用し、これを、検出されたＥＰＲ４ビッ
トの（１−Ｄ）（１＋Ｄ）3を通したものと比較するこ
とによって単一ビット誤りを除去するためのＥＥＰＲ４
後処理の方法。
レートを確保しながら単一ビット誤りを抑制する方法を
提供する。 【解決手段】 ＥＰＲ４検出システムで、サンプルに対
して１＋Ｄを適用し、これを、検出されたＥＰＲ４ビッ
トの（１−Ｄ）（１＋Ｄ）3を通したものと比較するこ
とによって単一ビット誤りを除去するためのＥＥＰＲ４
後処理の方法。
Description
【０００１】
【発明の属する技術分野】本発明は電子デバイスに関す
るものであり、更に詳細には部分応答的逐次検出器を備
えるディジタル通信および記憶に関する。
るものであり、更に詳細には部分応答的逐次検出器を備
えるディジタル通信および記憶に関する。
【０００２】
【従来の技術】図１ａは磁気方式の記憶および検索シス
テムを模式的に示している。磁気ディスク１１１上の記
憶場所へのデータ・ビットの書き込みは具体的には次の
ように進行する。誤り訂正符号化器１０１は、リード・
ソロモン法のような誤り訂正符号化法によってデータ・
ビットを誤り訂正（ＥＣＣ）ビットに符号化する。ま
た、誤り訂正符号化にはビット・ブロックをインタリー
ブする過程を含むこともできる。次に、変調符号化器
（チャネル符号化器）１０３が誤り訂正符号化器１０１
からのビット出力のブロックを、ランレングス制限コー
ドまたは重大な誤りを後処理で除去するためのパリティ
・ビットを含むその他のチャネル・コードを用いてビッ
ト・ブロックに符号化する。この変調符号化は読み出し
タイミングの回復を手助けする。これらのブロックを予
備符号化しておくこともできる。次に、この（予備符号
化した）変調符号化ビットは読み出し／書き込みヘッド
を駆動して、回転磁気ディスク１１１上のドメインの磁
化方向をセットする。これによってデータ・ビットが記
憶される。
テムを模式的に示している。磁気ディスク１１１上の記
憶場所へのデータ・ビットの書き込みは具体的には次の
ように進行する。誤り訂正符号化器１０１は、リード・
ソロモン法のような誤り訂正符号化法によってデータ・
ビットを誤り訂正（ＥＣＣ）ビットに符号化する。ま
た、誤り訂正符号化にはビット・ブロックをインタリー
ブする過程を含むこともできる。次に、変調符号化器
（チャネル符号化器）１０３が誤り訂正符号化器１０１
からのビット出力のブロックを、ランレングス制限コー
ドまたは重大な誤りを後処理で除去するためのパリティ
・ビットを含むその他のチャネル・コードを用いてビッ
ト・ブロックに符号化する。この変調符号化は読み出し
タイミングの回復を手助けする。これらのブロックを予
備符号化しておくこともできる。次に、この（予備符号
化した）変調符号化ビットは読み出し／書き込みヘッド
を駆動して、回転磁気ディスク１１１上のドメインの磁
化方向をセットする。これによってデータ・ビットが記
憶される。
【０００３】記憶されたデータ・ビットの読み出しは、
回転ディスク１１１上のドメインの磁化方向の遷移によ
って読み出し／書き込みヘッド１１３に誘起される電圧
を増幅器１２１によって増幅する（そしてフィルタを通
す）ことから始まる。これらの電圧は概念的には、図２
ａ−図２ｃに示されるように、正、負、およびゼロの振
幅を持つ（波形濾過後）パルス系列が重畳した波形を有
する。後続のディジタル・サンプリングが２パルス以上
からの寄与を含む場合には、パルスの重畳は符号間干渉
を意味する。事実、図２ａ−図２ｃは概念的なサンプル
時間を示している。クロックを与えられるアナログ・デ
ィジタル変換器１２３がパルス系列をサンプリングおよ
び量子化してディジタル出力列を形成する。６４または
１２８の量子化レベル（１個の符号ビットと５個または
６個の振幅ビットを備える６ビットまたは７ビットの変
換器）があろう。ヴィテルビ検出器１２５がディジタル
出力列に対して最大尤度データ検出を実行する。
回転ディスク１１１上のドメインの磁化方向の遷移によ
って読み出し／書き込みヘッド１１３に誘起される電圧
を増幅器１２１によって増幅する（そしてフィルタを通
す）ことから始まる。これらの電圧は概念的には、図２
ａ−図２ｃに示されるように、正、負、およびゼロの振
幅を持つ（波形濾過後）パルス系列が重畳した波形を有
する。後続のディジタル・サンプリングが２パルス以上
からの寄与を含む場合には、パルスの重畳は符号間干渉
を意味する。事実、図２ａ−図２ｃは概念的なサンプル
時間を示している。クロックを与えられるアナログ・デ
ィジタル変換器１２３がパルス系列をサンプリングおよ
び量子化してディジタル出力列を形成する。６４または
１２８の量子化レベル（１個の符号ビットと５個または
６個の振幅ビットを備える６ビットまたは７ビットの変
換器）があろう。ヴィテルビ検出器１２５がディジタル
出力列に対して最大尤度データ検出を実行する。
【０００４】部分応答的な信号発生のために、検出前の
信号チャネルに対して周波数応答の各種のクラスが定義
されている。パルス波形に対して最小の均等化しか要求
されないことから、クラスＩＶが磁気的記録に特に適し
ているとみられる。部分応答のクラスＩＶのチャネル
は、（１−Ｄ）（１＋Ｄ）Nの形のチャネル伝達関数多
項式によって定義される。ここでＮは正の整数、Ｄは一
周期遅延である。図２ａ−図２ｃはＮ＝１，２，３に対
するパルス波形を示している。対応するパルスはそれぞ
れ、ＰＲ４，ＥＰＲ４，Ｅ2ＰＲ４（あるいはＥＥＰＲ
４）と名付けられている。（Ｅ）ＰＲ４検出電圧は、磁
化ドメイン方向の対応する遷移に依存して正、負、また
はゼロの振幅を有し、一周期の間隔を置いて重畳する
（Ｅ）ＰＲ４パルス系列を含む。（Ｅ）ＰＲ４検出電圧
のサンプリングによって、最大尤度ヴィテルビ・デコー
ダのような典型的な系列検出器への入力となるディジタ
ル列が得られる。磁気ディスクに高密度で記憶するため
には誘起パルス当たりより多くのサンプルが必要であ
り、従ってより多くの重畳が必要となる。従って、より
高次の多項式伝達関数が用いられる。例えば、ＰＷ５０
（パルスの半値幅）当たり約３ビットの記憶密度ではパ
ルス当たり４個の非ゼロ・サンプルを有するＥＥＰＲ４
が用いられよう。図２ｃ参照。高密度の要求はノート型
コンピュータ等の小型携帯用デバイスから生まれる。
信号チャネルに対して周波数応答の各種のクラスが定義
されている。パルス波形に対して最小の均等化しか要求
されないことから、クラスＩＶが磁気的記録に特に適し
ているとみられる。部分応答のクラスＩＶのチャネル
は、（１−Ｄ）（１＋Ｄ）Nの形のチャネル伝達関数多
項式によって定義される。ここでＮは正の整数、Ｄは一
周期遅延である。図２ａ−図２ｃはＮ＝１，２，３に対
するパルス波形を示している。対応するパルスはそれぞ
れ、ＰＲ４，ＥＰＲ４，Ｅ2ＰＲ４（あるいはＥＥＰＲ
４）と名付けられている。（Ｅ）ＰＲ４検出電圧は、磁
化ドメイン方向の対応する遷移に依存して正、負、また
はゼロの振幅を有し、一周期の間隔を置いて重畳する
（Ｅ）ＰＲ４パルス系列を含む。（Ｅ）ＰＲ４検出電圧
のサンプリングによって、最大尤度ヴィテルビ・デコー
ダのような典型的な系列検出器への入力となるディジタ
ル列が得られる。磁気ディスクに高密度で記憶するため
には誘起パルス当たりより多くのサンプルが必要であ
り、従ってより多くの重畳が必要となる。従って、より
高次の多項式伝達関数が用いられる。例えば、ＰＷ５０
（パルスの半値幅）当たり約３ビットの記憶密度ではパ
ルス当たり４個の非ゼロ・サンプルを有するＥＥＰＲ４
が用いられよう。図２ｃ参照。高密度の要求はノート型
コンピュータ等の小型携帯用デバイスから生まれる。
【０００５】変調復号器１２７は変調符号化器１０３の
逆である。最後に、誤り訂正復号器１２９が逆インタリ
ーブを行い、更に誤り訂正を行って、望ましくは最小誤
りでデータ・ビットを回復する。
逆である。最後に、誤り訂正復号器１２９が逆インタリ
ーブを行い、更に誤り訂正を行って、望ましくは最小誤
りでデータ・ビットを回復する。
【０００６】符号間干渉を含むディジタル列の最大尤度
検出は、状態遷移（ブランチ）のトレリス（ｔｒｅｌｌ
ｉｓ）を通るパスの確率を最大にすることで言い換える
ことができる。各々の状態は最近受信されたデータ・ビ
ットの可能なパターンに対応しており、トレリスの各ス
テージは次の（雑音の多い）入力の受信に対応する。例
えば、図３はＥＰＲ４検出器用のトレリス中の１つのス
テージ（時間軸の１つのステップ）を示している。状態
には３つの先行データ・ビット（分離したパルス中の３
つの非ゼロ・サンプル値を反映している）が明示されて
おり、ブランチにはそのブランチ遷移に関するビットに
加えて、対応する雑音なしの入力サンプル標的値：２，
１，０，−１，または−２が明示されている。
検出は、状態遷移（ブランチ）のトレリス（ｔｒｅｌｌ
ｉｓ）を通るパスの確率を最大にすることで言い換える
ことができる。各々の状態は最近受信されたデータ・ビ
ットの可能なパターンに対応しており、トレリスの各ス
テージは次の（雑音の多い）入力の受信に対応する。例
えば、図３はＥＰＲ４検出器用のトレリス中の１つのス
テージ（時間軸の１つのステップ）を示している。状態
には３つの先行データ・ビット（分離したパルス中の３
つの非ゼロ・サンプル値を反映している）が明示されて
おり、ブランチにはそのブランチ遷移に関するビットに
加えて、対応する雑音なしの入力サンプル標的値：２，
１，０，−１，または−２が明示されている。
【０００７】図４は従来技術のヴィテルビ検出器を示し
ており、それは各々のトレリス状態に対して１個の加算
・比較・選択（ＡＣＳ）ユニットを含み、また各々の標
的レベルｔijに対して１個のブランチ・メトリック・ユ
ニットを含んでいる。各状態に関する生き残り（ｓｕｒ
ｖｉｖａｌ）レジスタがパス・メモリ・ブロック中にあ
る。各々のブランチ・メトリック・ユニットはそれの標
的値と雑音の多い入力サンプル値との間の差の平方を計
算する。各ＡＣＳはそれの状態に関するメトリックを記
憶して、適当なブランチ・メトリック計算のための入力
と、他のＡＣＳユニットからの関連する状態メトリック
を入力として有する。検出器への入力信号を受信する
と、各ＡＣＳはそれの（２つの）入力ブランチ・メトリ
ック計算を、ブランチから出力する状態の対応する状態
メトリックに加える。次に、それはそれら（２つの）和
を比較して小さい方を選んでその状態の更新状態メトリ
ックとする。各状態の生き残りレジスタはその内容を更
新して、その状態に関する生き残りパス、すなわち、更
新状態メトリックに導く選択されたビット（遷移）の系
列を保持する。検出されたビットは最小メトリックを有
するパスに対応するであろう。いつでも、その時点まで
のトレリスを通る最大尤度パスは、その時点で最小の状
態メトリックを有する状態から出発して、トレリス中
を、到達状態までのブランチとして先に選択されたブラ
ンチを再帰的に用いて逆方向に辿るパスである。すなわ
ち、最小の状態メトリックを有する状態に関する生き残
りレジスタの内容である。
ており、それは各々のトレリス状態に対して１個の加算
・比較・選択（ＡＣＳ）ユニットを含み、また各々の標
的レベルｔijに対して１個のブランチ・メトリック・ユ
ニットを含んでいる。各状態に関する生き残り（ｓｕｒ
ｖｉｖａｌ）レジスタがパス・メモリ・ブロック中にあ
る。各々のブランチ・メトリック・ユニットはそれの標
的値と雑音の多い入力サンプル値との間の差の平方を計
算する。各ＡＣＳはそれの状態に関するメトリックを記
憶して、適当なブランチ・メトリック計算のための入力
と、他のＡＣＳユニットからの関連する状態メトリック
を入力として有する。検出器への入力信号を受信する
と、各ＡＣＳはそれの（２つの）入力ブランチ・メトリ
ック計算を、ブランチから出力する状態の対応する状態
メトリックに加える。次に、それはそれら（２つの）和
を比較して小さい方を選んでその状態の更新状態メトリ
ックとする。各状態の生き残りレジスタはその内容を更
新して、その状態に関する生き残りパス、すなわち、更
新状態メトリックに導く選択されたビット（遷移）の系
列を保持する。検出されたビットは最小メトリックを有
するパスに対応するであろう。いつでも、その時点まで
のトレリスを通る最大尤度パスは、その時点で最小の状
態メトリックを有する状態から出発して、トレリス中
を、到達状態までのブランチとして先に選択されたブラ
ンチを再帰的に用いて逆方向に辿るパスである。すなわ
ち、最小の状態メトリックを有する状態に関する生き残
りレジスタの内容である。
【０００８】生き残りレジスタの長さは使用する変調コ
ードに依存する。決定が生き残りレジスタ中に深く進入
するにつれて、より多くの競合する生き残りパス（正し
いパスに対して）が消去されて、検出されるデータはよ
り正確になろう。
ードに依存する。決定が生き残りレジスタ中に深く進入
するにつれて、より多くの競合する生き残りパス（正し
いパスに対して）が消去されて、検出されるデータはよ
り正確になろう。
【０００９】（Ｅ）ＰＲ４チャネルの動作を更に改善す
るために、最も一般的な誤り事象を消去するためのコー
ド制約を加える変調コードが提案された。誤り事象のメ
トリックは、正しいパスに関するパス・メトリックと、
正しいパスから外れて後で再び合流するトレリス中の競
合する誤りパスに関するパス・メトリックとの差分とし
て定義されよう。ＥＰＲ４チャネルでは、パス間の最小
平方ユークリッド距離（メトリック）は４に等しい。次
に挙げるビット系列対はこの最小誤り事象メトリックを
有するトレリス・パス（ｔｒｅｌｌｉｓ ｐａｔｈ）を
有する。
るために、最も一般的な誤り事象を消去するためのコー
ド制約を加える変調コードが提案された。誤り事象のメ
トリックは、正しいパスに関するパス・メトリックと、
正しいパスから外れて後で再び合流するトレリス中の競
合する誤りパスに関するパス・メトリックとの差分とし
て定義されよう。ＥＰＲ４チャネルでは、パス間の最小
平方ユークリッド距離（メトリック）は４に等しい。次
に挙げるビット系列対はこの最小誤り事象メトリックを
有するトレリス・パス（ｔｒｅｌｌｉｓ ｐａｔｈ）を
有する。
【００１０】００１００および０１０１０ （４と混同
された２つの引き続く遷移） １１０１１および１０１０１ （先行の補数） ０１０１１および００１０１ （シフトされた３つの引
き続く遷移） １０１００および１１０１０ （先行の補数） ｘｘ０ｘｘおよびｘｘ１ｘｘ （単一ビット誤り）
された２つの引き続く遷移） １１０１１および１０１０１ （先行の補数） ０１０１１および００１０１ （シフトされた３つの引
き続く遷移） １０１００および１１０１０ （先行の補数） ｘｘ０ｘｘおよびｘｘ１ｘｘ （単一ビット誤り）
【００１１】
【発明の解決しようとする課題】最初の４つの誤りは、
３またはそれ以上の引き続く遷移が存在する時に誤りが
発生するという共通の特徴を持つ。従って、３つの引き
続く遷移（ＮＲＺＩトライビット（ｔｒｉｂｉｔｓ））
を防止する変調コードが、単一ビット誤りを除く上記の
誤りを排除できる。しかし、すべてのトライビットを除
去することはコード・レートを低速にする。従って、例
えば、１９９７年ＩＥＥＥ国際磁気会議（１９９７年４
月）に発表されたＷ．ブリス（Ｂｌｉｓｓ）による「高
密度磁気記録用の８／９レート時間変動トレリス・コー
ド」のような各種のコードでは、クワッドビットを除去
し、トライビットをコード語中の或る位置に制限するこ
とでコード・レートを確保している。
３またはそれ以上の引き続く遷移が存在する時に誤りが
発生するという共通の特徴を持つ。従って、３つの引き
続く遷移（ＮＲＺＩトライビット（ｔｒｉｂｉｔｓ））
を防止する変調コードが、単一ビット誤りを除く上記の
誤りを排除できる。しかし、すべてのトライビットを除
去することはコード・レートを低速にする。従って、例
えば、１９９７年ＩＥＥＥ国際磁気会議（１９９７年４
月）に発表されたＷ．ブリス（Ｂｌｉｓｓ）による「高
密度磁気記録用の８／９レート時間変動トレリス・コー
ド」のような各種のコードでは、クワッドビットを除去
し、トライビットをコード語中の或る位置に制限するこ
とでコード・レートを確保している。
【００１２】しかしながら、単一ビット誤りを抑制する
問題は残る。１つの方法はコード語に対して１つのパリ
ティ・ビットを加えるものであるが、この方法ではコー
ド・レートが低くなる。
問題は残る。１つの方法はコード語に対して１つのパリ
ティ・ビットを加えるものであるが、この方法ではコー
ド・レートが低くなる。
【００１３】
【課題を解決するための手段】本発明は、ヴィテルビ検
出後の後処理として、検出されたビット信号からの概念
的なサンプルと検出器入力サンプル列との差分をフィル
タに通すことによって単一ビット誤りを抑制する装置と
方法とを提供する。
出後の後処理として、検出されたビット信号からの概念
的なサンプルと検出器入力サンプル列との差分をフィル
タに通すことによって単一ビット誤りを抑制する装置と
方法とを提供する。
【００１４】これは、限られた付加的な後処理で精度を
向上できるという利点を有する。
向上できるという利点を有する。
【００１５】
【発明の実施の形態】システムの概略 図１ｂ−図１ｄに示すように、第１の好適な実施の形態
はＥＰＲ４チャネル中の単一ビット誤りを、初期のＥＰ
Ｒ４ヴィテルビ検出後の後処理によって抑制する。ポス
ト・プロセッサ１５１（詳細は図１ｃ−図１ｄ）は検出
されたビット系列を濾過し、検出前のサンプル系列を濾
過し、次に２つの濾過した系列の差を濾過して単一ビッ
ト誤りの尤度を求める。この特別な濾過作業が、ＥＥＰ
Ｒ４型のフィルタを使用しての複雑度の低い単一ビット
誤り検出を提供する。比較によって単一ビット誤りらし
いことが判明した場合には、出力の訂正が行われる。
はＥＰＲ４チャネル中の単一ビット誤りを、初期のＥＰ
Ｒ４ヴィテルビ検出後の後処理によって抑制する。ポス
ト・プロセッサ１５１（詳細は図１ｃ−図１ｄ）は検出
されたビット系列を濾過し、検出前のサンプル系列を濾
過し、次に２つの濾過した系列の差を濾過して単一ビッ
ト誤りの尤度を求める。この特別な濾過作業が、ＥＥＰ
Ｒ４型のフィルタを使用しての複雑度の低い単一ビット
誤り検出を提供する。比較によって単一ビット誤りらし
いことが判明した場合には、出力の訂正が行われる。
【００１６】第１の好適実施例 図１ｂは、ＥＰＲ４システムに追加される、ＥＥＰＲ４
型の濾過を行うポスト・プロセッサ１５１を示す、好適
な実施の形態の検出器システムの全体的なブロック図で
ある。ポスト・プロセッサ前のブロックは完全なＥＰＲ
４システムを含んでおり、ポスト・プロセッサ１５１は
独立したブロックとして機能する。ポスト・プロセッサ
１５１への２つのみの入力は５標的レベル（−２，−
１，０，１，２）ＥＰＲ４サンプル・データとＥＰＲ４
ヴィテルビ検出器からの検出されたビット列出力であ
る。この構造は、ＥＰＲ４システムを変更することなし
に、ビット誤りレート（ＢＥＲ）特性を改善するために
ポスト・プロセッサ１５１を標準的なＥＰＲ４システム
に追加することを可能とする。
型の濾過を行うポスト・プロセッサ１５１を示す、好適
な実施の形態の検出器システムの全体的なブロック図で
ある。ポスト・プロセッサ前のブロックは完全なＥＰＲ
４システムを含んでおり、ポスト・プロセッサ１５１は
独立したブロックとして機能する。ポスト・プロセッサ
１５１への２つのみの入力は５標的レベル（−２，−
１，０，１，２）ＥＰＲ４サンプル・データとＥＰＲ４
ヴィテルビ検出器からの検出されたビット列出力であ
る。この構造は、ＥＰＲ４システムを変更することなし
に、ビット誤りレート（ＢＥＲ）特性を改善するために
ポスト・プロセッサ１５１を標準的なＥＰＲ４システム
に追加することを可能とする。
【００１７】図１ｃは第１の好適な実施の形態のポスト
・プロセッサ１５１のブロック図である。ポスト・プロ
セッサのデータ・パスは２つの部分、すなわち、概念的
データ・パスとサンプル・データ・パスに分割できる。
概念的データ・パスは４個のフリップ・フロップ、２個
の乗算器（２を乗ずる）、および１個の４入力加算器を
含む。概念的データ・パスはＥＰＲ４ヴィテルビ検出器
の出力ビット列Ｘ［ｋ］（これは最初に記録されたビッ
ト列の最大尤度推定である）を、次のような出力ビット
列に関する概念的ＥＥＰＲ４サンプルを発生するフィル
タで濾過する。
・プロセッサ１５１のブロック図である。ポスト・プロ
セッサのデータ・パスは２つの部分、すなわち、概念的
データ・パスとサンプル・データ・パスに分割できる。
概念的データ・パスは４個のフリップ・フロップ、２個
の乗算器（２を乗ずる）、および１個の４入力加算器を
含む。概念的データ・パスはＥＰＲ４ヴィテルビ検出器
の出力ビット列Ｘ［ｋ］（これは最初に記録されたビッ
ト列の最大尤度推定である）を、次のような出力ビット
列に関する概念的ＥＥＰＲ４サンプルを発生するフィル
タで濾過する。
【００１８】
【数１】
【００１９】概念的ＥＥＰＲ４サンプルは概念的ＥＰＲ
４サンプルの５に対して７つの可能なレベルを有する。
ＥＥＰＲ４伝達多項式は（１−Ｄ）（１＋Ｄ）3であ
り、これは（１−Ｄ）（１＋Ｄ）2（１＋Ｄ）とも表現
できる。これはＥＰＲ４伝達多項式に（１＋Ｄ）を乗じ
たものとなっている。従って、ＥＰＲ４ヴィテルビ検出
器１２５へのサンプル入力は、それらを１＋Ｄのフィル
タで濾過することによって対応するＥＥＰＲ４サンプル
に変換することができる。こうして、ＥＰＲ４ヴィテル
ビ検出器１２５へのサンプル入力をｚ［ｋ］と表せば、
サンプル・データ・パスは
４サンプルの５に対して７つの可能なレベルを有する。
ＥＥＰＲ４伝達多項式は（１−Ｄ）（１＋Ｄ）3であ
り、これは（１−Ｄ）（１＋Ｄ）2（１＋Ｄ）とも表現
できる。これはＥＰＲ４伝達多項式に（１＋Ｄ）を乗じ
たものとなっている。従って、ＥＰＲ４ヴィテルビ検出
器１２５へのサンプル入力は、それらを１＋Ｄのフィル
タで濾過することによって対応するＥＥＰＲ４サンプル
に変換することができる。こうして、ＥＰＲ４ヴィテル
ビ検出器１２５へのサンプル入力をｚ［ｋ］と表せば、
サンプル・データ・パスは
【００２０】
【数２】
【００２１】を出力する。図１ｃは中央上部に概念的デ
ータ・パスを、また左下にサンプル・データ・パスを示
す。サンプル・データ・パスはヴィテルビ検出器１２５
を通る遅延を補償して、概念的データ・パスと同期する
ための遅延１５３を含む。
ータ・パスを、また左下にサンプル・データ・パスを示
す。サンプル・データ・パスはヴィテルビ検出器１２５
を通る遅延を補償して、概念的データ・パスと同期する
ための遅延１５３を含む。
【００２２】時刻ｋにおける誤り信号ｅ［ｋ］はサンプ
ル・データ・パス出力と、概念的データ・パス出力との
差分として定義される。すなわち、
ル・データ・パス出力と、概念的データ・パス出力との
差分として定義される。すなわち、
【００２３】
【数３】
【００２４】誤り信号ｅ［ｋ］を（１−Ｄ）（１＋Ｄ）
3フィルタに通すことによって誤り事象メトリックＥ
［ｋ］を計算する。すなわち図１ｄにブロック１５５と
して示されるように、
3フィルタに通すことによって誤り事象メトリックＥ
［ｋ］を計算する。すなわち図１ｄにブロック１５５と
して示されるように、
【００２５】
【数４】
【００２６】次に誤り事象メトリックを誤り評価ブロッ
ク１５７を通すことによって可能な信号ビット誤りの位
置を同定する。もし誤り事象メトリックＥ［ｋ］が次の
条件を満足すれば、ｋ−５出力ビットの極性を反転させ
るために誤り訂正ブロック１６１へフラッグが送られよ
う。 （１）誤り事象メトリックＥ［ｋ］は誤り系列フィルタ
へのｅ［ｋ］入力と同じ符号を有する。 （２）誤り事象メトリックＥ［ｋ］の大きさはプリセッ
ト・スレッショルドよりも大きい。 （３）誤り事象メトリックＥ［ｋ］の大きさは極大であ
る（｜Ｅ［ｋ］｜は｜Ｅ［ｋ−１］｜と｜Ｅ［ｋ＋１］
｜のどちらよりも大きい）。図１ｄは誤り評価ブロック
１５７内でこれらの条件を試験するための回路を示して
いる。
ク１５７を通すことによって可能な信号ビット誤りの位
置を同定する。もし誤り事象メトリックＥ［ｋ］が次の
条件を満足すれば、ｋ−５出力ビットの極性を反転させ
るために誤り訂正ブロック１６１へフラッグが送られよ
う。 （１）誤り事象メトリックＥ［ｋ］は誤り系列フィルタ
へのｅ［ｋ］入力と同じ符号を有する。 （２）誤り事象メトリックＥ［ｋ］の大きさはプリセッ
ト・スレッショルドよりも大きい。 （３）誤り事象メトリックＥ［ｋ］の大きさは極大であ
る（｜Ｅ［ｋ］｜は｜Ｅ［ｋ−１］｜と｜Ｅ［ｋ＋１］
｜のどちらよりも大きい）。図１ｄは誤り評価ブロック
１５７内でこれらの条件を試験するための回路を示して
いる。
【００２７】ジッタ解析 自力的解析によって、以上の好適な実施の形態の後処理
の動作を明らかにする手助けができる。一般的な単一ビ
ット誤りはパルス・ジッタから発生する。これは読み出
しヘッドに誘起されるパルスが時間的にオフセットを有
する現象である。このオフセットは対向する極性の磁気
ドメインの境界の粗さのせいで発生することがある。パ
ルス・オフセットがヴィテルビ検出器内での状態メトリ
ックの変動と結びついて単一ビットの検出誤りが生ずる
可能性がある。具体的に、正しいビット系列が．．．０
１１．．．，誤りのビット系列が．．．００１．．．，
またサンプルｚ［ｋ］が図５に示されるようになってい
ると仮定する。図５はまた、対応する概念的な訂正サン
プルと概念的な誤りサンプルも示している。すなわち、
図５は２つの概念的パルスと、それら２つの概念的パル
スの間に、ジッタによって遅延したパルスとを示してい
る。
の動作を明らかにする手助けができる。一般的な単一ビ
ット誤りはパルス・ジッタから発生する。これは読み出
しヘッドに誘起されるパルスが時間的にオフセットを有
する現象である。このオフセットは対向する極性の磁気
ドメインの境界の粗さのせいで発生することがある。パ
ルス・オフセットがヴィテルビ検出器内での状態メトリ
ックの変動と結びついて単一ビットの検出誤りが生ずる
可能性がある。具体的に、正しいビット系列が．．．０
１１．．．，誤りのビット系列が．．．００１．．．，
またサンプルｚ［ｋ］が図５に示されるようになってい
ると仮定する。図５はまた、対応する概念的な訂正サン
プルと概念的な誤りサンプルも示している。すなわち、
図５は２つの概念的パルスと、それら２つの概念的パル
スの間に、ジッタによって遅延したパルスとを示してい
る。
【００２８】図５に示されるように、Ｔをサンプリング
間隔、δを０と０．５との間の数値とした時、もしサン
プル０，１，２，１，０を有する概念的パルスがδＴだ
け遅延すれば、サンプルはおよそ０，１−１．２δ，２
−δ2，１＋１．２δ，１．２δへ変化する。ここで、
１．２の因子はパルスの両サイドの上部および下部から
離れた場所での勾配の推定値であり、またδ2はパルス
上部の曲率の推定値である。こうして、遅延したサンプ
ルと概念的な訂正サンプルとの差は０，−１．２δ，−
δ2，１．２δ，１．２δとなる。
間隔、δを０と０．５との間の数値とした時、もしサン
プル０，１，２，１，０を有する概念的パルスがδＴだ
け遅延すれば、サンプルはおよそ０，１−１．２δ，２
−δ2，１＋１．２δ，１．２δへ変化する。ここで、
１．２の因子はパルスの両サイドの上部および下部から
離れた場所での勾配の推定値であり、またδ2はパルス
上部の曲率の推定値である。こうして、遅延したサンプ
ルと概念的な訂正サンプルとの差は０，−１．２δ，−
δ2，１．２δ，１．２δとなる。
【００２９】２つの引き続く１．２δｓ（正しいパルス
の遅れたサイドに対応する）を強調するために１＋Ｄに
よって濾過する。これによって、０，−１．２δ，１．
２δ−δ2，１．２δ−δ2，２．４δ，１．２δ，０の
濾過した差分が得られ、ｅ［ｋ］に対応する。
の遅れたサイドに対応する）を強調するために１＋Ｄに
よって濾過する。これによって、０，−１．２δ，１．
２δ−δ2，１．２δ−δ2，２．４δ，１．２δ，０の
濾過した差分が得られ、ｅ［ｋ］に対応する。
【００３０】次に、検出すべきパターンのそれにほぼ等
しい形状の伝達関数を有するフィルタで濾過することに
よってこのパターンをｅ［ｋ］中で探す。−１，−２，
０，２，１のＥＥＰＲ４伝達関数はそのような形状を有
しており、またＥＥＰＲ４ハードウエアおよびソフトウ
エアが既に存在するので利用すれば便利である。このよ
うに、−１，−２，０，２，１フィルタを適用して、Ｅ
［ｋ］系列を０，−１．２δ，−３．６δ−δ2，−
１．２δ−３δ2，７．２δ−２δ2，９．６δ＋２
δ2，１．２δ＋３δ2，−６δ＋δ2，−４．８δ，−
１．２δのように発生させる。ここでδが０．５に向か
って増大するにつれて（これはパルスがサンプリング周
期の半分のオフセットに近づき、誤り確率が高いことを
意味する）、９．６δ＋δ2の項が支配的となり、δが
０から０．５に増大すると、それは０から約５に増大す
る。これは好適な実施の形態の誤り決定において条件
（２）として約５のスレッショルドを使用することを示
唆する。
しい形状の伝達関数を有するフィルタで濾過することに
よってこのパターンをｅ［ｋ］中で探す。−１，−２，
０，２，１のＥＥＰＲ４伝達関数はそのような形状を有
しており、またＥＥＰＲ４ハードウエアおよびソフトウ
エアが既に存在するので利用すれば便利である。このよ
うに、−１，−２，０，２，１フィルタを適用して、Ｅ
［ｋ］系列を０，−１．２δ，−３．６δ−δ2，−
１．２δ−３δ2，７．２δ−２δ2，９．６δ＋２
δ2，１．２δ＋３δ2，−６δ＋δ2，−４．８δ，−
１．２δのように発生させる。ここでδが０．５に向か
って増大するにつれて（これはパルスがサンプリング周
期の半分のオフセットに近づき、誤り確率が高いことを
意味する）、９．６δ＋δ2の項が支配的となり、δが
０から０．５に増大すると、それは０から約５に増大す
る。これは好適な実施の形態の誤り決定において条件
（２）として約５のスレッショルドを使用することを示
唆する。
【００３１】ジッタを受けたパルス・サンプルと概念的
な誤りサンプル（これは０，１−１．２δ、１−δ2，
−１＋１．２δ、−１＋１．２δに等しい）との間の差
分について同様な解析を行えば、Ｅ［ｋ］として０，１
−１．２δ、４−３．６δ−δ2，４−１．２δ−３
δ2，−４＋７．２δ−２δ2，−１０＋９．６δ＋２δ
2，−４＋１．２δ＋３δ2，４−６δ＋δ2，４−４．
８δ，１−１．２δが得られる。もちろん、この差分は
正しいビット・サンプルの差分に、誤りビット・サンプ
ルを加えたものに等しい。―１０＋９．６δ＋２δ2の
項が支配的であり、それの大きさはδが０から０．５に
増大するにつれて１０から約５へと減少する。これは条
件（２）のスレッショルドが５に等しく設定されること
と一致しており、誤りはこのＥ［ｋ］によって適正にフ
ラッグを与えられよう。注意すべき点はＥ［ｋ］のその
他の項は大きさが４を決して超えないということであ
る。更に、誤りビットからＥ［ｋ］への全体的な濾過は
１，４，４，−４，−１０，−４，４，４，１の係数を
有する（１−Ｄ）（１＋Ｄ）3（１−Ｄ）（１＋Ｄ）3で
ある。この係数−１０はスレッショルドのちょうど２倍
の大きさを持ち、支配的な９．６δ＋２δ2＋εと揃っ
ており、誤りビットを位置づける。事実、係数−１０の
大きさは次に大きい係数の２倍よりも大きい。
な誤りサンプル（これは０，１−１．２δ、１−δ2，
−１＋１．２δ、−１＋１．２δに等しい）との間の差
分について同様な解析を行えば、Ｅ［ｋ］として０，１
−１．２δ、４−３．６δ−δ2，４−１．２δ−３
δ2，−４＋７．２δ−２δ2，−１０＋９．６δ＋２δ
2，−４＋１．２δ＋３δ2，４−６δ＋δ2，４−４．
８δ，１−１．２δが得られる。もちろん、この差分は
正しいビット・サンプルの差分に、誤りビット・サンプ
ルを加えたものに等しい。―１０＋９．６δ＋２δ2の
項が支配的であり、それの大きさはδが０から０．５に
増大するにつれて１０から約５へと減少する。これは条
件（２）のスレッショルドが５に等しく設定されること
と一致しており、誤りはこのＥ［ｋ］によって適正にフ
ラッグを与えられよう。注意すべき点はＥ［ｋ］のその
他の項は大きさが４を決して超えないということであ
る。更に、誤りビットからＥ［ｋ］への全体的な濾過は
１，４，４，−４，−１０，−４，４，４，１の係数を
有する（１−Ｄ）（１＋Ｄ）3（１−Ｄ）（１＋Ｄ）3で
ある。この係数−１０はスレッショルドのちょうど２倍
の大きさを持ち、支配的な９．６δ＋２δ2＋εと揃っ
ており、誤りビットを位置づける。事実、係数−１０の
大きさは次に大きい係数の２倍よりも大きい。
【００３２】図６ａ−図６ｂは、ｚ［ｋ］を図５に示さ
れるように０，０．５，１．８，１．５，０．５，０に
ほぼ等しいと取った時に、以上のことを数字的に示して
いる。事実、ヴィテルビ検出器１２５によって正しいビ
ット系列が検出されれば、後処理は次のように行われよ
う。正しいの意味を下付のＣで表せば、ＸC［ｋ］系列
は０，１，１，１，．．．となろう。ＥＥＰＲ４のＹC
［ｋ］系列は０，１，３，３，１，０，０となり、誤り
ｅC［ｋ］系列は０，−０．５，−０．７，０．３，
１．０，０．５，０となり、そして誤りメトリックＥC
［ｋ］系列は０，−０．５，−１．７，−１．１，０．
６，４．４，１．１，−２．３，−２．０，−０．５と
なる。ここで（１＋Ｄ）ｚ［ｋ］が０，０．５，２．
３，３．３，２．０，０．５，０，．．．に等しいこと
を用いた。図６ａはこれらの系列を示しており、比較の
ために概念的な０，１，２，１，０のＥＰＲ４パルスも
示している。
れるように０，０．５，１．８，１．５，０．５，０に
ほぼ等しいと取った時に、以上のことを数字的に示して
いる。事実、ヴィテルビ検出器１２５によって正しいビ
ット系列が検出されれば、後処理は次のように行われよ
う。正しいの意味を下付のＣで表せば、ＸC［ｋ］系列
は０，１，１，１，．．．となろう。ＥＥＰＲ４のＹC
［ｋ］系列は０，１，３，３，１，０，０となり、誤り
ｅC［ｋ］系列は０，−０．５，−０．７，０．３，
１．０，０．５，０となり、そして誤りメトリックＥC
［ｋ］系列は０，−０．５，−１．７，−１．１，０．
６，４．４，１．１，−２．３，−２．０，−０．５と
なる。ここで（１＋Ｄ）ｚ［ｋ］が０，０．５，２．
３，３．３，２．０，０．５，０，．．．に等しいこと
を用いた。図６ａはこれらの系列を示しており、比較の
ために概念的な０，１，２，１，０のＥＰＲ４パルスも
示している。
【００３３】逆に、もしヴィテルビ検出器１２５によっ
て誤りのビット系列が検出されれば（例えば、状態メト
リック中にそれまで累積していた差分のために）、後処
理は次のようになろう。誤りの意味を下付のＥで表し
て、ＸE［ｋ］系列は０，０，１，１，１，．．．とな
ろう。ＹE［ｋ］系列は０，０，１，３，３，１，０
で、ｅE［ｋ］系列は０，０．５，１．３，０．３，−
１．０，−０．５，０、そして、ＥE［ｋ］系列は０，
０．５，２．３，２．９，−０．４，−５．６，−２．
９，１．７，２．０，０．５となろう。図６ｂはこれら
の系列を示す。
て誤りのビット系列が検出されれば（例えば、状態メト
リック中にそれまで累積していた差分のために）、後処
理は次のようになろう。誤りの意味を下付のＥで表し
て、ＸE［ｋ］系列は０，０，１，１，１，．．．とな
ろう。ＹE［ｋ］系列は０，０，１，３，３，１，０
で、ｅE［ｋ］系列は０，０．５，１．３，０．３，−
１．０，−０．５，０、そして、ＥE［ｋ］系列は０，
０．５，２．３，２．９，−０．４，−５．６，−２．
９，１．７，２．０，０．５となろう。図６ｂはこれら
の系列を示す。
【００３４】誤りフラッグを設定し、出力ビットを反転
させる基準について考えてみよう。 （１） ｅ［ｋ］とＥ［ｋ］が同じ符号を持つ。 （２） Ｅ［ｋ］がスレッショルドを超える。 （３） ｜Ｅ［ｋ］｜が極大である。
させる基準について考えてみよう。 （１） ｅ［ｋ］とＥ［ｋ］が同じ符号を持つ。 （２） Ｅ［ｋ］がスレッショルドを超える。 （３） ｜Ｅ［ｋ］｜が極大である。
【００３５】基準（１）および（３）はＥC［ｋ］値が
−１．７，４．４，および−２．３の場合、ＥE［ｋ］
値が２．９，−５．６，および２．０の場合に成立する
（０はどちらの符号に考えてもよいとする）。このよう
に、スレッショルドを約５に設定することによって、正
しく検出されたビット系列に対する誤りメトリックＥ C
［ｋ］は誤りフラッグを設定しないが、不正確に検出さ
れたビット系列に対する誤りメトリックＥE［ｋ］は誤
りフラッグを設定するということで、単一ビット誤りを
訂正することができる。
−１．７，４．４，および−２．３の場合、ＥE［ｋ］
値が２．９，−５．６，および２．０の場合に成立する
（０はどちらの符号に考えてもよいとする）。このよう
に、スレッショルドを約５に設定することによって、正
しく検出されたビット系列に対する誤りメトリックＥ C
［ｋ］は誤りフラッグを設定しないが、不正確に検出さ
れたビット系列に対する誤りメトリックＥE［ｋ］は誤
りフラッグを設定するということで、単一ビット誤りを
訂正することができる。
【００３６】他の好適な実施例 支配的な負の項（すなわち、−１．２δ−δ2）の後に
２サンプルに支配的な正の項（すなわち、２．４δ）を
有するｅ［ｋ］の基本的パターンを検出するために、−
１，−２，０，２，１のＥＥＰＲ４フィルタの代わりに
ｅ［ｋ］の他のフィルタを使用することもできる。すな
わち、−１，０，１のようなフィルタでもそのパターン
に一致するであろう。この場合には、Ｅ［ｋ］系列は
０，−１．２δ、−１．２δ−δ2，２．４δ−δ2，
３．６δ＋δ2，δ2，−２．４δ、−１．２δとなろ
う。従って、δが０から０．５へ増大するにつれて、支
配的な項（３．６δ＋δ2）は約２に近づき、従って約
２のスレッショルドを使うべきである。これは係数１，
２，−１，−４，−１，２，１を持つ（１−Ｄ）（１＋
Ｄ）3（１−Ｄ2）のような誤りビットの全体的な濾過と
一致する。こうして、最も大きい係数の半分が２であ
り、従ってスレッショルドは２とすべきである。
２サンプルに支配的な正の項（すなわち、２．４δ）を
有するｅ［ｋ］の基本的パターンを検出するために、−
１，−２，０，２，１のＥＥＰＲ４フィルタの代わりに
ｅ［ｋ］の他のフィルタを使用することもできる。すな
わち、−１，０，１のようなフィルタでもそのパターン
に一致するであろう。この場合には、Ｅ［ｋ］系列は
０，−１．２δ、−１．２δ−δ2，２．４δ−δ2，
３．６δ＋δ2，δ2，−２．４δ、−１．２δとなろ
う。従って、δが０から０．５へ増大するにつれて、支
配的な項（３．６δ＋δ2）は約２に近づき、従って約
２のスレッショルドを使うべきである。これは係数１，
２，−１，−４，−１，２，１を持つ（１−Ｄ）（１＋
Ｄ）3（１−Ｄ2）のような誤りビットの全体的な濾過と
一致する。こうして、最も大きい係数の半分が２であ
り、従ってスレッショルドは２とすべきである。
【００３７】注意すべき点は、この−１，０，１フィル
タに対して、支配的な項と次に大きい項との比率はδが
０．５に増大する時、
タに対して、支配的な項と次に大きい項との比率はδが
０．５に増大する時、
【００３８】
【数５】
【００３９】となることである。これはδが０．５に増
大する時に、−１，−２，０，２，１フィルタに対する
比率が次式となるのと合致する。
大する時に、−１，−２，０，２，１フィルタに対する
比率が次式となるのと合致する。
【００４０】
【数６】
【００４１】あるいは、サンプルｚ［ｋ］を概念的ＥＰ
Ｒ４サンプルと比較し、ＥＰＲ４によって濾過すること
によりＥ［ｋ］を発生させることもできる。この場合に
は、全体的な誤りビット濾過は（１−Ｄ）（１＋Ｄ）2
（１−Ｄ）（１＋Ｄ）2であり、これは先の
Ｒ４サンプルと比較し、ＥＰＲ４によって濾過すること
によりＥ［ｋ］を発生させることもできる。この場合に
は、全体的な誤りビット濾過は（１−Ｄ）（１＋Ｄ）2
（１−Ｄ）（１＋Ｄ）2であり、これは先の
【００４２】
【数７】
【００４３】を並べ替えたものである。
【００４４】実験結果 図７は第１の好適な実施の形態に関する実験結果を示
す。後処理を用いて出力から単一ビット誤りを除去し、
トレリス符号化によって連続的な遷移誤りを除去するこ
とによって、３．０のユーザ密度において、好適な実施
の形態のポスト・プロセッサ・システムは１６／１７コ
ードのＥＰＲ４システムに対して１ｄＢＮの利得を示
す。
す。後処理を用いて出力から単一ビット誤りを除去し、
トレリス符号化によって連続的な遷移誤りを除去するこ
とによって、３．０のユーザ密度において、好適な実施
の形態のポスト・プロセッサ・システムは１６／１７コ
ードのＥＰＲ４システムに対して１ｄＢＮの利得を示
す。
【００４５】変形例 好適な実施の形態は、実際のサンプルと検出したビット
列からの概念的サンプルとの間の濾過した差分を比較す
ることによる単一ビット誤り検出の特徴を保持しなが
ら、多様な形で修正することが可能である。例えば、ユ
ーザ・ビット密度を変更することができる、検出のため
の濾過をスレッショルドの変化に対応して変更すること
ができる等々である。
列からの概念的サンプルとの間の濾過した差分を比較す
ることによる単一ビット誤り検出の特徴を保持しなが
ら、多様な形で修正することが可能である。例えば、ユ
ーザ・ビット密度を変更することができる、検出のため
の濾過をスレッショルドの変化に対応して変更すること
ができる等々である。
【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）誤り訂正方法であって、（ａ）第１の符号化法で
情報を符号化した第１のサンプル列から情報を推定する
工程、（ｂ）（ｉ）第１の濾過後の前記サンプル列と、
（ｉｉ）前記推定された情報から第２の符号化法によっ
て生成された概念的サンプル列との間の差を比較する工
程、ここにおいて前記第２符号化法が前記第１の符号化
法のエミュレーションと前記第１濾過とを加えたもので
ある工程、および（ｃ）前記（ｂ）の比較が誤りを表示
する時に、前記（ａ）で推定された情報を訂正する工
程、を含む方法。
る。 （１）誤り訂正方法であって、（ａ）第１の符号化法で
情報を符号化した第１のサンプル列から情報を推定する
工程、（ｂ）（ｉ）第１の濾過後の前記サンプル列と、
（ｉｉ）前記推定された情報から第２の符号化法によっ
て生成された概念的サンプル列との間の差を比較する工
程、ここにおいて前記第２符号化法が前記第１の符号化
法のエミュレーションと前記第１濾過とを加えたもので
ある工程、および（ｃ）前記（ｂ）の比較が誤りを表示
する時に、前記（ａ）で推定された情報を訂正する工
程、を含む方法。
【００４７】（２）第１項記載の方法であって、ここに
おいて、（ａ）前記第１符号化法がＥＰＲ４であり、
（ｂ）前記第２符号化法がＥＥＰＲ４である、方法。
おいて、（ａ）前記第１符号化法がＥＰＲ４であり、
（ｂ）前記第２符号化法がＥＥＰＲ４である、方法。
【００４８】（３）ＥＰＲ４検出システムで、サンプル
に対して１＋Ｄを適用し、これを、検出されたＥＰＲ４
ビットに対する（１−Ｄ）（１＋Ｄ）3と比較すること
によって単一ビット誤りを除去するためのＥＥＰＲ４後
処理の装置および方法。
に対して１＋Ｄを適用し、これを、検出されたＥＰＲ４
ビットに対する（１−Ｄ）（１＋Ｄ）3と比較すること
によって単一ビット誤りを除去するためのＥＥＰＲ４後
処理の装置および方法。
図面は分かり易いように自己発見的なものとなってい
る。
る。
【図１ａ】第１の好適な実施の形態システムの模式図。
【図１ｂ】第１の好適な実施の形態システムの模式図。
【図１ｃ】第１の好適な実施の形態システムの模式図。
【図１ｄ】第１の好適な実施の形態システムの模式図。
【図２】ａ〜ｃは、部分応答のクラスＩＶのパルス。
【図３】ＥＰＲ４トレリスの１つのステージ。
【図４】ヴィテルビ検出器。
【図５】ＥＰＲ４パルス。
【図６】ａ，ｂは、後処理。
【図７】実験結果。
１０１ 誤り訂正符号化器 １０３ 変調符号化器 １１１ 磁気ディスク １１３ 読み出し／書き込みヘッド １２１ 増幅器 １２３ アナログ・デジタル変換器 １２５ ヴィテルビ検出器 １２７ 変調復号器 １２９ 誤り訂正復号器 １５１ ポスト・プロセッサ １５３ 遅延 １５５ ブロック １５７ 誤り評価ブロック １６１ 誤り訂正ブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｂ 20/18 ５７０ Ｇ１１Ｂ 20/18 ５７０Ｆ ５７２ ５７２Ｂ ５７２Ｆ Ｈ０３Ｍ 13/41 Ｈ０３Ｍ 13/41
Claims (1)
- 【請求項１】 誤り訂正方法であって、（ａ）第１の符
号化法で情報を符号化した第１のサンプル列から情報を
推定し、（ｂ）（ｉ）第１の濾過後の前記第１のサンプ
ル列と、（ｉｉ）前記推定された情報から第２の符号化
法によって生成された概念的サンプル列との間の差を比
較し、ここにおいて、前記第２の符号化法が前記第１の
符号化法に前記第１の濾過を加えてエミュレートし、お
よび（ｃ）前記（ｂ）において前記比較が誤りを表示し
た時に、前記（ａ）において推定された前記情報を訂正
すること、を備えた方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13490999P | 1999-05-19 | 1999-05-19 | |
| US134909 | 1999-05-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024519A true JP2001024519A (ja) | 2001-01-26 |
Family
ID=22465562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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