WO2005048439A1 - 直流変換装置 - Google Patents

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WO2005048439A1
WO2005048439A1 PCT/JP2004/016571 JP2004016571W WO2005048439A1 WO 2005048439 A1 WO2005048439 A1 WO 2005048439A1 JP 2004016571 W JP2004016571 W JP 2004016571W WO 2005048439 A1 WO2005048439 A1 WO 2005048439A1
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main switch
time
voltage
transformer
delay
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PCT/JP2004/016571
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English (en)
French (fr)
Inventor
Shinji Aso
Original Assignee
Sanken Electric Co., Ltd.
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Publication date
Application filed by Sanken Electric Co., Ltd. filed Critical Sanken Electric Co., Ltd.
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
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    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/34—Snubber circuits
    • H02M1/342—Active non-dissipative snubbers
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/01—Resonant DC/DC converters
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a high-efficiency, low-noise DC converter.
  • FIG. 1 shows an example of a DC converter related to FIG.
  • the DC converter shown in FIG. 1 is called an active clamp system disclosed in Japanese Patent Publication No. 2000-92829.
  • the MOSFET (hereinafter referred to as FE field) is connected to the DC power source Vin through the primary winding P1 (number of turns nl) of the transformer T.
  • a main switch Q1 that also has equal force is connected, and a series circuit composed of an auxiliary switch Q2 that also has FET and a snubber capacitor C2 is connected to both ends of the primary winding P1.
  • the main switch Q1 and the auxiliary switch Q2 are alternately switched by the PWM control of the control circuit 111.
  • the primary winding P1 of the transformer T and the secondary winding S1 of the transformer T are wound so that a common-mode voltage is generated therebetween.
  • (Turn n2) is connected to diodes D10 and D11, a rear turtle L10, a capacitor CIO, and a rectifying and smoothing circuit which is also powerful.
  • This rectifying and smoothing circuit rectifies and smoothes the voltage induced in the secondary winding S1 of the transformer T, that is, the pulse voltage controlled to be turned on and off, and outputs a DC output to the load 30.
  • the control circuit 111 generates a control signal that also serves as a norska for controlling the main switch Q1 to be turned on and off based on the output voltage to the load 30, and controls the output voltage to be a predetermined voltage.
  • the duty ratio of the control signal is controlled.
  • the DC converter includes an inverter 112, a bottom detection circuit 113, a first delay circuit 114, a second delay circuit 115, a low side driver 116, and a high side driver 117.
  • Inverter 112 inverts Q1 control signal Qlc for main switch Q1 from control circuit 111, and outputs the inverted signal to second delay circuit 115.
  • the bottom detection circuit 113 detects a minimum voltage (bottom voltage) of the main switch Q1 after the auxiliary switch Q2 is turned off, and outputs it as a bottom detection signal Btm.
  • the first delay circuit 114 generates a Q1 gate signal Qlg in which the rising timing of the Q1 control signal Qlc from the control circuit 111 is delayed until the falling timing of the bottom detection signal Btm from the bottom detection circuit 113. And outputs it to the low-side driver 116.
  • the low-side driver 116 applies the Q1 gate signal Qlg from the first delay circuit 114 to the gate of the main switch Q1 to drive the main switch Q1.
  • the second delay circuit 115 generates a Q2 gate signal Q2g obtained by delaying the rising timing of the Q2 control signal Q2c for the auxiliary switch Q2 inverted by the inverter 112 by a predetermined time, and outputs the generated signal to the high-side driver 117.
  • the high-side driver 117 drives the auxiliary switch Q2 by applying the Q2 gate signal Q2g from the second delay circuit 115 to the gate of the auxiliary switch Q2.
  • FIG. 2 shows the voltage Qlv across the main switch Q1.
  • the Q2 control signal Q2c goes to L level.
  • the auxiliary switch Q2 is turned off because the Q2 gate signal is at the Q2g force level.
  • the bottom detection signal Btm becomes H at time t.
  • the bottom value of the voltage Qlv (bottom) is detected by the bottom detection circuit 113.
  • the bottom detection signal Btm from the bottom detection circuit 113 goes to L level.
  • the Q1 gate signal Qlg which becomes H level at 32 is generated by the first delay circuit 114, and the Q1 gate signal Qlg is applied to the gate of the main switch Q1 via the low side driver 116, so that the main switch Q1 is turned on. That is, a bottom voltage switch or a zero volt switch of the main switch Q1 can be achieved.
  • the current is L10 ⁇ C10 ⁇ D11 ⁇ L10
  • the auxiliary switch Q2 is turned on by the Q2 gate signal Q2g.
  • the energy stored in the primary winding P1 of the transformer T is supplied to the capacitor C2, and the capacitor C2 is charged.
  • the energy stored in the capacitor C2 flows from C2 to Q2 to P1 to C2.
  • the auxiliary switch Q2 is turned off, the minimum value of the voltage of the main switch Q1 is detected by the bottom detection circuit 113, and the falling of the bottom detection signal Btm is detected.
  • the on-delay of the main switch Q1 is controlled so that the Q1 gate signal Qlg becomes H level at the timing. Therefore, when the delay time of the main switch Q1 changes due to the detection error of the bottom detection circuit 113 or disturbance of the detection point due to disturbance, the operation becomes extremely unstable because the Q1 gate signal Qlg of the main switch Q1 changes. Become.
  • the present invention it is possible to improve an unstable operation point due to an error of a detection point due to an error of a bottom detection circuit or a disturbance, and to eliminate an influence of a delay from a bottom detection to turning on a main switch. It is possible to provide a DC converter capable of reducing switching noise.
  • a main switch connected in series to a primary winding of a transformer and a capacitor connected to both ends of the primary winding of the transformer or both ends of the main switch.
  • a DC converter that obtains a DC output by rectifying and smoothing the voltage of the secondary winding of the transformer by a rectifying and smoothing circuit by alternately turning on and off an auxiliary switch of a series circuit having an auxiliary switch power.
  • a time difference detecting means for detecting a time until the main switch is turned on after the auxiliary switch is turned off, and an on time of the main switch is delayed based on an output of the time difference detecting means, Delay control means for controlling the switch to be turned on near the minimum voltage.
  • a main switch connected in series to a primary winding of a transformer and a capacitor connected to both ends of the primary winding of the transformer or both ends of the main switch are provided.
  • a DC converter for obtaining a DC output by rectifying and smoothing the voltage of the secondary winding of the transformer by a rectifying / smoothing circuit by alternately turning on and off the auxiliary switch of a series circuit having an auxiliary switch power.
  • Bottom detection means for detecting the minimum voltage of the main switch when the voltage of the main switch decreases after the auxiliary switch is turned off; on detection means for detecting that the main switch is turned on; A time difference detection means for detecting a time until the main switch is turned on by the on detection means; a time difference detection means for detecting a time when the minimum voltage is detected by the detection means; and an output based on the output of the time difference detection means.
  • the main switch is characterized in that it comprises a delay control means for controlling to turn on in the vicinity of the minimum voltage.
  • FIG. 1 is a circuit diagram showing an example of a related DC converter.
  • FIG. 2 is a timing chart of signals of respective units of a related DC converter.
  • FIG. 3 is a circuit configuration diagram showing a DC converter according to a first embodiment.
  • FIG. 4 is a timing chart of signals in various parts of the DC converter of the first embodiment in a steady state when the time difference detection signal becomes zero.
  • FIG. 5 is a timing chart of signals of respective units in a transient state in which the time difference detection signal approaches zero in the DC converter of the first embodiment.
  • FIG. 6 is a specific circuit configuration diagram of a time difference detection circuit, an integration circuit, a first delay circuit and a second delay circuit in the DC converter shown in FIG. 3.
  • FIG. 7 is a circuit configuration diagram showing a DC converter according to a modification of the first embodiment.
  • FIG. 8 is a timing chart showing an operation of a DC converter according to a modification of the first embodiment.
  • FIG. 9 is a circuit diagram showing a DC converter according to a second embodiment.
  • FIG. 10 is a timing chart showing the operation of the DC converter according to the second embodiment.
  • FIG. 11 is a circuit diagram showing a DC converter according to a third embodiment.
  • FIG. 12 is a specific circuit configuration diagram of a time difference detection circuit, an integration circuit, a first delay circuit, and a second delay circuit of the DC converter according to the third embodiment.
  • FIG. 13 is a timing chart showing the operation of the DC converter according to the third embodiment.
  • FIG. 14 is a circuit diagram showing a DC converter according to a fourth embodiment.
  • FIG. 15 is a structural diagram of a transformer provided in a DC converter according to a fourth embodiment.
  • FIG. 3 is a circuit configuration diagram of the DC converter of the first embodiment.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted or simplified.
  • both the main switch Q1 and the auxiliary switch Q2 have a period (dead time) in which they are off, and are turned on and off alternately by the PWM control of the control circuit 11. It has become.
  • the control circuit 11 generates a pulsed control signal for controlling the main switch Q1 to be turned on and off based on the output voltage of the load 30, and controls the output voltage of the rectifying smoothing circuit to be a predetermined voltage.
  • the duty ratio of the control signal is controlled.
  • the DC converter includes an inverter 12, a time difference detection circuit 13, a first delay circuit 14, a second delay circuit 15, a low side driver 16, a no-side driver, a side driver 17, and an integration circuit 20.
  • the inverter 12 inverts the Q1 control signal Qlc for the main switch Q1 from the control circuit 11 and outputs the inverted signal to the second delay circuit 15.
  • the time difference detection circuit 13 includes an auxiliary switch as shown in FIG. After the switch Q2 is turned off, a period from the minimum voltage (bottom voltage) of the main switch Ql to the time when the main switch Ql is turned on is detected and output as a time difference detection signal Tdf.
  • the integration circuit 20 integrates the time difference detection signal Tdf from the time difference detection circuit 13 and outputs an integrated output Int.
  • the first delay circuit 14 corresponds to the delay control means of the present invention, and receives the integral output Int of the integrating circuit 20 and the Q 1 control signal Q 1 c of the control circuit 11 and One-gate signal Qlg is generated and output to low-side driver 116. More specifically, in the first delay circuit 14, as the value of the integration output Int from the integration circuit 20 increases, the delay time from the rising time of the Q1 control signal Qlc to the rising time of the Q1 gate signal Qlg decreases. To generate the Q1 gate signal Qlg.
  • the low-side driver 16 applies the Q1 gate signal Qlg from the first delay circuit 14 to the gate of the main switch Q1 to drive the main switch Q1.
  • the second delay circuit 15 generates a Q2 gate signal Q2g obtained by delaying the rising timing of the Q2 control signal Q2c for the auxiliary switch Q2 inverted by the inverter 12 by a predetermined time, and outputs the generated signal to the high-side driver 17.
  • the gate driver 17 applies the Q2 gate signal Q2g from the second delay circuit 15 to the gate of the auxiliary switch Q2 to drive the auxiliary switch Q2.
  • FIG. 4 is a timing chart of the signals of the respective components in a steady state where the output of the time difference detection circuit 13 in the DC converter of the first embodiment is lost.
  • FIG. 5 is a timing chart of signals of various parts in a transient state in which the output of the time difference detection circuit 13 in the DC converter of the first embodiment is large and the state force is gradually reduced. 4 and 5 show the voltage Qlv across the main switch Q1.
  • Time difference detection signal Tdf From the minimum voltage of the main switch Ql (e.g., time t)
  • the integrated output Int has a value directly proportional to the magnitude of the time difference detection signal Tdf.
  • the first delay circuit 14 controls the delay time from the rising time of the Q1 control signal Qlc to the rising time of the Q1 gate signal Qlg according to the value of the integrated output Int from the integrating circuit 20 so as to shorten the delay time. I do. For example, at time t-time t, the integral output Int is relatively large, so Q1
  • the rise time t of the control signal Qlc is also the delay time until the rise time t of the Ql gate signal Qlg
  • the Q1 gate signal Qlg is supplied to the main switch via the low-side driver 16.
  • the parasitic capacitor (not shown) of the main switch Ql (between the drain and source of the FET) is generated by the energy stored in the leakage inductance between the primary winding P1 of the transformer T and the primary and secondary windings of the transformer T. Is charged to form a voltage resonance, and the voltage Qlv of the main switch Q1 rises from time t to time t.
  • the second delay circuit 15 generates a Q2 gate signal Q2g obtained by delaying the rising time of the Q2 control signal Q2c for the auxiliary switch Q2 inverted by the inverter 12 by a predetermined time.
  • the Q2 gate signal Q2g is supplied to the auxiliary switch via the high side driver 17 at time t.
  • FIG. 6 is a diagram showing a specific circuit configuration of the time difference detection circuit 13, the integration circuit 20, the first delay circuit 14, and the second delay circuit 15 in the DC converter shown in FIG.
  • the power source of the diode D1, one end of the resistor R1, one end of the capacitor C1, and the collector of the transistor Q4 are connected to the base of the transistor Q3. Is connected to the anode of diode D1, the other end of resistor R1, and the emitter of transistor Q4, and is also grounded.
  • One end of the resistor R2 and the input terminal of the inverter 131 are connected to the collector of the transistor Q3, the other end of the resistor R2 is connected to the power supply Vcc, and the output terminal of the inverter 131 is connected to the integrating circuit 20.
  • the other end of the capacitor C1 is connected to the drain of the main switch Q1.
  • the base of transistor Q4 is connected to the output terminal of inverter 12.
  • the integrating circuit 20 includes a resistor R3 and a capacitor C3 connected in series, one end of the resistor R3 is connected to the output terminal of the S inverter 131 , one end of the capacitor C3 is grounded, and the capacitor C3 and the resistor R3
  • the integration output Int is also output to the non-inverting terminal + of the error amplifier 141 of the first delay circuit 14.
  • a reference power supply Er is connected to one inverting terminal of the error amplifier 141, and an output terminal of the error amplifier 141 is connected to the anode of the diode D3 via the resistor R4.
  • the power source of the diode D3 is connected to one end of the resistor R5 and one end of the capacitor C4, the other end of the resistor R5 is connected to the power supply Vcc, and the other end of the capacitor C4 is grounded.
  • the output of the control circuit 11 is connected to the power source of the diode D2 via the buffer 142, and the anode of the diode D2 is connected to one end of the capacitor C4.
  • the connection point between resistor R5 and capacitor C4 is connected to the gate of main switch Q1 via low-side driver 16. Continued.
  • the output of the inverter 12 is connected to the force source of the diode D4 via the buffer 151, the anode of the diode D4 is connected to one end of the capacitor C5 and one end of the resistor R6, The other end of R6 is connected to power supply Vcc, and the other end of capacitor C5 is grounded.
  • the connection point between the resistor R6 and the capacitor C5 is connected to the gate of the auxiliary switch Q2 via the high side driver 17.
  • the voltage Qlv decreases.
  • the transistor Q4 since the Q2 control signal Q2c is at the L level, the transistor Q4 is turned off, a current flows in the order of Dl ⁇ Cl ⁇ Pl ⁇ Vin ⁇ GND, and the transistor Q3 is turned off.
  • the collector of the transistor Q3 becomes H level, the L terminal time difference detection signal Tdf is output from the output terminal of the inverter 131, and supplied to one end of the resistor R3 in the integration circuit 20.
  • the charging time of the capacitor C4 is shortened in accordance with the value of the integration output Int from the integration circuit 20, so that the delay time from the rising time of the Q1 control signal Qlc to the rising time of the Q1 gate signal Qlg Can be shortened. Therefore, as already described in the timing chart of FIG. 5, by delay controlling the actual rise time (on time) of the Q1 gate signal Qlg, the main switch Q1 is turned on from the minimum voltage of the main switch Q1. The time to do it approaches zero. When the time from the minimum voltage of the main switch Q1 to the time when the main switch Q1 turns on becomes zero, the timing chart shown in FIG. 4 is obtained. That is, a bottom voltage switch or a zero volt switch of the main switch Q1 can be achieved.
  • the Q1 gate signal Qlg is supplied to the main switch Q via the low-side driver 16.
  • the main switch Q1 is turned on because the voltage is applied to one gate.
  • the parasitic capacitor (not shown) of the main switch Ql (between the drain and source of the FET) is charged by the energy stored in the leakage inductance between the primary winding P1 of the transformer T and the primary and secondary windings of the transformer T. Voltage resonance is formed, and the voltage Qlv of the main switch Q1 changes at time t.
  • the transistor Q4 If the transistor Q4 is kept off, the transistor Q3 is turned on as the voltage Qlv of the main switch Q1 rises, and the output terminal power of the inverter 131 also outputs the H-level time difference detection signal Tdf. Since the voltage is supplied to one end of the resistor R3 in the integration circuit 20, the delay control by the first delay circuit 14 is disturbed. However, while the Q2 control signal Q2c is at the H level (at time t and time t), the transistor Q4 of the time difference detection circuit 13 is turned on,
  • the transistor Q3 is turned off, and the time difference detection signal Tdf maintains the L level.
  • a current flows in the order of L10 ⁇ C10 ⁇ D11 ⁇ L10, and supplies a current to the load 30.
  • the H-level Q2 control signal Q2c is supplied to the cathode of the diode D4 via the buffer 151. Input to the diode, the diode D4 is in a reverse bias state. Therefore, current flows from the power supply Vcc to the capacitor C5 via the resistor R6, and the capacitor C5 is charged. That is, the second delay circuit 15 generates the Q2 gate signal Q2g whose rising time is delayed by the delay time determined by the time constant of R6 and C5.
  • the Q2 gate signal Q2g is complemented via the high-side driver 17.
  • the auxiliary switch Q2 after the auxiliary switch Q2 is turned off, the time from the minimum voltage of the main switch Q1 to the time when the main switch Q1 is turned on is detected and integrated, Based on the integration result, the minimum voltage force of the main switch Q1 By performing feedback control so that the time until the main switch Q1 is turned on becomes zero, the error caused when using the conventional bottom detection circuit An unstable point of operation due to disturbance of the detection point due to disturbance can be improved and stable operation can be obtained.
  • the time difference detection signal Tdf output from the time difference detection circuit 13 is not output when the main switch Q1 is turned on at the minimum voltage, the time difference detection signal Tdf is controlled by the integration circuit 20 to control the main switch Q1. By controlling the signal, the main switch Q1 can be turned on near the minimum voltage. In addition, stable operation can be obtained because the integration circuit 20 is used.
  • FIG. 7 is a circuit configuration diagram of a DC converter according to a modification of the first embodiment.
  • the DC converter of the modification of the first embodiment shown in FIG. 7 differs from the DC converter of the first embodiment shown in FIG. 6 only in the time difference detection circuit.
  • the same parts as those shown in FIG. are denoted by the same reference numerals, and description thereof is omitted.
  • the base of the transistor Q3 is connected to the power source of the diode D1, one end of the resistor R1, and one end of the capacitor C1, and the emitter of the transistor Q3 is connected to the anode of the diode D1 and the resistor. Connected to the other end of R1 and grounded.
  • One end of the resistor R2 and one input terminal of the NOR gate 132 are connected to the collector of the transistor Q3, the other end of the resistor R2 is connected to the power supply Vcc, and the output terminal of the inverter 12 is connected to the other input terminal of the NOR gate 132.
  • the terminals are connected.
  • the output terminal of the NOR gate 132 is connected to the integration circuit 20.
  • the other end of the capacitor C1 is connected to the drain of the main switch Q1.
  • time difference detection At time t one time t, when voltage Qlv of main switch Q1 decreases, time difference detection
  • the transistor Q3 In the circuit 13a, a current flows in the order of Dl ⁇ Cl ⁇ Pl ⁇ Vin ⁇ GND, and the transistor Q3 is turned off. Therefore, the collector of the transistor Q3 becomes H level, and is supplied to one input terminal of the NOR gate 132 as the control signal SG1. As a result, the NOR gate 132 outputs the time difference detection signal Tdf at the output terminal power L level irrespective of the signal input to the other input terminal, and supplies it to one end of the resistor R3 in the integration circuit 20.
  • the transistor Q3 Flows, and the transistor Q3 turns on. As a result, the collector of the transistor Q3 becomes L level and is supplied to one input terminal of the NOR gate 132 as the control signal SG1. At this time, since the L-level Q2 control signal Q2c is input to the other input terminal of the NOR gate 132, the NOR gate 132 outputs the H-level time difference detection signal Tdf and outputs the resistance of the integration circuit 20. Supply to one end of R3.
  • the H level time difference detection signal Tdf is integrated.
  • the integral output Int at the connection point between the resistor R3 and the capacitor C3 becomes a higher voltage and is input to the non-inverting terminal + of the error amplifier 141.
  • a voltage corresponding to the value is obtained. That is, since the charging current is supplied in accordance with the increase in the value of the integration output Int from the integration circuit 20, the charging time of the capacitor C4 is shortened, and the rising time of the Q1 control signal Qlc and the Q1 gate signal Qlg The delay time until the rise time can be set shorter. Therefore, as described above, the delay time of the actual rise time (on time) of the Q1 gate signal Qlg is controlled so that the time until the main switch Q1 turns on approaches zero. Is adaptively controlled.
  • FIG. 9 is a circuit configuration diagram of the DC converter of the second embodiment.
  • a pulse generation circuit 21 is added to the DC converter of the modification of the first embodiment shown in FIG. The difference is that
  • the same components as those shown in FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the pulse generation circuit 21 shown in FIG. 9 forms a differentiating circuit that detects a rising edge of the Q2 control signal Q2c from the inverter 12.
  • one input terminal of the NAND gate 212 is connected to the inverter 12, and the other input terminal is connected to the inverter 12 via the integration circuit including the resistor R7 and the capacitor C6 and the inverter 211.
  • the pulse generation circuit 21 generates an L-level differential signal Df having a pulse width determined by the time constant of the resistor R7 and the capacitor C6, and outputs the signal to the arithmetic circuit 22.
  • the pulse generation circuit 21 corresponds to the subtraction means of the present invention for subtracting a constant value of the addition result by the operation circuit 22 for each ON / OFF cycle of the switch Q1.
  • the operation circuit 22 corresponds to the addition means of the present invention that adds the output of the time difference detection circuit 13a, and includes a power source of the diode D5, a resistor R3, and one end of a capacitor C3 connected in series.
  • the anode is connected to the output terminal of the NOR gate 132 of the time difference detection circuit 13a, and the other end of the capacitor C3 is grounded.
  • the connection point between the resistor R3 and the capacitor C3 is connected to one end of the resistor R8, and the other end of the resistor R8 is connected to the anode of the diode D6.
  • the power source of the diode D6 is connected to the NAND gate 212 of the pulse generation circuit 21. Output terminal. Further, the operation output Int is output from the connection point of the resistor R3 and the capacitor C3 to the non-inverting terminal + of the error amplifier 141 of the first delay circuit 14.
  • the NOR gate 132 outputs the time difference detection signal Tdf of the output terminal power L level irrespective of the signal input to the other input terminal, and supplies it to the anode of the diode D5 in the arithmetic circuit 22.
  • the transistor Q3 turns on.
  • the collector of the transistor Q3 becomes L level and is supplied to one input terminal of the NOR gate 132 as the control signal SG1.
  • the NOR gate 132 outputs the H-level time difference detection signal Tdf because the L-level Q2 control signal Q2c is input to the other input terminal, and the NOR gate 132 outputs Supply to the anode of diode D5.
  • the H-level time difference detection signal Tdf is output from the arithmetic circuit 22 until time t-time t.
  • the charging time of the capacitor C4 is shortened according to the value of the calculation output Int from the calculation circuit 22, so that the delay time from the rising time of the Q1 control signal Qlc to the rising time of the Q1 gate signal Qlg is reduced. Can be shorter. Therefore, as described above, by delay controlling the rise time (on time) of the actual Q1 gate signal Qlg, the time from the minimum voltage of the main switch Q1 to the turn on of the main switch Q1 becomes zero. It is controlled to approach.
  • the time difference detection circuit 13a outputs the L level time difference detection signal Tdf. Further, since the Q2 control signal Q2c becomes H level and the force outputs the L level differential signal Df only for a predetermined period, the pulse generation circuit 21 charges the capacitor C3 in the arithmetic circuit 22 with the resistance R8 and the diode D6. The potential at the connection point between the resistor R3 and the capacitor C3 drops. As a result, even if the norm width of the time difference detection signal Tdf to be generated next time becomes narrow, the electric charge can be easily stored in the capacitor C3.
  • the effects of the DC converter of the modified example of the first embodiment can be obtained, and the efficiency can be improved at the time of light load and light load.
  • the integrated value of the time difference detection signal Tdf can be kept constant even when the frequency changes, so that highly accurate control is possible.
  • FIG. 11 is a circuit configuration diagram of the DC converter of the third embodiment.
  • the DC converter of the third embodiment shown in FIG. 11 is different from the DC converter of the first embodiment shown in FIG. 3 in that a bottom detection circuit 113, an ON detection circuit 23, and a resistor R are added, and a time difference detection circuit is provided. 13b operates based on the outputs of the bottom detection circuit 113 and the ON detection circuit 23.
  • the same components as those shown in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the bottom detection circuit 113 detects the minimum voltage (bottom voltage) of the main switch Q1 after the auxiliary switch Q2 is turned off, and outputs the same as the bottom detection signal Btm to the time difference detection circuit 13b.
  • the resistor R is connected between the negative terminal of the DC power supply Vin and the source of the main switch Q1.
  • the ON detection circuit 23 detects that the main switch Q1 has been turned ON, and sends it to the time difference detection circuit 13b as an ON signal.
  • the time difference detection circuit 13b based on the bottom detection signal Btm from the bottom detection circuit 113 and the On signal from the ON detection circuit 23, turns off the minimum voltage (bottom voltage) of the main switch Q1 after the auxiliary switch Q2 turns off. Then, the time until the main switch Q1 is turned on is detected and output to the integration circuit 20 as a time difference detection signal Tdf.
  • FIG. 12 is a specific circuit example of the DC converter according to the third embodiment.
  • the base of the transistor Q3 is connected to the power source of the diode D1, one end of the resistor R1, and one end of the capacitor C1, and the emitter of the transistor Q3 is connected to the anode of the diode D1. Connected and grounded.
  • the collector of transistor Q3 One end of the resistor R2 is connected, and the other end of the resistor R1 and the other end of the resistor R2 are connected to the power supply Vcc.
  • the other end of the capacitor C1 is connected to the drain of the main switch Q1.
  • a reference power supply Erl is connected to one inverting terminal of the error amplifier 231 and a non-inverting terminal + is connected to a connection point between the source of the main switch Q1 and the resistor R.
  • the output terminal of the error amplifier 231 is connected to the time difference detection circuit 13b.
  • the input terminal of the inverter 241 is connected to the output terminal of the error amplifier 231 of the on detection circuit 23, and the On signal is input.
  • the output terminal of the inverter 241 is connected to the input terminal of the AND gate 243. It is connected.
  • the input terminal of the inverter 242 is connected to the collector of the transistor Q3 of the bottom detection circuit 113 to receive the bottom detection signal Btm.
  • the output terminal of the inverter 242 is connected to the input terminal of the AND gate 243.
  • the input terminal of the AND gate 243 receives the output of the inverter 241, the output of the inverter 242, and the Q1 control signal Qlc from the control circuit 11.
  • the AND gate 243 outputs the time difference detection signal Tdf to the integration circuit 20.
  • the collector of the transistor Q3 becomes H level and is supplied to the input terminal of the inverter 242 of the time difference detection circuit 13b as the bottom detection signal Btm.
  • the AND gate 243 outputs the time difference detection signal Tdf at the output terminal L level irrespective of the signal input to the other input terminals, and supplies it to one end of the resistor R3 in the integration circuit 20.
  • the bottom detection circuit 113 detects the minimum value (bottom) of the voltage Qlv.
  • the L level bottom detection signal Btm is supplied from the collector of the transistor Q3 to the input terminal of the inverter 242 of the time difference detection circuit 13b, The signal is inverted and input to the AND gate 243.
  • the on detection circuit 23 outputs an L level On signal.
  • the On signal is supplied to the input terminal of the inverter 241 of the time difference detection circuit 13b, inverted by the inverter 242, and input to the AND gate 243. Furthermore, at time t, the Q1 control signal
  • the AND gate 243 Since the signal Qlc is at the H level, the AND gate 243 outputs the H level time difference detection signal Tdf from its output terminal and supplies it to one end of the resistor R3 in the integration circuit 20.
  • the charging time of the capacitor C4 is shortened with an increase in the value of the integral output Int from the integrating circuit 20, so that the delay from the rising time of the Q1 control signal Qlc to the rising time of the Q1 gate signal Qlg.
  • the time can be shortened. Therefore, as described above, by delay-controlling the actual rise time (ON time) of the Q1 gate signal Qlg, the minimum voltage of the main switch Q1 becomes close to zero until the main switch Q1 is turned on. It is controlled as follows.
  • the voltage across the resistor R decreases, and the level of the On signal output from the error amplifier 231 becomes the level.
  • the On signal is supplied to the input terminal of the inverter 241 of the time difference detection circuit 13b, inverted by the inverter 241 and input to the AND gate 243. Between time t and time t
  • 3 5 is an AND gate 2 because the L level Q1 control signal Qlc is input to the AND gate 243.
  • the time difference detection signal Tdf output from 43 maintains the L level.
  • a DC converter according to a fourth embodiment will be described.
  • the value of the inductance of the rear turtle connected in series to the primary winding of the transformer is increased, and the auxiliary transformer that returns the energy stored in the rear turtle to the secondary side when the main switch Q1 is on is turned on. It is characterized by having provided.
  • FIG. 14 is a circuit diagram showing a DC converter according to a fourth embodiment.
  • the DC converter of the fourth embodiment shown in FIG. 14 differs from the DC converter of the first embodiment shown in FIG. 3 in the peripheral circuits of the transformer T1 and the transformer T1, and therefore only the parts thereof will be described. .
  • an auxiliary transformer is connected to a transformer T1, and the transformer T1 has a primary winding P1 (number of turns nl, and also serves as a primary winding of the auxiliary transformer T1) and a secondary winding S1 (number of turns n2) and tertiary winding S2 (number of turns n3, corresponding to the secondary winding of auxiliary transformer T1) are wound.
  • Both ends of the series circuit of the secondary winding S1 and the tertiary winding S2 of the transformer T1 are connected to a series circuit of a diode D8 and a capacitor C10.
  • a diode D7 is connected to a connection point between the secondary winding S1 and the tertiary winding S2 and a connection point between the diode D8 and the capacitor C10.
  • the primary winding P1 and the secondary winding S1 are wound in the same phase, and the primary winding P1 and the tertiary winding S2 are wound in the opposite phase.
  • the secondary winding S1 of the transformer T1 is loosely coupled to the primary winding P1, and a leakage inductance between the primary winding P1 and the secondary winding S1 causes a rear turtle (shown in the figure) to be connected in series to the transformer T1. Instead of).
  • the tertiary winding S2 of the transformer T1 is tightly coupled to the primary winding P1.
  • the value of the inductance connected in series to the primary winding P1 of the transformer T1 is increased, and the energy stored when the main switch Q1 is turned on is returned to the secondary side via the transformer T1. , Efficiency is improved.
  • the diodes D7 and D8 allow the secondary current to flow continuously during the ON and OFF periods of the main switch Q1 to be continuous. Therefore, the ripple current of the capacitor C10 also decreases.
  • FIG. 15 shows a configuration example of a transformer in which an auxiliary transformer is connected to a transformer T1.
  • the transformer shown in FIG. 15 includes a core 40 having a rectangular outer shape, and the core 40 has elongated gaps 42a and 42b parallel to the longitudinal direction of the magnetic path so as to form magnetic paths 41a, 41b and 41c. It is formed.
  • a primary winding P1 and a tertiary winding S2 are wound close to each other on a core portion 40a constituting the magnetic path 41b.
  • a slight leakage inductance is provided between the primary and tertiary windings, a pass core 40c forming a magnetic path 41a and a gap 41 are formed in the core 40, and a secondary core is formed in the outer core.
  • the winding S1 is wound. That is, the leakage inductance is increased by loosely coupling the primary winding P1 and the secondary winding S1 with the no-score 40c.
  • This leakage inductance is used as an alternative to a rear turtle (not shown).
  • two concave portions 40b are formed on the outer peripheral core and between the primary winding P1 and the secondary winding S1. Due to the concave portion 40b, the cross-sectional area of a part of the magnetic path of the outer peripheral core becomes smaller than that of the other part, and only that part is saturated, so that the core loss can be reduced.
  • a series circuit including the auxiliary switch Q2 and the capacitor C2 is connected to both ends of the primary winding P1 of the transformer.
  • it may be connected to both ends of the main switch Q1.
  • a rectified voltage unit that rectifies the AC voltage of the power supply to obtain a rectified voltage may be connected.
  • the main switch Q1 has only a parasitic capacitor.
  • a capacitor may be further connected to both ends of the main switch Q1.
  • a secondary circuit of the transformer of the DC converter of the fourth embodiment shown in FIG. 14 is used. May be.
  • the second delay circuit 15 may perform delay control like the first delay circuit 14.
  • the control signal of the main switch is generated so that the pulse disappears. Since the delay is made, an unstable point of the operation due to the error of the bottom detection circuit or the disturbance of the detection point due to a disturbance is improved, and a stable operation can be obtained. In addition, since the influence of the delay until the bottom detection power main switch is turned on can be eliminated, it is not necessary to turn on the main switch at high speed, and the switching noise can be reduced.
  • the present invention is applicable to a DC-DC conversion type power supply circuit and an AC-DC conversion type power supply circuit.

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Abstract

　トランスＴの１次巻線Ｐ１に直列に接続された主スイッチＱ１とトランスＴ の１次巻線Ｐ１の両端又は主スイッチＱ１の両端に接続され且つコンデンサＣ２及び補助スイッチＱ２からなる直列回路の補助スイッチＱ２とを交互にオン／オフさせることによりトランスＴの２次巻線Ｓ１に発生される電圧を整流平滑して直流出力を得る直流変換装置であって、補助スイッチＱ２がオフした後に主スイッチＱ１の最小電圧から主スイッチＱ１がオンするまでの時間を検出する時差検出回路１３と、時差検出回路１３の出力に基づき主スイッチＱ１のオン時刻を遅延させ、主スイッチＱ１が最小電圧の近傍でオンするように制御する第１ディレー回路１４と備える。

Description

技術分野
[0001] 本発明は、高効率、低ノイズな直流変換装置に関する。
背景技術
[0002] 図 1に関連する直流変換装置の一例を示す。図 1に示す直流変換装置は、日本国 特許公報特開 2000— 92829号に開示されるアクティブクランプ方式と呼ばれるもの 明
で、直流電源 Vinにトランス Tの 1次卷線 P1 (卷数 nl)を介して MOSFET (以下、 FE 田
Tと称する。）等力もなる主スィッチ Q1が接続され、 1次卷線 P1の両端には、 FET等 力もなる補助スィッチ Q2とスナバコンデンサ C2とからなる直列回路が接続されている 。主スィッチ Q1及び補助スィッチ Q2は、制御回路 111の PWM制御により交互にォ
[0003] また、トランス Tの 1次卷線 P 1とトランス Tの 2次卷線 S 1とは互 、に同相電圧が発生 するように卷回されており、トランス Tの 2次卷線 S1 (卷数 n2)には、ダイオード D10、 D11とリアタトル L10とコンデンサ CIOと力もなる整流平滑回路が接続されている。こ の整流平滑回路は、トランス Tの 2次卷線 S1に誘起された電圧、すなわちオン Zオフ 制御されたパルス電圧を整流平滑して直流出力を負荷 30に出力する。
[0004] 制御回路 111は、負荷 30への出力電圧に基いて、主スィッチ Q1をオン Zオフ制 御するためのノルスカもなる制御信号を生成するとともに、出力電圧が所定の電圧と なるようにその制御信号のデューティ比を制御する。
[0005] さらに、直流変換装置は、インバータ 112、ボトム検出回路 113、第 1ディレー回路 114、第 2ディレー回路 115、ローサイドドライバ 116、ハイサイドドライバ 117を備え ている。
[0006] インバータ 112は、制御回路 111からの主スィッチ Q1用の Q1制御信号 Qlcを反 転して第 2ディレー回路 115に出力する。ボトム検出回路 113は、補助スィッチ Q2が オフした後に主スィッチ Q1の最小電圧 (ボトム電圧）を検出し、ボトム検出信号 Btmと して出力する。 [0007] 第 1ディレー回路 114は、制御回路 111からの Q1制御信号 Qlcの立上りタイミング をボトム検出回路 113からのボトム検出信号 Btmの立下りタイミングまで遅延させた Q 1ゲート信号 Q lgを生成してローサイドドライバ 116に出力する。ローサイドドライバ 1 16は、第 1ディレー回路 114からの Q1ゲート信号 Qlgを主スィッチ Q1のゲートに印 カロして主スィッチ Q1を駆動する。第 2ディレー回路 115は、インバータ 112で反転し た補助スィッチ Q2用の Q2制御信号 Q2cの立上りタイミングを所定時間だけ遅延さ せた Q2ゲート信号 Q2gを生成してハイサイドドライバ 117に出力する。ハイサイドドラ ィバ 117は、第 2ディレー回路 115からの Q2ゲート信号 Q2gを補助スィッチ Q2のゲ 一トに印加して補助スィッチ Q2を駆動する。
[0008] 次に、このように構成された直流変換装置の動作を図 2に示すタイミングチャートを 参照しながら説明する。なお、図 2では、主スィッチ Q1の両端間の電圧 Qlvを示して いる。
[0009] まず、時刻 t において、制御回路 111からの Q1制御信号 Qlcが Hレベルになると
31
、 Q2制御信号 Q2cが Lレベルになる。このため、 Q2ゲート信号 Q2g力 レベルにな るため、補助スィッチ Q2がオフする。また、ボトム検出信号 Btmは時刻 t において H
31 レベルとなる。
[0010] そして、補助スィッチ Q2がオフすると、主スィッチ Q1の電圧 Qlvが減少していく。
時刻 t において、ボトム検出回路 113により電圧 Qlvの最小値 (ボトム）が検出され
32
る。このとき、ボトム検出回路 113からのボトム検出信号 Btmは Lレベルになる。
[0011] そして、ボトム検出回路 113からのボトム検出信号 Btmの立下りタイミング（時刻 t )
32 で Hレベルになる Q1ゲート信号 Qlg力 第 1ディレー回路 114により生成され、 Q1 ゲート信号 Qlgがローサイドドライバ 116を介して主スィッチ Q1のゲートに印加され るため、主スィッチ Q1がオンする。即ち、主スィッチ Q1のボトム電圧スィッチ又はゼロ ボルトスィッチが達成できる。
[0012] 主スィッチ Q1がオンすると、直流電源 Vinからトランス Tの 1次卷線 P1を介して主ス イッチ Q1に電流が流れる。このとき、整流平滑回路には、 S1→D10→L10→C10 →S1と電流が流れる。
[0013] 次に、時刻 t において、 Q1制御信号 Qlcにより、主スィッチ Q1をオフすると、トラ ンス Tの 1次卷線 PIと、トランス Tの 1次及び 2次卷線間のリーケージインダクタンスに 蓄えられたエネルギーによって主スィッチ Q1が有する寄生コンデンサ（図示せず）が 充電され電圧共振が形成される。その結果、主スィッチ Q1の電圧 Qlvが時刻 t
33一 時刻 t まで上昇する。また、整流平滑回路では、 L10→C10→D11→L10と電流が
34
流れて、負荷 30に電流を供給する。
[0014] そして、時刻 t において、 Q2ゲート信号 Q2gにより、補助スィッチ Q2をオンさせる
34
と、トランス Tの 1次卷線 P1に蓄えられたエネルギーがコンデンサ C2に供給され、コ ンデンサ C2が充電されていく。次に、コンデンサ C2に蓄えられたエネルギーは、 C2 →Q2→P1→C2に流れる。
[0015] なお、従来の直流変換装置の関連技術として、例えば日本国特許公報特開平 7— 203688号力ある。
発明の開示
[0016] このように、従来の直流変換装置にあっては、補助スィッチ Q2がオフした後に主ス イッチ Q 1の電圧の最小値をボトム検出回路 113により検出し、ボトム検出信号 Btm の立下りタイミングで Q1ゲート信号 Qlgが Hレベルとなるように、主スィッチ Q1のォ ンディレーを制御している。このため、ボトム検出回路 113の検出誤差や外乱による 検出点の乱れにより、主スィッチ Q1のディレー時間が変化した場合、主スィッチ Q1 の Q1ゲート信号 Qlgが変化するため、動作が非常に不安定となる。
[0017] また、ボトム検出から、主スィッチ Q1がオンするまでの遅れがあると、主スィッチ Q1 のオンはボトムより遅れてしまうため、ボトム検出から主スィッチ Q1をオンさせるまでの 遅れが小さくなるように回路を構成する必要があった。このため、主スィッチ Q1を高 速でオンさせる必要があり、スイッチングノイズが大きくなる等の欠点があった。
[0018] 本発明によれば、ボトム検出回路の誤差や外乱による検出点の乱れによる動作の 不安定な点を改善するとともに、ボトム検出から主スィッチをオンさせるまでの遅れの 影響をなくすことができ、スイッチングノイズを低減できる直流変換装置を提供するこ とがでさる。
[0019] 本発明の第 1の技術的側面によれば、トランスの 1次卷線に直列に接続された主ス イッチとトランスの 1次卷線の両端又は主スィッチの両端に接続され且つコンデンサ 及び補助スィッチ力 なる直列回路の補助スィッチとを交互にオン zオフさせること によりトランスの 2次卷線の電圧を整流平滑回路で整流平滑して直流出力を得る直 流変換装置であって、前記補助スィッチがオフした後に前記主スィッチの最小電圧 力 主スィッチがオンするまでの時間を検出する時差検出手段と、前記時差検出手 段の出力に基づき前記主スィッチのオン時刻を遅延させ、前記主スィッチが前記最 小電圧の近傍でオンするように制御する遅延制御手段とを備えることを特徴とする。
[0020] 本発明の第 2の技術的側面によれば、トランスの 1次卷線に直列に接続された主ス イッチとトランスの 1次卷線の両端又は主スィッチの両端に接続され且つコンデンサ 及び補助スィッチ力 なる直列回路の補助スィッチとを交互にオン Zオフさせること によりトランスの 2次卷線の電圧を整流平滑回路で整流平滑して直流出力を得る直 流変換装置であって、前記補助スィッチがオフした後に前記主スィッチの電圧が減 少していくときの前記主スィッチの最小電圧を検出するボトム検出手段と、前記主スィ ツチがオンしたことを検出するオン検出手段と、前記ボトム検出手段で最小電圧が検 出されて力 前記オン検出手段で前記主スィッチがオンしたことが検出されるまでの 時間を検出する時差検出手段と、前記時差検出手段の出力に基づき前記主スイツ チのオン時刻を遅延させ、前記主スィッチが前記最小電圧の近傍でオンするように 制御する遅延制御手段とを備えることを特徴とする。
図面の簡単な説明
[0021] [図 1]図 1は、関連する直流変換装置の一例を示す回路図である。
[図 2]図 2は、関連する直流変換装置の各部の信号のタイミングチャートである。
[図 3]図 3は、第 1実施例の直流変換装置を示す回路構成図である。
[図 4]図 4は、第 1実施例の直流変換装置における時差検出信号がゼロになった定常 時の各部の信号のタイミングチャートである。
[図 5]図 5は、第 1実施例の直流変換装置における時差検出信号がゼロに近づく過渡 状態時の各部の信号のタイミングチャートである。
[図 6]図 6は、図 3に示した直流変換装置における時差検出回路、積分回路、第 1ディ レー回路及び第 2ディレー回路の具体的な回路構成図である。
[図 7]図 7は、第 1実施例の変形例の直流変換装置を示す回路構成図である。 [図 8]図 8は、第 1実施例の変形例の直流変換装置の動作を示すタイミングチャートで ある。
[図 9]図 9は、第 2実施例の直流変換装置を示す回路構成図である。
[図 10]図 10は、第 2実施例の直流変換装置の動作を示すタイミングチャートである。
[図 11]図 11は、第 3実施例の直流変換装置を示す回路構成図である。
[図 12]図 12は、第 3実施例の直流変換装置の時差検出回路、積分回路、第 1ディレ 一回路及び第 2ディレー回路の具体的な回路構成図である。
[図 13]図 13は、第 3実施例の直流変換装置の動作を示すタイミングチャートである。
[図 14]図 14は、第 4実施例の直流変換装置を示す回路構成図である。
[図 15]図 15は、第 4実施例の直流変換装置に設けられたトランスの構造図である。 発明を実施するための最良の形態
[0022] 以下、本発明に係る直流変換装置の実施の形態を図面を参照して詳細に説明す る。
[0023] 第 1実施例
図 3は第 1実施例の直流変換装置の回路構成図である。なお、図 3においては、図 1に示した構成部分と同一部分には同一符号を付し、その説明を省略又は簡略化す る。
[0024] 図 3に示す直流変換装置において、主スィッチ Q1及び補助スィッチ Q2は、共にォ フとなる期間（デッドタイム）を有し、制御回路 11の PWM制御により交互にオン Zォ フするようになっている。制御回路 11は、負荷 30の出力電圧に基づき、主スィッチ Q 1をオン Zオフ制御するためのパルス力 なる制御信号を生成するとともに、整流平 滑回路の出力電圧が所定の電圧となるようにその制御信号のデューティ比を制御す る。
[0025] さらに、直流変換装置は、インバータ 12、時差検出回路 13、第 1ディレー回路 14、 第 2ディレー回路 15、ローサイドドライバ 16、ノ、ィサイドドライバ 17、積分回路 20を備 えている。
[0026] インバータ 12は、制御回路 11からの主スィッチ Q1用の Q1制御信号 Qlcを反転し て第 2ディレー回路 15に出力する。時差検出回路 13は、図 4に示すように、補助スィ ツチ Q2がオフした後に主スィッチ Qlの最小電圧（ボトム電圧）から主スィッチ Qlがォ ンするまでの期間を検出し、時差検出信号 Tdfとして出力する。積分回路 20は、時 差検出回路 13からの時差検出信号 Tdfを積分して積分出力 Intを出力する。
[0027] 第 1ディレー回路 14は、本発明の遅延制御手段に対応し、積分回路 20の積分出 力 Intと制御回路 11の Q 1制御信号 Q 1 cとを入力してこれらに相応する Q 1ゲート信 号 Qlgを生成し、ローサイドドライバ 116に出力する。より具体的には、第 1ディレー 回路 14は、積分回路 20からの積分出力 Intの値が大きいほど、 Q1制御信号 Qlcの 立上り時刻から Q1ゲート信号 Qlgの立上り時刻までの遅延時間がより短くなるように 適用させて Q 1ゲート信号 Q lgを生成する。
[0028] ローサイドドライバ 16は、第 1ディレー回路 14からの Q1ゲート信号 Qlgを主スイツ チ Q1のゲートに印加して主スィッチ Q1を駆動する。第 2ディレー回路 15は、インバ ータ 12で反転した補助スィッチ Q2用の Q2制御信号 Q2cの立上りタイミングを所定 時間だけ遅延させた Q2ゲート信号 Q2gを生成してハイサイドドライバ 17に出力する 。ノ、ィサイドドライバ 17は、第 2ディレー回路 15からの Q2ゲート信号 Q2gを補助スィ ツチ Q2のゲートに印加して補助スィッチ Q2を駆動する。
[0029] 次に、このように構成された直流変換装置の動作を図 4及び図 5に示すタイミングチ ヤートを参照しながら説明する。図 4は第 1実施例の直流変換装置における時差検出 回路 13の出力がなくなった定常時の各部の信号のタイミングチャートである。図 5は 第 1実施例の直流変換装置における時差検出回路 13の出力が大きい状態力も徐々 に小さくなる過渡状態での各部の信号のタイミングチャートである。なお、図 4及び図 5では、主スィッチ Q1の両端間の電圧 Qlvを示している。
[0030] まず、時刻 tにおいて、制御回路 11からの Q1制御信号 Qlcが Hレベルになると、 Q2制御信号 Q2cが Lレベルになる。このため、 Q2ゲート信号 Q2g力 レベルになり 、補助スィッチ Q2がオフする。また、時差検出信号 Tdfは時刻 tにおいて Lレベルと なる。
[0031] 補助スィッチ Q2がオフすると、主スィッチ Q1の電圧 Qlvが減少していく。時刻 tに
2 おいて、主スィッチ Q1の電圧 Qlvが最小電圧（ボトム電圧）になると、図 5に示すよう に、時差検出回路 13からの時差検出信号 Tdfは Hレベルになる。時差検出信号 Tdf は、主スィッチ Qlの最小電圧 (例えば、時刻 t )から主スィッチ Qlがオン (例えば、時
2
刻 t )するまでのパルス幅を有する。
21
[0032] さらに、時差検出回路 13からの時差検出信号 Tdfは、積分回路 20により積分され るため、積分出力 Intは、時差検出信号 Tdfの大きさに正比例した値となる。次に、第 1ディレー回路 14は、積分回路 20からの積分出力 Intの値に応じて、 Q1制御信号 Q lcの立上り時刻から Q1ゲート信号 Qlgの立上り時刻までの遅延時間を短くするよう に制御する。例えば時刻 t一時刻 t では、積分出力 Intが比較的大きいので、 Q1制
2 21
御信号 Qlcの立上り時刻 t力も Qlゲート信号 Qlgの立上り時刻 t までの遅延時間
1 21
DT1を短くするように制御する。その結果、次の周期のタイミングでは、 Q1制御信号 Qlcの立上り時刻 t力 Qlゲート信号 Qlgの立上り時刻 t までの遅延時間 DT2と
5 61
なる。さらに、その次のタイミングでは、 Q1制御信号 Qlcの立上り時刻 tから Qlゲー
9
ト信号 Qlgの立上り時刻 t までの遅延時間 DT3となる。即ち、実際の Q1ゲート信
101
号 Qlgの立上り時刻（オン時刻）を遅延制御することにより、主スィッチ Q1の最小電 圧から主スィッチ Q1がオンするまでの時間がゼロに近づく。主スィッチ Q1の最小電 圧から主スィッチ Q1がオンするまでの時間がゼロになった場合には、図 4に示すよう なタイミングチャートになる。即ち、主スィッチ Q1のボトム電圧スィッチ又はゼロボルト スィッチが達成される。
[0033] 次に、時刻 t において、 Q1ゲート信号 Qlgがローサイドドライバ 16を介して主スィ
21
ツチ Q 1のゲートに印加されるため、主スィッチ Q 1がオンする。
[0034] 主スィッチ Q1がオンすると、直流電源 Vinからトランス Tの 1次卷線 P1を介して主ス イッチ Q1に電流が流れる。このとき、整流平滑回路には、 S1→D10→L10→C10 →S1と電流が流れる。
[0035] 次に、時刻 tにおいて、 Q1制御信号 Qlcにより、主スィッチ Q1をオフさせると、トラ
3
ンス Tの 1次卷線 P1と、トランス Tの 1次 2次卷線間のリーケージインダクタンスに蓄え られたエネルギーにより主スィッチ Ql (FETのドレイン 'ソース間）が有する寄生コン デンサ（図示せず)が充電され電圧共振が形成されて、主スィッチ Q1の電圧 Qlvが 時刻 t一時刻 tまで上昇する。また、整流平滑回路では、 L10→C10→D11→L10
3 4
と電流が流れて、負荷 30に電流を供給する。 [0036] インバータ 12で反転した補助スィッチ Q2用の Q2制御信号 Q2cの立上り時刻を所 定時間だけ遅延させた Q2ゲート信号 Q2gが、第 2ディレー回路 15により生成される 。 Q2ゲート信号 Q2gは、時刻 tにおいて、ハイサイドドライバ 17を介して補助スイツ
4
チ Q2のゲートに印加されて、補助スィッチ Q2をオンさせる。このため、トランス Tの 1 次卷線 P1に蓄えられたエネルギーがコンデンサ C2に供給され、コンデンサ C2が充 電されていく。次に、コンデンサ C2に蓄えられたエネルギーは、 C2→Q2→P1→C2 【こ流れる。
[0037] 図 6は図 3に示した直流変換装置における時差検出回路 13、積分回路 20、第 1デ ィレー回路 14及び第 2ディレー回路 15の具体的な回路構成を示す図である。
[0038] 図 6に示す時差検出回路 13において、トランジスタ Q3のベースには、ダイオード D 1の力ソードと抵抗 R1の一端とコンデンサ C1の一端とトランジスタ Q4のコレクタが接 続され、トランジスタ Q3のェミッタはダイオード D1のアノードと抵抗 R1の他端とトラン ジスタ Q4のェミッタに接続されるとともに接地されている。トランジスタ Q3のコレクタに は抵抗 R2の一端とインバータ 131の入力端子とが接続され、抵抗 R2の他端は電源 Vccに接続され、インバータ 131の出力端子は積分回路 20に接続されている。コン デンサ C1の他端は主スィッチ Q1のドレインに接続されている。トランジスタ Q4のべ ースはインバータ 12の出力端子に接続されている。
[0039] 積分回路 20は、抵抗 R3とコンデンサ C3とが直列接続されてなり、抵抗 R3の一端 力 Sインバータ 131の出力端子に接続され、コンデンサ C3の一端が接地され、コンデ ンサ C3と抵抗 R3との接続点力も積分出力 Intが第 1ディレー回路 14の誤差増幅器 1 41の非反転端子 +に出力される。
[0040] 第 1ディレー回路 14において、誤差増幅器 141の反転端子一には基準電源 Erが 接続され、誤差増幅器 141の出力端子は、抵抗 R4を介してダイオード D3のアノード に接続される。ダイオード D3の力ソードは、抵抗 R5の一端及びコンデンサ C4の一端 に接続され、抵抗 R5の他端は電源 Vccに接続され、コンデンサ C4の他端は接地さ れている。制御回路 11の出力は、バッファ 142を介してダイオード D2の力ソードに接 続され、ダイオード D2のアノードはコンデンサ C4の一端に接続される。抵抗 R5とコ ンデンサ C4との接続点はローサイドドライバ 16を介して主スィッチ Q1のゲートに接 続される。
[0041] 第 2ディレー回路 15において、インバータ 12の出力はバッファ 151を介してダイォ ード D4の力ソードに接続され、ダイオード D4のアノードはコンデンサ C5の一端及び 抵抗 R6の一端に接続され、抵抗 R6の他端は電源 Vccに接続され、コンデンサ C5の 他端は接地されている。抵抗 R6とコンデンサ C5との接続点はハイサイドドライバ 17 を介して補助スィッチ Q2のゲートに接続される。
[0042] 次に、時差検出回路 13、積分回路 20、第 1ディレー回路 14及び第 2ディレー回路 15の具体的な回路の動作を含む直流変換装置の動作を図 4及び図 5に示すタイミン グチャートを参照しながら説明する。
[0043] まず、時刻 tにおいて、制御回路 11からの Q1制御信号 Qlcが Hレベルになると、 Q2制御信号 Q2cが Lレベルになる。このため、 Q2ゲート信号 Q2g力 レベルになり 、補助スィッチ Q2がオフする。
[0044] そして、補助スィッチ Q2がオフすると、時刻 t一時刻 tにおいて、主スィッチ Q1の
1 2
電圧 Qlvが減少していく。このとき、時差検出回路 13では、 Q2制御信号 Q2cが Lレ ベルであるので、トランジスタ Q4はオフされ、 Dl→Cl→Pl→Vin→GNDと電流が 流れて、トランジスタ Q3がオフする。このため、トランジスタ Q3のコレクタが Hレベル になり、インバータ 131の出力端子カゝら Lレベルの時差検出信号 Tdfが出力されて、 積分回路 20内の抵抗 R3の一端に供給される。
[0045] 次に、コンデンサ C1の放電が終了し、時刻 tにおいて、電圧 Qlvが最小値（ボトム
2
)となると、 Vin→Pl→Cl→Q3と電流が流れて、トランジスタ Q3がオンする。これに より、トランジスタ Q3のコレクタ力 レベルになり、インバータ 131の出力端子から Hレ ベルの時差検出信号 Tdfが出力されて、積分回路 20内の抵抗 R3の一端に供給さ れる。
[0046] 従って、時刻 t一時刻 t まで、 Hレベルの時差検出信号 Tdfが積分回路 20の抵抗
2 21
R3の一端に供給される。このため、抵抗 R3とコンデンサ C3との接続点力もの積分出 力 Intは、高い電圧となって、誤差増幅器 141の非反転端子 +に入力されるため、誤 差増幅器 141の出力から積分出力の値に応じた電圧が得られる。このため、この電 圧により、 R4→D3→C4と電流が流れる。即ち、コンデンサ C4には、抵抗 R5からの 電流とダイオード D3からの電流との合計電流が流れるので、コンデンサ C4の充電時 間が短くなる。
[0047] つまり、積分回路 20からの積分出力 Intの値に応じて、コンデンサ C4の充電時間 が短くなることで、 Q1制御信号 Qlcの立上り時刻から Q1ゲート信号 Qlgの立上り時 刻までの遅延時間を短くすることができる。従って、図 5のタイミングチャートで既に説 明したように、実際の Q1ゲート信号 Qlgの立上り時刻 (オン時刻）を遅延制御するこ とにより、主スィッチ Q 1の最小電圧から主スィッチ Q 1がオンするまでの時間がゼロに 近づく。主スィッチ Q1の最小電圧から主スィッチ Q1がオンするまでの時間がゼロに なった場合には、図 4に示すようなタイミングチャートになる。即ち、主スィッチ Q1のボ トム電圧スィッチ又はゼロボルトスィッチが達成できる。
[0048] 時刻 t において、 Q1ゲート信号 Qlgがローサイドドライバ 16を介して主スィッチ Q
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1のゲートに印加されるため、主スィッチ Q 1がオンする。
[0049] 主スィッチ Q1がオンすると、直流電源 Vinからトランス Tの 1次卷線 P1を介して主ス イッチ Q1に電流が流れる。このとき、整流平滑回路には、 S1→D10→L10→C10 →S1と電流が流れる。
[0050] 時刻 tにおいて、 Q1制御信号 Qlcにより、主スィッチ Q1がオフされると、トランス T
3
の 1次卷線 P1と、トランス Tの 1次 2次卷線間のリーケージインダクタンスに蓄えられた エネルギーにより主スィッチ Ql (FETのドレイン 'ソース間）が有する寄生コンデンサ（ 図示せず）が充電され電圧共振が形成されて、主スィッチ Q1の電圧 Qlvが時刻 t
3一 時刻 tまで上昇する。
4
[0051] 仮にトランジスタ Q4がオフのままであると、主スィッチ Q1の電圧 Qlvの上昇に伴つ てトランジスタ Q3がオンになり、インバータ 131の出力端子力も Hレベルの時差検出 信号 Tdfが出力されて積分回路 20内の抵抗 R3の一端に供給されるので、第 1ディレ 一回路 14による遅延制御が乱される。しかし、 Q2制御信号 Q2cが Hレベルの間（時 刻 t一時刻 tの間）は、時差検出回路 13のトランジスタ Q4はオンされるので、トラン
3 5
ジスタ Q3はオフになり、時差検出信号 Tdfは Lレベルを維持する。また、整流平滑回 路では、 L10→C10→D11→L10と電流が流れて、負荷 30に電流を供給する。
[0052] また、 Hレベルの Q2制御信号 Q2cは、バッファ 151を介してダイオード D4のカソー ドに入力されるため、ダイオード D4が逆バイアス状態となる。このため、電源 Vccから 抵抗 R6を介してコンデンサ C5に電流が流れて、コンデンサ C5が充電されていく。即 ち、 R6と C5との時定数で決定される遅延時間だけ立上り時刻を遅延させた Q2ゲー ト信号 Q2gが、第 2ディレー回路 15により生成される。
[0053] そして、 Q2ゲート信号 Q2gは、時刻 tにおいて、ハイサイドドライバ 17を介して補
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助スィッチ Q2のゲートに印加されて、補助スィッチ Q2をオンさせる。このため、トラン ス Tの 1次卷線 P1に蓄えられたエネルギーがコンデンサ C2に供給され、コンデンサ C2が充電されていく。次に、コンデンサ C2に蓄えられたエネルギーは、 C2→Q2→ P1→C2に流れる。
[0054] このように、本実施例の直流変換装置によれば、補助スィッチ Q2がオフした後に主 スィッチ Q 1の最小電圧から主スィッチ Q 1がオンするまでの時間を検出して積分し、 積分結果に基づき主スィッチ Q 1の最小電圧力 主スィッチ Q 1がオンするまでの時 間がゼロになるようにフィードバック制御することにより、従来のようなボトム検出回路 を使用した場合に生じる誤差や外乱による検出点の乱れによる動作の不安定な点を 改善し、安定な動作を得ることができる。
[0055] また、時差検出回路 13から出力される時差検出信号 Tdfは、主スィッチ Q1が最小 電圧でオンすると出力されなくなるので、時差検出信号 Tdfを積分回路 20を用いて 主スィッチ Q 1の制御信号を制御することにより、主スィッチ Q 1を最小電圧近傍でォ ンさせることができる。また、積分回路 20を用いているので、安定した動作が得られる
[0056] また、主スィッチ Q1の最小電圧から主スィッチ Q1がオンするまでの時間差を検出 しているので、主スィッチ Q1の制御信号を印加してから主スィッチ Q1がオンするま での遅れの影響をなくすことができる。その結果、主スィッチ Q1を高速でオンさせる 必要がなぐスイッチングノイズを低減できる。
[0057] 第 1実施例の変更実施例
図 7は第 1実施例の変更実施例の直流変換装置の回路構成図である。図 7に示す 第 1実施例の変形例の直流変換装置は、図 6に示す第 1実施例の直流変換装置に 対して、時差検出回路のみが異なる。以下では、図 6に示す構成部分と同一部分に は同一符号を付して、その説明は省略する。
[0058] 図 7に示す時差検出回路 13aにおいて、トランジスタ Q3のベースには、ダイオード D1の力ソードと抵抗 R1の一端とコンデンサ C1の一端が接続され、トランジスタ Q3の ェミッタはダイオード D1のアノードと抵抗 R1の他端に接続されるとともに接地されて いる。トランジスタ Q3のコレクタには抵抗 R2の一端と NORゲート 132の一方の入力 端子とが接続され、抵抗 R2の他端は電源 Vccに接続され、 NORゲート 132の他方 の入力端子にはインバータ 12の出力端子が接続されて 、る。 NORゲート 132の出 力端子は積分回路 20に接続されている。また、コンデンサ C1の他端は主スィッチ Q 1のドレインに接続されている。
[0059] このように構成された第 1実施例の変形例の直流変換装置の動作を図 8に示すタイ ミングチャートを参照しながら説明する。ここでは、時差検出回路 13aの動作を主に 説明する。
[0060] 時刻 t一時刻 tにおいて、主スィッチ Q1の電圧 Qlvが減少していくと、時差検出
1 2
回路 13aでは、 Dl→Cl→Pl→Vin→GNDと電流が流れて、トランジスタ Q3がオフ する。このため、トランジスタ Q3のコレクタが Hレベルになり、制御信号 SG1として NO Rゲート 132の一方の入力端子に供給される。これにより、 NORゲート 132は、その 他方の入力端子に入力される信号とは無関係に、出力端子力 Lレベルの時差検出 信号 Tdfを出力し、積分回路 20内の抵抗 R3の一端に供給する。
[0061] 時刻 tにおいて、電圧 Qlvが最小値（ボトム）となると、 Vin→Pl→Cl→Q3と電流
2
が流れて、トランジスタ Q3がオンする。これにより、トランジスタ Q3のコレクタが Lレべ ルになり、制御信号 SG1として NORゲート 132の一方の入力端子に供給される。こ の際、 NORゲート 132は、その他方の入力端子に Lレベルの Q2制御信号 Q2cが入 力されているので、出力端子力 Hレベルの時差検出信号 Tdfを出力し、積分回路 2 0の抵抗 R3の一端に供給する。
[0062] 従って、時刻 t一時刻 t の期間において、 Hレベルの時差検出信号 Tdfが積分回
2 21
路 20の抵抗 R3の一端に供給される。このため、抵抗 R3とコンデンサ C3との接続点 力もの積分出力 Intは、より高い電圧となって、誤差増幅器 141の非反転端子 +に入 力されるため、誤差増幅器 141の出力から積分出力の値に応じた電圧が得られる。 [0063] 即ち、積分回路 20からの積分出力 Intの値の増大に応じて充電電流が供給される ので、コンデンサ C4の充電時間が短くなり、 Q1制御信号 Qlcの立上り時刻から Q1 ゲート信号 Qlgの立上り時刻までの遅延時間をより短く設定することができる。従って 、既に説明したように、実際の Q1ゲート信号 Qlgの立上り時刻 (オン時刻）を遅延制 御することにより、主スィッチ Q1の最小電圧力 主スィッチ Q1がオンするまでの時間 がゼロに近づくように適応制御される。
[0064] このように、第 1実施例の変形例に係る直流変換装置においても、第 1実施例の直 流変換装置の効果と同様な効果が得られる。
[0065] 第 2実施例
図 9は第 2実施例の直流変換装置の回路構成図である。図 9に示す第 2実施例の 直流変換装置は、図 7に示す第 1実施例の変形例の直流変換装置に対して、パルス 生成回路 21が追加されるとともに、積分回路 20を演算回路 22に変更した点が異な る。以下では、図 7に示した構成部分と同一部分には同一符号を付して、その説明は 省略又は簡略化する。
[0066] 図 9に示すパルス生成回路 21は、インバータ 12からの Q2制御信号 Q2cの立上り エッジを検出する微分回路を構成している。パルス生成回路 21において、 NANDゲ ート 212の一方の入力端子はインバータ 12に接続され、他方の入力端子は、抵抗 R 7及びコンデンサ C6からなる積分回路並びにインバータ 211を介してインバータ 12 に接続されている。パルス生成回路 21は、抵抗 R7及びコンデンサ C6の時定数によ り決定されるパルス幅を有する Lレベルの微分信号 Dfを生成し、演算回路 22に出力 する。パルス生成回路 21は、スィッチ Q1のオン Zオフの 1周期毎に演算回路 22によ る加算結果力 一定の値を減算する本発明の減算手段に対応する。
[0067] 演算回路 22は、時差検出回路 13aの出力を加算する本発明の加算手段に対応し 、ダイオード D5の力ソードと抵抗 R3とコンデンサ C3の一端とが直列接続されてなり、 ダイオード D5のアノードは時差検出回路 13aの NORゲート 132の出力端子に接続 され、コンデンサ C3の他端は接地されている。また、抵抗 R3とコンデンサ C3との接 続点は、抵抗 R8の一端に接続され、抵抗 R8の他端はダイオード D6のアノードに接 続されている。ダイオード D6の力ソードは、パルス生成回路 21の NANDゲート 212 の出力端子に接続されている。さらに、抵抗 R3とコンデンサ C3の接続点から演算出 力 Intが第 1ディレー回路 14の誤差増幅器 141の非反転端子 +に出力される。
[0068] 次に、このように構成された第 2実施例の直流変換装置の動作を図 10に示すタイミ ングチャートを参照しながら説明する。ここでは、時差検出回路 13a、パルス生成回 路 21及び演算回路 22の動作を中心に説明する。
[0069] まず、時刻 t一時刻 tにおいて、主スィッチ Q1の電圧 Qlvが減少していくと、時差
1 2
検出回路 13aでは、 Dl→Cl→Pl→Vin→GNDと電流が流れて、トランジスタ Q3が オフする。このため、トランジスタ Q3のコレクタが Hレベルになり、制御信号 SG1とし て NORゲート 132の一方の入力端子に供給される。これにより、 NORゲート 132は、 その他方の入力端子に入力される信号とは無関係に、出力端子力 Lレベルの時差 検出信号 Tdfを出力し、演算回路 22内のダイオード D5のアノードに供給する。
[0070] 時刻 tにおいて、電圧 Qlvが最小値（ボトム）となると、 Vin→Pl→Cl→Q3と電流
2
が流れて、トランジスタ Q3がオンする。これにより、トランジスタ Q3のコレクタが Lレべ ルになり、制御信号 SG1として NORゲート 132の一方の入力端子に供給される。こ の際、 NORゲート 132は、その他方の入力端子に Lレベルの Q2制御信号 Q2cが入 力されているので、出力端子力 Hレベルの時差検出信号 Tdfを出力し、演算回路 2 2内のダイオード D5のアノードに供給する。
[0071] 従って、時刻 t一時刻 t まで、 Hレベルの時差検出信号 Tdfが演算回路 22のダイ
2 21
オード D5のアノードに供給される。このため、抵抗 R3を介してコンデンサ C3に電荷 が蓄積され、抵抗 R3とコンデンサ C3との接続点の電位が上昇する。この接続点から の演算出力 Intは、誤差増幅器 141の非反転端子 +に入力されるため、誤差増幅器 141の出力力も演算出力の値に応じた電圧が得られる。
[0072] 即ち、演算回路 22からの演算出力 Intの値に応じて、コンデンサ C4の充電時間が 短くなることで、 Q1制御信号 Qlcの立上り時刻から Q1ゲート信号 Qlgの立上り時刻 までの遅延時間を短くすることができる。従って、既に説明したように、実際の Q1ゲ ート信号 Qlgの立上り時刻（オン時刻）を遅延制御することにより、主スィッチ Q1の最 小電圧から主スィッチ Q1がオンするまでの時間がゼロに近づくように制御される。
[0073] また、 Q2制御信号 Q2cが Hレベルの間（時刻 t一時刻 tの間）は、 NORゲート 13
3 5 2の制御により、時差検出回路 13aからは Lレベルの時差検出信号 Tdfが出力される 。また、パルス生成回路 21は、 Q2制御信号 Q2cが Hレベルになって力も所定期間 だけ Lレベルの微分信号 Dfを出力するため、演算回路 22内のコンデンサ C3の電荷 は、抵抗 R8及びダイオード D6を介して放電され、抵抗 R3とコンデンサ C3の接続点 の電位は低下する。これにより、次回に発生される時差検出信号 Tdfのノルス幅が 狭くなつてもコンデンサ C3への電荷の蓄積が容易になる。
[0074] このように、第 2実施例の直流変換装置によれば、第 1実施例の変形実施例の直流 変換装置の効果が得られるとともに、さら〖こ、軽負荷時等の効率改善でスイッチング 周波数を制御した場合において、周波数が変化した場合であっても、時差検出信号 Tdfの積分値を一定にできるので、高精度な制御が可能になる。
[0075] 笫 3¾細1
図 11は第 3実施例の直流変換装置の回路構成図である。図 11に示す第 3実施例 の直流変換装置は、図 3に示す第 1実施例の直流変換装置に対して、ボトム検出回 路 113とオン検出回路 23と抵抗 Rを追加し、時差検出回路 13bは、ボトム検出回路 1 13とオン検出回路 23の出力に基づいて動作する。以下では、図 3に示す構成部分 と同一部分には同一符号を付して、その説明は省略又は簡略化する。
[0076] ボトム検出回路 113は、補助スィッチ Q2がオフした後に主スィッチ Q1の最小電圧（ ボトム電圧）を検出し、ボトム検出信号 Btmとして時差検出回路 13bに出力する。抵 抗 Rは、直流電源 Vinの負極端と主スィッチ Q1のソースとの間に接続されている。
[0077] オン検出回路 23は、主スィッチ Q1がオンされたことを検出し、 On信号として時差 検出回路 13bに送る。時差検出回路 13bは、ボトム検出回路 113からのボトム検出信 号 Btmとオン検出回路 23からの On信号とに基づいて、補助スィッチ Q2がオフした 後に主スィッチ Q1の最小電圧（ボトム電圧）力ゝら主スィッチ Q1がオンするまでの時間 を検出し、時差検出信号 Tdfとして積分回路 20に出力する。
[0078] 図 12は第 3実施例の直流変換装置の具体的な回路例である。図 12に示すボトム 検出回路 113において、トランジスタ Q3のベースには、ダイオード D1の力ソードと抵 抗 R1の一端とコンデンサ C1の一端とが接続され、トランジスタ Q3のェミッタはダイォ ード D1のアノードに接続されると共に接地されている。トランジスタ Q3のコレクタには 抵抗 R2の一端が接続され、抵抗 R1の他端及び抵抗 R2の他端は、電源 Vccに接続 されている。コンデンサ C1の他端は、主スィッチ Q1のドレインに接続されている。
[0079] オン検出回路 23において、誤差増幅器 231の反転端子一には基準電源 Erlが接 続され、非反転端子 +は主スィッチ Q1のソースと抵抗 Rとの接続点に接続されてい る。誤差増幅器 231の出力端子は、時差検出回路 13bに接続されている。
[0080] 時差検出回路 13bにおいて、インバータ 241の入力端子はオン検出回路 23の誤 差増幅器 231の出力端子に接続されて On信号が入力され、インバータ 241の出力 端子は ANDゲート 243の入力端子に接続されている。また、インバータ 242の入力 端子はボトム検出回路 113のトランジスタ Q3のコレクタに接続されてボトム検出信号 Btmが入力され、インバータ 242の出力端子は ANDゲート 243の入力端子に接続 されている。 ANDゲート 243の入力端子には、インバータ 241の出力と、インバータ 242の出力と、制御回路 11からの Q1制御信号 Qlcが入力される。 ANDゲート 243 は、時差検出信号 Tdfを積分回路 20に出力する。
[0081] このように構成された第 3実施例の直流変換装置の動作を図 13に示すタイミングチ ヤートを参照しながら説明する。ここでは、ボトム検出回路 113、オン検出回路 23、及 び時差検出回路 13bの動作を主に説明する。
[0082] まず、時刻 t一時刻 tにおいて、主スィッチ Q1の電圧 Qlvが減少していくと、ボトム
1 2
検出回路 113では、 Dl→Cl→Pl→Vin→GNDと電流が流れて、トランジスタ Q3 がオフする。このため、トランジスタ Q3のコレクタが Hレベルになり、ボトム検出信号 B tmとして時差検出回路 13bのインバータ 242の入力端子に供給される。これにより、 ANDゲート 243は、その他の入力端子に入力される信号とは無関係に、出力端子 力 Lレベルの時差検出信号 Tdfを出力し、積分回路 20内の抵抗 R3の一端に供給 する。
[0083] 次に、コンデンサ C1の放電が終了し、時刻 tにおいて、抵抗 R1から供給される電
2
流がコンデンサ C1の放電電流より大きくなると、 Vcc→Rl→Q3と電流が流れて、トラ ンジスタ Q3がオンする。このため、ボトム検出回路 113により電圧 Qlvの最小値（ボト ム）が検出される。このとき、トランジスタ Q3のコレクタから Lレベルのボトム検出信号 B tmが時差検出回路 13bのインバータ 242の入力端子に供給され、インバータ 242で 反転されて ANDゲート 243に入力される。このとき、主スィッチ Q1はオンされていな いため、オン検出回路 23は Lレベルの On信号を出力する。 On信号は、時差検出回 路 13bのインバータ 241の入力端子に供給され、インバータ 242で反転されて AND ゲート 243に入力される。さらに、時刻 tにおいては、 Q1制御信
2
号 Qlcは Hレベルになっているため、 ANDゲート 243は、その出力端子から Hレべ ルの時差検出信号 Tdfを出力し、積分回路 20内の抵抗 R3の一端に供給する。
[0084] 従って、時刻 t一時刻 t まで、 Hレベルの時差検出信号 Tdfが積分回路 20の抵抗
2 21
R3の一端に供給される。このため、抵抗 R3とコンデンサ C3との接続点力もの積分出 力 Intは、高い電圧となって、誤差増幅器 141の非反転端子 +に入力されるため、誤 差増幅器 141の出力から積分出力の値に応じた電圧が得られる。
[0085] 即ち、積分回路 20からの積分出力 Intの値の増大にともなってコンデンサ C4の充 電時間が短くなることで、 Q1制御信号 Qlcの立上り時刻から Q1ゲート信号 Qlgの 立上り時刻までの遅延時間を短くすることができる。従って、既に説明したように、実 際の Q1ゲート信号 Qlgの立上り時刻（オン時刻）を遅延制御することにより、主スイツ チ Q1の最小電圧力 主スィッチ Q1がオンするまでの時間がゼロに近づくように制御 される。
[0086] 時刻 t において、主スィッチ Q1がオンして、主スィッチ Q1に電流が流れることによ
21
り、主スィッチ Q1のソースに接続された抵抗 Rの両端に電圧が発生し、オン検出回 路 23の誤差増幅器 231の非反転端子 +に供給される。これにより、誤差増幅器 231 力も出力される On信号が Hレベルになる。 On信号は、時差検出回路 13bのインバ ータ 241の入力端子に供給され、インバータ 241で反転されて ANDゲート 243に入 力される。従って、 ANDゲート 243から出力される時差検出信号 Tdfは、主スィッチ Q1がオンされることにより Lレベルに変化する。
[0087] 時刻 tにおいて、主スィッチ Q1がオフすると、主スィッチ Q1のソースに接続された
3
抵抗 Rの両端の電圧が減少し、誤差増幅器 231から出力される On信号力 レベルに なる。 On信号は、時差検出回路 13bのインバータ 241の入力端子に供給され、イン バータ 241で反転されて ANDゲート 243に入力される。し力し、時刻 t一時刻 tの間
3 5 は、 Lレベルの Q1制御信号 Qlcが ANDゲート 243に入力されるので、 ANDゲート 2 43から出力される時差検出信号 Tdfは、 Lレベルを維持する。
[0088] このように、第 3実施例の直流変換装置においても、第 1実施例の直流変換装置の 効効果と同様な効果が得られる。
[0089] 第 4実施例
第 4実施例の直流変換装置を説明する。本実施例の直流変換装置では、トランス の 1次卷線に直列に接続されるリアタトルのインダクタンスの値を大きくし、主スィッチ Q1がオン時にリアタトルに蓄えられるエネルギーを 2次側に還流する補助トランスを 設けたことを特徴とする。
[0090] 図 14は第 4実施例の直流変換装置を示す回路構成図である。図 14に示す第 4実 施例の直流変換装置は、図 3に示す第 1実施例の直流変換装置に対して、トランス T 1及びトランス T1の周辺回路が異なるので、その部分についてのみ説明する。
[0091] 本実施例では、補助トランスをトランス T1に結合したもので、トランス T1には、 1次 卷線 P1 (卷数 nl、補助トランス T1の 1次卷線を兼用）と 2次卷線 S1 (卷数 n2)と 3次 卷線 S2 (卷数 n3、補助トランス T1の 2次卷線に対応）とが卷回されている。
[0092] トランス T1の 2次卷線 S1と 3次卷線 S2との直列回路の両端には、ダイオード D8と コンデンサ C10との直列回路が接続されている。 2次卷線 S1と 3次卷線 S2との接続 点とダイオード D8とコンデンサ C10との接続点とには、ダイオード D7が接続されてい る。 1次卷線 P1と 2次卷線 S1とは同相に卷回され、 1次卷線 P1と 3次卷線 S2とは逆 相に卷回されている。
[0093] トランス T1の 2次卷線 S1を 1次卷線 P1と疎結合させ、 1次卷線 P1及び 2次卷線 S1 間のリーケージインダクタンスにより、トランス T1に直列に接続されるリアタトル（図示 せず)を代用して 、る。トランス T1の 3次卷線 S 2を 1次卷線 P 1と密結合させて 、る。
[0094] このように構成された本実施例の直流変換装置の動作を説明する。基本的な動作 は、第 1実施例の動作と同様であり、ここでは、トランス T1の 2次側回路の動作を中心 に説明する。
[0095] まず、主スィッチ Q1をオンさせると、 Vin→Pl→Ql→Vinで電流が流れる。また、 この時刻に、トランス T1の 2次卷線 S1にも電圧が発生し、 S1→D7→C10→S1で電 流が流れる。このため、ダイオード D7の電流が直線的に増大する。 [0096] 次に、主スィッチ Qlをオフさせると、トランス T1のインダクタンスに蓄えられたエネ ルギ一は、トランス T1を介して 2次側に還流される。 2次側では、トランス T1の 3次卷 線 S2に電圧が誘起されるため、 S2→D8→C10→S1→S2と電流が流れる。このた め、ダイオード D8に電流が流れる。
[0097] このように、トランス T1の 1次卷線 P1に直列に接続されるインダクタンスの値を大き くし、主スィッチ Q1がオン時に蓄えられるエネルギーをトランス T1を介して 2次側に 還流するため、効率が良くなる。また、ダイオード D7及びダイオード D8により、主スィ ツチ Q1のオン、オフ期間に 2次側電流が流れて連続的となる。このため、コンデンサ C 10のリップル電流も減少する。
[0098] 次に、補助トランスをトランス T1に結合したトランスの構成例を図 15に示す。図 15 に示すトランスは、矩形状の外形を有するコア 40を備え、コア 40には磁路 41a, 41b , 41cを構成するように磁路の長手方向に平行に長形の間隙 42a, 42bが形成され ている。磁路 41bを構成するコア部 40aには、 1次卷線 P1と 3次卷線 S2とが近接して 卷回されている。これ〖こより、 1次及び 3次卷線間にわずかなリーケージインダクタン スを持たせ、また、コア 40には磁路 41aを構成するパスコア 40cとギャップ 41が形成 され、外周コアには 2次卷線 S1が卷回されている。即ち、ノスコア 40cにより、 1次卷 線 P1と 2次卷線 S1を疎結合させることにより、リーケージインダクタンスを大きくしてい る。このリーケージインダクタンスをリアタトル（図示せず）の代替として!/、る。
[0099] また、外周コア上で且つ 1次卷線 P1と 2次卷線 S1との間に、凹部 40bが 2箇所形成 されている。この凹部 40bにより、外周コアの磁路の一部の断面積が他の部分よりも 狭くなり、その部分のみが飽和するので、コア損失を低減できる。
[0100] このように、トランス Tのコアの形状と卷線の工夫により、トランス T1とリアタトルのェ ネルギーを 2次側に帰還する補助トランスとを一つのコア 40に結合し、ノスコア 40c を設けることにより、大きなリーケージインダクタンスを得て、トランス部分とリアタトルと を結合したので、直流変換装置を小型化、低価格ィ匕することができる。
[0101] なお、上述した第 1実施例一第 4実施例では、トランスの 1次卷線 P1の両端に、補 助スィッチ Q2とコンデンサ C2とからなる直列回路を接続したが、この直列回路は、例 えば、主スィッチ Q1の両端に接続しても良い。 [0102] また、第 1実施例一第 4実施例では、トランスの 1次卷線 P1と主スィッチ Q1とからな る直列回路に、直流電源 Vinを接続した力 例えば、この直列回路に、交流電源の 交流電圧を整流して整流電圧を得る整流電圧部を接続しても良い。
[0103] また、第 1実施例一第 4実施例では、主スィッチ Q1に寄生コンデンサのみを有して いたが、主スィッチ Q 1の両端にさらにコンデンサを接続しても良 、。
[0104] さらに、第 1実施例一第 3実施例の直流変換装置のトランスの 2次側回路に代えて、 図 14に示す第 4実施例の直流変換装置のトランスの 2次側回路を用いても良い。
[0105] また、第 2ディレー回路 15にも第 1ディレー回路 14のような遅延制御を行なっても 良い。
[0106] 発明の効果
本発明によれば、主スィッチの電圧がボトムに達してから、主スィッチがオンするま での時間差を検出して有限のパルスを生成し、そのパルスが無くなるように主スイツ チの制御信号を遅延させるので、ボトム検出回路の誤差や外乱による検出点の乱れ による動作の不安定な点を改善し、安定な動作を得ることができる。また、ボトム検出 力 主スィッチをオンさせるまでの遅れの影響をなくすことができるので、主スィッチを 高速でオンさせる必要がなく、スイッチングノイズを低減できる。
産業上の利用可能性
[0107] 本発明は、 DC— DC変換型の電源回路や AC— DC変換型の電源回路に適用可能 である。

Claims

請求の範囲
[1] 直流変換装置であって、トランスの 1次卷線に直列に接続された主スィッチとトラン スの 1次卷線の両端又は主スィッチの両端に接続され且つコンデンサ及び補助スィ ツチ力もなる直列回路の補助スィッチとを交互にオン Zオフさせることによりトランスの
2次卷線の電圧を整流平滑回路で整流平滑して直流出力を得るものが、
前記補助スィッチがオフした後に前記主スィッチの最小電圧から主スィッチがオン するまでの時間を検出する時差検出手段と
前記時差検出手段の出力に基づき前記主スィッチのオン時刻を遅延させ、前記主 スィッチが前記最小電圧の近傍でオンするように制御する遅延制御手段と を具備することを特徴とする直流変換装置。
[2] 直流変換装置であって、トランスの 1次卷線に直列に接続された主スィッチとトラン スの 1次卷線の両端又は主スィッチの両端に接続され且つコンデンサ及び補助スィ ツチ力もなる直列回路の補助スィッチとを交互にオン Zオフさせることによりトランスの 2次卷線の電圧を整流平滑回路で整流平滑して直流出力を得るものがが、 前記補助スィッチがオフした後に前記主スィッチの電圧が減少していくときの前記 主スィッチの最小電圧を検出するボトム検出手段と、
前記主スィッチがオンしたことを検出するオン検出手段と、
前記ボトム検出手段で最小電圧が検出されてから前記オン検出手段で前記主スィ ツチがオンしたことが検出されるまでの時間を検出する時差検出手段と、
前記時差検出手段の出力に基づき前記主スィッチのオン時刻を遅延させ、前記主 スィッチが前記最小電圧の近傍でオンするように制御する遅延制御手段と を具備することを特徴とする直流変換装置。
[3] 請求項 1記載の直流変換装置であって、さらに
前記時差検出手段の出力を積分する積分手段を具備し、
前記遅延制御手段は、前記積分手段の積分出力に基づき前記主スィッチのオン 時刻を遅延させ、前記主スィッチが前記最小電圧の近傍でオンするように制御する ことを特徴とする直流変換装置。
[4] 請求項 2記載の直流変換装置であって、さらに 前記時差検出手段の出力を積分する積分手段を具備し、
前記遅延制御手段は、前記積分手段の積分出力に基づき前記主スィッチのオン 時刻を遅延させ、前記主スィッチが前記最小電圧の近傍でオンするように制御する ことを特徴とする直流変換装置。
[5] 請求項 1記載の直流変換装置であって、さらに
前記時差検出手段の出力を加算する加算手段と
前記主スィッチのオン Zオフの 1周期毎に前記加算手段による加算結果力 一定 の値を減算する減算手段と
を具備し、
前記遅延制御手段は、前記加算手段の出力に基づき前記主スィッチのオン時刻を 遅延させ、前記主スィッチが前記最小電圧の近傍でオンするように制御すること を特徴とする直流変換装置。
[6] 請求項 2記載の直流変換装置であって、さらに
前記時差検出手段の出力を加算する加算手段と
前記主スィッチのオン Zオフの 1周期毎に前記加算手段による加算結果力 一定 の値を減算する減算手段と
を具備し、
前記遅延制御手段は、前記加算手段の出力に基づき前記主スィッチのオン時刻を 遅延させ、前記主スィッチが前記最小電圧の近傍でオンするように制御すること を特徴とする直流変換装置。
[7] 請求項 3記載の直流制御装置であって、
前記遅延制御手段は、
抵抗に直列に接続された遅延用コンデンサの充電時間により、前記主スィッチを オンさせる信号を所定時間だけ遅延させる遅延部と、
前記積分手段の積分出力と基準電圧との差電圧を前記遅延用コンデンサに印加 することにより、前記差電圧に応じて前記所定の遅延時間を短くさせる可変遅延部と を有し、
前記遅延用コンデンサの電圧に基づき生成される制御信号を前記主スィッチの 制御端子に印加すること
を特徴とする直流変換装置。
[8] 請求項 4の直流変換装置であって、
前記遅延制御手段は、
抵抗に直列に接続された遅延用コンデンサの充電時間により、前記主スィッチを オンさせる信号を所定時間だけ遅延させる遅延部と、
前記積分手段の積分出力と基準電圧との差電圧を前記遅延用コンデンサに印加 することにより、前記差電圧に応じて前記所定の遅延時間を短くさせる可変遅延部と を有し、
前記遅延用コンデンサの電圧に基づき生成される制御信号を前記主スィッチの 制御端子に印加することを特徴とする直流変換装置。
[9] 請求項 5記載の直流変換装置であって、
前記遅延制御手段は、
抵抗に直列に接続された遅延用コンデンサの充電時間により、前記主スィッチを オンさせる信号を所定時間だけ遅延させる遅延部と、
前記加算手段の出力と基準電圧との差電圧を前記遅延用コンデンサに印加する ことにより、前記差電圧に応じて前記所定の遅延時間を短くさせる可変遅延部とを有 し、
前記遅延用コンデンサの電圧に基づき生成される制御信号を前記主スィッチの 制御端子に印加することを特徴とする直流変換装置。
[10] 請求項 6記載の直流変換装置であって、
前記遅延制御手段は、
抵抗に直列に接続された遅延用コンデンサの充電時間により、前記主スィッチを オンさせる信号を所定時間だけ遅延させる遅延部と、
前記加算手段の出力と基準電圧との差電圧を前記遅延用コンデンサに印加する ことにより、前記差電圧に応じて前記所定の遅延時間を短くさせる可変遅延部とを有 し、
前記遅延用コンデンサの電圧に基づき生成される制御信号を前記主スィッチの 制御端子に印加することを特徴とする直流変換装置。
[11] 請求項 1記載の直流変換装置であって、さらに
直流電源又は交流電源の交流電圧を整流して整流電圧を得る整流電圧部であつ て、前記トランスの 1次卷線と前記主スィッチとからなる直列回路の両端に接続される ものを具備することを特徴とする直流変換装置。
[12] 請求項 2記載の直流変換装置であって、さらに
直流電源又は交流電源の交流電圧を整流して整流電圧を得る整流電圧部であつ て、前記トランスの 1次卷線と前記主スィッチとからなる直列回路の両端に接続される ものを具備することを特徴とする直流変換装置。
[13] 請求項 1記載の直流変換装置であって、さらに
前記トランスの 1次卷線と前記主スィッチとの間に接続されるリアタトルと、 前記主スィッチがオン時に前記リアタトルに蓄えられたエネルギーを前記主スィッチ がオフ時に 2次側に還流させる補助トランスであって、前記トランスに直列に接続され るものと
を具備することを特徴とする直流変換装置。
[14] 請求項 2記載の直流変換装置であって、さらに
前記トランスの 1次卷線と前記主スィッチとの間に接続されるリアタトルと、 前記主スィッチがオン時に前記リアタトルに蓄えられたエネルギーを前記主スィッチ がオフ時に 2次側に還流させる補助トランスであって、前記トランスに直列に接続され るものと
を具備することを特徴とする直流変換装置。
[15] 請求項 13の直流変換装置であって、
前記リアタトルは、前記トランスのコアに疎結合させて卷回された前記トランスの 1次 卷線及び 2次卷線間のリーケージインダクタンスカゝらなり、
前記トランスのコアには前記トランスの 1次卷線と前記補助トランスの 2次卷線とが密 結合させて卷回されることを特徴とする直流変換装置。
[16] 請求項 14の直流変換装置であって、
前記リアタトルは、前記トランスのコアに疎結合させて卷回された前記トランスの 1次 卷線及び 2次卷線間のリーケージインダクタンス力 なり、
前記トランスのコアには前記トランスの 1次卷線と前記補助トランスの 2次卷線とが密 結合させて巻回されることを特徴とする直流変換装置。
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