WO2005015742A1

WO2005015742A1 - クロック入出力装置

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Publication number: WO2005015742A1
Application number: PCT/JP2004/011170
Authority: WO
Inventors: Masaki Onishi; Masayu Fujiwara
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-08-08
Filing date: 2004-08-04
Publication date: 2005-02-17
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Abstract

　クロック入出力装置を、スリーステートインバータＩｖ１～Ｉｖ３と、インバータＩｖ４とによって構成する。このスリーステートインバータＩｖ１～Ｉｖ３及びインバータＩｖ４が、電源電圧側（ＶＤＤ）のトランジスタによるＯＮ抵抗と接地電圧側（０）のトランジスタによるＯＮ抵抗とを同等として、入力に対して出力を変化させる閾値電圧をＶＤＤ／２となる。よって、クロック入出録装置から出力されるクロックのデューティ比を５０％保証することができる。

Description

明細書

クロック入出力装置

技術分野

[0001] 本発明は、発振回路などで発生されたクロックを供給するクロック経路において使用されるバッファやセレクタ回路などのクロック入出力回路に関するもので、特に、論理ゲートが組み合わされて構成されるクロック入出力回路に関する。

背景技術

[0002] 従来より、発振器で生成されたクロックを別の ICなどに入力される際、 ICに入力されるクロックの波形劣化を防ぐために、発振器と ICとの間にはクロックバッファが挿入される（非特許文献 1参照）。このようなクロックバッファとして、インバータが用いられる。又、周波数の異なる複数のクロックが出力される発振器などにおいては、出力するクロックを選択するためのセレクタ回路やスィッチなどとともに構成される。

[0003] このようなセレクタ回路やスィッチとして NANDゲートや NORゲートなどの論理ゲートが用いられる。例えば、図 8のように、発振器からのクロックとクロックの出力の可否を決定するィネーブル信号とが入力される NANDゲート Naがセレクタ回路として構成され、この NANDゲート Naから出力されるクロックがバッファとして構成されるィンバータ Ivに入力される。図 8のように構成される NANDゲート Na及びインバータ Iv は、図 9のように、複数の MOSトランジスタで構成される。

[0004] 即ち、 NANDゲート Naが、ソースに直流電圧 VDDが印加される Pチャネルの M〇 Sトランジスタ Tl， Τ2と、 MOSトランジスタ Tl , Τ2のドレインにドレインが接続された Νチャネルの MOSトランジスタ Τ3と、 MOSトランジスタ Τ3のソースにドレインが接続されるとともにソースが接地された Νチャネルの MOSトランジスタ Τ4とによって構成される。この NANDゲート Naにおいて、 MOSトランジスタ T2, T3のゲートにイネーブル信号が入力されるとともに、 MOSトランジスタ Tl, T4のゲートにクロックが入力される。そして、 MOSトランジスタ T1一 T3のドレインの接続ノードが出力となる。

[0005] 又、インバーターが、ソースに直流電圧 VDDが印加された Pチャネルの MOSトランジスタ T5と、 MOSトランジスタ T5のドレインにドレインが接続されるとともにソースが接地された Nチャネルの MOSトランジスタ T6とによって構成される。このインバータ I Vにおいて、 MOSトランジスタ T1一 Τ3のドレインの接続ノードが MOSトランジスタトランジスタ Τ4, Τ5のゲートに接続されて、 NANDゲート Naからの出力が入力される。そして、 MOSトランジスタ T4, T5のドレインの接続ノードが出力となる。

非特許文献 1 :「トランジスタ技術 2001年 8月号」 CQ出版社、第 255頁一第 256頁発明の開示

発明が解決しょうとする課題

[0006] 上述のように、発振器からの出力電圧が 0— VDDの間で変化するとともに、インバータ Ivに直流電圧 VDDが印加される場合、インバータ Ivの閾値電圧が VDD/2となるように設計される。しかしながら、 NANDゲート Naにおいては、出力と電源電圧 VDDとの間に並列に接続された MOSトランジスタ Tl , T2が設置され、出力と接地電圧との間に直列に接続された M〇Sトランジスタ T3， Τ4が設置されているため、電源電圧側と接地電圧側とで設けられる MOSトランジスタによる〇Ν抵抗が不均衡となる。

[0007] 即ち、ハイとなるイネ一ブル信号が与えられて、 NANDゲート Naに入力されるクロックが出力されるとき、 M〇Sトランジスタ T2が OFFとされるとともに M〇Sトランジスタ T3が〇Nとされる。このように、ィネーブル信号がハイのとき、電源電圧側に 1つの M OSトランジスタ T1が備えられ、接地電圧側に 2つの MOSトランジスタ T3, T4が備えられた状態となるため、クロックによる閾値電圧力 SVDD/2よりも高い電圧にずれる。

[0008] このように、閾値電圧が VDD/2よりも高い NANDゲート Naと閾値電圧が VDD/ 2となるインバータ Ivとが接続されているとき、 NANDゲート Naに入力されるクロックと NANDゲート Naからの出力とインバータ Ivからの出力と力図 10のタイミングチヤ一トのような関係となる。図 10 (a)のように、 NANDゲート Naに入力されるクロックが口一（接地電圧）からハイ (VDD)に切り替わるとき、クロックの電圧が Vth ( > VDD/2 )よりも高くなると、図 10 (b)のように、 NANDゲート Naからの出力がハイからローに切り替わる。このように、 NANDゲート Naからの出力がハイからローに切り替わるとき、 NANDゲート Naからの出力が VDD/2より低くなると、図 10 (c)のように、インバータ Ivからの出力がロー力、らハイに切り替わる。 [0009] 又、図 10 (a)のように、 NANDゲート Naに入力されるクロックがハイからローに切り替わるとき、クロックの電圧が Vthよりも低くなると、図 10 (b)のように、 NANDゲート N aからの出力がローからハイに切り替わる。このように、 NANDゲート Naからの出力がロー力、らハイに切り替わるとき、 NANDゲート Naからの出力が VDD/2より高くなると、図 10 (c)のように、インバータ Ivからの出力がハイからローに切り替わる。

[0010] このように、 NANDゲート Naの閾値電圧 Vthが VDDZ2より高いので、その出力がハイからローに切り替わるタイミングと、その出力がローからハイに切り替わるタイミングとが、図 10 (b)のように異なるものとなる。よって、 NANDゲート Naに入力されるクロックのデューティ比が 50%であっても、 NANDゲート Naから出力されるクロックのデューティ比は 50%からずれてしまう。そのため、閾値電圧が VDD/2となるインバータ Ivから出力されるクロックのデューティ比も 50%からずれたものとなり、後段に接続される ICの動作に悪影響を与える。特に、このクロックのデューティ比のずれによる影響は、高速周波数のクロックを用いたときに、より顕著なものとなる。

[0011] 図 8のように、論理ゲートで構成されるセレクト回路やスィッチとバッファとによって構成された回路装置であるクロック入出力装置に対する動作確認は、配線抵抗及び配線容量を含めた回路の正確な動作速度及び論理の切替タイミングを計測するバックァノテーシヨンなどの実サンプルに近い条件でのシミュレーションによって行われる。即ち、従来は、このようなシミュレーションにより回路構成を検討し、出力されるクロック入出力回路より出力されるクロックのデューティ比を 50%とするように、装置の動作状態を保証している。

[0012] 又、このシミュレーションで保証された装置に対して、実サンプル測定では、インバータの閾値電圧を確認することで、その動作を簡易的に保証している。しかしながら、インバータの閾値電圧の確認だけでは、クロック入出力装置から出力されるクロックのデューティ比の保証に対する信頼性が低レ、。更に、各クロック入出力装置毎に、出力されるクロックのデューティ比を確認するには、各装置毎に実際に動作させてデュ一ティ比を計測する必要があり、その確認のための検查工程が煩雑なものであった。

[0013] このような問題を鑑みて、本発明は、出力するクロックのデューティ比が 50%に近い値に保証されたクロック入出力装置を提供することを目的とする。又、本発明は、出力するクロックのデューティ比を容易に測定することができるクロック入出力装置を提供することを別の目的とする。

課題を解決するための手段

[0014] 上記目的を達成するために、本発明のクロック入出力装置は、クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、前記論理ゲートが、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1/2倍の電圧値であるとともにハイ'口一'ハイインピーダンスの 3出力を行うスリーステートインバータと、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1/2倍の電圧値であるインバータと、によって構成されることを特徴とする。

[0015] このようなクロック入出力装置において、請求項 2に記載するように、前記論理ゲートの 1つ力 ¾入力 1出力の ANDゲートであり、該 ANDゲートが、入力端子が該 AND ゲートの一方の入力となる第 1スリーステートインバータと、入力端子が該 ANDゲートの他方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否力を決定する状態制御端子と入力端子とが接続される第 2スリーステートインバータと、該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該 ANDゲートの出力となる第 1インバータと、前記第 2スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第 1スリーステートインバータの状態制御端子に接続された第 2インバータと、によって構成されるものとしても構わない。

[0016] このとき、前記第 1スリーステートインバータにクロックが入力されるとともに、前記第 2スリーステートインバータにィネーブル信号が入力され、該ィネーブル信号に基づいて、入力される前記クロックを前記第 1インバータより出力することの可否が設定されるようにしても構わない。

[0017] 又、請求項 3に記載するように、前記論理ゲートの 1つが 2入力 1出力の〇Rゲートであり、該 ORゲートが、入力端子が該 ORゲートの一方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否力を決定する状態制御端子に該 O Rゲートの他方の入力が入力される第 1スリーステートインバータと、入力端子が該 O Rゲートの他方の入力となる第 2スリーステートインバータと、該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該 ORゲートの出力となる第 1インバータと、前記第 2スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第 2スリーステートインバータの状態制御端子に接続された第 2インバータと、によって構成されるものとしても構わない。

[0018] 又、請求項 4に記載するように、前記論理ゲートの 1つが、入力される選択信号に基づいて 2つのクロックから 1つのクロックを選択して出力する論理ゲートであり、該論理ゲートが、入力端子に一方のクロックが入力されるとともに、入力される信号の状態によりハイインピーダンスとするか否かを決定する状態制御端子に前記選択信号が入力される第 1スリーステートインバータと、入力端子に他方のクロックが入力される第 2 スリーステートインバータと、該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該論理ゲートの出力となる第 1 インバータと、入力端子に前記選択信号が入力されるとともに、出力端子が前記第 2 スリーステートインバータの状態制御端子に接続された第 2インバータと、によって構成されるちのとしてち構わなレ、。

[0019] 尚、このような論理ゲートは、前記一方のクロックが入力される第 1ANDゲートと、前記他方のクロックが入力されるとともに前記選択信号が入力される第 2ANDゲートと、入力される前記選択信号を反転して前記第 1ANDゲートに出力するインバータと、前記第 1及び第 2ANDゲートからの出力が入力される ORゲートによって構成されるものと等価である。このとき、前記第 1及び第 2ANDゲートを請求項 2に記載の AN Dゲートによって構成するようにするとともに、 ORゲートを請求項 3に記載の ORゲートによって構成するようにしても構わない。

[0020] この請求項 4における論理ゲートによると、前記選択信号によって、前記第 1スリーステートインバータに入力されるクロックと前記第 2スリーステートインバータに入力されるクロックとのいずれか一方が選択されて、前記第 1インバータより出力されるクロックとされる。

[0021] 請求項 2—請求項 4に記載のクロック入出力装置において、前記第 1インバータが、状態制御端子が接地されたスリーステートインバータによって構成されるものとしても構わない。

[0022] 更に、上述のクロック入出力装置において、請求項 6に記載するように、前記スリーステートインバータが、第 1電極に電源電圧が印加される第 1トランジスタと、該第 1トランジスタの第 2電極に第 1電極が接続される該第 1トランジスタと同一極性の第 2トランジスタと、該第 2トランジスタの第 2電極に第 2電極が接続される該第 1トランジスタと逆極性の第 3トランジスタと、該第 3トランジスタの第 1電極に第 2電極が接続されるとともに、第 1電極が接地される該第 1トランジスタと逆極性の第 4トランジスタと、出力端子が前記第 3トランジスタの制御電極に接続されたインバータと、を備えるとともに、前記第 1及び前記第 4トランジスタの制御電極の接続ノードが当該スリーステートインバータの入力端子として、前記第 2及び第 3トランジスタの第 2電極の接続ノードが当該スリーステートインバータの出力端子として、前記第 2トランジスタの制御電極と前記ィンバータの入力端子との接続ノードが当該スリーステートインバータの状態制御端子として、それぞれ構成されるものとしても構わない。

[0023] 更に、請求項 7に記載するように、前記クロック入出力装置の最終段に設けられるィンバータが、第 1電極に電源電圧が印加されるとともに、通常動作時には ONとされる第 5トランジスタと、該第 5トランジスタの第 2電極に第 1電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 5トランジスタと同一極性の第 6トランジスタと、該第 6トランジスタの第 2電極に第 2電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 5トランジスタと逆極性の第 7トランジスタと、該第 7トランジスタの第 1電極に第 2電極が接続され、第 1電極が接地されるとともに、通常動作時には ONとされる該第 5トランジスタと逆極性の第 8 トランジスタと、によって構成され、該クロック入出力装置から出力されるクロックのデユーティ比を計測する際、一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 6トランジスタの第 2電極及び前記第 7トランジスタの第 2電極の接続ノードとを接続する場合、前記第 5トランジスタを ONとするとともに前記第 8トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 6トランジスタの第 2電極及び前記第 7トランジスタの第 2電極の接続ノードとを接続する場合、前記第 8トランジスタを O Nとするとともに前記第 5トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測するようにしても構わない。

[0024] 又、請求項 8に記載のクロック入出力装置は、クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、該クロック入出力装置の

最終段に設けられるインバータが、第 1電極に電源電圧が印加されるとともに、通常動作時には〇Nとされる第 1トランジスタと、該第 1トランジスタの第 2電極に第 1電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 1トランジスタと同一極性の第 2トランジスタと、該第 2トランジスタの第 2電極に第 2電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 1トランジスタと逆極性の第 3トランジスタと、該第 3トランジスタの第 1電極に第 2電極が接続され、第 1電極が接地されるとともに、通常動作時には ONとされる該第 1トランジスタと逆極性の第 4トランジスタと、によって構成され、該クロック入出力装置から出力されるクロックのデューティ比を計測する際、一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 2トランジスタの第 2電極及び前記第 3トランジスタの第 2電極の接続ノードとを接続する場合、前記第 1トランジスタを ONとするとともに前記第 4トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 2トランジスタの第 2電極及び前記第 3トランジスタの第 2電極の接続ノードとを接続する場合、前記第 4トランジスタを ONとするとともに前記第 1トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測することを特徴とする。

[0025] このようなクロック入出力装置において、前記抵抗が電源電圧と接続される場合、前記抵抗を流れる電流を積分した値が所定値より大きくなつたとき、出力クロックのデユーティ比が基準値よりも小さレ、ことを表し、前記抵抗を流れる電流を積分した値が所定値より小さくなつたとき、出力クロックのデューティ比が基準値よりも大きいことを表す。又、前記抵抗が接地電圧と接続される場合、前記抵抗を流れる電流を積分した値が所定値より大きくなつたとき、出力クロックのデューティ比が基準値よりも大きいことを表し、前記抵抗を流れる電流を積分した値が所定値より小さくなつたとき、出力クロックのデューティ比が基準値よりも小さいことを表す。

[0026] 更に、上述の各クロック入出力装置は、 1つの半導体集積回路装置に構成されるものとしても構わない。

発明の効果

[0027] 本発明のクロック入出力装置は、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1/2倍の電圧値であるスリーステートインバータ及びインバータによる論理ゲートで構成されるため、入力されるクロックのデューティ比が 50%であるとき、スリーステートインバータ及びインバータから出力されるクロックのデューティ比を 50%に保持することができる。よって、 50%のデューティ比のクロックが入力されるクロック入出力装置から出力されるクロックのデューティ比を 50%として保証することができる。

[0028] 又、スリーステートインバータは、電源電圧と出力端子との間に 2つのトランジスタを直列に接続させるとともに、接地電圧と出力端子との間に 2つのトランジスタを直列に接続させてレ、るため、電源電圧側と接地電圧側のトランジスタの ON抵抗による合成抵抗を略等しいものとしている。よって、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1/2倍の電圧値とし、入力されるクロックのデューティ比が 50%であるとき、出力するクロックのデューティ比を 50%に保持することができる。

[0029] 又、クロック入出力装置最終段に設けられるインバータが、 4つの直列に接続されたトランジスタで構成され、通常動作時においては、接地電圧側及び電源電圧側それぞれのトランジスタを〇Nとし、電源電圧と出力端子との間に 2つのトランジスタを直列に接続させるとともに、接地電圧と出力端子との間に 2つのトランジスタを直列に接続させている

。よって、電源電圧側と接地電圧側のトランジスタの ON抵抗による合成抵抗を略等しいものとしている。更に、接地電圧側及び電源電圧側それぞれのトランジスタの一方を OFFとするとともに出力端子に接続した抵抗を流れる電流量を計測することで、出力するクロックのデューティ比を確認することができるため、出力保証するクロックのデューティ比を容易に検出することができる。

図面の簡単な説明

[0030] [図 1]は、本発明の第 1の実施形態のクロック入出力装置の内部構成を示す回路図である。

[図 2]は、スリーステートインバータの構成を示す回路図である。

[図 3A]は、本発明の第 1の実施形態のクロック入出力装置の別の構成と、その等価回路とを示す回路図である。

[図 3B]は、図 3Aのクロック入出力装置の等価回路とを示す回路図である。

[図 4]は、本発明の第 1の実施形態のクロック入出力装置の別の構成を示す回路図である。

[図 5]は、本発明の第 2の実施形態のクロック入出力装置の内部構成を示す回路図である。

[図 6]は、図 5のクロック入出力装置と測定装置との関係を示す回路図である。

[図 7]は、図 6の測定装置による測定結果を説明するためのタイミングチャートである。

[図 8]は、従来のクロック入出力装置の内部構成を示す論理回路図である。

[図 9]は、図 8のクロック入出力装置の内部構成を示す回路図である。

[図 10]は、図 8のクロック入出力装置の動作を示すタイミングチャートである。

符号の説明

[0031] Ivl— Iv3, Ivl l— Ivl 3, Iva スリーステートインバータ

Iv4, Iv5, Ivl4, Ivx, Ivy インバータ

発明を実施するための最良の形態

[0032] ぐ第 1の実施形態 >

本発明の第 1の実施の形態について、図面を参照して以下に説明する。図 1は、本実施形態におけるクロック入出力装置の回路構成を示す回路図である。尚、本実施形態において使用するクロック入出力装置は、図 8の回路構成によるクロック入出力装置と同一の動作を行うものとする。又、このクロック入出力装置力 1つの半導体集積回路装置に構成される。 [0033] 図 1のクロック入出力装置は、クロックが入力端子に入力されるスリーステートインバータ Ivlと、イネ一ブル信号が入力端子に入力されるスリーステートインバータ Iv2及びインバータ Iv4と、スリーステートインバータ Ivl, Iv2からの出力が入力されるスリーステートインバータ Iv3と、を備える。又、スリーステートインバータ Ivlの状態制御端子にインバータ Iv4からの出力が入力されるとともに、スリーステートインバータ Iv2の状態制御端子にィネーブル信号が入力される。更に、スリーステートインバータ Iv3の状態制御端子が接地される。

[0034] このようにクロック入出力装置が構成されるとき、スリーステートインバータ Ivl— Iv3 はそれぞれ図 2のように構成される。即ち、図 2のスリーステートインバータ Iva (図 1のスリーステートインバータ Ivl— Iv3に相当する）は、直流電圧 VDDがソースに印加される Pチャネルの MOSトランジスタ Taと、 M〇Sトランジスタ Taのドレインにソースが接続される Pチャネルの M〇Sトランジスタ Tbと、 M〇Sトランジスタ Tbのドレインにドレインが接続される Nチャネルの MOSトランジスタ Tcと、 M

OSトランジスタ Tcのソースにドレインが接続されるとともにソースが接地される Nチヤネルの MOSトランジスタ Tdと、 MOSトランジスタ Tcのゲートに出力端子が接続されたインバータ Ivxと、を備える。

[0035] 又、図 2のスリーステートインバータ Ivaにおいて、 MOSトランジスタ Ta, Tdのゲートの接続ノードが入力端子として構成され、又、 MOSトランジスタ Tbのゲートとインバータ Ivxの入力端子との接続ノードが状態制御端子として構成され、又、 MOSトランジスタ Tb, Tcのドレインの接続ノードが出力端子として構成される。よって、状態制御端子にハイ (VDD)となる信号が入力されたとき、 MOSトランジスタ Tbのゲートにハイが入力されるとともに、 M〇Sトランジスタ Tcのゲートにインバータ Ivxを介してロー（接地電圧）が入力される。よって、 M〇Sトランジスタ Tb, Tcがともに OFFとなるため、スリーステートインバータ Ivaの出力端子からの出力がハイインピーダンス状態となる。

[0036] 又、状態制御端子にローとなる信号が入力されたとき、 M〇Sトランジスタ Tbのグートにローが入力されるとともに、 M〇Sトランジスタ Tcのゲートにインバータ Ivxを介してハイが入力される。よって、 MOSトランジスタ Tb， Tcがともに ONとなる。そのため、入力端子にハイとなる信号が入力されたとき、 M〇Sトランジスタ Ta, Tdのゲートにハィが入力されて、 M〇Sトランジスタ Taが OFFとなるとともに、 MOSトランジスタ Tdが ONとなり、出力端子からローとなる信号が出力される。又、入力端子にローとなる信号が入力されたとき、 MOSトランジスタ Ta, Tdのゲートにローが入力されて、 MOSトランジスタ Taが〇Nとなるとともに、 M〇Sトランジスタ Tdが OFFとなり、出力端子からハイとなる信号が出力される。

[0037] このように、スリーステートインバータ Ivaでは、状態制御端子にローが入力されるとき、入力端子に入力される信号が反転されて出力端子より出力される。そして、状態制御端子にローが入力されて MOSトランジスタ Tb， Tcが ONとされるとき、出力端子と電源電圧 VDDとの間に 2つの MOSトランジスタ Ta, Tbが直列に接続されるとともに、出力端子と接地電圧との間に 2つの MOSトランジスタ Tc, Tdが直列に接続されるため、電源電圧側と接地電圧側とにおける M〇Sトランジスタによる ON抵抗が同等となる。よって、スリステートインバータ Ivaにおける閾値電圧は略 VDD/2である。

[0038] 図 1のスリーステートインバータ Ivl— Iv3の構成力図 2のスリーステートインバータ Ivaと同様の構成とされるため、ィネーブル信号力 Sハイのとき、状態制御端子にハイのィネーブル信号が入力されるスリーステートインバータ Iv2の出力端子がハイインピーダンス状態となる。又、ハイのィネーブル信号がインバータ Iv4で反転されて出力され、ローの信号力 Sスリーステートインバータ Ivlの状態制御端子に入力されるため、スリ一ステートインバータ Ivlからは、入力されるクロックを反転した反転クロック力 S出力される。更に、このとき、スリーステートインバータ Iv3の状態制御端子が接地されているため、スリーステートインバータ Ivlからの反転クロックを反転したクロックがスリーステートインバータ Iv3の出力端子より出力される。

[0039] 又、ィネーブル信号がローのとき、ローのィネーブル信号がインバータ Iv4で反転されて出力され、ハイの信号力 Sスリーステートインバータ Ivlの状態制御端子に入力されるため、スリーステートインバータ Ivlの出力端子がハイインピーダンス状態となる。又、状態制御端子にローのィネーブル信号が入力されるスリーステートインバータ Iv 2は、ローのィネーブル信号が入力端子にも入力されるため、出力端子からは反転したハイの信号を出力する。更に、このとき、スリーステートインバータ Iv3の状態制御端子が接地されているため、スリーステートインバータ Iv2から出力されるハイの信号を反転

したローの信号がスリーステートインバータ Iv3の出力端子より出力される。

[0040] このように、図 1に示すクロック入出力装置において、スリーステートインバータ Ivl, Iv2及びインバータ Iv4によって、図 8における NANDゲート Naと同様の動作を行うゲート回路が構成されるとともに、スリーステートインバータ Iv3によって、図 8におけるインバータ Ivと同様の動作を行うゲート回路が構成される。即ち、この図 1に示すクロック入出力装置は、 ANDゲートと同様の動作を行うゲート回路としても使用可能である。

[0041] このように、スリーステートインバータ Ivl— Iv3によって構成されるとき、ィネーブル信号をハイとして、クロックが入力されるスリーステートインバータ Ivl— Iv3それぞれの閾値電圧が、図 2のスリーステートインバータ Ivaにおいて説明したように、略 VDD /2である。そのため、デューティ比が 50%となるクロックが図 1のクロック入出力装置に入力される際、スリーステートインバータ Ivlから出力される反転クロックのデューティ比を 50%ととすることができる。

[0042] 又、デューティ比が 50%となる反転クロックがスリーステートインバータ Ivlからスリ一ステートインバータ Iv3に入力されるため、スリーステートインバータ Iv3から出力されるクロックのデューティ比を 50%とすることができる。よって、図 1のように構成されるクロック入出力装置において、出力するクロックのデューティ比を 50%に保証することが可能である。又、インバータ Iv4においても、図 9のように構成されるインバータ Ivと同様の構成であるため、その閾値電圧は略 VDD/2である。

[0043] 本実施形態のように、出力端子及び電源電圧間と出力端子及び接地電圧間のそれぞれにおいて設けられる MOSトランジスタの接続状態を同等にしたスリーステートインバータ及びインバータによって論理ゲートを構成することで、出力端子及び電源電圧間と出力端子及び接地電圧間のそれぞれにおける M〇Sトランジスタによる ON 抵抗を同等とすること力 Sできる。よって、電源電圧 VDDが与えられるとき、論理ゲートの閾値電圧を略 VDDZ2とすることができるため、デューティ比 50%のクロックが入力されるとき、出力するクロックのデューティ比 50%を保証することができる。

[0044] 尚、本実施形態において、図 1のように、図 8の NANDゲート及びインバータで構成されるクロック入出力装置と同様の動作を行う ANDゲートにより構成されるものを例に挙げて説明した力この ANDゲート以外の構成の論理ゲートによるクロック入出力装置であっても構わない。例えば、図 3Aのように、異なるクロックが入力端子に入力されるスリーステートインバータ Ivl l, Ivl 2と、スリーステートインバータ Ivl l, Ivl 2の出力が入力端子に入力されるスリーステートインバータ Ivl 3と、出力端子がスリ一ステートインバータ Ivl2の状態制御端子に接続されたインバータ Ivl4とで構成されるようにしても構わない。

[0045] 図 3Aのように構成されるとき、スリーステートインバータ Ivl l , Ivl 2それぞれに入力されるクロックを選択してスリーステートインバータ Ivl3より出力する選択信号が、スリーステートインバータ Ivl lの状態制御端子及びインバータ Ivl4の入力端子に入力される。又、スリーステートインバータ Ivl 3の状態制御端子が接地されているため、スリーステートインバータ Ivl 3が入力端子に入力される信号を反転するインバータとして動作する。

[0046] 又、この図 3Aのような構成のクロック入出力装置は、図 3Bのように、一方のクロックとインバータ Ivyで反転された選択信号とが入力される ANDゲート A1と、他方のクロック及び選択信号が入力される ANDゲート A2と、 ANDゲート Al , A2の出力が入力される ORゲート Olとから構成される論理ゲートと等しい構成となる。よって、選択信号がローとなるとき、スリーステートインバータ Ivl 1に入力されるクロックが選択されてスリーステートインバータ Ivl 3より出力され、又、選択信号がハイとなるとき、スリーステートインバータ Ivl 2に入力されるクロックが選択されてスリーステートインバータ Ivl 3より出力される。このように構成されるクロック入出力装置においても、スリーステートインバータ Ivl l Ivl3及びインバータ Ivl4の閾値電圧が略等しくなるため、デューティ比 50。/οのクロックが入力されるとき、出力するクロックのデューティ比 50 %を保証することができる。

[0047] 更に、図 3Βの ANDゲート Al , A2を、図 1のように構成するとともに、〇Rゲートを図 4のように構成するようにしても構わない。即ち、図 3Aと同様の接続関係となるスリ一ステートインバータ Ivl l Ivl3及びインバータ Ivl4を備えるとともに、スリーステートインバータ Ivl2への入力がスリーステートインバータ Ivl lの状態制御端子及びインバータ Ivl4の入力端子にも入力される構成とされる。このように ORゲートを構成した場合も同様、スリーステートインバータ Ivl l— Ivl3及びインバータ Ivl4の閾値電圧が略等しくなるため、デューティ比 50%のクロックが入力されるとき、出力するクロックのデューティ比 50%を保証することができる。

ぐ第 2の実施形態 >

本発明の第 2の実施の形態について、図面を参照して以下に説明する。図 5は、本実施形態におけるクロック入出力装置の回路構成を示す回路図である。尚、本実施形態において使用するクロック入出力装置において、図 1と同一の動作を行う素子については、同一の符号を付してその詳細な説明は省略する。

[0048] 図 5のクロック入出力装置は、図 1のクロック入出力装置におけるスリーステートインバータ Iv3の代わりに、 Pチャネルの MOSトランジスタ Tx， Ty及び Νチャネルの Μ〇 Sトランジスタ Tz， Twによって構成されるインバータ Ιν5を備える。このインバータ Iv5 において、 MOSトランジスタ Txのソースに電源電圧 VDDが印加されるとともに、 ΜΟ Sトランジスタ Τχのドレインに MOSトランジスタ Tyのソースが接続される。そして、 M OSトランジスタ Tyのドレインに MOSトランジスタ Tzのドレインが接続されるとともに、 MOSトランジスタ Τζのソースに MOSトランジスタ Twのドレインが接続され、この MO Sトランジスタ Twのソースが接地される。

[0049] このインバータ Iv5は、 MOSトランジスタ Ty, Yzのゲートの接続ノードが入力端子となり、スリーステートインバータ Ivl, Iv2の出力端子の接続ノードと接続される。又、 M OSトランジスタ Ty, Yzのドレインの接続ノードが出力端子となり、 MOSトランジスタ T y, Yzのゲートに入力される信号を反転して出力する。

[0050] このように構成されるクロック入出力装置は、通常動作時において、外部より MOSトランジスタ Txにローの信号が与えられるとともに M〇Sトランジスタ Twにハイの信号が与えられることで、 MOSトランジスタ Tx， Twが ONとされる。よって、通常動作時において、出力端子と電源電圧 VDDとの間に直列に接続された MOSトランジスタ Tx, T yが、出力端子と接地電圧との間に直列に接続された M〇Sトランジスタ Tz， Twが、それぞれ設けられた状態となる。そのため、インバータ Iv5は、図 1のスリーステートィンバータ Iv3と同様、その閾値電圧が略 VDD/2となるインバータとして動作する。 [0051] このようなクロック入出力装置から出力されるクロックのデューティ比を確認するために、図 6のように、インバータ Iv5の出力端子となる MOSトランジスタ Ty, Tzのドレインの接続ノードに一端が接続された抵抗 Rと抵抗 Rの他端に接続されるとともに電源電圧 VDDが印加されて抵抗 Rを流れる電流の積分値を検出する電流検出器 10とによ

つて構成される測定装置 11が接続される。図 6のように測定装置 11がクロック入出力装置に接続されて、クロック入出力装置から出力されるクロックのデューティ比が測定されるとき、 M〇Sトランジスタ Τχのゲートにハイの信号が与えられて、 MOSトランジスタ Τχが OFFとされる。又、 M〇Sトランジスタ Twは ONのままである。

[0052] このとき、電流検出器 10では、抵抗 Rを流れる電流を平滑した電流値を、抵抗 Rを流れる電流値として検出する。そして、図 7 (a)のようにクロック入出力装置から出力されるクロックのデューティ比が 50%であるとき、図 7 (b)のような電流が抵抗 Rを流れる。このとき、電流検出器 10で検出される抵抗 Rを流れる電流の積分値を Ip50とする。

[0053] このように設定することで、図 7 (c)のようにクロック入出力装置から出力されるクロックのデューティ比が 50%より小さいときは、抵抗 Rを流れる電流が図 7 (d)のようになり、電流検出器 10で検出される電流の積分値 Ipが Ip50が大きくなることが確認される。又、図 7 (e)のようにクロック入出力装置から出力されるクロックのデューティ比が 50 %より大きいときは、抵抗 Rを流れる電流が図 7 (f)のようになり、電流検出器 10で検出される電流の積分値 Ipが Ip50が小さくなることが確認される。よって、電流検出器 10で検出される電流の積分値 Ipの大きさと Ip50とを比較することで、クロック入出力装置から出力されるクロックのデューティ比が 50%であるか否かを簡単に確認することができる。

[0054] 尚、本実施形態において、図 1のような回路構成のクロック入出力装置に対して、 4 つの M〇Sトランジスタ Tx— Twで構成されたインバータ Iv5を用いた構成とすることで、出力するクロックのデューティ比を容易に検出可能な構成とした力図 3A又は図 4のような回路構成において、スリーステートインバータ Ivl 3の代わりにインバータ Iv 5を用いた構成としても、同様の効果が得られる。このように、クロック入出力装置における最終段のインバータを図 5のような構成のインバータ Iv5とすることで、そのクロック入出力装置のクロックのデューティ比を図 6のような測定装置 11によって容易に確言忍すること力 Sできる。

[0055] 又、本実施形態では、クロック入出力装置から出力されるクロックのデューティ比を測定する測定装置として、図 6のように、電流検出器 10に電源電圧 VDDが印加されるものとしたが、電流検出器 10が接地されるものとしても構わない。このような測定装置が接続されてクロックのデューティ比が測定されるとき、 MOSトランジスタ Txを〇N のままとするとともに、 M〇Sトランジスタ Twが OFFとされる。このとき、出力するクロックのデューティ比が大きくなるとき測定される電流値が大きくなり、又、出力するクロックのデューティ比が小さくなるとき測定される電流値が小さくなる。

産業上の利用可能性

[0056] 本発明のクロック入出力装置は、 DVDプレーヤやデジタルスチルカメラや家庭用ゲーム機などのデジタル機器において、発振器などのクロック ICからのクロックが入力されるとともに該クロックを他の ICに出力するスィッチやセレクタやバッファなどに適用することが可能である。

Claims

請求の範囲

[1] クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、

前記論理ゲートが、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1Z2倍の電圧値であるとともにハイ'口一.ハイインピーダンスの 3出力を行うスリー

ステートインバータと、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略 1/2倍の電圧値であるインバータと、によって構成されることを特徴とするクロック入出力装置。

[2] 前記論理ゲートの 1つが 2入力 1出力の ANDゲートであり、

該 ANDゲートが、

入力端子が該 ANDゲートの一方の入力となる第 1スリーステートインバータと、入力端子が該 ANDゲートの他方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否力を決定する状態制御端子と入力端子とが接続される第 2スリーステートインバータと、

該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該 ANDゲートの出力となる第 1インバータと、

前記第 2スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第 1スリーステートインバータの状態制御端子に接続された第 2インバータと、

によって構成されるとともに、

前記第 1及び第 2スリーステートインバータ及び前記第 1及び第 2インバータの閾値電圧が、供給される電源電圧の略 1Z2倍の電圧値であることを特徴とする請求項 1 に記載のクロック入出力装置。

[3] 前記第 1インバータが、状態制御端子が接地されたスリーステートインバータであることを特徴とする請求項 2に記載のクロック入出力装置。

[4] 前記論理ゲートの 1つが 2入力 1出力の ORゲートであり、

該 ORゲートが、入力端子が該 ORゲートの一方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否力を決定する状態制御端子に該 ORゲートの他方の入力が入力される第 1スリーステートインバータと、

入力端子が該〇Rゲートの他方の入力となる第 2スリーステートインバータと、該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該〇Rゲートの出力となる第 1インバータと、

前記第 2スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第 2スリーステートインバータの状態制御端子に接続された第 2インバータと、

によって構成されるとともに、

[5] 前記第 1インバータが、状態制御端子が接地されたスリーステートインバータであることを特徴とする請求項 3に記載のクロック入出力装置。

[6] 前記論理ゲートの 1つが、入力される選択信号に基づいて 2つのクロックから 1つのクロックを選択して出力する論理ゲートであり、

該論理ゲートが、

入力端子に一方のクロックが入力されるとともに、入力される信号の状態によりハイインピーダンスとするか否かを決定する状態制御端子に前記選択信号が入力される第 1スリーステートインバータと、

入力端子に他方のクロックが入力される第 2スリーステートインバータと、該第 1及び第 2スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該論理ゲートの出力となる第 1インバータと、

入力端子に前記選択信号が入力されるとともに、出力端子が前記第 2スリーステートインバータの状態制御端子に接続された第 2インバータと、

によって構成されるとともに、

前記第 1及び第 2スリーステートインバータ及び前記第 1及び第 2インバータの閾値電圧が、供給される電源電圧の略 1/2倍の電圧値であることを特徴とする請求項 1 に記載のクロック入出力装置。

[7] 前記第 1インバータが、状態制御端子が接地されたスリーステートインバータであることを特徴とする請求項 4に記載のクロック入出力装置。

[8] 前記スリーステートインバータが、

第 1電極に電源電圧が印加される第 1トランジスタと、

該第 1トランジスタの第 2電極に第 1電極が接続される該第 1トランジスタと同一極性の第 2トランジスタと、

該第 2トランジスタの第 2電極に第 2電極が接続される該第 1トランジスタと逆極性の第 3トランジスタと、

該第 3トランジスタの第 1電極に第 2電極が接続されるとともに、第 1電極が接地される該第 1トランジスタと逆極性の第 4トランジスタと、

出力端子が前記第 3トランジスタの制御電極に接続されたインバータと、を備えるとともに、

前記第 1及び前記第 4トランジスタの制御電極の接続ノードが当該スリーステートィンバータの入力端子として、前記第 2及び第 3トランジスタの第 2電極の接続ノードが当該スリーステートインバータの出力端子として、前記第 2トランジスタの制御電極と前記インバータの入力端子との接続ノードが当該スリーステートインバータの状態制御端子として、それぞれ構成されることを特徴とする請求項 1一請求項 7のいずれかに記載のクロック入出力装置。

[9] 前記クロック入出力装置の最終段に設けられるインバータが、

第 1電極に電源電圧が印加されるとともに、通常動作時には ONとされる第 5トランジスタと、

該第 5トランジスタの第 2電極に第 1電極が接続され、制御電極に前段の論理ゲート力出力されるクロックが入力される該第 5トランジスタと同一極性の第 6トランジスタと該第 6トランジスタの第 2電極に第 2電極が接続され、制御電極に前段の論理ゲート力出力されるクロックが入力される該第 5トランジスタと逆極性の第 7トランジスタと、該第 7トランジスタの第 1電極に第 2電極が接続され、第 1電極が接地されるとともに、通常動作時には ONとされる該第 5トランジスタと逆極性の第 8トランジスタと、によって構成され、

該クロック入出力装置から出力されるクロックのデューティ比を計測する際、一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 6トランジスタの第 2電極及び前記第 7トランジスタの第 2電極の接続ノードとを

接続する場合、前記第 5トランジスタを〇Nとするとともに前記第 8トランジスタを OFF として、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、

又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 6トランジスタの第 2電極及び前記第 7トランジスタの第 2電極の接続ノードとを接続する場合、前記第 8トランジスタを ONとするとともに前記第 5トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測することを特徴とする請求項 1に記載のクロック入出力装置。

クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、

該クロック入出力装置の最終段に設けられるインバータが、

第 1電極に電源電圧が印加されるとともに、通常動作時には ONとされる第 1トランジスタと、

該第 1トランジスタの第 2電極に第 1電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 1トランジスタと同一極性の第 2トランジスタと該第 2トランジスタの第 2電極に第 2電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第 1トランジスタと逆極性の第 3トランジスタと、該第 3トランジスタの第 1電極に第 2電極が接続され、第 1電極が接地されるとともに、通常動作時には ONとされる該第 1トランジスタと逆極性の第 4トランジスタと、によって構成され、該クロック入出力装置から出力されるクロックのデューティ比を計測する際、一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 2トランジスタの第 2電極及び前記第 3トランジスタの第 2電極の接続ノードとを接続する場合、前記第 1トランジスタを ONとするとともに前記第 4トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、

又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第 2トランジスタの第 2電極及び前記第 3トランジスタの第 2電極の接続ノードとを接続する場合、前記第 4トランジスタを ONとするとともに前記第 1トランジスタを OFFとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測することを特徴とするクロック入出力装置。