JP2002176348A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
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- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
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Abstract
(57)【要約】
【課題】 ＩＣテスタとの間に発生する接触抵抗の影響
を受けずに駆動能力が高い出力バッファの抵抗値の測定
を確実に行うことができ、好ましくは回路の劣化を抑制
することができる半導体集積回路及びその試験方法を提
供する。 【解決手段】 出力バッファＢ１の抵抗値を測定する場
合、ＩＣテスタ内に設けられた電流計を介してトランジ
スタＴｒＰ１のソースに電源電圧ＶＤＤを供給し、ＩＣ
テスタから接地電位ＧＮＤをトランジスタＴｒＮ１のソ
ースに供給し、ＩＣテスタ内に設けられた電圧計を外部
出力端子Ｐ１に接続する。そして、テスト制御信号Ｔｅ
ｎをハイレベルにする。また、デコーダＤＥＣにテスト
制御信号Ｔ１のみがハイレベルとなり、テスト制御信号
Ｔ２乃至Ｔｎがロウレベルとなる複数ビットのテスト信
号を入力する。この結果、トランジスタＴｒＰ１及びＴ
ｒＮ１はオン状態になるが、外部出力端子Ｐ２乃至Ｐｎ
はハイインピーダンス状態になる。
を受けずに駆動能力が高い出力バッファの抵抗値の測定
を確実に行うことができ、好ましくは回路の劣化を抑制
することができる半導体集積回路及びその試験方法を提
供する。 【解決手段】 出力バッファＢ１の抵抗値を測定する場
合、ＩＣテスタ内に設けられた電流計を介してトランジ
スタＴｒＰ１のソースに電源電圧ＶＤＤを供給し、ＩＣ
テスタから接地電位ＧＮＤをトランジスタＴｒＮ１のソ
ースに供給し、ＩＣテスタ内に設けられた電圧計を外部
出力端子Ｐ１に接続する。そして、テスト制御信号Ｔｅ
ｎをハイレベルにする。また、デコーダＤＥＣにテスト
制御信号Ｔ１のみがハイレベルとなり、テスト制御信号
Ｔ２乃至Ｔｎがロウレベルとなる複数ビットのテスト信
号を入力する。この結果、トランジスタＴｒＰ１及びＴ
ｒＮ１はオン状態になるが、外部出力端子Ｐ２乃至Ｐｎ
はハイインピーダンス状態になる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は複数個の出力バッフ
ァが設けられた半導体集積回路及びその試験方法に関
し、特に、出力バッファの抵抗値の測定を高い精度で行
うことができる半導体集積回路及びその試験方法に関す
る。
ァが設けられた半導体集積回路及びその試験方法に関
し、特に、出力バッファの抵抗値の測定を高い精度で行
うことができる半導体集積回路及びその試験方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の電気的特性の試験を行
う際には、一般に、半導体集積回路に試験用基板を介し
てＩＣ（Integrated Circuit）テスタを接続する。しか
し、このような方法では、ＩＣテスタと試験用基板とを
接続することより生じる接触抵抗のために、試験対象で
ある半導体集積回路の出力バッファの抵抗値を測定する
時に測定誤差が生じてしまうという欠点がある。
う際には、一般に、半導体集積回路に試験用基板を介し
てＩＣ（Integrated Circuit）テスタを接続する。しか
し、このような方法では、ＩＣテスタと試験用基板とを
接続することより生じる接触抵抗のために、試験対象で
ある半導体集積回路の出力バッファの抵抗値を測定する
時に測定誤差が生じてしまうという欠点がある。
【０００３】そこで、このような接触抵抗による測定誤
差を小さくするための従来の試験方法について説明す
る。この試験方法は、例えば特許第２７６５５０８号に
開示されている。図６は従来の半導体集積回路に設けら
れた出力バッファ及びＩＣテスタの構造を示すブロック
図である。
差を小さくするための従来の試験方法について説明す
る。この試験方法は、例えば特許第２７６５５０８号に
開示されている。図６は従来の半導体集積回路に設けら
れた出力バッファ及びＩＣテスタの構造を示すブロック
図である。
【０００４】半導体集積回路に設けられる出力バッファ
が高駆動能の出力バッファである場合、従来、その出力
バッファＢ１０１は、入力端子ＩＮ１０１と出力端子Ｐ
１０１との間に低駆動能力の出力バッファＢ１０２−１
乃至Ｂ１０２−Ｎを互いに並列に接続して構成されてい
る。出力バッファ１０２−１乃至１０２−Ｎには、夫々
制御信号ｅｎ１乃至ｅｎＮが供給される。
が高駆動能の出力バッファである場合、従来、その出力
バッファＢ１０１は、入力端子ＩＮ１０１と出力端子Ｐ
１０１との間に低駆動能力の出力バッファＢ１０２−１
乃至Ｂ１０２−Ｎを互いに並列に接続して構成されてい
る。出力バッファ１０２−１乃至１０２−Ｎには、夫々
制御信号ｅｎ１乃至ｅｎＮが供給される。
【０００５】一方、ＩＣテスタＴＥＳＴ２には、その入
力端子と接地との間に互いに直列に接続された電流計１
及び電圧計２が設けられている。
力端子と接地との間に互いに直列に接続された電流計１
及び電圧計２が設けられている。
【０００６】前述のように構成された従来の半導体集積
回路においては、通常の動作時には、全ての制御信号ｅ
ｎ１乃至ｅｎＮを有効にすることにより、全ての低駆動
能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎを動
作させる。これにより、入力端子ＩＮ１０１に入力され
た信号は、高い能力で駆動されて出力端子Ｐ１０１から
出力される。
回路においては、通常の動作時には、全ての制御信号ｅ
ｎ１乃至ｅｎＮを有効にすることにより、全ての低駆動
能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎを動
作させる。これにより、入力端子ＩＮ１０１に入力され
た信号は、高い能力で駆動されて出力端子Ｐ１０１から
出力される。
【０００７】一方、ＩＣテスタＴＥＳＴ２を使用して高
駆動出力バッファ６０１の抵抗値の測定を行う時には、
Ｎ個の低駆動能力の出力バッファＢ１０２−１乃至Ｂ１
０２−Ｎうち第ｉ番目（ｉは１以上Ｎ以下の自然数）の
出力バッファＢ１０２−ｉに対応する制御信号ｅｎｉの
みを有効とすると共に、その他の低駆動能力の出力バッ
ファに対応する制御信号ｅｎｊ（ｊ≠ｉ）を無効とす
る。この結果、入力信号は出力バッファＢ１０２−ｉに
よって駆動されるが、その他の出力バッファの出力はハ
イインピーダンス状態（Ｈｉ−ｚ）となり、出力端子Ｐ
１０１の論理レベルはハイレベル状又はロウレベルとな
る。この状態で、ＩＣテスタＴＥＳＴ２により低駆動能
力の出力バッファＢ１０２−ｉの抵抗値を測定すること
ができる。このような操作を、ｉの値を変更しながら全
ての低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０
２−Ｎについて順次実行することにより、高駆動能力の
出力バッファ６０１の抵抗値を測定することができる。
駆動出力バッファ６０１の抵抗値の測定を行う時には、
Ｎ個の低駆動能力の出力バッファＢ１０２−１乃至Ｂ１
０２−Ｎうち第ｉ番目（ｉは１以上Ｎ以下の自然数）の
出力バッファＢ１０２−ｉに対応する制御信号ｅｎｉの
みを有効とすると共に、その他の低駆動能力の出力バッ
ファに対応する制御信号ｅｎｊ（ｊ≠ｉ）を無効とす
る。この結果、入力信号は出力バッファＢ１０２−ｉに
よって駆動されるが、その他の出力バッファの出力はハ
イインピーダンス状態（Ｈｉ−ｚ）となり、出力端子Ｐ
１０１の論理レベルはハイレベル状又はロウレベルとな
る。この状態で、ＩＣテスタＴＥＳＴ２により低駆動能
力の出力バッファＢ１０２−ｉの抵抗値を測定すること
ができる。このような操作を、ｉの値を変更しながら全
ての低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０
２−Ｎについて順次実行することにより、高駆動能力の
出力バッファ６０１の抵抗値を測定することができる。
【０００８】このような試験方法によれば、ＩＣテスタ
ＴＥＳＴ２と試験用基板との接続によって生じる接触抵
抗Ｃ１０１の抵抗値をＲ０とし、高駆動能力の出力バッ
ファ６０１の抵抗値をＲとすると、測定時の抵抗値は、
高駆動の出力バッファを１つの高駆動能力の出力バッフ
ァで実現した場合にはＲ＋Ｒ０になるのに対し、Ｎ×Ｒ
＋Ｒ０となる。従って、高駆動能力の出力バッファをＮ
個の低駆動能力の出力バッファによって構成することに
より、ＩＣテスタＴＥＳＴ２と試験用基板との接触抵抗
によって生じる測定誤差を小さくすることができる。
ＴＥＳＴ２と試験用基板との接続によって生じる接触抵
抗Ｃ１０１の抵抗値をＲ０とし、高駆動能力の出力バッ
ファ６０１の抵抗値をＲとすると、測定時の抵抗値は、
高駆動の出力バッファを１つの高駆動能力の出力バッフ
ァで実現した場合にはＲ＋Ｒ０になるのに対し、Ｎ×Ｒ
＋Ｒ０となる。従って、高駆動能力の出力バッファをＮ
個の低駆動能力の出力バッファによって構成することに
より、ＩＣテスタＴＥＳＴ２と試験用基板との接触抵抗
によって生じる測定誤差を小さくすることができる。
【０００９】しかし、この従来の試験方法では、ＩＣテ
スタＴＥＳＴ２と試験用基板との接触抵抗によって生じ
る測定誤差を小さくすることができるものの、接触抵抗
による測定誤差を排除することはできない。
スタＴＥＳＴ２と試験用基板との接触抵抗によって生じ
る測定誤差を小さくすることができるものの、接触抵抗
による測定誤差を排除することはできない。
【００１０】近時、半導体集積回路は様々な用途で使用
されるようになり、これに伴って半導体集積回路の電気
的特性に対しても様々な要求がされている。その中に
は、例えば、複数個の出力端子が設けられ、各出力端子
の電気的特性の特性に関し、それに接続された出力バッ
ファに対してその抵抗値が一定のものとなっていること
が要求されている。一方、ＩＣテスタを使用して複数個
の高駆動能力の出力バッファの抵抗値が一定となってい
るか否かの試験を行う場合には、半導体集積回路とＩＣ
テスタとを試験用基板を介して接続することによって発
生する接触抵抗が各高駆動能力の出力バッファとＩＣテ
スタとの間に存在することになる。このため、各高駆動
出力バッファとＩＣテスタとの間に存在する接触抵抗が
一定のものでなければ、接触抵抗のばらつきによる測定
誤差が生じてしまう。しかし、上述のような方法で試験
を行う場合には、接触抵抗の測定誤差を低減することが
できても、排除することまではできないため、接触抵抗
のばらつきが生じた場合には、複数個の高駆動能力の出
力バッファの抵抗値が均等であることの試験を正確に行
うことができないという問題点がある。
されるようになり、これに伴って半導体集積回路の電気
的特性に対しても様々な要求がされている。その中に
は、例えば、複数個の出力端子が設けられ、各出力端子
の電気的特性の特性に関し、それに接続された出力バッ
ファに対してその抵抗値が一定のものとなっていること
が要求されている。一方、ＩＣテスタを使用して複数個
の高駆動能力の出力バッファの抵抗値が一定となってい
るか否かの試験を行う場合には、半導体集積回路とＩＣ
テスタとを試験用基板を介して接続することによって発
生する接触抵抗が各高駆動能力の出力バッファとＩＣテ
スタとの間に存在することになる。このため、各高駆動
出力バッファとＩＣテスタとの間に存在する接触抵抗が
一定のものでなければ、接触抵抗のばらつきによる測定
誤差が生じてしまう。しかし、上述のような方法で試験
を行う場合には、接触抵抗の測定誤差を低減することが
できても、排除することまではできないため、接触抵抗
のばらつきが生じた場合には、複数個の高駆動能力の出
力バッファの抵抗値が均等であることの試験を正確に行
うことができないという問題点がある。
【００１１】そこで、接触抵抗の影響を排除して入出力
バッファの抵抗値の測定を行うことを目的とした半導体
回路のテスト方法が、例えば特開平１１−３０６４９号
公報に開示されている。この公報には、制御回路に複数
の高速小振幅入出力バッファが接続された回路が図示さ
れている。また、各高速小振幅入出力バッファには、互
いに直列に接続された２個の半導体スイッチとして２個
のトランジスタが設けられている。そして、これらの２
個のトランジスタを同時にオン状態としてこれらに貫通
電流を流して抵抗値を測定できると記載されている。
バッファの抵抗値の測定を行うことを目的とした半導体
回路のテスト方法が、例えば特開平１１−３０６４９号
公報に開示されている。この公報には、制御回路に複数
の高速小振幅入出力バッファが接続された回路が図示さ
れている。また、各高速小振幅入出力バッファには、互
いに直列に接続された２個の半導体スイッチとして２個
のトランジスタが設けられている。そして、これらの２
個のトランジスタを同時にオン状態としてこれらに貫通
電流を流して抵抗値を測定できると記載されている。
【００１２】
【発明が解決しようとする課題】しかしながら、特開平
１１−３０６４９号公報においては、図示された回路の
動作を示すタイミングチャートが記載されているが、こ
のタイミングチャート及びその明細書中の説明によって
も、各高速小振幅入出力バッファに入力される信号のう
ち、どの信号が駆動されるべき信号で、どの信号が高速
小振幅入出力バッファの動作を制御するための信号であ
るかが明らかにされておらず、実際に所定の抵抗値を全
て測定することができるものとはなっていない。また、
各トランジスタのゲートに印加される電圧が必要以上に
大きくなる虞もあり、この場合には半導体回路が短期間
で劣化してしまう。
１１−３０６４９号公報においては、図示された回路の
動作を示すタイミングチャートが記載されているが、こ
のタイミングチャート及びその明細書中の説明によって
も、各高速小振幅入出力バッファに入力される信号のう
ち、どの信号が駆動されるべき信号で、どの信号が高速
小振幅入出力バッファの動作を制御するための信号であ
るかが明らかにされておらず、実際に所定の抵抗値を全
て測定することができるものとはなっていない。また、
各トランジスタのゲートに印加される電圧が必要以上に
大きくなる虞もあり、この場合には半導体回路が短期間
で劣化してしまう。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ＩＣテスタとの間に発生する接触抵抗の影
響を受けずに駆動能力が高い出力バッファの抵抗値の測
定を確実に行うことができ、好ましくは回路の劣化を抑
制することができる半導体集積回路及びその試験方法を
提供することを目的とする。
のであって、ＩＣテスタとの間に発生する接触抵抗の影
響を受けずに駆動能力が高い出力バッファの抵抗値の測
定を確実に行うことができ、好ましくは回路の劣化を抑
制することができる半導体集積回路及びその試験方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体集積
回路は、ドレインが外部出力端子に共通接続されたＰチ
ャネルトランジスタ及びＮチャネルトランジスタを備え
た複数個の出力バッファと、前記複数個の出力バッファ
の抵抗値を測定する際に一の出力バッファを選択しその
出力バッファに設けられたＰチャネルトランジスタ及び
Ｎチャネルトランジスタをオン状態にし残りの出力バッ
ファの外部出力端子をハイインピーダンス状態にする制
御回路と、を有することを特徴とする。
回路は、ドレインが外部出力端子に共通接続されたＰチ
ャネルトランジスタ及びＮチャネルトランジスタを備え
た複数個の出力バッファと、前記複数個の出力バッファ
の抵抗値を測定する際に一の出力バッファを選択しその
出力バッファに設けられたＰチャネルトランジスタ及び
Ｎチャネルトランジスタをオン状態にし残りの出力バッ
ファの外部出力端子をハイインピーダンス状態にする制
御回路と、を有することを特徴とする。
【００１５】本発明においては、制御回路により選択し
た出力バッファに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタを同時にオン状態にすること
が可能である。この状態で、ＩＣテスト回路を使用し、
例えばＰチャネルトランジスタに電源電位を供給し、Ｎ
チャネルトランジスタに接地電位を供給してＰチャネル
トランジスタ及びＮチャネルトランジスタを流れる定常
電流及び出力バッファの出力電圧を測定することによ
り、Ｐチャネルトランジスタ及びＮチャネルトランジス
タの抵抗値を測定することができる。従って、試験用基
板を介してＩＣテスタを接続しても、接触抵抗の影響を
受けずに出力バッファの抵抗値を極めて高い精度で測定
することが可能になる。
た出力バッファに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタを同時にオン状態にすること
が可能である。この状態で、ＩＣテスト回路を使用し、
例えばＰチャネルトランジスタに電源電位を供給し、Ｎ
チャネルトランジスタに接地電位を供給してＰチャネル
トランジスタ及びＮチャネルトランジスタを流れる定常
電流及び出力バッファの出力電圧を測定することによ
り、Ｐチャネルトランジスタ及びＮチャネルトランジス
タの抵抗値を測定することができる。従って、試験用基
板を介してＩＣテスタを接続しても、接触抵抗の影響を
受けずに出力バッファの抵抗値を極めて高い精度で測定
することが可能になる。
【００１６】なお、前記制御回路は、前記残りの出力バ
ッファの外部出力端子をハイインピーダンス状態にする
ときにその出力バッファに設けられたＰチャネルトラン
ジスタ及びＮチャネルトランジスタをオフ状態にしても
よく、前記出力バッファは、前記Ｐチャネルトランジス
タのゲートに前記制御回路により選択されたときにロウ
レベルの信号を出力しそれ以外のときにはデータ入力端
子に入力された信号のレベルに応じたレベルの信号を出
力する第１のセレクタと、前記Ｎチャネルトランジスタ
のゲートに前記制御回路により選択されたときにハイレ
ベルの信号を出力しそれ以外のときにはデータ入力端子
に入力された信号のレベルに応じたレベルの信号を出力
する第２のセレクタと、を有することができる。
ッファの外部出力端子をハイインピーダンス状態にする
ときにその出力バッファに設けられたＰチャネルトラン
ジスタ及びＮチャネルトランジスタをオフ状態にしても
よく、前記出力バッファは、前記Ｐチャネルトランジス
タのゲートに前記制御回路により選択されたときにロウ
レベルの信号を出力しそれ以外のときにはデータ入力端
子に入力された信号のレベルに応じたレベルの信号を出
力する第１のセレクタと、前記Ｎチャネルトランジスタ
のゲートに前記制御回路により選択されたときにハイレ
ベルの信号を出力しそれ以外のときにはデータ入力端子
に入力された信号のレベルに応じたレベルの信号を出力
する第２のセレクタと、を有することができる。
【００１７】また、前記制御回路により選択された出力
バッファに設けられたＰチャネルトランジスタのソース
に外部のテスタに設けられた電源電位を供給し、Ｎチャ
ネルトランジスタのソースに前記テスタに設けられた接
地電位を供給してもよい。
バッファに設けられたＰチャネルトランジスタのソース
に外部のテスタに設けられた電源電位を供給し、Ｎチャ
ネルトランジスタのソースに前記テスタに設けられた接
地電位を供給してもよい。
【００１８】本発明に係る半導体集積回路の試験方法
は、ドレインが外部出力端子に共通接続されたＰチャネ
ルトランジスタ及びＮチャネルトランジスタを備えた複
数個の出力バッファを有する半導体集積回路に対し、前
記複数個の出力バッファのうちから一の出力バッファを
選択する工程と、選択した出力バッファに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタをオ
ン状態にする工程と、残りの出力バッファに設けられた
Ｐチャネルトランジスタ及びＮチャネルトランジスタを
オフ状態にしその出力バッファの外部出力端子をハイイ
ンピーダンス状態にする工程と、前記オン状態にしたＰ
チャネルトランジスタ及びＮチャネルトランジスタに電
流を流してその抵抗値を測定する工程と、を有すること
を特徴とする。
は、ドレインが外部出力端子に共通接続されたＰチャネ
ルトランジスタ及びＮチャネルトランジスタを備えた複
数個の出力バッファを有する半導体集積回路に対し、前
記複数個の出力バッファのうちから一の出力バッファを
選択する工程と、選択した出力バッファに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタをオ
ン状態にする工程と、残りの出力バッファに設けられた
Ｐチャネルトランジスタ及びＮチャネルトランジスタを
オフ状態にしその出力バッファの外部出力端子をハイイ
ンピーダンス状態にする工程と、前記オン状態にしたＰ
チャネルトランジスタ及びＮチャネルトランジスタに電
流を流してその抵抗値を測定する工程と、を有すること
を特徴とする。
【００１９】なお、前記一の出力バッファを選択する工
程によって選択する出力バッファを変更しながら前記抵
抗値を測定する工程を全ての出力バッファについて行う
ことが望ましい。
程によって選択する出力バッファを変更しながら前記抵
抗値を測定する工程を全ての出力バッファについて行う
ことが望ましい。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路及びその試験方法について、添付の図面を参
照して具体的に説明する。本発明の実施例に係る以下の
各半導体集積回路には複数個の出力バッファが設けられ
ている。図１は本発明の第１の実施例に係る半導体集積
回路の構造を示すブロック図である。
体集積回路及びその試験方法について、添付の図面を参
照して具体的に説明する。本発明の実施例に係る以下の
各半導体集積回路には複数個の出力バッファが設けられ
ている。図１は本発明の第１の実施例に係る半導体集積
回路の構造を示すブロック図である。
【００２１】第１の実施例には、駆動能力が比較的高い
ｎ個の出力バッファＢ１乃至Ｂｎが設けられている。出
力バッファＢ１乃至Ｂｎは、互いに同等の構造及び機能
を備えている。出力バッファｋ（ｋは１以上ｎ以下の自
然数）には、データ入力端子ＩＮｋに一方の入力端子が
接続されたナンド回路ＮＡＮＤｋ及びノア回路ＮＯＲｋ
が設けられている。また、一方の入力端子Ｄ１にナンド
回路ＮＡＮＤｋの出力信号が入力されるセレクタＳＥＬ
１ｋ及び一方の入力端子Ｄ１にノア回路ＮＯＲｋの出力
信号が入力されるセレクタＳＥＬ２ｋが設けられてい
る。全てのセレクタ１ｋ及びセレクタ２ｋの制御端子Ａ
には、テスト制御信号Ｔｅｎが入力される。各セレクタ
は、テスト制御信号Ｔｅｎがハイレベルのときに他方の
入力端子Ｄ２に入力される信号をその出力端子Ｙから出
力し、テスト制御信号Ｔｅｎがロウレベルのときに入力
端子Ｄ１に入力される信号を出力端子Ｙから出力する。
ｎ個の出力バッファＢ１乃至Ｂｎが設けられている。出
力バッファＢ１乃至Ｂｎは、互いに同等の構造及び機能
を備えている。出力バッファｋ（ｋは１以上ｎ以下の自
然数）には、データ入力端子ＩＮｋに一方の入力端子が
接続されたナンド回路ＮＡＮＤｋ及びノア回路ＮＯＲｋ
が設けられている。また、一方の入力端子Ｄ１にナンド
回路ＮＡＮＤｋの出力信号が入力されるセレクタＳＥＬ
１ｋ及び一方の入力端子Ｄ１にノア回路ＮＯＲｋの出力
信号が入力されるセレクタＳＥＬ２ｋが設けられてい
る。全てのセレクタ１ｋ及びセレクタ２ｋの制御端子Ａ
には、テスト制御信号Ｔｅｎが入力される。各セレクタ
は、テスト制御信号Ｔｅｎがハイレベルのときに他方の
入力端子Ｄ２に入力される信号をその出力端子Ｙから出
力し、テスト制御信号Ｔｅｎがロウレベルのときに入力
端子Ｄ１に入力される信号を出力端子Ｙから出力する。
【００２２】出力バッファＢｋには、更に、ノア回路Ｎ
ＯＲｋの他方の入力端子に接続され外部出力端子Ｐｋか
らの出力を許可するときにロウレベルになる出力許可信
号が入力される端子ＡＰｋが設けられている。また、出
力許可信号を反転してナンド回路ＮＡＮＤ１の他方の入
力端子に出力するインバータＩＶ１ｋが設けられてい
る。本実施例の半導体体集積回路には、テスト信号をデ
コードして各出力バッファＢｋに、その動作を制御する
テスト制御信号Ｔｋを供給するデコーダＤＥＣ並びにテ
スト制御信号Ｔｅｎ及びテスト信号を出力する制御回路
（図示せず）が設けられている。そして、出力バッファ
Ｂｋには、テスト制御信号Ｔｋを反転してセレクタＳＥ
Ｌ１ｋの入力端子Ｄ２に出力するインバータＩＶ２ｋが
設けられている。また、出力バッファＢｋには、ゲート
にセレクタＳＥＬ１ｋの出力信号が入力されるＰチャネ
ルトランジスタ（Ｐ−ｃｈ）ＴｒＰｋ及びゲートにセレ
クタＳＥＬ２ｋの出力信号が入力されるＮチャネルトラ
ンジスタ（Ｎ−ｃｈ）ＴｒＮｋが設けられている。Ｐチ
ャネルトランジスタＴｒＰｋのソースには電源電圧ＶＤ
Ｄが供給され、ＮチャネルトランジスタＴｒＮｋのソー
スには接地電位が供給される。また、Ｐチャネルトラン
ジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの
各ドレインは外部出力端子Ｐｋに共通接続されている。
ＯＲｋの他方の入力端子に接続され外部出力端子Ｐｋか
らの出力を許可するときにロウレベルになる出力許可信
号が入力される端子ＡＰｋが設けられている。また、出
力許可信号を反転してナンド回路ＮＡＮＤ１の他方の入
力端子に出力するインバータＩＶ１ｋが設けられてい
る。本実施例の半導体体集積回路には、テスト信号をデ
コードして各出力バッファＢｋに、その動作を制御する
テスト制御信号Ｔｋを供給するデコーダＤＥＣ並びにテ
スト制御信号Ｔｅｎ及びテスト信号を出力する制御回路
（図示せず）が設けられている。そして、出力バッファ
Ｂｋには、テスト制御信号Ｔｋを反転してセレクタＳＥ
Ｌ１ｋの入力端子Ｄ２に出力するインバータＩＶ２ｋが
設けられている。また、出力バッファＢｋには、ゲート
にセレクタＳＥＬ１ｋの出力信号が入力されるＰチャネ
ルトランジスタ（Ｐ−ｃｈ）ＴｒＰｋ及びゲートにセレ
クタＳＥＬ２ｋの出力信号が入力されるＮチャネルトラ
ンジスタ（Ｎ−ｃｈ）ＴｒＮｋが設けられている。Ｐチ
ャネルトランジスタＴｒＰｋのソースには電源電圧ＶＤ
Ｄが供給され、ＮチャネルトランジスタＴｒＮｋのソー
スには接地電位が供給される。また、Ｐチャネルトラン
ジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの
各ドレインは外部出力端子Ｐｋに共通接続されている。
【００２３】次に、上述のように構成された第１の実施
例に係る半導体集積回路の動作について説明する。図２
は第１の実施例に係る半導体集積回路に設けられた出力
バッファの抵抗値の測定方法を示すブロック図である。
図３は第１の実施例に係る半導体集積回路に設けられた
出力バッファの抵抗値の測定方法を示すタイミングチャ
ートである。また、下記表１は、各セレクタの動作を示
す真理値表である。
例に係る半導体集積回路の動作について説明する。図２
は第１の実施例に係る半導体集積回路に設けられた出力
バッファの抵抗値の測定方法を示すブロック図である。
図３は第１の実施例に係る半導体集積回路に設けられた
出力バッファの抵抗値の測定方法を示すタイミングチャ
ートである。また、下記表１は、各セレクタの動作を示
す真理値表である。
【００２４】
【表１】
【００２５】第１の実施例の通常動作時においては、各
出力バッファＢｋに供給するテスト制御信号Ｔｅｎをロ
ウレベルにする。この結果、セレクタＳＥＬ１ｋはその
入力端子Ｄ１に入力された信号を出力端子Ｙから出力す
る。また、セレクタＳＥＬ２ｋはその端子Ｄ１に入力さ
れた信号をその出力端子Ｙから出力する。従って、出力
バッファＢｋの外部出力端子Ｐｋからは、端子ＡＰｋに
入力される出力許可信号がロウレベルになっているとき
には、データ入力端子ＩＮｋに入力されたデータがＰチ
ャネルトランジスタＴｒＰｋ又はＮチャネルトランジス
タＴｒＮｋによって駆動されてその論理レベルが反転さ
れることなく出力される。また、出力許可信号がハイレ
ベルになっているときには、外部出力端子Ｐｋはハイイ
ンピーダンス状態（Ｈｉ−ｚ）になり、外部出力端子Ｐ
ｋからの出力は行われない。表２はこれらの組み合わせ
をまとめた真理値表である。
出力バッファＢｋに供給するテスト制御信号Ｔｅｎをロ
ウレベルにする。この結果、セレクタＳＥＬ１ｋはその
入力端子Ｄ１に入力された信号を出力端子Ｙから出力す
る。また、セレクタＳＥＬ２ｋはその端子Ｄ１に入力さ
れた信号をその出力端子Ｙから出力する。従って、出力
バッファＢｋの外部出力端子Ｐｋからは、端子ＡＰｋに
入力される出力許可信号がロウレベルになっているとき
には、データ入力端子ＩＮｋに入力されたデータがＰチ
ャネルトランジスタＴｒＰｋ又はＮチャネルトランジス
タＴｒＮｋによって駆動されてその論理レベルが反転さ
れることなく出力される。また、出力許可信号がハイレ
ベルになっているときには、外部出力端子Ｐｋはハイイ
ンピーダンス状態（Ｈｉ−ｚ）になり、外部出力端子Ｐ
ｋからの出力は行われない。表２はこれらの組み合わせ
をまとめた真理値表である。
【００２６】
【表２】
【００２７】一方、出力バッファＢｋの抵抗値を測定す
る場合には、図２に示すように、ＩＣテスタＴＥＳＴ１
内に設けられた電流計１を介してＰチャネルトランジス
タＴｒＰｋのソースに電源電圧ＶＤＤを供給し、ＩＣテ
スタＴＥＳＴ１から接地電位ＧＮＤをＮチャネルトラン
ジスタＴｒＮｋのソースに供給し、ＩＣテスタＴＥＳＴ
１内に設けられた電圧計２を外部出力端子Ｐｋに接続す
る。この結果、接触抵抗Ｃｋが、外部出力端子ＰｋとＩ
ＣテスタＴＥＳＴ１との間に生じる。なお、Ｐチャネル
トランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒ
Ｎｋの各ソースとＩＣテスタＴＥＳＴ１との間にも接触
抵抗が生じるが、これらの接触抵抗は、容易に無視しう
る程度のものとすることができるものである。
る場合には、図２に示すように、ＩＣテスタＴＥＳＴ１
内に設けられた電流計１を介してＰチャネルトランジス
タＴｒＰｋのソースに電源電圧ＶＤＤを供給し、ＩＣテ
スタＴＥＳＴ１から接地電位ＧＮＤをＮチャネルトラン
ジスタＴｒＮｋのソースに供給し、ＩＣテスタＴＥＳＴ
１内に設けられた電圧計２を外部出力端子Ｐｋに接続す
る。この結果、接触抵抗Ｃｋが、外部出力端子ＰｋとＩ
ＣテスタＴＥＳＴ１との間に生じる。なお、Ｐチャネル
トランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒ
Ｎｋの各ソースとＩＣテスタＴＥＳＴ１との間にも接触
抵抗が生じるが、これらの接触抵抗は、容易に無視しう
る程度のものとすることができるものである。
【００２８】そして、半導体集積回路については、以下
のように制御する。先ず、図３に示すように、テスト制
御信号Ｔｅｎをハイレベルにする。また、期間ｔ１にお
いて、デコーダＤＥＣにテスト制御信号Ｔ１のみがハイ
レベルとなり、その他のテスト制御信号Ｔ２乃至Ｔｎが
ロウレベルとなる複数ビットのテスト信号を入力する。
のように制御する。先ず、図３に示すように、テスト制
御信号Ｔｅｎをハイレベルにする。また、期間ｔ１にお
いて、デコーダＤＥＣにテスト制御信号Ｔ１のみがハイ
レベルとなり、その他のテスト制御信号Ｔ２乃至Ｔｎが
ロウレベルとなる複数ビットのテスト信号を入力する。
【００２９】この結果、出力バッファＢ１においては、
ハイレベルのテスト制御信号Ｔ１が、そのままセレクタ
ＳＥＬ２１の入力端子Ｄ２に入力されると共に、インバ
ータＩＶ２１により反転されてセレクタＳＥＬ１１の入
力端子Ｄ２に入力される。従って、セレクタＳＥＬ１１
は、その入力端子Ｄ２に入力されたロウレベルの信号を
その出力端子Ｙから出力し、セレクタＳＥＬ２１は、そ
の入力端子Ｄ２に入力されたハイレベルの信号をその出
力端子Ｙから出力する。このため、Ｐチャネルトランジ
スタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１はオ
ン状態となる。
ハイレベルのテスト制御信号Ｔ１が、そのままセレクタ
ＳＥＬ２１の入力端子Ｄ２に入力されると共に、インバ
ータＩＶ２１により反転されてセレクタＳＥＬ１１の入
力端子Ｄ２に入力される。従って、セレクタＳＥＬ１１
は、その入力端子Ｄ２に入力されたロウレベルの信号を
その出力端子Ｙから出力し、セレクタＳＥＬ２１は、そ
の入力端子Ｄ２に入力されたハイレベルの信号をその出
力端子Ｙから出力する。このため、Ｐチャネルトランジ
スタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１はオ
ン状態となる。
【００３０】一方、出力バッファＢ２乃至Ｂｎにおいて
は、ロウレベルのテスト制御信号Ｔ２乃至Ｂｎが、その
ままセレクタＳＥＬ２２乃至ＳＥＬ２ｎの入力端子Ｄ２
に入力されると共に、インバータＩＶ２２乃至ＩＶ２ｎ
により反転されてセレクタＳＥＬ１２乃至ＳＥＬ１ｎの
入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１
２乃至ＳＥＬ１ｎは、その入力端子Ｄ２に入力されたハ
イレベルの信号をその出力端子Ｙから出力し、セレクタ
ＳＥＬ２２乃至ＳＥＬ２ｎは、その入力端子Ｄ２に入力
されたロウレベルの信号をその出力端子Ｙから出力す
る。このため、ＰチャネルトランジスタＴｒＰ２乃至Ｔ
ｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮ
ｎはオフ状態となり、外部出力端子Ｐ２乃至Ｐｎはハイ
インピーダンス状態（Ｈｉ−ｚ）になる。
は、ロウレベルのテスト制御信号Ｔ２乃至Ｂｎが、その
ままセレクタＳＥＬ２２乃至ＳＥＬ２ｎの入力端子Ｄ２
に入力されると共に、インバータＩＶ２２乃至ＩＶ２ｎ
により反転されてセレクタＳＥＬ１２乃至ＳＥＬ１ｎの
入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１
２乃至ＳＥＬ１ｎは、その入力端子Ｄ２に入力されたハ
イレベルの信号をその出力端子Ｙから出力し、セレクタ
ＳＥＬ２２乃至ＳＥＬ２ｎは、その入力端子Ｄ２に入力
されたロウレベルの信号をその出力端子Ｙから出力す
る。このため、ＰチャネルトランジスタＴｒＰ２乃至Ｔ
ｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮ
ｎはオフ状態となり、外部出力端子Ｐ２乃至Ｐｎはハイ
インピーダンス状態（Ｈｉ−ｚ）になる。
【００３１】そして、上述のように、外部出力端子Ｐ２
乃至Ｐｎをハイインピーダンス状態にしたまま、電源電
位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流及び
外部出力端子Ｐ１の出力電圧を測定する。この測定結果
から、出力バッファＢ１に設けられたＰチャネルトラン
ジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１の
抵抗値を求める。
乃至Ｐｎをハイインピーダンス状態にしたまま、電源電
位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流及び
外部出力端子Ｐ１の出力電圧を測定する。この測定結果
から、出力バッファＢ１に設けられたＰチャネルトラン
ジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１の
抵抗値を求める。
【００３２】次いで、期間ｔ２において、デコーダＤＥ
Ｃにテスト制御信号Ｔ２のみがハイレベルとなり、その
他のテスト制御信号Ｔ１及びＴ３乃至Ｔｎがロウレベル
となる複数ビットのテスト信号を入力する。
Ｃにテスト制御信号Ｔ２のみがハイレベルとなり、その
他のテスト制御信号Ｔ１及びＴ３乃至Ｔｎがロウレベル
となる複数ビットのテスト信号を入力する。
【００３３】この結果、出力バッファＢ２においては、
ハイレベルのテスト制御信号Ｔ２が、そのままセレクタ
ＳＥＬ２２の入力端子Ｄ２に入力されると共に、インバ
ータＩＶ２２により反転されてセレクタＳＥＬ１２の入
力端子Ｄ２に入力される。従って、セレクタＳＥＬ１２
はロウレベルの信号を出力し、セレクタＳＥＬ２１はハ
イレベルの信号を出力する。このため、Ｐチャネルトラ
ンジスタＴｒＰ２及びＮチャネルトランジスタＴｒＮ２
はオン状態となる。
ハイレベルのテスト制御信号Ｔ２が、そのままセレクタ
ＳＥＬ２２の入力端子Ｄ２に入力されると共に、インバ
ータＩＶ２２により反転されてセレクタＳＥＬ１２の入
力端子Ｄ２に入力される。従って、セレクタＳＥＬ１２
はロウレベルの信号を出力し、セレクタＳＥＬ２１はハ
イレベルの信号を出力する。このため、Ｐチャネルトラ
ンジスタＴｒＰ２及びＮチャネルトランジスタＴｒＮ２
はオン状態となる。
【００３４】一方、出力バッファＢ１及びＢ３乃至Ｂｎ
においては、ロウレベルのテスト制御信号が、そのまま
セレクタＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎの入
力端子Ｄ２に入力されると共に、インバータＩＶ２１及
びＩＶ２３乃至ＩＶ２ｎにより反転されてセレクタＳＥ
Ｌ１１及びＳＥＬ１３乃至ＳＥＬ１ｎの入力端子Ｄ２に
入力される。従って、セレクタＳＥＬ１１及びＳＥＬ１
３乃至ＳＥＬ１ｎはハイレベルの信号を出力し、セレク
タＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎはロウレベ
ルの信号を出力する。このため、Ｐチャネルトランジス
タＴｒＰ１及びＴｒＰ２乃至ＴｒＰｎ並びにＮチャネル
トランジスタＴｒＮ１及びＴｒＮ３乃至ＴｒＮｎはオフ
状態となり、外部出力端子Ｐ１及びＰ３乃至Ｐｎはハイ
インピーダンス状態（Ｈｉ−ｚ）になる。
においては、ロウレベルのテスト制御信号が、そのまま
セレクタＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎの入
力端子Ｄ２に入力されると共に、インバータＩＶ２１及
びＩＶ２３乃至ＩＶ２ｎにより反転されてセレクタＳＥ
Ｌ１１及びＳＥＬ１３乃至ＳＥＬ１ｎの入力端子Ｄ２に
入力される。従って、セレクタＳＥＬ１１及びＳＥＬ１
３乃至ＳＥＬ１ｎはハイレベルの信号を出力し、セレク
タＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎはロウレベ
ルの信号を出力する。このため、Ｐチャネルトランジス
タＴｒＰ１及びＴｒＰ２乃至ＴｒＰｎ並びにＮチャネル
トランジスタＴｒＮ１及びＴｒＮ３乃至ＴｒＮｎはオフ
状態となり、外部出力端子Ｐ１及びＰ３乃至Ｐｎはハイ
インピーダンス状態（Ｈｉ−ｚ）になる。
【００３５】そして、上述のように、外部出力端子Ｐ１
及びＰ３乃至Ｐｎをハイインピーダンス状態にしたま
ま、電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定
常電流及び外部出力端子Ｐ２の出力電圧を測定する。こ
の測定結果から、出力バッファＢ２に設けられたＰチャ
ネルトランジスタＴｒＰ２及びＮチャネルトランジスタ
ＴｒＮ２の抵抗値を求める。
及びＰ３乃至Ｐｎをハイインピーダンス状態にしたま
ま、電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定
常電流及び外部出力端子Ｐ２の出力電圧を測定する。こ
の測定結果から、出力バッファＢ２に設けられたＰチャ
ネルトランジスタＴｒＰ２及びＮチャネルトランジスタ
ＴｒＮ２の抵抗値を求める。
【００３６】次いで、期間ｔ３乃至ｔ（ｎ−１）におい
て、テスト信号を切り替えることにより、テスト制御信
号Ｔ３、・・・、Ｔ（ｎ−１）を一定期間毎に順次ハイ
レベルにしながら、各ＰチャネルトランジスタＴｒＰ３
乃至ＴｒＰ（ｎ−１）及びＮチャネルトランジスタＴｒ
Ｎ３乃至ＴｒＮ（ｎ−１）の抵抗値を求める。
て、テスト信号を切り替えることにより、テスト制御信
号Ｔ３、・・・、Ｔ（ｎ−１）を一定期間毎に順次ハイ
レベルにしながら、各ＰチャネルトランジスタＴｒＰ３
乃至ＴｒＰ（ｎ−１）及びＮチャネルトランジスタＴｒ
Ｎ３乃至ＴｒＮ（ｎ−１）の抵抗値を求める。
【００３７】更に、その後の期間ｔｎにおいて、テスト
制御用信号Ｔｎをハイレベルにすると共に、テスト制御
用信号Ｔ１乃至Ｔ（ｎ−１）をロウレベルにする。そし
て、出力バッファＢ１乃至Ｂ（ｎ−１）の外部出力端子
Ｐ１乃至Ｐ（ｎ−１）をハイインピーダンス状態として
ＰチャネルトランジスタＴｒＰｎ及びＮチャネルトラン
ジスタＴｒＮｎの抵抗値を求める。
制御用信号Ｔｎをハイレベルにすると共に、テスト制御
用信号Ｔ１乃至Ｔ（ｎ−１）をロウレベルにする。そし
て、出力バッファＢ１乃至Ｂ（ｎ−１）の外部出力端子
Ｐ１乃至Ｐ（ｎ−１）をハイインピーダンス状態として
ＰチャネルトランジスタＴｒＰｎ及びＮチャネルトラン
ジスタＴｒＮｎの抵抗値を求める。
【００３８】このようにして、各出力バッファＢ１乃至
Ｂｎに設けられたＰチャネルトランジスタＴｒＰ１乃至
ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ１乃至Ｔｒ
Ｎｎの全ての抵抗値を求めることができる。そして、こ
のような試験方法では、２個のトランジスタを介して電
源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流
の測定については、電源電位ＶＤＤ及び接地電位ＧＮＤ
と各出力バッファとを一般的な方法によっても無視しう
る程度の接触抵抗で接続することができるので、接触抵
抗による測定誤差は生じないといえる。また、各外部出
力端子Ｐ１乃至Ｐｋの出力電圧の測定については、その
測定時には外部出力端子には電流を流さないため、接触
抵抗Ｃ１乃至Ｃｎによる電圧降下は生じないので、接触
抵抗による影響はない。従って、第１の実施例によれ
ば、接触抵抗Ｃｋが存在していても、Ｐチャネルトラン
ジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの
抵抗値を測定する際に接触抵抗に起因した測定誤差は生
じない。このため、出力バッファＢ１乃至Ｂｋの駆動能
力を大きなものとしても、各出力バッファＢ１乃至Ｂｋ
に設けられたＰチャネルトランジスタＴｒＰ１乃至Ｔｒ
Ｐｎ及びＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎ
の抵抗値を正確に測定することができる。
Ｂｎに設けられたＰチャネルトランジスタＴｒＰ１乃至
ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ１乃至Ｔｒ
Ｎｎの全ての抵抗値を求めることができる。そして、こ
のような試験方法では、２個のトランジスタを介して電
源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流
の測定については、電源電位ＶＤＤ及び接地電位ＧＮＤ
と各出力バッファとを一般的な方法によっても無視しう
る程度の接触抵抗で接続することができるので、接触抵
抗による測定誤差は生じないといえる。また、各外部出
力端子Ｐ１乃至Ｐｋの出力電圧の測定については、その
測定時には外部出力端子には電流を流さないため、接触
抵抗Ｃ１乃至Ｃｎによる電圧降下は生じないので、接触
抵抗による影響はない。従って、第１の実施例によれ
ば、接触抵抗Ｃｋが存在していても、Ｐチャネルトラン
ジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの
抵抗値を測定する際に接触抵抗に起因した測定誤差は生
じない。このため、出力バッファＢ１乃至Ｂｋの駆動能
力を大きなものとしても、各出力バッファＢ１乃至Ｂｋ
に設けられたＰチャネルトランジスタＴｒＰ１乃至Ｔｒ
Ｐｎ及びＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎ
の抵抗値を正確に測定することができる。
【００３９】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例に係る半導体集積回
路の構造を示すブロック図である。なお、図４に示す第
２の実施例において、図１に示す第１の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
する。図４は本発明の第２の実施例に係る半導体集積回
路の構造を示すブロック図である。なお、図４に示す第
２の実施例において、図１に示す第１の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
【００４０】第２の実施例には、２つの定電圧源Ｓ１及
びＳ２が設けられている。定電圧源Ｓ１から供給される
定電圧はＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎ
を非飽和領域で動作させる電圧であり、定電圧源Ｓ２か
ら供給される定電圧はＰチャネルトランジスタＴｒＰ１
乃至ＴｒＰｎを非飽和領域で動作させる電圧である。ま
た、定電圧源Ｓ１には、出力端子Ｐｏｕｔ１が接続さ
れ、定電圧源Ｓ２には、出力端子Ｐｏｕｔ２が接続され
ている。
びＳ２が設けられている。定電圧源Ｓ１から供給される
定電圧はＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎ
を非飽和領域で動作させる電圧であり、定電圧源Ｓ２か
ら供給される定電圧はＰチャネルトランジスタＴｒＰ１
乃至ＴｒＰｎを非飽和領域で動作させる電圧である。ま
た、定電圧源Ｓ１には、出力端子Ｐｏｕｔ１が接続さ
れ、定電圧源Ｓ２には、出力端子Ｐｏｕｔ２が接続され
ている。
【００４１】また、出力バッファＢｋには、２個のセレ
クタＳＥＬ３ｋ及びＳＥＬ４ｋが設けられている。セレ
クタＳＥＬ３ｋの入力端子Ｄ１には、セレクタＳＥＬ１
ｋの出力信号が入力され、入力端子Ｄ２には、定電圧源
Ｓ２から定電圧が供給され、制御端子Ａには、テスト制
御信号Ｔｋが入力される。セレクタＳＥＬ４ｋの入力端
子Ｄ１には、セレクタＳＥＬ２ｋの出力信号が入力さ
れ、入力端子Ｄ２には、定電圧源Ｓ１から定電圧が供給
され、制御端子Ａには、テスト制御信号Ｔｋが入力され
る。また、セレクタＳＥＬ３ｋの出力端子ＹはＰチャネ
ルトランジスタＴｒＰｋのゲートに接続され、セレクタ
ＳＥＬ４ｋの出力端子ＹはＮチャネルトランジスタＴｒ
Ｎｋのゲートに接続されている。セレクタＳＥＬ３ｋ及
びＳＥＬ４ｋは、表１の真理値表に従って、セレクタＳ
ＥＬ１ｋ及び２ｋと同様の選択動作を行うものである。
クタＳＥＬ３ｋ及びＳＥＬ４ｋが設けられている。セレ
クタＳＥＬ３ｋの入力端子Ｄ１には、セレクタＳＥＬ１
ｋの出力信号が入力され、入力端子Ｄ２には、定電圧源
Ｓ２から定電圧が供給され、制御端子Ａには、テスト制
御信号Ｔｋが入力される。セレクタＳＥＬ４ｋの入力端
子Ｄ１には、セレクタＳＥＬ２ｋの出力信号が入力さ
れ、入力端子Ｄ２には、定電圧源Ｓ１から定電圧が供給
され、制御端子Ａには、テスト制御信号Ｔｋが入力され
る。また、セレクタＳＥＬ３ｋの出力端子ＹはＰチャネ
ルトランジスタＴｒＰｋのゲートに接続され、セレクタ
ＳＥＬ４ｋの出力端子ＹはＮチャネルトランジスタＴｒ
Ｎｋのゲートに接続されている。セレクタＳＥＬ３ｋ及
びＳＥＬ４ｋは、表１の真理値表に従って、セレクタＳ
ＥＬ１ｋ及び２ｋと同様の選択動作を行うものである。
【００４２】このように構成された第２の実施例におい
ては、通常動作を行わせる場合には、テスト制御信号Ｔ
ｅｎだけでなく、テスト制御信号Ｔ１乃至Ｔｎをもロウ
レベルにする。これにより、表２に示す真理値表に従っ
て、各出力バッファＢ１乃至Ｂｋの動作が制御される。
ては、通常動作を行わせる場合には、テスト制御信号Ｔ
ｅｎだけでなく、テスト制御信号Ｔ１乃至Ｔｎをもロウ
レベルにする。これにより、表２に示す真理値表に従っ
て、各出力バッファＢ１乃至Ｂｋの動作が制御される。
【００４３】また、各ＰチャネルトランジスタＴｒＰ１
乃至ＴｒＰｋ及びＮチャネルトランジスタＴｒＮ１乃至
ＴｒＮｎの抵抗値を測定する場合には、第１の実施例と
同様に、テスト制御信号Ｔｅｎをハイレベルにすると共
に、テスト制御信号Ｔ１乃至Ｔｎを一定期間毎に順次ハ
イレベルに切り替える。
乃至ＴｒＰｋ及びＮチャネルトランジスタＴｒＮ１乃至
ＴｒＮｎの抵抗値を測定する場合には、第１の実施例と
同様に、テスト制御信号Ｔｅｎをハイレベルにすると共
に、テスト制御信号Ｔ１乃至Ｔｎを一定期間毎に順次ハ
イレベルに切り替える。
【００４４】この結果、例えばテスト制御信号Ｔ１がハ
イレベルになり、テスト制御信号Ｔ２乃至Ｔｎがロウレ
ベルになっている期間においては、出力バッファＢ１で
は、セレクタＳＥＬ１１及びセレクタＳＥＬ１２の出力
信号に拘わらず、セレクタＳＥＬ３１から定電圧源Ｓ２
からの定電圧が出力され、セレクタＳＥＬ４１から定電
圧源Ｓ１からの定電圧が出力される。従って、Ｐチャネ
ルトランジスタＴｒＰ１及びＮチャネルトランジスタＴ
ｒＮ１がオン状態になる。一方、出力バッファＢ２乃至
Ｂｎでは、第１の実施例と同様に、セレクタＳＥＬ１２
乃至ＳＥＬ１ｎからハイレベルの信号が出力され、セレ
クタＳＥＬ２２乃至ＳＥＬ２ｎからロウレベルの信号が
出力される。このため、セレクタＳＥＬ３２乃至ＳＥＬ
３ｎからハイレベルの信号が出力され、セレクタＳＥＬ
４２乃至ＳＥＬ４ｎからロウレベルの信号が出力され
る。この結果、ＰチャネルトランジスタＴｒＰ２乃至Ｔ
ｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮ
ｎがオフ状態になり、外部出力端子Ｐ２乃至Ｐｋはハイ
インピーダンス状態となる。従って、本実施例では、更
に定電圧源Ｓ１から供給される定電圧の値を出力端子Ｐ
ｏｕｔ１から測定し、定電圧源Ｓ２から供給される定電
圧は出力端子Ｐｏｕｔ２から測定することにより、この
測定結果、電源電位ＶＤＤと接地電位ＧＮＤとの間を流
れる定常電流及び外部出力端子Ｐ１の出力電圧から、第
１の実施例と同様に、ＰチャネルトランジスタＴｒＰ１
及びＮチャネルトランジスタＴｒＮ１の抵抗値を容易か
つ正確に測定することができる。
イレベルになり、テスト制御信号Ｔ２乃至Ｔｎがロウレ
ベルになっている期間においては、出力バッファＢ１で
は、セレクタＳＥＬ１１及びセレクタＳＥＬ１２の出力
信号に拘わらず、セレクタＳＥＬ３１から定電圧源Ｓ２
からの定電圧が出力され、セレクタＳＥＬ４１から定電
圧源Ｓ１からの定電圧が出力される。従って、Ｐチャネ
ルトランジスタＴｒＰ１及びＮチャネルトランジスタＴ
ｒＮ１がオン状態になる。一方、出力バッファＢ２乃至
Ｂｎでは、第１の実施例と同様に、セレクタＳＥＬ１２
乃至ＳＥＬ１ｎからハイレベルの信号が出力され、セレ
クタＳＥＬ２２乃至ＳＥＬ２ｎからロウレベルの信号が
出力される。このため、セレクタＳＥＬ３２乃至ＳＥＬ
３ｎからハイレベルの信号が出力され、セレクタＳＥＬ
４２乃至ＳＥＬ４ｎからロウレベルの信号が出力され
る。この結果、ＰチャネルトランジスタＴｒＰ２乃至Ｔ
ｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮ
ｎがオフ状態になり、外部出力端子Ｐ２乃至Ｐｋはハイ
インピーダンス状態となる。従って、本実施例では、更
に定電圧源Ｓ１から供給される定電圧の値を出力端子Ｐ
ｏｕｔ１から測定し、定電圧源Ｓ２から供給される定電
圧は出力端子Ｐｏｕｔ２から測定することにより、この
測定結果、電源電位ＶＤＤと接地電位ＧＮＤとの間を流
れる定常電流及び外部出力端子Ｐ１の出力電圧から、第
１の実施例と同様に、ＰチャネルトランジスタＴｒＰ１
及びＮチャネルトランジスタＴｒＮ１の抵抗値を容易か
つ正確に測定することができる。
【００４５】出力バッファＢ２乃至Ｂｎについても、出
力バッファＢ１と同様にして各Ｐチャネルトランジスタ
ＴｒＰ２乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒ
Ｎ２乃至ＴｒＮｎの抵抗値を容易かつ正確に測定するこ
とができる。
力バッファＢ１と同様にして各Ｐチャネルトランジスタ
ＴｒＰ２乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒ
Ｎ２乃至ＴｒＮｎの抵抗値を容易かつ正確に測定するこ
とができる。
【００４６】また、第２の実施例においては、定電圧源
Ｓ１及びＳ２から供給される各定電圧は、いずれもそれ
が供給されるトランジスタを非飽和領域で動作させる電
圧レベルにあるので、抵抗値の測定時において、互いに
直列に接続されたＰチャネルトランジスタＴｒＰｋ及び
ＮチャネルトランジスタＴｒＮｋを同時にオン状態とし
たときに、これらを介して電源電位ＶＤＤ及び接地電位
ＧＮＤ間を流れる電流を第１の実施例よりも小さなもの
とすることができる。従って、半導体集積回路の劣化を
防ぐことができる。
Ｓ１及びＳ２から供給される各定電圧は、いずれもそれ
が供給されるトランジスタを非飽和領域で動作させる電
圧レベルにあるので、抵抗値の測定時において、互いに
直列に接続されたＰチャネルトランジスタＴｒＰｋ及び
ＮチャネルトランジスタＴｒＮｋを同時にオン状態とし
たときに、これらを介して電源電位ＶＤＤ及び接地電位
ＧＮＤ間を流れる電流を第１の実施例よりも小さなもの
とすることができる。従って、半導体集積回路の劣化を
防ぐことができる。
【００４７】次に、本発明の第３の実施例について説明
する。図５は本発明の第３の実施例に係る半導体集積回
路の構造を示すブロック図である。なお、図５に示す第
３の実施例において、図１に示す第１の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
する。図５は本発明の第３の実施例に係る半導体集積回
路の構造を示すブロック図である。なお、図５に示す第
３の実施例において、図１に示す第１の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
【００４８】第３の実施例においては、データバスＢＵ
Ｓと各出力バッファＢ１乃至Ｂｎとの間に、夫々ラッチ
回路Ｌ１乃至Ｌｎが接続されている。
Ｓと各出力バッファＢ１乃至Ｂｎとの間に、夫々ラッチ
回路Ｌ１乃至Ｌｎが接続されている。
【００４９】このように構成された第３の実施例におい
ては、ラッチ回路Ｌ１乃至Ｌｎに書き込み命令を行うこ
とによってテスト制御信号Ｔ１乃至Ｔｎの論理レベルを
設定すれば、第１の実施例と同様にして、出力バッファ
Ｂ１乃至Ｂｎに通常動作を行わせたり、その試験を行っ
たりすることができる。
ては、ラッチ回路Ｌ１乃至Ｌｎに書き込み命令を行うこ
とによってテスト制御信号Ｔ１乃至Ｔｎの論理レベルを
設定すれば、第１の実施例と同様にして、出力バッファ
Ｂ１乃至Ｂｎに通常動作を行わせたり、その試験を行っ
たりすることができる。
【００５０】なお、出力バッファＢ１乃至Ｂｎにデータ
を出力する回路等にテスト制御信号Ｔ１乃至Ｔｎを出力
するための外部端子を設けることが可能であれば、第１
及び第２の実施例におけるデコーダＤＥＣ及びテスト信
号並びに第３の実施例におけるラッチ回路Ｌ１乃至Ｌｎ
は設けられていなくてもよい。また、出力バッファＢ１
乃至Ｂｎにデータを出力する回路等に適当な定電圧を出
力するための外部端子を設けることが可能であれば、第
２の実施例における定電圧源Ｓ１及びＳ２は設けられて
いなくてもよい。
を出力する回路等にテスト制御信号Ｔ１乃至Ｔｎを出力
するための外部端子を設けることが可能であれば、第１
及び第２の実施例におけるデコーダＤＥＣ及びテスト信
号並びに第３の実施例におけるラッチ回路Ｌ１乃至Ｌｎ
は設けられていなくてもよい。また、出力バッファＢ１
乃至Ｂｎにデータを出力する回路等に適当な定電圧を出
力するための外部端子を設けることが可能であれば、第
２の実施例における定電圧源Ｓ１及びＳ２は設けられて
いなくてもよい。
【００５１】
【発明の効果】以上詳述したように、本発明によれば、
半導体集積回路に試験用基板を介してＩＣテスタを接続
しても、その接続によって生じる接触抵抗の影響を受け
ることなく、駆動能力が高い出力バッファの抵抗値を測
定することができる。また、接触抵抗に影響されること
がないため、複数個の出力バッファに夫々設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタに対
し、それらの抵抗値が一定となっているか否かの試験を
行うこともできる。
半導体集積回路に試験用基板を介してＩＣテスタを接続
しても、その接続によって生じる接触抵抗の影響を受け
ることなく、駆動能力が高い出力バッファの抵抗値を測
定することができる。また、接触抵抗に影響されること
がないため、複数個の出力バッファに夫々設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタに対
し、それらの抵抗値が一定となっているか否かの試験を
行うこともできる。
【図１】本発明の第１の実施例に係る半導体集積回路の
構造を示すブロック図である。
構造を示すブロック図である。
【図２】第１の実施例に係る半導体集積回路に設けられ
た出力バッファの抵抗値の測定方法を示すブロック図で
ある。
た出力バッファの抵抗値の測定方法を示すブロック図で
ある。
【図３】第１の実施例に係る半導体集積回路に設けられ
た出力バッファの抵抗値の測定方法を示すタイミングチ
ャートである。
た出力バッファの抵抗値の測定方法を示すタイミングチ
ャートである。
【図４】本発明の第２の実施例に係る半導体集積回路の
構造を示すブロック図である。
構造を示すブロック図である。
【図５】本発明の第３の実施例に係る半導体集積回路の
構造を示すブロック図である。
構造を示すブロック図である。
【図６】従来の半導体集積回路に設けられた出力バッフ
ァ及びＩＣテスタの構造を示すブロック図である。
ァ及びＩＣテスタの構造を示すブロック図である。
Ｂ１、Ｂ２、Ｂｋ、Ｂｎ；出力バッファ Ｔ１、Ｔ２、Ｔｋ、Ｔｎ、Ｔｅｎ；テスト制御信号 ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１ｋ、ＳＥＬ１ｎ、Ｓ
ＥＬ２１、ＳＥＬ２２、ＳＥＬ２ｋ、ＳＥＬ２ｎ、ＳＥ
Ｌ３１、ＳＥＬ３２、ＳＥＬ３ｎ、ＳＥＬ４１、ＳＥＬ
４２、ＳＥＬ４ｎ；セレクタ ＢＵＳ；データバス Ｌ１、Ｌ２、Ｌｎ；ラッチ回路
ＥＬ２１、ＳＥＬ２２、ＳＥＬ２ｋ、ＳＥＬ２ｎ、ＳＥ
Ｌ３１、ＳＥＬ３２、ＳＥＬ３ｎ、ＳＥＬ４１、ＳＥＬ
４２、ＳＥＬ４ｎ；セレクタ ＢＵＳ；データバス Ｌ１、Ｌ２、Ｌｎ；ラッチ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AB00 AC03 AD03 AG01 AK14 5J056 AA04 BB59 BB60 CC00 CC14 DD12 DD28 FF07 FF08 GG12 KK00
Claims (6)
- 【請求項１】 ドレインが外部出力端子に共通接続され
たＰチャネルトランジスタ及びＮチャネルトランジスタ
を備えた複数個の出力バッファと、前記複数個の出力バ
ッファの抵抗値を測定する際に一の出力バッファを選択
しその出力バッファに設けられたＰチャネルトランジス
タ及びＮチャネルトランジスタをオン状態にし残りの出
力バッファの外部出力端子をハイインピーダンス状態に
する制御回路と、を有することを特徴とする半導体集積
回路。 - 【請求項２】 前記制御回路は、前記残りの出力バッフ
ァの外部出力端子をハイインピーダンス状態にするとき
にその出力バッファに設けられたＰチャネルトランジス
タ及びＮチャネルトランジスタをオフ状態にすることを
特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記出力バッファは、前記Ｐチャネルト
ランジスタのゲートに前記制御回路により選択されたと
きにロウレベルの信号を出力しそれ以外のときにはデー
タ入力端子に入力された信号のレベルに応じたレベルの
信号を出力する第１のセレクタと、前記Ｎチャネルトラ
ンジスタのゲートに前記制御回路により選択されたとき
にハイレベルの信号を出力しそれ以外のときにはデータ
入力端子に入力された信号のレベルに応じたレベルの信
号を出力する第２のセレクタと、を有することを特徴と
する請求項１又は２に記載の半導体集積回路。 - 【請求項４】 前記制御回路により選択された出力バッ
ファに設けられたＰチャネルトランジスタのソースに
は、外部のテスタに設けられた電源電位が供給され、Ｎ
チャネルトランジスタのソースには、前記テスタに設け
られた接地電位が供給されることを特徴とする請求項１
乃至３のいずれか１項に記載の半導体集積回路。 - 【請求項５】 ドレインが外部出力端子に共通接続され
たＰチャネルトランジスタ及びＮチャネルトランジスタ
を備えた複数個の出力バッファを有する半導体集積回路
に対し、前記複数個の出力バッファのうちから一の出力
バッファを選択する工程と、選択した出力バッファに設
けられたＰチャネルトランジスタ及びＮチャネルトラン
ジスタをオン状態にする工程と、残りの出力バッファに
設けられたＰチャネルトランジスタ及びＮチャネルトラ
ンジスタをオフ状態にしその出力バッファの外部出力端
子をハイインピーダンス状態にする工程と、前記オン状
態にしたＰチャネルトランジスタ及びＮチャネルトラン
ジスタに電流を流してその抵抗値を測定する工程と、を
有することを特徴とする半導体集積回路の試験方法。 - 【請求項６】 前記一の出力バッファを選択する工程に
よって選択する出力バッファを変更しながら前記抵抗値
を測定する工程を全ての出力バッファについて行うこと
を特徴とする請求項５に記載の半導体集積回路の試験方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000370533A JP3595503B2 (ja) | 2000-12-05 | 2000-12-05 | 半導体集積回路及びその試験方法 |
| US10/001,796 US6636066B2 (en) | 2000-12-05 | 2001-12-05 | Semiconductor integrated circuit and method for testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000370533A JP3595503B2 (ja) | 2000-12-05 | 2000-12-05 | 半導体集積回路及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002176348A true JP2002176348A (ja) | 2002-06-21 |
| JP3595503B2 JP3595503B2 (ja) | 2004-12-02 |
Family
ID=18840410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000370533A Expired - Fee Related JP3595503B2 (ja) | 2000-12-05 | 2000-12-05 | 半導体集積回路及びその試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6636066B2 (ja) |
| JP (1) | JP3595503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100337119C (zh) * | 2003-03-10 | 2007-09-12 | 盛群半导体股份有限公司 | 集成电路的检测方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070080697A1 (en) * | 2005-09-27 | 2007-04-12 | Sony Corporation | Semiconductor device tester pin contact resistance measurement |
| US7516385B2 (en) * | 2006-04-28 | 2009-04-07 | Sony Corporation | Test semiconductor device in full frequency with half frequency tester |
| WO2007129583A1 (ja) * | 2006-05-10 | 2007-11-15 | Advantest Corporation | スイッチ回路、フィルタ回路及び試験装置 |
| EP2093580B1 (en) * | 2008-02-25 | 2012-08-15 | Dialog Semiconductor GmbH | Supply current based testing of CMOS output stages |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321354A (en) * | 1990-07-23 | 1994-06-14 | Seiko Epson Corporation | Method for inspecting semiconductor devices |
| US5471153A (en) * | 1991-04-26 | 1995-11-28 | Vlsi Technologies, Inc. | Methods and circuits for testing open collectors and open drains |
| US5325054A (en) * | 1992-07-07 | 1994-06-28 | Texas Instruments Incorporated | Method and system for screening reliability of semiconductor circuits |
| US5670890A (en) * | 1993-04-22 | 1997-09-23 | Lsi Logic Corporation | Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits |
| JP3233559B2 (ja) * | 1995-08-14 | 2001-11-26 | シャープ株式会社 | 半導体集積回路のテスト方法および装置 |
| US5760598A (en) * | 1996-02-12 | 1998-06-02 | International Business Machines Corporation | Method and apparatus for testing quiescent current in integrated circuits |
| JPH1130649A (ja) * | 1997-07-10 | 1999-02-02 | Mitsubishi Electric Corp | 半導体回路のテスト方法及びテスト装置 |
-
2000
- 2000-12-05 JP JP2000370533A patent/JP3595503B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-05 US US10/001,796 patent/US6636066B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100337119C (zh) * | 2003-03-10 | 2007-09-12 | 盛群半导体股份有限公司 | 集成电路的检测方法 |
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| Publication number | Publication date |
|---|---|
| JP3595503B2 (ja) | 2004-12-02 |
| US20020101249A1 (en) | 2002-08-01 |
| US6636066B2 (en) | 2003-10-21 |
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