WO2004077545A1 - Halbleiterchip zum aufbau eines halbleiterchipstapels - Google Patents

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connection contact
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Markus Eigner
Wolfgang Gruber
Stephan Janka
Jochen Müller
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Infineon Technologies Ag
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Definitions

  • Semiconductor chip stacks are formed by several semiconductor chips placed one on top of the other, which are connected to one another in an electrically conductive manner. In this way, more complex electronic circuits can be constructed, the active components of which are distributed over different chips.
  • the arrangement as a chip stack enables a more compact structure than an arrangement in a multichip module in which a plurality of semiconductor chips are arranged next to one another and are connected to one another in an electrically conductive manner by means of wires.
  • connection contact surfaces When building up a semiconductor chip stack, two chips provided with respective connection contact surfaces are connected to one another with their main sides provided with the connection contact surfaces and active components, in that the connection contact surfaces facing one another are connected to one another in an electrically conductive manner with thin solder layers, and thus at the same time a permanent mechanical connection between the semiconductor chips will be produced.
  • this technology of a face-to-face connection makes it necessary to adhere to a very small adjustment tolerance when the semiconductor chips are placed on top of one another, so that the connection contact surfaces are positioned precisely on one another.
  • the top chip (top chip) is placed on a bottom chip (bottom chip) by means of a so-called die bonder. Its alignment accuracy is inadequate for the high demands placed on the precise alignment of the chips in a semiconductor chip stack.
  • the connection contact surfaces are therefore produced with sufficiently large dimensions so that a certain inaccuracy in the positioning of the semiconductor chips is taken into account.
  • the object of the present invention is to specify how a significant improvement in the positioning accuracy in semiconductor chip stacks can be achieved with as little effort as possible.
  • a surface structure is present on the main side provided with the connection contact surfaces, which surface slopes down towards a region provided for the further semiconductor chip.
  • These sloping edges have the effect that the upper semiconductor chip slides in any case when the lower semiconductor chip is placed on this main side into the intended exact position in which the connection contact surfaces are arranged exactly one above the other.
  • the positioning accuracy of the placement device therefore does not need to be improved.
  • the oblique flanks of the surface structure of the lower semiconductor chip cause the deposited chip to slide into the correct position and can thus be connected to the lower chip in an electrically conductive manner.
  • the surface structure has the shape of an annular or frame-shaped wall.
  • FIG. 1 shows an arrangement for a semiconductor chip stack in cross section.
  • FIG. 2 shows a semiconductor chip with the surface structure in supervision.
  • 1 shows a cross section of a semiconductor chip 1 with a further semiconductor chip 2 arranged above it.
  • the semiconductor chip 1 is provided with the surface structure 3 on the main side.
  • This connection level 5 serves to connect the connection contact areas 4 of the semiconductor chip 1 to associated further connection contact areas 6 of the further semiconductor chip 2 in an electrically conductive manner. Portions of this connection level 5 can also be present outside the area occupied by the connection contact surfaces in order to establish a permanent mechanical connection between the semiconductor chips.
  • connection contact surfaces can also be connected directly to one another.
  • An adhesive or the like can also be used to produce a mechanically stable connection of the semiconductor chips 1, 2.
  • the lower semiconductor chip 1 (bot tom chip) has a typical thickness of z. B. about 120 microns.
  • a typical thickness of the further semiconductor chip 2 (top chip) is, for. B. about 60 microns.
  • the surface structure 3 of the semiconductor chip 1 preferably has a maximum height d above the main side between 10 ⁇ m and 30 ⁇ m, preferably about 20 ⁇ m.
  • the cross section of the surface structure can be trapezoidal, as shown in FIG. 1.
  • At least the flanks of the surface structure 3 facing the region provided for the further semiconductor chip 2 are preferably inclined at an angle of 45 degrees to 60 degrees towards the main side of the semiconductor chip 1 (the upper side to be provided with the further semiconductor chip 2).
  • the further semiconductor chip 2 is shown in a position just above said main side of the semiconductor chip 1 shortly before being deposited.
  • the edges of the further semiconductor chip 2 are pushed inward by means of the surface structure 3 such that the further semiconductor chip 2 in the attached position covers the intended area of the main side of the Occupies semiconductor chips 1.
  • the flanks of the surface structure 3 are suitably inclined for this purpose, whereby they can form an inclined plane, but can also be suitably curved convexly or concavely towards the further semiconductor chip 2.
  • FIG. 2 shows a semiconductor chip 1 in a top view, in which the surface structure 3 of the main page is shown.
  • This surface structure 3 is frame-shaped here. This is provided for a rectangular, in particular square, further semiconductor chip 2.
  • the cross section shown in FIG. 1 is designated in FIG. 2 by the dash-dotted line, which also runs through the connection contact surfaces 4 shown.
  • connection contact surfaces 4 can be arranged as desired in accordance with the respective circuit design.
  • the surface structure 3 can be formed in a ring shape for round semiconductor chips; it can also be restricted to individual sections. It is sufficient if the surface structure 3 only piece by piece with respect to the edges of the attached further semiconductor chip 2, for. B. in the sections marked with the four braces in FIG.
  • the surface structure 3 can be wider than shown and in particular can be present over the entire area outside the area provided for the further semiconductor chip 2 and can cover the top of the lower semiconductor chip 1 to the outside. It is only important that the inner flanks facing the further semiconductor chip 2 in the for the self-adjusting positioning are beveled suitable manner.
  • This surface structure 3 can be formed from a material that is already available as part of the usual manufacturing processes for semiconductor components and can be structured in particular by means of photolithography, preferably a polyimide. Another material that can be applied using screen printing, for example, is also suitable. In particular, the same material can be used as for the connection level 5; In this case, the surface structure 3 can be produced together with the structuring of the connection plane 5. Since the components have already been precisely adjusted to one another during a soldering process for producing the electrically conductive connections, the material of the surface structure 3 need not be temperature-resistant. It only has to be applied and structured at a sufficient height d.

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Abstract

Eine zum Aufsetzen eines weiteren Halbleiterchips (2) vorgesehene Hauptseite des Halbleiterchips (1) ist mit einer Oberflächenstruktur (3) versehen, die einen ringförmigen oder rahmenförmigen Wall mit zu dem weiteren Halbleiterchip (2) hin abschüssigen Flanken bildet. Dadurch wird beim Aufsetzen des weiteren Halbleiterchips (2) eine selbsttätige Justage erreicht, so dass die miteinander zu verbindenden Anschlusskontaktflächen (4, 6) richtig übereinander positioniert werden.

Description

Beschreibung
Halbleiterchip zum Aufbau eines Halbleiterchipstapels
Halbleiterchipstapel werden durch mehrere aufeinander gesetzte Halbleiterchips gebildet, die untereinander elektrisch leitend verbunden werden. Auf diese Weise können komplexere elektronische Schaltungen aufgebaut werden, deren aktive Bauelemente auf verschiedene Chips verteilt sind. Die Anordnung als Chipstapel ermöglicht dabei einen kompakteren Aufbau als eine Anordnung in einem Multichipmodul, bei dem mehrere Halbleiterchips nebeneinander angeordnet und mittels Drähten e- lektrisch leitend miteinander verbunden sind.
Bei dem Aufbau eines Halbleiterchipstapels werden zwei mit jeweiligen Anschlusskontaktflächen versehene Chips mit ihren mit den Anschlusskontaktflächen und aktiven Bauelementen versehenen Hauptseiten einander zugewandt miteinander verbunden, indem die einander zugewandten Anschlusskontaktflächen mit dünnen Lötschichten elektrisch leitend miteinander verbunden werden und so gleichzeitig eine dauerhafte mechanische Verbindung zwischen den Halbleiterchips hergestellt wird. Diese Technik einer Verbindung face-to-face macht es allerdings erforderlich, beim Aufeinandersetzen der Halbleiterchips eine sehr geringe Justage-Toleranz einzuhalten, so dass die Anschlusskontaktflächen genau aufeinander positioniert werden.
Das Aufsetzen des oberen Chips (top chip) auf einen unteren Chip (bottom chip) erfolgt mittels eines so genannten Die- Bonders. Dessen Justage-Genauigkeit ist für die hohen Anforderungen, die an die genaue Ausrichtung der Chips eines Halbleiterchipstapels gestellt werden, unzureichend. Die Anschlusskontaktflächen werden daher mit ausreichend großen Abmessungen hergestellt, so dass für eine gewisse Ungenauigkeit bei der Positionierung der Halbleiterchips Rechnung getragen wird. Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie mit möglichst geringem Aufwand eine deutliche Verbesserung der Positioniergenauigkeit in Halbleiterchipstapeln erreicht werden kann.
Diese Aufgabe wird mit dem Halbleiterchip mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Halbleiterchip ist auf der mit den Anschlusskontakt- flächen versehenen Hauptseite eine Oberflächenstruktur vorhanden, die zu einem für den weiteren Halbleiterchip vorgesehenen Bereich hin abschüssige Flanken aufweist . Diese abschüssigen Flanken bewirken, dass der obere Halbleiterchip beim Aufsetzen des unteren Halbleiterchips auf diese Hauptseite in jedem Fall in die vorgesehene exakte Position gleitet, in der die Anschlusskontaktflächen genau übereinander angeordnet sind. Die Positioniergenauigkeit der Aufsetzvor- richtung braucht daher nicht verbessert zu werden. Auch wenn der weitere Halbleiterchip geringfügig seitlich außerhalb der vorgesehenen Position abgesetzt wird, bewirken die schrägen Flanken der Oberflächenstruktur des unteren Halbleiterchips, dass der abgesetzte Chip in die richtige Position rutscht und so elektrisch leitend mit dem unteren Chip verbunden werden kann. Bei einem bevorzugten Ausführungsbeispiel besitzt die Oberflächenstruktur die Gestalt eines ringförmigen oder rahmenförmigen Walles.
Es folgt eine genauere Beschreibung von Beispielen des Halb- leiterchips anhand der Figuren 1 und 2.
Die Figur 1 zeigt eine Anordnung für einen Halbleiterchipstapel im Querschnitt .
Die Figur 2 zeigt einen Halbleiterchip mit der Oberflächenstruktur in Aufsicht . In der Figur 1 ist ein Halbleiterchip 1 mit einem darüber angeordneten weiteren Halbleiterchip 2 im Querschnitt dargestellt. Der Halbleiterchip 1 ist auf der Hauptseite mit der Oberflächenstruktur 3 versehen. Auf den Anschlusskontaktflä- chen 4 des Halbleiterchips 1 befindet sich eine dünne strukturierte Verbindungsebene 5, zum Beispiel aus einem geeigneten Lotmaterial. Diese Verbindungsebene 5 dient dazu, die Anschlusskontaktflächen 4 des Halbleiterchips 1 mit zugeordneten weiteren Anschlusskontaktflächen 6 des weiteren Halblei- terchips 2 elektrisch leitend zu verbinden. Anteile dieser Verbindungsebene 5 können auch außerhalb des von den Anschlusskontaktflächen eingenommenen Bereiches vorhanden sein, um eine dauerhafte mechanische Verbindung zwischen den Halbleiterchips herzustellen.
Die Anschlusskontaktflächen können alternativ auch unmittelbar miteinander verbunden sein. Es kann auch ein Klebstoff oder dergleichen verwendet werden, um eine mechanisch stabile Verbindung der Halbleiterchips 1, 2 herzustellen. Prinzipiell ist jede Technologie zur Herstellung von Halbleiterchipstapeln, in denen die Halbleiterchips face to face angeordnet sind, auch hier anwendbar. Der untere Halbleiterchip 1 (bot- tom chip) besitzt eine typische Dicke von z. B. etwa 120 μm. Eine typische Dicke des weiteren Halbleiterchips 2 (top chip) beträgt z. B. etwa 60 μm.
Die Oberflächenstruktur 3 des Halbleiterchips 1 besitzt vorzugsweise eine maximale Höhe d über der Hauptseite zwischen 10 μm und 30 μm, vorzugsweise etwa 20 μm. Der Querschnitt der Oberflächenstruktur kann wie in der Figur 1 dargestellt trapezförmig sein. Zumindest die dem für den weiteren Halbleiterchip 2 vorgesehenen Bereich zugewandten Flanken der Oberflächenstruktur 3 sind gegen die Hauptseite des Halbleiterchips 1 (die mit dem weiteren Halbleiterchip 2 zu versehende Oberseite) vorzugsweise um einen Winkel von 45 Grad bis 60 Grad geneigt . In der Figur 1 ist der weitere Halbleiterchip 2 kurz vor dem Absetzen in einer Position dicht über der besagten Hauptseite des Halbleiterchips 1 dargestellt. In dieser Position ist erkennbar, dass bei einer seitlichen Verschiebung des weiteren Halbleiterchips 2 aus der vorgesehen Position die Kanten des weiteren Halbleiterchips 2 mittels der Oberflächenstruktur 3 so nach innen geschoben werden, dass der weitere Halbleiterchip 2 in der aufgesetzten Position den vorgesehenen Bereich der Hauptseite des Halbleiterchips 1 einnimmt. Die Flanken der Oberflächenstruktur 3 sind zu diesem Zweck geeignet geneigt, wobei sie eine schiefe Ebene bilden können, aber auch geeignet konvex oder konkav zu dem weiteren Halbleiterchip 2 hin gekrümmt sein können.
Die Figur 2 zeigt einen Halbleiterchip 1 in einer Aufsicht, in der die Oberflächenstruktur 3 der Hauptseite eingezeichnet ist. Diese Oberflächenstruktur 3 ist hier rahmenförmig ausgebildet. Das ist für einen rechteckigen, insbesondere quadratischen, weiteren Halbleiterchip 2 vorgesehen. Der in der Fi- gur 1 dargestellte Querschnitt ist in der Figur 2 mit der strichpunktierten Linie bezeichnet, die auch durch die eingezeichneten Anschlusskontaktflächen 4 verläuft . Diese Anschlusskontaktflächen 4 können dem jeweiligen Schaltungsentwurf entsprechend im Prinzip beliebig angeordnet sein. Die Oberflächenstruktur 3 kann für runde Halbleiterchips ringförmig ausgebildet sein; sie kann auch auf einzelne Abschnitte beschränkt sein. Es genügt, wenn die Oberflächenstruktur 3 nur stückweise gegenüber den Kanten des aufgesetzten weiteren Halbleiterchips 2, z. B. in den in der Figur 2 mit den vier geschweiften Klammern markierten Abschnitten, vorhanden ist. Die Oberflächenstruktur 3 kann breiter sein als eingezeichnet und kann insbesondere außerhalb des für den weiteren Halbleiterchip 2 vorgesehenen Bereiches ganzflächig vorhanden sein und die Oberseite des unteren Halbleiterchips 1 nach außen hin überdecken. Es kommt nur darauf an, dass die inneren, dem weiteren Halbleiterchip 2 zugewandten Flanken in der für die selbstjustierende Positionierung geeigneten Weise abgeschrägt sind.
Diese Oberflächenstruktur 3 kann aus einem Material gebildet sein, das im Rahmen der üblichen Herstellungsverfahren von Halbleiterbauelementen bereits verfügbar ist und sich insbesondere mittels Fotolithographie strukturieren lässt, vorzugsweise ein Polyimid. Es ist auch ein anderes Material, das sich zum Beispiel mittels Siebdrucks aufbringen lässt, geeig- net . Es kann insbesondere auch dasselbe Material wie für die Verbindungsebene 5 verwendet werden; die Oberflächenstruktur 3 kann in diesem Fall zusammen mit der Strukturierung der Verbindungsebene 5 hergestellt werden. Da während eines Lötprozesses zur Herstellung der elektrisch leitenden Verbindun- gen die genaue Justage der Bauelemente aufeinander bereits erfolgt ist, braucht das Material der Oberflächenstruktur 3 nicht temperaturbeständig zu sein. Es muss nur in der ausreichenden Höhe d aufgebracht und strukturiert werden.
Bezugszeichenliste
1 Halbleiterchip
2 weiterer Halbleiterchip
3 Oberflächenstruktur
4 Anschlusskontaktfläche
5 Verbindungsebene
6 weitere Anschlusskontaktfläche d maximale Höhe

Claims

Patentansprüche
1. Halbleiterchip zum Aufbau eines Halbleiterchipstapels mit einer Hauptseite, die mit Anschlusskontaktflächen (4) verse- hen ist, die für eine elektrisch leitende Verbindung zwischen dem Halbleiterchip (1) und einem darauf angeordneten weiteren Halbleiterchip (2) vorgesehen sind, d a d u r c h g e k e n n z e i c h n e t, dass auf der Hauptseite eine Oberflächenstruktur (3) vorhanden ist, die zu einem für den weiteren Halbleiterchip (2) vorgesehenen Bereich der Hauptseite hin abschüssige Flanken aufweist, die eine Positionierung beim Aufsetzen des weiteren Halbleiterchips (2) erleichtern.
2. Halbleiterchip nach Anspruch 1, bei dem die Oberflächenstruktur (3) als ringförmiger oder rahmenför- miger Wall ausgebildet ist.
3. Halbleiterchip nach Anspruch 1 oder 2, bei dem die Oberflächenstruktur (3) einen trapezförmigen Querschnitt aufweist.
4. Halbleiterchip nach einem der Ansprüche 1 bis 3 , bei dem die Oberflächenstruktur (3) aus einem Material gebildet ist, das für eine zwischen dem Halbleiterchip (1) und einem weiteren Halbleiterchip (2) vorgesehene strukturierte Verbindungsebene (5) vorgesehen ist.
5. Halbleiterchip nach einem der Ansprüche 1 bis 4, bei dem die Oberflächenstruktur (3) zu dem für den weiteren Halbleiterchip (2) vorgesehenen Bereich der Hauptseite hin Flanken aufweist, die gegen die Hauptseite um einen Winkel von 45 Grad bis 60 Grad geneigt sind.
6. Halbleiterchip nach einem der Ansprüche 1 bis 5, bei dem die Oberflächenstruktur (3) eine maximale Höhe (d) über der Hauptseite zwischen 10 μm und 30 μm besitzt.
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