WO2004062150A1 - Ｏｆｄｍ復調装置 - Google Patents

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WO2004062150A1
WO2004062150A1 PCT/JP2003/016261 JP0316261W WO2004062150A1 WO 2004062150 A1 WO2004062150 A1 WO 2004062150A1 JP 0316261 W JP0316261 W JP 0316261W WO 2004062150 A1 WO2004062150 A1 WO 2004062150A1
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WO
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histogram
ofdm
signal
circuit
clock
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PCT/JP2003/016261
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French (fr)
Inventor
Atsushi Yajima
Kazuhisa Funamoto
Yasunari Ikeda
Original Assignee
Sony Corporation
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

Definitions

  • the present invention relates to an OFDM demodulator that demodulates an OFDM (Orthogonal Frequency Division Multiplexing) modulated signal.
  • OFDM Orthogonal Frequency Division Multiplexing
  • Orthogonal frequency division multiplexing (hereinafter, referred to as OFDM) is used as a method for transmitting digital signals.
  • OFDM A modulation method called Orthogonal Fre (! Return division Mul Uplexing) is used.
  • a number of orthogonal sub-carriers are provided in the transmission band.
  • Sub-carriers are assigned, and the amplitude and phase of each sub-carrier are assigned to the data by PSK (Phase Shift Keying) or QAM (Quadrature Amplitude Modulation). This is a digital modulation method.
  • the transmission band is divided by a large number of subcarriers, so the band per subcarrier wave is narrowed and the modulation speed is slow, but the total transmission speed is not different from the conventional modulation system.
  • data is allocated to a plurality of subcarriers, so an IFT (Inverse Fast Fourier Transform) arithmetic circuit that performs an inverse Fourier transform during modulation, and an FFT (Fast Fast) that performs a Fourier transform during demodulation.
  • IFT Inverse Fast Fourier Transform
  • FFT Fast Fast
  • Fourier Transform By using the arithmetic circuit, it is possible to configure the transmission and reception circuit It has the characteristics of
  • the OFDM method is often applied to terrestrial digital broadcasting that is strongly affected by multipath interference.
  • terrestrial digital broadcasting adopting the OFDM system there are standards such as DVBT (Digital Video Broadcasting-Terrestrial) and ISDBT (Integrated Services Digital Broadcasting-Terrestrial).
  • the transmission symbol of the OFDM scheme (hereinafter referred to as OFDM symbol) is an effective symbol that is a signal period during which an IF FT is performed at the time of transmission, and a part of the latter half of the effective symbol. It consists of a guard interval whose waveform is copied as it is. The guard interval is located in the first half of the OFDM symbol.
  • OFDM symbol In the OFDM system, provision of such a guard-in signal allows inter-symbol interference due to multipath and improves multipath resistance.
  • I SDB- T SB mode 3 standard (terrestrial digital audio broadcasting broadcasting standard adopted in Japan), in the effective Shinporu, includes a 5 12 subcarriers, the Sabukiyaria interval, 125/126 ⁇ 0.92 kHz. Also, in the mode 3 of the IS DB- T SB standard, of 5 12 subcarriers in the effective Shinporu, transmission data series 433 pieces of subcarriers is modulated. Moreover, the ISD B- T SB standard mode 3, the time length of the guard one pulse is 1/4 of the time length of the valid Shinporu, 1/8, 1/16, and either 1/32.
  • a transmission unit called an OFDM transmission frame configured by a plurality of consecutive OFDM symbols is generally defined.
  • pilot signals of a predetermined phase and amplitude called CP (Continual Pilot) and SP (Scattered Pilot)
  • TMC C Transmission and Multi-plexing Configuration Control
  • TPS Transmission Parameter Signaling
  • FIG. 2 shows a block diagram of a conventional OFDM receiving apparatus.
  • a conventional OFDM receiver 100 includes an antenna 101, a channel 102, a bandpass filter (BPF) 103, an A / D conversion circuit 104, DC cancel circuit 105, digital quadrature demodulation circuit 106, FFT operation circuit 107, frame extraction circuit 108, synchronization circuit 109, and carrier demodulation circuit 110
  • Frequency diving leave circuit 1 1 1, time diving leave circuit 1 1 2, demapping circuit 1 1 3, bit diving leave circuit 1 14, depuncturing circuit 1 1 5, display circuit 1 16 and itinereve circuit 1 17, spread signal elimination circuit 1 18, transport stream generation circuit 1 19, RS decoding circuit 1 20, transmission control information decoding circuit 1 2 1, channel And a selection circuit 122.
  • a broadcast wave of a digital broadcast broadcast from a broadcast station is received by an antenna 101 of an OFDM receiving apparatus 100 and supplied to a tuner 102 as an RF signal.
  • the RF signal received by the antenna 101 is frequency-converted into an IF signal by a tuner 102 composed of a multiplier 102 a and a local oscillator 102 b, and supplied to a BPF 103.
  • the oscillation frequency of the reception carrier signal oscillated from the local oscillator 102 b is switched according to the channel selection signal supplied from the channel selection circuit 122.
  • the IF signal output from the tuner 102 is filtered by the BP 103 and digitized by the A / D conversion circuit 104. From the digitized IF signal, the DC component is removed by the DC cancel circuit 105 and supplied to the digital quadrature demodulation circuit 106.
  • the digital quadrature demodulation circuit 106 quadrature demodulates the digitized IF signal using a carrier signal of a predetermined frequency (carrier frequency), and outputs a baseband OFDM signal.
  • the baseband OFDM signal is a complex composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal) as a result of quadrature demodulation. Signal.
  • the baseband OFDM signal output from the digital quadrature demodulation circuit 106 is supplied to the FFT operation circuit 107 and the synchronization circuit 109.
  • the FFT operation circuit 107 performs an FFT operation on the baseband OFDM signal, and extracts and outputs a signal orthogonally modulated to each subcarrier.
  • the FFT arithmetic circuit 107 extracts a signal corresponding to the effective symbol length from one OFDM symbol, and performs an FFT operation on the extracted signal. That is, the FFT operation circuit 107 removes the signal of the guard interval length from one OFDM symbol and performs the FFT operation on the remaining signal.
  • the range of the signal extracted for performing the FFT operation may be any position of one OFDM symbol as long as the extracted signal points are continuous. In other words, the start position of the range of the extracted signal is, as shown in FIG. 1, from the first boundary position of the OFDM symbol (the position A in FIG. 1) to the end position of the guard interval (see FIG. 1). (Position B)).
  • the signal modulated by each subcarrier extracted by the FFT operation circuit 107 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal).
  • the signal extracted by the FFT arithmetic circuit 107 is supplied to a frame extracting circuit 108, a synchronizing circuit 109, and a carrier demodulating circuit 110.
  • the frame extraction circuit 108 extracts the boundaries of the OFDM transmission frame based on the signal demodulated by the FFT operation circuit 107, and extracts the CP, SP, etc. included in the OFDM transmission frame. And demodulates transmission control information such as TMCC and TMCC and TPS, and supplies them to the synchronization circuit 109 and transmission control information decoding circuit 121.
  • the synchronization circuit 109 includes a baseband OFDM signal, a signal modulated on each subcarrier after demodulation by the FFT calculation circuit 107, a CP detected by the frame extraction circuit 108, Using the pilot signal such as SP and the channel selection signal supplied from the channel selection circuit 122, calculate the boundary of the OFDM symbol and set the FFT calculation circuit 107 timing to start the FFT calculation. You.
  • the carrier demodulation circuit 110 is supplied with a demodulated signal from each subcarrier output from the FFT operation circuit 107 and performs carrier demodulation on the signal. For example, in the case of demodulating an OFDM signal of the ISD B- TSB standard, the carrier demodulation circuit 110 performs, for example, differential demodulation of DQP SK or QP SK: of 16 QAM, 64 QAM. Performs synchronous demodulation.
  • the carrier-demodulated signal is subjected to frequency directional elimination processing by the frequency dithering circuit 111, and then to time directional diving processing by the time dithering circuit 112. Thereafter, it is supplied to the demapping circuit 113.
  • the demapping circuit 113 performs de-allocation processing (demapping processing) on the carrier-demodulated signal (complex signal) to restore the transmission data sequence. For example, when demodulating an OFDM signal of the ISDB- TSB standard, the demapping circuit 113 performs a demapping process corresponding to QPSK :, 16QAM or 64QAM.
  • the transmission data sequence output from the demapping circuit 113 is composed of a bit ding circuit 114, a depuncturing circuit 115, a Viterbi circuit 116, a byte ding leaving circuit 117, and a spreading signal removing circuit 111.
  • the transport stream generating circuit 119 inserts data specified by each broadcasting system, such as a null packet, at a predetermined position in the stream. Further, the transport stream generating circuit 119 performs a so-called smoothing process in which the bit intervals of the intermittently supplied stream are smoothed to form a temporally continuous stream.
  • the transmission data sequence subjected to the smoothing process is supplied to the RS decoding circuit 120.
  • the RS decoding circuit 120 performs a Reed-Solomon decoding process on the input transmission data sequence, and outputs it as a transport stream defined by MPEG-2 Systems.
  • the transmission control information decoding circuit 121 decodes transmission control information such as TMCC and TPS modulated at a predetermined position of the OFDM transmission frame.
  • the decoded transmission control information is transmitted to a carrier demodulation circuit 110, a time dinning leave circuit 112, a demapping circuit 113, a bit dinning leave circuit 114, and a transport stream generation circuit 111. It is supplied to 9 and used for control of demodulation and reproduction of each circuit.
  • the clock frequency error is the frequency error between the transmission clock of the received OFDM signal and the sampling clock used to quantize the received 0 FDM signal. That is, the clock frequency error is a frequency error between the reference clock on the transmitter side and the reference clock on the receiver side.
  • the clock frequency error detection method includes, for example, calculating the autocorrelation of the OFDM signal, detecting the boundary position of the OFDM symbol, and converting the boundary position from the boundary interval, or calculating the zero position from the insertion position of the pilot signal.
  • a method of converting the FDM symbol period may be considered, but in any case, it is difficult to accurately detect the period.
  • the present invention has been proposed in view of such conventional circumstances, and has as its object to provide an OFDM demodulator capable of accurately detecting a clock frequency error.
  • the OFDM demodulation device generates an effective symbol generated by time-dividing an information sequence and modulating it into a plurality of subcarriers, and a signal waveform generated by copying a part of the signal waveform of the effective symbol.
  • the clock frequency error calculation means calculates the clock frequency error based on a plurality of time change rates output from each of the change rate calculation
  • the OFDM demodulator according to the present invention can accurately calculate the clock frequency error even when the reception environment deteriorates.
  • An OFDM demodulator is generated by copying an effective symbol generated by time-dividing an information sequence and modulating the information sequence into a plurality of subcarriers, and copying a signal waveform of a part of the effective symbol.
  • An OFDM demodulator for demodulating an orthogonal frequency division multiplexing (OFDM) signal using a transmission symbol including a guard interval as a transmission unit, wherein the FDM signal is demodulated with a sampling clock of a predetermined frequency.
  • Analog / digital conversion means for sampling and converting to digital data; symbol boundary measurement means for measuring a measurement value indicating the boundary of the transmission symbol of the FDM signal by the sampling clock; and a time change rate of the measurement value.
  • a rate-of-change calculating means for calculating M (where M is a natural number) transmission symbol units; Histogram generation means that is input for each symbol, classifies the time change rate into classes, and generates a histogram indicating the detection frequency of the time change rate for each class; and a transmission clock for the OFDM signal based on the histogram. And a clock frequency error calculating means for calculating a clock frequency error which is an error with respect to the sampling clock.
  • the 0-FDM demodulator generates an effective symbol generated by time-dividing an information sequence and modulating the information sequence into a plurality of subcarriers and copying a signal waveform of a part of the effective symbol.
  • An OFDM demodulator for demodulating an orthogonal frequency division multiplexing (OFDM) signal using a transmission symbol including a guard interval as a transmission unit, wherein the OFDM demodulation device demodulates the 0 FDM signal to a sampling frequency of a predetermined frequency.
  • OFDM orthogonal frequency division multiplexing
  • Analog / digital conversion means for sampling with a hook and converting it to digital data
  • symbol boundary measurement means for measuring a measurement value indicating a boundary of the transmission symbol of the FDM signal by the sampling clock
  • M Is a natural number.
  • a plurality of rate-of-change calculation means for calculating the rate of change of the measured value over time in transmission symbol units of Histogram generating means for generating a histogram as shown in the following, and clock frequency error calculating means for calculating a clock frequency error which is an error between the transmission clock of the OFDM signal and the sampling clock based on the histogram.
  • a time interval for calculating the time change rate is set in multiples of the M symbols, and The interval intervals are different from each other, and the histogram generating means inputs the above-mentioned time change rates from the plurality of change rate calculation means for each of the time intervals set in the change rate means.
  • the rate of change is classified into classes, and a histogram showing the detection frequency of the time rate of change for each class is generated.
  • FIG. 1 is a diagram for explaining a transmission symbol of the FDM scheme.
  • FIG. 2 is a block diagram of a conventional OFDM receiving apparatus.
  • FIG. 3 is a block diagram of the OFDM receiving apparatus according to the embodiment of the present invention.
  • FIG. 4 is a block diagram of a guard correlation / peak detection circuit.
  • FIG. 5 is an evening timing chart of each signal in the guard correlation / peak detection circuit.
  • FIG. 6 is a block diagram of the timing synchronization circuit.
  • FIG. 7 is a block diagram of the clock frequency error calculation circuit.
  • FIG. 8 is a diagram illustrating the output fluctuation of the free-running counter when the transmission clock of the received OFDM signal is synchronized with the clock of the receiving device.
  • FIG. 9 is a diagram showing the output fluctuation of the free-running counter when the clock of the receiving device is faster than the transmission clock of the received OFDM signal.
  • FIG. 10 is a diagram showing the output fluctuation of the free-running counter when the clock of the receiving device is slower than the transmission clock of the received OFDM signal.
  • FIG. 11 is a diagram showing the time change rate of the output value of the self-propelled count.
  • FIG. 12 is a diagram showing the output fluctuation of the free-running counter when frequency-selective fading has occurred and a clock frequency error has occurred.
  • FIG. 13 is a diagram illustrating a case where a slope value can be accurately detected and a case where a slope value cannot be accurately detected in a reception environment of frequency selective fading.
  • FIG. 14 is a circuit configuration diagram of the inclination detection circuit.
  • FIG. 15 is a diagram illustrating an error detection histogram generated by the histogram generation circuit.
  • FIG. 16 is a diagram illustrating the range of the error detection histogram.
  • FIG. 17 is a diagram showing a reference histogram.
  • FIG. 18 is a diagram for explaining that the reference histogram is translated.
  • FIG. 19 is a block diagram of the histogram generation circuit.
  • FIG. 2OA is a histogram for error detection
  • FIG. 20B is a diagram showing a histogram obtained by moving-averaging the histogram for error detection.
  • FIG. 21 is a diagram showing a reference histogram used for moving-averaging the histogram for error detection.
  • FIG. 22 is a diagram showing a state machine for determining the convergence of the histogram for error detection.
  • FIG. 3 shows a block diagram of the OFDM receiving apparatus according to the embodiment of the present invention.
  • the signal shown by the double line in FIG. 3 is a complex signal.
  • an OFDM receiver 1 includes an antenna 2, a tuner 3, a non-pass filter (BPF) 4, an A / D conversion circuit 5, a clock generation circuit 6, DC cancellation circuit 7, Digital quadrature demodulation circuit 8, Carrier frequency error correction circuit 9, FFT operation circuit 10, phase correction circuit 11, guard correlation / peak detection circuit 12, timing synchronization circuit 13, narrowband carrier error calculation circuit 14, wideband Carrier error calculation circuit 15, Addition circuit 16, Numerical control oscillator (NCO) 17, Frame synchronization circuit 18, Equalization circuit 19, Demapping circuit 20, Transmission path decoding circuit 21 and a transmission control information decoding circuit 22.
  • BPF non-pass filter
  • a broadcast wave of a digital broadcast broadcasted from a broadcasting station is received by the antenna 2 of the OFDM receiver 1 and supplied to the tuner 3 as an RF signal.
  • the RF signal received by the antenna 2 is frequency-converted into an IF signal by a tuner 3 including a multiplier 3 a and a local oscillator 3, and supplied to a BPF 4.
  • the IF signal output from the tuner 3 is supplied to the A / D conversion circuit 5 after being filtered by the BP F 4.
  • the A / D conversion circuit 5 samples the IF signal using the clock supplied from the clock generation circuit 6 and digitizes the IF signal.
  • the IF signal digitized by the A / D conversion circuit 5 is supplied to the DC cancellation circuit 7, and after the DC component is removed by the DC cancellation circuit 7, the signal is supplied to the digital quadrature demodulation circuit 8. .
  • the digital quadrature demodulation circuit 8 quadrature demodulates the digitized IF signal using a two-phase carrier signal having a predetermined carrier frequency, and outputs a baseband OFDM signal.
  • the OFDM time domain signal output from the digital quadrature demodulation circuit 8 is supplied to a carrier frequency error correction circuit 9.
  • the present device 1 when digital quadrature demodulation is performed by the digital quadrature demodulation circuit 8, a two-phase signal of one Sin component and Cos component is required as a carrier signal. For this reason, the present device 1 generates a two-phase carrier signal to be supplied to the digital quadrature demodulation circuit 8 by setting the frequency of the sampling clock given to the A / D conversion circuit 5 to four times the center frequency f IF of the IF signal. It is possible.
  • the 4 f IF clock data series is down-sampled to 1/4, and the number of effective symbol sampling points after digital quadrature demodulation is defined as the number of subcarriers (Nu).
  • the clock of the data sequence after digital quadrature demodulation is set to a frequency equal to the subcarrier interval. Also, Assuming that the ratio of the downsampled after 1 digital quadrature demodulation is 1/2, the FFT operation is performed with twice the normal number of sampling points, and further 1/2 the downsample after the FFT operation.
  • the frequency band of the signal that can be extracted by the FFT operation is doubled, and the circuit size of the low-pass filter circuit during digital quadrature demodulation is reduced. be able to.
  • the number of effective symbol sampling points (N u) after digital quadrature demodulation is set to twice the number of subcarriers (where Where n is a natural number).
  • the clock generation circuit 6 supplies the clock having the above frequency to the A / D conversion circuit 5 and also supplies the operation clock of the data series after digital quadrature demodulation (to the A / D conversion circuit 5).
  • a clock divided by 14 with respect to the clock frequency for example, a clock having a frequency equal to the subcarrier interval) is supplied to each circuit in the device 1.
  • the operation clock generated from the clock generation circuit 6 is a free-running clock that is asynchronous with respect to the transmission clock of the received OFDM signal. That is, the operation clock generated by the clock generation circuit 6 is not synchronized in frequency and phase with the transmission clock by PLL or the like, and operates in a free-running state. Thus, the operation clock can be set to the free running state because the timing synchronization circuit 13 detects the frequency error between the transmission clock of the OFDM signal and the operation clock, and detects the frequency error. This is because the error is removed at a later stage by feedforward processing based on the components.
  • the clock generation circuit 6 is an asynchronous free-running clock as described above.
  • the present invention can also be applied to a device that variably controls the operation clock frequency by feedback control. is there.
  • the baseband 0 FDM signal output from the digital quadrature demodulation circuit 8 is a so-called time domain signal before the FFT operation.
  • the baseband signal before the FFT operation is hereinafter referred to as an OFDM time domain signal.
  • the OFDM time domain signal becomes a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal).
  • the carrier frequency error correction circuit 9 corrects the carrier frequency error of the OFDM time domain signal by performing complex multiplication of the carrier frequency error correction signal output from the NCO 17 and the 0 FDM time domain signal after digital quadrature demodulation. I do.
  • the carrier frequency error correction circuit 9 corrects an error caused by a difference between the frequency of the carrier signal used at the time of digital quadrature demodulation and the center frequency of the transmitted OFDM signal (IF signal).
  • the OFDM time domain signal whose carrier frequency error has been corrected by the carrier frequency error correction circuit 9 is supplied to the FFT operation circuit 10 and the guard correlation / peak detection circuit 12.
  • the FFT operation circuit 10 extracts a signal having an effective symbol length from one OFDM symbol, that is, a signal obtained by removing all guard interval samples from all samples of one ⁇ FDM symbol, and extracting the signal. FFT operation is performed on the signal.
  • the timing for specifying the extraction range (the timing at which the FFT calculation starts) is set by a start flag provided from the timing synchronization circuit 13.
  • the FFT operation circuit 10 performs one FFT operation on one OFDM symbol, and extracts a signal component modulated on each subcarrier in the OFDM symbol.
  • the signal output from the FFT operation circuit 10 is a so-called frequency-domain signal after the FFT. For this reason, the signal after the FFT operation is hereinafter referred to as an OFDM frequency domain signal.
  • the OFDM frequency domain signal output from the FFT operation circuit 10 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). It is.
  • the OFDM frequency domain signal is supplied to a phase correction circuit 11.
  • the phase correction circuit 11 corrects the OFDM frequency domain signal for a phase rotation component caused by a deviation between the actual boundary position of the OFDM symbol and the start timing of the FFT calculation range.
  • the phase correction circuit 11 corrects the phase of a shift that occurs with an accuracy shorter than the sampling period.
  • the OFDM frequency domain signal output from the FFT operation circuit 10 is complex-multiplied by the phase correction signal (complex signal) supplied from the timing synchronization circuit 13 to perform phase rotation correction. Do.
  • the OFDM frequency domain signal having undergone the phase rotation correction is supplied to a wideband carrier error calculation circuit 15, a frame synchronization circuit 18, an equalization circuit 19, and a transmission control information decoding circuit 22.
  • the guard correlation / peak detection circuit 12 receives an OFDM time-domain signal.
  • the guard correlation / peak detection circuit 12 calculates a correlation value between the input OFDM time domain signal and the OFDM time domain signal delayed by the effective symbol.
  • the time length for obtaining the correlation is set to the time length of the guard interval. Therefore, a signal indicating this correlation value (hereinafter, referred to as a guard correlation signal) is a signal that has a peak at the boundary position of the OFDM symbol.
  • the guard correlation / peak detection circuit 12 detects the peak position of the guard correlation signal and outputs a value (peak timing value Np) specifying the timing of the peak position.
  • the guard correlation / peak detection circuit 12 also detects a value indicating the phase of the correlation value at the peak position of the guard correlation signal.
  • This phase value is 0 when the center frequency of the OFDM signal completely matches the carrier frequency after digital orthogonal decoding. However, if there is a shift, this phase value rotates by the amount of the shift. That is, this phase value indicates the amount of deviation between the center frequency of the received 0 FDM signal and the center frequency of the OFDM signal after digital orthogonal decoding.
  • the phase value, the frequency interval of the subcarriers e.g., ISD B- T SB mode 3 der lever, 0. 992 kHz
  • the peak timing value output from the guard correlation / peak detection circuit 12 is supplied to the timing synchronization circuit 13, and the phase of the correlation value at the boundary position of the 0 FDM symbol is calculated as a narrow-band carrier frequency error. Supplied to circuit 14. '
  • the timing synchronization circuit 13 performs, for example, a filtering process on the peak timing value output from the guard correlation / peak detection circuit 12, estimates the boundary position of the OFDM symbol, and performs The operation start timing for performing the FFT operation is determined based on the estimated value of the boundary position.
  • the operation start timing is supplied to the FFT operation circuit 10.
  • the FFT operation circuit 10 extracts a signal in the FFT operation range from the input OFDM time domain signal and performs the FFT operation based on the operation start timing.
  • the timing synchronization circuit 13 calculates a phase rotation amount that occurs due to a time lag between the estimated boundary position of the OFDM symbol and the operation start timing for performing the FFT operation, and calculates the phase rotation amount.
  • Phase correction signal No. 4 (complex signal) is generated and supplied to the phase correction circuit 11.
  • the narrow-band carrier error calculation circuit 14 calculates a narrow-band carrier frequency that indicates a narrow-band component of the center frequency shift amount during digital orthogonal demodulation based on the phase of the correlation value at the boundary position of the OFDM symbol. Calculate the error component. Specifically, the narrow-band carrier frequency error component is a deviation of the center frequency with an accuracy of ⁇ 1/2 or less of the subcarrier frequency interval. The narrow-band carrier frequency error component obtained by the narrow-band carrier error calculation circuit 14 is supplied to the addition circuit 16.
  • the wideband carrier error calculation circuit 15 calculates the wideband carrier frequency error component indicating the wideband component of the deviation amount of the center frequency during digital orthogonal demodulation based on the OFDM frequency domain signal output from the phase correction circuit 11 I do.
  • the wideband carrier frequency error component is a deviation amount of the center frequency of the subcarrier frequency interval accuracy.
  • the wideband carrier frequency error component obtained by the wideband carrier error calculation circuit 15 is supplied to the addition circuit 16.
  • the adding circuit 16 adds the narrow-band carrier error component calculated by the narrow-band carrier error detecting circuit 14 and the wide-band carrier error component calculated by the wide-band carrier error calculating circuit 15 to obtain a carrier frequency.
  • the shift amount of the total center frequency of the baseband OFDM signal output from the error correction circuit 9 is calculated.
  • the adder circuit 16 outputs the calculated total deviation amount of the center frequency as a frequency error value.
  • the frequency error value output from the adder circuit 16 is supplied to NCO 17.
  • N C0 17 is a so-called numerically controlled oscillator, and generates a carrier frequency error correction signal that increases or decreases according to the frequency error value output from the addition circuit 16.
  • the NCO 17 reduces the oscillation frequency of the carrier frequency error correction signal if the supplied frequency error value is a positive value, and the error correction signal if the supplied carrier frequency error value is a negative value. Is controlled so as to increase the oscillation frequency.
  • NC ⁇ 17 generates a carrier frequency error correction signal that stabilizes the oscillation frequency when the frequency error value becomes zero.
  • the frame synchronization circuit 18 detects a synchronization word inserted at a predetermined position in the OFDM transmission frame, and detects the start timing of the FDM transmission frame.
  • the frame synchronizing circuit 18 sets each OF based on 0 FDM transmission frame start timing.
  • the symbol number of the DM symbol is specified and supplied to the equalizing circuit 19 and the like.
  • the equalization circuit 19 performs a so-called equalization process on the OFDM frequency domain signal.
  • the equalization circuit 19 detects a pilot signal called an SP (Scattered Pilots) signal inserted in the OFDM frequency domain signal based on the symbol number supplied from the frame synchronization circuit 18.
  • the equalization circuit 19 estimates the frequency characteristic of the transmission line from the detected SP signal, and multiplies the OFDM frequency domain signal by the inverse characteristic of the estimated transmission line frequency characteristic. By performing such processing, the equalization circuit 19 can remove distortion due to the influence of the transmission path and restore the originally transmitted signal.
  • the OFDM frequency domain signal that has been equalized by the equalization circuit 19 is supplied to a demapping circuit 20.
  • the demapping circuit 20 reallocates data (demodulation data) corresponding to the modulation method (for example, QP SK, 16 QAM, or 64 QAM) to the equalized OFDM frequency domain signal (complex signal). Mapping processing) to restore the transmission data sequence.
  • the transmission data sequence output from the demapping circuit 20 is supplied to the transmission path decoding circuit 21.
  • the transmission line decoding circuit 21 performs a transmission line decoding process corresponding to the broadcast system on the input transmission data sequence. For example, in the transmission line decoding circuit 21, time din / leave processing corresponding to time-direction interleaving, frequency ding / leave processing corresponding to frequency-direction interleaving, and bit interleaving for error dispersion of multi-valued symbols are performed. Dinterleaving processing for puncturing processing to reduce transmission bits, Viterbi decoding processing for decoding convolutionally encoded bit strings, Dinari processing in byte units It performs the energy despreading process corresponding to the power process, the energy spreading process, and the error correction process corresponding to the RS coding process.
  • the transmission data sequence decoded in this way is output, for example, as a transport stream defined in MPEG-2 Systems.
  • the transmission control information decoding circuit 22 decodes transmission control information such as TMCC and TPS modulated at a predetermined position of the OFDM transmission frame.
  • Guard correlation / peak detection circuit 6 Next, a detailed configuration of the guard correlation / peak detection circuit 12 will be described.
  • constants Nu, Ng, and Ns (Nu, Ng, and Ns are natural numbers) are used.
  • Nu is the number of samples in one valid symbol.
  • FIG. 4 shows a block diagram of the guard correlation / peak detection circuit 12.
  • FIG. 5 shows a timing chart of each signal in the guard correlation / peak detection circuit 12.
  • the guard correlation / peak detection circuit 12 includes a delay circuit 31, a complex conjugate circuit 32, a multiplication circuit 33, a moving sum circuit 34, an amplitude calculation circuit 35, and an angle.
  • a conversion circuit 36, a free-running counter 37, a peak detection circuit 38, and an output circuit 39 are provided.
  • the FDM time domain signal (FIG. 5 (A)) output from the carrier frequency error correction circuit 9 is supplied to the delay circuit 31 and the multiplication circuit 33.
  • the delay circuit 31 is a shift register composed of Nu register groups, and delays the input OFDM time domain signal by an effective symbol time.
  • the OFDM time domain signal (FIG. 5 (B)) delayed by the effective symbol time by the delay circuit 31 is input to the complex conjugate circuit 32.
  • the complex conjugate circuit 32 calculates the complex conjugate of the OFDM time-domain signal delayed by the effective symbol period and supplies it to the multiplication circuit 33.
  • the multiplication circuit 33 converts the non-delayed OFDM time-domain signal (FIG. 5 (A)) and the complex conjugate signal of the OFDM time-domain signal (FIG. 5 (B)) delayed by the effective symbol period. Multiply every sample.
  • the result of the multiplication is input to the moving sum circuit 34.
  • the moving sum circuit 34 is composed of, for example, a shift register composed of Ng register groups and an adder for calculating the sum of the values stored in each register, and is sequentially input for each sample. A moving sum operation is performed for each of the N g samples on the multiplied result.
  • the value output from the moving sum circuit 34 is the correlation between the OFDM time-domain signal and the OFDM time-domain signal delayed by the effective symbol (Nu samples).
  • the guard correlation signal output from the moving sum circuit 34 is supplied to an amplitude calculation circuit 35 and an angle conversion circuit 36.
  • the amplitude calculation circuit 35 calculates the amplitude component of the guard correlation signal by squaring the real part and the imaginary part of the guard correlation signal, adding them, and taking the square root of the addition result.
  • the amplitude component of the guard correlation signal is supplied to a peak detection circuit 38.
  • the angle conversion circuit 36 calculates T an-1 for the real part and the imaginary part of the guard correlation signal to obtain the phase component of the guard correlation signal.
  • the phase component of the guard correlation signal is supplied to a peak detection circuit 38.
  • the self-running counter 37 is a counter for counting the operation clock.
  • the count value N of the self-propelled counter 37 is incremented by 1 from 0 to N s -1 and returns to 0 when it exceeds N s -1 (Fig. 5 (D)).
  • the self-propelled counter 37 is a cyclic count which has one cycle in the number of samples in the OFDM symbol period.
  • the count value N of the free-running counter 37 is supplied to a peak detection circuit 38.
  • the peak detection circuit 38 detects a point having the highest amplitude value of the guard correlation signal within one cycle (0 to Ns-1) of the free-running counter 37, and detects a count value at the point. When the count value of the free-running counter 37 shifts to the next period, the peak detection circuit 38 newly detects a point where the amplitude value of the guard correlation signal is high. The count value detected by the peak detection circuit 38 becomes the peak timing value Np indicating the peak time of the guard correlation signal. Further, the peak detection circuit 38 also detects the phase component of the guard correlation signal at the peak time, and outputs the detected phase component to the output circuit 39.
  • the output circuit 39 captures the count value output from the peak detection circuit 38 and stores it in the internal register when the count value N of the self-running counter 37 becomes 0, and stores the count value in the external register. Is set to be ready for output (Fig. 5 (E)).
  • the count value stored in the register is output to the subsequent timing synchronization circuit 13 as information (peak timing value Np) indicating the peak time of the guard correlation signal.
  • the output circuit 39 also takes in the phase component output from the peak detection circuit 38 at the timing when the count value N of the self-running counter 37 becomes 0, and internally outputs the same. Stored in the 8th register, and set the phase component so that it can be output to outside.
  • the phase component stored in the register is output to the subsequent narrow-band carrier frequency error calculation circuit 14.
  • the self-running counter 37 issues a valid flag that becomes high when the count value N becomes 0 (FIG. 5 (F)). This valid flag indicates the peak timing value Np and the phase value issue timing value for the subsequent circuit.
  • the circulation timing of the self-running counter 37 is adjusted so as to deviate from the OFDM symbol period by about half a cycle. That is, the peak timing value Np is adjusted so as to be about 1/2 of the maximum value of the count value (Ns-1).
  • the peak detection cycle of the peak detection circuit 38 is from the timing when the count value of the self-running counter 37 becomes 0 to the time when it becomes N s -1.
  • the peak detection circuit 38 outputs the count value when the amplitude value of the guard correlation signal becomes the maximum during the period as the peak evening value Np.
  • the timing at which the cycle of the self-running counter 37 is updated that is, the timing at which the count value becomes 0
  • the timing at which the amplitude value of the guard correlation signal becomes maximum are close in time
  • a part having a high correlation that is, a mountain-shaped part
  • the peak value of the gar correlation signal may not always be constant due to various noises and errors and may fluctuate for each symbol, so the peak value is generated by the guard interval of the previous OFDM symbol.
  • the highly correlated part that was previously determined will be the boundary position of the next OFDM symbol. Therefore, by adjusting the peak timing value Np in advance so as to be approximately 1/2 of the maximum value of the count value (Ns-1), the guardinterpulse of the previous OFDM symbol can be adjusted.
  • the part with high correlation (crest-like part) caused by the above can be excluded from the judgment of the next OFDM symbol, and stable 9 The peak position can be detected.
  • the guard correlation / peak detection circuit 12 has a configuration in which the peak timing value N is generated in one OFDM symbol period. However, instead of one OFDM symbol period, M (M is a natural number) .) The configuration may be such that the peak timing value Np is generated in the OFDM symbol period. However, in this case, the valid flag is configured to be High (1) only once in the M OFDM symbol periods.
  • FIG. 6 shows an internal configuration diagram of the timing synchronization circuit 13.
  • the timing synchronization circuit 13 includes a clock frequency error calculation circuit 41, an initial value calculation circuit 42, a symbol boundary calculation circuit 43, a symbol boundary correction circuit 44, and a start flag. And a generation circuit 45.
  • the timing synchronization circuit 13 receives the peak timing value Np from the guard correlation / peak detection circuit 12 for each of the M OFDM symbols (M is a natural number). The operation of each circuit in the timing synchronization circuit 13 is controlled in the input timing period (M symbol period) of the peak evening value Np.
  • the clock frequency error calculating circuit 41 calculates the clock frequency error based on the peak timing values Np input at the M OFDM symbol periods, and calculates the calculated clock frequency error as a symbol boundary calculating circuit 4 3 To enter.
  • the internal configuration of the clock frequency error calculation circuit 41 will be described later in detail.
  • the initial value calculation circuit 42 calculates an initial value of the peak timing value Np based on the peak timing value Np input at the M symbol period. This initial value is input to the symbol boundary calculation circuit 43.
  • the symbol boundary calculating circuit 43 performs a filtering process on the peak evening value Np input at the M symbol period, and calculates a symbol boundary position Nx indicating a boundary position of 0 FDM symbol.
  • the symbol boundary position Nx is a value expressed in the range of 0 to Ns, which is the period of the free-running counter 37 in the guard correlation / peak detection circuit 12.
  • the symbol boundary position NX is a value with a precision below the decimal point, while the self-propelled counter 37 and the peaking value Np are values with an integer precision.
  • the symbol boundary calculation circuit 43 calculates the phase error between the output value (symbol boundary position N x) and the input value (peak timing value N p), and calculates the output value (symbol boundary position NX) based on the phase error component. Filtering processing for stabilization is performed.
  • the initial value output from the initial value calculation circuit 42 is an initial output value at the start of the filtering process, for example.
  • the symbol boundary calculating circuit 43 adds the clock frequency error calculated by the clock frequency error calculating circuit 41 to the phase error component, thereby obtaining an output value based on the clock frequency error ( The fluctuations of the symbol boundary position N x) are also corrected. By obtaining the symbol boundary position including the clock frequency error in this way, it is possible to specify the symbol boundary position with higher accuracy.
  • the symbol boundary position Nx output from the symbol boundary calculation circuit 43 is input to the symbol boundary correction circuit 44.
  • the symbol boundary correction circuit 44 detects an integer component of the symbol boundary position N X input to the M symbol ⁇ and calculates a start time for the FFT calculation. The calculated start time is supplied to the start flag generation circuit 45. Further, the symbol boundary correction circuit 44 detects a component that is smaller than or equal to the fraction of the symbol boundary position Nx, and obtains a time lag between the symbol boundary time and the FFT operation start time with an accuracy equal to or less than the sampling clock cycle. The phase rotation amount of the signal component included in each subcarrier after the FFT calculation is calculated based on the time shift amount. The calculated amount of phase rotation is supplied to the phase correction circuit 11 after being converted into a complex signal.
  • the start flag generation circuit 45 generates a start flag for specifying a signal cutout timing for FFT calculation (that is, FFT calculation start timing) based on the set time supplied from the symbol boundary correction circuit 44. .
  • This star The two flags are generated for each OFDM symbol.
  • the start flag may be generated after being delayed by a predetermined margin time from the input symbol boundary position NX. However, this margin time should not exceed at least the length of the guard interval.
  • FIG. 7 shows an internal configuration diagram of the clock frequency error calculation circuit 41.
  • the clock frequency error calculation circuit 41 includes a slope detection circuit 51, a histogram generation circuit 52, and an output circuit 53.
  • the inclination detection circuit 51 is a circuit that detects the temporal change rate of the peak timing value Np input from the guard correlation / peak detection circuit 12. That is, it is a circuit that detects the amount of slope S of the peak timing value Np.
  • the inclination detection circuit 51 is provided with a plurality of detection paths having different detection periods for detecting the amount of inclination, and outputs a plurality of inclination amounts S obtained in each of the detection paths.
  • the histogram generation circuit 52 classifies the amount of inclination S output from the inclination detection circuit 51 at that level and generates a histogram indicating the frequency of detection of the amount of inclination S.
  • the histogram generation circuit 52 detects the mode of the generated histogram, and outputs the mode to the output circuit 53.
  • the output circuit 53 determines whether or not the mode value is output stably based on the input mode value, and generates a synchronization establishment flag when it is determined that the mode value is stable. At the same time, the mode value is output to the outside as a clock frequency error.
  • the slope detection circuit 51 detects the time change rate (slope amount S) of the peak timing value Np, and the slope amount S is a value proportional to the clock frequency error. First, the reason is explained.
  • the peak timing value Np output from the guard correlation / peak detection circuit 12 is the value of the self-running counter 37 at the peak time of the guard planning signal.
  • the self-propelled counter 37 is a cyclic counting circuit, but the count number in one cycle is set in advance to the sampling number of 1 OFDM symbol.
  • the peak evening value Np gradually increases as shown in FIG. If the cycle of the free-running counter 37 is longer than the symbol cycle of the received ⁇ FDM signal, that is, the operating clock of the free-running counter 37 is longer than the transmission clock of the received OFDM signal. When is slow, the peak timing value Np gradually decreases as shown in FIG.
  • the time rate of change of the peak timing value Np is a value proportional to the clock frequency error, which is the error between the transmission clock of the received OFDM signal and the sampling clock of the receiving side. Therefore, as shown in Fig. 11, the clock frequency error is obtained by detecting the peak timing value Np at every fixed detection period (T), and detecting the peak timing value at an arbitrary time ( ⁇ ) (or an integer). Calculate the time change rate ( ⁇ ) based on the difference value X between the value ⁇ ⁇ and the peak timing value ⁇ ⁇ detected at the sample time ((1 1) ⁇ ) immediately before that time. Can be. That is, if the slope amount S of the peak timing value ⁇ is obtained, the clock frequency error can be obtained. In addition, it can be said that the slope amount S of the peak timing value Np is, in other words, a value obtained by measuring the symbol interval of the received OFDM symbol with the operation clock of the reception side.
  • a reception environment called frequency selective fading (a state where multipath reception is performed and fading occurs in each received wave (main wave and a plurality of delayed waves)) may occur.
  • OF in frequency selective fading environment When a DM signal is received, the reception levels of the main wave and the delayed wave fluctuate periodically. Therefore, when the peak position of the guard correlation signal is detected, the symbol boundary position indicated by the peak position is periodically switched between the main wave and the delayed wave. That is, if the reception level of the main wave is higher, the boundary position of the symbol of the main wave is detected, and if the reception level of the delay wave is higher, the boundary position of the symbol is detected.
  • the peak timing value N p in the frequency selective fading state and in the state where the clock frequency error is generated is determined by the main cycle at a substantially constant period (fading period).
  • the increase and decrease of the time difference between the wave and the delayed wave are alternately repeated.
  • the cycle at which the main wave reception level and the delayed wave reception level are switched by frequency selective fusing differs depending on the reception environment and becomes longer or shorter.
  • the present inventor has provided in the inclination detection circuit 51 a plurality of inclination detection paths each having a different detection period T for detecting the amount of inclination S of the peak timing value Np.
  • the clock frequency error is measured comprehensively based on the amount of slope S detected by. For example, based on a plurality of inclination amounts having different detection periods T, the detection results are averaged or converted into a histogram, for example, so that the clock frequency error can be estimated.
  • FIG. 14 shows a specific circuit configuration diagram of the inclination detection circuit 51.
  • the inclination detection circuit 51 includes first to fifth five inclination detection paths 61-1 to 61-5 that output the amount of inclination S.
  • the first to fifth tilt detection paths 61-1-61-5 have M OFDM symbols In synchronization with the valid flag set to high (1), the peak timing value Np is input. In the first to fifth inclination detection paths 61-1 to 61-5, the operation is performed in synchronization with the valid flag (for each of M OFDM symbols), and the inclination amount S i S g is output. Power.
  • different inclination detection periods T are set.
  • ⁇ is a parameter (natural number) for setting the detection period ⁇ , and has a different value for each inclination detection path.
  • the third tilt detection path is set.
  • the first to fifth slope detection paths 6 1-1 to 6 1-5 are respectively a delay unit 62-1 to 62-5, a subtractor 63-1 to 63-5, and a multiplier. 64-1 to 64-5, and the initial mask circuit 65- :! to 65-5.
  • Delay unit 62- :! 62 to 62-5 are shift registers which are composed of ⁇ -stage registers and which shift data to the next register in synchronization with a valid flag.
  • the delay unit 62-1 of the first slope detection path is composed of 16-stage shift registers
  • the delay unit 62-2 of the second slope detection path is composed of an 8-stage shift register.
  • the delay device 62-3 of the third slope detection path is composed of four stages of shift registers
  • the delay device 62-4 of the fourth gradient detection path is composed of two stages of shift registers.
  • the delay device 6 2-5 of the slope detection path is composed of a one-stage shift register.
  • the subsequent peak timing value Np is input.
  • the subtractor 6 3-1 -6 3-5 subtracts the delayed peak timing value N p from the undelayed peak timing value N p. Therefore, the amount of change in the peak timing value Np detected in the detection period T is output from the subtractors 63-1 to 63-5.
  • the multipliers 64-1 to 64-5 multiply the amount of change in the peaking value Np output from the subtractor 63-1-6-3-5 by the reciprocal of the parameter n to obtain the peak value. Calculate the amount of slope S to 5 indicating the slope of the timing value Np.
  • the multipliers 64-1 to 64-5 output the inclination amounts S i to S 5 to the outside via the initial mask circuits 64-;! To 64-5.
  • the initial mask circuit 65-1-65-5 is used between the time when the detection of the slope S is stopped and the time when a valid value is output from the multipliers 64-1 to 64-5.
  • a process of stopping the output of the inclination amounts S i to S 5 is performed. That is, the initial mask circuit 6 5-1 to 65-5 stops the output of the slope amount S while the invalid value is output from the register at the last stage of each delay unit 62-1-62-5. Circuit.
  • the initial mask circuit 64-1 of the first slope detection path outputs the output of the slope amount S from when the detection operation of the slope amount S1 is started until the valid flag is counted 16 times. stop, initial mask circuit 64 2 of the second inclination detection path, stops the output of the inclination amount S 2 of until valid flag is 8 counts after the detection of the gradient S 2 is started and, initial mask circuit 64 3 of the third gradient detection path, stops the output of the inclination amount S 3 until the valid flag is four counts since the detection of the gradient S 3 is started, initial mask circuit 64 4 of the fourth gradient detection path, stops the output of the inclination amount S 4 until the effective flag since the detection of the gradient S 4 is started is 2 counts, the inclination detection path initial mask circuit 64-5 of 5, effective since the detection of the gradient S 5 is scan evening Ichito off Grayed stops the output of the inclination amount S 5 of until it is one count.
  • the inclination amounts S i to S 5 output from the initial mask circuit 65-1-65-5 are supplied to the histogram generation circuit 52.
  • the amount of inclination S (S i to S 5 ) is input from the inclination detection circuit 51 to the histogram generation circuit 52 at every input interval TX of the peak timing value N.
  • the histogram generation circuit 52 classifies the input gradient amount S into classes divided by the magnitude (level) of the gradient amount S, and shows the frequency of detection of the gradient amount S for each classified class. Generate a histogram as shown in Fig.5. This histogram is hereinafter referred to as an error detection histogram. Then, the histogram generation circuit 52 accumulates the detection frequency of the slope amount S in the error detection histogram, and calculates the error detection histogram. Output the mode (the class value of the most frequent class).
  • the histogram referred to in the present specification does not show the figure itself, but refers to a data group showing a frequency distribution in which the frequency is described for each class.
  • the histograms shown in Figure 15 and the following figures are provided to make the data group visually easy to understand.
  • a plurality of gradient amounts S having different detection periods T are input at every input interval TX of the peak timing value Np. The longer is assumed to be higher. Therefore, in the histogram generation circuit 52, as shown in FIG. 17, a reference histogram having different weights is set for each time length of the detection interval T (that is, for the slope detection path 61-1 to 61-5 ⁇ ). Keep it. Then, when the slope amount S detected at a certain detection interval T is input, a reference histogram corresponding to the detection interval T is selected, and the class of the slope amount S is the maximum as shown in FIG. The reference histogram is translated so as to match the frequent value, and the translated reference histogram is added to the error detection histogram.
  • the weight of each reference histogram is set, for example, as follows.
  • the range of the variable (the width from the class value of the lowermost class to the class value of the uppermost class of the histogram) becomes longer according to the detection interval T, and the range of the variable becomes the other reference histogram.
  • the range of the variables in the reference histogram is set to 15/1/6, etc. I have.
  • the mode is set so that the mode becomes smaller in accordance with the detection interval T, and the mode is different from the other reference histograms.
  • the detection interval T 4
  • the mode of the XT X reference histogram is set to 8
  • the detection interval T 2
  • the mode of the XTx reference histogram 4
  • the detection interval T 1
  • the mode of the XTx reference histogram is set to 2, and so on. ing.
  • Each reference histogram has the same total frequency. That is, when the reference histogram is shown in the figure, the area is the same. For example, as shown in Fig. 17, the total frequency is set to 32.
  • Each reference histogram is set so that the mode and the median match, and the median is located in the middle of the variable range.
  • each reference histogram is set so that the frequency of the upper class and the frequency of the lower class match.
  • Each reference histogram is set so that the frequency of the class near the center of the range of the variate is higher than the frequency of the class closer to the end of the class.
  • FIG. 19 shows a specific circuit configuration of the histogram generation circuit 52, and its operation will be described.
  • the histogram generation circuit 52 includes first to fifth reference histogram generation circuits 71-1 to 71-5, and a histogram addition / normalization circuit 72. .
  • the first to fifth reference histogram generating circuits 71-1 to 71-5 hold differently weighted reference histograms.
  • the first to fifth reference histogram generation circuits 7 1-1-7 1-5 are provided with the slope amounts S ⁇ ⁇ from the corresponding first to fifth slope detection paths 6 1-1-6 1-5.
  • inclination amount S 5 is input to each input interval TX.
  • the first to fifth reference histogram generation circuits 7 1-1-7 1-5 classify the input slope amount S into classes and store the internally stored values so that the mode value is in that class. Translate the quasi-histogram parallel. Then, the parallel-shifted reference histogram is supplied to the histogram addition / normalization circuit 72. The first to fifth reference histogram generation circuits 71-1-7 1-5 output reference histograms at each input interval Tx.
  • the histogram addition / normalization circuit 72 internally stores an error detection histogram.
  • the histogram addition / normalization circuit 72 adds all the input reference histograms to the error detection histogram.
  • the histogram for error detection is generated by adding all five reference histograms and accumulatively adding the reference histograms input for each input interval ⁇ X.
  • the histogram addition / normalization circuit 72 calculates the mode of the error detection histogram. The calculated mode value is supplied to a subsequent output circuit 53 at, for example, every input interval ⁇ .
  • the histogram addition / normalization circuit 72 normalizes the error detection histogram when the frequency of the mode of the error detection histogram stored therein exceeds a certain threshold value. . That is, if the frequency of the mode exceeds a certain threshold value, data cannot be managed in a memory or the like, so that a process for reducing the data amount of the entire error detection histogram is performed.
  • a normalization processing method for example, a method of dividing the whole by a certain value may be applied, but in this example, the most frequent value in the histogram for error detection is a particularly important value. Classes with low frequency have low importance.
  • normalization is performed by subtracting a constant value from the frequency of the class of the entire histogram for error detection.
  • the histogram addition / normalization circuit 72 may calculate the mode value after moving and adding the frequency of the generated error detection histogram in the class direction. For example, the histogram addition / normalization circuit 72 adds the frequency of each class to the histogram for error detection as shown in FIG. The moving averaged error detection histogram as shown in Fig. 20 (B) is regenerated. Then, the histogram addition / normalization circuit 72 calculates the mode value based on the moving averaged error detection histogram. By calculating the moving average of the error detection histogram in this way; f, the error can be removed.
  • each of the reference histogram generating circuits 71-1-71-5 may hold a moving averaged reference histogram.
  • a moving averaged reference histogram as shown in FIG. 21 may be held for the reference histogram shown in FIG.
  • the histogram addition / normalization circuit 72 can perform the processing without performing the averaging processing.
  • the output circuit 53 determines the convergence state of the histogram generated by the histogram generation circuit 52, and outputs the input mode as a clock frequency error when it is determined that the histogram has sufficiently converged and stabilized. I do. . At the same time, the output circuit 53 generates a synchronization establishment flag indicating that synchronization using the clock frequency error has been established.
  • the output circuit 53 is connected to a state machine 75 composed of three states, a standby state St1, an asynchronous state St2, and a synchronous state St3, as shown in FIG. Therefore, the output control of the clock frequency error and the output control of the synchronization establishment flag are performed.
  • the state machine 75 shown in FIG. 22 will be described.
  • the state machine 75 When the reset operation is performed, the state machine 75 first transitions to the standby state St1. In the standby state St1, the clock frequency error and the synchronization establishment flag are not output. After 1 XT x time has passed since the reset operation, the state machine The pin 75 transitions from the standby state St1 to the asynchronous state St2.
  • the meaning of 1 XTX time is a time interval from when the reset operation is performed to when the slope detection circuit 51 outputs at least one effective slope amount S.
  • the standby state St1 is set for the shortest detection period among the detection periods T of the plurality of different inclination amounts S, and after that period, Transition to the asynchronous state St2.
  • the state machine 75 observes the fluctuation state of the input mode, and the histogram converges sufficiently and becomes stable (that is, the clock frequency). Judgment is made whether the synchronization using the error is established) or the histogram is not converged and unstable (that is, the synchronization using the clock frequency error is not established).
  • the mode input continuously every Tx time is j times (j is a natural number. For example, 100).
  • j is a natural number. For example, 100).
  • a transition is made from the asynchronous state St2 to the synchronous state St3. That is, if the same value is continuously output from the histogram generation circuit 52, it is determined that the operation is stable.
  • the mode that is continuously input at every Tx time is k times (k is a natural number; for example, 10) continuously different values.
  • k is a natural number; for example, 10.
  • the state is shifted from the synchronization state St 3 to the synchronization state St 2. That is, if the value output from the histogram generation circuit 52 continues to fluctuate, it is determined that the value is unstable.
  • the state machine 75 does not output the clock frequency error and the synchronization establishment flag in the standby state St 1 and the asynchronous state St 2, and outputs the clock frequency error and the synchronization establishment only in the asynchronous state St 3. Output a flag.

Landscapes

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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　ＯＦＤＭ受信装置（１）は、受信信号のクロックと装置内の動作クロックとのクロック周波数誤差を算出するクロック周波数誤差算出回路（４１）と、ガードインターバルの自己相関を求め、その相関信号のピークタイミングを検出するガード相関/ピーク検出回路（１２）とを備えている。ガード相関/ピーク検出回路（１２）は、内部に自走カウンタを有しており、上記ピークタイミングにおける自走カウンタの値をクロック周波数誤差算出回路（４１）に出力する。クロック周波数誤差算出回路（４１）は、異なる測定間隔に設定された複数の時間変化率検出回路を用いて、入力されたカウンタ値の時間変化率を算出する。クロック周波数誤差算出回路（４１）は、その時間変化率をヒストグラムにし、そのヒストグラムからクロック周波数誤差を算出する。

Description

明細書
O F DM復調装置 技術分野 本発明は、直交周波数分割多重方式（OFDM: Orthogonal Freauency Division Multiplexing) の変調信号を復調する O F DM復調装置に関するものである。 本出願は、 日本国において 2002年 1 2月 27日に出願された日本特許出願 番号 2002— 3822 1 3を基礎として優先権を主張するものであり、 この出 願は参照することにより、 本出願に援用される。
背景技術 デジタル信号を伝送する方式として、 直交周波数分割多重方式 （以下、 OFD M方式と呼ぶ。 O F D M： Orthogonal Fre (！歸 cy Division Mul Uplexing) と呼 ばれる変調方式が用いられている。 OF DM方式は、 伝送帯域内に多数の直交す る副搬.送波 （サブキャリア） を設け、 各サブキャリアの振幅及び位相に P S K (Phase Shift Keying) や QAM (Quadrature Amplitude Modulation) によりデ —夕を割り当てて、 デジタル変調する方式である。
OF DM方式は、 多数のサブキャリアで伝送帯域を分割するため、 サブキヤリ ァ 1波あたりの帯域は狭くなり変調速度は遅くなるが、 ト一タルの伝送速度は、 従来の変調方式と変わらないという特徴を有している。 また、 OFDM方式は、 多数のサブキヤリァが並列に伝送されるのでシンポル速度が遅くなり、 シンポル の時間長に対する相対的なマルチパスの時間長を短くすることができ、 マルチパ ス妨害を受けにくくなるという特徴を有している。
また、 OF DM方式は、 複数のサブキャリアに対してデータの割り当てが行わ れることから、変調時には逆フーリエ変換を行う I FFT (Inverse Fast Fourier Transform) 演算回路、 復調時にはフーリエ変換を行う F F T (Fast Fourier Transform)演算回路を用いることにより、送受信回路を構成することができると いう特徴を有している。
以上のような特徴から O F DM方式は、 マルチパス妨害の影響を強く受ける地 上波デジタル放送に適用されることが多い。 このような O F D M方式を採用した 地上波デジタル放送と しては、 例えば、 D V B - T ( Digital Video Broadcasting-Terrestrial ) や I S D B -T ( Integrated Services Digital Broadcasting -Terrestrial) といった規格がある。
OF DM方式の伝送シンポル （以下、 O F DMシンポルと呼ぶ。） は、 図 1に示 すように、 送信時に I F FTが行われる信号期間である有効シンポルと、 この有 効シンポルの後半の一部分の波形がそのままコピーされたガードィンターバルと から構成されている。 ガードインタ一バルは、 O F DMシンポルの前半部分に設 けられている。 OFDM方式では、 このようなガードイン夕一バルが設けられる ことにより、 マルチパスによるシンポル間干渉を許容し、 マルチパス耐性を向上 させている。
例えば I SDB- TSB規格 （日本で採用されている地上デジタル音声放送の放 送規格） のモード 3では、 有効シンポル内に、 5 12本のサブキャリアが含まれ ており、 そのサブキヤリァ間隔は、 125/126 ^ 0. 992 kHzとなる。 ま た、 この I S DB- TSB規格のモード 3では、 有効シンポル内の 5 12本のサブ キャリアのうち、 433本のサブキヤリアに伝送データ系列が変調されている。 また、 I S D B- TSB規格のモード 3では、 ガードインタ一パルの時間長が、 有 効シンポルの時間長の 1 /4， 1/8， 1/16， 1 /32のいずれかとなる。
また、 OFDM方式では、 一般的に、 複数の連続する OFDMシンポルによつ て構成された OFDM伝送フレームと呼ばれる伝送単位が定められている。 OF DM方式では、 0 F DM伝送フレーム単位で、 所定の位相及び振幅のパイロット 信号 （CP (Continual Pilot) や S P (Scattered Pilot) と呼ばれている。）、 伝送制御情報（TMC C (Transmission and Mul t iplexing Configuration Control) や TP S (Transmission Parameter Signaling) と呼ばれている。） の挿入位置が 定められている。 OFDM方式では、 このようなパイロット信号 （CP, S P) や伝送制御情報 （ T M C C , T P S ) 等の情報を伝送することによって、 受信機側 で各種の同期処理や、 復調及び復号の制御を行うことが可能となる。 例えば、 I S D B- TSB規格では、 2 04 O F DMシンポルで 1つの O F DM 伝送フレームを形成している。
以下、 従来の OFDM受信装置について説明をする。
図 2に、 従来の O F DM受信装置のブロック構成図を示す。
従来の OFDM受信装置 1 0 0は、 図 2に示すように、 アンテナ 1 0 1と、 チ ユーナ 1 0 2と、 バンドパスフィルタ （B P F) 1 0 3と、 A/D変換回路 1 04 と、 D Cキャンセル回路 1 0 5と、 デジタル直交復調回路 1 0 6と、 F FT演算 回路 1 0 7と、 フレーム抽出回路 1 0 8と、 同期回路 1 0 9と、 キヤリァ復調回 路 1 1 0と、 周波数ディン夕リーブ回路 1 1 1と、 時間ディン夕リーブ回路 1 1 2と、 デマッピング回路 1 1 3と、 ビットディン夕リーブ回路 1 14と、 デパン クチャ回路 1 1 5と、ビ夕ビ回路 1 1 6と ィトディン夕リーブ回路 1 1 7と、 拡散信号除去回路 1 1 8と、 トランスポートストリーム生成回路 1 1 9と、 RS 復号回路 1 2 0と、 伝送制御情報復号回路 1 2 1と、 チャンネル選択回路 1 22 とを備えている。
放送局から放送されたデジタル放送の放送波は、 OF DM受信装置 1 0 0のァ ンテナ 1 0 1により受信され、 R F信号としてチューナ 1 02に供給される。 アンテナ 1 0 1により受信された RF信号は、 乗算器 1 0 2 a及び局部発振器 1 0 2 bからなるチューナ 1 0 2により I F信号に周波数変換され、 B P F 1 0 3に供給される。 局部発振器 1 02 bから発振される受信キヤリァ信号の発振周 波数は、 チャンネル選択回路 1 22から供給されるチャンネル選択信号に応じて 切り換えられる。
チューナ 1 0 2から出力された I F信号は、 B P F 1 0 3によりフィルタリン グされた後、 A/D変換回路 1 04によりデジタル化される。デジタル化された I F信号は、 D Cキャンセル回路 1 0 5により D C成分が除去され、 デジタル直交 復調回路 1 0 6に供給される。
デジタル直交復調回路 1 0 6は、 所定の周波数 （キャリア周波数） のキャリア 信号を用いて、 デジタル化された I F信号を直交復調し、 ベースバンドの OFD M信号を出力する。 ベースバンドの OF DM信号は、 直交復調された結果、 実軸 成分 （ Iチャネル信号） と、 虚軸成分 （Qチャネル信号） とから構成される複素 信号となる。 デジタル直交復調回路 1 06から出力されるベースバンドの OF D M信号は、 F FT演算回路 1 0 7及び同期回路 1 0 9に供給される。
F F T演算回路 1 0 7は、 ベースバンドの O F DM信号に対して F F T演算を 行い、 各サブキヤリアに直交変調されている信号を抽出して出力する。
F F T演算回路 1 0 7は、 1つの O F DMシンポルから有効シンポル長分の信 号を抜き出し、 抜き出した信号に対して F FT演算を行う。 すなわち、 FFT演 算回路 1 07は、 1つの OF DMシンポルからガードインタ一バル長分の信号を 除き、 残った信号に対して F F T演算を行う。 F FT演算を行うために抜き出さ れる信号の範囲は、 その抜き出した信号点が連続していれば、 1つの OFDMシ ンポルの任意の位置でよい。 つまり、 その抜き出す信号の範囲の開始位置は、 図 1に示すように、 O F DMシンポルの先頭の境界位置（図 1中の Aの位置）から、 ガードインタ一バルの終了位置 （図 1中の Bの位置） までの間のいずれかの位置 となる。
F FT演算回路 1 0 7により抽出された各サブキヤリアに変調されていた信号 は、 実軸成分 （ Iチャネル信号） と虚軸成分 （Qチャネル信号） とから構成され る複素信号である。 F F T演算回路 1 0 7により抽出された信号は、 フレーム抽 出回路 1 08、 同期回路 1 0 9及びキヤリァ復調回路 1 1 0に供給される。
フレーム抽出回路 1 0 8は、 F F T演算回路 1 0 7により復調された信号に基 づき、 OFDM伝送フレームの境界を抽出するとともに、 OFDM伝送フレーム 内に含まれている C P, S P等のパイ口ット信号， TMC Cや T P S等の伝送制御 情報を復調し、 同期回路 1 0 9及び伝送制御情報復号回路 1 2 1に供給する。 同期回路 1 0 9は、 ベースバンドの O F DM信号、 F FT演算回路 1 0 7によ り復調された後の各サブキヤリアに変調されていた信号、 フレーム抽出回路 1 0 8により検出された CP, S P等のパイロット信号、及び、 チャンネル選択回路 1 22から供給されるチャンネル選択信号を用いて、 OFDMシンポルの境界を算 出し、 F FT演算回路 1 0 7に対して F F T演算の演算開始タイミングを設定す る。
キヤリア復調回路 1 1 0は、 F FT演算回路 1 0 7から出力された各サブキヤ リァから復調された後の信号が供給され、その信号に対してキヤリァ復調を行う。 例えば I S D B- TSB規格の O FDM信号を復調する場合であれば、 キャリア復 調回路 1 1 0は、 例えば、 DQP SKの差動復調又は QP SK：、 1 6 Q AM, 6 4 QAMの同期復調を行う。
キャリア復調された信号は、 周波数ディン夕リーブ回路 1 1 1によって周波数 方向のディンタリ一ブ処理がされ、 続いて、 時間ディンタリ一ブ回路 1 1 2によ つて時間方向のディンタリ一ブ処理がされた後、 デマッピング回路 1 1 3に供給 される。
デマッピング回路 1 1 3は、 キャリア復調された信号 （複素信号） に対してデ 一夕の再割付処理 （デマッピング処理） を行い、 伝送データ系列を復元する。 例 えば I SDB-TSB規格の OFDM信号を復調する場合であれば、 デマッピング 回路 1 1 3は、 QP SK：、 1 6 Q AM又は 64 Q AMに対応したデマッピング処 理を行う。
デマッピング回路 1 1 3から出力され伝送データ系列は、 ビットディンタリ一 ブ回路 1 14、 デパンクチヤ回路 1 1 5、 ビタビ回路 1 1 6、 バイトディンタリ ーブ回路 1 1 7、 拡散信号除去回路 1 1 8を通過することにより、 多値シンポル の誤り分散のためのビットイン夕リーブに対応したディンタリーブ処理、 伝送ビ ットの削減のためのパンクチヤリング処理に対応したデパンクチヤリング処理、 畳み込み符号化されたビット列の復号のためのビタビ復号処理、 バイト単位での ディンタリ一ブ処理、エネルギ拡散処理に対応したェネルギ逆拡散処理が行われ、 トランスポートストリーム生成回路 1 1 9に入力される。
トランスポ一トストリ一ム生成回路 1 1 9は、 例えばヌルパケット等の各放送 方式で規定されるデータを、 ストリームの所定の位置に挿入する。 また、 トラン スポートストリ一ム生成回路 1 1 9は、 断続的に供給されてくるストリ一ムのビ ット間隔を平滑化して時間的に連続したストリームとする、 いわゆるスムージン グ処理を行う。 スム一ジング処理がされた伝送デ一夕系列は、 RS復号回路 1 2 0に供給される。
R S復号回路 1 20は、 入力された伝送データ系列に対してリ一ドソロモン復 号処理を行い、 MP EG- 2システムズで規定されたトランスポ一トストリームと して出力する。 伝送制御情報復号回路 1 2 1は、 OF DM伝送フレームの所定の位置に変調さ れている TMCCや TP Sといった伝送制御情報を復号する。 復号された伝送制 御情報は、 キヤリァ復調回路 1 1 0、 時間ディン夕リーブ回路 1 1 2、 デマツピ ング回路 1 1 3、 ビットディン夕リーブ回路 1 14、 及び、 トランスポートスト リーム生成回路 1 1 9に供給され、 各回路の復調や再生等の制御に用いられる。 ところで、 このような OFDM受信装置では、 例えば、 OFDMシンポルの同 期処理、デジタル直交復調のキヤリァ周波数の同期処理、 A/D変換回路のサンプ リングクロック等の各種の同期処理を行わなければならない。 このような各種の 同期処理を行うためには、 まず、 クロック周波数誤差を検出する必要がある。 クロック周波数誤差とは、 受信した OFDM信号の伝送クロックと、 受信した 0 FDM信号を量子化する際のサンプリングクロックとの周波数誤差である。 つ まり、 クロック周波数誤差とは、 送信機側の基準クロックと受信機側の基準クロ ックとの周波数誤差である。
クロック周波数誤差の検出手法は、 例えば、 O F DM信号の自己相関を算出し て O F DMシンポルの境界位置を検出し、その境界間隔から換算するする方法や、 パイ口ット信号の挿入位置から 0 F DMシンポル期間を換算する方法等が考えら れるが、 いずれにせよ、 正確に検出することは困難である。 発明の開示 本発明は、 このような従来の実情に鑑みて提案されたものであり、 正確にクロ ック周波数誤差を検出することが可能な O F DM復調装置を提供することを目的 とする。
本発明に係る OF DM復調装置は、 情報系列が時分割されて複数のサブキヤリ ァに変調されることにより生成された有効シンポルと、 この有効シンポルの一部 の信号波形が複写されることにより生成されたガ一ドインターバルとが含まれた 伝送シンボルを伝送単位とする直交周波数分割多重 （OFDM) 信号を復調する O F DM復調装置であって、 上記〇 F DM信号を所定の周波数のサンプリングク ロックでサンプリングして、 デジタルデータに変換するアナログ/デジ夕ル変換 手段と、 上記 O F D M信号の伝送シンポルの境界を示す計測値を上記サンプリン グクロックによって計測するシンポル境界計測手段と、 上記計測値の時間変化率 を算出する複数の変化率算出手段と、 上記時間変化率に基づき、 上記 O F D M信 号の伝送クロックと上記サンプリングク口ックとの誤差であるクロック周波数誤 差を算出するクロック周波数誤差算出手段とを備え、 各上記変化率算出手段は、 上記時間変化率を算出する時間間隔が設定され、 その時間間隔が互いに異なって おり、 上記クロック周波数誤差算出手段は、 各上記変化率算出手段から出力され た複数の時間変化率に基づき、 上記クロック周波数誤差を算出する。
このため本発明にかかる O F D M復調装置では、 受信環境が悪化した場合であ つても、 クロック周波数誤差を正確に算出することができる。
本発明に係る O F D M復調装置は、 情報系列が時分割されて複数のサブキヤリ ァに変調されることにより生成された有効シンポルと、 この有効シンポルの一部 の信号波形が複写されることにより生成されたガードインタ一バルとが含まれた 伝送シンポルを伝送単位とする直交周波数分割多重 （O F D M) 信号を復調する O F D M復調装置であって、 上記◦ F D M信号を所定の周波数のサンプリングク 口ックでサンプリングして、 デジタルデータに変換するアナログ /デジタル変換 手段と、 上記〇 F D M信号の伝送シンポルの境界を示す計測値を上記サンプリン グクロックによって計測するシンポル境界計測手段と、 上記計測値の時間変化率 を M個 （Mは自然数。） の伝送シンポル単位で算出する変化率算出手段と、 上記時 間変化率が上記 M個の伝送シンポル毎に入力され、 当該時間変化率をクラスに分 類し、 クラス毎の時間変化率の検出頻度を示すヒストグラムを生成するヒストグ ラム生成手段と、 上記ヒストグラムに基づき、 上記 O F D M信号の伝送クロック と上記サンプリングクロックとの誤差であるクロック周波数誤差を算出するク口 ック周波数誤差算出手段とを備える。
本発明に係る 0 F D M復調装置は、 情報系列が時分割されて複数のサブキヤリ ァに変調されることにより生成された有効シンポルと、 この有効シンポルの一部 の信号波形が複写されることにより生成されたガードインタ一バルとが含まれた 伝送シンポルを伝送単位とする直交周波数分割多重 （O F D M) 信号を復調する O F D M復調装置であって、 上記 0 F D M信号を所定の周波数のサンプリングク 口ックでサンプリングして、 デジタルデータに変換するアナログ/デジタル変換 手段と、 上記〇 F D M信号の伝送シンポルの境界を示す計測値を上記サンプリン グクロックによって計測するシンポル境界計測手段と、 M個 （Mは自然数。） の伝 送シンポル単位で上記計測値の時間変化率を算出する複数の変化率算出手段と、 上記時間変化率をク.ラスに分類し、 クラス毎の時間変化率の検出頻度を示すヒス トグラムを生成するヒストグラム生成手段と、 上記ヒストグラムに基づき、 上記 O F D M信号の伝送クロックと上記サンプリングクロックとの誤差であるクロッ ク周波数誤差を算出するクロック周波数誤差算出手段とを備え、 各上記変化率算 出手段は、 上記時間変化率を算出する時間間隔が上記 M個のシンポルの倍数単位 で設定され、その時間間隔が互いに異なっており、上記ヒストグラム生成手段は、 上記複数の変化率算出手段からその変化率手段に設定されている時間間隔毎に上 記時間変化率がそれぞれ入力され、入力された当該時間変化率をクラスに分類し、 クラス毎の時間変化率の検出頻度を示すヒストグラムを生成する。
このため本発明にかかる〇 F D M復調装置では、 正確なクロック周波数誤差を 算出することができる。 図面の簡単な説明 図 1は、 〇 F D M方式の伝送シンポルについて説明するための図である。
図 2は、 従来の O F D M受信装置のプロック構成図である。
図 3は、 本発明の実施の形態の O F D M受信装置のブロック構成図である。 図 4は、 ガード相関/ピーク検出回路のブロック構成図である。
図 5は、 ガード相関/ピーク検出回路内の各信号の夕イミングチャートである。 図 6は、 タイミング同期回路のブロック構成図である。
図 7は、 クロック周波数誤差算出回路のブロック構成図である。
図 8は、 受信した O F D M信号の伝送クロックと、 受信装置のクロックとが同 期している場合の自走カウンタの出力変動を示す図である。
図 9は、 受信した O F D M信号の伝送クロックよりも、 受信装置のクロックの ほうが早い場合の自走カウン夕の出力変動を示す図である。 図 1 0は、 受信した O F D M信号の伝送クロックよりも、 受信装置のクロック のほうが遅い場合の自走カウン夕の出力変動を示す図である。
図 1 1は、 自走カウン夕の出力値の時間変化率を示す図である。
図 1 2は、 周波数選択性フェージングが発生し、 且つ、 クロック周波数誤差が 発生している場合の自走カウン夕の出力変動を示す図である。
図 1 3は、 周波数選択性フェージングの受信環境において、 正確に傾き値が検 出できる場合と、 正確に傾き値が検出できない場合とを示した図である。
図 1 4は、 傾き検出回路の回路構成図である。
図 1 5は、 ヒストグラム生成回路により生成される誤差検出用ヒストグラムを 示す図である。
図 1 6は、 上記誤差検出用ヒストグラムのレンジについて説明する図である。 図 1 7は、 基準ヒストグラムを示す図である。
図 1 8は、基準ヒストグラムを平行移動させることを説明するための図である。 図 1 9は、 ヒストグラム生成回路のプロック構成図である。
図 2 O Aは、 誤差検出用ヒストグラムであり、 図 2 0 Bは、 その誤差検出用ヒ ストグラムを移動平均化したヒストグラムを示す図である。
図 2 1は、 誤差検出用ヒストグラムを移動平均化するために用いられる基準ヒ ストグラムを示す図である。
図 2 2は、 誤差検出用ヒストグラムの収束を判定するためのステ一トマシーン を示す図である。 発明を実施するための最良の形態 O F D M受信装置の全体構成
図 3に、 本発明の実施の形態の O F D M受信装置のブロック構成図を示す。 な お、 図 3中、 二重線で示した信号は、 複素信号である。
本発明の実施の形態の O F D M受信装置 1は、 図 3に示すように、 アンテナ 2 と、 チューナ 3と、 ノ ンドパスフィルタ （B P F ) 4と、 A/D変換回路 5と、 ク ロック発生回路 6と、 D Cキャンセル回路 7と、 デジタル直交復調回路 8と、 キ ャリア周波数誤差補正回路 9と、 F FT演算回路 1 0と、 位相補正回路 1 1と、 ガード相関/ピーク検出回路 1 2と、 タイミング同期回路 1 3と、狭帯域キヤリァ 誤差算出回路 14と、 広帯域キャリア誤差算出回路 1 5と、 加算回路 1 6と、 数 値制御発振回路 （NCO) 1 7と、 フレーム同期回路 1 8と、 等化回路 1 9と、 デマッピング回路 20と、 伝送路復号回路 2 1と、 伝送制御情報復号回路 2 2と を備えている。
放送局から放送されたデジタル放送の放送波は、 OF DM受信装置 1のアンテ ナ 2により受信され、 R F信号としてチューナ 3に供給される。
アンテナ 2により受信された RF信号は、 乗算器 3 a及び局部発振器 3 から なるチューナ 3により I F信号に周波数変換され、 B P F 4に供給される。 チュ —ナ 3から出力された I F信号は、 BP F 4によりフィルタリングされた後、 A/ D変換回路 5に供給される。
A/D変換回路 5は、クロック発生回路 6から供給されるクロックにより I F信 号をサンプリングして、 この I F信号をデジタル化する。 A/D変換回路 5よりデ ジ夕ル化された I F信号は、 D Cキャンセル回路 7に供給され、 この DCキャン セル回路 7によって D C成分が除去された後、 デジタル直交復調回路 8に供給さ れる。 デジタル直交復調回路 8は、 所定のキャリア周波数の 2相のキャリア信号 を用いて、 デジタル化された I F信号を直交復調し、 ベースバンドの OFDM信 号を出力する。デジタル直交復調回路 8から出力される OFDM時間領域信号は、 キヤリァ周波数誤差補正回路 9に供給される。
ここで、 デジタル直交復調回路 8によってデジタル直交復調を行う際、 キヤリ ァ信号として一 S i n成分及び C o s成分の 2相信号が必要となる。 そのため、 本装置 1では、 A/D変換回路 5に与えるサンプリングクロックの周波数を、 I F 信号の中心周波数 f I Fの 4倍の周波数とし、デジタル直交復調回路 8に供給する 2相のキヤリァ信号を生成可能としている。
また、 デジタル直交復調後に、 4 f I Fのクロックのデータ系列を 1/4にダウ ンサンプリングをして、 デジタル直交復調後の有効シンポルのサンプリング点数 を、 サブキャリアの本数 （Nu) としている。 つまり、 デジタル直交復調後のデ 一夕系列のクロックを、 サブキャリア間隔分の 1の周波数としている。 また、 デ 1 ジタル直交復調後のダウンサンプルの割合を 1 / 2として、通常の 2倍のサンプリ ング点数で F F T演算を行うようにして、 F F T演算後にさらに 1 / 2のダウンサ ンプルをしてもよい。 このように通常の 2倍のサンプリング点数に対して F F T 演算を行うことによって、 F F T演算により抽出できる信号の周波数帯域を 2倍 し、 デジ夕ル直交復調時のローパスフィルタ回路の回路規模を小さくすることが できる。 なお、 後段の各回路がオーバ一サンプリングされたデータ系列に対して データ処理を行う場合には、 デジタル直交復調後の有効シンポルのサンプリング 点数 （N u ) を、 サブキャリア本数の 2 倍 （ここでの nは自然数） としてもよ い。
ク口ック発生回路 6は、 A/D変換回路 5に対して以上のような周波数のクロッ クを供給するとともに、 デジタル直交復調後のデータ系列の動作クロック （A/ D変換回路 5に与えるクロックの周波数に対して 1 4分周されたクロック、 例 えば、 サブキャリア間隔分の 1の周波数のクロック） を、 本装置 1内の各回路に 対して供給する。
なお、 クロック発生回路 6から発生される動作クロックは、 受信した O F D M 信号の伝送クロックに対して非同期の自走クロックである。 つまり、 クロック発 生回路 6から発生される動作クロックは、 その周波数及び位相が P L L等によつ て伝送クロックと同期しておらず、 自走状態で動作している。 このように動作ク ロックを自走状態とすることが可能なのは、 タイミング同期回路 1 3によって、 O F D M信号の伝送ク口ックと動作ク口ックとの周波数誤差を検出し、 その周波 数誤差成分に基づきフィードフォヮード処理により後段でその誤差を除去してい るためである。 本〇 F D M受信装置 1では、 このようにクロック発生回路 6を非 同期の自走クロックとしているが、 本発明は、 フィードバック制御により動作ク ロック周波数を可変制御する装置にも適用することは可能である。
また、デジタル直交復調回路 8から出力されるベースバンドの 0 F D M信号は、 F F T演算される前のいわゆる時間領域の信号である。 このことから、 以下、 F F T演算前のベースバンド信号を、 O F D M時間領域信号と呼ぶ。 O F D M時間 領域信号は、 直交復調された結果、 実軸成分 （ Iチャネル信号） と、 虚軸成分 （Q チャネル信号） とから構成される複素信号となる。 キヤリァ周波数誤差補正回路 9は、 NCO 1 7から出力されたキヤリァ周波数 誤差補正信号と、 デジタル直交復調後の 0 F D M時間領域信号とを複素乗算する ことによって、 OFDM時間領域信号のキャリア周波数誤差を補正する。 すなわ ち、 キャリア周波数誤差補正回路 9は、 デジタル直交復調時に用いたキャリア信 号の周波数と、 伝送されてきた O F DM信号 （ I F信号） の中心周波数との違い により生じる誤差を補正する。 キヤリァ周波数誤差補正回路 9によりキャリア周 波数誤差が補正された O F DM時間領域信号は、 F FT演算回路 1 0及びガード 相関/ピーク検出回路 1 2に供給される。
F FT演算回路 1 0は、 1つの O F DMシンポルから有効シンポル長の信号を 抜き出し、 すなわち、 1つの〇 FDMシンポルの全サンプルからガードインター バル分のサンプル数のサンプルを除いた信号を抜き出し、 抜き出した信号に対し て F FT演算を行う。 抜き出し範囲を特定するタイミング （FFT演算の演算開 始タイミング） は、 タイミング同期回路 1 3から与えられるスタートフラグによ り設定される。 FFT演算回路 1 0は、 1つの O FDMシンポルに対して 1回の F F T演算処理を行い、 O F DMシンポル内の各サブキヤリアに変調されている 信号成分を抽出する。 F FT演算回路 1 0から出力される信号は、 F FTされた 後のいわゆる周波数領域の信号である。 このことから、 以下、 F FT演算後の信 号を O FDM周波数領域信号と呼ぶ。 FFT演算回路 1 0から出力された OFD M周波数領域信号は、 OF DM時間領域信号と同様に、 実軸成分 （ Iチャネル信 号） と虚軸成分 （Qチャネル信号） とから構成される複素信号である。 OFDM 周波数領域信号は、 位相補正回路 1 1に供給される。
位相補正回路 1 1は、 O FDM周波数領域信号に対して、 OFDMシンポルの 実際の境界位置と、 F F T演算範囲の開始夕イミングとのずれによって生じてし まう位相回転成分の補正を行う。 位相補正回路 1 1は、 サンプリング周期以下の 精度で生じるずれを位相補正している。 具体的には、 F FT演算回路 1 0から出 力される OFDM周波数領域信号に対して、 タイミング同期回路 1 3から供給さ れる位相補正信号 （複素信号） を複素乗算して、 位相回転補正を行う。 位相回転 補正がされた OFDM周波数領域信号は、 広帯域キャリア誤差算出回路 1 5、 フ レーム同期回路 1 8、等化回路 1 9及び伝送制御情報復号回路 22に供給される。 ガード相関/ピーク検出回路 1 2には、 OF DM時間領域信号が入力される。ガ ード相関/ピーク検出回路 1 2は、入力された OF DM時間領域信号と、有効シン ポル分遅延した OF DM時間領域信号との相関値を求める。 ここで、 相関を求め る時間長は、 ガードインタ一バルの時間長に設定してある。 このため、 この相関 値を示す信号 （以下、 ガード相関信号という。） は、 OF DMシンポルの境界位置 でちようどピークとなる信号となる。ガ一ド相関/ピーク検出回路 1 2は、ガ一ド 相関信号のピーク位置を検出し、 そのピーク位置のタイミングを特定する値 （ピ 一クタイミング値 Np) を出力する。
また、ガード相関/ピーク検出回路 1 2は、 このガード相関信号のピーク位置に おける相関値の位相を示す値も検出する。 この位相値は、 OF DM信号の中心周 波数と、 デジタル直交復号後のキャリア周波数とが完全に一致していれば、 0と なる。 しかしながら、 ずれていれば、 この位相値は、 そのずれ量分だけ位相回転 する。 つまり、 この位相値は、 受信した 0 F DM信号の中心周波数と、 デジタル 直交復号後の OFDM信号の中心周波数のずれ量を示している。 もっとも、 この 位相値は、 サブキャリアの周波数間隔 （例えば、 I S D B- TSBのモード 3であ れば、 0. 992 kHz) で一回転してしまうため、 サブキヤリアの周波数間隔の 士 1/2以下の精度の情報となる。
ガード相関/ピーク検出回路 1 2から出力されたピ一クタイミング値は、タイミ ング同期回路 1 3に供給され、 0 F DMシンポルの境界位置での相関値の位相は、 狭帯域キヤリァ周波数誤差算出回路 1 4に供給される。 '
タイミング同期回路 1 3は、ガード相関/ピーク検出回路 1 2から出力されたピ —クタイミング値に対して、 例えば、 フィル夕リング処理等を行って、 OFDM シンポルの境界位置の推定を行い、 その境界位置の推定値に基づき F F T演算を 行うための演算開始タイミングを決定する。 演算開始タイミングは、 F FT演算 回路 1 0に供給される。 F FT演算回路 1 0では、 この演算開始タイミングに基 づき、 入力されてくる O F DM時間領域信号から F F T演算範囲の信号を抜き出 して、 FFT演算を行う。 また、 タイミング同期回路 1 3は、 推定された OFD Mシンポルの境界位置と、 F FT演算を行う演算開始タイミングとの時間ずれに 伴い生じてしまう位相回転量を算出し、 算出した位相回転量に基づき位相補正信 4 号 （複素信号） を生成し、 位相補正回路 1 1に供給する。
狭帯域キヤリァ誤差算出回路 1 4は、 O F D Mシンポルの境界位置での相関値 の位相に基づき、 デジ夕ル直交復調時の中心周波数のずれ量のうちの狭帯域の成 分を示す狭帯域キャリア周波数誤差成分を算出する。 具体的に、 狭帯域キャリア 周波数誤差成分は、サブキヤリァの周波数間隔の ± 1 / 2以下の精度の中心周波数 のずれ量である。 狭帯域キヤリァ誤差算出回路 1 4により求められた狭帯域キヤ リア周波数誤差成分は、 加算回路 1 6に供給される。
広帯域キャリア誤差算出回路 1 5は、 位相補正回路 1 1から出力された O F D M周波数領域信号に基づき、 デジタル直交復調時の中心周波数のずれ量のうち広 帯域の成分を示す広帯域キヤリァ周波数誤差成分を算出する。 広帯域キヤリァ周 波数誤差成分は、サブキヤリアの周波数の間隔精度の中心周波数のずれ量である。 広帯域キヤリァ誤差算出回路 1 5により求められた広帯域キヤリァ周波数誤差 成分は、 加算回路 1 6に供給される。
加算回路 1 6は、 狭帯域キャリア誤差検出回路 1 4により算出された狭帯域キ ャリア誤差成分と、 広帯域キャリア誤差算出回路 1 5により算出された広帯域キ ャリァ誤差成分とを加算して、 キヤリァ周波数誤差補正回路 9から出力されたべ ースバンド O F D M信号のトータルの中心周波数のずれ量を算出する。 加算回路 1 6は、 算出したトータルの中心周波数のずれ量を、 周波数誤差値として出力す る。 加算回路 1 6から出力された周波数誤差値は、 N C O 1 7に供給される。
N C 0 1 7は、 いわゆる数値制御発振器であり、 加算回路 1 6から出力された 周波数誤差値に応じて増減するキヤリァ周波数誤差補正信号を発生する。 N C O 1 7は、 例えば、 供給された周波数誤差値がプラスの値であればキャリア周波数 誤差補正信号の発振周波数を減少させ、 供給されたキヤリァ周波数誤差値がマイ ナスの値であれば誤差補正信号の発振周波数を増加させるような制御を行う。 N C〇 1 7は、 このように制御することによって、 周波数誤差値が 0となるところ で発振周波数が安定するようなキヤリァ周波数誤差補正信号を発生する。
フレーム同期回路 1 8は、 O F D M伝送フレームの所定の位置に挿入されてい る同期ワードを検出し、 〇 F D M伝送フレームの開始タイミングを検出する。 フ レーム同期回路 1 8は、 0 F D M伝送フレームの開始タイミングに基づき各 O F 5
DMシンポルのシンポル番号を特定し、 等化回路 1 9等に供給する。
等化回路 19は、 OF DM周波数領域信号に対して、いわゆる等化処理を行う。 等化回路 19は、 フレーム同期回路 18から供給されたシンポル番号に基づき、 OFDM周波数領域信号内に挿入されている S P (Scattered Pilots) 信号と呼 ばれるパイロット信号を検出する。 等化回路 19は、 検出した S P信号から伝送 路の周波数特性を推定し、 推定した伝送路の周波数特性の逆特性を O F D M周波 数領域信号に乗算する。等化回路 19では、このような処理を行うことによって、 伝送路の影響によるひずみを除去し、 本来送信された信号を復元することができ る。 等化回路 19により等化処理がされた OFDM周波数領域信号は、 デマツビ ング回路 20に供給される。
デマッピング回路 20は、 等化処理がされた OFDM周波数領域信号 （複素信 号） に対して、 その変調方式 （例えば、 QP SK、 16 QAM又は 64 QAM) に対応したデータの再割付処理 （デマッピング処理） を行い、 伝送データ系列を 復元する。 デマッピング回路 20から出力され伝送データ系列は、 伝送路復号回 路 21に供給される。
伝送路復号回路 2 1は、 入力された伝送データ系列に対して、 その放送方式に 対応した伝送路復号処理を行う。 例えば、 伝送路復号回路 2 1では、 時間方向の インタリーブ処理に対応した時間ディン夕リーブ処理、 周波数方向のインタリー ブに対応した周波数ディン夕リーブ処理、 多値シンポルの誤り分散のためのビッ トインタリーブに対応したディンタリーブ処理、 伝送ビットの削減のためのパン クチャリング処理に対応したデパンクチヤリング処理、 畳み込み符号化されたビ ット列の復号のためのビタビ復号処理、 バイト単位でのディンタリ一ブ処理、 ェ ネルギ拡散処理に対応したエネルギ逆拡散処理、 R S符号化処理に対応したエラ —訂正処理等を行う。
このように伝送路復号がされた伝送データ系列は、例えば、 MP E G-2システ ムズに規定されたトランスポ一トストリームとして出力される。
伝送制御情報復号回路 22は、 O F DM伝送フレームの所定の位置に変調され ている TMC Cや T P Sといった伝送制御情報を復号する。
ガ一ド相関/ピーク検出回路 6 つぎに、 ガード相関/ピーク検出回路 1 2の詳細な構成について説明をする。 なお、 以下ガード相関/ピーク検出回路 1 2の説明をするにあたり、 Nu, N g， N sという定数 （Nu, Ng, N sは、 自然数である。） を用いる。 Nuは、 1つの 有効シンポル内のサンプリング数である。 N gは、 ガードインターパル内のサン プリング数である。例えば、 ガードインタ一バル長が有効シンポル長の 1/4であ れば、 N g = N u/4となる。 N sは、 1つの O F DMシンポルのサンプリング数 である。 すなわち、 N s =Nu + Ngとなる。
図 4に、 ガード相関/ピーク検出回路 1 2のプロック構成図を示す。 図 5に、 ガ ―ド相関/ピーク検出回路 1 2内の各信号のタイミングチャートを示す。
ガード相関/ピーク検出回路 1 2は、 図 4に示すように、 遅延回路 3 1と、 複素 共役回路 3 2と、 乗算回路 33と、 移動和回路 34と、 振幅演算回路 3 5と、 角 度変換回路 36と、 自走カウンタ 3 7と、 ピーク検出回路 3 8と、 出力回路 39 とを備えている。
キヤリァ周波数誤差補正回路 9から出力された◦ F DM時間領域信号 （図 5 (A)) は、 遅延回路 3 1及び乗算回路 3 3に供給される。 遅延回路 3 1は、 Nu 個のレジスタ群から構成されるシフトレジス夕であり、 入力された OFDM時間 領域信号を有効シンポル時間分遅延させる。 遅延回路 3 1により有効シンポル時 間分遅延された OF DM時間領域信号 （図 5 (B)) は、 複素共役回路 3 2に入力 される。
複素共役回路 32は、 有効シンポル期間分遅延された OF DM時間領域信号の 複素共役を算出し、 乗算回路 3 3に供給する。
乗算回路 3 3は、 遅延されていない O F DM時間領域信号 （図 5 (A)) と、 有 効シンポル期間分遅延された OF DM時間領域信号 （図 5 (B)) の複素共役信号 とを、 1サンプル毎に乗算する。 乗算結果は移動和回路 34に入力される。 移動和回路 34は、 例えば、 Ng個のレジスタ群から構成されるシフトレジス 夕と、 各レジス夕に格納されている値の総和を演算する加算器とから構成され、 1サンプル毎に順次入力されてきた乗算結果に対して、 N g個のサンプル毎の移 動和演算を行う。移動和回路 34から出力される値が、 O F D M時間領域信号と、 有効シンポル （Nuサンプル） 分の遅延がされた OF DM時間領域信号との相関 7 を示したガ一ド相関信号 （図 5 ( C ) ) となる。 移動和回路 3 4から出力されるガ ード相関信号は、 振幅演算回路 3 5及び角度変換回路 3 6に供給される。
振幅演算回路 3 5は、ガード相関信号の実数部と虚数部とをそれぞれ 2乗して、 それらを加算し、 その加算結果の平方根をとることによって、 ガード相関信号の 振幅成分を求める。 ガード相関信号の振幅成分は、 ピーク検出回路 3 8に供給さ れる。
角度変換回路 3 6は、 ガード相関信号の実数部と虚数部とに対して T a n— 1 の演算を行い、 ガード相関信号の位相成分を求める。 ガード相関信号の位相成分 は、 ピーク検出回路 3 8に供給される。
自走カウンタ 3 7は、 動作クロックをカウントするカウン夕である。 自走カウ ン夕 3 7のカウント値 Nは、 0から N s - 1までが 1ずつインクリメントされ、 N s - 1を超えると 0に戻る （図 5 ( D ) )。 つまり、 自走カウンタ 3 7は、 O F D M シンポル期間のサンプリング数で、 1周期となっている巡回カウン夕である。 自 走カウンタ 3 7のカウント値 Nは、 ピーク検出回路 3 8に供給される。
ピーク検出回路 3 8は、 自走カウンタ 3 7の 1周期内 （0〜N s - 1 ) で最もガ ―ド相関信号の振幅値が高いボイントを検出し、 そのボイントにおけるカウント 値を検出する。 ピーク検出回路 3 8は、 自走カウンタ 3 7のカウント値が次の周 期に移ると、 また新たにガード相関信号の振幅値が高いポイントを検出する。 ピ ーク検出回路 3 8により検出されたカウント値が、 ガード相関信号のピーク時刻 を示すピークタイミング値 N pとなる。 また、 ピーク検出回路 3 8は、 そのピ一 ク時刻におけるガード相関信号の位相成分も検出し、 検出した位相成分を出力回 路 3 9に出力する。
出力回路 3 9は、 自走カウン夕 3 7のカウント値 Nが 0となる夕イミングで、 ピーク検出回路 3 8から出力されたカウント値を取り込んで内部レジス夕に格納 し、 そのカウント値を外部に対して出力可能な状態にセットする （図 5 ( E ) )。 レジス夕に格納された当該カウント値は、 ガード相関信号のピーク時刻を示す情 報 （ピークタイミング値 N p ) として、 後段のタイミング同期回路 1 3に出力さ れる。 また、 出力回路 3 9は、 同様に、 自走カウン夕 3 7のカウント値 Nが 0と なる夕イミングで、 ピーク検出回路 3 8から出力された位相成分を取り込んで内 8 部レジスタに格納し、その位相成分を外部に対して出力可能な状態にセットする。 レジス夕に格納された当該位相成分は、 後段の狭帯域キヤリァ周波数誤差算出回 路 1 4に出力される。
また、 自走カウンタ 3 7は、 カウント値 Nが 0となったときにハイとなる有効 フラグを発行する （図 5 ( F ) )。 この有効フラグは、 後段の回路に対してピーク 夕イミング値 N p及び位相値の発行夕イミングを示している。
なお、ガード相関/ピーク検出回路 1 2では、カウント値 Nが最大値（N s— 1 ) から 0に変化するタイミングと、 ガード相関信号がピークとなるタイミング （0 F D Mシンポルの境界タイミング） とが、 O F D Mシンポル期間に対して約半周 期ずれるように、自走カウンタ 3 7の巡回タイミングが調整されている。つまり、 ピークタイミング値 N pが、 カウント値の最大値 （N s— 1 ) の 1 / 2程度の値と なるように調整されている。
このように調整されている理由について説明する。 ピーク検出回路 3 8のピ一 ク検出周期は、 自走カウン夕 3 7のカウント値が 0となったタイミングから、 N s - 1となるまでの間である。 ピーク検出回路 3 8は、その期間内でガード相関信 号の振幅値が最大となったときのカウント値を、 ピーク夕イミング値 N pとして 出力する。 ここで、 もし、 自走カウンタ 3 7の周期が更新されるタイミング （つ まり、 カウント値が 0になるタイミング） と、 ガード相関信号の振幅値が最大と なるときのタイミングとが時間的に近い場合、 本来 1つ前の O F D Mシンポルの ガードインターバルにより生じる相関性が高い部分 （つまり、 山状になっている 部分） が、 次の O F D Mシンポル期間のピーク検出処理に含まれて判断されてし まうこととなる。 このような場合、 ガー 相関信号のピーク値は各種のノイズや 誤差により必ず一定の値になるとは限らずシンポル毎に変動する可能性があるの で、 前の O F D Mシンポルのガ一ドインターバルによって生じていた相関性の高 い部分が、 次の O F D Mシンポルの境界位置であると判断されてしまう可能性が ある。 そのため、 予め、 ピークタイミング値 N pをカウント値の最大値 （N s— 1 ) の 1 / 2程度の値となるように調整しておくことによって、 1つ前の O F D M シンポルのガードィンターパルにより生じている相関性が高い部分（山状の部分） を、 次の O F D Mシンポルに対する判断に含めないようにすることができ、 安定 9 したピーク位置検出を行うことができる。
もっとも、 クロック周波数誤差 （受信した O F D M信号の伝送クロックと、 O F D M信号のサンプリングクロックとの間の誤差） がある場合、 ピークタイミン グ値 N pは、徐々に移動していってしまう（この理由については詳細を後述する。）。 このような場合には、 クロック周波数誤差に応じて、 カウント値 Nの巡回夕イミ ングを適宜調整してもよい。 - また、本ガード相関/ピーク検出回路 1 2では、 1つの O F D Mシンポル周期に、 ピークタイミング値 N が発生される構成となっているが、 1 O F D Mシンボル 周期ではなく、 M個の （Mは自然数。） O F D Mシンボル周期でピークタイミング 値 N pを発生するような構成としてもよい。 ただし、 その際には、 有効フラグも M個の O F D Mシンポル周期に 1回だけ、 H i g h ( 1 ) とされるように構成す る。
タイミング同期回路
つぎに、 タイミング同期回路 1 3について説明をする。
図 6に、 タイミング同期回路 1 3の内部構成図を示す。
タイミング同期回路 1 3は、 図 6に示すように、 クロック周波数誤差算出回路 4 1と、 初期値算出回路 4 2と、 シンポル境界算出回路 4 3と、 シンポル境界補 正回路 4 4と、 スタートフラグ生成回路 4 5とを備えている。
タイミング同期回路 1 3には、ガ一ド相関/ピーク検出回路 1 2からピークタイ ミング値 N pが、 M個の O F D Mシンポル毎に入力される （Mは自然数。）。 タイ ミング同期回路 1 3内の各回路は、 ピーク夕イミング値 N pの入カタイミング周 期 （Mシンポル周期） で動作が制御されている。
ク口ック周波数誤差算出回路 4 1は、 M個の O F D Mシンポル周期で入力され るピークタイミング値 N pに基づき、 クロック周波数誤差を算出して、 算出した クロック周波数誤差をシンポル境界算出回路 4 3に入力する。 なお、 このクロッ ク周波数誤差算出回路 4 1の内部構成については詳細を後述する。
初期値算出回路 4 2は、 Mシンポル周期で入力されるピークタイミング値 N p に基づき、 そのピークタイミング値 N pの初期値を算出する。 この初期値は、 シ ンポル境界算出回路 4 3に入力される。 シンポル境界算出回路 4 3は、 Mシンポル周期で入力されるピーク夕イミング 値 N pに対して、 フィルタリング処理を行い、 0 F D Mシンポルの境界位置を示 すシンポル境界位置 N xを算出する。 シンポル境界位置 N xは、 ガード相関/ピー ク検出回路 1 2内の自走カウンタ 3 7の周期である 0〜N sの範囲で表された値 である。 ただし、 このシンポル境界位置 N Xは、 自走カウン夕 3 7及びピ一クタ イミング値 N pが整数精度の値であるのに対して、 小数点以下の精度の値となつ ている。 シンボル境界算出回路 4 3では、 出力値 （シンポル境界位置 N x ) と入 力値 （ピークタイミング値 N p ) との位相誤差を算出し、 位相誤差成分に基づき 出力値（シンポル境界位置 N X )を安定化させるフィルタリング処理が行われる。 初期値算出回路 4 2から出力される初期値は、 例えばフィルタリング処理の開始 時等の初期出力値となる。
また、 シンポル境界算出回路 4 3では、 クロック周波数誤差算出回路 4 1によ り算出されたクロック周波数誤差を上記位相誤差成分に加算していくことによつ て、 クロック周波数誤差に基づく出力値 （シンポル境界位置 N x ) の変動も補正 している。 このようにクロック周波数誤差を含めてシンポル境界位置を求めるこ とによって、 より高精度にシンポル境界位置を特定することが可能となる。 シンポル境界算出回路 4 3から出力されるシンポル境界位置 N xは、 シンポル 境界補正回路 4 4に入力される。
シンポル境界補正回路 4 4は、 Mシンポル每に入力されるシンポル境界位置 N Xの整数成分を検出して、 F F T演算のためのスタート時刻を算出する。 算出さ れたスタート時刻は、 スタートフラグ生成回路 4 5に供給される。 また、 シンポ ル境界補正回路 4 4は、 シンポル境界位置 N xの小数以下の成分を検出すること により、 シンポル境界時刻と F F T演算開始時刻とのサンプリングクロック周期 以下の精度の時間ずれを求め、 その時間ずれ量に基づき F F T演算後の各サブキ ャリアに含まれている信号成分の位相回転量を算出する。 算出された位相回転量 は、 複素信号に変換されたのち、 位相補正回路 1 1に供給される。
スタートフラグ生成回路 4 5は、 シンポル境界補正回路 4 4から供給されたス 夕一ト時刻に基づき、 F F T演算のための信号切り出しタイミング （すなわち、 F F T演算開始タイミング） を特定するスタートフラグを発生する。 このスター 2 トフラグは、 1 O F D Mシンポル毎に発生される。 なお、 スタートフラグは、 入 力されたシンポル境界位置 N Xから所定のマージン時間分遅延させたのち発生さ せてもよい。 ただし、 このマ一ジン時間は、 少なくともガードインタ一パルの時 間長を超えないようにする。 このようにシンポル境界時刻から所定のマージン時 間を遅延させてスタートフラグを発生することで、 例えば、 前ゴーストのシンポ ル境界を検出してしまったことによるシンポル間干渉を除去することができる。
クロック周波数誤差算出回路
つぎに、 クロック周波数誤差算出回路 4 1についてさらに詳細に説明をする。 図 7に、 クロック周波数誤差算出回路 4 1の内部構成図を示す。
クロック周波数誤差算出回路 4 1は、図 7に示すように、傾き検出回路 5 1と、 ヒストグラム生成回路 5 2と、 出力回路 5 3とを備えている。
傾き検出回路 5 1は、ガ一ド相関/ピーク検出回路 1 2から入力されたピークタ イミング値 N pの時間変化割合を検出する回路である。 つまり、 ピークタイミン グ値 N pの傾き量 Sを検出する回路である。 傾き検出回路 5 1内には、 傾き量を 検出する検出期間が互いに異なる複数の検出パスが設けられており、 それぞれの 検出パスで求められた複数の傾き量 Sが出力される。 ここでは、 5つの検出パス が設けられ、 5つの傾き量 S ( S i S s ) が出力されるものとする。
ヒストグラム生成回路 5 2は、 傾き検出回路 5 1から出力された傾き量 Sをそ のレベルでクラス分けをし、 傾き量 Sの検出の頻度を示すヒストグラムを生成す る。 ヒストグラム生成回路 5 2は、 生成したヒストグラムの最頻値を検出し、 そ の最頻値を出力回路 5 3に出力する。
出力回路 5 3は、 入力された最頻値に基づきその最頻値が安定して出力されて くるか否かを判断し、 安定していると判断した場合には、 同期確立フラグを発生 するとともに、 その最頻値をクロック周波数誤差として外部に出力をする。
以下、具体的にクロック周波数誤差算出回路 4 1内の各回路について説明する。 (傾き検出回路）
傾き検出回路 5 1では、 ピークタイミング値 N pの時間変化率 （傾き量 S ) を 検出するが、 この傾き量 Sはクロック周波数誤差に比例した値となる。 まず、 こ の理由について説明をする。 ガ一ド相関/ピーク検出回路 1 2内から出力されるピークタイミング値 N pは、 ガ一ド相閧信号のピーク夕イミングでの自走カウンタ 3 7の値である。 自走カウ ン夕 37は、 巡回的なカウン夕回路であるが、 一周期のカウント数は予め 1 OF DMシンポルのサンプリング数に設定されている。
そのため受信した OF DM信号のシンポル周期と、 自走カウンタ 3 7の周期と が完全に一致している場合、 つまり、 受信した OF DM信号の伝送クロックと、 自走カウンタ 3 7の動作クロックとの周波数が完全に一致している場合には、 図 8に示すように、 ピ一クタイミング値 Npは一定となる。
これに対して、 受信した O F DM信号のシンポル周期よりも、 自走カウン夕 3 7の周期の方が短い場合、 つまり、 受信した OF DM信号の伝送クロックよりも 自走カウンタ 3 7の動作クロックの方が早い場合、 図 9に示すように、 ピーク夕 イミング値 Npは、 徐々に増加していく。 また、 受信した〇 F DM信号のシンポ ル周期よりも、 自走カウンタ 3 7の周期の方が長い場合、 つまり、 受信した OF DM信号の伝送クロックよりも自走カウンタ 3 7の動作クロックの方が遅い場合、 図 1 0に示すように、 ピークタイミング値 N pは、 徐々に減少していく。
このようにピークタイミング値 Npの時間変化率は、 受信した OFDM信号の 伝送クロックと、 受信側のサンプリングクロックとの誤差であるクロック周波数 誤差に比例した値となる。 したがって、 クロック周波数誤差は、 図 1 1に示すよ うに、 ピークタイミング値 N pを一定の検出期間 （T) 毎に検出し、 ある任意の 時刻 （αΤ) ( ひは整数） に検出したピークタイミング値 Ν ρと、 その時刻の 1つ 前のサンプル時刻 （（ 一 1 ) Τ) に検出したピークタイミング値 Ν ρとの差分値 Xに基づき、 時間変化率 （χΖΤ) を算出することにより求めることができる。 つまり、 ピークタイミング値 Ν ρの傾き量 Sを求めれば、 クロック周波数誤差 を求めることができる。 なお、 ピークタイミング値 Npの傾き量 Sは、 言い換え ると、 受信した O F DMシンポルのシンポル間隔を、 受信側の動作クロックで測 定した値であるともいえる。
ところで、 地上波放送の場合、 周波数選択性フェージング （マルチパスの受信 状態で且つ各受信波（主波及び複数の遅延波） にフェージングが生じている状態） と呼ばれる受信環境が生じる場合がある。 周波数選択性フェージング環境で O F D M信号を受信した場合、 主波と遅延波との受信レベルが周期的に変動する。 そ のため、 ガード相関信号のピーク位置を検出すると、 そのピーク位置が示すシン ポル境界位置が主波と遅延波との間で周期的に切り替わってしまう。 つまり、 主 波の受信レベルの方が大きければ主波のシンポル境界位置を検出し、 遅延波の受 信レベルの方が大きければ遅延波のシンポル境界位置を検出してしまう。
周波数選択性フエージング状態で、 且つ、 クロック周波数誤差が発生している 状態でのピークタイミング値 N pは、 図 1 2に示すように、 約一定の周期 （フエ 一ジング周期） 毎に、 主波と遅延波の時間差分の増加及び減少を交互に繰り返す こととなる。 また、 周波数選択性フエ一ジングにより主波の受信レベルと遅延波 の受信レベルとが入れ替わる周期は、 受信環境により異なり長くなつたり短くな つたりする。
ここで、 このような周波数選択性フエ一ジングの受信環境で、 ピークタイミン グ値 N pの傾き量 Sを検出すると、 図 1 3に示すように、 検出期間 Tの長さ及び その検出位相によって、 正確に検出できる場合 （図中 1 3中 O Kで示した検出期 間の場合） と、 正確に検出できない場合 （図 1 3中 N Gと示した検出期間の場合） とが発生する。 したがって、 ある特定の検出期間 T及び検出位相で固定して傾き 量 Sを検出した場合、 フェージング周期によっては、 まったく誤った傾き量 Sを 検出してしまう可能性がある。
そこで、 本発明者は、 傾き検出回路 5 1内に、 ピークタイミング値 N pの傾き 量 Sを検出するための検出期間 Tがそれぞれ異なっている複数の傾き検出パスを 設け、 複数の傾き検出パスにより検出された傾き量 Sに基づき総合的にクロック 周波数誤差を測定するようにした。 例えば、 検出期間 Tが異なる複数の傾き量に 基づき、 その検出結果を例えば平均化したり、 ヒストグラムに変換したりし、 ク 口ック周波数誤差を推定できるようにした。
以下、 傾き検出回路 5 1の具体的な回路構成について説明をする。 図 1 4に、 傾き検出回路 5 1の具体的な回路構成図を示す。
傾き検出回路 5 1は、 図 1 4に示すように、 傾き量 Sを出力する第 1〜第 5の 5つの傾き検出パス 6 1 - 1〜6 1 - 5を備えている。
第 1〜第 5の傾き検出パス 6 1 - 1 - 6 1 - 5には、 M個の O F D Mシンポル毎 に h i g h (1) とされる有効フラグに同期して、 ピークタイミング値 N pが入 力されてくる。 第 1〜第 5の傾き検出パス 6 1-1〜6 1-5は、 有効フラグに同 期して （M個の O F DMシンポル毎） に演算動作が行われ、 傾き量 S i S gを出 力する。
第 1〜第 5の傾き検出パス 6 1-1 -6 1-5には、 それぞれ異なる傾きの検出 期間 Tが設定されている。 第 1〜第 5の傾き検出パス 6 1-1 ~6 1-5は、 例え ば、 ピークタイミング値 Npの入力間隔を Txとしたとき、 それぞれ異なる検出 期間 Τ (Τ= (η ΧΤχ)) が設定されている。 ここで、 ηは、 検出期間 Τを設定 するためのパラメ一夕 （自然数） であり、 傾き検出パス毎に異なる値とされてい る。 具体的には、 第 1の傾き検出パス 6 1-1には η= 1 6が設定され、 第 2の傾 き検出パス 6 1-2には η = 8が設定され、 第 3の傾き検出パス 6 1-3には η = 4が設定され、第 4の傾き検出パス 6 1 -4には η = 2が設定され、第 5の傾き検 出パス 6 1 -5には η = 1が設定されている。
第 1〜第 5の傾き検出パス 6 1-1〜 6 1-5は、それぞれ、遅延器 6 2- 1〜6 2 -5と、 減算器 6 3- 1〜6 3- 5と、 乗算器 64- 1〜 64- 5と、 初期マスク回 路 6 5-：!〜 6 5- 5とを備えている。
遅延器 62-：！〜 62-5は、 η段のレジスタから構成された、 有効フラグに同 期してデータを次のレジス夕に遷移させるシフトレジス夕である。 具体的には、 第 1の傾き検出パスの遅延器 6 2-1は 1 6段のシフトレジスタから構成され、第 2の傾き検出パスの遅延器 6 2- 2は 8段のシフトレジス夕から構成され、第 3の 傾き検出パスの遅延器 6 2- 3は 4段のシフトレジス夕から構成され、第 4の傾き 検出パスの遅延器 62- 4は 2段のシフトレジス夕から構成され、第 5の傾き検出 パスの遅延器 6 2-5は 1段のシフトレジスタから構成される。
減算器 63-1〜6 3- 5は、 遅延されていないピークタイミング値 Ν ρと、 遅 延器 6 2-1〜 6 2- 5により検出期間 T (T = n XT χ) 分遅延された後のピー クタイミング値 N pが入力される。 減算器 6 3-1 -6 3-5は、 遅延されていな ぃピ一クタイミング値 N pから、 遅延された後のピークタイミング値 N pを減算 する。 したがって、 減算器 6 3-1〜減算器 6 3- 5からは、 検出期間 Tで検出さ れたピークタイミング値 N pの変化量が出力される。 乗算器 64-1〜 64- 5は、 減算器 6 3 - 1 - 6 3-5から出力されたピーク夕 イミング値 N pの変化量と、 パラメ一夕 nの逆数とを乗算して、 ピークタイミン グ値 N pの傾きを示す傾き量 Sェ〜 5を算出する。 乗算器 64- 1〜64-5は、 傾き量 S i〜S 5を初期マスク回路 64-；!〜 64-5を介して外部に出力する。 初期マスク回路 6 5 - 1 - 6 5 - 5は、 傾き量 Sの検出動作がス夕一トされてか ら、 乗算器 64-1〜64- 5から有効な値が出力されるまでの間、 傾き量 S i〜 S 5の出力を停止する処理を行う。つまり、初期マスク回路 6 5-1 ~ 6 5-5は、 各遅延器 62-1 - 62- 5の最終段のレジスタから無効な値が出力されている間、 傾き量 Sの出力停止を行う回路である。 具体的に、 第 1の傾き検出パスの初期マ スク回路 64-1は、傾き量 S 1の検出動作がスタートされた後有効フラグが 1 6 カウントされるまでの間の傾き量 S の出力を停止し、 第 2の傾き検出パスの初 期マスク回路 64- 2は、 傾き量 S 2の検出動作がスタートされた後有効フラグが 8カウントされるまでの間の傾き量 S 2の出力を停止し、 第 3の傾き検出パスの 初期マスク回路 64- 3は、 傾き量 S 3の検出動作がスタートされた後有効フラグ が 4カウントされるまでの間の傾き量 S 3の出力を停止し、 第 4の傾き検出パス の初期マスク回路 64- 4は、 傾き量 S 4の検出動作がスタートされた後有効フラ グが 2カウントされるまでの間の傾き量 S 4の出力を停止し、 第 5の傾き検出パ スの初期マスク回路 64-5は、 傾き量 S 5の検出動作がス夕一トされた後有効フ ラグが 1カウントされるまでの間の傾き量 S 5の出力を停止する。
初期マスク回路 6 5 - 1 - 6 5 - 5から出力された傾き量 S i〜S 5は、 ヒストグ ラム生成回路 52に供給される。
(ヒストグラム生成回路）
ヒストグラム生成回路 52には、ピークタイミング値 N の入力間隔 T X毎に、 傾き検出回路 5 1から傾き量 S (S i〜S 5) が入力される。 ヒストグラム生成回 路 52は、 入力された傾き量 Sを、 傾き量 Sの大きさ （レベル） で分割されたク ラスに分類し、 分類されたクラス毎の傾き量 Sの検出頻度を示す図 1 5に示すよ うなヒストグラムを生成する。 このヒストグラムのことを、 以下、 誤差検出用ヒ ストグラムという。 そして、 ヒストグラム生成回路 5 2は、 傾き量 Sの検出頻度 を上記誤差検出用ヒストグラムに累積していき、 この誤差検出用ヒストグラムの 最頻値 （もっとも頻度が高いクラスの階級値） を出力する。
なお、 本明細書でいうヒストグラムは、 図自体を示すのではなく、 クラス毎に 頻度が記述された度数分布を示すデータ群のことをいう。 図 1 5及び以後の図で 記載するヒストグラムは、 そのデータ群を視覚的に理解しやすいように示したも のである。
誤差検出用ヒストグラムのクラスのレンジは、 例えば、 傾き検出回路 5 1から 出力される傾き量 Sの最も細かい精度、 又は、 その倍数に設定する。 例えば、 本 例であれば、 図 1 6に示すように、 検出期間 T= 1 6 XT Xで検出したピ一クタ イミング値 Npが 1カウント上昇 （又は下降） する場合が、 傾き量 Sの最も細か い精度となるので、 例えば " 1/1 6"を誤差検出用ヒストグラムのクラスのレン ジとする。
また、 本例の場合、 ピークタイミング値 N pの入力間隔 T X毎に、 検出期間 T が異なっている複数の傾き量 Sが入力されてくるが、 傾き量 Sの信頼性は検出期 間 Tが長い方が高いと想定される。 そのため、 ヒストグラム生成回路 52では、 図 1 7に示すように、 検出間隔 Tの時間長毎 （すなわち、 傾き検出パス 6 1 - 1〜 6 1-5每） に、 重み付けの異なる基準ヒストグラムを設定しておく。 そして、 あ る検出間隔 Tで検出された傾き量 Sが入力された場合、 その検出間隔 Tに対応し た基準ヒストグラムを選択し、 図 1 8に示すように、 その傾き量 Sのクラスが最 頻値に一致するように基準ヒストグラムを平行移動させ、 平行移動させた基準ヒ ストグラムを誤差検出用ヒストグラムに加算する。
各基準ヒストグラムの重み付けは、 例えば次のように設定されている。
各基準ヒストグラムは、 変量のレンジ （そのヒストグラムの下端のクラスの階 級値から、 上端のクラスの階級値までの幅） が検出間隔 Tに応じて長くなり、 変 量のレンジが他の基準ヒストグラムと異なるように設定されている。 例えば、 図 1 7に示したように、 検出間隔 T= 1 6 XT Xの基準ヒストグラムの変量のレン ジは 1/1 6、 検出間隔 T= 8 ΧΤχの基準ヒストグラムの変量のレンジは 3/1 6、検出間隔 Τ = 4 XT Xの基準ヒストグラムの変量のレンジは 5/1 6、検出間 隔 T= 2 XT Xの基準ヒストグラムの変量のレンジは 7/1 6、検出間隔 T= 1 X Τχの基準ヒストグラムの変量のレンジは 1 5/1 6といったように設定されて いる。
各基準ヒストグラムは、 最頻値が検出間隔 Tに応じて小さくなり、 最頻値が他 の基準ヒストグラムとは異なるように設定されている。 例えば、 図 1 7に示した ように、 検出間隔 T= 1 6 XTxの基準ヒストグラムの最頻値は 32、 検出間隔 Τ= 8 XT Xの基準ヒストグラムの最頻値は 1 6、 検出間隔 T = 4 XT Xの基準 ヒストグラムの最頻値は 8、 検出間隔 T= 2 XTxの基準ヒストグラムの最頻値 は 4、 検出間隔 T= 1 XTxの基準ヒストグラムの最頻値は 2といったように設 定されている。
各基準ヒストグラムは、 度数の合計値が同一となっている。 すなわち、 基準ヒ ストグラムを図に表したときには面積が同一となる。 例えば、 図 1 7に示したよ うに、 度数の合計値が 3 2となるように設定されている。
各基準ヒストグラムは、 最頻値と中央値が一致し、 中央値が変量のレンジの中 央に位置するように設定されている。 また、 各基準ヒストグラムは、 上端のクラ スの度数と下端のクラスの度数が一致するように設定されている。 また、 各基準 ヒストグラムは、 変量のレンジの中央に近いクラスの度数は、 そのクラスより端 に近いクラスの度数以上となるように設定されている。
このように検出間隔 Tに応じて重み付けされた基準ヒストグラムを設定してお くことによって、 傾き量 Sの信頼性に応じた処理を行うことができる。
図 1 9に、 ヒストグラム生成回路 5 2の具体的な回路構成を示し、 その動作を 説明する。
ヒストグラム生成回路 5 2は、 図 1 9に示すように、 第 1〜第 5の基準ヒスト グラム発生回路 7 1-1 -7 1-5と、ヒストグラム加算/正規化回路 7 2とを備え ている。
第 1〜第 5の基準ヒストグラム発生回路 7 1-1 ~7 1-5には、 図 1 7に示し たように、 それぞれ異なる重み付けの基準ヒストグラムを保持している。 第 1〜 第 5の基準ヒストグラム発生回路 7 1-1-7 1-5には、 それぞれ対応する前段 の第 1〜第 5の傾き検出パス 6 1-1-6 1-5から傾き量 S 〜傾き量 S 5が、入 力間隔 T X毎に入力される。具体的には、第 1の基準ヒストグラム発生回路 7 1 - 1には第.1の傾き検出パス 6 1-1から検出期間 T= 1 6 XTxの傾き量 S丄が 入力され、第 2の基準ヒストグラム発生回路 7 1-2には第 2の傾き検出パス 6 1 -2から検出期間 T= 8 XT Xの傾き量 S 2が入力され、 第 3の基準ヒストグラム 発生回路 7 1-3には第 3の傾き検出パス 6 1 -3から検出期間 T= 4 XT Xの傾 き量 S 3が入力され、 第 4の基準ヒストグラム発生回路 7 1-4には第 4の傾き検 出パス 6 1-4から検出期間 T= 2 XT Xの傾き量 S 4が入力され、 第 5の基準ヒ ストグラム発生回路 7 1-5には第 5の傾き検出パス 6 1-5から検出期間 T= 1 XT Xの傾き量 S 5が入力される。
第 1〜第 5の基準ヒストグラム発生回路 7 1-1-7 1-5は、 入力された傾き 量 Sをクラス分類し、 最頻値がそのクラスとなるように、 内部に保持している基 準ヒストグラムを平行移動させる。 そして、 平行移動させた基準ヒストグラムを ヒストグラム加算/正規化回路 72に供給する。なお、第 1〜第 5の基準ヒストグ ラム発生回路 7 1-1-7 1-5からは、 入力間隔 Tx毎に、 基準ヒストグラムが 出力される。
ヒストグラム加算/正規化回路 7 2は、内部に誤差検出用ヒストグラムを格納し ている。 ヒストグラム加算/正規化回路 72は、入力された基準ヒストグラムを全 て上記誤差検出用ヒストグラムに加算する。 つまり、 5つの基準ヒストグラムを 全て加算するとともに、 入力間隔 Τ X毎に入力される基準ヒストグラムを累積加 算していくことにより誤差検出用ヒストグラムを生成する。 ヒストグラム加算/ 正規化回路 7 2は、 誤差検出用ヒストグラムの最頻値を算出する。 算出された最 頻値は、 例えば、 入力間隔 Τχ毎に、 後段の出力回路 5 3に供給される。
また、 ヒストグラム加算/正規化回路 72は、 内部に保持している誤差検出用ヒ ストグラムの最頻値の度数がある一定のしきい値を超えた場合、 誤差検出用ヒス トグラムの正規化を行う。 つまり、 最頻値の度数がある一定のしきい値を超えた 場合、 メモリ等でデータの管理ができなくなるため誤差検出用ヒストグラム全体 のデータ量を削減する処理を行う。 正規化処理の方法は、 例えば、 全体を一定の 値で除算するといつた方法などを適用してもよいが、 本例の場合、 誤差検出用ヒ ストグラムのうちの最頻値が特に重要な値となり、 頻度が低いクラスは重要度が 小さい。 そのため、 本例の塲合では、 誤差検出用ヒストグラム全体のクラスの度 数から、 一定値を減算する方法で正規化を行う。 また、 ヒストグラム加算/正規化回路 7 2は、生成した誤差検出用ヒストグラム の度数を、 クラス方向に移動加算したのち最頻値を求めてもよい。 例えば、 ヒス トグラム加算/正規化回路 7 2は、 図 2 0 ( A ) に示すような誤差検出用ヒストグ ラムに対して、 各クラスの頻度を両隣のクラスの頻度とともに加算することによ つて、 図 2 0 ( B ) に示すような移動平均化された誤差検出用ヒストグラムを再 生成する。 そして、 ヒストグラム加算/正規化回路 7 2は、 このように移動平均化 された誤差検出用ヒストグラムに基づき、 最頻値を算出する。 このように誤差検 出用ヒストグラムの移動平均を算出; fることによって、 誤差を除去することがで きる。
また、 移動平均化された誤差検出用ヒストグラムを生成するために、 各基準ヒ ストグラム発生回路 7 1 - 1 - 7 1 - 5力 予め移動平均化された基準ヒストグラ ムを保持していてもよい。 例えば、 図 1 7に示した基準ヒストグラムに対して、 図 2 1に示すような移動平均化した基準ヒストグラムを保持していてもよい。 こ のように移動平均化した基準ヒストグラムを発生することによって、 ヒストグラ ム加算/正規化回路 7 2により平均化処理を行わず処理を行うことができる。
(出力回路）
出力回路 5 3は、 ヒストグラム生成回路 5 2により生成されたヒストグラムの 収束状態を判断し、 ヒストグラムが充分収束して安定したと判断する場合には、 入力された最頻値をクロック周波数誤差として出力する。。それとともに、 出力回 路 5 3は、 クロック周波数誤差を用いた同期が確立していることを示す同期確立 フラグを発生する。
具体的に、 出力回路 5 3は、 図 2 2に示すような、 待機状態 S t 1、 非同期状 態 S t 2、 同期状態 S t 3の 3つの状態から構成されるステ一トマシーン 7 5に よって、 クロック周波数誤差の出力制御及び同期確立フラグの出力制御を行って いる。
図 2 2に示すステートマシーン 7 5について説明をする。
リセット動作がされると、 ステートマシーン 7 5は、 まず、 待機状態 S t 1に 遷移する。 待機状態 S t 1では、 クロック周波数誤差及び同期確立フラグの出力 は行わない。 リセット動作がされてから 1 X T x時間経過すると、 ステートマシ —ン 7 5は、 待機状態 S t 1から非同期状態 S t 2へ遷移する。 ここで、 1 X T X時間の意味するところは、 リセット動作がされてから、 傾き検出回路 5 1が少 なくとも一つの有効な傾き量 Sを出力するまでの時間間隔である。 つまり、 ステ 一トマシーン 7 5では、 リセット動作がされてから、 複数の異なる傾き量 Sの検 出期間 Tのうち最も短い検出期間の間、 待機状態 S t 1とし、 その期間を経過す ると非同期状態 S t 2へ遷移させる。
非同期状態 S t 2及び同期状態 S t 3では、 ステートマシーン 7 5は、 入力さ れてくる最頻値の変動状態を観察して、 ヒストグラムが充分収束して安定した状 態 （つまり、 クロック周波数誤差を用いた同期が確立している状態） であるか、 ヒストグラムが収束しておらず不安定な状態 （つまり、 クロック周波数誤差を用 いた同期が確立していない状態） かを判断する。
ステートマシーン 7 5は、 非同期状態 S t 2において、 T x時間毎に連続して 入力されてくる最頻値が、 j 回 （ j は自然数。 例えば、 1 0 0 ) 連続して同じ値 であれば、 非同期状態 S t 2から同期状態 S t 3へ遷移させる。 つまり、 ヒスト グラム生成回路 5 2から同じ値が連続して出力されれば、 安定していると判断す る。
また、 ステートマシーン 7 5は、 同期状態 S t 3において、 T x時間毎に連続 して入力されてくる最頻値が、 k回 （kは自然数。 例えば、 1 0 ) 連続して異な る値であれば、 つまり、 k回連続して前回の値と今回の値が異なっていれば、 同 期状態 S t 3から同期状態 S t 2へ遷移させる。 つまり、 ヒストグラム生成回路 5 2から出力される値が、 変動し続けていれば、 不安定であると判断する。 ステートマシーン 7 5は、 待機状態 S t 1及び非同期状態 S t 2では、 クロッ ク周波数誤差及び同期確立フラグを出力せず、 非同期状態 S t 3のときにのみク 口ック周波数誤差及び同期確立フラグを出力するようにする。
なお、 本発明は、 図面を参照して説明した上述の実施例に限定されるものでは なく、 添付の請求の範囲及びその主旨を逸脱することなく、 様々な変更、 置換、 又はその同等のものを行うことができることは当業者にとって明らかである。

Claims

請求の範囲
1 . 情報系列が時分割されて複数のサブキャリアに変調されることにより生成さ れた有効シンポルと、 この有効シンポルの一部の信号波形が複写されることによ り生成されたガードインタ一バルとが含まれた伝送シンポルを伝送単位とする直 交周波数分割多重 （O F D M ) 信号を復調する O F D M復調装置において、 上記 O F D M信号を所定の周波数のサンプリングクロックでサンプリングして、 デジタルデ一夕に変換するアナログ /デジタル変換手段と、
上記 O F D M信号の伝送シンポルの境界を示す計測値を上記サンプリングクロ ックによって計測するシンポル境界計測手段と、
上記計測値の時間変化率を算出する複数の変化率算出手段と、
上記時間変化率に基づき、 上記 O F D M信号の伝送ク口ックと上記サンプリン グクロックとの誤差であるクロック周波数誤差を算出するクロック周波数誤差算 出手段とを備え、
各上記変化率算出手段は、 上記時間変化率を算出する時間間隔が設定され、 そ の時間間隔が互いに異なっており、
上記クロック周波数誤差算出手段は、 各上記変化率算出手段から出力された複 数の時間変化率に基づき、 上記ク口ック周波数誤差を算出すること
を特徴とする O F D M復調装置。
2 . 上記シンポル境界計測手段は、 上記 O F D M信号を有効シンポル期間分遅延 させた信号と当該 O F D M信号との相関値を算出し、 当該相関値のピーク夕イミ ングに基いて当該 O F D M信号の伝送シンポルの境界を示す計測値を算出するこ と
を特徴とする請求の範囲第 1項記載の O F D M復調装置。
3 . 上記 0 F D M信号と非同期な上記サンプリングクロックを発生するクロック 発生手段をさらに備え、
上記シンポル境界計測手段は、 1シンボル期間におけるサンプル数でカウント 値が巡回的に繰り返されるように上記サンプリングクロックをカウントする自走 カウンタを有し、 上記ピーク夕イミングにおける上記自走カウンタのカウント値 を上記計測値として出力すること
を特徴とする請求の範囲第 2項記載の O F D M復調装置。
4 . 上記シンポル境界計測手段は、 複数の伝送シンポルにわたり求められた上記 相関値を累積し、 累積した相関値に基づき上記ピークタイミングを検出すること を特徴とする請求の範囲第 2項記載の O F D M復調装置。
5 . 各上記変化率算出手段は、 最初の計測値が入力されてから、 設定されている 時間間隔が経過するまで、 上記時間変化率の出力を停止すること
を特徴とする請求の範囲第 1項記載の O F D M復調装置。
6 . 情報系列が時分割されて複数のサブキヤリアに変調されることにより生成さ れた有効シンポルと、 この有効シンポルの一部の信号波形が複写されることによ り生成されたガードィン夕一バルとが含まれた伝送シンポルを伝送単位とする直 交周波数分割多重 （O F D M) 信号を復調する O F D M復調装置において、 上記 O F D M信号を所定の周波数のサンプリングクロックでサンプリングして、 デジタルデータに変換するアナログ /デジタル変換手段と、
上記 O F D M信号の伝送シンポルの境界を示す計測値を上記サンプリングクロ ックによって計測するシンポル境界計測手段と、
上記計測値の時間変化率を M個（Mは自然数。） の伝送シンポル単位で算出する 変化率算出手段と、
上記時間変化率が上記 M個の伝送シンポル毎に入力され、 当該時間変化率をク ラスに分類し、 クラス毎の時間変化率の検出頻度を示すヒストグラムを生成する ヒス卜グラム生成手段と、
上記ヒストグラムに基づき、 上記 O F D M信号の伝送クロックと上記サンプリ ングク口ックとの誤差であるクロック周波数誤差を算出するクロック周波数誤差 算出手段とを備えること
を特徴とする 0 F D M復調装置。 '
7 . 上記クロック周波数誤差算出手段は、 上記ヒストグラムの最頻値に基づきク 口ック周波数誤差を算出すること
を特徴とする請求の範囲第 6項記載の〇 F D M復調装置。
8 . 上記ヒス卜グラム生成手段は、 上記 M個の伝送シンボル毎に算出された上記 時間変化率の検出度数を、 上記ヒストグラムに累積加算していくこと
を特徴とする請求の範囲第 6項記載の O F D M復調装置。
9 . 上記ヒストグラム生成手段は、 上記ヒストグラムの最頻値の度数が所定のし きい値を超えた場合には、 当該ヒストグラムの正規化を行うこと
を特徴とする請求の範囲第 8項記載の O F D M復調装置。
1 0 . 上記ヒストグラム生成手段は、 上記ヒストグラムの最頻値の度数が所定の しきい値を超えた場合には、 当該ヒストグラムの全クラスの度数から一定値を減 算することにより正規化を行うこと
を特徴とする請求の範囲第 9項記載の O F D M復調装置。
1 1 . 上記クロック周波数誤差算出手段は、 上記ヒストグラムの最頻値に基づき ク口ック周波数誤差を算出すること
を特徴とする請求の範囲第 1 0項記載の O F D M復調装置。
1 2 . 上記クロック周波数誤差算出手段は、 上記ヒストグラムの各クラスの度数 を、 当該クラスを中心とした周囲の所定数のクラスの度数を含めて平均又は加算 し、 平均又は加算したのちのヒストグラムに基づきクロック周波数誤差を算出す ること
を特徴とする請求の範囲第 6項記載の O F D M復調装置。
1 3 . 上記ヒストグラム生成手段は、 算出された上記時間変化率が含まれるクラ スに対して度数を加算してヒストグラムを生成する際に、 当該時間変化率が含ま れるクラスに度数を加算するとともに、 当該時間変化率が含まれるクラスを中心 とした周囲の所定数のクラスに対しても同等の度数を加算すること
を特徴とする請求の範囲第 6項記載の〇 F D M復調装置。
1 4 . 上記クロック周波数誤差算出手段は、 上記 M個の伝送シンポル毎に上記ヒ ストグラムの最頻値を判断し、 その判断結果に基づき上記クロック周波数誤差の 出力が安定状態であるか不安定状態であるかを管理する状態管理部を有し、 上記安定管理部は、前回の最頻値と今回の最頻値とがー致するか否かを判別し、 不安定状態のときに連続して j回 （j は自然数） 一致したと判別した場合には、 安定状態に遷移させ、 安定状態のときに連続して k回 （kは自然数） 不一致であ ると判別した場合には、 不安定状態に遷移させること を特徴とする請求の範囲第 6項記載の O F D M復調装置。
1 5 . 上記クロック周波数誤差算出手段は、 クロック周波数誤差を出力するとと もに、 上記安定状態又は上記不安定状態を示すフラグを出力すること
を特徴とする請求の範囲第 1 4項記載の O F D M復調装置。
1 6 . 情報系列が時分割されて複数のサブキャリアに変調されることにより生成 された有効シンポルと、 この有効シンポルの一部の信号波形が複写されることに より生成されたガードィン夕一バルとが含まれた伝送シンポルを伝送単位とする 直交周波数分割多重 （O F D M) 信号を復調する O F D M復調装置において、 上記 0 F D M信号を所定の周波数のサンプリングク口ックでサンプリングして、 デジタルデ一夕に変換するアナログ Zデジタル変換手段と、
上記 O F D M信号の伝送シンポルの境界を示す計測値を上記サンプリングクロ ックによつて計測するシンポル境界計測手段と、
M個（Mは自然数。） の伝送シンポル単位で上記計測値の時間変化率を算出する 複数の変化率算出手段と、
上記時間変化率をクラスに分類し、 クラス毎の時間変化率の検出頻度を示すヒ ストグラムを生成するヒス卜グラム生成手段と、
上記ヒストグラムに基づき、 上記 O F D M信号の伝送クロックと上記サンプリ ングクロックとの誤差であるクロック周波数誤差を算出するクロック周波数誤差 算出手段とを備え、
各上記変化率算出手段は、 上記時間変化率を算出する時間間隔が上記 M個のシ ンポルの倍数単位で設定され、 その時間間隔が互いに異なっており、
上記ヒストグラム生成手段は、 上記複数の変化率算出手段からその変化率手段 に設定されている時間間隔毎に上記時間変化率がそれぞれ入力され、 入力された 当該時間変化率をクラスに分類し、 クラス毎の時間変化率の検出頻度を示すヒス トグラムを生成すること
を特徴とする O F D M復調装置。
1 7 . 上記ヒストグラム生成手段には、 各変化率算出手段の上記時間間隔に対応 した基準ヒストグラムが設定されており、
当該ヒストグラム生成手段は、 いずれかの変化率算出手段から時間変化率が入力された場合には、 その変化率 算出手段に対応した 1つの基準ヒストグラムを選択し、 選択した当該基準ヒスト グラムをその時間変化率が最頻値となるように平行移動し、 平行移動した当該基 準ヒストグラムを上記ヒストグラムに加算すること
を特徴とする請求の範囲第 1 6項記載の OFDM復調装置。
1 8. 各変化率算出手段に対応して設定されている各基準ヒストグラムは、 対応する変化率算出手段の上記時間間隔に応じて変量のレンジが長くなり、 そ のレンジは互いに異なっており、 且つ、 度数の総計が同一とされていること を特徴とする請求の範囲第 1 7項記載の OFDM復調装置。
1 9. 各変化率算出手段に対応して設定されている各基準ヒストグラムは、 最頻値と中央値とがー致しており、 上端のクラスの度数と下端のクラスの度数 がー致しており、 且つ、 上端及び下端のクラスの度数が最頻値の度数以下とされ ていること
を特徴とする請求の範囲第 1 8項記載の ODDM復調装置。
2 0. 上記シンポル境界計測手段は、 上記 O F DM信号の伝送シンポルの境界を 示す計測値を、 当該 O F D M信号を有効シンポル期間分遅延させた信号と当該 O F DM信号との相関値を算出し、 当該相関値のピークタイミングに基づき算出す ること
を特徴とする請求の範囲第 1 6項記載の OFDM復調装置。
2 1. 上記 OFDM信号と非同期な上記サンプリングクロックを発生するクロッ ク発生手段をさらに備え、
上記シンポル境界計測手段は、 1シンポル期間におけるサンプル数でカウン卜 値が巡回的に繰り返されるように上記サンプリングクロックをカウントする自走 カウンタを有し、 上記ピークタイミングにおける上記自走カウンタのカウント値 を上記計測値として出力すること
を特徴とする請求の範囲第 20項記載の OF DM復調装置。
22. 上記シンポル境界計測手段は、 複数の伝送シンポルにわたり求められた上 記相関値を累積し、 累積した相関値に基づき上記ピークタイミングを検出するこ と を特徴とする請求の範囲第 2 0項記載の O F D M復調装置。
2 3. 各上記変化率算出手段は、 最初の計測値が入力されてから、 設定されてい る時間間隔が経過するまで、 上記時間変化率の出力を停止すること
を特徴とする請求の範囲第 1 6項記載の OFDM復調装置。
24. 上記クロック周波数誤差算出手段は、 上記ヒストグラムの最頻値に基づき クロック周波数誤差を算出すること
を特徴とする請求の範囲第 1 6項記載の OFDM復調装置。
2 5. 上記ヒストグラム生成手段は、 上記 M個の伝送シンポル毎に算出された上 記時間変化率毎に、 上記基準ヒストグラムを累積加算していくこと
を特徴とする請求の範囲第 1 7項記載の OFDM復調装置。
26. 上記ヒストグラム生成手段は、 上記ヒストグラムの最頻値の度数が所定の しきい値を超えた場合には、 当該ヒストグラムの正規化を行うこと
を特徴とする請求の範囲第 2 5項記載の OFDM復調装置。
27. 上記ヒストグラム生成手段は、 上記ヒストグラムの最頻値の度数が所定の しきい値を超えた場合には、 当該ヒストグラムの全クラスの度数から一定値を減 算することにより正規化を行うこと
を特徴とする請求の範囲第 26項記載の OFDM復調装置。
28. 上記クロック周波数誤差算出手段は、 上記ヒストグラムの最頻値に基づき ク口ック周波数誤差を算出すること
を特徴とする請求の範囲第 2 7項記載の OFDM復調装置。
29. 上記クロック周波数誤差算出手段は、 上記ヒストグラムの各クラスの度数 を、 当該クラスを中心とした周囲の所定数のクラスの度数を含めて平均化し、 平 均化したのちのヒストグラムに基づきクロック周波数誤差を算出すること
を特徴とする請求の範囲第 1 7項記載の OFDM復調装置。
30.上記ヒストグラム生成手段は、上記基準ヒストグラムの各クラスの度数を、 当該クラスを中心とした周囲の所定数のクラスの度数を含めて平均化したのちに， 上記ヒス卜グラムに加算すること
を特徴とする請求の範囲第 1 7項記載の OFDM復調装置。
3 1. 上記クロック周波数誤差算出手段は、 上記 M個の伝送シンポル毎に上記ヒ ストグラムの最頻値を判断し、 その判断結果に基づき上記クロック周波数誤差の 出力が安定状態であるか不安定状態であるかを管理する状態管理部を有し、 上記安定管理部は、前回の最頻値と今回の最頻値とがー致するか否かを判別し、 不安定状態のときに連続して j 回 （j は自然数） 一致したと判別した場合には、 安定状態に遷移させ、 安定状態のときに連続して k回 （kは自然数） 不一致であ ると判別した場合には、 不安定状態に遷移させること
を特徴とする請求の範囲第 1 6項記載の O F D M復調装置。
3 2 . 上記クロック周波数誤差算出手段は、 クロック周波数誤差を出力するとと もに、 上記安定状態又は上記不安定状態を示すフラグを出力すること
を特徴とする請求の範囲第 3 1項記載の O F D M復調装置。
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