WO2004056113A1 - 映像信号処理システム、映像信号処理装置および方法、記録媒体、並びにプログラム - Google Patents

映像信号処理システム、映像信号処理装置および方法、記録媒体、並びにプログラム Download PDF

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WO2004056113A1
WO2004056113A1 PCT/JP2003/015645 JP0315645W WO2004056113A1 WO 2004056113 A1 WO2004056113 A1 WO 2004056113A1 JP 0315645 W JP0315645 W JP 0315645W WO 2004056113 A1 WO2004056113 A1 WO 2004056113A1
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video signal
frames
encrypted
processing
encryption
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PCT/JP2003/015645
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Susumu Tsuchida
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Sony Corporation
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    • H04N7/167Systems rendering the television signal unintelligible and subsequently intelligible
    • H04N7/1675Providing digital key or authorisation information for generation or regeneration of the scrambling sequence

Definitions

  • Video signal processing system video signal processing device installation method, recording medium, and program
  • the present invention relates to a video signal processing system, a video signal processing apparatus and method, a recording medium, and a program, and particularly to a state where decoding of an encrypted video signal becomes impossible due to a synchronization error.
  • the present invention relates to a video signal processing system, a video signal processing device and method, a recording medium, and a program capable of recovering a video more quickly.
  • connection method using digital signals which is currently the mainstream connection between a PC (Personal Computer) and a liquid crystal display, be used in consumer devices such as television receivers.
  • each of the transmitting side and the receiving side holds, for example, a number 10 set of a number 10-bit secret number string as a common secret number key.
  • the public key selects an arbitrary half of the numerical sequence, and a new random sequence is generated.
  • the transmitting device examines this numerical sequence to determine whether the other receiving device has the right to receive the signal to be transmitted, and determines that the receiving device has been properly certified. I do.
  • the transmitting device circulates this sequence of numerical values with a random number generation circuit using horizontal and vertical synchronization signals serving as references for synchronizing the video signals, and converts the digital video signal using the random number sequences. It is inverted and encrypted at random and transmitted.
  • the receiving side generates a random number sequence using the same numerical value sequence, inverts the video signal again, decodes the encrypted signal, and displays the original correct video signal.
  • the transmitting side and the receiving side generate an encryption key from the same numerical value sequence, and generate a random number sequence using this key for the number of 10 clocks of the vertical synchronization signal period by the pixel clock of the video signal.
  • the value is stored as a frame key value.
  • the random number sequence is similarly cycled and stopped in the number of 10 clocks of the horizontal synchronization signal period for each next incoming video line. After that, the value is 2003/015645
  • the starting point of the display period of the effective video signal is the ESD (Electro-Static
  • the transmitting side has a secret value used as a reference value for random number generation in order to confirm that the connected device on the receiving side continues to be valid at intervals of about 128 frames. Is always checked, and since the reference value for random number generation is reset, the decoding error will be within 2 seconds (128 frames) at most.
  • broadcasting called “dappled broadcasting”, in which signals are switched from high-resolution signal broadcasting to normal signal broadcasting or in the opposite direction, may be performed. Even in such a case, there is a problem that the "mottled broadcast” is not displayed when the decryption processing of the encryption is sent.
  • the cable for digital connection may be as long as about 5 m, but the noise component in the vertical synchronization signal is incorrect due to momentary external noise such as ESD.
  • ESD momentary external noise
  • An object of the present invention is to make it possible to quickly recover from an undecryptable state due to a synchronization error in encryption and decryption of a video signal.
  • the video signal processing system comprises: an encrypting means for encrypting a first frame number indicating a video signal and a frame number of a video signal to be transmitted based on a numerical sequence; and a first unencrypted frame number.
  • a transmitting means for transmitting the video signal encrypted by the encrypting means, and the first number of frames encrypted by the encrypting means; and an unencrypted video signal transmitted by the transmitting means.
  • Receiving means for receiving the number of frames of 1, the encrypted video signal, and the number of encrypted first frames, the number of encrypted first frames received by the receiving means, and encryption Decoding means for decoding the encrypted video signal based on the numerical sequence, and a second means representing the number of frames on the receiving side, generated by decoding the first number of encrypted frames by the decoding means.
  • Frey The number, based on the first frame number that is not encrypted is received by the receiving means, and generating means for generating an initializing pulse, decoding means, generating T JP200 hired 5645
  • the numerical sequence is initialized based on the initialization pulse generated by the means.
  • the encryption unit may initialize the numerical sequence based on the initialization pulse generated by the generation unit.
  • the generation unit may generate an initialization pulse when the number of frames decrypted by the decryption unit is different from the number of unencrypted frames received by the reception unit.
  • the encryption unit and the transmission unit may be configured by a first video signal processing device, and the reception unit, the decryption unit, and the generation unit may be configured by a second video signal processing device. .
  • the communication by the transmitting means and the receiving means can be performed via a digital interface.
  • the transmitting means may further transmit a synchronization pulse for synchronizing the generation of the numerical sequence, and the receiving means may further receive the synchronization pulse.
  • the video signal processing method, the program recorded on the first recording medium, and the first program according to the present invention include a video signal and a first frame number representing a frame number of a video signal to be transmitted, based on a numerical sequence. And the number of first frames that have not been encrypted, the video signal that has been encrypted by the processing of the encryption step, and the first frame that has been encrypted by the processing of the encryption step Transmitting a number, and receiving the first number of unencrypted frames, the encrypted video signal, and the first number of encrypted frames transmitted by the processing of the transmitting step. And a decryption step for decrypting the encrypted video signal received based on the number sequence, based on the numerical sequence.
  • the decryption step comprising: The numerical sequence is initialized based on the initialization pulse generated by the generation step.
  • the first video signal processing device of the present invention includes: an encryption unit that encrypts a video signal and a first frame number representing a frame number of a video signal to be transmitted based on a numerical sequence; Transmitting means for transmitting the number of frames, the video signal encrypted by the encryption means, and the first number of frames encrypted by the encryption means.
  • the transmitting means may further transmit a synchronization pulse for synchronizing the generation of the numerical sequence.
  • the second video signal processing method, the program recorded on the second recording medium, and the second program according to the present invention include a video signal and a first frame number representing a frame number of a video signal to be transmitted.
  • the second video signal processing device of the present invention is configured to calculate a first frame number representing the number of frames of an unencrypted video signal, an encrypted video signal, and an encrypted first frame number.
  • Receiving means for receiving, decoding means for decoding the first number of encrypted frames received by the receiving means, and the encrypted video signal based on a numerical sequence, and encryption by the decoding means A second frame number representing the number of frames on the receiving side, which is generated by decoding the first number of frames, and a first unencrypted frame number received by the receiving means.
  • Generating means for generating an initialization pulse wherein the decoding means initializes the numerical sequence based on the initialization pulse generated by the generating means.
  • the generation unit may generate an initialization pulse when the number of frames decrypted by the decryption unit is different from the number of unencrypted frames received by the reception unit.
  • the transmitting device for transmitting an initialization pulse may be further provided to the other party that has transmitted the encrypted video signal and the first number of frames.
  • the third video signal processing method of the present invention the program recorded on the third recording medium, and the third program are a first frame number representing a frame number of an unencrypted video signal, A receiving step of receiving the encrypted video signal and the number of encrypted first frames; the number of encrypted first frames received in the processing of the receiving step; A decoding step of decoding the video signal to be decoded based on the numerical sequence, and a second step representing the number of frames on the receiving side, generated by decoding the first number of frames that have been encrypted by the processing of the decoding step.
  • the video signal and the first number of frames representing the number of frames of the video signal to be transmitted are encrypted based on a numerical sequence, and the first number of unencrypted frames
  • the transmitted video signal and the first number of encrypted frames are transmitted and received.
  • the receiving side frame generated by decoding the first number of encrypted frames and the encrypted video signal based on the numerical sequence and decoding the first number of encrypted frames.
  • An initialization pulse is generated based on the second number of frames representing the number and the first number of unencrypted frames.
  • the decoding numerical sequence is initialized based on the initialization pulse.
  • the video signal and the first frame number representing the number of frames of the video signal to be transmitted are encrypted based on a numerical sequence, and the first unencrypted first frame number is encoded.
  • the number of frames, the encrypted video signal, and the first number of encrypted frames are transmitted.
  • the first number of frames representing the number of frames of an unencrypted video signal, the encrypted video signal, and the first number of encrypted frames are received.
  • the encrypted first frame number and the encrypted video signal are decrypted based on the numerical sequence.
  • Pulsing is generated.
  • the decoding numerical sequence is initialized based on the initialization pulse.
  • FIG. 1 is a block diagram showing a configuration example of a video signal processing system to which the present invention is applied.
  • FIG. 2 is a flowchart illustrating a video display process in the video signal processing system of FIG.
  • FIG. 3 is a flowchart illustrating a video display process in the video signal processing system of FIG.
  • FIG. 4 is a block diagram showing a functional configuration of the encryption processing unit and the decryption processing unit in FIG.
  • FIG. 5 is a flowchart illustrating the encryption processing in the encryption processing unit in FIG.
  • FIG. 6 is a flowchart illustrating the encryption processing in the encryption processing unit in FIG.
  • FIG. 7 is a flowchart illustrating a decoding process in the decoding processing unit in FIG.
  • FIG. 8 is a block diagram showing the basic configuration of the LFSR.
  • FIG. 9 is a diagram showing a random number sequence output from each flip-flop of the LFSR in FIG.
  • FIG. 10 is a block diagram showing a basic configuration example of the encryption random number generation unit in FIG.
  • FIG. 11 is a flowchart for explaining a random number generation process in the encryption random number generation unit in FIG.
  • FIG. 12 is a flowchart for explaining a random number generation process in the encryption random number generation unit in FIG.
  • FIG. 13 is a block diagram illustrating a basic configuration example of the decoding random number generation unit in FIG.
  • FIG. 14 is a block diagram illustrating a configuration example of the correction unit in FIG.
  • FIG. 15 is a flowchart illustrating a load pulse generation process in the correction unit in FIG.
  • FIG. 16 is a flowchart illustrating the load pulse generation processing in the correction unit in FIG. ⁇
  • FIG. 17 is a block diagram illustrating a configuration example of a personal computer. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a configuration example of a video signal processing system 1 to which the present invention is applied.
  • the transmitting device 11 transmitting side
  • the transmitting device 11 includes a DTV (Digital 'Television) tuner 21, It is composed of an encryption processing unit 22, a DVD (Digital Versatile Disc) player 23, and an encryption processing unit 24.
  • the display device 1 2 (reception side) has a selector 31 and a decryption processing unit. 32, a correction section 33, a video signal processing section 34, a video signal driving section 35, a scanning section 36, and a display panel 37.
  • the symbols representing the steps represent the processing steps in the flowcharts of FIGS. 2 and 3 described later.
  • the DTV tuner 21 receives an MPEG-2 digital broadcast signal received by an antenna (not shown), demodulates the signal, and supplies the demodulated video signal to the encryption processing unit 22. I do. Difficult 15645
  • the DVD player 23 reproduces a DVD (not shown) and supplies the obtained digital video signal (video signal) to the encryption processing section 24.
  • the encryption processing unit 22 and the encryption processing unit 24 encrypt the video signal supplied by the DTV tuner 21 or the video signal supplied by the DVD player 23, respectively. This encryption processing will be described later with reference to FIGS.
  • the encryption processing unit 22 and the encryption processing unit 24 are configured to transmit the number of frames TX (vertical synchronization signal of the video signal) in the cycle. Is the number of frames obtained by counting the number of frames, and is, for example, any one of 1 to 128).
  • the digital interface 2 5 is connected to the selector 3 1 of the display device 1 2, the encrypted video signal, encrypted number of frames not T x
  • the HZV control signal, described later, and the number of decoded frames TX are supplied to the selector 31 via the digital interface 25.
  • the digital video signal and the audio signal superimposed during the blanking period are encrypted.
  • illegal copying to a VTR (Video Tape Recorder) or the like via this line is performed. (It cannot be used because it cannot be decrypted by copying).
  • the encryption processing section 22 and the encryption processing section 24 determine the number of unencrypted frames T x (of course, the same number of frames as the number of encrypted frames ⁇ ⁇ ) and H /
  • the V control signal is transmitted together with the encrypted video signal and the number of frames ⁇ X.
  • the former two are not encrypted, but the latter two are encrypted.
  • the selector 31 selects one of the signal from the encryption processing unit 22 and the signal from the encryption processing unit 24 based on an instruction from the user, and supplies the selected signal to the decryption processing unit 32.
  • the decryption processing unit 32 decrypts the number of encrypted frames ⁇ .
  • the number of decoded frames ⁇ X is set as the number of frames RX.
  • the decryption processing unit 32 outputs the H / V control signal and the number of unencrypted frames among the input signals.
  • x and the currently set number of frames R x (the number of frames TX encrypted by the encryption processing unit 22 or the encryption processing unit 24 and decrypted by the decryption processing unit 32) are corrected by the correction unit 3 Supply to 3.
  • the correction unit 33 includes the number of frames TX (the number of unencrypted frames Tx) supplied from the decryption processing unit 32 and the number of frames Rx (the number of frames on the receiving side) set by the decryption processing unit 32. ) The count error is detected by comparing.
  • the compensating unit 33 converts the vertical control pulse supplied from the decoding processing unit 32 into the 128 frames when the number Rx of frames on the receiving side does not match the number TX of frames on the transmitting side. Is counted as one cycle, and a load pulse is generated when the number of counted frames returns from 1 28 (about 2 seconds) to 1.
  • the correction unit 33 transmits the generated load pulse to the encryption processing unit 22 or the encryption processing unit 24 (the encryption processing unit 22 or the encryption processing unit 24 of the encryption processing unit 24) via the cable 40.
  • the supplied video signal is supplied to the encryption processing unit that has supplied the video signal) and the decryption processing unit 32.
  • the decryption processing unit 32 performs decryption processing of the encrypted video signal based on the vertical control pulse, and when a load pulse is supplied from the correction unit 33, the encryption random number in FIG. The generator 51 is reset.
  • the encryption processing unit 22 or the encryption processing unit 24 resets an internal random number generation circuit 41 (FIG. 4) described later.
  • the transmission line (the transmission path of the vertical synchronization signal) between the transmission device 11 and the display device 12 is mixed with the disturbance noise signal due to, for example, ESD, and the vertical synchronization of the reception side (the display device 12) is caused.
  • the correction unit 33 loads the pulse so that the encryption processing unit 22 or the encryption processing unit 24 and the decryption processing unit 32 are reset.
  • a state in which decoding cannot be performed due to a synchronization error in decoding can be quickly recovered, and a decoded image can be displayed stably.
  • the video signal processing section 34 processes the decoded video signal, and controls the brightness (brightness), color, hue (hue), and contrast (color) based on an instruction from the user. In addition to the adjustment of color, the white balance is adjusted.
  • the signal level is converted to the optimal signal level for the display panel (display element) 37 and supplied to the video signal drive unit 35 in the horizontal (line) direction.
  • the video signal drive unit 35 drives the display panel 37 based on the video signal supplied from the video signal processing unit 34.
  • the video signal processing unit 34 acquires a horizontal synchronization signal and a vertical synchronization signal for synchronizing from the decoded video signal, and supplies them to the scanning unit 36 of the display panel 37.
  • the scanning unit 36 sequentially controls the number of lines in the vertical direction for each drive in the horizontal line direction, and controls so as to display an image corresponding to a video signal for one frame.
  • the display panel 37 performs display based on the supplied video signal under the control of the video signal drive unit 35 and the scanning unit 36.
  • step S1 the DTV tuner 21 receives and demodulates an MPEG-2 digital broadcast signal received by an antenna (not shown), and converts the demodulated video signal into an encryption signal. 2 Feed to 2.
  • step S2 the encryption processing unit 22 counts the vertical synchronization signal of the video signal supplied from the DTV tuner 21 to generate the number of frames Tx, and encrypts the number of frames ⁇ ⁇ and the video signal. .
  • the encryption processing unit 22 sends the number of encrypted frames ⁇ ⁇ , the encrypted video signal, the HZV control signal, and the number of unencrypted frames Tx to the selector 31 via the digital interface 25. Supply. The details of this encryption processing will be described later with reference to the flowcharts of FIGS.
  • step S3 the 00 player 23 reproduces a DVD (not shown) and supplies the obtained digital video signal (video signal) to the encryption processing unit 24.
  • step S4 the encryption processing section 24 counts the vertical synchronization signal of the video signal supplied from the DVD player 23, generates the number of frames TX, and encrypts the number of frames TX and the video signal.
  • the encryption processing unit 24 converts the number of encrypted frames Tx, the number of encrypted video signals, the H / V control signal, and the number of unencrypted frames ⁇ X into the selector 31 via the digital interface 25. To supply.
  • the number of encrypted frames ⁇ can be transmitted, for example, during a horizontal blanking period.
  • Step S1 and Step S2 the processing of Step S1 and Step S2 or the processing of Step S3 and Step S4 which is instructed by the user is executed.
  • step S5 the selector 31 selects one of the signal from the encryption processing unit 22 and the signal from the encryption processing unit 24 based on an instruction from the user.
  • step S6 the decryption processing unit 32 determines the number of encrypted frames ⁇ ⁇ ⁇ ⁇ selected by the selector 31, the encrypted video signal, the HZV control signal, and the unencrypted frame. Obtain the number ⁇ X, decrypt the number of encrypted frames ⁇ ⁇ , and set the value to the number of frames R x (the number of frames on the receiving side).
  • the decryption processing unit 32 supplies the correction unit 33 with the H / V control signal, the number of unencrypted frames Tx, and the number of frames RX obtained by decryption.
  • step S7 the correction unit 33 sets the number of frames R x supplied from the decryption processing unit 32 (the number of frames R x is encrypted in the encryption processing unit 22 or 24, and the decryption processing unit 3 2) and the number of frames associated with each frame of the video signal supplied from the encryption processing unit 22 or the encryption processing unit 24 ⁇ X Then, it is determined whether or not it is necessary to generate a load pulse.
  • the correction unit 33 determines whether the number of frames ⁇ X does not match the number of frames RX by a predetermined number of times (for example, 16 consecutive times), or the number of supplied frames R X and T If x is the same and the number of frames (T x and R x) returns from 1 28 (about 2 seconds) to 1 (ie, about once every 2 seconds), it is necessary to generate a load pulse. judge. If it is determined in step S7 that a load pulse needs to be generated, the process proceeds to step S8, and the correction unit 33 generates a load pulse. The details of the load pulse generation processing by the correction unit 33 will be described later with reference to FIGS. 13 and 14.
  • step S9 the correction unit 33 transmits the generated load pulse to the decryption processing unit 32 and the encryption processing unit 22 or 2 4 (in the processing in step S5, the encryption processing unit selected by the selector 31). Processing unit). By supplying this load pulse, the encryption processing section 22 or the encryption processing section 24 and the decryption processing section 32 are reset.
  • step S7 when it is determined that the load pulse is not generated (when it is determined that the number of frames RX and the number of frames TX match), or after step S9, the process proceeds to step S10.
  • the decryption processing unit 32 decrypts the encrypted video signal based on the H / V control signal supplied in the process of step S5. Note that details of the processing executed by the decoding processing unit 32 in step S6 and step S10 will be described later with reference to the flowchart in FIG.
  • step S11 the decoding processing unit 32 supplies the decoded video signal to the video signal processing unit 34.
  • step S12 the video signal processing unit 34 performs predetermined signal processing on the supplied video signal. Specifically, the video signal processing section 34 applies a brightness (luminance), a color, a hue (hue), and a contrast to the video signal.
  • Adjustments are made based on user controls such as (color) and white balance, and converted to the optimal signal level for the display panel (display element) 37.
  • step S13 the video signal processing unit 34 supplies the processed video signal to the video signal driving unit 35.
  • step S14 the video signal processing unit 34 obtains a horizontal synchronization signal and a vertical synchronization signal for synchronizing from the video signal that has undergone the video signal processing, and sends them to the scanning unit of the display panel 37.
  • step S15 the video signal driving section 35 drives the display panel 37 based on the video signal processed and supplied from the video signal processing section 34.
  • step S16 based on the supplied horizontal synchronization signal and vertical synchronization signal, the scanning unit 36 sequentially reduces the number of lines in the vertical direction for each drive in the horizontal line direction, and Control is performed to display an image corresponding to the video signal.
  • step S17 the display panel 37 displays an image based on the supplied image signal based on the control of the image signal driving unit 35 and the scanning unit 36, and ends the processing.
  • the correction unit 33 is composed of the transmission side (the encryption processing unit 22 or the encryption processing unit 24 of the transmission device 11) and the reception side (the decryption processing unit 32 of the display device). If the synchronization is out of sync, or if the number of frames returns from 128 frames to one frame (every cycle of 128 frames), a load pulse is generated, and the generated load pulse is transmitted to the transmitting side (transmitting The encryption (transmission side) and decryption (reception side) are simultaneously supplied to the encryption processing section 22 or the encryption processing section 24) of the device 11 1 and the reception side (the decryption processing section 32 of the display device). It can be reset and synchronized.
  • the encryption processing unit 22 includes an encryption random number generation unit 41 and an exclusive OR circuit 42.
  • the decryption processing unit 32 includes a decryption random number generation unit 51 and an exclusive OR circuit. It is composed of 52.
  • the decryption random number generation unit 51 decrypts the number of encrypted frames Tx, and sets the value as the number of frames RX on the receiving side.
  • the decryption random number generation unit 51 transmits the vertical control pulse, the number of unencrypted frames ⁇ ⁇ ⁇ ⁇ , and the number of decrypted frames RX to the correction unit 33.
  • the compensator 33 compares the number of frames TX and the number of frames RX to detect a synchronization deviation between the transmission side and the reception side, and a synchronization deviation has occurred (that is, it is necessary to generate a load pulse). ), Or generates an input pulse every 128 frames, and supplies the generated load pulse to the decryption random number generation unit 51 and the encryption random number generation unit 41.
  • the decryption random number generation unit 51 and the encryption random number generation unit 41 receive the load pulse and reset the generation of the encryption or decryption random number. .
  • step S2 in FIG. 2 This process is started when a video signal is supplied from the DTV tuner 21 to the encryption processing unit 22.
  • step S51 the encryption random number generation unit 41 acquires a video signal to be encrypted (for example, stream data of a video signal).
  • step S52 the encryption random number generation unit 41 generates a vertical control pulse, a horizontal control pulse, and a pixel clock in synchronization with the vertical synchronization signal and the horizontal synchronization signal included in the obtained video signal. I do.
  • step S53 the encryption random number generation unit 41 counts the number of frames T by counting the vertical synchronization signal included in the video signal acquired in the process of step S52 as 128 frames as one cycle. Calculate X.
  • step S54 the encryption random number generation unit 41 sends the secret key of the transmission side (transmission device 11) to the secret key (the encryption random number generation unit 41 holds the secret key of the transmission side).
  • step S55 the random number generator for encryption 41 encrypts the number of frames T X based on the generated random number sequence.
  • step S56 the encryption random number generation unit 41 supplies the generated random number sequence (the random number sequence generated by the processing in step S54) to the exclusive OR circuit 42.
  • the random number sequence generation processing in steps S51 to S56 will be described later with reference to the flowcharts in FIGS. 11 and 12.
  • step S57 the exclusive OR circuit 42 acquires the video signal to be encrypted, and acquires the random number sequence supplied from the encryption random number generation unit 41 by the processing in step S54.
  • step S58 the exclusive-OR circuit 42 generates the random number sequence supplied from the encryption random number generation unit 41 (generated by the encryption random number generation unit 41 by the process of step S54). By calculating the exclusive OR of the random number sequence and the video signal, the bit information of the video signal to be encrypted is encrypted.
  • step S59 the encryption random number generation unit 41 generates the HZV control signal including the vertical control pulse and the horizontal control pulse of the video signal and the pixel clock of the video signal, and generates the HZV control signal in step S53.
  • the number of frames Tx and the number of frames Tx encrypted by the processing in step S55 are supplied to the decryption random number generation unit 51 of the decryption processing unit 32.
  • step S60 the exclusive OR circuit 42 converts the video signal encrypted by the processing in step S58 into an exclusive OR circuit of the decryption processing unit 32 of the receiving side (display device 12). 5 to 2
  • step S61 the encryption random number generator 41 determines whether a load pulse has been transmitted from the detector 33.
  • the correction unit 33 is used when the transmission side (the encryption processing unit 22 or the encryption processing unit 24 of the transmission device 11) and the reception side (the decryption processing unit 3 2 of the display device) are out of synchronization, or
  • the number of frames is 1 from 2 8 frames PC orchid 003/015645
  • step S62 the encryption random number generation unit 41 receives the load pulse and resets the LFSR module 111 described later. The above processing is executed until all video signals are transmitted. If it is determined in step S61 that the load pulse has not been transmitted, the process of step S62 is skipped.
  • step S6 and step S10 in FIG. 2 explains the processing of step S6 and step S10 in FIG. 2 described above in detail.
  • the encrypted video signal, the HZV control signal, the number of frames Tx, and the number of encrypted frames ⁇ X are supplied from the encryption processing unit 22 to the decryption processing unit 32. It starts when it comes.
  • step S101 the decryption random number generation unit 51 outputs the H / V control signal (vertical control pulse, horizontal control signal) supplied by the encryption processing unit 22 (processing of step S59 in FIG. 6).
  • the control pulse and the signal consisting of the pixel clock of the video signal), the number of unencrypted frames ⁇ ⁇ , and the number of encrypted frames ⁇ X are obtained.
  • step S102 the decryption random number generation unit 51 generates a random number sequence based on the received vertical control pulse and the held key. Similar to the encryption random number generation unit 41 described above, the decryption random number generation unit 51 holds a key corresponding to the secret key on the transmitting side, and stores the same initial value generated from this key in the video.
  • a random number sequence is generated by cyclic driving based on the vertical control pulse of the signal, the horizontal control pulse, and the pixel clock of the video signal. At this time, the generated random number sequence is the same as the random number sequence generated by the encryption random number generation unit 41 on the transmission side.
  • step S103 the decryption random number generation unit 51 decrypts the number of encrypted frames ⁇ X based on the random number sequence generated by the processing of step S102, and Set to number RX. Number of encrypted frames ⁇ X is decrypted 3 015645
  • the number of frames becomes Rx on the receiving side (display device 12).
  • step S104 the decryption random number generation unit 51 converts the number of unencrypted frames Tx, the number of frames Rx generated by the processing in step S103, and the HZV control signal into a correction unit. Supply 3 to 3.
  • step S105 the decoding random number generation unit 51 supplies the random number sequence generated by the processing in step S102 to the exclusive OR circuit 52.
  • step S106 the exclusive OR circuit 52 is supplied by the exclusive OR circuit 42 of the encryption processing unit 22 (the processing of step S60 in FIG. 5). Get the video signal that is
  • step S107 the exclusive OR circuit 52 generates the encrypted video signal and the random number sequence supplied from the decryption random number generation unit 51 (generated by the processing in step S102).
  • the bits of the encrypted video signal are decrypted (the random number sequence generated by the random number generation unit for encryption 41 and the random number generation unit for decryption 51) Since the random number sequence generated by is the same, it can be returned to the video signal before encryption.) As a result, the encrypted data can be decrypted.
  • the exclusive OR circuit 52 transmits the decoded video signal to the video signal processing unit 34.
  • step S108 the decoding random number generation unit 51 determines whether the load pulse has been transmitted from the correction unit 33.
  • the correcting unit 33 determines whether it is necessary to generate a load pulse based on the number of frames Tx and the number of frames Rx transmitted by the decoding random number generation unit 51 (step S104). If it is determined that a load pulse needs to be generated (if YES is determined in step S7 of FIG. 2), a load pulse is generated and the decryption random number generation unit 51 and the encryption are generated. It is transmitted to the random number generator for use 41 (step S9 in FIG. 2). If it is determined that the load pulse has been transmitted, the process proceeds to step S109, and the decoding random number generation unit 51 resets an LFSR 'module 301 described later. In step S108, load If it is determined that no message has been transmitted, the process of step S109 is skipped. The above processing is executed until all the video signals are decoded.
  • the LFSR 80 in FIG. 8 includes flip-flops 81 to 84 and, in addition, an exclusive OR circuit 90.
  • the flip-flops 81 to 84 are cascaded so that the output is supplied to the subsequent stage, and the output 81Q of the flip-flop 81 and the output 84Q of the flip-flop 84 are exclusive. Input to OR circuit 90.
  • the output of the exclusive OR circuit 90 is output as a random number sequence and is input to the flip-flop 81 via the switch 91.
  • the LFSR & 0 is a circuit that generates an M-sequence (linear maximum periodic sequence) random number. For example, as shown in FIG. 8, when generating a 4-bit random number, the first (flip-flop 8 By inputting the latch outputs of 1) and the fourth (flip-flop 84) to the exclusive OR circuit 90, 2 4, that is, 15 clocks, based on the equation of x 4 + x + 1 It is possible to generate a random number sequence with a period.
  • FIG. 9 shows a random number sequence output in each flip-flop (the flip-flops 81 to 84) of the LFSR 80 at this time.
  • the vertical axis indicates the number of clocks
  • the horizontal axis indicates the output of each flip-flop. That is, 81Q is the output of flip-flop 81, 82Q is the output of flip-flop 82, 83Q is the output of flip-flop 83, and 84Q is the output of flip-flop 83.
  • the values of 81Q to 84Q are all set to 1, every time the clock is input, The outputs 81 Q to 84 Q of the flip-flops 81 to 84 output the values shown in FIG.
  • each time a clock is input the value output by the exclusive OR circuit 90 becomes a random number.
  • This value is latched by the flip-flop 81, and subsequently transferred to the subsequent flip-flops 82 to 84, so that the output of each flip-flop 81 to 84 (for example, flip-flop 8 Output of 1 8 1 Q) 1 It becomes a random number sequence.
  • the cycle of the random number sequence can be lengthened. For example, when 10 latch circuits (flip-flops) are used, it is possible to generate a random number of 2 to the 10th power, that is, a cycle of 1023 clocks.
  • an arbitrary initial value can be set to the flip-flops 81 to 84.
  • a set / reset type latch circuit is used as the flip-flops 81 to 84, the initial value of an arbitrary random number sequence can be loaded. This makes it possible to generate an output random number sequence starting at an arbitrary timing in one cycle.
  • FIG. 10 is a diagram illustrating an example of a basic configuration of the encryption random number generation unit 41.
  • the random number generator for encryption 41 shuffles various bits to generate a random number with higher randomness, but the description of that part is omitted.
  • the encryption random number generation unit 41 includes a plurality of LFSR modules having LFSRs having a configuration as shown in FIG. 8 (in the example of FIG. 10, the LFSR modules 11 1, 11 2 And LFSR modules 1 1 3).
  • the LFSR module 1111 is supplied from the initialization numerical sequence generating unit 131.
  • a numerical sequence (random number) is generated every time the vertical control pulse is input as a clock in the frame period from the vertical control pulse generator 132. It is generated and supplied to the LFSR module 112 as an initial value and to the encryption unit 180.
  • the LFSR module 1 1 2 Each time the horizontal control pulse is input as a clock in the horizontal scanning period from the horizontal control pulse generator 151, the LFSR module 1 1 2 Generates a sequence (random number) and supplies it to the LFSR module 113 as an initial value.
  • the AND circuit 15 3 conducts when an enable signal is input from the vertical display area enable signal generation unit 15 2, and outputs the horizontal control pulse generated by the horizontal control pulse generation unit 15 1 to the LFSR.
  • Supply module 1 1 2
  • the LFSR module 113 is provided with a numerical sequence supplied from the LFSR module 112 every time a pixel clock is input at a pixel cycle from the pixel clock generator 171 via the AND circuit 173. Generates a numerical sequence (random number) with as the initial value and outputs it to the exclusive OR circuit 42.
  • the AND circuit 173 conducts when an enable signal is input from the horizontal display area enable signal generator 172, and outputs the pixel clock output from the pixel clock generator 171 to the LFSR module 111. Supply to 3.
  • the vertical control pulse generator 1332 generates a vertical control pulse in synchronization with a vertical synchronization signal included in a video signal (video signal to be transmitted) input from the DTV tuner 21.
  • the vertical control pulse generated by the vertical control pulse generator 1 32 is supplied to the LFSR module 111, the HZV control signal generator 133, and the vertical display area enable signal generator 1 '52 Input to 2.
  • the HZV control signal generator 1 3 3 counts the vertical control pulses supplied from the vertical control pulse generator 1 32 as 128 cycles as one cycle, and calculates the number of frames T x (1 to 1 28 And the vertical control pulse, the horizontal control pulse generated by the horizontal control pulse generator 151, and the pixel clock generated by the pixel clock generator 171, are synthesized. Generate HZV control signal.
  • the H / V control signal generator 1 3 3 calculates the number of generated frames ⁇ ⁇
  • the H / V control signal is supplied to the correction unit 33, and the number of frames TX is supplied to the encryption unit 180.
  • the encryption unit 180 encrypts the number of frames TX supplied from the HZV control signal generation unit 133 based on the numerical sequence supplied for each frame from the LFSR module 111, and encrypts the correction unit 3. Supply to 3.
  • the vertical display area enable signal generator 152 generates a vertical display area enable signal corresponding to a valid vertical display area based on the vertical control pulse supplied from the vertical control pulse generator 132. Is generated and supplied to the AND circuit 15 3.
  • the horizontal control pulse generator 15 1 generates a horizontal control pulse in synchronization with a horizontal synchronization signal included in the video signal (video signal to be transmitted) input from the DTV tuner 21.
  • the horizontal control pulse generated by the horizontal control pulse generator 15 1 is supplied to the LFSR module 1 12 via the AND circuit 15 3, the HZV control signal generator 13 3 and the horizontal display
  • the signal is input to the area enable signal generation unit 172.
  • the horizontal display area enable signal generation unit 1772 generates a horizontal display area enable signal corresponding to an effective horizontal display area based on the horizontal control pulse, and supplies the generated horizontal display area enable signal to the AND circuit 173.
  • the pixel clock generation unit 171 generates a pixel clock in synchronization with a vertical synchronization signal and a horizontal synchronization signal included in a video signal (video signal to be transmitted) input from the DTV tuner 21.
  • a vertical control pulse, a horizontal control pulse, and a pixel clock are generated from the same video signal input from the DTV tuner 21. Therefore, in all of the vertical control pulse, the horizontal control pulse, and the pixel clock, Synchronization can be achieved, so that the random number sequence generated by the LFSR module 113 can be synchronized with this video signal.
  • the process is started when the video signal to be encrypted is input to the encryption random number generation unit 41 (after the process of step S1 or step S3 in FIG. 2).
  • step S151 the vertical control pulse generator 1332 synchronizes with the vertical synchronization signal included in the video signal (video signal to be transmitted) input by the DTV tuner 21 to generate a vertical control pulse.
  • the vertical control pulse generator 1332 supplies the generated vertical control pulse to the LFSR module 111, HZV control signal generator 133, and vertical display area enable signal generator 152. .
  • step S152 the horizontal control pulse generation unit 1551 synchronizes with a horizontal synchronization signal included in the video signal (video signal to be transmitted) input by the DTV tuner 21 to generate a horizontal control pulse.
  • the horizontal control pulse generator 15 1 supplies the generated horizontal control pulse to the AND circuit 15 3, the H / V control signal generator 13 3, and the horizontal display area enable signal generator 17 2 I do.
  • step S153 the pixel clock generation unit 1771 generates a pixel clock so as to synchronize with a pixel signal included in the video signal (video signal to be transmitted) input by the DTV tuner 21.
  • step S154 the H / V control signal generation unit 133 transmits the vertical control pulse supplied from the vertical control pulse generation unit 132 in the processing of step S151 for one cycle of 128 frames. And calculate the number of frames Tx. Further, the ZV control signal generator 133 combines the vertical control pulse, the horizontal control pulse, and the pixel clock to generate an HZV control signal. Then, the H / V control signal generation unit 133 transmits the calculated number of frames ⁇ X and the H / V control signal to the decoding random number generation unit 51 of the decoding unit 32, and calculates the number of frames ⁇ X Sent to encryption section 180. Note that the number of frames ⁇ is further supplied from the decoding random number generation unit 51 to the correction unit 33.
  • step S155 the LFSR module 111 receives the input pulse from the correction unit 33.
  • Correction unit 3 3 includes a number of frames counted vertical control pulses 1 2 8 frames as one cycle returns to 1 frame from 1 2 8 frame 1564S
  • a load pulse is generated and supplied to the LFSR module 111 (Ste S210 of FIG. 14 described later). At the start of the random number generation process, a load pulse is always input.
  • step S156 the initialization numerical sequence generation unit 1311 generates an initialization numerical sequence based on the secret key preset in the encryption random number generation unit 41. Supply to the LFSR module 1 1 1
  • step S157 the LFSR module 111 is supplied from the initialization numerical sequence generator 131 when a load pulse is input from the corrector 33 by the processing of step S155.
  • Step S156 The initial values are loaded.
  • step S158 the LFSR module 111 generates a numerical sequence (random number) based on the initial value loaded by the processing in step S157. Thereafter, the LFSR module 111 generates a numerical sequence (random number) every time a vertical control pulse is input as a clock from the vertical control pulse generator 1332 at a frame period. This numerical sequence is a numerical sequence generated for each frame.
  • step S159 the LFSR module 111 supplies the generated numerical sequence to the LFSR module 112 and also supplies the encryption unit 180.
  • step S160 the encryption unit 180 converts the numerical sequence supplied from the LFSR module 111 (step S159) into the frame supplied from the H / V control signal generation unit 133. Obtain the number T x (step SI54) and encrypt the frame number T x based on the numerical sequence.
  • the encryption section 180 transmits the number of encrypted frames ⁇ to the correction section 33.
  • step S161 the vertical display area enable signal generating unit 152, based on the vertical control pulse supplied from the vertical control pulse generating unit 132 by the processing of step S151, A vertical display area enable signal is generated. Specifically, based on the position of the input vertical control pulse, it is determined whether or not the target line is an effective vertical display area, and if it is within the vertical display area, logic An H (1) signal is output, and a logic L (0) signal is output when the signal is not within the vertical display area.
  • the vertical display area enable signal generator 152 supplies the generated vertical display area enable signal to the AND circuit 153.
  • step S162 the AND circuit 1553 conducts when the vertical display area enable signal supplied from the vertical display area enable signal generation section 152 is logic H (1), and the logic ( At 0), it becomes non-conductive. That is, the AND circuit 153 is turned on when the enable signal (logic H (1)) is input from the vertical display area enable signal generator 152, and the horizontal control pulse generator 153 is turned on. The generated horizontal control pulse (step S 15 2) is supplied to the LFSR module 112. When an enable signal (a logical (0) enable signal) is input, the AND circuit 153 becomes non-conductive and does not output the horizontal control pulse to the LFSR module 112.
  • step S163 the LFSR module 111 is supplied from the LFSR module 111 when the horizontal control pulse is input as a clock from the horizontal control pulse generator 151 (step S152).
  • a numerical sequence (random number) is generated with the numerical sequence (the process of step S159) as an initial value.
  • the LFSR module 112 generates a numerical sequence (random number) each time a horizontal control pulse is input as a clock from the horizontal control pulse generator 151. This numerical sequence is a numerical sequence generated for each line.
  • step S164 the LFSR module 112 supplies the generated numerical sequence to the LFSR module 113.
  • step S165 the horizontal display area enable signal generation unit 1772 performs the processing in step S152, based on the horizontal control pulse supplied from the horizontal control pulse generation unit 151.
  • a horizontal display area enable signal is generated. Specifically, based on the position of the input horizontal control pulse, the H (1) signal is output when the timing is within the valid horizontal display area, and the timing is not valid for the valid horizontal display area. At this time, a signal of L (0) is output.
  • the horizontal display area enable signal generating section 172 supplies the generated horizontal display area enable signal to the AND circuit 173. 3 015645
  • step S166 the AND circuit 173 is turned on based on the horizontal display area enable signal supplied from the horizontal display area enable signal generation unit 172. That is, the AND circuit 173 becomes conductive when the enable signal (logic H (1)) is input from the horizontal display area enable signal generator 172, and the pixel clock generator 171 generates the signal.
  • the pixel clock (step S153) is supplied to the LFSR module 113.
  • an AND enable signal (a logical (0)) enable signal is input, the AND circuit 173 is turned off, and the pixel clock is not supplied to the LFSR module 113.
  • step S167 the LFSR module 113 receives the pixel clock as a clock from the pixel clock generator 171 (step S153 and step S166), and the LFSR module 113 A numerical sequence (random number) is generated using the numerical sequence supplied from 2 (processing in step S164) as an initial value. Thereafter, the LFSR module 113 generates a numerical sequence (random number) each time the pixel clock is input as a clock from the pixel clock generation unit 171. This numerical sequence is a numerical sequence generated for each pixel.
  • step S168 the LFSR module 113 outputs the generated numerical sequence (random number) to the exclusive OR circuit 42.
  • the LFSR module 113 generates a numerical sequence (random number) each time the pixel clock is input as a clock from the pixel clock generation unit 171.
  • the initial value that is, the numerical sequence of the leftmost (leading) pixel of each line is set based on the numerical sequence (random number) output by the LFSR module 112.
  • the LFSR module 1 13 finishes generating a line of numerical values for one line based on the pixel crop from the pixel crop generator 171
  • the LFSR module 1 1 2 returns the left end of the next line.
  • the initial value of the (top) pixel is input.
  • the LFSR module 113 again generates a numerical sequence each time the pixel clock is input as a clock from the pixel clock generation unit 171.
  • the LFSR module 1 12 finishes generating the numerical sequence at the left end (head) of each line for one frame based on the horizontal control pulse from the horizontal control pulse generator 15 1, the LFSR module generates a vertical control pulse.
  • the initial value of the first line (head) of the next frame is input.
  • the LFSR module 112 Based on the initial value, the LFSR module 112 generates a numerical sequence each time a horizontal control pulse is input as a clock from the horizontal control pulse generator 151.
  • the LFSR module 1 1 1 uses the value output from the initialization value sequence generation unit 13 1 as an initial value and generates a value sequence (random number) every time a vertical control pulse is input as a clock from the vertical control pulse generation unit 13 2 Generate Then, the LFSR module 1 1 1 generates a load pulse from the correction unit 3 3 when the transmission side and the reception side are out of synchronization (the number of frames T x and R x are different) or every 128 frames. Since it is input, the initial value supplied from the initialization value sequence generator 1 3 1 is loaded again.
  • the initial value is set for each line, every frame, or every 128 frames, and the random number is initialized every line, every frame, or every 128 frames. Therefore, the propagation of the error backward is suppressed.
  • the capture unit 33 if an error occurs in the generated random numbers, the capture unit 33 generates an input pulse (temporary load pulse other than every 128 frames) for initialization (reset), and the random numbers are initialized. Therefore, it is possible to prevent an error from occurring even if 128 frames have not elapsed since the last initialization.
  • the random number generator 41 for encryption on the transmitting side updates the random number sequence at each starting point of each line, at each starting point of each frame, and every 128 frames.
  • the receiving-side decryption random number generator 51 also performs synchronization at each line start point, at each frame start point, and at every 128 frames in the same manner. And generate the exact same random number sequence.
  • the load pulse from the correction unit 33 is supplied to both the encryption random number generation unit 41 on the transmission side and the decryption random number generation unit 51 on the reception side. 4 1 and decoding disturbance on the receiving side JP2003 / 015645
  • the number generator 51 generates the same random number sequence.
  • the configuration of the correction unit 33 will be described later with reference to FIG.
  • the decoded video signal output from the exclusive OR circuit 42 of the transmitting side is output to the exclusive OR circuit 5 of the receiving side (display device 12). 2 received by Also, the H / V control signal composed of the vertical control pulse, the horizontal control pulse, and the pixel clock output from the encryption random number generator 41 on the transmitting side, the number of unencrypted frames Tx, and The number Tx of encrypted frames is received by the decryption random number generation unit 51 on the receiving side. The decryption random number generation unit 51 decrypts the number Tx of encrypted frames and generates the number RX of frames on the receiving side.
  • the decoding random number generation unit 51 supplies the number of frames Rx on the receiving side, the vertical control pulse, and the number of frames Tx on the transmitting side to the correction unit 33.
  • the correction unit 33 generates a word pulse as necessary, and supplies it to the decryption random number generation unit 51 (and the encryption random number generation unit 41).
  • FIG. 13 is a diagram showing a basic configuration example of the decoding random number generation unit 51. As shown in FIG. As is apparent from a comparison of FIG. 13 with FIG. 10, the decryption random number generator 51 of FIG. 13 has basically the same configuration as the encryption random number generator 41 of FIG. Have been.
  • the random number generation unit 51 for initialization includes a numerical sequence generation unit for initialization 3 31, LFSR modules 301 to 303, a horizontal control pulse generation unit 351, a vertical display area enable signal generation unit 35 2 A pixel clock generation section 371, a horizontal display area enable signal generation section 372, AND circuits 3553, 3733, and a decoding processing section 380. Those with corresponding names have corresponding functions.
  • the encryption unit 180 of the random number generator for encryption 41 encrypts the number of frames TX based on the random number sequence from the LFSR module 111, whereas the random number generator for decryption 51
  • the decoding processing unit 380 of the frame decodes the number of frames Tx based on the random number sequence from the LFSR module 301.
  • a separation unit 3 3 2 that separates the H / V control signal supplied from the HZV control signal generation unit 13 3 of the encryption random number generation unit 41 into a vertical control pulse, a horizontal control pulse, and a pixel clock Is provided.
  • the separation unit 332 outputs the vertical control pulse to the vertical control signal generation unit 3333, outputs the horizontal control pulse to the horizontal control pulse generation unit 351, and outputs the pixel clock to the pixel clock generation unit 3. 7 Output to 1 to generate a vertical sync pulse, horizontal control pulse, or pixel clock on the receiving side, respectively.
  • Separating section 3332 also separates the number of frames ⁇ ⁇ and outputs the result to correction section 33.
  • step S151 the generated vertical control pulse is output not to the H / V control signal generation unit 133 but to the correction unit 33.
  • step S154 the H / V control signal generation unit 133 does not execute the generation and transmission of the H / V control signal and the number of frames. Instead, the separation unit 33 outputs the number of separated frames ⁇ ⁇ to the correction unit 33.
  • step S160 the number of frames by the encryption unit 180 in the encryption unit ⁇ X is determined by the number of frames encrypted by the decryption processing unit 380 ⁇ The number of frames by the decryption of X This is replaced with the process of generating Rx and outputting it to the correction unit 33.
  • FIG. 14 is a diagram illustrating a detailed configuration example of the correction unit 33 of FIG.
  • the comparison unit 201 has a function of a comparator and a counter, and is output from the encryption random number generation unit 41 and supplied through the decryption random number generation unit 51 (see step S1 in FIG. 11). 1 54 and the processing of step S 16 0 and the corresponding processing performed by the decoding random number generation unit 51 1)
  • the number of frames TX and the number of frames RX are compared, and the values of T x and R X are calculated. If does not match, it is counted. Note that this The count is reset when the values of the frame numbers Tx and Rx match (that is, they are counted only when there is a continuous mismatch).
  • the comparing unit 201 determines that the synchronization between the transmitting side and the receiving side is out of synchronization, and performs a logical operation.
  • the control signal of (0) is transmitted to the CPU 202.
  • the CPU (Central Processing Unit) 202 is a pseudo load that resets the random number generation on the sending side and the receiving side when it receives a control signal of logic L (0) from the comparing section 201. Generate a pulse (ie, a temporary load pulse that is not a 128 frame period) and provide it to the OR circuit 204.
  • a pulse ie, a temporary load pulse that is not a 128 frame period
  • the load pulse generation unit 203 synchronizes with the vertical control pulse output from the encryption random number generation unit 41 (the process of step S 15 1 in FIG. 11) to generate the decryption random number generation unit 51.
  • the vertical control pulse output from the vertical control pulse generator 3 3 3 (process corresponding to step S 15 1 in FIG. 11)
  • the vertical control pulses are counted as 1 cycle of 128 frames, and the number of counted frames is 1 2 When returning from 8 to 1 (when one cycle (about 2 seconds) elapses), a load pulse is generated and supplied to the OR circuit 204.
  • the OR circuit 204 uses the pseudo load pulse supplied from the CPU 202 or the load pulse supplied from the load pulse generation unit 203 as the load pulse generated by the correction unit 33. It is supplied to the encryption random number generator 41 of the encryption processor 22 or the encryption processor 24 and the decryption random number generator 51 of the decryption processor 32.
  • step S201 the comparison unit 201 determines the number of frames TX and the number of frames RX (the number of frames TX and the number of frames supplied from the decoding random number generation unit 51 by the processing of step S104 in FIG. 7). RX) is determined. If it is determined that the number of frames TX and the number of frames Rx have not been received, the process proceeds to step S202. 03 015645
  • the load pulse generation unit 203 determines whether a vertical control pulse has been received. If it is determined that the vertical control pulse has not been received, the process returns to step S201, and the process is repeated.
  • step S203 the processing proceeds to step S203, where the load pulse generation unit 203 outputs the vertical control pulse for one cycle of 128 frames. And count (count).
  • step S204 the load pulse generator 203 determines whether or not the value counted (counted) by the process in step S203 is 128. If the count value is not 128, the process returns to step S201, and the subsequent processes are repeated.
  • step S205 the load pulse generation unit 203 generates a load pulse. That is, the load pulse generation unit 203 generates a load pulse when the number of vertical control pulses counted from 128 frames as one cycle returns to 1 from 128 (about 2 seconds).
  • step S206 the load pulse generator 203 supplies the generated load pulse to the OR circuit 204.
  • step S207 the OR circuit 2.04 supplies the load pulse supplied from the load pulse generation unit 203 to the encryption processing unit 22 and the decryption processing unit 32. Returning to 201, the same processing is repeated.
  • step S201 determines the number of received frames Tx and It is determined whether the number of frames Rx is the same.
  • the number of frames Tx is a value obtained by counting the vertical synchronization pulses by the H / V control signal generation unit 133 and transmitted without being encrypted, and the value is encrypted and transmitted.
  • the value that has been decoded by the decoding unit 380 is the number of frames Rx. Therefore, the number of frames TX and Rx usually coincide. However, for example, when the channel is switched or the playback video signal is switched, the synchronization signal is discontinuous, and thus the synchronization is disturbed.
  • step S208 If it is determined in step S208 that the number of frames T X and the number of frames RX are not the same (different), in step S209, the comparing unit 201 adds 1 to the power counter. In this case, the counter value is 1.
  • step S210 the comparing section 201 determines whether or not the value of the counter is 16.
  • the value of the counter is incremented each time the number of frames TX and the number of frames RX are different, and is reset when the number of frames TX and the number of frames RX match (step S214 described later). Indicates the number of times that the value of the number of frames RX does not match continuously. If it is determined that the value of the counter is not 16, the process returns to step S201, and the subsequent processes are repeated. That is, the same processing is repeated until the counter value becomes 16.
  • step S210 when it is determined that the counter value is 16 (when it is determined that the number of frames T x and the number of frames R x do not match 16 consecutive times), the channel It is determined that the synchronization has been disturbed due to switching or signal switching, and the processing proceeds to step S211.
  • step S211 the comparing section 201 outputs a control signal of logic L (0) to the CPU 202.
  • the synchronization may be erroneously detected due to noise, etc., and the mismatch is detected multiple times (in this example, 16 times). It is determined that a synchronization disorder has occurred.
  • the pseudo load pulse (that is, the temporary port other than the 128 frame period) Pulse).
  • the CPU 202 supplies the generated pseudo load pulse to the OR circuit 204.
  • step S213 the OR circuit 204 supplies the pseudo load pulse to the encryption processing unit 22 and the decryption processing unit 32, returns to step S201, and the same processing is repeated. It is.
  • step S214 the comparison unit 201 resets the counter (sets the counter value to 0). To).
  • the counter is reset so that the counter can indicate the number of times that the number of frames ⁇ ⁇ and the number of frames RX do not match continuously. Thereafter, the process returns to step S201.
  • the transmitting side the number of frames ⁇ ⁇ representing the number of frames of the video signal to be transmitted, the number of encrypted frames ⁇ ⁇ , and the H comprising the vertical control pulse, the horizontal control pulse, and the pixel block / V control signal is transmitted, and the receiving side decrypts the number of encrypted frames ⁇ X to generate the number of frames R x on the receiving side, and compares the number of frames T x with R x
  • Won 15645 since a pseudo-pulse is generated as needed, even if the transmission side and the reception side are out of synchronization, it can be quickly corrected.
  • a video signal processing system can be constructed so that decryption is always performed in a stable manner so that the correction is automatically performed and the synchronization between encryption and decryption is not lost.
  • the random number generation unit (the random number generation unit for encryption 41 and the random number generation unit for decryption 51) is reset every 128 frame periods (load pulse generation unit 203). Eight frames are counted as one cycle, and a load pulse is generated when the counted frame number returns from 128 to 1). Therefore, the encryption processing unit 22 and the decoding processing unit 32 are periodically switched. Synchronization can be achieved, so that in the decryption of an encrypted video signal, it is possible to periodically recover a state where decryption cannot be performed due to synchronization deviation. .
  • a pseudo load pulse is generated when the number of frames T x and R x do not match for 16 consecutive times. It can be the number of times.
  • Fig. 17 The program stored in the CPU (Central Processing Unit) 601 and the ROM (Read Only Memory) 602 or the storage unit 608 Random Access Memory) Executes various processes in accordance with the program loaded in 603.
  • the RAM 603 also appropriately stores data necessary for the CPU 601 to execute various processes.
  • the CPU 601, R0M 602, and RAM 603 are interconnected via an internal bus 604.
  • the internal bus 604 is also connected to an input / output interface 605. 15645
  • the input / output interface 605 has an input section 606 consisting of a keyboard, mouse, etc., a display consisting of a CRT, LCD (Liquid Crystal Display), etc., an output section 607 consisting of speakers, etc., a hard disk, etc.
  • a storage unit 609 composed of a modem and a terminal adapter is connected.
  • the communication unit 609 performs communication processing via various networks including a telephone line and CATV.
  • a drive 61 is connected to the input / output interface 605 as necessary, and a removable medium 621 made of a magnetic disk, an optical disk, a magneto-optical disk, a semiconductor memory, or the like is appropriately mounted.
  • the read computer program is installed in the storage unit 608 as necessary.
  • the programs that make up the software are installed on a computer that is built into dedicated hardware, or by installing various programs, It is installed from a network or a recording medium to a general-purpose personal computer, for example, capable of executing a function.
  • this recording medium is constituted by a package medium consisting of a removable medium 621 on which the program is recorded, which is distributed to provide the user with the program, separately from the computer. Not only that, it is also provided with a ROM 602 in which programs are stored and a hard disk including a storage unit 608, which is provided to the user in a state of being incorporated in the apparatus main body in advance.
  • steps to describe a computer program are not only processes performed in chronological order according to the order described, but also processes performed in parallel or individually even if not necessarily performed in chronological order. Is also included.
  • the term “system” refers to an entire device including a plurality of devices.

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Abstract

本発明は、映像信号の暗号化および復号において、同期のずれを迅速に回復することができるようにする映像信号処理システム、映像信号処理装置および方法、記録媒体、並びにプログラムに関する。暗号化処理部22は、映像信号の垂直制御パルスを計数して求めたフレーム数Txを暗号化し、暗号化していないフレーム数Tx、およびH/V制御パルスとともに送信する。復号処理部32は、暗号化されているフレーム数Txを復号してフレーム数Rxを生成し、フレーム数Txおよび垂直制御パルスとともに補正部33に供給する。補正部33は、フレーム数TxとRxが16回連続して不一致である場合、擬似的なロードパルスを生成し、暗号化処理部22と復号処理部32に供給する。本発明は、ディジタルテレビジョンに対応した表示装置に適用することができる。

Description

明細書
映像信号処理システム、 映像信号処理装置おょぴ方法、 記録媒体、 並びにプログ ラム 技術分野
本発明は、 映像信号処理システム、 映像信号処理装置おょぴ方法、 記録媒体、 並びにプログラムに関し、 特に、 暗号化された映像信号の復号において、 同期の ずれに起因して復号不可能となる状態をより迅速に回復することができるように した映像信号処理システム、 映像信号処理装置および方法、 記録媒体、 並びにプ ログラムに関する。 背景技術
近年、 家庭内で確保することができる設置スペース等を考慮して、 より迫力の ある映像を得るために、 大型、 かつ、 薄型で構成されるテレビジョン受像機や背 面投射型プロジェクタ装置が普及してきている。
これらのテレビジョン受像機および背面投射型プロジェクタ装置は、 技術進歩 に伴い、 過去のものと比較してかなり薄型化されている。 また、 従来の CRT
(Cathode Ray Tube) の代わりに、 液晶または PDP (Plasma Display Panel) (D ようなフラットディスプレイパネルを用いた表示装置も増加している。 フラット ディスプレイパネルにおいては、 ディスプレイを壁に掛けて、 TV (テレビジョ ン) チューナユニットは別体型として、 その接続をケーブルで行なう方法が提案 されている。
さらに、 HDTV (High Definition Television) 用の DVD (Digital
Versatile Disc) なども提案されている。
しかしながら、 HDTV用の DVD等においては、 ディジタル信号処理が行なわれ ており、 現状の D (Digital) 端子のようなアナログ信号による接続方式では、 一旦アナログ信号に戻した後、 再度、 ディスプレイ側でディジタル信号に変換し て表示装置 (例えば、 HDTVの表示部分) の駆動を行なうことになり (例えば、 特開 2 0 0 1— 3 6 7 2 3号公報参照) 、 この!) (Di gital ) /A (Analog) 変換 と A/D変換における信号劣化が発生することとなり好ましくない。
そこで、 現在の P C (Personal Computer) と液晶ディスプレイの接続で主流 になっているディジタル信号による接続方式を、 テレビジョン受像機などのコン スーマ機器においても採用することが提案されている。
しかしながら、 ディジタル信号接続においては、 ディジタル信号のまま複製さ れてしまった場合、 画質劣化が全くない状態で、 高価な映画ソフトなどの複製物 が簡単に作成できてしまうことになるため、 このディジタル信号接続を実現する コネクタ部分の映像信号や音声信号を重畳した映像信号には、 いわゆる著作権保 護のための暗号化処理が必要となる。
この暗号化処理では、 最初に一般的な認証処理が行なわれる。 すなわち、 送信 側と受信側のそれぞれにおいて、 共通の秘密の喑号鍵として、 例えば、 数 1 0ビ ットの秘密の数字列が数 1 0組保持される。 公開鍵により、 その中の任意の約半 分の数値列が選択されて、 新たな乱数列が生成される。 次に、 送信機器は、 この 数値列を調べて、 相手の受信機器が、 これから伝送しょうとする信号を受信する 権限を持つか否かを確認し、 正しく認定された受信機器であることを判定する。 その後、 送信機器は、 映像信号の同期を取るための基準となる水平と垂直の同 期信号を用いて、 この数値列を乱数発生回路で巡回させ、 この乱数列を用いてデ イジタル映像信号をランダムに反転させて暗号化し、 伝送する。 受信側は、 同一 の数値列を用いた乱数列を生成し、 その映像信号を再び反転することにより、 暗 号化された信号を復号して、 元の正しい映像信号の表示を行なう。
このとき、 送信側と受信側は、 同一の数値列より暗号鍵を生成し、 映像信号の ピクセルクロックによる垂直同期信号期間の数 1 0クロック分だけ本鍵により乱 数列を巡回発生させて、 一旦、 その値をフレーム鍵値として記憶する。 そして、 その乱数列は、 次に入ってくる映像ライン毎の水平同期信号期間の数 1 0クロッ ク分において、 同様に巡回させて停止される。 その後、 その値は次段の巡回シフ 2003/015645
3
トレジスタ回路に導かれ、 有効映像信号の表示期間分のピクセルクロックにより、 暗号化用の乱数列として発生される。
従って、 有効映像信号の表示期間の開始点が、 ESD (El ectro-Stat ic
Di scharge, すなわち、 静電気放電) 等の雑音により多少変動してエラーが発生 したとしても、 次のライン用の乱数生成においては、 1つ前の水平同期信号期間 に作られた乱数列が用いられることになるので、 復号が継続して乱れるというこ とはない。
また、 水平同期信号に雑音が混入したり、 水平同期信号そのものが欠落した場 合には、 それぞれ乱数生成の数値列が 1ライン分だけ余計に進んだり、 逆に、 送 れたりするが、 この場合においても、 次のフレーム (インターレス信号の場合に は、 次のフィールド) では、 1つ前の垂直同期信号期間に記憶されていた数値列 を利用して乱数列生成動作が行なわれることになるので、 画面上部で数ライン分 が乱れたとしても、 正常に復号できなくなることによる表示画像の乱れは最悪で も 1フレーム (またはフィールド) 以内に収まることになる。
しかしながら、 垂直同期信号に雑音が混入したり、 垂直同期信号そのものが欠 落した場合、 一旦記憶されたフレーム鍵値である乱数列自体も同期が外れること になり、 それにより、 復号エラーによる表示画像の乱れが長時間継続することに なる。 ただし、 一般的には、 送信側は、 1 2 8フレーム程度の周期で、 受信側の 接続機器が継続して正当であることを確認するために、 乱数生成の基準値として 用いられる秘密の値を常に検査して、 乱数生成の基準値をリセットしているため に、 最長でも 2秒 (1 2 8フレーム) 程度の復号エラーに収まる。
ところで、 スクランプノレされた MPEG (Moving Picture Experts Group) 2方 式のデイジタルテレビジョン放送等においては、 チャンネル切り換え時などに数 1 0フレーム分の圧縮された映像信号を取り込んでからデコードおよびディスク ランブルが行なわれるために、 約 2秒間、 無画無音状態が継続することがある。 従って、 これに暗号化処理と復号処理のエラーが加わると、 最長 4秒間、 無画無 音状態、 もしくは、 暗号化された乱数状態の画像 (単なるノイズ信号に見える画 像) が継続することとなり、 好ましくないという課題があった。
また、 ディジタル放送においては、 特に、 コマーシャル番組で、 高解像度信号 の放送から通常信号の放送に、 もしくは、 逆方向に信号が切り替わる 「まだら放 送」 と呼ばれる放送が行なわれることがあるが、 このような場合においても、 暗 号の復号処理が送れた場合、 「まだら放送」 が表示されないという課題があった。 同様に、 壁掛け T Vのような使い方を考えると、 ディジタル接続を行なうケー ブルは、 約 5 mと長くなる場合があるが、 ESDのような瞬間的な外来雑音により 垂直同期信号に誤ったノイズ成分が混入してしまった場合や、 接続ケーブルコネ クタ部に接触不良が発生した場合には、 約 2秒間も暗号化されたまま復号できな い状態が継続するという課題があった。 発明の開示
本発明は映像信号の暗号化おょぴ復号において、 同期のずれに起因する復号不 可能な状態を迅速に回復することができるようにするものである。
本発明の映像信号処理システムは、 映像信号と送信する映像信号のフレーム数 を表わす第 1のフレーム数を数値列に基づいて暗号化する暗号化手段と、 暗号化 されていない第 1のフレーム数、 暗号化手段により暗号化された映像信号、 およ ぴ、 暗号化手段により暗号化された第 1のフレーム数を送信する送信手段と、 送 信手段により送信された、 暗号化されていない第 1のフレーム数、 暗号化された 映像信号、 および暗号化された第 1のフレーム数を受信する受信手段と、 受信手 段により受信された、 暗号化されている第 1のフレーム数と、 暗号化されている 映像信号を数値列に基づいて復号する復号手段と、 復号手段により、 暗号化され ている第 1のフレーム数を復号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 受信手段により受信された暗号化されていない第 1のフレー ム数に基づいて、 初期化パルスを生成する生成手段とを備え、 復号手段は、 生成 T JP200雇 5645
5
手段により生成された初期化パルスに基づいて、 数値列を初期化することを特徴 とする。
前記暗号化手段は、 生成手段により生成された初期化パルスに基づいて、 数値 列を初期化するようにすることができる。
前記生成手段は、 復号手段により復号されたフレーム数と、 受信手段により受 信された暗号化されていないフレーム数が異なる場合、 初期化パルスを生成する ようにすることができる。
前記暗号化手段、 および送信手段は、 第 1の映像信号処理装置により構成され、 受信手段、 復号手段、 および、 生成手段は、 第 2の映像信号処理装置により構成 されるようにすることができる。
前記送信手段および受信手段による通信は、 ディジタルインターフェースを介 して行なわれるようにすることができる。
前記送信手段は、 数値列の発生を同期させる同期パルスもさらに送信し、 受信 手段は、 同期パルスもさらに受信するようにすることができる。
本発明の映像信号処理方法、 第 1の記録媒体に記録されているプログラム、 お よび第 1のプログラムは、 映像信号と送信する映像信号のフレーム数を表わす第 1のフレーム数を数値列に基づいて暗号化する暗号化ステップと、 喑号化されて いない第 1のフレーム数、 暗号化ステップの処理により暗号化された映像信号、 および、 暗号化ステップの処理により暗号化された第 1のフレーム数を送信する 送信ステップと、 送信ステップの処理により送信された、 暗号化されていない第 1のフレーム数、 暗号化された映像信号、 および暗号化された第 1のフレーム数 を受信する受信ステップと、 受信ステップの処理により受信された、 暗号化され ている第 1のフレーム数と、 暗号化されている映像信号を数値列に基づいて復号 する復号ステップと、 復号ステップの処理により、 暗号化されている第 1のフレ ーム数を復号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 受信ステップの処理により受信された暗号化されていない第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、 復号ステップの処理は、 生成ステップの処理により生成された初期化パルスに基づいて、 数値列を初期化 することを特徴とする。
本発明の第 1の映像信号処理装置は、 映像信号と送信する映像信号のフレーム 数を表わす第 1のフレーム数を数値列に基づいて暗号化する暗号化手段と、 暗号 化されていない第 1のフレーム数、 暗号化手段により暗号化された映像信号、 お よび、 暗号化手段により暗号化された第 1のフレーム数を送信する送信手段とを 備えることを特徴とする。
前記送信手段は、 数値列の発生を同期させる同期パルスもさらに送信するよう にすることができる。
,前記受信側から送信されてきた数値列を初期化する初期化パルスを受信する受 信手段をさらに備え、 暗号化手段は、 受信手段により受信された初期化パルスに 基づいて、 数値列を初期化するようにすることができる。
本発明の第 2の映像信号処理方法、 第 2の記録媒体に記録されているプロダラ ム、 および第 2のプログラムは、 映像信号と送信する映像信号のフレーム数を表 わす第 1のフレーム数を数値列に基づいて暗号化する暗号化ステップと、 暗号化 されていない第 1のフレーム数、 暗号化ステップの処理により暗号化された映像 信号、 および、 暗号化ステップの処理により暗号化された第 1のフレーム数を送 信する送信ステップとを含むことを特徴とする。
本発明の第 2の映像信号処理装置は、 暗号化されていない映像信号のフレーム 数を表す第 1のフレーム数、 暗号化されている映像信号、 および暗号化されてい る第 1のフレーム数を受信する受信手段と、 受信手段により受信された、 暗号化 されている第 1のフレーム数と、 暗号化されている映像信号を数値列に基づいて 復号する復号手段と、 復号手段により、 暗号化されている第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 受信手段 により受信された暗号化されていない第 1のフレーム数 基づいて、 初期化パル スを生成する生成手段とを備え、 復号手段は、 生成手段により生成された初期化 パルスに基づいて、 数値列を初期化することを特徴とする。 前記生成手段は、 復号手段により復号されたフレーム数と、 受信手段により受 信された暗号化されていないフレーム数が異なる場合、 初期化パルスを生成する ようにすることができる。
前記暗号化されている映像信号と第 1のフレーム数を送信してきた相手側に、 初期化パルスを送信する送信手段をさらに備えるようにすることができる。
本発明の第 3の映像信号処理方法、 第 3の記録媒体に記録されているプログラ ム、 および第 3のプログラムは、 暗号化されていない映像信号のフレーム数を表 す第 1のフレーム数、 暗号化されている映像信号、 および暗号化されている第 1 のフレーム数を受信する受信ステップと、 受信ステップの処理により受信された、 暗号化されている第 1のフレーム数と、 暗号化されている映像信号を数値列に基 づいて復号する復号ステップと、 復号ステップの処理により、 暗号化されている 第 1のフレーム数を復号して生成された、 受信側のフレーム数を表わす第 2のフ レーム数と、 受信ステップの処理により受信された暗号化されていない第 1のフ レーム数に基づいて、 初期化パルスを生成する生成ステップとを含み、 復号ステ ップの処理は、 生成ステップの処理により生成された初期化パルスに基づいて、 数値列を初期化することを特徴とする。
第 1の本願発明においては、 映像信号と送信する映像信号のフレーム数を表わ す第 1のフレーム数が数値列に基づいて暗号化され、 暗号化されていない第 1の フレーム数、 暗号化された映像信号、 および、 暗号化された第 1のフレーム数が 送信され、 受信される。 暗号化されている第 1のフレーム数と、 暗号化されてい る映像信号が数値列に基づいて復号され、 暗号化されている第 1のフレーム数を 復号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 暗号化 されていない第 1のフレーム数に基づいて、 初期化パルスが生成される。 また、 復号の数値列は、 初期化パルスに基づいて、 初期化される。
第 2の本願発明においては、 映像信号と送信する映像信号のフレーム数を表わ す第 1のフレーム数が数値列に基づいて暗号化され、 暗号化されていない第 1の 03 015645
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フレーム数、 暗号化された映像信号、 および、 暗号化された第 1のフレーム数が 送信される。
第 3の本願発明においては、 暗号化されていない映像信号のフレーム数を表す 第 1のフレーム数、 暗号化されている映像信号、 および暗号化されている第 1の フレーム数が受信され、 暗号化されている第 1のフレーム数と、 暗号化されてい る映像信号が数値列に基づいて復号される。 暗号化されている第 1のフレーム数 を復号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 受信 された暗号化されていない第 1のフレーム数に基づいて、 初期化パルスが生成さ れる。 また、 復号の数値列は、 初期化パルスに基づいて、 初期化される。 図面の簡単な説明
図 1は、 本発明を適用した映像信号処理システムの構成例を示すプロック図で ある。
図 2は、 図 1の映像信号処理システムにおける映像表示処理を説明するフロー チャートである。
図 3は、 図 1の映像信号処理システムにおける映像表示処理を説明するフロー チヤ一トである。
図 4は、 図 1の暗号化処理部と復号処理部の機能的構成を示すプロック図であ る。
図 5は、 図 4の暗号化処理部における暗号化処理を説明するフローチャートで ある。
図 6は、 図 4の暗号化処理部における暗号化処理を説明するフローチヤ一トで ある。
図 7は、 図 4の復号処理部における復号処理を説明するフローチャートである。 図 8は、 LFSRの原理的構成を示すブロック図である。
図 9は、 図 8の LFSRの各フリップフロップにおいて出力される乱数列を示す 図である。 図 1 0は、 図 4の暗号化用乱数生成部の基本的な構成例を示すブロック図であ る。
図 1 1は、 図 1 0の暗号化用乱数生成部における乱数生成処理を説明するフロ 一チヤ一トである。
図 1 2は、 図 1 0の暗号化用乱数生成部における乱数生成処理を説明するフロ 一チヤ一トである。
図 1 3は、 図 4の復号用乱数生成部の基本的な構成例を示すブロック図である。 図 1 4は、 図 1の補正部の構成例を示すブロック図である。
図 1 5は、 図 1 4の補正部におけるロードパルス生成処理を説明するフローチ ヤートである。
図 1 6は、 図 1 4の補正部におけるロードパルス生成処理を説明するフローチ ヤートである。 ·
図 1 7は、 パーソナルコンピュータの構成例を示すブロック図である。 発明を実施するための最良の形態
図 1は、 本発明を適用した映像信号処理システム 1の構成例を表わしている。 この構成例においては、 例えば、 液晶ディスプレイや PDPなど、 壁掛け型の 表示装置の形態を考えた場合、 送信装置 1 1 (送信側) は、 DTV (Di gital ' Tel evi s ion) チューナ 2 1、 暗号化処理部 2 2、 DVD (Di gi tal Versat i l e Di sc)プレーヤ 2 3、 および、 暗号化処理部 2 4により構成され、 表示装置 1 2 (受信側) は、 セレクタ 3 1、 復号処理部 3 2、 補正部 3 3、 映像信号処理部 3 4、 映像信号駆動部 3 5、 走査部 3 6、 および表示パネル 3 7により構成される。 なお、 図中、 ステップを表わす記号は、 後述する図 2と図 3のフローチャートの 処理のステップを表わしている。
DTVチューナ 2 1は、 図示せぬアンテナにより受信された MPEG 2の方式のデ イジタル放送信号を受信して、 復調し、 復調して得られた映像信号を、 暗号化処 理部 2 2に供給する。 難 15645
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DVDプレーヤ 2 3は、 図示せぬ DVDを再生し、 取得したディジタルビデオ信号 (映像信号) を、 暗号化処理部 2 4に供給する。
暗号化処理部 2 2および暗号化処理部 2 4は、 DTVチューナ 2 1により供給さ れた映像信号、 または、 DVDプレーヤ 2 3により供給された映像信号をそれぞれ 暗号化する。 この暗号化処理は、 図 4乃至図 6を参照して後述する。 また、 暗号 化処理部 2 2および暗号化処理部 2 4は、 例えば、 1 2 8フレームを 1周期とす る場合の、 その周期におけるフレームの位置を表わすフレーム数 T X (映像信号 の垂直同期信号の数を計数して求めたフレーム数であり、 例えば、 1乃至 1 2 8 のいずれかの値である) を暗号化する。
暗号化処理部 2 2および暗号化処理部 2 4は、 ディジタルインターフェース 2 5により表示装置 1 2のセレクタ 3 1と接続されており、 暗号化された映像信号、 暗号化されていないフレーム数 T x、 後述する HZV制御信号、 およぴ喑号化さ れたフレーム数 T Xは、 このディジタルインターフェース 2 5を介して、 セレク タ 3 1に供給される。 ディジタルインターフェース 2 5では、 ディジタル映像信 号およびプランキング期間に重畳された音声信号が暗号化されており、 この信号 の状態では、 このラインを経由した VTR (Video Tape Recorder) 等への違法コ ピーができない (コピーしても復号できないので、 利用できない) ようになって いる。
このとき、 暗号化処理部 2 2および暗号化処理部 2 4は、 暗号化されていない フレーム数 T x (勿論、 暗号化されたフレーム数 Τ χと同一のフレーム数であ る) と H/ V制御信号を、 暗号化された映像信号およびフレーム数 Τ Xとともに 送信する。 前 2者は暗号化されないが、 後 2者は暗号化される。
セレクタ 3 1は、 暗号化処理部 2 2からの信号または暗号化処理部 2 4からの 信号の一方を、 ユーザからの指示に基づいて選択し、 復号処理部 3 2に供給する。 復号処理部 3 2は、 最初に、 暗号化されているフレーム数 Τ χを復号する。 復 号されたフレーム数 Τ Xは、 フレーム数 R Xとして設定される。 復号処理部 3 2 は、 入力された信号のうち、 H/ V制御信号、 暗号化されていないフレーム数 Τ x、 および、 いま設定したフレーム数 R x (暗号化処理部 2 2または暗号化処理 部 2 4において、 暗号化されたフレーム数 T Xが復号処理部 3 2により復号され たもの) を補正部 3 3に供給する。
補正部 3 3は、 復号処理部 3 2から供給されたフレーム数 T X (暗号化されて いないフレーム数 T x ) と、 復号処理部 3 2により設定されたフレーム数 R x (受信側のフレーム数) を比較することにより、 カウントエラーを検出する。 補 正部 3 3は、 受信側のフレーム数 R xが、 送信側のフレーム数 T Xと一致してい ない場合、 または、 復号処理部 3 2から供給された垂直制御パルスを、 1 2 8フ レームを 1サイクルとして計数し、 計数したフレーム数が 1 2 8 (約 2秒) から 1に戻る場合において、 ロードパルスを生成する。 補正部 3 3は、 生成したロー ドパルスをケーブル 4 0を介して暗号化処理部 2 2または暗号化処理部 2 4 (暗 号化処理部 2 2または暗号化処理部 2 4のうち、 暗号化された映像信号を供給し てきた方の暗号化処理部) 、 および復号処理部 3 2に供給する。
復号処理部 3 2は、 垂直制御パルスに基づいて、 暗号化されている映像信号の 復号処理を実行し、 補正部 3 3からロードパルスが供給された場合、 後述する図 4の暗号化用乱数生成部 5 1をリセッ トする。
暗号化処理部 2 2または暗号化処理部 2 4は、 補正部 3 3からロードパルスが 供給されてきた場合、 後述する内部の乱数生成回路 4 1 (図 4 ) をリセットする。 これにより、 送信装置 1 1と表示装置 1 2の間の伝送ライン (垂直同期信号の 伝送路) に、 例えば、 ESDによる外乱ノイズ信号の混入により、 受信側 (表示装 置 1 2 ) の垂直同期信号によるフレーム数のカウントにエラーが発生しても、 補 正部 3 3が、 暗号化処理部 2 2または暗号化処理部 2 4、 およぴ復号処理部 3 2 をリセットするようにロードパルスを生成するので、 復号の同期のずれに起因し て発生する復号不可能な状態を、 迅速に回復することができ、 復号画像を安定し て表示することができるようになる。
映像信号処理部 3 4は、 復号された映像信号を処理し、 ユーザからの指示に基 づくブライ ト (輝度) 、 カラー、 ヒユー (色相) 、 および、 コントラス ト (色 彩) の調整の他、 ホワイ トバランスの調整を行ない、 表示パネル (表示素子) 3 7に最適な信号レベルに変換し、 水平 (ライン) 方向の映像信号駆動部 3 5に供 給する。
映像信号駆動部 3 5は、 映像信号処理部 3 4から供給された映像信号に基づい て、 表示パネル 3 7を駆動する。
また、 映像信号処理部 3 4は、 復号された映像信号から同期を取るための水平 同期信号および垂直同期信号を取得し、 これを、 表示パネル 3 7の走査部 3 6に 供給する。 走査部 3 6は、 1水平ライン方向の駆動毎に垂直方向のライン数を順 次下げていき、 1フレーム分の映像信号に対応する画像を表示するように制御す る。
表示パネル 3 7は、 映像信号駆動部 3 5と走査部 3 6の制御に基づいて、 供給 された映像信号に基づく表示を行なう。
次に、 図 2を参照して、 図 1の映像信号処理システム 1における映像表示処理 を説明する。 なお、 この処理は、 ユーザにより、 DTVチューナ 2 1または DVDプ レーャ 2 3に、 受信処理または再生処理が指令されたとき、 開始される。
ステップ S 1において、 DTVチューナ 2 1は、 図示せぬアンテナにより受信さ れた MPEG 2の方式のディジタル放送信号を受信して、 復調し、 復調して得られ た映像信号を、 暗号化処理部 2 2に供給する。
ステップ S 2において、 暗号化処理部 2 2は、 DTVチューナ 2 1より供給され た映像信号の垂直同期信号を計数してフレーム数 T xを生成し、 フレーム数 Τ χ と映像信号を暗号化する。 暗号化処理部 2 2は、 暗号化したフレーム数 Τ χ、 喑 号化した映像信号、 HZ V制御信号、 および暗号化していないフレーム数 T xを、 ディジタルインターフェース 2 5を介してセレクタ 3 1に供給する。 なお、 この 暗号化処理の詳細は、 図 5と図 6のフローチヤ一トを参照して後述する。
ステップ S 3において、 0 0プレーャ2 3は、 図示せぬ DVDを再生し、 取得し たディジタルビデオ信号 (映像信号) を、 暗号化処理部 2 4に供給する。 ステップ S 4において、 暗号化処理部 2 4は、 DVDプレーヤ 2 3より供給され た映像信号の垂直同期信号を計数してフレーム数 T Xを生成し、 フレーム数 T X と映像信号を暗号化する。 暗号化処理部 2 4は、 暗号化したフレーム数 T x、 暗 号化した映像信号、 H/ V制御信号、 および暗号化していないフレーム数 Τ Xを、 ディジタルインターフェース 2 5を介してセレクタ 3 1に供給する。 暗号化され たフレーム数 Τ χは、 例えば、 水平ブランキング期間に伝送するようにすること ができる。
なお、 実際には、 ステップ S 1とステップ S 2の処理、 または、 ステップ S 3 とステップ S 4の処理のうち、 ユーザに指令された方の処理が実行される。
ステップ S 5において、 セレクタ 3 1は、 ユーザからの指示に基づいて、 暗号 化処理部 2 2からの信号、 または暗号化処理部 2 4からの信号の一方を選択する。 ステップ S 6において、 復号処理部 3 2は、 セレクタ 3 1により選択された喑 号化されているフレーム数 Τ χ、 暗号化されている映像信号、 HZ V制御信号、 および暗号化されていないフレーム数 Τ Xを取得し、 暗号化されているフレーム 数 Τ χを復号して、 その値をフレーム数 R xに設定する (受信側のフレーム数と する) 。 復号処理部 3 2は、 H/ V制御信号、 暗号化されていないフレーム数 T x、 および復号して求めたフレーム数 R Xを、 補正部 3 3に供給する。
ステップ S 7において、 捕正部 3 3は、 復号処理部 3 2より供給されたフレー ム数 R x (フレーム数 R xは、 暗号化処理部 2 2または 2 4において暗号化され、 復号処理部 3 2により復号されたフレーム数 T xと等しい値である) と、 暗号化 処理部 2 2または暗号化処理部 2 4より供給された映像信号の各フレームに対応 付けられているフレーム数 Τ Xに基づいて、 ロードパルスを生成ずる必要がある か否かを判定する。 具体的には、 補正部 3 3は、 フレーム数 Τ Xとフレーム数 R Xが所定の回数だけ (例えば、 1 6回連続で) 不一致である場合、 または、 供給 されてくるフレーム数 R Xと T xがー致しており、 フレーム数 (T xと R x ) が 1 2 8 (約 2秒) から 1に戻る場合 (すなわち、 約 2秒に 1回) 、 ロードパルス を生成する必要があると判定する。 ステップ S 7において、 ロードパルスを生成する必要があると判定された場合、 処理はステップ S 8に進み、 補正部 3 3は、 ロードパルスを生成する。 なお、 こ の補正部 3 3によるロードパルス生成処理の詳細は、 図 1 3と図 1 4を参照して 後述する。
ステップ S 9において、 補正部 3 3は、 生成したロードパルスを復号処理部 3 2と暗号化処理部 2 2または 2 4 (ステップ S 5の処理において、 セレクタ 3 1 により選択された方の暗号化処理部) に供給する。 このロードパルスが供給され ることにより、 暗号化処理部 2 2または暗号化処理部 2 4および復号処理部 3 2 はリセットされる。
ステップ S 7において、 ロードパルスを生成しないと判定された場合 (フレー ム数 R Xとフレーム数 T Xがー致すると判定された場合) 、 または、 ステップ S 9の後、 処理はステップ S 1 0に進み、 復号処理部 3 2は、 ステップ S 5の処理 により供給された H/V制御信号に基づいて、 暗号化されている映像信号を復号 する。 なお、 ステップ S 6とステップ S 1 0の復号処理部 3 2が実行する処理の 詳細は、 図 7のフローチャートを参照して後述する。
ステップ S 1 1において、 復号処理部 3 2は、 復号した映像信号を映像信号処 理部 3 4に供給する。
ステップ S 1 2において、 映像信号処理部 3 4は、 供給された映像信号に対し て、 所定の信号処理を行なう。 具体的には、 映像信号処理部 3 4は、 映像信号に 対して、 ブライ ト (輝度) 、 カラー、 ヒユー (色相) 、 および、 コントラスト
(色彩) などのユーザコントロールに基づく調整と、 ホワイ トバランスの調整を 行ない、 表示パネル (表示素子) 3 7に最適な信号レベルに変換する。
ステップ S 1 3において、 映像信号処理部 3 4は、 処理した映像信号を映像信 号駆動部 3 5に供給する。
ステップ S 1 4において、 映像信号処理部 3 4は、 映像信号処理を行なった映 像信号から同期を取るための水平同期信号および垂直同期信号を取得し、 これを、 表示パネル 3 7の走査部 3 6に供給する。 PC漏 003/015645
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ステップ S 1 5において、 映像信号駆動部 3 5は、 映像信号処理部 3 4から供 給された、 映像信号処理された映像信号に基づいて、 表示パネル 3 7を駆動する。 ステップ S 1 6において、 走査部 3 6は、 供給された水平同期信号および垂直 同期信号に基づいて、 1水平ライン方向の駆動毎に垂直方向のライン数を順次下 げていき、 1フレーム分の映像信号に対応する画像を表示するように制御する。 ステップ S 1 7において、 表示パネル 3 7は、 映像信号駆動部 3 5と走査部 3 6の制御に基づいて、 供給された映像信号に基づく映像を表示し、 処理を終了す る。
図 2と図 3の処理により、 補正部 3 3は、 送信側 (送信装置 1 1の暗号化処理 部 2 2または暗号化処理部 2 4 ) と受信側 (表示装置の復号処理部 3 2 ) の同期 がずれていた場合、 または、 フレーム数が 1 2 8フレームから 1フレームに戻る 場合 ( 1 2 8フレームの 1周期毎に) 、 ロードパルスを生成し、 生成したロード パルスを送信側 (送信装置 1 1の暗号化処理部 2 2または暗号化処理部 2 4 ) と 受信側 (表示装置の復号処理部 3 2 ) に同時に供給することにより、 暗号 (送信 側) と復号 (受信側) をリセットし、 同期を取るようにすることができる。
次に、 図 4乃至図 7を参照して、 図 1の暗号化処理部 2 2と復号処理部 3 2に おける処理を説明する。 最初に、 図 4を参照して、 図 1の暗号化処理部 2 2、 復 号処理部 3 2、 および補正部 3 3の機能的構成を説明する。 なお、 暗号化処理部 2 4における処理は、 暗号化処理部 2 2における場合と同様であるので、 その説 明は省略する。
暗号化処理部 2 2は、 暗号化用乱数生成部 4 1と排他的論理和回路 4 2により 構成されており、 復号処理部 3 2は、 復号用乱数生成部 5 1と排他的論理和回路 5 2により構成されている。 復号用乱数生成部 5 1は、 暗号化されているフレー ム数 T xを復号して、 その値を受信側のフレーム数 R Xとして設定する。 復号用 乱数生成部 5 1は、 補正部 3 3に、 垂直制御パルス、 暗号化されていないフレー ム数 Τ χ、 および復号したフレーム数 R Xを送信する。 P T/JP2誦 15645
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補正部 3 3は、 フレーム数 T Xとフレーム数 R Xを比較することにより、 送信 側と受信側の同期のずれを検出し、 同期のずれが生じている (すなわち、 ロード パルスを生成する必要がある) と判定した場合、 または 1 2 8フレーム毎に、 口 ードパルスを生成し、 生成したロードパルスを、 復号用乱数生成部 5 1と暗号化 用乱数生成部 4 1に供給する。
復号用乱数生成部 5 1と暗号化用乱数生成部 4 1は、 補正部 3 3からロードパ ルスが供給された場合、 これを受信し、 暗号用または復号用の乱数の生成をリセ ットする。
なお、 図 4の例の場合、 ディジタ^/インターフェース 2 5、 セレクタ 3 1、 お よびケーブル 4 0を省略している。 なお、 図中、 ステップを表わす記号は、 後述 する図 5乃至図 7のフローチヤ一トの処理を表わしている。
次に、 図 5と図 6のフローチャートを参照して、 暗号化処理部 2 2における暗 号化処理について説明する。 このフローチャートは、 上述した図 2のステップ S 2の処理を詳細に説明するものである。 なお、 この処理は、 暗号化処理部 2 2に、 DTVチューナ 2 1から映像信号が供給されてきたとき開始される。
ステップ S 5 1において、 暗号化用乱数生成部 4 1は、 暗号化する映像信号 (例えば、 映像信号のス トリームデータ) を取得する。
ステップ S 5 2において、 暗号化用乱数生成部 4 1は、 取得した映像信号に含 まれる垂直同期信号と水平同期信号に同期して、 垂直制御パルス、 水平制御パル ス、 およびピクセルクロックを生成する。
ステップ S 5 3において、 暗号化用乱数生成部 4 1は、 ステップ S 5 2の処理 により取得した映像信号に含まれる垂直同期信号を 1 2 8フレームを 1サイクル として計数することで、 フレーム数 T Xを算出する。
ステップ S 5 4において、 暗号化用乱数生成部 4 1は、 送信側 (送信装置 1 1 ) の秘密鍵 (暗号化用乱数生成部 4 1は、 送信側の秘密鍵を保持している) に 基づいて、 乱数列を生成する。 具体的には、 秘密鍵から初期化用の数値列が生成 され、 垂直制御パルス、 水平制御パルス、 およぴ映像信号のピクセルクロックに 基づく巡回駆動により、 乱数列が生成される。
ステップ S 5 5において、 暗号化用乱数生成部 4 1は、 生成した乱数列に基づ いて、 フレーム数 T Xを暗号化する。
ステップ S 5 6において、 暗号化用乱数生成部 4 1は、 生成した乱数列 (ステ ップ S 5 4の処理により生成した乱数列) を排他的論理和回路 4 2に供給する。 なお、 ステップ S 5 1乃至ステップ S 5 6の乱数列生成処理は、 図 1 1と図 1 2 のフローチヤ一トを参照して後述する。
ステップ S 5 7において、 排他的論理和回路 4 2は、 暗号化する映像信号を取 得するとともに、 ステップ S 5 4の処理により暗号化用乱数生成部 4 1から供給 された乱数列を取得する。
ステップ S 5 8において、 排他的論理和回路 4 2は、 暗号化用乱数生成部 4 1 から供給された乱数列 (ステップ S 5 4の処理により、 暗号化用乱数生成部 4 1 により生成された乱数列) と映像信号の排他的論理和を演算することで、 暗号化 する映像信号のビッ.ト情報を暗号化する。
ステップ S 5 9において、 暗号化用乱数生成部 4 1は、 映像信号の垂直制御パ ルス、 水平制御パルス、 および映像信号のピクセルクロックからなる HZ V制御 信号、 ステップ S 5 3の処理により生成したフレーム数 T x、 およびステップ S 5 5の処理により暗号化したフレーム数 T xを、 復号処理部 3 2の復号用乱数生 成部 5 1に供給する。
ステップ S 6 0において、 排他的論理和回路 4 2は、 ステップ S 5 8の処理に より暗号化した映像信号を、 受信側 (表示装置 1 2 ) の復号処理部 3 2の排他的 論理和回路 5 2に供給する。
ステップ S 6 1において、 暗号化用乱数生成部 4 1は 捕正部 3 3よりロード パルスが送信されてきたか否かを判定する。 補正部 3 3は、 送信側 (送信装置 1 1の暗号化処理部 2 2または暗号化処理部 2 4 ) と受信側 (表示装置の復号処理 部 3 2 ) の同期がずれていた場合、 または、 フレーム数が 1 2 8フレームから 1 PC蘭 003/015645
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フレームに戻る場合、 ロードパルスを生成し、 生成したロードパルスを暗号化用 乱数生成部 4 1と復号用乱数生成部 5 1に送信してくる。 ロードパルスが送信さ れてきたと判定された場合、 ステップ S 6 2において、 暗号化用乱数生成部 4 1 はこれを受信し、 後述する LFSRモジュール 1 1 1をリセットする。 以上の処理 は、 映像信号が全て送信されるまで実行される。 ステップ S 6 1において、 ロー ドパルスが送信されてこなかったと判定された場合、 ステップ S 6 2の処理はス キップされる。
次に、 図 7のフローチャートを参照して、 図 5と図 6の暗号化処理部 2 2の処 理に対応する復号処理部 3 2における復号処理について説明する。 このフローチ ヤートは、 上述した図 2のステップ S 6とステップ S 1 0の処理を詳細に説明す るものである。 なお、 この処理は、 復号処理部 3 2に、 暗号化処理部 2 2から暗 号化された映像信号、 HZV制御信号、 フレーム数 T x、 および暗号化されたフ レーム数 Τ Xが供給されてきたとき開始される。
ステップ S 1 0 1において、 復号用乱数生成部 5 1は、 暗号化処理部 2 2によ り供給された (図 6のステップ S 5 9の処理) H/V制御信号 (垂直制御パルス、 水平制御パルス、 およぴ映像信号のピクセルクロックからなる信号) 、 暗号化さ れていないフレーム数 Τ χ、 および暗号化されているフレーム数 Τ Xを取得する。 ステップ S 1 0 2において、 復号用乱数生成部 5 1は、 受信した垂直制御パル スと保持している鍵に基づいて、 乱数列を生成する。 上述した暗号化用乱数生成 部 4 1と同様に、 復号用乱数生成部 5 1は、 送信側の秘密鍵に対応する鍵を保持 しており、 この鍵から生成した同一の初期値を、 映像信号の垂直制御パルス、 水 平制御パルス、 およぴ映像信号のピクセルクロックに基づき巡回駆動することで、 乱数列を生成する。 このとき、 生成された乱数列は、 送信側の暗号化用乱数生成 部 4 1が生成した乱数列と同じものとなる。
ステップ S 1 0 3において、 復号用乱数生成部 5 1は、 ステップ S 1 0 2の処 理により生成した乱数列に基づいて、 暗号化されているフレーム数 Τ Xを復号し、 その値をフレーム数 R Xに設定する。 暗号化されているフレーム数 Τ Xは、 復号 3 015645
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用乱数生成部 5 1が生成する乱数列に基づいて復号されることにより受信側 (表 示装置 1 2 ) のフレーム数 R xとなる。
ステップ S 1 0 4において、 復号用乱数生成部 5 1は、 暗号化されていないフ レーム数 T x、 ステップ S 1 0 3の処理により生成したフレーム数 R x、 および HZV制御信号を、 補正部 3 3に供給する。
ステップ S 1 0 5において、 復号用乱数生成部 5 1は、 ステップ S 1 0 2の処 理により生成した乱数列を排他的論理和回路 5 2に供給する。
ステップ S 1 0 6において、 排他的論理和回路 5 2は、 暗号化処理部 2 2の排 他的論理和回路 4 2により供給された (図 5のステップ S 6 0の処理) 喑号化さ れている映像信号を取得する。
ステップ S 1 0 7において、 排他的論理和回路 5 2は、 暗号化されている映像 信号と、 復号用乱数生成部 5 1から供給された乱数列 (ステップ S 1 0 2の処理 で生成された乱数列) の排他的論理和を演算することで、 暗号化されている映像 信号のビットを復号する (暗号化用乱数生成部 4 1により生成される乱数列と復 号用乱数生成部 5 1により生成される乱数列は、 同一であるので、 暗号化前の映 像信号に戻すことができる) 。 これにより、 暗号化されたデータを復号すること ができる。 排他的論理和回路 5 2は、 復号した映像信号を映像信号処理部 3 4に 送信する。
ステップ S 1 0 8において、 復号用乱数生成部 5 1は、 補正部 3 3からロード パルスが送信されてきたか否かを判定する。 補正部 3 3は、 復号用乱数生成部 5 1が送信した (ステップ S 1 0 4の処理) フレーム数 T xとフレーム数 R xに基 づいて、 ロードパルスを生成する必要があるか否かを判定し、 ロードパルスを生 成する必要があると判定した場合 (図 2のステップ S 7において YESと判定さ れた場合) 、 ロードパルスを生成し、 復号用乱数生成部 5 1と暗号化用乱数生成 部 4 1に送信してくる (図 2のステップ S 9 ) 。 ロードパルスが送信されてきた と判定された場合、 処理はステップ S 1 0 9に進み、 復号用乱数生成部 5 1は、 後述する LFSR'モジュール 3 0 1をリセットする。 ステップ S 1 0 8でロードパ ルスが送信されてきていないと判定された場合、 ステップ S 1 0 9の処理はスキ ップされる。 以上の処理は、 全ての映像信号を復号するまで実行される。
図 5乃至図 7の処理により、 同期のずれが発生した場合においても、 ロードパ ルスにより暗号化用乱数生成部 4 1と復号用乱数生成部 5 1がリセットされるの で、 迅速に同期のずれを解消することができる。
次に、 図 8を参照して、 暗号化用乱数生成部 4 1および復号用乱数生成部 5 1 が乱数列生成の為に有する LFSR (Linear Feedback Shift Register) の原理 的構成について説明する。
図 8の LFSR 8 0は、 フリップフロップ 8 1乃至フリップフ口ップ 8 4、 並ぴ に、 排他的論理和回路 9 0により構成されている。 フリップフロップ 8 1乃至 8 4は、 出力が後段に供給されるように、 縦属接続されており、 フリ ップフロップ 8 1の出力 8 1 Qと、 フリップフロップ 8 4の出力 8 4 Qが、 排他的論理和回路 9 0に入力されている。 また、 排他的論理和回路 9 0の出力が、 乱数列として出 力されるとともに、 スィッチ 9 1を介してフリップフロップ 8 1に入力されてい る。
LFSR & 0は、 M系列 (線形最大周期列) の乱数を発生する回路であり、 例え ば、 図 8に示されるように、 4ビットの乱数を発生する場合には、 1番目 (フリ ップフロップ 8 1 ) と 4番目 (フリップフロップ 8 4 ) のラッチ出力を排他的論 理和回路 9 0に入力させることにより、 x 4+ x + 1の式に基づく、 2の 4乗、 すなわち、 1 5クロック周期の乱数列を発生することが可能となる。 このとき、 LFSR 8 0の各フリップフ口ップ (フリップフ口ップ 8 1乃至フリップフ口ップ 8 4 ) において出力される乱数列を図 9に示す。
図 9において、 縦軸はクロック数を示しており、 横軸は、 各フリップフロップ の出力を示している。 すなわち、 8 1 Qは、 フリップフロップ 8 1の出力であり、 8 2 Qは、 フリ ップフロップ 8 2の出力であり、 8 3 Qは、 フリップフロップ 8 3の出力であり、 8 4 Qは、 フリップフロップ 8 4の出力である。 リセット時に おいて、 8 1 Q乃至 8 4 Qの値が全て 1とされた後、 クロックが入力される毎に フリ ップフロップ 8 1乃至 8 4の出力 8 1 Q乃至 8 4 Qは、 図 9に示される値を 出力する。
クロックが入力される毎に、 排他的論理和回路 9 0が出力する値が乱数となる。 この値は、 フリップフロップ 8 1によりラッチされ、 以後、 後段のフリップフロ ップ 8 2乃至 8 4に順次転送されるので、 各フリップフ口ップ 8 1乃至 8 4の出 力 (例えば、 フリ ップフロップ 8 1の出力 8 1 Q ) 1 乱数列となる。 ラッチ回 路 (フリップフロップ 8 1乃至フリップフロップ 8 4 ) の段数を増やすことによ り、 乱数列の周期を長くすることができる。 例えば、 1 0個のラッチ回路 (フリ ップフ口ップ) を用いた場合、 2の 1 0乗、 すなわち、 1 0 2 3クロックの周期 の乱数を生成することができる。
また、 LFSR 8 0において、 スィッチ 9 1を端子 9 2側に切り換え、 端子 9 2 から初期値を入力することで、 フリップフロップ 8 1乃至 8 4に任意の初期値を 設定することができる。
フリップフ口ップ 8 1乃至 8 4として、 セット · リセット型のラツチ回路を用 いれば、 任意の乱数列の初期値をロードすることができる。 これにより、 一周期 のうちの、 任意のタイミングで始まる出力乱数列を発生することができる。
図 1 0は、 暗号化用乱数生成部 4 1の基本的な構成例を示す図である。 実際に は、 暗号化用乱数生成部 4 1は、 各種ビットをシャッフリ ングして、 よりランダ ム性の高い乱数を発生しているが、 その部分の説明は省略する。
暗号化用乱数生成部 4 1は、 図 8に示されるような構成の LFSRを有する LFSR モジュールを複数個 (図 1 0の例の場合、 LFSRモジュール 1 1 1 、 LFSRモジュ ール 1 1 2、 および LFSRモジュール 1 1 3の 3個) 備えている。 LFSRモジユー ノレ 1 1 1は、 捕正部 3 3からロードパルスが入力されたとき (図 6のステップ S 6 1において YESとされる場合) 、 初期化用数値列生成部 1 3 1から供給され る初期値をロードし (リセットし) 、 以後、 垂直制御パルス生成部 1 3 2からフ レーム周期で垂直制御パルスがクロックとして入力される毎に数値列 (乱数) を 発生し、 LFSRモジュール 1 1 2に初期値として供給するとともに、 暗号化部 1 8 0に供給する。
LFSRモジュール 1 1 2は、 水平制御パルス生成部 1 5 1から水平走査周期で 水平制御パルスがクロックとして入力される毎に、 LFSRモジュール 1 1 1力、ら 供給される数値列を初期値として数値列 (乱数) を発生し、 LFSRモジュール 1 1 3に初期値として供給する。 アンド回路 1 5 3は、 垂直表示領域イネ一ブル信 号生成部 1 5 2からイネ一プル信号が入力されたとき導通し、 水平制御パルス生 成部 1 5 1が生成する水平制御パルスを LFSRモジュール 1 1 2に供給する。
LFSRモジュール 1 1 3は、 ピクセルク口ック生成部 1 7 1からアンド回路 1 7 3を介してピクセル周期でピクセルクロックが入力される毎に、 LFSRモジュ ール 1 1 2から供給される数値列を初期値とする数値列 (乱数) を生成し、 排他 的論理和回路 4 2に出力する。
アンド回路 1 7 3は、 水平表示領域イネ一ブル信号生成部 1 7 2よりイネーブ ル信号が入力されたとき導通して、 ピクセルクロック生成部 1 7 1より出力され たピクセルクロックを LFSRモジュール 1 1 3に供給する。
垂直制御パルス生成部 1 3 2は、 DTVチューナ 2 1より入力された映像信号 (送信する映像信号) に含まれる垂直同期信号に同期して垂直制御パルスを生成 する。 垂直制御パルス生成部 1 3 2により生成された垂直制御パルスは、 LFSR モジュール 1 1 1に供給される他、 HZ V制御信号生成部 1 3 3、 および垂直表 示領域イネ一ブル信号生成部 1 '5 2に入力される。
HZV制御信号生成部 1 3 3は、 垂直制御パルス生成部 1 3 2より供給された 垂直制御パルスを、 1 2 8フレームを 1サイクルとして計数し、 フレーム数 T x ( 1乃至 1 2 8のうちのいずれかの値) を算出するとともに、 垂直制御パルス、 水平制御パルス生成部 1 5 1により生成された水平制御パルス、 およびピクセル クロック生成部 1 7 1により生成されたピクセルクロックを合成して、 HZV制 御信号を生成する。 H/ V制御信号生成部 1 3 3は、 生成したフレーム数 Τ χと H/V制御信号を補正部 3 3に供給するとともに、 フレーム数 T Xを暗号化部 1 8 0に供給する。
暗号化部 1 8 0は、 LFSRモジュール 1 1 1から 1フレーム毎に供給される数 値列に基づいて、 HZV制御信号生成部 1 3 3から供給されるフレーム数 T Xを 暗号化し、 補正部 3 3に供給する。
垂直表示領域イネ一ブル信号生成部 1 5 2は、 垂直制御パルス生成部 1 3 2か ら供給された垂直制御パルスに基づいて、 有効な垂直表示領域に対応する垂直表 示領域イネ一プル信号を生成し、 アンド回路 1 5 3に供給する。 水平制御パルス 生成部 1 5 1は、 DTVチューナ 2 1より入力された映像信号 (送信する映像信 号) に含まれる水平同期信号に同期して、 水平制御パルスを生成する。 水平制御 パルス生成部 1 5 1により生成された水平制御パルスは、 アンド回路 1 5 3を介 して LFSRモジュール 1 1 2に供給される他、 HZV制御信号生成部 1 3 3、 お よび水平表示領域イネ一プル信号生成部 1 7 2に入力される。
水平表示領域イネ一ブル信号生成部 1 7 2は、 水平制御パルスに基づいて、 有 効な水平表示領域に対応する水平表示領域イネ一プル信号を生成し、 アンド回路 1 7 3に供給する。 ピクセルクロック生成部 1 7 1は、 DTVチューナ 2 1より入 力された映像信号 (送信する映像信号) に含まれる垂直同期信号と水平同期信号 に同期して、 ピクセルクロックを生成する。
これにより、 DTVチューナ 2 1より入力された同一の映像信号から垂直制御パ ルス、 水平制御パルス、 およびピクセルクロックが生成されるため、 垂直制御パ ルス、 水平制御パルス、 およびピクセルクロックの全てにおいて、 同期を取るこ とができ、 もって、 LFSRモジュール 1 1 3により生成される乱数列を、 この映 像信号に同期させることができる。
次に、 図 1 1と図 1 2のフローチャートを参照して、 図 1 0の暗号化用乱数生 成部 4 1における乱数生成処理を説明する。 このフローチャートは、 図 5のステ ップ S 5 1乃至ステップ S 5 6の処理を詳細に説明するものである。 なお、 この 45
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処理は、 暗号化用乱数生成部 4 1に対して、 暗号化する映像信号が入力されたと き (図 2のステップ S 1またはステップ S 3の処理の後) 開始される。
ステップ S 1 5 1において、 垂直制御パルス生成部 1 3 2は、 DTVチューナ 2 1により入力された映像信号 (送信する映像信号) に含まれる垂直同期信号に同 期して、 垂直制御パルスを生成する。 垂直制御パルス生成部 1 3 2は、 生成した 垂直制御パルスを LFSRモジュール 1 1 1、 HZ V制御信号生成部 1 3 3、 およ び垂直表示領域イネ一ブル信号生成部 1 5 2に供給する。
ステップ S 1 5 2において、 水平制御パルス生成部 1 5 1は、 DTVチューナ 2 1により入力された映像信号 (送信する映像信号) に含まれる水平同期信号に同 期して、 水平制御パルスを生成する。 水平制御パルス生成部 1 5 1は、 生成した 水平制御パルスを、 アンド回路 1 5 3、 H/V制御信号生成部 1 3 3、 および、 水平表示領域イネ一ブル信号生成部 1 7 2に供給する。
ステップ S 1 5 3において、 ピクセルクロック生成部 1 7 1は、 DTVチューナ 2 1により入力された映像信号 (送信する映像信号) に含まれる画素信号と同期 するように、 ピクセルクロックを生成する。
ステップ S 1 5 4において、 H/V制御信号生成部 1 3 3は、 ステップ S 1 5 1の処理により垂直制御パルス生成部 1 3 2から供給された垂直制御パルスを 1 2 8フレームを 1サイクルとして計数し、 フレーム数 T xを算出する。 また、 Η ZV制御信号生成部 1 3 3は、 垂直制御パルス、 水平制御パルス、 およびピクセ ルクロックを合成して、 HZ V制御信号を生成する。 そして、 H/ V制御信号生 成部 1 3 3は、 算出したフレーム数 Τ Xと H/V制御信号を復号部 3 2の復号用 乱数生成部 5 1に送信するとともに、 フレーム数 Τ Xを暗号化部 1 8 0に送信す る。 なお、 フレーム数 Τ χは、 復号用乱数生成部 5 1からさらに補正部 3 3に供 給される。
ステップ S 1 5 5において、 LFSRモジュール 1 1 1は、 補正部 3 3からの口 ードパルスを受け付ける。 補正部 3 3は、 垂直制御パルスを 1 2 8フレームを 1 サイクルとして計数したフレーム数が 1 2 8フレームから 1フレームに戻ったと 1564S
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き (1サイクル (約 2秒) の周期が経過したとき) 、 または、 送信側と受信側の 同期ずれが発生したとき、 ロードパルスを生成し、 LFSRモジュール 1 1 1に供 給してくる (後述する図 1 4のステップ S 2 1 0) 。 なお、 乱数生成処理の開始 時には、 ロードパルスが必ず入力される。
ステップ S 1 5 6において、 初期化用数値列生成部 1 3 1は、 暗号化用乱数生 成部 4 1にあらかじめ設定されている秘密鍵に基づいて、 初期化用の数値列を生 成し、 LFSRモジュール 1 1 1に供給する。
ステップ S 1 5 7において、 LFSRモジュール 1 1 1は、 ステップ S 1 5 5の 処理により補正部 3 3からロードパルスが入力されたとき、 初期化用数値列生成 部 1 3 1から供給される (ステップ S 1 5 6の処理) 初期値をロードする。 ステップ S 1 5 8において、 LFSRモジュール 1 1 1は、 ステップ S 1 5 7の 処理によりロードした初期値に基づいて、 数値列 (乱数) を生成する。 以後、 LFSRモジュール 1 1 1は、 垂直制御パルス生成部 1 3 2からフレーム周期で垂 直制御パルスがクロックとして入力される毎に数値列 (乱数) を生成する。 この 数値列は、 フレーム毎に生成される数値列となる。
ステップ S 1 5 9において、 LFSRモジュール 1 1 1は、 生成した数値列を LFSRモジュール 1 1 2に供給する他、 暗号化部 1 8 0に供給する。
ステップ S 1 6 0において、 暗号化部 1 8 0は、 LFSRモジュール 1 1 1力 ら 供給された数値列 (ステップ S 1 5 9) と H/V制御信号生成部 1 3 3から供給 されたフレーム数 T x (ステップ S I 5 4) を取得し、 数値列に基づいて、 フレ ーム数 T xを暗号化する。 暗号化部 1 8 0は、 暗号化したフレーム数 Τ χを補正 部 3 3に送信.する。
ステップ S 1 6 1において、 垂直表示領域イネ一ブル信号生成部 1 5 2は、 ス テツプ S 1 5 1の処理により垂直制御パルス生成部 1 3 2から供給された垂直制 御パルスに基づいて、 垂直表示領域イネ一ブル信号を生成する。 具体的には、 入 力された垂直制御パルスの位置を基準にして、 いま対象としているラインが、 有 効な垂直表示領域であるか否かが判定され、 垂直表示領域内である場合には論理 H ( 1 ) の信号が出力され、 垂直表示領域内でない場合には論理 L ( 0 ) の信号 が出力される。 垂直表示領域イネ一ブル信号生成部 1 5 2は、 生成した垂直表示 領域イネ一ブル信号をアンド回路 1 5 3に供給する。
ステップ S 1 6 2において、 アンド回路 1 5 3は、 垂直表示領域ィネーブル信 号生成部 1 5 2から供給された垂直表示領域イネ一ブル信号が論理 H ( 1 ) のと き導通し、 論理 ( 0 ) のとき、 非導通となる。 すなわち、 アンド回路 1 5 3は、 垂直表示領域イネ一プル信号生成部 1 5 2からイネ一ブル信号 (論理 H ( 1 ) ) が入力されたとき導通し、 水平制御パルス生成部 1 5 1が生成する水平制御パル ス (ステップ S 1 5 2 ) を LFSRモジュール 1 1 2に供給する。 アンイネ一ブル 信号 (論理し ( 0 ) のイネ一プル信号) が入力されたとき、 アンド回路 1 5 3は、 非導通となり、 水平制御パルスを LFSRモジュール 1 1 2に出力させない。
ステップ S 1 6 3において、 LFSRモジュール 1 1 2は、 水平制御パルス生成 部 1 5 1から水平制御パルスがクロックとして入力される (ステップ S 1 5 2 ) と、 LFSRモジュール 1 1 1から供給される数値列 (ステップ S 1 5 9の処理) を初期値として数値列 (乱数) を生成する。 以後、 LFSRモジュール 1 1 2は、 水平制御パルス生成部 1 5 1から水平制御パルスがクロックと して入力される毎 に数値列 (乱数) を生成する。 この数値列は、 1ライン毎に生成される数値列と なる。
ステップ S 1 6 4において、 LFSRモジュール 1 1 2は、 生成した数値列を LFSRモジュール 1 1 3に供給する。
ステップ S 1 6 5において、 水平表示領域イネ一ブル信号生成部 1 7 2は、 ス テツプ S 1 5 2の処理により水平制御パルス生成部 1 5 1から供給された水平制 御パルスに基づいて、 水平表示領域イネ一プル信号を生成する。 具体的には、 入 力される水平制御パルスの位置を基準にして、 有効な水平表示領域内のタイ ミン グのとき、 H ( 1 ) の信号が出力され、 有効な水平表示領域のタイミングでない とき、 L ( 0 ) の信号が出力される。 水平表示領域イネ一ブル信号生成部 1 7 2 は、 生成した水平表示領域イネ一ブル信号をアンド回路 1 7 3に供給する。 3 015645
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ステップ S 1 6 6において、 アンド回路 1 7 3は、 水平表示領域ィネーブル信 号生成部 1 7 2から供給された水平表示領域イネ一ブル信号に基づいて導通する。 すなわち、 アンド回路 1 7 3は、 水平表示領域イネ一ブル信号生成部 1 7 2から ィネーブル信号 (論理 H ( 1 ) ) が入力されたとき導通し、 ピクセルクロック生 成部 1 7 1が生成するピクセルクロック (ステップ S 1 5 3 ) を LFSRモジユー ル 1 1 3に供給する。 アンドィネーブル信号 (論理し ( 0 ) ) のイネ一プル信 号) が入力されたとき、 アンド回路 1 7 3は非導通となり、 ピクセルクロックは、 LFSRモジュール 1 1 3に供給されない。
ステップ S 1 6 7において、 LFSRモジュール 1 1 3は、 ピクセルクロック生 成部 1 7 1からピクセルクロックがクロックとして入力される (ステップ S 1 5 3とステップ S 1 6 6 ) と、 LFSRモジュール 1 1 2から供給される数値列 (ス テツプ S 1 6 4の処理) を初期値として数値列 (乱数) を生成する。 以後、 LFSRモジュール 1 1 3は、 ピクセルク口ック生成部 1 7 1からピクセルク口ッ クがクロックとして入力される毎に数値列 (乱数) を生成する。 この数値列は、 画素毎に生成される数値列となる。
ステップ S 1 6 8において、 LFSRモジュール 1 1 3は、 生成した数値列 (乱 数) を、 排他的論理和回路 4 2に出力する。
以上のようにして、 LFSRモジュール 1 1 3は、 ピクセルクロック生成部 1 7 1からピクセルクロックがクロックとして入力される毎に数値列 (乱数) を生成 する。 このときの初期値、 すなわち、 各ラインの左端 (先頭) のピクセルの数値 列は、 LFSR モジュール 1 1 2が出力する数値列 (乱数) に基づいて設定される。 LFSRモジュール 1 1 3が、 ピクセルク口ック生成部 1 7 1からのピクセルク口 ックに基づいて、 1ライン分の数値列を生成し終えると、 LFSRモジュール 1 1 2から、 次のラインの左端 (先頭) のピクセルの初期値が入力される。 それによ り、 再び、 LFSRモジュール 1 1 3は、 ピクセルクロック生成部 1 7 1からピク セルクロックがクロックとして入力される毎に数値列を生成する。 LFSRモジュール 1 1 2が、 水平制御パルス生成部 1 5 1からの水平制御パル スに基づいて、 1フレーム分の各ラインの左端 (先頭) の数値列を生成し終える と、 垂直制御パルスが LFSRモジュール 1 1 1から、 次のフレームの第 1ライン (先頭) の初期値が入力される。 その初期値に基づいて、 再ぴ、 LFSRモジユー ル 1 1 2は、 水平制御パルス生成部 1 5 1から水平制御パルスがクロックとして 入力される毎に数値列を生成する。
LFSRモジュール 1 1 1は、 初期化用数値列生成部 1 3 1が出力した値を初期 として、 垂直制御パルス生成部 1 3 2から垂直制御パルスがクロックとして入力 される毎に数値列 (乱数) を生成する。 そして、 LFSRモジュール 1 1 1は、 送 信側と受信側の同期がずれた (フレーム数 T xと R xが異なる) 場合、 または、 1 2 8フレーム毎に、 補正部 3 3からロードパルスが入力されるので、 初期化用 数値列生成部 1 3 1から供給される初期値を再びロードする。
このように、 1ライン毎、 1フレーム毎、 または 1 2 8フレーム毎に、 初期値 が設定され、 1ライン毎、 1フレーム毎、 または 1 2 8フレーム毎に乱数が初期 化される。 従って、 エラーが後方に伝搬することが抑制される。 さらに、 発生す る乱数にエラーが発生した場合、 捕正部 3 3により初期化 (リセット) の為の口 ードパルス ( 1 2 8フレーム毎ではない臨時のロードパルス) が生成され、 乱数 が初期化されるので、 前回の初期化後、 1 2 8フレームが経過していなくても、 エラーを発生させるのを防ぐことが可能である。
送信側 (送信装置 1 1 ) の暗号化用乱数生成部 4 1においては、 各ラインの開 始点毎、 各フレームの開始点毎、 並びに、 1 2 8フレーム毎に乱数列の更新がな されているが、 受信側の復号用乱数生成部 5 1も同様に、 それに応じて、 ライン の開始点毎、 フレームの開始点毎、 並びに、 1 2 8フレーム毎の同期化を行ない、 暗号化の場合と全く同じ乱数列を生成するようにしている。 また、 補正部 3 3か らのロードパルスは、 送信側の暗号化用乱数生成部 4 1と受信側の復号用乱数生 成部 5 1の両方に供給されるので、 暗号化用乱数生成部 4 1と受信側の復号用乱 JP2003/015645
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数生成部 5 1が同じ乱数列を生成する。 補正部 3 3の構成は、 図 1 4を参照して 後述する。
上述したように、 送信側 (送信装置 1 1) の排他的論理和回路 4 2から出力さ れた喑号化された映像信号は、 受信側 (表示装置 1 2) の排他的論理和回路 5 2 により受信される。 また、 送信側の暗号化用乱数生成部 4 1から出力された垂直 制御パルス、 水平制御パルス、 およびピクセルクロックにより構成される H/V 制御信号、 暗号化されていないフレーム数 T x、 並びに、 暗号化されているフレ ーム数 T xは、 受信側の復号用乱数生成部 5 1により受信される。 復号用乱数生 成部 5 1は、 暗号化されているフレーム数 T xを復号し、 受信側のフレーム数 R Xを生成する。 復号用乱数生成部 5 1は、 この受信側のフレーム数 R x、 垂直制 御パルス、 送信側のフレーム数 T xを補正部 3 3に供給する。 補正部 3 3は、 口 ードパルスを必要に応じて生成し、 これを復号用乱数生成部 5 1 (および暗号化 用乱数生成部 4 1) に供給する。
図 1 3は、 復号用乱数生成部 5 1の基本的な構成例を示す図である。 図 1 3を 図 1 0と比較して明らかなように、 図 1 3の復号用乱数生成部 5 1は、 図 1 0の 暗号化用乱数生成部 4 1と、 基本的に同様の構成とされている。
すなわち、 図 1 0の暗号化用乱数生成部 4 1の初期化用数値列生成部 1 3 1、 LFSRモジュール 1 1 1乃至 1 1 3、 水平制御パルス生成部 1 5 1、 垂直表示領 域ィネーブル信号 1 5 2、 ピクセルクロック生成部 1 7 1、 水平表示領域イネ一 ブル信号生成部 1 7 2、 アンド回路 1 5 3、 1 7 3、 並びに、 暗号化部 1 8 0に 対応して、 復号用乱数生成部 5 1は、 初期化用数値列生成部 3 3 1、 LFSRモジ ユール 3 0 1乃至 3 0 3、 水平制御パルス生成部 3 5 1、 垂直表示領域イネーブ ル信号生成部 3 5 2、 ピクセルクロック生成部 3 7 1、 水平表示領域イネ一プル 信号生成部 3 7 2、 アンド回路 3 5 3、 3 7 3、 並びに、 復号処理部 3 8 0を有 している。 対応する名称のものは対応する機能を有している。
ただし、 暗号化用乱数生成部 4 1の HZV制御信号生成部 1 3 3に対応する生 成部は必要がないので、 図 1 3の復号用乱数生成部 5 1には設けられていない。 45
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また、 暗号化用乱数生成部 4 1の暗号化部 1 8 0は、 LFSRモジュール 1 1 1か らの乱数列に基づいてフレーム数 T Xを暗号化するのに対し、 復号用乱数生成部 5 1の復号処理部 3 8 0は、 LFSRモジュール 3 0 1からの乱数列に基づいて、 フレーム数 T xを復号している。 さらに、 暗号化用乱数生成部 4 1の HZV制御 信号生成部 1 3 3から供給された H/ V制御信号を、 垂直制御パルス、 水平制御 パルス、 および、 ピクセルクロックに分離する分離部 3 3 2が設けられている。 分離部 3 3 2は、 垂直制御パルスを垂直制御信号生成部 3 3 3に出力し、 水平制 御パルスを水平制御パルス生成部 3 5 1に出力し、 ピクセルク口ックをピクセル クロック生成部 3 7 1に出力し、 それぞれ、 受信側の垂直同期パルス、 水平制御 パルス、 またはピクセルクロックを生成させる。 分離部 3 3 2はまた、 フレーム 数 Τ χを分離し、 補正部 3 3に出力する。
なお、 図 1 3の復号用乱数生成部 5 1における復号用乱数生成処理については、 上述した図 1 1と図 1 2のフローチャートに示される場合と同様であるので、 そ の説明は省略する。 ただし、 ステップ S 1 5 1では、 生成された垂直制御パルス が H/ V制御信号生成部 1 3 3ではなく、 補正部 3 3に出力される。 ステップ S 1 5 4では、 H/ V制御信号生成部 1 3 3による H/ V制御信号おょぴフレーム 数 Τ χの生成、 送信処理は実行されない。 その代わりに、 分離部 3 3 2は、 分離 したフレーム数 Τ χを補正部 3 3に出力する。 また、 ステップ S 1 6 0の暗号化 部 1 8 0によるフレーム数 Τ Xの暗号化処理は、 復号処理部 3 8 0による暗号化 されているフレーム数 Τ Xの復号によりフ I ^一ム数 R xを生成し、 補正部 3 3に 出力する処理に置き換えられる。
図 1 4は、 図 1の補正部 3 3の詳細な構成例を示す図である。
比較部 2 0 1は、 コンパレータとカウンタの機能を有しており、 暗号化用乱数 生成部 4 1から出力され、 復号用乱数生成部 5 1を介して供給された (図 1 1の ステップ S 1 5 4とステップ S 1 6 0の処理と、 それに対応して復号用乱数生成 部 5 1により実行される処理) フレーム数 T Xとフレーム数 R Xの値を比較し、 T xと R Xの値が不一致である場合、 これを計数 (カウント) する。 なお、 この 計数は、 フレーム数 T xと R xの値が一致した場合にはリセッ トされる (すなわ ち、 連続して不一致となった場合にのみ計数される) 。 比較部 2 0 1は、 フレー ム数 T xと R xの値が、 例えば、 連続して 1 6回不一致である場合、 送信側と受 信側の同期がずれていると判定し、 論理し ( 0 ) の制御信号を、 CPU 2 0 2に送 信する。
CPU (Central Proces s ing Unit) 2 0 2は、 比較部 2 0 1から論理 L ( 0 ) の制御信号を受信したとき、 送信側と受信側の乱数生成をリセットするような擬 似的なロードパルス (すなわち、 1 2 8フレーム周期ではない臨時のロードパル ス) を生成して、 オア回路 2 0 4に供給する。
ロードパルス生成部 2 0 3は、 暗号化用乱数生成部 4 1から出力された (図 1 1のステップ S 1 5 1の処理) 垂直制御パルスに同期して、 復号用乱数生成部 5 1の垂直制御パルス生成部 3 3 3より出力された (図 1 1のステップ S 1 5 1に 対応する処理) 垂直制御パルスを、 1 2 8フレームを 1サイクルとして計数し、 計数したフレーム数が 1 2 8から 1に戻るとき (1サイクル (約 2秒) の周期が 経過したとき) 、 ロードパルスを生成し、 オア回路 2 0 4に供給する。
オア回路 2 0 4は、 CPU 2 0 2から供給された擬似的なロードパルス、 または、 ロードパルス生成部 2 0 3から供給されたロードパルスを、 補正部 3 3が生成し たロードパルスとして、 暗号化処理部 2 2または暗号化処理部 2 4の暗号化用乱 数生成部 4 1と、 復号処理部 3 2の復号用乱数生成部 5 1に供給する。
次に、 図 1 5と図 1 6のフローチャートを参照して、 図 1 4の補正部 3 3にお けるロードパルス生成処理を説明する。 このフローチャートは、 図 2のステップ S 7乃至ステップ S 9の処理を詳細に説明するものである。 なお、 この処理は、 装置の電源がオンされたとき開始される。
ステップ S 2 0 1において、 比較部 2 0 1は、 フレーム数 T Xとフレーム数 R X (図 7のステップ S 1 0 4の処理により復号用乱数生成部 5 1から供給された フレーム数 T Xとフレーム数 R X ) を受信したか否かを判定する。 フレーム数 T Xとフレーム数 R xを受信していないと判定した場合、 処理はステップ S 2 0 2 03 015645
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に進み、 ロードパルス生成部 2 0 3は、 垂直制御パルスを受信したか否かを判定 する。 垂直制御パルスを受信していないと判定された場合、 処理はステップ S 2 0 1に戻り、 処理は繰り返される。
ステップ S 2 0 2において、 垂直制御パルスを受信したと判定された場合、 処 理はステップ S 2 0 3において、 ロードパルス生成部 2 0 3は、 垂直制御パルス を、 1 2 8フレームを 1サイクルとしてカウント (計数) する。
ステップ S 2 0 4において、 ロードパルス生成部 2 0 3は、 ステップ S 2 0 3 の処理によりカウント (計数) した値が 1 2 8であるか否かを判定する。 カウン ト値が 1 2 8ではない場合、 処理はステップ S 2 0 1に戻り、 それ以降の処理が 繰り返される。
カウント値が 1 2 8であると判定された場合、 処理はステップ S 2 0 5に進み、 ロードパルス生成部 2 0 3は、 ロードパルスを生成する。 すなわち、 ロードパル ス生成部 2 0 3は、 垂直制御パルスを、 1 2 8フレームを 1サイクルとしてカウ ントしたフレーム数が 1 2 8 (約 2秒) から 1に戻る場合においてロードパルス を生成する。
ステップ S 2 0 6において、 ロードパルス生成部 2 0 3は、 生成したロードパ ルスをオア回路 2 0 4に供給す.る。
ステップ S 2 0 7において、 オア回路 2. 0 4は、 ロードパルス生成部 2 0 3か ら供給されたロードパルスを暗号化処理部 2 2と復号処理部 3 2に供給し、 処理 はステップ S 2 0 1に戻り、 同様の処理が繰り返される。
ステップ S 2 0 1において、 フレーム数 T Xとフレーム数 R Xを受信したと判 定された場合、 処理はステップ S 2 0 8に進み、 比較部 2 0 1は、 受信したフレ ーム数 T xとフレーム数 R xが同じであるか否かを判定する。 フレーム数 T xは、 H/ V制御信号生成部 1 3 3により垂直同期パルスを計数することで得られ、 喑 号化されずに伝送されてきた値であり、 その値が暗号化されて伝送されてきたも のを、 復号部 3 8 0で復号した値がフレーム数 R xである。 従って、 フレーム数 T Xと R xは、 通常一致する。 しかしながら、 例えば、 チャンネル切り換えや、 再生映像信号が切り換えられ ると、 同期信号が不連続になるので、 同期が乱れる。 同期が乱れると喑号化され ているデータを正しく復号することができない。 従って、 フレーム数 T xと R x の値が一致しない場合、 正しい復号ができない場合 (すなわち、 同期が乱れてい る場合) と考えることができる。 このことから、 フレーム数 T Xと R Xを比較す ることで、 送信側 (送信装置 1 1 ) と受信側 (受信装置 1 2 ) の間に同期のずれ が生じていないかを確認することができる。
ステップ S 2 0 8において、 フレーム数 T Xとフレーム数 R Xが同じでない (異なる) と判定された場合、 ステップ S 2 0 9において、 比較部 2 0 1は、 力 ゥンタに 1を加える。 いまの例の場合、 カウンタの値は 1 となる。
ステップ S 2 1 0において、 比較部 2 0 1は、 カウンタの が 1 6であるか否 かを判定する。 カウンタの値は、 フレーム数 T Xとフレーム数 R Xが異なる度に 加算され、 フレーム数 T Xとフレーム数 R Xがー致した場合はリセットされる (後述するステップ S 2 1 4 ) ので、 フレーム数 T X とフレーム数 R Xの値が連 続して不一致である回数を示している。 カウンタの値が 1 6でないと判定された 場合、 処理はステップ S 2 0 1に戻り、 それ以降の処理が繰り返される。 すなわ ち、 カウンタの値が 1 6になるまで同様の処理が繰り返される。
ステップ S 2 1 0において、 カウンタの値が 1 6であると判定された場合 (フ レーム数 T xとフレーム数 R xが 1 6回連続レて不一致であると判定された場 合) 、 チャネル切り換えや信号切り換えなどにより、 同期が乱れたものと判断し、 処理はステップ S 2 1 1において、 比較部 2 0 1は、 論理 L ( 0 ) の制御信号を CPU 2 0 2に出力する。
カウンタの値が 1になったとき、 直ちに同期が乱れたと判定すると、 ノイズ 等に起因して同期乱れが誤検出される恐れがあるので、 不一致が複数回 (この例 では 1 6回) 検出されたとき、 同期乱れが発生したものと判定される。
CPU 2 0 2は、 比較部 2 0 1から制御信号を受信したとき、 ステップ S 2 1 2 において、 疑似ロードパルス (すなわち、 1 2 8フレーム周期ではない臨時の口 ードパルス) を生成する。 CPU 2 0 2は、 生成した疑似ロードパルスをオア回路 2 0 4に供給する。
ステップ S 2 1 3において、 オア回路 2 0 4は、 疑似ロードパルスを暗号化処 理部 2 2と復号処理部 3 2に供給し、 ステップ S 2 0 1に戻り、 同様の処理が繰 り返される。
ステップ S 2 0 8において、 フレーム数 T Xとフレーム数 R Xが同じであると 判定された場合、 ステップ S 2 1 4において、 比較部 2 0 1は、 カウンタをリセ ットする (カウンタの値を 0にする) 。 これにより、 例えば、 フレーム数 T xと フレーム数 R xが 3回連続して不一致であつたとしても (カウンタの値が 3であ つたとしても) 、 その後、 フレーム数 T xとフレーム数 R Xが同じになった場合 には、 カウンタをリセットするようにしたので、 カウンタは、 フレーム数 Τ χと フレーム数 R Xの値が連続して不一致である回数を示すようにすることができる。 その後、 処理はステップ S 2 0 1に戻る。
ステップ S 2 0 9乃至ステップ S 2 1 3の処理により、 例えば、 コネクタ部の 接触不良等により、 垂直同期信号が欠落することにより、 受信側の乱数生成が送 信側より遅くなつた場合、 または、 フレームパルス上のノイズ等により、 受信側 の乱数生成が送信側より早くなつた場合においても、 擬似的なロードパルス (1 2 8フレーム周期ではない臨時のロードパルス) を発生させて、 受信側 (復号処 理部 3 2 ) と送信側 (暗号化処理部 2 2 ) の乱数生成をリセットするようにした ので、 送信側と受信側の同期のずれの迅速な修正をすることができる。
以上の処理により、 送信側において、 送信する映像信号のフレーム数を表わす フレーム数 Τ χ、 暗号化したフレーム数 Τ χ、 並びに、 垂直制御パルス、 水平制 御パルス、 およびピクセルク口ックからなる H/ V制御信号を送信するようにし、 受信側において、 暗号化されているフレーム数 Τ Xを復号して受信側のフレーム 数 R xを生成し、 フレーム数 T xと R xを比較することにより、 必要に応じて擬 似的な口一ドパルスを生成するようにしたので、 送信側と受信側の同期が外れた 場合においても、 迅速に修正することができる。 請 15645
35
また、 伝送ラインにおける ESD (静電気放電) などの外乱ノイズによるミス力 ゥントが発生した場合においても、 送信側の暗号化用乱数生成部 4 1と受信側の 復号用乱数生成部 5 1の同期が自動的に補正されて、 暗号と復号の同期を外れな いようにするため、 復号が常に安定して行なわれるような映像信号処理システム を構築することができる。
さらに、 1 2 8フレーム周期で乱数生成部 (暗号用乱数生成部 4 1および復号 用乱数生成部 5 1 ) をリセットするようにしたので (ロードパルス生成部 2 0 3 力 垂直制御パルスを 1 2 8フレームを 1サイクルとして計数し、 計数したフレ ーム数が 1 2 8から 1に戻るとき、 ロードパルスを生成するので) 、 定期的に暗 号化処理部 2 2と復号処理部 3 2を同期させることができ、 もって、 暗号化され た映像信号の復号において、 同期のずれに起因して復号不可能となる状態を定期 的に回復する'ことができる。 .
なお、 以上の例では、 フレーム数 T xと R xが 1 6回連続で不一致である場合 に、 疑似ロードパルスを生成するようにしたが、 1 6回でなくとも、 2回以上の 任意の回数とすることができる。
上述した一連の処理は、 ハードウェアにより実行させることもできるし、 ソフ トウエアにより実行させることもできる。 この場合、 上述した処理は、 図 1 7に 示されるようなパーソナルコンピュータ 6 0 0により実行される。
図 1 7 こおレヽて、 CPU (Central Proces s ing Unit) 6 0 1 ίま、 ROM (Read Only Memory) 6 0 2に記憶されているプログラム、 または、 記憶部 6 0 8力、ら RAM (Random Access Memory) 6 0 3にロードされたプログラムに従って各種の 処理を実行する。 RAM 6 0 3にはまた、 CPU 6 0 1が各種の処理を実行する上に おいて必要なデータなどが適宜記憶される。
CPU 6 0 1、 R0M 6 0 2、 および RAM 6 0 3は、 内部バス 6 0 4を介して相互に 接続されている。 この内部バス 6 0 4にはまた、 入出力インターフェース 6 0 5 も接続されている。 15645
36
入出力インターフェース 6 0 5には、 キーボード、 マウスなどよりなる入力部 6 0 6、 CRT, LCD (Liquid Crystal Di splay) などよりなるディスプレイ、 並 ぴにスピーカなどよりなる出力部 6 0 7、 ハードディスクなどより構成される記 憶部 6 0 8、 モデム、 ターミナルアダプタなどより構成される通信部 6 0 9が接 続されている。 通信部 6 0 9は、 電話回線や CATVを含む各種のネットワークを 介しての通信処理を行なう。
入出力ィンターフェース 6 0 5にはまた、 必要に応じてドライブ 6 1 ◦が接続 され、 磁気ディスク、 光ディスク、 光磁気ディスク、 あるいは半導体メモリなど によりなるリムーバブルメディア 6 2 1が適宜装着され、 それから読み出された コンピュータプログラムが、 必要に応じて記憶部 6 0 8にインス トールされる。 一連の処理をソフトウエアにより実行させる場合には、 そのソフトウエアを構 成するプログラムが、 専用のハードウェアに組み込まれているコンピュータ、 ま たは、 各種のプログラムをインス トールすることで、 各種の機能を実行すること が可能な、 例えば、 汎用のパーソナルコンピュータなどに、 ネットワークや記録 媒体からインス トールされる。
この記録媒体は、 図 1 7に示されるように、 コンピュータとは別に、 ユーザに プログラムを提供するために配布される、 プログラムが記録されているリムーバ ブルメディア 6 2 1よりなるパッケージメディアにより構成されるだけでなく、 装置本体に予め組み込まれた状態でユーザに提供される、 プログラムが記録され ている ROM 6 0 2や記憶部 6 0 8が含まれるハードディスクなどで構成される。 なお、 本明細書において、 コンピュータプログラムを記述するステップは、 記 載された順序に従って時系列的に行われる処理はもちろん、 必ずしも時系列的に 処理されなくとも、 並列的あるいは個別に実行される処理をも含むものである。 また、 本明細書において、 システムとは、 複数の装置により構成される装置全 体を表わすものである。

Claims

請求の範囲
1 . 映像信号を処理する映像信号処理システムにおいて、
前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化手段と、
暗号化されていない前記第 1のフレーム数、 前記暗号化手段により暗号化され た前記映像信号、 および、 前記暗号化手段により暗号化された前記第 1のフレー ム数を送信する送信手段と、
前記送信手段により送信された、 暗号化されていない前記第 1のフレーム数、 暗号化された前記映像信号、 および暗号化された前記第 1のフレーム数を受信す る受信手段と、
前記受信手段により受信された、 暗号化されている前記第 1のフレーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号手段と、
前記復号手段により、 暗号化されている前記第 1のフレーム数を復号して生成 された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信手段により 受信された暗号化されていない前記第 1のフレーム数に基づいて、 初期化パルス を生成する生成手段とを備え、
前記復号手段は、 前記生成手段により生成された前記初期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とする映像信号処理システム。
2 . 前記暗号化手段は、 前記生成手段により生成された前記初期化パルスに基 づいて、 前記数値列を初期化する
ことを特徴とする請求の範囲第 1項に記載の映像信号処理システム。
3 . 前記生成手段は、 前記復号手段により復号された前記フレーム数と、 前記 受信手段により受信された暗号化されていない前記フレーム数が異なる場合、 前 記初期化パルスを生成する
ことを特徴とする請求の範囲第 1項に記載の映像信号処理システム。
4 . 前記暗号化手段、 および前記送信手段は、 第 1の映像信号処理装置により 構成され、
前記受信手段、 前記復号手段、 および、 前記生成手段は、 第 2の映像信号処理 装置により構成される
ことを特徴とする請求の範囲第 1項に記載の映像信号処理システム。
5 . 前記送信手段および前記受信手段による通信は、 ディジタルインターフエ 一スを介して行なわれる
ことを特徴とする請求の範囲第 1項に記載の映像信号処理システム。
6 . 前記送信手段は、 前記数値列の発生を同期させる同期パルスもさらに送信 し、
前記受信手段は、 前記同期パルスもさらに受信する
ことを特徴とする請求の範囲第 1項に記載の映像信号処理システム。
7 . 映像信号を処理する映像信号処理システムの映像信号処理方法において、 前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと、
前記送信ステップの処理により送信された、 暗号化されていない前記第 1のフ レーム数、 暗号化された前記映像信号、 および暗号化された前記第 1のフレーム 数を受信する受信ステップと、
前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とする映像信号処理方法。
8 . 映像信号を処理するプログラムであって、
前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと、
前記送信ステップの処理により送信された、 暗号化されていない前記第 1のフ レーム数、 暗号化された前記映像信号、 およぴ暗号化された前記第 1のフレーム 数を受信する受信ステップと、
前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とするコンピュータが読み取り可能なプログラムが記録されている 記録媒体。
9 . 映像信号を処理するプログラムであって、 前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと、
前記送信ステップの処理により送信された、 暗号化されていない前記第 1のフ レーム数、 暗号化された前記映像信号、 および暗号化された前記第 1のフレーム 数を受信する受信ステップと、
前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
処理をコンピュータに実行させることを特徴とするプログラム。
1 0 . 映像信号を処理する映像信号処理装置において、
前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する喑号化手段と、
暗号化されていない前記第 1のフレーム数、 前記暗号化手段により暗号化され た前記映像信号、 および、 前記暗号化手段により暗号化された前記第 1のフレー ム数を送信する送信手段と
を備えることを特徴とする映像信号処理装置。
1 1 . 前記送信手段は、 前記数値列の発生を同期させる同期パルスもさらに送 信する ことを特徴とする請求の範囲第 1 0項に記載の映像信号処理装置。
1 2 . 受信側から送信されてきた前記数値列を初期化する初期化パルスを受信 する受信手段をさらに備え、
前記暗号化手段は、 前記受信手段により受信された前記初期化パルスに基づい て、 前記数値列を初期化する
ことを特徴とする請求の範囲第 1 0項に記載の映像信号処理装置
1 3 . 映像信号を処理する映像信号処理装置の映像信号処理方法において、 前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと
を含むことを特徴とする映像信号処理方法。
1 4 . 映像信号を処理するプログラムであって、
前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録され ている記録媒体。
1 5 . 映像信号を処理するプログラムであって、
前記映像信号と送信する前記映像信号のフレーム数を表わす第 1のフレーム数 を数値列に基づいて暗号化する暗号化ステップと、
暗号化されていない前記第 1のフレーム数、 前記暗号化ステップの処理により 暗号化された前記映像信号、 および、 前記暗号化ステップの処理により暗号化さ れた前記第 1のフレーム数を送信する送信ステップと をコンピュータに実行させることを特徴とするプログラム。
1 6 . 映像信号を処理する映像信号処理装置において、
暗号化されていない前記映像信号のフレ一ム数を表す第 1のフレーム数、 暗号 化されている前記映像信号、 および暗号化されている前記第 1のフレーム数を受 信する受信手段と、 ·
前記受信手段により受信された、 暗号化されている前記第 1のフレーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号手段と、
前記復号手段により、 暗号化されている前記第 1のフレーム数を復号して生成 された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信手段により 受信された暗号化されていない前記第 1のフレーム数に基づいて、 初期化パルス を生成する生成手段とを備え、
前記復号手段は、 前記生成手段により生成された前記初期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とする映像信号処理装置。
1 7 . 前記生成手段は、 前記復号手段により復号された前記フレーム数と、 前 記受信手段により受信された暗号化されていない前記フレーム数が異なる場合、 前記初期化パルスを生成する
ことを特徴とする請求の範囲第 1 6項に記載の映像信号処理装置。
1 8 . 暗号化されている前記映像信号と前記第 1のフレーム数を送信してきた 相手側に、 前記初期化パルスを送信する送信手段を
さらに備えることを特徴とする請求の範囲第 1 6項に記載の映像信号処理装置。
1 9 . 映像信号を処理する映像信号処理装置の映像信号処理方法において、 暗号化されていない前記映像信号のフレーム数を表す第 1のフレーム数、 喑号 化されている前記映像信号、 および暗号化されている前記第 1のフレーム数を受 信する受信ステップと、 前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とする映像信号処理方法。 .
2 0 . 映像信号を処理するプログラムであって、
暗号化されていない前記映像信号のフレーム数を表す第 1のフレーム数、 暗号 化されている前記映像信号、 および暗号化されている前記第 1のフレーム数を受 信する受信ステップと、
前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
ことを特徴とするコンピュータが読み取り可能なプログラムが記録されている 記録媒体。
2 1 . 映像信号を処理するプログラムであって、 暗号化されていない前記映像信号のフレーム数を表す第 1のフレーム数、 暗号 化されている前記映像信号、 および暗号化されている前記第 1のフレーム数を受 信する受信ステップと、
前記受信ステップの処理により受信された、 暗号化されている前記第 1のフレ ーム数と、 暗号化されている前記映像信号を数値列に基づいて復号する復号ステ ップと、
前記復号ステップの処理により、 暗号化されている前記第 1のフレーム数を復 号して生成された、 受信側のフレーム数を表わす第 2のフレーム数と、 前記受信 ステップの処理により受信された暗号化されていない前記第 1のフレーム数に基 づいて、 初期化パルスを生成する生成ステップとを含み、
前記復号ステップの処理は、 前記生成ステップの処理により生成された前記初 期化パルスに基づいて、 前記数値列を初期化する
処理をコンピュータに実行させることを特徴とするプログラム。
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