WO2004008512A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2004008512A1
WO2004008512A1 PCT/JP2003/008736 JP0308736W WO2004008512A1 WO 2004008512 A1 WO2004008512 A1 WO 2004008512A1 JP 0308736 W JP0308736 W JP 0308736W WO 2004008512 A1 WO2004008512 A1 WO 2004008512A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode
semiconductor device
film
semiconductor
Prior art date
Application number
PCT/JP2003/008736
Other languages
English (en)
French (fr)
Inventor
Osamu Kusumoto
Makoto Kitabatake
Kunimasa Takahashi
Kenya Yamashita
Ryoko Miyanaga
Masao Uchida
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to EP03764156A priority Critical patent/EP1450394B1/en
Priority to US10/494,705 priority patent/US7507999B2/en
Priority to DE60325690T priority patent/DE60325690D1/de
Publication of WO2004008512A1 publication Critical patent/WO2004008512A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7725—Field effect transistors with delta-doped channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Definitions

  • the present invention relates to a semiconductor device formed using a compound semiconductor layer, and more particularly to a semiconductor device suitable for applications such as high breakdown voltage and large current, and a method of manufacturing the same.
  • power devices are semiconductor devices that pass a large current at high voltage resistance and are desired to have low loss.
  • Si silicon
  • compound semiconductors with wide band gaps such as silicon carbide (SiC)
  • SiC silicon carbide
  • silicon carbide semiconductors have a breakdown electric field one digit higher than that of silicon, and therefore can maintain relatively high reverse withstand voltage even if the depletion layer of the PN junction or Schottky junction is narrow. Therefore, it is expected to be a material for power devices with low on-resistance, high breakdown voltage, and low loss, because the thickness of the semiconductor layer can be reduced and the doping concentration can be increased.
  • FIG. 2 is a cross-sectional view of a double injection type, storage type MISFET (ACCUFET) using i C.
  • this conventional storage type MISFET is epitaxially grown on a low resistance SiC substrate 1001 and an SiC substrate 1001, and the SiC substrate 1001 is also P-type well region 1 003 formed by selective ion implantation on the surface region of high-resistance high-resistance Si C layer 1 002 and high-resistance Si C layer 1 002, p-type well region 1 003 (A storage channel layer 1 004 having five doped layers and a portion of the storage channel layer 1 004 formed on the surface region of the multiple layer and formed by alternately stacking a large number of high concentration (5 doped layers and an undoped layer) High concentration n-type formed by ion implantation And source region 1 006 containing impurities.
  • a gate insulating film 1 008 is formed straddling a part of the storage channel layer 100 4 and the source region 1 006, and a gate electrode 1 0 10 is formed on the gate insulating film 1 008. It is formed. A portion of source region 1006 is removed to form a recess, and a portion of well region 1003 is exposed at the bottom of the recess. A contact layer 1005 containing a high concentration of p-type impurities is formed on the bottom of the recess, and a source electrode 1001 is filled on the contact layer 1005 and extends over the source region 1006. 1 is provided. The source electrode 101 is in ohmic contact with the resource region 1006 and the contact layer 1005 by heat treatment. Furthermore, on the back surface of the SiC substrate 1001, there is formed a drain electrode 102 which is in static contact with the Si substrate 1001.
  • n-type dopant preparative concentration of the high-resistance S i C layer 1 002 is made from the normal 1 X 1 0 15 c m_ 3 3 X 1 0 16 cm- 3 or so.
  • the dopant concentration depends on the desired breakdown voltage, that is, the higher the desired breakdown voltage, the higher the concentration.
  • the impurity concentration of the accumulation type channel layer 1008 is high to some extent, the channel resistance becomes low, but in this case, the depletion layer on the surface of the high resistance Si C layer 1 002 does not spread, and the breakdown voltage decreases. That is, there is a trade-off between high withstand voltage and low loss, and therefore the concentration of the storage channel layer can not be increased.
  • nickel is often used for the n-type silicon carbide semiconductor ohmic electrode, and heat treatment at 900 ° C. or higher in an inert gas atmosphere such as argon or nitrogen. Is formed to form nickel silicide (Ni 2 Si), which contributes to the reduction of contact resistance.
  • the contact resistance of the ceramic electrode changes greatly depending on the doping concentration of silicon carbide, and it is described that it is difficult to obtain the ceramic electrode at a doping concentration of 10 17 cm -3 or less. Therefore, an n-type source region having an n-type impurity concentration of about 1 ⁇ 10 19 cm ⁇ 3 is formed.
  • Contact layer 1 005 which is a high concentration P-type layer, is a portion for applying a bias to the well region 1 003. Therefore, the source electrode 1 0 1 1 is a contact layer 1 00 It is necessary to be in direct contact with 5. Therefore, in this example, a recess is formed in the source region 1 0 0 6 and a source electrode 1 0 0 1 1 is formed along the wall surface of the recess so that the source electrode 1 0 0 5 is formed. The voltage is applied directly from 1 1.
  • Silicon carbide has high bonding energy between carbon and silicon, and recovery is difficult if crystal defects are caused by ion implantation.
  • the implantation dose is large, and in particular defects become a problem. For this reason, it is necessary to keep the substrate at a high temperature of 500 ° C. or higher to carry out ion implantation, and to make the temperature of the activated aniline after the implantation a high temperature of 140 ° C. or higher. There is a problem that the cost is high.
  • An object of the present invention is to realize a high breakdown voltage, low loss semiconductor device while keeping the contact resistance of the source electrode low without forming the source region by ion implantation.
  • a semiconductor device includes: a substrate; an active region made of a compound semiconductor provided on the substrate, and at least one first semiconductor layer functioning as a carrier travel region; and the first semiconductor layer And an active region formed by alternately laminating at least two second semiconductor layers including a carrier impurity having a concentration higher than that of the first semiconductor layer and being thinner than the first semiconductor layer, and from the surface of the active region And at least one electrode made of a conductive material which penetrates into the active region and contacts at least the second semiconductor layers.
  • the device further includes a gate insulating film provided on the active region, and a gate electrode provided on the gate insulating film, wherein the at least one electrode is at least one of a source electrode and a drain electrode.
  • the semiconductor device functions as a MISFET. In that case, it can also function as a storage-type M I S F E T.
  • the semiconductor device further comprises a Schottky gate electrode provided on the active region, and the at least one electrode is a source electrode and a drain electrode provided so as to sandwich the gate electrode, the semiconductor The device acts as a MESFET.
  • the semiconductor device further includes a Schottky gate electrode in Schottky contact with the active region, and in the case where the electrode is a single ohmic electrode, the semiconductor device functions as a lateral Schottky diode.
  • the compound semiconductor layer is a SiC layer
  • the at least one electrode is preferably made of a conductor material containing at least nickel.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device in which a part of a semiconductor layer provided on a substrate is used as an active region, and at least one first semiconductor layer is formed on the substrate.
  • An active region is formed by alternately laminating at least two second semiconductor layers including a carrier impurity having a higher concentration than the first semiconductor layer and having a film thickness thinner than the first semiconductor layer.
  • the compound semiconductor can be used to reduce the manufacturing cost of semiconductor devices with high performance such as high power and high breakdown voltage.
  • the electrode and the at least second semiconductor layers be in ohmic contact with each other.
  • the conductor film is a film containing at least nickel, and in the step (c), the heat treatment is preferably performed at a high temperature of 600 ° C. or more in an inert gas atmosphere.
  • FIG. 1 is a cross-sectional view of a double injection type, storage type M I S F E T (A C C U F E T) using S i C according to the first embodiment of the present invention.
  • FIG. 6 is a partial band diagram illustrating the shape of the conduction band edge along the line;
  • FIGS. 3 (a) to 3 (f) are cross-sectional views showing the manufacturing steps of the semiconductor device of the first embodiment.
  • FIG. 4 is a cross-sectional view showing a structure of a trench M I S F E T which is a semiconductor device of a second embodiment of the present invention.
  • 5 (a) to 5 (f) are cross-sectional views showing the manufacturing steps of the semiconductor device of the second embodiment.
  • FIG. 6 is a cross-sectional view showing a schematic structure of a horizontal n-channel M I S F E T T of the third embodiment.
  • FIG. 7 is a cross-sectional view showing a structure of ACCUFET according to a fourth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a schematic structure of a Schottky diode which is a power semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a schematic structure of a power semiconductor device MESF according to a sixth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a semiconductor device (semiconductor integrated circuit device) according to a seventh embodiment of the present invention.
  • FIGS. 12 (a) and 12 (b) are cross-sectional views showing the steps from the formation of an insulating film to the formation of an electrode or a conductor film of each element in the manufacturing steps of the semiconductor device of the eighth embodiment.
  • 3 (a) and (b) are cross-sectional views showing the steps from the formation of the upper electrode of the capacitor to the formation of the contact hole in the conductor of each element in the process of manufacturing the semiconductor device of the eighth embodiment. is there.
  • FIG. 14 is a SEM picture showing the structure of the source electrode and the underlying Si C layer formed in the step shown in FIG. 3 (e).
  • FIG. 15 is a cross-sectional view of a conventional double injection type storage-type M I S F E T (A C C U F E T) using S i C.
  • FIG. 16 is a diagram showing I-V characteristic data of double injection type and storage type M I S F E T (A C C U F E T) using S i C according to the first embodiment of the present invention.
  • FIG. 17 is a diagram showing I-V characteristic data of a double injection type, storage type M ACFT (ACCUFT) using a conventional structure of SiC. Best embodiment
  • FIG. 1 is a cross-sectional view of a double injection-type, storage-type M I S F E T (A C C U F E T) using S i C according to the first embodiment of the present invention.
  • the storage type MISFET of the first embodiment is epitaxially grown on a low resistance SiC substrate 101 and an SiC substrate 101.
  • a high resistance SiC layer 102 having a resistance higher than 1 and a P type well region 103 formed by selective ion implantation on the surface region of the high resistance SiC layer 102;
  • Territory N-type storage channel layer 104 having multiple ⁇ 5 doped layers (active regions) formed in the surface region of region 103 and a high concentration of p-type impurity implanted into well region 103 Provided with the contact layer 1 05.
  • a gate insulating film 108 is formed on the storage channel layer 104, and a gate electrode 110 is formed on the gate insulating film 108.
  • a drain electrode 112 that is in atomic contact with the Si substrate 101.
  • the storage channel layer 104 is, as shown enlarged in the lower part of FIG. 1, an approximately 40 nm thick single layer 104 b (first semiconductor layer) made of undoped SiC single crystal; Layers of n-type impurities with a peak concentration of 5 ⁇ 10 17 cm- 3 and a thickness of about 10 nm (5 double layers 1 04 a (second semiconductor layer) are alternately laminated in two cycles. Furthermore, it has a structure in which an approximately 40 nm thick and single layer 104 b is stacked on top of that and (5 double layer 104 a is formed into an undoped layer 104 b by quantum effect. Such a thin layer is formed so thin as to allow penetration of the carrier.
  • the feature of the present embodiment is that the source electrode 1 1 enters the storage channel layer 1 04 and the contact layer 1 05 by reaction with S i C and directly contacts the contact layer 10 5 The point is that 1 is provided. Then, conventionally, a source region which is formed by implanting a high concentration impurity into the storage channel layer 104 is not formed.
  • the source electrode 1 1 1 is formed of a nickel silicide layer in which a nickel film is sequentially formed on the storage channel layer 104 and then nickel is reacted with SiC by heat treatment. During this heat treatment, mainly nickel diffuses into the storage channel layer 104 and the contact layer 105 by diffusion, so that the source electrode 1 1 1 is formed of ⁇ 5 dopant layers in the storage channel layer 104. In addition to being substantially in contact with a, contact layer 105 is also substantially in contact with a. The depth to which nickel penetrates after heat treatment is the thickness of the first nickel film and It can be controlled by heat treatment conditions.
  • FIG. 6 is a partial band diagram showing the shape of the conduction band end.
  • Fig. 2 (a) particularly high electron mobility can be obtained in the single layer because impurity ion scattering in the undoped layer is reduced.
  • FIG. 2 (b) the conduction band edge of the entire active region is indicated by a broken line in FIG. 2 ((5 conduction band edge of the doped layer and conduction band edge of the undoped layer are connected.
  • the quantum effect causes a quantum level to be generated in the (5 doped layer 1 04 a, and the wave function of the localized electron in the (5 doped layer 1 04 a becomes broadened to some extent.
  • the potential of the multiple (5 doped layer is increased, and the quantum effect is If electrons spread from the 5 doped layer 104 a to the undoped layer 104 b, electrons are constantly supplied to the ⁇ 5 doped layer 104 a and the undoped layer 104 b. Since the electrons flow through the undoped layer 104 b with low impurity concentration, the impurity ion scattering can be reduced. On the other hand, in the off state, the entire multiple 6 doped layer is depleted, and no electrons exist in the storage channel layer 104. Therefore, the undoped layer 10 4 b with a low impurity concentration is obtained.
  • the breakdown voltage is specified by the above, and a high breakdown voltage value can be obtained in the entire accumulation channel layer 104. Therefore, a configuration is made such that a large current flows between the source and drain using the accumulation channel layer 104. It is possible to simultaneously achieve high channel mobility and high breakdown voltage in the ACCUFET, and, naturally, in the state where the entire storage channel layer is depleted, it is possible to obtain the undoped layer and the drain layer. Since the carrier does not exist in the layer, high pressure resistance is exhibited.This function and effect are described in Japanese Patent Application No. 2 0 0 2-5 0 4 5 6, Japanese Patent No. 2 0 0 1-5 6 6 1 9 Listed in No. 3 etc. It is as you are.
  • the manufacturing process can be simplified.
  • S i C is a very hard material, and it is necessary to perform ion implantation with high energy and by changing the implantation energy in multiple stages, which requires a great deal of labor, but according to this embodiment resource region formation of It is possible to omit the ion implantation step to simplify the manufacturing process and reduce the manufacturing cost.
  • a bias can be supplied from the source electrode 11 1 to the well region 103 via the contact region 105.
  • S i C is a very hard material, and etching requires a great deal of time, but according to this embodiment, the etching step for forming the source electrode can be omitted, and the manufacturing process can be simplified and the manufacturing cost can be reduced. It can be reduced.
  • the semiconductor device of the present embodiment unlike the conventional semiconductor device shown in FIG. 15, from the source electrode 11 1 directly to the source region, without passing through the source region. Because the carrier is supplied, there is no problem in the operation of the semiconductor device. Rather, the on-resistance can be further reduced.
  • FIGS. 3 (a) to 3 (f) are cross-sectional views showing the manufacturing steps of the semiconductor device of the first embodiment.
  • the dopant concentration of the high resistance Si C layer 102 is in the range of 1 ⁇ 10 15 cm- 3 to 11 1 O ie cm 3 , thickness It is desirable for the length to be 10 ⁇ m or more.
  • ions of aluminum (AI) or boron (B), which are p-type impurities, are implanted into a part of the high resistance SiC layer 102 to form a well region 103.
  • a silicon oxide film (not shown) having a thickness of about 3 m serving as an implantation mask is deposited on the high resistance Si C layer 102 by CVD or the like. For photolithography and dry etching Therefore, the portion of the silicon oxide film where the metal region 103 is to be formed is opened. Thereafter, AI or B ion implantation is performed with the substrate temperature kept at a high temperature of 500 ° C.
  • Dopant Bok concentration Ueru region 1 03 is generally in the range of approximately 1 X 1 0 17 cm- 3 ⁇ 1 X 1 0 18 c m_ 3, its depth so as not to pinch off a 1 m before and after.
  • a high concentration P-type impurity (AI or B) is ion-implanted on the surface of the well region 103 to form a p + -type contact region 1 Form 0 5
  • the thickness of the contact region 105 is around 300 nm, and the doping concentration is 1 ⁇ 10 1 ⁇ cm 3 or more.
  • the ion implantation at this time is performed in the same manner as in the well region 103.
  • an activation amino acid is carried out at about 170 ° C. for about 30 minutes in an inert gas such as argon.
  • multiple ⁇ dopants serving as the channel of the MISFET are formed on each surface of the high resistance Si C layer 102, the ring region 103 and the contact region 105.
  • Layer 1 04 X is formed. Multiplexed 5 layer 1 04 X is a 40 nm thick undoped layer 1 04 b (first semiconductor layer) and n type dopant peak concentration 1 x 10 18 cm 3 and 10 nm thick ⁇ 5 doped layers 104 a (second semiconductor layers) are alternately stacked for two cycles, and further, an undoped layer 104 b with a thickness of 40 nm is stacked thereon.
  • the crystal growth apparatus and crystal growth method disclosed in Patent Application Nos. 2001-5661193 are used. That is, a SiC substrate is placed in a thermal CVD reactor, hydrogen and argon are flowed as dilution gases, and propane gas and silane gas are introduced into the reactor as source gases. The pressure in the growth furnace is maintained at 0.0933 MP a, and the substrate temperature is controlled at 1 600 ° C. In this state, a 40 nm thick undoped layer is epitaxially grown. In addition to the above-mentioned dilution gas and source gas, nitrogen is supplied as a doping gas in the form of pulses to the growth reactor for the formation of the doped layer.
  • the ⁇ 5 doped layer 1 04 a with a thickness of 1 O nm is epitaxially grown.
  • the dopant concentration is controlled by adjusting the pulse on / off time width of the pulse valve and the duty ratio. In this way, three layers of — Alternately depositing a copper layer 104 b and two ⁇ -doped layers 104 a to form a multiple (5-doped layer 104 X).
  • a silicon oxide film 108 X is formed by thermally oxidizing the surface of the multiple ⁇ 5 doped layer 104 X (undoped layer 104 b).
  • a SiC substrate is placed in a quartz tube, and the published oxygen is introduced into the quartz tube at a flow rate of 2.5 (I in), and the substrate temperature is maintained at 110 ° C. for 3 hours.
  • a thermal oxide film having a thickness of about 40 nm is formed.
  • a drain electrode 112 made of a nickel film having a thickness of 200 nm is formed by vapor deposition.
  • the heat treatment of the drain electrode 12 is performed after forming the source electrode later.
  • a resist film (not shown) is formed on the silicon oxide film 108 X to form a region for forming a source electrode by photolithography.
  • the silicon oxide film 108 X is patterned by hydrofluoric acid etching to form a gate insulating film 108 surrounding a region in which a source electrode is to be formed.
  • a nickel film (Ni film) having a thickness of 200 nm is sequentially deposited on the substrate by vacuum evaporation or the like while leaving the resist film, and then lift-off is performed to form a nickel film 1 1 1 x Leave.
  • the Ni film 111 X is subjected to a heat treatment under the conditions of a temperature of 100 ° C. for 2 minutes in an inert gas atmosphere such as nitrogen. During this heat treatment, mutual diffusion and reaction of nickel (Ni) and silicon carbide (Sic) occur to form a source electrode 111 made mainly of nickel silicide. Then, a portion of the multiple source layer 104 X that is not taken into the source electrode 111 is the accumulation channel layer 104.
  • FIG. 14 is an SEM photograph showing the structure of the source electrode formed in the step shown in FIG. 3 (e) and the underlying Si C layer. As shown in the figure, it can be seen that the source electrode penetrates from the surface of the substrate to a portion about 200 nm deep. In the sample for which this SEM photograph was made, since the thickness of the multiple ⁇ -doped layer 104 X in this embodiment is 140 nm in the multiple (5 doped layer is not formed, It is sufficiently possible to bring the source electrode 1 1 1 made of silicon into contact with the contact area 1 0 5 It turns out that it is
  • an aluminum film is deposited on the substrate by vapor deposition, and then the aluminum film is patterned by photo lithography and wet etching to form a gate insulating film.
  • the gate electrode 110 is formed on the surface 108.
  • the following processing is required. First, an implantation mask made of a silicon oxide film or the like in which a region other than the region for implanting n-type impurity ions is covered and a region for implanting n-type impurity ions is opened is formed on the substrate. Heat to a temperature of 800 ° C and perform ion implantation of nitrogen ions (N +) etc.
  • first ion implantation conditions are an acceleration voltage 1 80 ke V, a dose of 1 5 xl 0 14 atoms -.
  • second ion implantation conditions are an acceleration voltage 1 30 ke V, a dose Amount 1 x 1 0 1 "atoms ⁇ cm- 2 and the conditions for the third ion implantation are acceleration voltage 1 10 10 ke V, dose amount 5 1 0 , 3 atoms ⁇ c m _ 2 , 4 th ion
  • the implantation conditions are an acceleration voltage of 100 ke V and a dose of 8 ⁇ 10 13 atoms ⁇ cm- 2 and the conditions of the fifth ion implantation are an acceleration voltage of 60 ke V and a dose of 6 ⁇ 10 13 atoms' cm -.
  • 6th ion implantation conditions are an acceleration voltage 3 0 ke V, a dose of 5 x 1 0 13 atoms ⁇ cm- 2 the depth of the ion implantation is about 0.5 3 ⁇ m.
  • the ion implantation process in this conventional manufacturing process also has the following problems. That is, when forming the opening in the implantation mask made of a silicon oxide film or the like, the underlying SiC layer is also etched slightly, so that only the source region is recessed to form a step in the source region. Then, the electric field may be concentrated on the gate oxide film on such a step, and the breakdown voltage may drop.
  • FIG. 16 is a diagram showing measurement results of drain current (Id) -drain voltage (Vd) characteristics (1 characteristic) of an ACCUFET formed using the manufacturing method of the present embodiment.
  • the data shown in FIG. 16 is a sample of a double injection type, storage type MISFET (AC CU FET) having a gate length of 2 m and a total gate width of 1.2 mm using the manufacturing method of this embodiment. It is obtained by making a prototype and measuring its characteristics. The distance between adjacent P-type well regions in the sample ACCUFET is 5 m.
  • the MOS operation was certainly confirmed.
  • FIG. 17 is a diagram showing the measurement results of the I-V characteristics of the double injection type, storage type M ACFT (A C C U F E T) of the conventional structure.
  • the difference between the manufacturing process of the conventional A.sub.C.sub.C.sub.C U.sub.FT and the manufacturing process of the A.sub.C.sub.C F.sub.E.sub .-- T in this embodiment is only the presence or absence of the formation of the source region by ion implantation, and the other two processes are the same. Then, as can be seen by comparing FIG. 16 and FIG. 17, there is no significant change in the value of the drain current of the ACCUFET even without formation of the source region by ion implantation as in this embodiment, and provided directly in the channel. There was no increase in contact resistance between the source electrode and the channel.
  • the breakdown voltage between the source and drain in the OFF state of the ACCUFET of this embodiment was 600 V.
  • the storage channel layer 104 is formed of a multiple ⁇ 5 doped layer 1 04 X formed by laminating an extremely thin doped layer 1 04 a and a relatively thick undoped layer 1 04 b. It is done. Therefore, in the storage channel layer 104, the carriers exuded from the (5 doped layer 1 04 a travel through the undoped layer 1 04 b with high crystallinity and little impurity ion scattering due to quantum effects etc. Storage channel layer 104 is obtained.
  • the source electrode 1 1 1 substantially contacts only the ⁇ 5 doped layer 1 04 a of the storage channel layer 1 04 but not the undoped layer 1 04 b
  • the S-doped layer 1 04 a Since carriers are supplied to the layer 104 b, a sufficiently high drain current can be obtained.
  • the impurity concentration of the channel layer is low, so even if the source electrode is brought into direct contact with the channel layer, it does not form an ohmic contact, but in the present invention, the S doped layer has high impurity concentration.
  • the source electrode can be in ohmic contact with the S-doped layer.
  • Carrier is supplied from (5 layers to 1 layer).
  • FIG. 4 is a cross-sectional view showing a structure of a trench M I S F E T which is a semiconductor device of a second embodiment of the present invention.
  • the trench MISFET according to the second embodiment is epitaxially grown on a low resistance SiC substrate 201 and an SiC substrate 201, and the SiC substrate 201 is formed.
  • a P-type base layer 203 formed by selective ion implantation in the surface region of the high-resistance SiC layer 202; It has a multiple (5 doped layer (active region) formed along the wall surface of the trench which penetrates a part of the p-type base layer 2 0 3 and reaches the high resistance Si c layer 2 0 2
  • An n-type channel layer 204 and a contact region 205 formed by implanting a high concentration p-type impurity into the p base layer 203 are also provided.
  • a gate insulating film 2 0 8 is formed on top of the gate insulating film 2 0 8, and a gate electrode 2 10 0 is formed on the gate insulating film 2 0 8. Furthermore, the back surface of the Si C substrate 2 0 1 On the S i substrate 2 0 1 substantially Mikku drain electrodes 2 1 2 in contact is formed.
  • the channel layer 24 is an undoped layer (low concentration layer) 24 of about 40 nm in thickness made of undoped Si single crystal, and an n-type impurity.
  • the structure is a laminated structure of 40 nm and 250 nm.
  • the n-type doped layer 2 0 4 a is formed as thin as possible to allow the carrier to penetrate to the 1st and 2 nd layers 2 0 4 b by the quantum effect.
  • Such ⁇ -doping layers are described in the patent application 200 1-5 6 6 1 9 It is obtained using the crystal growth apparatus and crystal growth method disclosed in the specification and drawings of No. 3. The action and effect of having this multiple ⁇ 5 doped layer are as described in Japanese Patent Application No. 2 0 2 0 5 0 4 5 6 or the like.
  • the feature of the present embodiment is that the source electrode 2 intrudes into the channel layer 24 and the contact region 205 by reaction with S i C and directly contacts the contact region 2 0 5 11 is the point provided. And, conventionally, the source region which has been formed by implanting a high concentration impurity into the channel layer 24 and the p-type base layer 203 is not formed.
  • the source electrode 21 1 is formed of a nickel silicide layer and an aluminum alloy layer in which nickel and SiC react with each other by heat treatment. It is configured.
  • the source electrode 2 1 1 is formed by: ⁇ 5 doped layer 2 in the channel layer 2 0 4 In addition to being substantially in contact with 0 4 a, it is also in contact with contact region 2 0 5.
  • the manufacturing process can be simplified.
  • S i C is a very hard material, and it is necessary to perform ion implantation with high energy and by changing the implantation energy in multiple stages, which requires a great deal of labor, but according to this embodiment resource region formation
  • the ion implantation step for the ion implantation can be omitted, and the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • a bias can be supplied from the source electrode 21 1 to the base layer 23 via the contact region 205.
  • S i C is a very hard material, and etching requires a great deal of work, but according to this embodiment, the etching step for forming the source electrode can be omitted, and the manufacturing process can be simplified and the manufacturing cost can be reduced. It is possible to reduce wrinkles.
  • 5 (a) to 5 (f) are cross-sectional views showing the manufacturing steps of the semiconductor device of the second embodiment.
  • a plane inclined by 8 ° in the ⁇ 1 1-2 0> direction from the (0 0 0 1) plane ((0 0 0 1) off-plane) Si C substrate 201 is prepared with doping concentration of n-type impurity (nitrogen) of about 1 ⁇ 10 18 cm- 3 to 5 10 19 cm 3 , and epitaxial growth of high resistance Si C layer 202 is performed.
  • n-type impurity nitrogen
  • Si C substrate 201 for example, using silane and propane as source gases, hydrogen as a carrier gas, and nitrogen gas as a dopant gas, the impurity having a concentration lower than that of the SiC substrate 201 by thermal CVD.
  • a high resistance SiC layer 202 containing (dopant) is epitaxially grown.
  • the dopant concentration of the high resistance Si C layer 202 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 16 cm 3.
  • the thickness is preferably 10 ⁇ m or more.
  • a p-type base layer 203 is epitaxially grown by thermal CV D using silane and propane as source gases, hydrogen as a carrier gas, and trimethylaluminum (TMA) as a dopant gas.
  • TMA trimethylaluminum
  • the dopant concentration in the base layer 203 be approximately 2 ⁇ 10 17 cm 3 and the thickness be approximately 2 / m.
  • ion implantation of p-type impurity (Al) or boron (B) is performed on part of the base layer 203 to form a high-concentration p-type contact region.
  • Form 205 In order to form the contact region 205, first, a silicon oxide film (not shown) having a thickness of about 3 j! M to be an injection mask is deposited on the base layer 203 by a CVD method or the like. A portion of the silicon oxide film to form the contact region 205 is opened by lithography and dry etching. Thereafter, in order to reduce implantation defects, AI or B ion implantation is performed with the substrate temperature maintained at a high temperature of 500 ° C.
  • the depth of the contact region 205 is about 300 nm, and the dopant concentration is preferably about 1 ⁇ 10 18 cm ⁇ 3 .
  • a trench 206 which penetrates the base layer 203 and reaches the high resistance Si C layer 202 is formed by reactive ion etching (RIE).
  • multiple 5-doped layers 204 X serving as the channel of the MISFET are formed along the wall surfaces of the trenches 206, that is, on the surfaces of the high resistance Si C layer 202, the base layer 203 and the contact region 205.
  • Multiple (5-doped layer 204 X) is a 40 nm thick undoped layer 204 b and an n-type dopant peak concentration of 1 ⁇ 10 18 cm 3 and a 1 O nm thick ⁇ -doped layer 204 a It has a structure in which two cycles of alternating cycles are alternately laminated, and further a 40 nm thick undoped layer 204b is laminated thereon.
  • a crystal growth apparatus and a crystal growth method disclosed in the specification and drawings of Patent Application Nos. 2001 to 566193 are used. That is, a SiC substrate is placed in a thermal CVD reactor, hydrogen and argon are flowed as dilution gases, and propane gas and silane gas are introduced into the reactor as source gases. The pressure in the growth furnace is maintained at 0.993 M Pa, and the substrate temperature is controlled at 1 600 ° C. In this state, an epitaxial layer 204 b of 40 nm in thickness is epitaxially grown. In addition to the above-mentioned dilution gas and source gas, nitrogen is supplied as a doping gas in the form of pulses to the growth reactor in order to form the doped layer.
  • an epitaxial layer 20 4 a of 1 O n m thick is epitaxially grown.
  • the dopant concentration is controlled by adjusting the pulse valve on / off time width and the duty ratio.
  • the surface of the multiple (S-doped layer 204 X (and-doped layer 204 b)) is oxidized to form a silicon oxide film 208 X.
  • a SiC substrate is placed in the quartz tube, and the published oxygen is introduced into the quartz tube at a flow rate of 2.5 (I in), and the substrate temperature is maintained at 1100 ° C. for 3 hours By oxidation, a thermal oxide film of about 40 nm in thickness is formed.
  • a gate electrode 210 is formed on the silicon oxide film 208 X.
  • disilane and hydrogen as source gases dopant gas by LP CV D method.
  • the polysilicon film is patterned by photolithography and dry etching to fill the trenches 206 Form a contact electrode 210.
  • a drain electrode 212 made of a 200 nm thick nickel film is formed on the back surface of the SiC substrate 201 by a vapor deposition method.
  • the heat treatment of the drain electrode 22 is performed after the formation of the source electrode later.
  • a resist film (not shown) in which a region for forming a source electrode is opened on the silicon oxide film 20 8 X by photolithography.
  • the silicon oxide film 208 X is patterned by hydrofluoric acid etching to form a gate insulating film 208.
  • a 200 nm thick nickel film (N i film) is sequentially deposited on the substrate by vacuum evaporation or the like until the resist film is left, and then the Ni film 21 1 X is left by liftoff.
  • the Ni film 21 1 X is heat-treated under conditions of a temperature of 1000 ° C. for 2 minutes in an inert gas atmosphere such as nitrogen. During this heat treatment, mutual diffusion and reaction of nickel (N i) and silicon carbide (S i C) occur to form a source electrode 21 1 mainly made of nickel silicide. Then, a portion of the multiple ⁇ doped layer 204 X which is not taken into the source electrode 21 1 is the channel layer 204. At this time, at the same time, the nickel film on the back surface of the SiC substrate 201 also becomes nickel silicide and a drain electrode 212 is formed.
  • an inert gas atmosphere such as nitrogen.
  • a trench MISFET with a gate length of 2 / m and a total gate width of 2.1 mm was fabricated on the basis of the manufacturing method of this embodiment, and its characteristics were measured. Gate voltage 5 V, drain and source voltage The characteristic of a drain current of 9.5 mA at 2 V was obtained. This value is about the same drain current as the conventional trench type M I S F E T that forms a resource region by ion implantation. In addition, the breakdown voltage between the source and drain in the off state was 600 V.
  • the channel layer 204 is formed of a multiple ⁇ double layer 204 X formed by laminating an ultrathin double layer 204 a and a relatively thick double layer 204 b. ing. Therefore, in the channel layer 204, The carrier layer exuded from the ⁇ -doped layer 204 a travels through the undoped layer 204 b with high crystallinity and less impurity ion scattering, so that a channel layer 214 with high channel mobility is obtained. can get.
  • the source electrode 21 1 is substantially in ohmic contact with only the ⁇ -doped layer 2 0 4 a of the channel layer 2 0 4, and is in ohmic contact with the undoped layer 2 0 4 b.
  • the carrier is supplied from the (5) doped layer 204a to the undoped layer 204b, a sufficiently high drain current can be obtained.
  • FIG. 6 is a cross-sectional view showing a schematic structure of a horizontal p-channel type MISFET of the third embodiment. As shown in the figure, an average concentration of about 1 is obtained on an n-type Si C substrate 301 doped with nitrogen (n-type impurity) at a concentration of 1 ⁇ 10 18 atoms cm ⁇ 3. x
  • Three p-type doped layers with a thickness of about 10 nm including 1 x 10 18 atoms ⁇ cm- 3 ) aluminum (5 doped layers 3 04 a, undoped Si It is constructed by alternately laminating four undoped layers 3 0 4 b of about 4 O nm in thickness made of C single crystal, and the p-type doped layer 3 0 4 a is formed by an AND process by quantum effect. Since the layer is formed thin enough to allow carrier penetration into layer 304b, the effect as described in Japanese Patent Application No. 2 0 0 2-5 0 0 4 5 6 can be exhibited. it can.
  • a source region and a drain region such as the MISFET (see FIG. 1 of the same document) disclosed in Japanese Patent Application No. 2 0 5 0 5 5 6 are provided.
  • the source region and the drain region are formed.
  • the Ni film is formed in the region where the source electrode and the drain electrode are to be formed on the substrate without performing the ion implantation process, and the Ni is diffused into the substrate by the heat treatment of the Ni film.
  • the source electrode and drain electrode made of alloy film are formed.
  • FIG. 7 is a cross-sectional view showing the structure of an ACCUFET according to a fourth embodiment of the present invention.
  • a P-type Si C substrate 401 doped with aluminum (p-type impurity) at a concentration of 1 ⁇ 10 18 atoms cm ⁇ 3
  • an average concentration of approximately 1 ⁇ 1 0 1 7 atoms ⁇ cm- 3 aluminum doped p-type lower region 402 and lower region 402 formed on average region approximately 1 x 1 0 1 7 atoms ⁇ cm _ 3
  • Gate insulating film consisting of N-type multiple S doped layer 40 4 (active region) doped with nitrogen and SiO 2 formed on multiple (5 doped layer 40 4
  • a gate electrode comprising a Ni alloy film formed on the gate insulating film and a Ni alloy in contact with the multiple ⁇ -doped layer and the lower region;
  • a source electrode 4 1 1 a and a drain electrode 4 1 1 b made of a film, and a back surface electrode 4 1 2 made of an
  • the thickness of the multiple (5-doped layer 404) containing nitrogen at a high concentration is approximately 1
  • the thickness of the multiple (5-doped layer 404) containing nitrogen at a high concentration is approximately 1
  • the thickness of the multiple (5-doped layer 404) containing nitrogen at a high concentration is approximately 1
  • the undoped layers 404 b are alternately stacked.
  • 55 doped layer 404 a is formed thin enough to allow penetration of the carrier to undoped layer 404 b by quantum effect, so that Japanese Patent Application No. 2 0 0 2 — 5 0 0
  • the effects as described in 4 5 6 can be exhibited.
  • a quantum level generates a quantum level in the ⁇ 5 doped layer 4 0 4 a due to the quantum effect, and the wave function of local electrons in the ⁇ 5 doped layer 4 0 4 a has a certain extent of spread.
  • the electrons are distributed not only in the ⁇ -doped layer 404 a but also in the undoped layer 404 b.
  • the breakdown voltage is determined by the layer 404b, and a high breakdown voltage value can be obtained over the entire multiple layer 54. Therefore, the source using the multiple layer ⁇ 54> is used. In ACCUFETs configured to carry large currents between drains, high And channel mobility, it is possible to realize a high breakdown voltage simultaneously.
  • the ACCUFET of this embodiment is provided with a source region and drain region as in the ACCUFET disclosed in Japanese Patent Application No. 2 0 5 0 5 5 6 (see FIG. 7 of the same document). It is not done. Then, the source electrode 4 1 1 a and the drain electrode 4 1 1 b intrude into the substrate to form a substantially ohmic contact with the 5 drain layer 4 0 4 a. Similar to the embodiment, it is possible to exhibit the effect that the ion implantation step for forming the source region and the like is unnecessary.
  • a Ni film is formed in a region where a source electrode and a drain electrode are to be formed on the substrate without performing the ion implantation step, and the Ni is diffused into the substrate by the heat treatment of the Ni film to form a nickel alloy film.
  • Source electrode consisting of Form a source electrode.
  • the present invention by applying the present invention to a lateral ACCUFET having a channel layer composed of multiple (five-doped layers), the ion implantation process for forming the source region and the drain region can be omitted.
  • the fifth embodiment can reduce the manufacturing cost.
  • FIG. 8 is a cross-sectional view showing a schematic structure of a Schottky diode which is a power semiconductor device according to a fifth embodiment.
  • the SiC substrate 501 which is an n-type SiC substrate having an off surface as the main surface, as described in the first embodiment.
  • the method is provided with multiple ⁇ -doped layers 504 (active region) formed by essentially the same method.
  • Multiplex ⁇ 5 doped layer 504 the nitrogen concentration of about 5 X 1 0 15 atoms ⁇ c m_ 3 in a thickness of 40 eta m 3 single undoped layers 504 b (lightly doped layer), a peak concentration of nitrogen It is formed by alternately laminating three 5 doped layers 504 a (highly doped layers) each having 1 ⁇ 10 18 atoms ⁇ cm ⁇ 3 and a thickness of 1 O nm.
  • the thickness of the SiC substrate 50 1 is about 100 m, and the SiC substrate 50 1 is not doped with impurities and is in a substantially semi-insulating state.
  • Schottky electrodes 506 are provided not on the multiple S-doped layer 504 but on the side. That is, a trench is formed which digs in the multiple “5 doped layer 504 and reaches the SiC substrate 50 1, and on the side surface of this trench, multiple (5-doped layer 504 a of the 5-doped layer 504 and the undoped layer 5 04) A Schottky electrode 506 made of a Ni alloy is formed on each side of the b to make a Schottky contact with the Schottky alloy 506. Also, multiple ⁇ dosses are formed in a region separated from the Schottky electrode 506 by a certain distance.
  • the layer 504 and the SiC substrate 50 1 are provided with an ohmic electrode 50 8 made of a Ni alloy film in contact with the substrate 501.
  • the distance between the Schottky electrode 506 and the extraction doped layer 508 is about 10 / m. It is.
  • the action of the Schottky diode of this embodiment is the same as that described in the description of the third embodiment in the specification of Japanese Patent Application No. 200 1-566 1 93, and multiple ⁇ double layers 50 4
  • the overall resistance value can be kept small, and low power consumption and large current can be realized.
  • the extraction doped layer (see FIG. 8 in the same document) provided in the Schottky diode described in Japanese Patent Application No. 2 0 0 1 5 6 It is unnecessary. That is, since the ion implantation step for forming the extraction doped layer is not necessary, the effect of reducing the manufacturing cost can be exhibited as in the first and second embodiments.
  • the structure of the Schottky diode shown in FIG. 8 is formed by the following procedure. First, a semi-insulating SiC substrate 501 is placed in a crystallization apparatus, and the CVD described in the first embodiment is performed to obtain a thickness of about 400 nm on the Si substrate 501. By alternately epitaxially growing the n-type and p-type layers 504b and the five-doped layers 504a with a thickness of about 10 nm, multiple ⁇ -doped layers 54 are formed. Next, the multiple (5 doped layer 5 0 4 and the Si C substrate 5 0 1 are partially removed by dry etching to form a groove.
  • the formation of the Ni film and the heat treatment cause multiple
  • the ohmic electrode 5 0 8 made of N i alloy is formed on the ⁇ -doped layer 54 0.
  • the Schottky electrode 5 0 6 made of Ni alloy is formed on the side wall of the groove.
  • the formation method of the ceramic electrode 5 08 is as described in the first embodiment.
  • FIG. 9 is a cross-sectional view showing a schematic structure of a power semiconductor device M E S F E T T according to a sixth embodiment.
  • the first embodiment As shown in the figure, on the main surface of the S i C substrate 61 which is an n-type S i C substrate whose main surface is (0 0 0 1) off-plane, the first embodiment will be described.
  • the method is provided with a multiple ⁇ -doped layer 64 (active region) formed by basically the same method as the method described above.
  • the multiple ⁇ -doped layer 64 has a nitrogen concentration of approximately 5 ⁇ 10 15 atoms ⁇ cm ⁇ 3 and a thickness of 40 nm and three triple layers 64 b (lightly doped layer) and And three S-doped layers 6 0 4 a (high-concentration doped layers) with a peak concentration of nitrogen of 1 ⁇ 10 18 atoms ⁇ cm ⁇ 3 and a thickness of 1 O nm. It is formed.
  • the thickness of the S i C substrate 601 is about 100 m, and the S i C substrate 6 0 1 is not doped with impurities and is approximately half. It is in an insulating state.
  • a Ni alloy made of a Ni alloy in Schottky contact with the first layer 604 b on the uppermost undoped layer 604 b of the multiple 5 doped layer 64 is used.
  • a source electrode 6 0 9 a and a drain electrode 6 0 9 b which are metallic electrodes made of Ni alloys facing each other with the gate electrode 6 0 8 being a gate electrode and the gate electrode 6 0 8 being interposed therebetween. And are provided.
  • the gate length of the gate electrode 600 is about 1 ⁇ m.
  • a quantum level is generated in the ⁇ 5 doped layer 6 0 4 a due to the quantum effect, and the wave function of electrons localized in the S doped layer 6 0 4 a is to some extent. It will be spread. As a result, a distribution state in which electrons are present in (not only the 5 doped layer 6 0 4 a but also in the single layer 6 0 4 b.
  • the potential of the multiple ⁇ 5 doped layer 6 0 4 is
  • the electrons are spread from the ⁇ -doped layer 6 0 4 a to the undoped layer 6 0 4 b by the quantum effect, the ⁇ 5 doped layer 6 0 4 a, and the 1 p layer 6 0 4 b are constantly Since the electrons flow through the low impurity concentration layer 6004 b, electrons are supplied, so that high electron mobility can be obtained by reducing impurity ion scattering.
  • the withstand voltage is defined by the low impurity concentration undoped layer 604b, and the multiple ⁇ 5 doped layer is defined.
  • a high withstand voltage value can be obtained for the entire device, so that multiple S The layers 6 0 4 Te M E S F E T odor that is configured to be take advantage a large current flows between the source and drain, and high channel mobility, it is possible to realize a high breakdown voltage simultaneously.
  • each of the ⁇ 5 doped layers 604 of each of the ⁇ 5 doped layers 604 without forming a source region or a drain region by ion implantation. Since it can be done, a large current can be supplied while maintaining the manufacturing cost at a low price, and the value as a united device can be enhanced.
  • the structure of MESFET shown in FIG. 9 is formed by the following procedure. First, a semi-insulating SiC substrate 601 is placed in a crystallizing apparatus, and the CVD described in the first embodiment is performed to form three undoped layers on the SiC substrate 601. By alternately epitaxially growing 0 4 b and two ⁇ -doped layers 6 0 4 a, multiple (5 doped layers 6 0 4 Form Next, an N i film is formed on the substrate. Then, heat treatment is performed under the conditions described in the first embodiment to form the source electrode 609 a and the drain electrode 609 b in contact with the multiple ⁇ 5 doped layer 604 and the SiC substrate 60 1.
  • the source electrode 609 a and the drain electrode 609 b have an ohmic contact with each ⁇ 5 drain layer 604 a of the multiple S drain layer 604.
  • a gate electrode 608 made of Ni alloy is formed on the substrate. After the formation of the gate electrode 608, the gate electrode 608 and the multiple (the topmost undoped layer 604b of the five-doped layer 604) are kept in Schottky contact with each other without performing the heat treatment as described above. Do.
  • semiconductor devices integrated with active elements such as transistors and diodes disposed in each circuit of communication system equipment such as a base station and passive elements such as capacitors and inductors will be described.
  • the semiconductor device of this embodiment can be disposed in each communication system equipment such as a base station disclosed in Japanese Patent Application No. 2001-350923, which is the invention of the present inventors.
  • FIG. 10 shows a semiconductor device in which the Schottky diode, MESFET, MISFET, capacitor and inductor are integrated on the SiC substrate according to the seventh embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a semiconductor integrated circuit device).
  • the SiC substrate 701 which is a 4H-SiC substrate
  • a first lightly doped layer 75 containing a low concentration of n-type impurities (nitrogen) and a high concentration of n-type impurities (nitrogen).
  • the first multiple (5 doped layer 71 2 (active region)) in which the S doped layer and the undoped layer are alternately stacked, and the second layer contains a low concentration P type impurity (aluminum).
  • each lightly doped -An element isolation region 71 1 is formed by burying a silicon oxide film in the trench for partitioning the shield layers 7 15 and 7 16 into each element.
  • Each of the lightly doped layers 7 15 and 7 16 may be an undoped layer.
  • the thickness of the first multiple (5-doped layer 722) contains a high concentration of nitrogen (eg 1 ⁇ 10 18 atoms ⁇ cm ⁇ 3 )
  • a high concentration of nitrogen eg 1 ⁇ 10 18 atoms ⁇ cm ⁇ 3
  • Layers of two 5 doped layers 7 12 a of about 1 O nm and 2 layers of about 40 nm of 1 H consisting of a single 4 H-Si c single crystal are alternately stacked.
  • the second multiple layer contains aluminum of high concentration (eg 1 x 10 atoms ⁇ cm- 3 ) and has a thickness of about 1 O nm
  • Two p-type doped layers (5-doped layer 7 13 a, and 2 and 1 layer 7 13 b of about 40 nm thick consisting of a single 4 H—Si c single crystal)
  • the ⁇ -doped layers 7 12 a and the p-type doped layers 7 13 a are both alternately laminated, and both have a quantum effect to the carriers to the undoped layers 7 12 b and 7 13 b. It is formed thin enough to allow penetration.
  • the semiconductor device of the present embodiment is a stacked portion in which the ⁇ -doped layers 7 12 a and 7 13 a and the undoped layers 7 12 b and 7 13 b are alternately stacked (multiple (5 (5).
  • the structure formed by alternately laminating such a highly doped layer ( ⁇ 5 doped layer) and a lightly doped layer (doped layer) is described in the patent application, as will be described later. It is obtained by using a crystal growth apparatus and a crystal growth method disclosed in the specification and drawings of the patent application No. 2000-0 5964 and the patent application No. 2000-06010.
  • the dopant gas supply used (referred to as “pulsed gas”) and the supply of the source gas are performed simultaneously, and the epitaxial growth method by in-situ doping is used.
  • a Schottky diode 7 20 rectifying element
  • an MESFET 7 3 0 Power amplifier the second multiple (5 doped layer 7 1 3 on the top of the Si C substrate 7 0 1) is provided with an n MISFET 7 40 (switching element).
  • a capacitor 750, and an inductor 760 induction element, that is, the MESFET, diode, capacitor, and inductor that make up the main amplifier that handles high frequency signals in the communication circuit.
  • a MISFET disposed in a signal processing unit or the like is provided in one S i C substrate 70 1.
  • the Schottky diode 7 20 comprises a Schottky electrode 72 1 made of a nickel (N i) alloy in Schottky contact with the first multiplex 5 doped layer 72 1, and a first multiplex ⁇ diode It has a ceramic electrode 723 made of a nickel (Ni) alloy in which an atomic contact is made to the (5 dope layer 7 12 a of the layer 7 1 2).
  • the MESFET 730 described above comprises a Schottky electrode 732 made of a Ni alloy film in Schottky contact with the undoped layer 712a which is the uppermost layer of the first multiple ⁇ 5 doped layer 722. And the first multiple ⁇ 5 doped layers 71 2 provided on the regions located on both sides of the gate electrode 73 2 and each of the first multiple (5 doped layers 7 12 5 doped layers) A source electrode 734 and a drain electrode 735 in ohmic contact with the electrode 712 a are provided.
  • the above-mentioned ⁇ ⁇ ISFET film 40 is formed of a gate insulating film 7 4 1 made of Si O z formed on a second multiple (5 double layer 7 13) and a gate insulating film 7 4 1
  • a gate electrode 7 42 consisting of a Ni alloy film formed on the top, and a Ni alloy film having an ohmic contact with each of the second multiple ⁇ 5 doped layers 7 13 3 p-type doped layers 7 13 a Source electrode 7 44 and drain electrode 7 45.
  • an insulating gate electrode, a source / drain electrode, etc. are formed in a region in the first multiple (5 doped layer 72). It goes without saying that the p MISFET can be provided.
  • the capacitor 750 is provided on the underlying insulating film 751 formed of a SiON film provided on the second multiple ⁇ 5 doped layer 713, and on the underlying insulating film 751.
  • a lower electrode 7 52 made of a platinum (P t) film, a capacitive insulating film 7 53 made of a high dielectric film such as BST provided on the lower electrode 75 2, and a lower portion sandwiching the capacitive insulating film 7 53
  • an upper electrode 754 consisting of a platinum (P t) film facing the electrode 7 5 2.
  • the inductor 760 has a dielectric film 761 formed of a SiON film provided on the second multiple 5-doped layer 713, and a spiral shape formed on the dielectric film 761.
  • the conductor film 762 made of Cu film.
  • the width of the conductor film 762 is about 9 /
  • the thickness is about 4 m
  • the gap between the conductor films 76 2 is about 4 m.
  • the Si C substrate 70 1 has high heat resistance and high thermal conductivity.
  • the conductor film 722 can be miniaturized, and a finer pattern, for example, a shape with a width of 1 to 2 m and a gap of about 1 to 2 m is also possible.
  • an interlayer insulating film 7 made of a silicon oxide film is formed on the substrate, and an interconnection made of an aluminum alloy film, a Cu alloy film, etc. is formed on the interlayer insulating film 770 (see FIG. Not shown) is provided.
  • the conductor part of each of the elements 7 2 0 0, 7 3 0, 7 4 0, 7 5 0, 7 6 0 is made of an aluminum alloy film or the like which fills the contact hole formed in the interlayer insulating film 7 7 0 It is connected to the wiring through contacts 7 7 1, and each circuit in communication system equipment such as base station is configured.
  • each circuit in the communication system equipment can be miniaturized, and the total thickness is only the sum of the thickness of the SiC substrate and the thickness of the laminated film and the interlayer insulating film.
  • the entire communication system equipment has an extremely thin structure. That is, the size of the communication system equipment can be reduced.
  • the Schottky diode has a horizontal structure, and MESFET, Schottky diode, MISFET, etc. can be provided on one SiC substrate, facilitating integration. became.
  • passive elements such as inductors and capacitors can be mounted on a common SiC substrate.
  • the doped layer formed by ion implantation into the SiC layer is not provided as much as possible as a whole of the semiconductor integrated circuit device, the ion implantation step into the SiC layer, which requires a great deal of labor, is especially required. This can be omitted and the manufacturing cost can be reduced.
  • the MESFET or Schottky diode formed on the SiC substrate is positive. Since the temperature at which normal operation can be secured is around 400 ° C., the severe upper temperature limit of 150 ° C. is assumed, as in the case of a FET provided on a conventional Si substrate. The various constraints imposed by That is, in the present embodiment, since the heat resistance of the MESFET and Schottky diode on the SiC substrate is high, even if all elements are arranged close to each other, almost no failure due to the heat resistance occurs.
  • the circuit can be downsized significantly, the degree of freedom of placement in the base station can be secured high, and since the SiC substrate has high thermal conductivity and good heat dissipation, the circuit It is possible to easily avoid that each element in the unit is adversely affected by the heat dissipation of the component amplifier.
  • the dielectric film 6 1 of the inductor 60 is formed by a BCB film (benzocyclobutene film).
  • the BCB film is a film containing BCB in the structure obtained by dissolving and coating BCB-DVS monomer in a solvent and then baking it.
  • the BCB film is characterized in that the relative dielectric constant is as small as about 2.7, and a thick film of about 30 ⁇ m can be easily formed by one application.
  • the tan 6 of the B CB film is about one hundredth smaller than that of SiO 2 at about 60 GH z, which makes the BCB film excellent as a dielectric film constituting an inductor and a microstrip line. It can exhibit the characteristics.
  • FIGS. 11 (a) to (c) are cross-sectional views showing the steps from the formation of the first and second laminated portions to the formation of the element isolation region in the manufacturing steps of the semiconductor device of this embodiment. is there.
  • FIGS. 12 (a) and 12 (b) are cross-sectional views showing the steps from the formation of an insulating film to the formation of an electrode or a conductor film of each element in the manufacturing steps of the semiconductor device of this embodiment.
  • Figures 13 (a) and (b) are cross-sectional views showing the steps from the formation of the upper electrode of the capacitor to the formation of the contact hole in the conductor of each element in the process of manufacturing the semiconductor device of this embodiment. is there.
  • the crystal growth apparatus and the crystal growth method in the present embodiment are based on the structure or method disclosed in the specification and drawings of patent application 2000-58964 or patent application 2000-06210. .
  • a p-type SiC substrate 701 is prepared.
  • a 4H-SiC substrate having an orientation whose main surface matches the ⁇ 1 1-20 0 ⁇ plane (eight planes) is used as the SiC substrate 70 1.
  • the SiC substrate 700 is thermally oxidized at 1100 ° C. for 3 hours, and the surface has a thickness of about 40 nm.
  • hydrogen gas of flow rate 2 (I min) and argon gas of flow rate 1 (I in) are supplied as dilution gas (carrier gas) into the chamber 1, and the pressure in the chamber 1 is set at 0.903 3 MP a As the substrate temperature The degree is controlled to about 16000C.
  • propane gas with a flow rate of 2 (m I / min) as a source gas and silane gas with a flow rate of 3 (m I / min) To introduce.
  • the source gas is diluted with hydrogen gas at a flow rate of 50 (m IZ min).
  • the first lightly doped layer 15 having a thickness of about 120 nm is formed by epitaxial growth.
  • nitrogen is contained in the high pressure cylinder as the doping gas, and a pulse valve is provided between the high pressure cylinder and the doping gas supply piping.
  • the doping gas can be supplied in a pulse shape directly on the SiC substrate 70 1 in the chamber.
  • a single layer may be formed instead of the first lightly doped layer 75.
  • a ⁇ -doped layer 71 2 a (highly doped layer) having a thickness of about 10 nm is formed on the first lightly doped layer 7 15 by epitaxial growth.
  • the pulse valve opening period (pulse width) is shortened, and when forming the 5 doped layer 7 12 a, the pulse valve is opened.
  • the difference in impurity concentration can be easily realized by lengthening the period (pulse width).
  • the pulse valve is opened and closed at the same time, and the doping gas is introduced to form the 5-doped layer 72a, and only the source gas is supplied without supplying the doping gas.
  • the first multiplex formed by alternately laminating (5 doped layers 7 12 a and undoped layers 7 12 b) ⁇ 5 Form a doped layer 7 1 2.
  • an undoped layer 7 12 b is formed, and the thickness thereof is made about 10 nm thicker than the other and single layers 7 1 2 b.
  • the average nitrogen concentration in the first multiple ⁇ doped layer 72 is about 1 ⁇ 10 “atoms cm ⁇ 3 , and the total thickness of the first multiple ⁇ doped layer 72 is about It is 190 nm.
  • the first multiple (5-doped layer 72) is formed.
  • a lightly doped layer 716 having a thickness of about 120 nm is formed, where, as a doping gas, for example, a dimethyl gas (a hydrogen gas containing about 10% of AI 2 (CH 2) is used.
  • a doping gas for example, a dimethyl gas (a hydrogen gas containing about 10% of AI 2 (CH 2) is used.
  • the source gas is supplied, and at the same time the pulse valve is opened and closed to obtain a doping gas (a hydrogen gas containing trimethylaluminum).
  • a doping gas a hydrogen gas containing trimethylaluminum.
  • an undoped layer 7 13 b is formed on the uppermost layer, and the thickness thereof is made about 10 nm thicker than the other undoped layers 7 13 b.
  • the average aluminum concentration in the second multiple 5 doped layer 7 13 is approximately 1 ⁇ 10 17 atoms S ⁇ cm ⁇ 3 , and the second multiple 5 doped layer 7 1 3 after thermal oxidation
  • the thickness of the tall is about 190 nm.
  • the selective etching is performed to form the second multiple ⁇ -doped layer 7 13 and the second lightly doped layer 16 among the short-cut ones.
  • the area to form a single diode 7 20 and the area to form a short hole 7 3 0 is removed, and the area to form a Schottky diode 7 20 and a MESFET 7 3 0 is formed. Expose the heavily doped ⁇ 712 layer.
  • a trench for forming an element isolation region is formed on the substrate, and a silicon oxide film is embedded in the trench to form an element isolation region 7 11.
  • a Si N film having a thickness of about 0.4 ⁇ m is formed by the plasma CVD method, and then the Si i An N film is patterned to form an underlying insulating film 7 5 1 and a dielectric film 7 on a region to form a capacitor 7 50 and an inductor 7 6 0 in the second multiple ⁇ -doped layer 7 13.
  • a gate insulating film 7 4 1 made of a thermal oxide film of about 20 nm in thickness is formed.
  • the portion to form the source electrode and the drain electrode is removed to form an opening, and the opening is provided with the source electrode 74 4 and the drain electrode 7 4 5 by vacuum evaporation.
  • an ohmic electrode 7 is also formed on the first multiple layer ⁇ 5 doped layer 7 12 of the Schottky diode 720.
  • a nickel (Ni) alloy film is vapor-deposited on the gate insulating film 741 to form a gate electrode 742 having a gate length of about 1 ⁇ m made of a nickel alloy film.
  • nickel (N i) is vapor-deposited on the region where the first multiple ⁇ -doped layer 72 12 is formed to form a Schottky diode 720 and a MESFET 730 to form nickel.
  • the lower electrode made of platinum is formed by depositing platinum (P t) on the underlying insulating film 751 of the capacitor 750 while forming the contact electrode 721 and the Schottky gate electrode 722.
  • a resist film having a spiral opening is formed in a region where an inductor 760 is to be formed, a Cu film having a thickness of about 4 m is deposited thereon, and liftoff is performed.
  • the spiral conductive film 7 62 is left on the dielectric film 7 6 1.
  • the conductor film may be made of an aluminum alloy film instead of the Cu film. . In that case, after depositing an aluminum alloy film, the aluminum alloy film is patterned by R ⁇ ⁇ ⁇ ⁇ E dry etching using CI gas and BCI gas to form a spiral conductor film 762.
  • a platinum (P t) film is formed on the BST film by evaporation. Form. Then, the platinum film and the BST film are patterned into a predetermined shape to form an upper electrode 754 and a capacitive insulating film 753.
  • an interlayer insulating film 730 consisting of a silicon oxide film is deposited on the substrate, and a Schottky diode 720 is exposed to the interlayer insulating film 730.
  • Contact hole 774 is formed.
  • one Schottky diode, ME SFET, MISFET, resistance element, inductor, etc. can be easily removed while performing the ion implantation step into the SiC layer as little as possible. It can be installed on a SiC substrate.
  • MESFETs, Schottky diodes, and other active devices have a vertical structure, and MESFETs and Schottky diodes can be provided in a common SiC substrate, so integration is possible. It became easier.
  • passive elements such as inductors to be mounted on a common SiC substrate, further miniaturization can be achieved.
  • a heavily doped layer of multiple ⁇ -doped layers consisting of S i C In addition to Ni films, electrodes that diffuse into glass and form ohmic contact were formed from Ni films, but in addition to Ti films, Ti films, W films, Ti W films, Ti N films, AI films, AIN films , T i AI film etc. can be used. Note that for complete ohmic contact, multiple (if the 5 doped layer is n-type layer, N i film, T i, T i film, W film, T i W film, T film as an electrode) It is preferable to use an i N film, etc.
  • an AI film, an AIN i film, a Ti AI film or the like as an electrode when multiple (5-doped layer is a p-type layer). Even if it is not an ohmic contact, low resistance may be obtained in practice, so it is not limited to the above combinations.
  • nickel diffuses from the Ni film to form a nickel silicide layer, but when the source electrode is formed of another material, for example, a gold film, titanium is not preferable. It is thought that titanium carbide is formed by diffusion into the SiC layer. By diffusion of metal in the SiC layer, it is thought that some alloy or mixture is formed, but practically, it has the property that metal diffuses in multiple S-doped layers, and low resistance Any metal film may be used as long as it is a material that can obtain a positive electrode.
  • the active element is used which operates using the SiC substrate as the substrate and with the SiC layer acting as the active layer.
  • the present invention is not limited to the semiconductor device provided on the SiC substrate.
  • all semiconductor devices provided on a compound semiconductor substrate made of Ga N, I P P etc. The active layer is made of Ga N, AIG a N, I n G a N, I n AIG a N, etc.
  • the active layer is made of Ga N, AIG a N, I n G a N, I n AIG a N, etc.
  • an AuGe film or the like can be used as a conductor film for an electrode.
  • a TiZPtZAu laminated film, an Au u ⁇ / ⁇ laminated film, etc. can be used as a conductor film for an electrode.
  • the channel mobility is improved and the breakdown voltage is provided by providing a laminated portion in which the ⁇ 5 doped layer and the lightly doped layer (including the doped layer) are laminated below the gate insulating film.
  • the source / drain region and the doped layer for In each of the above embodiments, the number of the multiple (the heavily doped layer doped layer in the five doped layers) may be at least two in the above embodiments. At least one lightly doped layer should be provided.
  • the active region formed as a multilayer (five drain layers) and the surface of the active region may penetrate into the active region and at least (at least in five drain layers). Since the electrodes in contact are provided, it is possible to use a compound semiconductor to reduce the manufacturing cost of semiconductor devices with high performance such as high power and high withstand voltage.
  • the semiconductor device of the present invention can be used particularly for a power device for high power, a MOSFET, a Schottky diode, an inductor, etc. in a high frequency device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

　蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ウェル領域１０３と、ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。蓄積チャネル層１０４は、アンドープ層１０４ｂと、量子効果によるアンドープ層１０４ｂへのキャリアの浸みだしが可能なδドープ層１０４ａとを交互に積層した構造となっている。また、蓄積チャネル層１０４及びコンタクト領域１０５内まで侵入して、コンタクト領域１０５に直接接触するソース電極１１１が設けられている。イオン注入より形成されていたソース領域が不要となり、製造コストが低減する。

Description

明細書 半導体装置及びその製造方法 技術分野
本発明は、 化合物半導体層を用いて形成される半導体装置に係り、 とくに、 高 耐圧， 大電流などの用途に適した半導体装置及びその製造方法に関する。 背景技術
半導体装置の中でもパワーデバイスは、 高耐圧で大電流を流す半導体素子で、 低損失であることが望まれる。 従来、 シリコン （S i ) 半導体を用いたパワーデ バイスが主流であつたが、 近年、 炭化珪素 （S i C) などのワイ ドバンドギヤッ プを有する化合物半導体を用いたパワーデバイスが注目され、 開発がすすめられ ている。 特に、 炭化珪素半導体は、 シリコンに比べ絶縁破壊電界が 1桁高く、 こ のため P N接合部ゃショッ トキ一接合部の空乏層が狭くても比較的高い逆耐圧性 を維持することができる。 したがって、 半導体層の厚さを薄く、 かつ、 ド一ピン グ濃度を高めることができるために、 オン抵抗が低く、 高耐圧で低損失のパワー デバイスの材料として期待されている。
図 1 5は、 文献 1 (Osamu Kusumoto他 6名、 「SiC Vertical DACFETj Materia Is Science Forum 389- 393号、 第 1211-1214頁参照） において、 本発明者達によつ て提案されている， S i Cを用いた二重注入型， 蓄積型 M I S F E T (A C C U F E T) の断面図である。
同図に示すように、 この従来の蓄積型 M I S F E Tは、 低抵抗の S i C基板 1 00 1 と、 S i C基板 1 00 1上にェピタキシャル成長され S i C基板 1 00 1 よリも高抵抗な高抵抗 S i C層 1 002と、 高抵抗 S i C層 1 002の表面領域 に選択的なイオン注入によって形成された P型ゥエル領域 1 003と、 p型ゥェ ル領域 1 003の表面領域に形成され、 多数の高濃度 (5 ドープ層とアンドープ層 とを交互に積層して形成された多重 (5 ドープ層を有する蓄積チャネル層 1 004 と、 蓄積チャネル層 1 004の一部にイオン注入によって形成され高濃度の n型 不純物を含むソース領域 1 006とを備えている。 また、 蓄積チャネル層 1 00 4とソース領域 1 006との一部に跨ってゲート絶縁膜 1 008が形成されてお リ、 ゲ一ト絶縁膜 1 008の上にはゲート電極 1 0 1 0が形成されている。 ソー ス領域 1 006の一部は除去されて凹部が形成されており、 凹部の底面にゥエル 領域 1 003の一部が露出されている。 凹部の底面上には、 高濃度の p型不純物 を含むコンタク ト層 1 005が形成され、 コンタク ト層 1 005の上には、 凹部 を埋めてソース領域 1 006上に延びるソース電極 1 0 1 1 が設けられている。 ソース電極 1 0 1 1 は、 熱処理によリソース領域 1 00 6およびコンタク ト層 1 005とォーミック接触している。 さらに、 S i C基板 1 00 1の裏面には、 S i 基板 1 00 1 にォ一ミック接触する ドレイン電極 1 0 1 2が形成されている。
ここで、 高抵抗 S i C層 1 002の n型ドーパン ト濃度は、 通常 1 X 1 015 c m_3から 3 X 1 016 c m— 3程度となっている。 このドーパント濃度は、 所望する 耐圧に依存して、 つまり、 所望する耐圧が高いほど高濃度になっている。
蓄積型チャネル層 1 008の不純物濃度がある程度高いと、 チャネル抵抗は低 <なるが、 その場合には高抵抗 S i C層 1 002の表面における空乏層が広がら なくなるので、 耐圧は低下する。 すなわち、 高耐圧性と低損失性とはトレードォ フの閲係にあり、 このため蓄積型チャネル層の濃度は高くできない。
—方、 文献 2 (大野俊之 「S i Cにおける素子形成プロセス技術の現状」 電子 情報通信学会論文誌 （電子情報通信学会， 1 99 8年 1 月， 第 J 8 1 — C一 II巻 , 第 1号， 第 1 28— 1 33頁） ） によれば、 n型の炭化珪素半導体のォーミッ ク電極にはニッケルがよく用いられ、 アルゴンや窒素など不活性ガス雰囲気中で 900 °C以上の熱処理を施すことによりニッケルシリサイ ド （ N i 2 S i ) が形 成されて接触抵抗の低下に寄与する。 しかしながら、 ォーミック電極のコンタク ト抵抗は、 炭化珪素のドーピング濃度に依存して大きく変化し、 1 017 c m— 3以 下のドーピング濃度ではォ一ミック電極を得ることは難しいと記されている。 し たがって、 n型不純物が 1 X 1 019 c m— 3前後である n型のソ一ス領域を形成し ている。
—方、 高濃度の P型層であるコンタク ト層 1 005は、 ゥエル領域 1 003に バイアスを印加する部分であるので、 ソ一ス電極 1 0 1 1がコンタク ト層 1 00 5に直接接触している必要がある。 そこで、 この例では、 ソ一ス領域 1 0 0 6に 凹部を形成し、 凹部の壁面に沿ってソース電極 1 0 1 1 を形成することにより、 コンタク ト層 1 0 0 5にソース電極 1 0 1 1 から電圧が直接印加されるようにし ている。
ところが、 上記従来の半導体装置の構造においては、 以下のような不具合があ つた。
炭化珪素は炭素と珪素の結合エネルギーが大きく、 イオン注入による結晶欠陥 が入ると、 回復が難しい。 ソース領域のように 1 X 1 0 1 9 c m一3前後の高濃度に 注入する場合には注入量が多く特に欠陥が問題となる。 このため 5 0 0 °C以上の 高温に基板を保ってイオン注入し、 注入後の活性化ァニールの温度を 1 4 0 0 °C 以上の高温にする必要があり、 製造工程が複雑になり、 コストが高くなるという 問題点があった。
結晶性の回復をより完全にするにはァニール温度を高くすればよいが、 1 5 0 0 °C以上のァニールを加えると、 S i Cの表面からシリコンが選択的に脱離して ピッ 卜ができたり、 ステップバンチングが起こったりして表面の平坦性の低下を 招くという問題があった。 発明の開示
本発明はこのような問題点に鑑み、 イオン注入によるソース領域の形成を行う ことなく、 ソース電極のコンタク ト抵抗を低く保ち、 高耐圧低損失の半導体装置 を実現することを目的とする。
本発明の半導体装置は、 基板と、 上記基板上に設けられた化合物半導体からな る活性領域であって、 キャリア走行領域として機能する少なくとも 1 つの第 1の 半導体層と、 上記第 1 の半導体層よりも高濃度のキヤリァ用不純物を含み上記第 1の半導体層よリも膜厚が薄い少なく とも 2つの第 2の半導体層とを交互に積層 してなる活性領域と、 上記活性領域の表面から上記活性領域内に侵入して少なく とも上記各第 2の半導体層に接触する導体材料からなる少なく とも 1 つの電極と を備えている。
これにより、 イオン注入によるソース ' ドレイン領域等のド一プ層を設けなく ても、 化合物半導体からなる活性領域をキャリアが走行する トランジスタやダイ オードとして機能する半導体装置を実現することができる。 したがって、 化合物 半導体を用い、 大電力， 高耐圧などの性能の高い半導体装置の製造コストの低減 を図ることができる。
上記活性領域の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設け られたゲート電極とをさらに備え、 上記少なくとも 1つの電極は、 ソース電極又 はドレイン電極のうちの少なく ともいずれか一方である場合には、 上記半導体装 置は M I S F E Tとして機能する。 その場合、 蓄積型 M I S F E Tとして機能さ せることもできる。
上記活性領域の上に設けられたショッ トキーゲート電極をさらに備え、 上記少 なく とも 1 つの電極は、 上記ゲー卜電極を挟んで設けられたソース電極及びドレ ィン電極である場合には、 上記半導体装置は M E S F E Tとして機能する。
上記活性領域にショッ トキ一接触するショッ トキーゲート電極をさらに備え、 上記電極は、 単一のォ一ミック電極である場合には、 上記半導体装置は横型のシ ョ ッ トキ一ダイォードとして機能する。
上記化合物半導体層が、 S i C層である場合には、 バンドギャップが大きいこ とを利用しつつ、 特に S i C層においては多大の手間を要するイオン注入を行な わなくてもよいので、 製造コス卜の低減効果が顕著になる。
上記少なく とも 1 つの電極は、 少なく ともニッケルを含む導体材料によって構 成されている.ことが好ましい。
本発明の半導体装置の製造方法は、 基板上に設けられた半導体層の一部を活性 領域とする半導体装置の製造方法であって、 上記基板上に、 少なくとも 1 つの第 1 の半導体層と、 上記第 1の半導体層よリも高濃度のキヤリァ用不純物を含み上 記第 1 の半導体層よりも膜厚が薄い少なく とも 2つの第 2の半導体層とを交互に 積層してなる活性領域を形成する工程 （ a ) と、 上記活性領域の上に導体膜を堆 積した後、 上記導体膜を電極形状にパターニングする工程 （ b ) と、 上記工程 （ b ) の後で、 上記導体膜に熱処理を施すことにより、 上記活性領域の表面から活 性領域内に入リ込んで少なく とも上記各第 2の半導体層に接触する電極を形成す る工程 （ c ) とを含んでいる。 この方法により、 工程 （ c ) において、 イオン注入工程を行なわなくても、 高 速， かつ大量のキャリアが流れる活性領域を有する半導体装置が得られる。 すな わち、 化合物半導体を用い、 大電力， 高耐圧などの性能の高い半導体装置の製造 コス トの低減を図ることができる。
上記工程 （ c) では、 上記電極と上記少なく とも上記各第 2の半導体層とをォ —ミック接触させることが好ましい。
上記導体膜は少なく ともニッケルを含む膜であり、 上記工程 （ c) では、 上記 熱処理を不活性ガス雰囲気中で 600°C以上の高温で行なうことが好ましい。 図面の簡単な説明
図 1 は、 本発明の第 1 の実施形態における S i Cを用いた二重注入型， 蓄積型 M I S F E T (A C C U F E T) の断面図である。
図 2 ( a ) , ( b ) は、 多重 (5 ドープ層の深さ方向における r>型不純物である 窒素の濃度プロファイルとキヤリァ分布との関係を模式的に示す図、 及びその深 さ方向に沿った伝導帯端の形状を示す部分バンド図である。
図 3 ( a ) ~ ( f ) は、 第 1の実施形態の半導体装置の製造工程を示す断面図 である。
図 4は、 本発明の第 2の実施形態の半導体装置である トレンチ M I S F E Tの 構造を示す断面図である。
図 5 (a ) 〜 （ f ) は、 第 2の実施形態の半導体装置の製造工程を示す断面図 である。
図 6は、 第 3の実施形態の横型の nチャネル型 M I S F E Tの概略的な構造を 示す断面図である。
図 7は、 本発明の第 4の実施形態に係る A C C U F E Tの構造を示す断面図で あ
図 8は、 本発明の第 5の実施形態に係るパワー半導体デバイスであるショ ッ ト キーダイォードの概略的な構造を示す断面図である。
図 9は、 本発明の第 6の実施形態に係るパワー半導体デバイスである M E S F Ε Τの概略的な構造を示す断面図である。 図 1 0は、 本発明の第 7の実施形態における半導体デバイス （半導体集積回路 装置） の断面図である。
図 1 1 ( a ) 〜 （ c ) は、 第 8の実施形態の半導体デバイスの製造工程のうち 第 1 , 第 2の積層部の形成から素子分離領域の形成までの工程を示す断面図であ る。
図 1 2 ( a ) , ( b ) は、 第 8の実施形態の半導体デバイスの製造工程のうち 絶縁膜の形成から各素子の電極又は導体膜の形成までの工程を示す断面図である 図 1 3 ( a ) ， ( b ) は、 第 8の実施形態の半導体デバイスの製造工程のうち キャパシタの上部電極の形成から各素子の導体部へのコンタク トホールの形成ま での工程を示す断面図である。
図 1 4は、 図 3 ( e ) に示す工程で形成されたソース電極と下地の S i C層と の構造を示す S EM写真図である。
図 1 5は、 従来の S i Cを用いた二重注入型蓄積型 M I S F E T (A C C U F E T) の断面図である。
図 1 6は、 本発明の第 1の実施形態における S i Cを用いた二重注入型， 蓄積 型 M I S F E T (A C C U F E T ) の I —V特性データを示す図である。
図 1 7は、 従来構造の S i Cを用いた二重注入型， 蓄積型 M I S F E T (A C C U F E T) の I —V特性データを示す図である。 最良の実施形態
一第 1の実施の形態一
「半導体装置の構造」
図 1は、 本発明の第 1 の実施形態における S i Cを用いた二重注入型， 蓄積型 M I S F E T (A C C U F E T) の断面図である。
同図に示すように、 この第 1の実施形態の蓄積型 M I S F E Tは、 低抵抗の S i C基板 1 0 1 と、 S i C基板 1 0 1上にェピタキシャル成長され S i C基板 1 0 1 よりも高抵抗な高抵抗 S i C層 1 0 2と、 高抵抗 S i C層 1 0 2の表面領域 に選択的なイオン注入によって形成された P型のゥエル領域 1 0 3と、 ゥエル領 域 1 03の表面領域に形成された多重 <5 ドープ層 （活性領域） を有する n型の蓄 積チャネル層 1 04と、 ゥエル領域 1 03内に高濃度の p型不純物を注入して形 成されたコンタク ト層 1 05とを備えている。 また、 蓄積チャネル層 1 04の上 にゲート絶縁膜 1 08が形成されておリ、 ゲ一ト絶縁膜 1 08の上にはゲ一ト電 極 1 1 0が形成されている。 さらに、 S i C基板 1 0 1 の裏面には、 S i 基板 1 0 1 にォ一ミック接触する ドレイン電極 1 1 2が形成されている。
上記蓄積チャネル層 1 04は、 図 1 の下図に拡大して示すように、 アンドープ の S i C単結晶からなる厚み約 40 n mのアンド一プ層 1 04 b (第 1の半導体 層） と、 n型不純物のピ一ク濃度が 5 X 1 017 c m- 3で厚みが約 1 0 n mの（5 ド —プ層 1 04 a (第 2の半導体層） とを交互に 2周期積層し、 さらにその上に厚 み約 40 n mのアンド一プ層 1 04 bを積層した構造となっている。 そして、 （5 ド一プ層 1 04 aは、 量子効果によるアンドープ層 1 04 bへのキヤリアの浸み だしが可能な程度に薄く形成されている。 このような（5 ド一プ層 1 04 aは、 特 許出願 2000一 58964号や特許出願 2000 - 06 2 1 0号の明細書及び 図面に開示されている結晶成長装置及び結晶成長方法を用いて得られるものであ る。 また、 この多重 <5 ドープ層を有していることによる作用効果は、 特願 200 2— 5 00456号， 特願 200 1 — 566 1 93号等に記載しているとおリで ある。
ここで、 本実施形態の特徴は、 S i Cとの反応によって蓄積チャネル層 1 04 及ぴコンタク ト層 1 05内まで侵入して、 コンタク 卜層 1 05に直接接触するソ ース電極 1 1 1 が設けられている点である。 そして、 従来、 蓄積チャネル層 1 0 4ゃゥエル領域 1 03に高濃度の不純物を注入して形成されていたソース領域は 形成されていない。 ソース電極 1 1 1 は、 蓄積チャネル層 1 04の上にニッケル 膜を順次形成した後、 熱処理によってニッケルと S i Cとが反応してなるニッケ ルシリサイ ド層によって構成されている。 この熱処理の際に、 主としてニッケル が蓄積チャネル層 1 04及びコンタク ト層 1 05内に拡散によって侵入するので 、 ソース電極 1 1 1 は、 蓄積チャネル層 1 04内の <5 ド一プ層 1 04 aに実質的 にォ一ミック接触するとともに、 コンタク ト層 1 05にも実質的にォ一ミック接 触している。 熱処理後にニッケルが侵入する深さは、 最初のニッケル膜の厚さと 熱処理条件によって制御することができる。
図 2 ( a ) , ( b ) は、 多重 (5 ドープ層の深さ方向における n型不純物である 窒素の濃度プロファイルとキヤリァ分布との関係を模式的に示す図、 及びその深 さ方向に沿った伝導帯端の形状を示す部分バンド図である。
図 2 ( a ) に示すように、 アンドープ層における不純物イオン散乱は少なくな るために、 アンド一プ層においては特に高い電子移動度が得られる。 また、 図 2 ( b) に示すように、 活性領域全体の伝導帯端は、 図中破線で示す (5 ドープ層の 伝導帯端とアンドープ層の伝導帯端とを接続する形状になる。 すなわち、 量子効 果によって（5 ド一プ層 1 0 4 aに量子準位が生じ、 （5 ドープ層 1 04 a中の局在 する電子の波動関数はある程度の広がりを持つようになる。 その結果、 電子が (5 ドープ層 1 0 4 aだけでなくアンドープ層 1 0 4 bにも存在するような分布状態 となる。 この状態で、 多重 (5 ドープ層のポテンシャルが高められ、 量子効果によ つて（5 ドープ層 1 0 4 aからアンドープ層 1 0 4 bに電子が広がった状態になる と、 <5 ドープ層 1 0 4 a , アンドープ層 1 0 4 bに絶えず電子が供給される。 そ して、 電子が不純物濃度の低いアンドープ層 1 0 4 bを流れるので、 不純物ィォ ン散乱の低減により、 高いチャネル移動度が得られる。 一方、 オフ状態では多重 6 ドープ層全体が空乏化され、 蓄積チャネル層 1 0 4には電子が存在しなくなる ので、 不純物濃度の低いアンドープ層 1 0 4 bによって耐圧が規定され、 蓄積チ ャネル層 1 0 4全体において高い耐圧値が得られることになる。 よって、 蓄積チ ャネル層 1 0 4を利用してソース · ドレイン間に大電流を流すように構成された A C C U F E Tにおいて、 高いチャネル移動度と、 高い耐圧とを同時に実現する ことが可能になる。 そして、 蓄積チャネル層全体が空乏化された状態においては 、 当然のことながら、 アンドープ層及び ド一プ層にはキャリアが存在しないの で、 高い耐圧性を示すことになる。 この作用効果は、 特願 2 0 0 2 - 5 0 0 4 5 6号， 特願 2 0 0 1 — 5 6 6 1 9 3号等に記載しているとおりである。
特に、 本実施形態では、 イオン注入によるソース領域の形成を行なわなくても よいので、 製造工程の簡素化を図ることができる。 S i Cは非常に硬い材料であ り、 イオン注入は、 高エネルギーで、 かつ、 多段に注入エネルギーを変化させて 行なう必要があり、 多大の手間を要するが、 本実施形態によリソース領域形成の ためのイオン注入工程を省くことができ、 製造工程の簡略化と製造コス 卜の削減 とを図ることができる。
さらに、 本実施形態においては、 凹部を形成しなくても、 ソース電極 1 1 1か らコンタク ト領域 1 0 5を介してゥエル領域 1 03にバイアスを供給することが できる。 S i Cは非常に硬い材料であり、 エッチングには多大の手間を要するが 、 本実施形態により、 ソース電極形成のためのエッチング工程を省くことができ 、 製造工程の簡略化と製造コス 卜の削減とを図ることができる。
そして、 本実施形態の半導体装置においては、 図 1 5に示す従来の半導体装置 とは異なり、 ソ一ス電極 1 1 1から、 ソース領域を介することなく、 直接《5 ド一 プ層 1 04 aにキヤリァが供給されるので、 半導体装置の動作に不具合を招く こ とはない。 むしろ、 オン抵抗をより低減することが可能になる。
「半導体装置の製造工程」
図 3 ( a ) ~ ( f ) は、 第 1の実施形態の半導体装置の製造工程を示す断面図 である。
まず、 図 3 ( a ) に示す工程で、 （ 0 0 0 1) 面から < 1 1-2 0>方向に 8。 傾いた面 （ （ 0 0 0 1) オフ面） を主面とし、 n型不純物 （窒素） のドーピング 濃度が l x l 018c m 3~ 5 X 1 0 1 9 C m_3程度である S i C基板 1 0 1 を用意 し、 高抵抗 S i C層 1 02をェピタキシャル成長させる。 その際、 例えば、 原料 ガスとしてシランとプロパンを、 キャリアガスとして水素を、 ドーパントガスと して窒素ガスをそれぞれ用い、 熱 C V Dにより、 S i C基板 1 0 1 よりも低濃度 の不純物 （ドーパント） を含む高抵抗 S i C層 1 02をェピタキシャル成長させ る。 例えば、 耐圧が 6 O O Vの M I S F E Tを製造するのであれば、 高抵抗 S i C層 1 02のドーパント濃度は 1 X 1 015 c m-3~ 1 1 O iec m 3の範囲にあ リ、 厚さは 1 0〃 m以上であることが望ましい。
次に、 図 3 ( b) に示す工程で、 高抵抗 S i C層 1 02の一部に p型不純物で あるアルミニウム （A I ) またはホウ素 （B) のイオン注入を行なって、 ゥエル 領域 1 03を形成する。 ゥヱル領域 1 03の形成には、 まず、 注入マスクとなる 厚さ 3 m程度のシリコン酸化膜 （図示せず） を、 C V D法などによって高抵抗 S i C層 1 02の上に堆積し、 フォ トリソグラフィーおよびドライエッチングに よって、 シリコン酸化膜のうちゥ； ル領域 1 03を形成する部分を開口する。 そ の後、 注入欠陥を低減するために、 基板温度を 500°C以上の高温に保って A I または Bのイオン注入を行ない、 イオン注入の後で、 シリコン酸化膜をふつ酸に よって全て除去する。 ゥエル領域 1 03のドーパン卜濃度は、 通常はほぼ 1 X 1 017 c m— 3〜 1 X 1 018 c m_3の範囲にあり、 ピンチオフしないようにその深さ は 1 m前後である。
次に、 ゥエル領域 1 03と電極のコンタク 卜をとるために、 ゥエル領域 1 03 の表面部に高濃度の P型不純物 （A I 又は B) のイオン注入を行なって、 p+ 型 のコンタク ト領域 1 0 5を形成する。 コンタク ト領域 1 05の厚みは 300 n m 前後で、 ドーピング濃度は 1 X 1 01 β c m 3以上である。 このときのイオン注入 はゥエル領域 1 03と同様に行なわれる。 この後、 アルゴンなどの不活性ガス中 で 1 7 00°C前後で 3 0分程度の活性化ァニールを行う。
続いて、 図 3 ( c ) に示す工程で、 高抵抗 S i C層 1 02, ゥ Iル領域 1 03 及びコンタク ト領域 1 05の各表面上に、 M I S F E Tのチャネルとなる多重 δ ド一プ層 1 04 Xを形成する。 多重 5 ド一プ層 1 04 Xは、 厚み 40 n mのアン ドープ層 1 04 b (第 1の半導体層） と n型ド一パントのピーク濃度 1 X 1 018 c m 3で厚み 1 0 n mの <5 ドープ層 1 04 a (第 2の半導体層） とを交互に 2周 期積層し、 さらにその上に厚み 40 n mのアンドープ層 1 04 bを積層した構造 となっている。
このような構造の製造に際しては、 特許出願 200 1 — 566 1 93号に開示 されている結晶成長装置及び結晶成長方法を用いる。 すなわち、 熱 CV Dの成長 炉内に S i C基板を設置し、 希釈ガスとして水素およびアルゴンを流し、 原料ガ スとしてプロパンガスとシランガスを成長炉に導入する。 成長炉内の圧力は 0. 093 3 M P aに保ち、 基板温度は 1 600°Cに制御する。 この状態で厚み 40 n mのアンドープ層をェピタキシャル成長させる。 ドープ層の形成には上記の希 釈ガス、 原料ガスに加えドーピングガスとして窒素をパルス状に成長炉に供給す る。 このような状態で厚み 1 O n mの <5 ドープ層 1 04 aをェピタキシャル成長 させる。 ドーパント濃度は、 パルスバルブのパルスのオン ' オフの時間幅や、 デ ユーティ一比の調整によって制御される。 このような方法により、 3層のアンド —プ層 1 0 4 bと、 2層の δ ドープ層 1 0 4 aとを交互に堆積して、 多重（5 ド一 プ層 1 0 4 Xを形成する。
次に、 多重 <5 ドープ層 1 0 4 X (アンドープ層 1 0 4 b ) の表面を熱酸化する ことにより、 シリコン酸化膜 1 0 8 Xを形成する。 その際、 例えば石英管内に S i C基板を設置し、 パブリングした酸素を流量 2 . 5 ( I i n ) で石英管に 導入し、 基板温度を 1 1 0 0 °Cに保った状態で 3時間熱酸化を行なうことにより 、 厚み約 4 0 n mの熱酸化膜が形成される。
次に、 S i C基板 1 0 1の裏面に、 蒸着法によリ、 厚み 2 0 0 n mのニッケル 膜からなる ドレイン電極 1 1 2を形成する。 ドレイン電極 1 1 2の熱処理は、 後 にソース電極を形成した後に行なう。
次に、 図 3 ( d ) に示す工程で、 フォ トリソグラフィ一により、 シリコン酸化 膜 1 0 8 Xの上にソース電極を形成しようとする領域を開口したレジス ト膜 （図 示せず） を形成した後、 フッ酸エッチングにより、 シリコン酸化膜 1 0 8 Xをパ ターニングして、 ソ一ス電極を形成しようとする領域を囲むゲート絶縁膜 1 0 8 を形成する。 次に、 レジス ト膜を残したままで、 真空蒸着などにより、 基板上に 厚み 2 0 0 n mのニッケル膜 （N i 膜） とを順次堆積した後、 リフ トオフにより 、 二ッケル膜 1 1 1 xを残す。
次に、 図 3 ( e ) に示す工程で、 N i 膜 1 1 1 Xに、 例えば窒素などの不活性 ガス雰囲気中で温度 1 0 0 0 °C . 2分間の条件で熱処理を施す。 この熱処理の際 に、 ニッケル （N i ) 及び炭化珪素 （S i C ) の相互拡散と反応とが生じ、 主と してニッケルシリサイ ドからなるソース電極 1 1 1 が形成される。 そして、 多重 6 ド一プ層 1 0 4 Xのうちソース電極 1 1 1 内に取リ込まれない部分が蓄積チヤ ネル層 1 0 4となる。
図 1 4は、 図 3 ( e ) に示す工程で形成されたソ一ス電極と下地の S i C層と の構造を示す S E M写真図である。 同図に示すように、 ソース電極が基板表面か ら約深さ 2 0 0 n mの部位まで入リ込んでいることがわかる。 この S E M写真を 作成したサンプルには、 多重 (5 ドープ層は形成されていないが、 本実施形態にお ける多重 δ ドープ層 1 0 4 Xの厚さは 1 4 0 n mであるので、 ニッケルシリサイ ドからなるソース電極 1 1 1 をコンタク ト領域 1 0 5に接触させることが十分可 能であることがわかる。
次に、 図 3 ( f ) に示す工程で、 蒸着法により、 基板上にアルミニウム膜を堆 積した後、 フォ トリソグラフィ一及びウエッ トエッチングにより、 アルミニウム 膜をパターニングして、 ゲ一ト絶縁膜 1 0 8の上にゲート電極 1 1 0を形成する ここで、 従来技術のごとく、 S i C層にイオン注入を行なう場合には、 例えば 以下のような処理が必要となる。 まず、 基板上に、 n型不純物イオンを注入する 領域以外の領域を覆い、 n型不純物イオンを注入する領域を開口したシリコン酸 化膜などからなる注入マスクを形成した後、 基板温度を 500〜800°Cの間に 加熱して、 注入マスクの上方から窒素イオン （N+ ) などのイオン注入を行なう 。 さらに、 不純物の活性化のためのァニールを温度 1 5 00°Cで 30分間行なう ことにより、 n型不純物濃度が約 1 X 1 0 atoms · c m— 3の高濃度イオン注入 層を形成する。 このとき、 窒素イオン （N+ ) を、 注入エネルギーが互いに異な る例えば 6回のイオン注入工程に分けて基板内に注入する。 例えば、 第 1 回目の イオン注入の条件が加速電圧 1 80 k e V, ドーズ量 1 . 5 x l 014atoms - c m一2で、 第 2回目のイオン注入の条件が加速電圧 1 30 k e V, ドーズ量 1 x 1 01 "atoms ■ c m— 2で、 第 3回目のイオン注入の条件が加速電圧 1 1 0 k e V, ドーズ量 5 1 0 , 3atoms ■ c m_2で、 第 4回目のイオン注入の条件が加速電圧 1 00 k e V, ドーズ量 8 X 1 0 13atoms ■ c m— 2で、 第 5回目のイオン注入の 条件が加速電圧 60 k e V, ドーズ量 6 x 1 013atoms ' c m— 2で、 第 6回目の イオン注入の条件が加速電圧 3 0 k e V, ドーズ量 5 x 1 013atoms ■ c m— 2で ある。 イオン注入の深さは約 0. 3〃 mである。
なお、 この従来の製造工程におけるイオン注入工程には、 以下のような不具合 もあった。 すなわち、 シリコン酸化膜などからなる注入マスクに開口を形成する 際、 下地の S i C層も若干エッチングされるので、 ソース領域の部分だけ凹んで 、 ソース領域に段差が形成される。 そして、 このような段差上のゲー ト酸化膜に は電界が集中し、 耐圧が落ちる可能性があった。
ところが、 本実施形態の製造工程では、 かかるイオン注入工程を行なわなくて も、 M I S F E Tである A C C U F E Tを形成することができる。 図 1 6は、 本実施形態の製造方法を用いて形成された A C C U F E Tのドレイ ン電流 （ I d ) —ドレイン電圧 （V d ) 特性 （ 1 ー 特性） の測定結果を示す図 である。 図 1 6に示すデータは、 本実施形態の製造方法を用い、 ゲー ト長が 2 mで、 総ゲート幅が 1 . 2 mmの二重注入型， 蓄積型 M I S F E T (A C CU F E T) のサンプルを試作し、 その特性を実測することで得られたものである。 サ ンプルの A C C U F E Tにおける隣接する P型ゥエル領域間の距離は 5 mであ る。 図 1 6からわかるように、 本実施形態の製造方法によって形成された A C C U F E Tにおいて、 確かに MO S動作が確認された。
また、 比較のために図 1 5に示す従来構造の二重注入型， 蓄積型 M I S F E T (A C CU F E T) を試作して、 I 一 V特性を本実施形態の A C C U F E Tと比 較した。 図 1 7は、 従来構造の二重注入型， 蓄積型 M I S F E T (A C C U F E T) の I 一 V特性の測定結果を示す図である。
従来構造の A C C U F E Tの製造工程と、 本実施形態の A C CU F E Tの製造 工程との違いは、 イオン注入によるソース領域の形成の有無のみであって、 両者 の他の工程は同一である。 そして、 図 1 6と図 1 7とを比較するとわかるように 、 本実施形態のごとくイオン注入によるソース領域の形成がなくても、 A C C U F E Tのドレイン電流の値に大きな変化はなく、 チャネルに直接設けたソース電 極とチャネルの間にコンタク ト抵抗の増大は認められなかった。
なお、 本実施形態の A C C U F E Tのオフ状態におけるソース ■ ドレイン間の 耐圧は 600 Vであった。
本実施形態においては、 蓄積チャネル層 1 04が、 極薄のドープ層 1 04 aと 、 比較的厚めのアンドープ層 1 04 bとを積層してなる多重 <5 ド一プ層 1 04 X から形成されている。 したがって、 蓄積チャネル層 1 04において、 量子効果な どによって（5 ドープ層 1 04 aから浸みだしたキャリアが結晶性の高い， 不純物 イオン散乱の少ないアンドープ層 1 04 bを走行するので、 チャネル移動度の高 い蓄積チャネル層 1 04が得られる。
本実施形態の M I S F E Tにおいては、 ソース電極 1 1 1 は蓄積チャネル層 1 04のうち <5 ドープ層 1 04 aのみに実質的にォーミック接触し、 アンドープ層 1 04 bにはォーミック接触していないが、 S ドープ層 1 04 aからアンド一プ 層 1 0 4 bへキャリアが供給されるため、 十分高いドレイン電流が得られる。 通常の蓄積型 M I S F E Tでは、 チャネル層の不純物濃度が低いので、 ソース 電極を直接チャネル層に接触させてもォ一ミック接触にはならないが、 本発明で は、 S ドープ層が高濃度の不純物を含んでいるので、 ソース電極を S ド一プ層に ォーミック接触することができる。 キャリアは、 （5 ド一プ層からアンド一プ層へ と供給される。
—第 2の実施形態一
「半導体装置の構造」
図 4は、 本発明の第 2の実施形態の半導体装置である トレンチ M I S F E Tの 構造を示す断面図である。
同図に示すように、 この第 2の実施形態の トレンチ M I S F E Tは、 低抵抗の S i C基板 2 0 1 と、 S i C基板 2 0 1上にェピタキシャル成長され S i C基板 2 0 1 よりも高抵抗な高抵抗 S i C層 2 0 2と、 高抵抗 S i C層 2 0 2の表面領 域に選択的なイオン注入によって形成された P型べ一ス層 2 0 3と、 p型べ一ス 層 2 0 3の一部を貫通して高抵抗 S i C層 2 0 2に達する トレンチの壁面に沿つ て形成された多重 (5 ド一プ層 （活性領域） を有する n型のチャネル層 2 0 4と、 pベース層 2 0 3内に高濃度の p型不純物を注入して形成されたコンタク 卜領域 2 0 5とを備えている。 また、 チャネル層 2 0 4の上にゲート絶縁膜 2 0 8が形 成されており、 ゲ一ト絶縁膜 2 0 8の上にはゲート電極 2 1 0が形成されている 。 さらに、 S i C基板 2 0 1 の裏面には、 S i 基板 2 0 1 に実質的にォーミック 接触する ドレイン電極 2 1 2が形成されている。
上記チャネル層 2 0 4は、 図 4の左上に拡大して示すように、 アンドープの S i C単結晶からなる厚み約 4 0 n mのアンドープ層 （低濃度層） 2 0 4 と、 n 型不純物のピーク濃度が 1 X 1 0 1 8 c m— 3で厚みが 1 0 n mの <5 ド一プ層 （高濃 度層） 2 0 4 aとを交互に 2周期積層し、 さらにその上に厚み 4 0 n mのアンド —プ層 2 0 4 bを積層した構造となっている。 そして、 n型ド一プ層 2 0 4 aは 、 量子効果によるアンド一プ層 2 0 4 bへのキヤリァの浸みだしが可能な程度に 薄く形成されている。 このような δ ド一プ層は、 特許出願 2 0 0 1 - 5 6 6 1 9 3号の明細書及び図面に開示されている結晶成長装置及び結晶成長方法を用いて 得られるものである。 この多重 <5 ドープ層を有していることによる作用効果は、 特願 2 0 0 2— 5 0 0 4 5 6号等に記載しているとおりである。
ここで、 本実施形態の特徴は、 S i Cとの反応によってチャネル層 2 0 4及び コンタク ト領域 2 0 5内まで侵入して、 コンタク ト領域 2 0 5に直接接触するソ ース電極 2 1 1が設けられている点である。 そして、 従来、 チャネル層 2 0 4や p型ベース層 2 0 3に高濃度の不純物を注入して形成されていたソース領域は形 成されていない。 ソース電極 2 1 1は、 チャネル層 2 0 4の上にアルミニウム膜 及びニッケル膜を形成した後、 熱処理によってニッケルと S i Cとが反応してな るニッケルシリサイ ド層とアルミニウム合金層とによって構成されている。 この 熱処理の際に、 主としてニッケルがチャネル層 2 0 4及びコンタク 卜領域 2 0 5 内に拡散によって侵入するので、 ソース電極 2 1 1 は、 チャネル層 2 0 4内の <5 ド一プ層 2 0 4 aに実質的にォーミック接触するとともに、 コンタク ト領域 2 0 5にもォ一ミック接触している。
特に、 本実施形態では、 イオン注入によるソース領域の形成を行なわなくても よいので、 製造工程の簡素化を図ることができる。 S i Cは非常に硬い材料であ り、 イオン注入は、 高エネルギーで、 かつ、 多段に注入エネルギーを変化させて 行なう必要があり、 多大の手間を要するが、 本実施形態によリソース領域形成の ためのイオン注入工程を省くことができ、 製造工程の簡略化と製造コス 卜の削減 とを図ることができる。
さらに、 本実施形態においては、 凹部を形成しなくても、 ソース電極 2 1 1 か らコンタク ト領域 2 0 5を介してベース層 2 0 3にバイアスを供給することがで きる。 S i Cは非常に硬い材料であり、 エッチングには多大の手間を要するが、 本実施形態によリ、 ソース電極形成のためのエッチング工程を省く ことができ、 製造工程の簡略化と製造コス卜の削減とを図ることができる。
そして、 本実施形態の半導体装置においては、 ソース電極 2 1 1から、 ソース 領域を介することなく、 直接 S ドープ層 2 0 4 aにキャリアが供給されるので、 半導体装置の動作に不具合を招く ことはない。 むしろ、 オン抵抗をより低減する ことが可能になる。 「半導体装置の製造工程」
図 5 (a ) 〜 （ f ) は、 第 2の実施形態の半導体装置の製造工程を示す断面図 である。
まず、 図 5 ( a ) に示す工程で、 （ 0 0 0 1) 面から < 1 1-2 0>方向に 8° 傾いた面 （ （ 0 0 0 1) オフ面） を主面とし、 n型不純物 （窒素） のドーピング 濃度が 1 X 1 018 c m-3~ 5 1 019 c m_3程度である S i C基板 20 1 を用意 し、 高抵抗 S i C層 202をェピタキシャル成長させる。 その際、 例えば、 原料 ガスとしてシランとプロパンを、 キャリアガスとして水素を、 ド一パン卜ガスと して窒素ガスをそれぞれ用い、 熱 C V Dにより、 S i C基板 2 0 1 よりも低濃度 の不純物 （ドーパント） を含む高抵抗 S i C層 202をェピタキシャル成長させ る。 例えば、 耐圧が 600 Vの M I S F E Tを製造するのであれば、 高抵抗 S i C層 2 02のド一パント濃度は 1 X 1 015 c m— 3〜 1 x 1 016 c m 3の範囲にあ リ、 厚さは 1 0〃 m以上であることが望ましい。
次に、 例えば、 原料ガスとしてシランとプロパンを、 キャリアガスとして水素 を、 ドーパントガスとして トリメチルアルミニウム （TMA) をそれぞれ用い、 熱 CV Dにより、 p型のベース層 203をェピタキシャル成長させる。 このとき 、 ベース層 203における ド一パント濃度が約 2 X 1 017 c m 3で厚さが 2 / m 程度が好ましい。
次に、 図 5 ( b ) に示す工程で、 ベース層 203の一部に p型不純物であるァ ルミニゥム （A I ) またはホウ素 （B) のイオン注入を行なって、 高濃度 p型の コンタク ト領域 205を形成する。 コンタク ト領域 205の形成には、 まず、 注 入マスクとなる厚さ 3 j! m程度のシリコン酸化膜 （図示せず） を、 CV D法など によってベース層 203の上に堆積し、 フォ トリソグラフィ一およびドライエツ チングによって、 シリコン酸化膜のうちコンタク ト領域 205を形成する部分を 開口する。 その後、 注入欠陥を低減するために、 基板温度を 5 00°C以上の高温 に保って A I または Bのイオン注入を行ない、 イオン注入の後で、 シリコン酸化 膜をふつ酸によって全て除去する。 コンタク ト領域 205の深さは 300 n m程 度で、 ドーパント濃度は 1 X 1 018 c m— 3程度であることが好ましい。 この後、 アルゴンなどの不活性ガス中で 1 7 00°C前後で 3 0分程度の活性化ァニールを 行なう。
続いて、 図 5 ( c ) に示す工程で、 反応性イオンエッチング （R I E) により 、 ベース層 203を貫通して、 高抵抗 S i C層 202に達する トレンチ 206を 形成する。
次に、 トレンチ 206の壁面に沿って， つまり， 高抵抗 S i C層 202, ベー ス層 203及びコンタク ト領域 205の各表面上に、 M I S F E Tのチャネルと なる多重 5 ドープ層 204 Xを形成する。 多重（5 ド一プ層 204 Xは、 厚み 40 n mのアンドープ層 204 bと n型ド一パントのピーク濃度 1 X 1 018c m 3で 厚み 1 O n mの δ ド一プ層 204 aとを交互に 2周期積層し、 さらにその上に厚 み 40 n mのアンドープ層 204 bを積層した構造となっている。
このような構造の製造に際しては、 特許出願 200 1 - 566 1 9 3号の明細 書及び図面に開示されている結晶成長装置及び結晶成長方法を用いる。 すなわち 、 熱 CV Dの成長炉内に S i C基板を設置し、 希釈ガスとして水素およびァルゴ ンを流し、 原料ガスとしてプロパンガスとシランガスを成長炉に導入する。 成長 炉内の圧力は 0. 093 3 M P aに保ち、 基板温度は 1 600°Cに制御する。 こ の状態で厚さ 40 n mのアン ド一プ層 204 bをェピタキシャル成長させる。 ド ープ層の形成には上記の希釈ガス、 原料ガスに加えドーピングガスとして窒素を パルス状に成長炉に供給する。 このような状態で厚み 1 O n mの S ド一プ層 20 4 aをェピタキシャル成長させる。 ドーパント濃度は、 パルスバルブのパルスの オン， オフの時間幅や、 デューティー比の調整によって制御される。 このような 方法により、 3層のアンド一プ層 204 bと、 2層の <5 ド一プ層 204 aとを交 互に堆積して、 多重 5 ドープ層 204 Xを形成する。
次に、 図 5 ( d ) に示す工程で、 多重（S ド一プ層 204 X (アンド一プ層 20 4 b ) の表面を勢酸化することにより、 シリコン酸化膜 208 Xを形成する。 そ の際、 例えば石英管内に S i C基板を設置し、 パブリングした酸素を流量 2. 5 ( I i n ) で石英管に導入し、 基板温度を 1 1 00°Cに保った状態で 3時間 熱酸化を行なうことにより、 厚み約 40 n mの熱酸化膜が形成される。
次に、 シリコン酸化膜 208 X上にゲート電極 2 1 0を形成する。 その際、 例 えば L P CV D法により、 原料ガスとしてジシラン及び水素を、 ドーパントガス としてホスフィンあるいはジボランをそれぞれ用いて、 n型または p型の低抵抗 のポリシリコン膜を表面に堆積した後、 フォ トリソグラフィーおよびドライエツ チングにより、 ポリシリコン膜をパターニングして、 トレンチ 206を埋めるゲ 一ト電極 2 1 0を形成する。
次に、 S i C基板 20 1の裏面に、 蒸着法により、 厚み 200 n mのニッケル 膜からなる ドレイン電極 2 1 2を形成する。 ドレイン電極 2 1 2の熱処理は、 後 にソ一ス電極を形成した後に行なう。
次に、 図 5 ( e ) に示す工程で、 フォ トリソグラフィ一により、 シリコン酸化 膜 20 8 Xの上にソース電極を形成しょうとする領域を開口したレジスト膜 （図 示せず） を形成した後、 フッ酸エッチングにより、 シリコン酸化膜 208 Xをパ ターニングして、 ゲート絶縁膜 208を形成する。 次に、 レジスト膜を残したま まで、 真空蒸着などにより、 基板上に厚み 200 n mのニッケル膜 （N i 膜） を 順次堆積した後、 リフ トオフにより、 N i 膜 2 1 1 Xを残す。
次に、 図 5 ( f ) に示す工程で、 N i 膜 2 1 1 Xに、 例えば窒素などの不活性 ガス雰囲気中で温度 1 000°C， 2分間の条件で熱処理を施す。 この熱処理の際 に、 ニッケル （N i ) 及び炭化珪素 （S i C) の相互拡散と反応とが生じ、 主と してニッケルシリサイ ドからなるソース電極 2 1 1が形成される。 そして、 多重 δ ド一プ層 204 Xのうちソース電極 2 1 1 内に取り込まれない部分がチャネル 層 204となる。 このとき、 同時に S i C基板 20 1の裏面のニッケル膜も二ッ ケルシリサイ ドとなり ドレイン電極 2 1 2が形成される。
本実施形態の製造方法を用い、 ゲート長が 2 / mで、 総ゲート幅が 2. 1 mm のトレンチ M I S F E Tを試作し、 その特性を測定したところ、 ゲ一ト電圧 5 V ， ドレイン . ソース電圧 2 Vにおいてドレイン電流が 9. 5mAであるという特 性が得られた。 この値は、 イオン注入によリソース領域を形成した従来の トレン チ型 M I S F E Tとほぼ同じドレイン電流である。 また、 オフ状態でのソース ■ ドレイン間の耐圧は 600 Vであった。
本実施形態においては、 チャネル層 204が、 極薄のド一プ層 204 a と、 比 較的厚めのアンド一プ層 204 bとを積層してなる多重 δ ド一プ層 204 Xから 形成されている。 したがって、 チャネル層 204において、 量子効果などによつ て δ ドープ層 2 0 4 aから浸みだしたキヤりァが結晶性の高い， 不純物イオン散 乱の少ないアンドープ層 2 0 4 bを走行するので、 チャネル移動度の高いチヤネ ル層 2 0 4が得られる。
本実施形態の M I S F E Tにおいては、 ソース電極 2 1 1はチャネル層 2 0 4 のうち δ ドープ層 2 0 4 aのみに実質的にォーミック接触し、 アンドープ層 2 0 4 bにはォ一ミック接触していないが、 （5 ドープ層 2 0 4 aからアンドープ層 2 04 bへキヤリアが供給されるため、 十分高いドレイン電流が得られる。 一第 3の実施形態—
図 6は、 第 3の実施形態の横型の pチャネル型 M I S F E Tの概略的な構造を 示す断面図である。 同図に示すように、 濃度 1 X 1 018atoms ■ c m— 3の窒素 （ n型不純物） がド一プされた n型の S i C基板 3 0 1の上には、 平均濃度約 1 x
1 0 "atoms ■ c m_3の窒素がドープされた n型のベース領域 3 0 2と、 ベース 領域 3 0 2内に形成された多重 S ドープ層 3 0 4 (活性領域） と、 多重 <5 ドープ 層 3 0 4の上に形成された S i Oz からなるゲ一ト絶縁膜 3 0 8と、 ゲート絶縁 膜 3 0 8の上に形成された N i 合金膜からなるゲ一ト電極 3 1 0と、 多重 (5 ド一 プ層 3 0 4及びベース領域 3 0 2に接触する N i 合金膜からなるソース電極 3 1
1 a及びドレイン電極 3 1 1 bと、 S i C基板 3 0 1の裏面にォーミックコンタ ク 卜する N i 合金膜からなる裏面電極 3 1 2とを備えている。
図 6の左上に拡大して示すように、 多重 (5 ドープ層 3 0 4は、 高濃度 （例えば
1 X 1 018atoms ■ c m— 3) のアルミ二ゥムを含む厚みが約 1 0 n mの 3つの p 型ド一プ層である（5 ド一プ層 3 04 aと、 アンドープの S i C単結晶からなる厚 み約 4 O n mの 4つのアンドープ層 3 0 4 bとを交互に積層して構成されている 。 そして、 p型ドープ層 3 0 4 aは、 量子効果によるアンド一プ層 3 04 bへの キャリアの浸みだしが可能な程度に薄く形成されていることから、 特願 2 0 0 2 - 5 0 0 4 5 6号に記載されているような効果を発揮することができる。
そして、 本実施形態の M I S F E Tには、 特願 2 0 0 2— 5 0 0 4 5 6号に開 示されている M I S F E T (同文献の図 1参照） のようなソース領域やドレイン 領域は設けられていない。 そして、 ソース電極 3 1 1 a及びドレイン電極 3 1 1 bが基板内に侵入して、 p型ドープ層 3 0 4 aに実質的にォーミック接触するの で、 第 1 ， 第 2の実施形態と同様に、 ソース領域などを形成するためのイオン注 入工程が不要となる効果を発揮することができる。
本実施形態における M I S F E Tの製造工程の図示は省略するが、 特願 2 0 0 0 - 5 0 0 4 5 6号の第 1の実施形態における製造方法において、 ソ一ス領域及 びドレイン領域形成のためのイオン注入工程を行なわずに、 基板上のソース電極 及びドレイン電極を形成しょうとする領域に N i 膜を形成し、 N i膜の熱処理に よって N i を基板内に拡散させて、 ニッケル合金膜からなるソース電極， ドレイ ン電極を形成する。
すなわち、 多重 <5 ドープ層からなるチャネル層を有する横型の M I S F E Tに 対しても、 本発明を適用することにより、 ソース領域やドレイン領域を形成する ためのイオン注入工程を省略することができ、 製造コス 卜の削減を図ることがで さる。 一第 4の実施形態一
図 7は、 本発明の第 4の実施形態における A C C U F E Tの構造を示す断面図 である。 同図に示すように、 濃度 1 X 1 0 1 8 atoms ■ c m— 3のアルミニウム （ p 型不純物） がドープされた P型の S i C基板 4 0 1の上には、 平均濃度約 1 X 1 0 1 7 atoms ■ c m— 3のアルミニウムがドープされた p型の下部領域 4 0 2と、 下 部領域 4 0 2の上に形成され平均濃度約 1 x 1 0 1 7 atoms ■ c m _3の窒素がドー プされた n型の多重 S ド一プ層 4 0 4 (活性領域） と、 多重 (5 ドープ層 4 0 4の 上に形成された S i O 2 からなるゲート絶縁膜 4 0 8と、 ゲ一卜絶縁膜 4 0 8の 上に形成された N i 合金膜からなるゲート電極 4 1 0と、 多重 δ ドープ層 4 0 4 及び下部領域 4 0 2にそれぞれ接触する N i 合金膜からなるソース電極 4 1 1 a 及びドレイン電極 4 1 1 bと、 S i C基板 4 0 1の裏面にォーミックコンタク 卜 する A I Z N i 積層膜からなる裏面電極 4 1 2とを備えている。
ここで、 図 7の右方に拡大して示すように、 多重 (5 ドープ層 4 0 4は、 高濃度 (例えば 1 X 1 0 1 B atoms ■ c m— 3 ) の窒素を含む厚みが約 1 0 n mの 3つの δ ドープ層 4 0 4 aと、 アンド一プの S i C単結晶からなる厚さ約 4 0 n mの 4つ のアンドープ層 4 0 4 bとを交互に積層して構成されている。 そして、 《5 ドープ 層 4 0 4 aは、 量子効果によるアンドープ層 4 0 4 bへのキヤリァの浸みだしが 可能な程度に薄く形成されていることから、 特願 2 0 0 2— 5 0 0 4 5 6号に記 載されているような効果を発揮することができる。 すなわち、 動作時には、 量子 効果によって <5 ドープ層 4 0 4 aに量子準位が生じ、 <5 ドープ層 4 0 4 a中の局 在する電子の波動関数はある程度の広がりを持つようになる。 その結果、 電子が δ ドープ層 4 0 4 aだけでなくアンドープ層 4 0 4 bにも存在するような分布状 態となる。 この状態で、 多重 (5 ドープ層 4 0 4のポテンシャルが高められ、 量子 効果によって（5 ド一プ層 4 0 4 aからアンドープ層 4 0 4 bに電子が広がった状 態になると、 d ド一プ層 4 0 4 a , アンド一プ層 4 0 4 bに絶えず電子が供給さ れる。 そして、 電子が不純物濃度の低いアンドープ層 4 0 4 bを流れるので、 不 純物イオン散乱の低減により、 高いチャネル移動度が得られる。 一方、 オフ状態 では多重 <5 ドープ層 4 0 4全体が空乏化され、 多重 (5 ドープ層 4 0 4には電子が 存在しなくなるので、 不純物濃度の低いァンドープ層 4 0 4 bによって耐圧が規 定され、 多重 5 ド一プ層 4 0 4全体において高い耐圧値が得られることになる。 よって、 多重 <5 ド一プ層 4 0 4を利用してソース ' ドレイン間に大電流を流すよ うに構成された A C C U F E Tにおいて、 高いチャネル移動度と、 高い耐圧とを 同時に実現することが可能になる。
そして、 本実施形態の A C C U F E Tには、 特願 2 0 0 2— 5 0 0 4 5 6号に 開示されている A C C U F E T (同文献の図 7参照） のようなソース領域やドレ ィン領域は設けられていない。 そして、 ソース電極 4 1 1 a及びドレイン電極 4 1 1 bが基板内に侵入して、 （5 ド一プ層 4 0 4 aに実質的にォ一ミックコンタク 卜するので、 第 1， 第 2の実施形態と同様に、 ソース領域などを形成するための イオン注入工程が不要となる効果を発揮することができる。
本実施形態における M I S F E Tの製造工程の図示は省略するが、 特願 2 0 0 2— 5 0 0 4 5 6号の第 1の実施形態における製造方法において、 ソース領域及 びドレイン領域形成のためのイオン注入工程を行なわずに、 基板上のソース電極 及びドレイン電極を形成しようとする領域に N i膜を形成し、 N i 膜の熱処理に よって N i を基板内に拡散させて、 ニッケル合金膜からなるソース電極， ドレイ ン電極を形成する。
すなわち、 多重 (5 ドープ層からなるチャネル層を有する横型の A C C U F E T に対しても、 本発明を適用することにより、 ソース領域やドレイン領域を形成す るためのイオン注入工程を省略することができ、 製造コス トの削減を図ることが できる。 一第 5の実施形態—
図 8は、 第 5の実施形態に係るパワー半導体デバイスであるショッ トキ一ダイ ォードの概略的な構造を示す断面図である。
同図に示すように、 （ 0 0 0 1) オフ面を主面とする n型の S i C基板である S i C基板 50 1の主面上には、 第 1 の実施形態で説明した方法と基本的に同じ 方法により形成された多重 δ ドープ層 504 (活性領域） が設けられている。 多 重 <5 ドープ層 504は、 窒素濃度が約 5 X 1 0 15atoms ■ c m_3で厚みが 40 η mである 3つのアンドープ層 504 b (低濃度ドープ層） と、 窒素のピーク濃度 が 1 X 1 018atoms · c m— 3で厚みが 1 O n mである 3つの 5 ドープ層 504 a (高濃度ドープ層） とを交互に積層して形成されている。 S i C基板 50 1 の厚 さは約 1 00 mで、 S i C基板 50 1 には不純物がド一プされておらずほぼ半 絶縁性状態となつている。
ここで、 本実施形態においては、 多重 S ドープ層 504の上ではなく側方にシ ョッ トキ一電極 506が設けられている。 すなわち、 多重《5 ドープ層 504を堀 込んで S i C基板 50 1 に達する溝が形成され、 この溝の側面上に多重 (5 ドープ 層 504の 5 ド一プ層 504 a及びアンドープ層 5 04 bの各側面にシヨ ッ トキ 一接触する N i 合金からなるショッ トキ一電極 506が設けられている。 また、 ショ ッ トキ一電極 506とはある間隔を隔てた領域に、 多重 δ ド一プ層 504及 び S i C基板 50 1 にそれぞれ接触する N i 合金膜からなるォーミック電極 50 8が設けられている。 ショッ トキ一電極 506と引き出し用ドープ層 508との 間隔は約 1 0 / mである。
本実施形態のショッ トキ一ダイォ一ドの作用は、 特願 200 1 — 566 1 93 号の明細書中の第 3の実施形態の説明に記載の通リであり、 多重 δ ド一プ層 50 4全体としての抵抗値を小さく維持することができ、 低消費電力， 大電流を実現 することができる。
そして、 本実施形態では、 特願 2 0 0 1 - 5 6 6 1 9 3号に記載されたショッ トキ一ダイォ一ドにおいては設けられていた引き出し用ドープ層 （同文献の図 8 参照） が不要である。 つまり、 引き出し ドープ層を形成するためのイオン注入ェ 程が不要となるので、 第 1， 第 2の実施形態と同様に、 製造コストの削減という 効果を発揮することができる。
図 8に示すショ ッ トキ一ダイォ一ドの構造は、 以下の手順により形成される。 まず、 半絶縁性の S i C基板 5 0 1 を結晶装置内に設置し、 第 1の実施形態で説 明した C V Dを行なって、 S i C基板 5 0 1の上に、 厚み約 4 0 n mのアンド一 プ層 5 0 4 bと、 厚み約 1 0 n mの 5 ド一プ層 5 0 4 aとを交互にェピタキシャ ル成長させて、 多重 δ ドープ層 5 0 4を形成する。 次に、 多重 (5 ドープ層 5 0 4 及び S i C基板 5 0 1 の一部を ドライエッチングにより除去して、 溝を形成する 。 その後、 N i 膜の形成と熱処理とによリ、 多重 δ ドープ層 5 0 4の上に N i 合 金からなるォ一ミック電極 5 0 8を形成する。 次に、 溝の側壁に N i 合金からな るショ ッ トキ一電極 5 0 6を形成する。 ォーミック電極 5 0 8の形成方法は、 第 1の実施形態で説明した通りである。 一第 6の実施形態一
図 9は、 第 6の実施形態に係るパワー半導体デバイスである M E S F E Tの概 略的な構造を示す断面図である。
同図に示すように、 （ 0 0 0 1 ) オフ面を主面とする n型の S i C基板である S i C基板 6 0 1の主面上には、 第 1 の実施形態で説明した方法と基本的に同じ 方法により形成された多重 δ ドープ層 6 0 4 (活性領域） が設けられている。 多 重 δ ドープ層 6 0 4は、 窒素濃度が約 5 X 1 0 1 5 atoms ■ c m— 3で厚みが 4 0 n mである 3つのアンド一プ層 6 0 4 b (低濃度ドープ層） と、 窒素のピーク濃度 が 1 X 1 0 1 8atoms · c m— 3で厚みが 1 O n mである 3つの S ド一プ層 6 0 4 a (高濃度ド一プ層） とを交互に積層して形成されている。 S i C基板 6 0 1の厚 さは約 1 0 0 mで、 S i C基板 6 0 1 には不純物がドープされておらずほぼ半 絶縁性状態となつている。
また、 本実施形態においては、 多重 5 ドープ層 6 0 4の最上部のアンドープ層 6 0 4 bの上に、 アンド一プ層 6 0 4 bとショッ トキ一接触する N i 合金からな るショ ッ トキ一電極であるゲート電極 6 0 8と、 ゲ一ト電極 6 0 8を挟んで互い に対向する N i 合金からなるォーミック電極であるソース電極 6 0 9 a及びドレ イン電極 6 0 9 bとが設けられている。 また、 ゲート電極 6 0 8のゲート長は約 1 〃 mである。
本実施形態の M E S F E Tの動作時には、 量子効果によって <5 ド一プ層 6 0 4 aに量子準位が生じ、 S ドープ層 6 0 4 a中の局在する電子の波動関数はある程 度の広がりを持つようになる。 その結果、 電子が (5 ドープ層 6 0 4 aだけでなく アンド一プ層 6 0 4 bにも存在するような分布状態となる。 この状態で、 多重 <5 ドープ層 6 0 4のポテンシャルが高められ、 量子効果によって δ ドープ層 6 0 4 aからアンドープ層 6 0 4 bに電子が広がった状態になると、 <5 ド一プ層 6 0 4 a , アンド一プ層 6 0 4 bに絶えず電子が供給される。 そして、 電子が不純物濃 度の低いアンド一プ層 6 0 4 bを流れるので、 不純物イオン散乱の低減によリ、 高い電子移動度が得られる。 一方、 オフ状態では多重 S ドープ層 6 0 4全体が空 乏化され、 多重 S ドープ層 6 0 4には電子が存在しなくなるので、 不純物濃度の 低いアンドープ層 6 0 4 bによって耐圧が規定され、 多重 <5 ドープ層 6 0 4全体 において高い耐圧値が得られることになる。 よって、 多重 S ド一プ層 6 0 4を利 用してソース · ドレイン間に大電流を流すように構成された M E S F E Tにおい て、 高いチャネル移動度と、 高い耐圧とを同時に実現することが可能になる。
しかも、 イオン注入によるソ一ス領域やドレイン領域の形成を行なわずに、 多 重 <5 ドープ層 6 0 4の各 <5 ドープ層 6 0 4 aとの実質的なォーミック接触を維持 することができるので、 製造コストを安価に維持しつつ、 大電流を流すことがで き、 パヮ一デバイスとしての価値を高めることができる。
図 9に示す M E S F E Tの構造は、 以下の手順により形成される。 まず、 半絶 縁性の S i C基板 6 0 1 を結晶装置内に設置し、 第 1の実施形態で説明した C V Dを行なって、 S i C基板 6 0 1の上に 3つのアンドープ層 6 0 4 bと 2つの δ ドープ層 6 0 4 aとを交互にェピタキシャル成長させて、 多重（5 ドープ層 6 0 4 を形成する。 次に、 基板上に N i 膜を形成する。 そして、 第 1の実施形態で説明 した条件で熱処理を施すことにより、 多重 <5 ドープ層 604及び S i C基板 60 1 に接触するソース電極 609 a , ドレイン電極 609 bを形成する。 ソース電 極 609 a , ドレイン電極 609 bは、 多重 S ド一プ層 604の各 <5 ド一プ層 6 04 aにォーミックコンタク トしている。 次に、 基板上に N i 合金からなるゲー ト電極 608を形成する。 ゲート電極 608の形成後には、 上述のような熱処理 を行なわずに、 ゲ一ト電極 608と多重（5 ドープ層 604の最上部のアンドープ 層 604 bとをショッ トキ一接触している状態に保持する。
—第 7の実施形態一
次に、 基地局などの各通信システム用機器の各回路に配置される トランジスタ , ダイオードなどの能動素子と、 キャパシタ， インダクタなどの受動素子と集積 してなる半導体デバイスについて説明する。 本実施形態の半導体デバイスは、 本 発明者達の発明である特願 200 1 - 3 509 23号中に開示されている基地局 などの各通信システム用機器に配置することができる。
「半導体装置の構造」
図 1 0は、 本発明の第 7の実施形態における S i C基板上に、 上記各実施形態 で説明したショッ トキ一ダイォード， M E S F E T, M I S F E Tや、 キャパシ タ及びインダクタを集積してなる半導体デバイス （半導体集積回路装置） の断面 図である。
4 H -S i C基板である S i C基板 7 0 1 には、 低濃度の n型不純物 （窒素） を含む第 1の低濃度ドープ層 7 1 5と、 高濃度の n型不純物 （窒素） を含む S ド —プ層とアンドープ層とが交互に積層されてなる第 1の多重 (5 ド一プ層 7 1 2 ( 活性領域） と、 低濃度の P型不純物 （アルミニウム） を含む第 2の低濃度ドープ 層 7 1 6と、 高濃度の p型不純物 （アルミニウム） を含む (5 ドープ層とアンド一 プ層とが交互に積層されてなる第 2の多重 S ドープ層 7 1 3 (活性領域） とが下 方から順に設けられており、 上記第 2の多重 δ ドープ層 7 1 3及び第 2の低濃度 ドープ層 7 1 6の一領域が除去されて、 基板上に第 1の多重 (5 ド一プ層 7 1 2の —部が露出している。 そして、 各多重 (5 ドープ層 7 1 2. 7 1 3及び各低濃度ド —プ層 7 1 5, 7 1 6を各素子毎に区画するための， トレンチにシリコン酸化膜 を埋め込んでなる素子分離領域 7 1 1が設けられている。 なお、 低濃度ドープ層 7 1 5, 7 1 6は、 いずれもアンドープ層としてもよい。
ここで、 図 1 0の下方に拡大して示すように、 第 1の多重 (5 ドープ層 7 1 2は 、 高濃度 （例えば 1 X 1 018atoms ■ c m— 3) の窒素を含む厚みが約 1 O n mの 2つの 5 ドープ層 7 1 2 a と、 アンド一プの 4 H— S i C単結晶からなる厚み約 40 n mの 2つのアンド一プ層 7 1 2 bとを交互に積層して構成されている。 一 方、 第 2の多重 (5 ド一プ層 7 1 3は、 高濃度 （例えば 1 x 1 0 atoms · c m— 3 ) のアルミニゥムを含む厚みが約 1 O n mの 2つの p型ドープ層である（5 ドープ 層 7 1 3 aと、 アンド一プの 4 H— S i C単結晶からなる厚み約 40 n mの 2つ のアンド一プ層 7 1 3 bとを交互に積層して構成されている。 そして、 δ ドープ 層 7 1 2 a , p型ドープ層 7 1 3 aは、 いずれも量子効果によるアンドープ層 7 1 2 b, 7 1 3 bへのキヤリアの浸みだしが可能な程度に薄く形成されている。 本実施形態の半導体装置は、 以上のように、 δ ドープ層 7 1 2 a， 7 1 3 aと アンドープ層 7 1 2 b， 7 1 3 bとを交互に積層した積層部 （多重 (5 ドープ層） を備えている。 このような高濃度ドープ層 （<5 ドープ層） と低濃度ドープ層 （ァ ンド一プ層） とを交互に積層してなる構造は、 後述するように、 特許出願 200 0 - 5 8964号や特許出願 2000— 062 1 0号の明細書及び図面に開示さ れている結晶成長装置及び結晶成長方法を用いて得られるものである。 具体的に は、 パルスバルブを用いたド一パントガスの供給 （パルスド一プという） と原料 ガスの供給とを同時に行なって、 in - situ ド一プによるェピタキシャル成長法を 用いている。
また、 S i C基板 7 0 1上のうち第 1 の多重 δ ドープ層 7 1 2が露出している 部分の上には、 ショッ トキ一ダイオード 7 20 (整流素子） と、 M E S F E T 7 3 0 (パワーアンプ） とが設けられ、 S i C基板 7 0 1のうち第 2の多重 (5 ドー プ層 7 1 3が最上部に存在する部分の上には、 n M I S F E T 7 40 (スィッチ ング素子） と、 キャパシタ 7 50 (容量素子） と、 インダクタ 7 60 (誘導素子 ) とが設けられている。 すなわち、 通信回路中の高周波信号を扱うメインアンプ を構成している M E S F E T, ダイオー ド， キャパシタ， インダクタや、 通常の 信号処理部などに配置される M I S F E Tが 1つの S i C基板 7 0 1 に設けられ ている。
上記ショッ トキ一ダイオード 7 20は、 第 1の多重 5 ドープ層 7 1 2にショッ トキ一接触するニッケル （N i ) 合金からなるショッ トキ一電極 7 2 1 と、 第 1 の多重 δ ド一プ層 7 1 2の（5 ド一プ層 7 1 2 aにォーミックコンタク 卜するニッ ケル （N i ) 合金からなるォーミック電極 7 23とを備えている。
上記 M E S F E T 7 30は、 第 1 の多重 <5 ドープ層 7 1 2の最上層になるアン ドープ層 7 1 2 aにショッ トキ一接触する N i 合金膜からなるショッ トキーゲ一 ト電極 7 3 2と、 第 1 の多重 <5 ドープ層 7 1 2のうちゲ一ト電極 73 2の両側方 に位置する領域上に設けられ、 第 1の多重 (5 ド一プ層 7 1 2の各 5 ドープ層 7 1 2 aにォーミック接触するソース電極 7 3 4及びドレイン電極 7 35とを備えて いる。
上記 π Μ I S F E Tフ 40は、 第 2の多重（5 ド一プ層 7 1 3の上に形成された S i O z からなるゲ一ト絶縁膜 7 4 1 と、 ゲート絶縁膜 7 4 1の上に形成された N i 合金膜からなるゲート電極 7 42と、 第 2の多重 <5 ドープ層 7 1 3の各 p型 ドープ層 7 1 3 aにォーミックコンタク 卜する N i 合金膜からなるソース電極 7 44及びドレイン電極 7 45とを備えている。 なお、 第 1の多重 (5 ドープ層 7 1 2内のある領域に、 絶縁ゲート電極， ソース ' ドレイン電極などを形成すること により、 p M I S F E Tを設けることができることは言うまでもない。
上記キャパシタ 7 50は、 第 2の多重 <5 ドープ層 7 1 3の上に設けられた S i N膜からなる下地絶縁膜 7 5 1 と、 該下地絶縁膜 7 5 1 の上に設けられた白金 （ P t ) 膜からなる下部電極 7 52と、 下部電極 7 5 2の上に設けられた B S Tな どの高誘電体膜からなる容量絶縁膜 7 53と、 容量絶縁膜 7 53を挟んで下部電 極 7 5 2に対向する白金 （P t ) 膜からなる上部電極 7 54とを備えている。 上記インダクタ 7 6 0は、 第 2の多重 5 ドープ層 7 1 3の上に設けられた S i N膜からなる誘電体膜 76 1 と、 該誘電体膜 76 1 の上に形成されたスパイラル 状の C u膜からなる導体膜 7 62とを備えている。 ここで、 導体膜 7 62の幅は 約 9 / で、 厚みが約 4 mで、 導体膜 7 6 2同士間の間隙が約 4 m程度であ る。 ただし、 S i C基板 70 1 は耐熱性が大きく， かつ熱伝導率も高いことから 、 電流量によっては、 導体膜 7 6 2の微細化が可能であり、 より微細なパターン 、 例えば、 幅が 1 ~ 2 mで間隙が 1 ~ 2 m程度の形状も可能である。
また、 基板上には、 シリコン酸化膜からなる層間絶縁膜 7 フ 0が形成されてお リ、 層間絶縁膜 7 7 0の上には、 アルミニウム合金膜， C u合金膜などからなる 配線 （図示せず） が設けられている。 そして、 上記各素子 7 2 0， 7 3 0 , 7 4 0 , 7 5 0 , 7 6 0の導体部は、 層間絶縁膜 7 7 0に形成されたコンタク トホ一 ルを埋めるアルミニウム合金膜などからなるコンタク ト 7 7 1 を介して配線に接 続され、 基地局などの通信システム用機器内の各回路が構成されている。
ただし、 1 つの S i C基板上に、 1 つの通信システム用機器内のすべての回路 が設けられている必要はなく、 いずれかの回路が別の基板 （シリコン基板） に設 けられていてもよいものとする。 例えば、 通信システム用機器中の送信増幅部及 び受信増幅部などは、 パワー素子を必要とするので S i C基板上に設けるが、 パ ヮー素子を必要としないベースバンド処理部はシリコン基板上に設けてもよい。 本実施形態においては、 図 1 0に示すように、 通信システム用機器内のデバィ スのうち主要なものが 1 つの S i C基板内に搭載されていて、 必要な回路が小型 化されている。 したがって、 通信システム用機器内の各回路を小型化することが でき、 かつ、 その全体の厚みは、 S i C基板の厚みに積層膜や層間絶縁膜の厚み を加えた程度にすぎないので、 通信システム用機器全体がきわめて薄型の構造と なる。 つまり、 通信システム用機器自体の寸法の小型化を図ることができる。 特 に、 図 1 0に示すように、 ショッ トキーダイォードを横型構造にして、 1 つの S i C基板に M E S F E T , ショッ トキ一ダイォード， M I S F E Tなどを設ける ことを可能にしたことから、 集積化が容易になった。 また、 インダクタ， キャパ シタなどの受動素子をも共通の S i C基板上に搭載できるようにしたことにより
、 いっそうの小型化を図ることができる。
しかも、 半導体集積回路装置全体として、 S i C層へのイオン注入により形成 される ドープ層をできるだけ設けないようにしているので、 特に多大の手間を要 する S i C層へのイオン注入工程を省略することができ、 製造コス トの低減を図 ることができる。
また、 S i C基板上に形成される M E S F E Tやショ ッ トキ一ダイオードの正 常な動作を確保しうる温度は、 4 0 0 °C前後であるので、 従来の S i 基板上に設 けられた F E Tを前提とする場合のごとく、 1 5 0 °Cという厳しい温度の上限に よる種々の制約が大幅に緩和される。 つまり、 本実施形態においては、 S i C基 板上の M E S F E T , ショッ トキ一ダイォードの耐熱性が高いことからすべての 素子を近接して配置しても、 耐熱性による不具合はほとんど生じない。 また、 回 路が大幅に小型化できることから、 基地局内における配置の自由度を高く確保す ることができ、 かつ、 S i C基板は熱伝導率が高く放熱性も良好であることから 、 回路内の各素子がパヮ一アンプの熱放散による悪影響を受けるのを容易に回避 することができる。
したがって、 大電力， 高耐圧の特性を備え、 通信システム中の基地局や移動局 などの機器に適した半導体デバイスを提供することができる。 そして、 S i C基 板の耐熱性が高いことから、 この半導体デバイスを基地局に配置した場合には、 特別に冷却能力の大きい冷却装置を設けなくても、 長期の使用に耐えるので、 冷 却用設備の設置コス 卜と、 電力などのランニングコス トとを低減することができ る。 また、 この半導体デバイスを移動局に配置した場合には、 インダクタなどの 発熱性素子と M E S F E Tを近接させて配置しても、 G a A s基板を用いた場合 のような温度上昇に起因する特性の悪化を抑制することができる。 したがって、 半導体デバイスの移動局内における配置関係の制約が緩和され、 移動局全体の小 型化を図ることができる。
また、 基地局や移動局などの通信システム用機器中の多くの素子を共通の S i C基板上に集積化することで、 部品組立の手間が省略でき、 半導体デバイスの製 造コス トの低減を図ることができる。 さらに、 （5 ドープ層と低濃度ドープ層とを 積層した積層部を有する素子は、 デバイスの信頼性が向上することから、 歩留ま りの向上をも見込めることがわかっており、 歩留まりの向上によるコス卜の低減 をも図ることができる。
なお、 特に G H zオーダーの高周波信号を扱う機器に半導体デバイスを応用す る場合には、 上記インダクタ 6 0の誘電体膜 6 1 を B C B膜 （ベンゾシクロブテ ン膜） により構成することが好ましい。 B C B膜とは、 B C B— D V Sモノマー を溶剤に溶かして塗布した後べ一キングして得られる B C Bを構造中に含む膜を いう。 B C B膜は、 比誘電率が 2. 7程度と小さく、 かつ、 1 回の塗布で 3 0〃 m程度の厚い膜を容易に形成できるという特徴がある。 また、 B CB膜の tan 6 は 60 G H zで 0. 006程度と S i O 2 よりも 1桁程度小さいことから、 B C B膜は特にィンダクタやマイクロス トリツプ線路を構成する誘電体膜として優れ た特性を発揮することができる。
「製造工程」
次に、 本実施形態における半導体デバイスの製造工程について、 図 1 1 ( a ) 〜図 1 3 ( b ) を参照しながら説明する。 ここで、 図 1 1 ( a ) ~ ( c ) は、 本 実施形態の半導体デバイスの製造工程のうち第 1， 第 2の積層部の形成から素子 分離領域の形成までの工程を示す断面図である。 図 1 2 ( a ) ， （ b) は、 本実 施形態の半導体デバイスの製造工程のうち絶縁膜の形成から各素子の電極又は導 体膜の形成までの工程を示す断面図である。 図 1 3 ( a ) ， （ b) は、 本実施形 態の半導体デバイスの製造工程のうちキャパシタの上部電極の形成から各素子の 導体部へのコンタク トホールの形成までの工程を示す断面図である。 なお、 本実 施形態における結晶成長装置及び結晶成長方法は、 特許出願 2000 - 5896 4号又は特許出願 2000-062 1 0号の明細書及び図面に開示されている構 造又は方法に基づいている。
まず、 図 1 1 ( a ) に示す工程で、 p型の S i C基板 7 0 1 を準備する。 本実 施形態においては、 S i C基板 7 0 1 として、 主面が { 1 1 -2 0 } 面 （八面） に一致した方位を有する 4 H— S i C基板を用いる。 ただし、 主面が （ 0 0 0 1 ) 面 （C面） から数度ずれた方位を有する S i C基板を用いてもよい。
そして、 流量 5 ( I /m i n ) の酸素によってバブリングされた水蒸気雰囲気 中で、 S i C基板 7 0 1 を 1 1 00°Cで 3時間ほど熱酸化し、 表面に厚みが約 4 0 n mの熱酸化膜を形成した後、 バッファ一ド弗酸 （弗酸： フッ化アンモニゥム 水溶液 = 1 ： 7 ) により、 その熱酸化膜を除去する。 そして、 CV D装置のチヤ ンバ一内に S i C基板 7 0 1 を設置し、 チャンバ一内を 1 0_6P a程度 （= 1 0 -8Torr) の真空度になるまで減圧する。 次に、 チャンバ一内に希釈ガス （キヤリ ァガス） として流量 2 ( I m i n ) の水素ガスと流量 1 ( I i n ) のアル ゴンガスとを供給し、 チャンバ一内の圧力を 0. 093 3 M P aとして、 基板温 度を約 1 6 0 0 °Cに制御する。 水素ガス及びアルゴンガスの流量は上述の一定値 に保持しながら、 原料ガスとして流量が 2 ( m I / m i n ) のプロパンガスと、 流量が 3 ( m I / m i n ) のシランガスとをチャンバ一内に導入する。 原料ガス は流量 5 0 ( m I Z m i n ) の水素ガスで希釈されている。 そして、 チヤンバー 内で、 原料ガス及び希釈ガスを供給しながら、 n型不純物である窒素 （ドーピン グガス） をパルス状に供給することによリ、 S i C基板 7 0 1 の主面の上に、 厚 みが約 1 2 0 0 n mの第 1の低濃度ドープ層つ 1 5をェピタキシャル成長によリ 形成する。 ここで、 ドーピングガスとしては例えば窒素を高圧ボンベに収納して おいて、 高圧ボンベと ドーピングガス供給用配管との間にパルスバルブを設ける 。 そして、 原料ガス及び希釈ガスを供給しながら、 パルスバルブを繰り返し開閉 することによって、 ドーピングガスをチャンバ一内の S i C基板 7 0 1 の直上に パルス状に供給することができる。 なお、 第 1の低濃度ドープ層 7 1 5の代わり に、 アンド一プ層を形成してもよい。
次に、 第 1の低濃度ドープ層 7 1 5の上に、 厚み約 1 0 n mの δ ドープ層 7 1 2 a (高濃度ドープ層） をェピタキシャル成長により形成する。 ここで、 低濃度 ドープ層 7 1 5を形成する際には、 パルスバルブを開いている期間 （パルス幅） を短く し、 5 ドープ層 7 1 2 aを形成する際には、 パルスバルブを開いている期 間 （パルス幅） を長くすることにより、 不純物濃度の高低差を容易に実現するこ とができる。
そして、 （5 ドープ層 7 1 2 aのェピタキシャル成長が終了すると、 ドーピング ガスの供給を停止させて、 つまり、 パルスバルブを完全に閉じた状態で、 プロパ ンガスとシランガスとを S i C基板 7 0 1 の上に供給することにより、 S i C基 板 7 0 1の主面の上に、 アンドープの S i C単結晶からなる厚み約 4 0 n mのァ ンド一プ層 7 1 2 b (低濃度ドープ層） をェピタキシャル成長させる。
このようにして、 原料ガスを供給しながら同時にパルスバルブを開閉して、 ド —ビングガスを導入することによる 5 ドープ層 7 1 2 aの形成と、 ドーピングガ スを供給しないで原料ガスの供給のみによるアンドープ層 7 1 2 bの形成とを各 々 3回ずつ繰り返すことにより、 （5 ドープ層 7 1 2 aとアンドープ層 7 1 2 bと を交互に 3層ずつ積層してなる第 1の多重 <5 ドープ層 7 1 2を形成する。 このと き、 最上層にはアンドープ層 7 1 2 bを形成し、 その厚みを他のアンド一プ層 7 1 2 bよりも 1 0 n m程度厚く しておく。 第 1の多重 δ ド一プ層 7 1 2における 平均の窒素濃度は、 約 1 X 1 0 "atoms ■ c m— 3であり、 第 1の多重 δ ドープ層 7 1 2のトータルの厚みは、 約 1 9 0 n mである。
次に、 原料ガスと希釈ガスはそのままにして、 ドーピングガスを、 p型不純物 であるアルミニウムを含むガス （ドーピングガス） に切り換えることにより、 第 1 の多重（5 ドープ層 7 1 2の上に、 厚みが約 1 2 0 0 n mの低濃度ドープ層 7 1 6を形成する。 ここで、 ドーピングガスとしては例えば卜リメチルアルミニウム ( A I ( C H を約 1 0 %含む水素ガスを用いる。
そして、 上述の第 1 の多重 δ ドープ層 7 1 2を形成する際の手順と同様に、 原 料ガスを供給しながら同時にパルスバルブを開閉して、 ドーピングガス （トリメ チルアルミニゥムを含む水素ガス） を導入することによる厚み約 1 0 n mの ρ型 ド一プ層 7 1 3 a (高濃度ドープ層） の形成と、 パルスバルブを閉じた状態にし て ドーピングガスを供給しないで原料ガスの供給のみによる厚み約 4 0 n mのァ ンド一プ層 7 1 3 bの形成とを各々 3回ずつ繰り返すことにより、 p型ドープ層 7 1 3 aとアンド一プ層 7 1 3 bとを交互に 3周期積層してなる第 2の多重 <5 ド ープ層 7 1 3を形成する。 このとき、 最上層にはアンド一プ層 7 1 3 bを形成し 、 その厚みを他のアンドープ層 7 1 3 bよりも 1 0 n m程度厚く しておく。 第 2 の多重 5 ドープ層 7 1 3における平均のアルミニウム濃度は、 約 1 X 1 017atom S ■ c m— 3であり、 第 2の多重 5 ドープ層 7 1 3の熱酸化終了後における ト一タ ルの厚みは、 約 1 9 0 n mである。
次に、 図 1 1 ( b ) に示す工程で、 選択的エッチングによリ、 第 2の多重 δ ド ープ層 7 1 3及び第 2の低濃度ドープ層フ 1 6のうち， ショ ッ トキ一ダイォード 7 20及び(\1已 5 「巳丁 7 3 0を形成しょうとする領域を除去して、 ショ ッ トキ 一ダイオード 7 2 0及び M E S F E T 7 3 0を形成しょうとする領域に第 1の多 重 δ ドープ層 7 1 2を露出させる。
次に、 図 1 1 ( c ) に示す工程で、 基板に、 素子分離領域を形成するためのト レンチを形成し、 トレンチ内にシリコン酸化膜を埋め込んで素子分離領域 7 1 1 を形成する。 次に、 図 1 2 ( a ) に示す工程で、 基板上に、 注入マスクを除去した後、 ブラ ズマ C V D法によって厚みが約 0 . 4〃 mの S i N膜を形成した後、 S i N膜を パターニングして、 第 2の多重 δ ドープ層 7 1 3のうちキャパシタ 7 5 0及びィ ンダクタ 7 6 0を形成しょうとする領域の上に、 下地絶縁膜 7 5 1 と誘電体膜 7 6 1 とを形成する。
次に、 図 1 2 ( b ) に示す工程で、 M I S F E T形成領域において、 約 1 1 0 0 °Cの温度下で第 2の多重 5 ド一プ層 7 1 3の最上層のアンド一プ層 7 1 3 bの 表面部 （約 1 O n mの厚み分） を熱酸化することにより、 厚みが約 2 0 n mの熱 酸化膜からなるゲート絶縁膜 7 4 1 を形成する。 次に、 ゲート絶縁膜 7 4 1 のう ちソース電極及びドレイン電極を形成しょうとする部分を除去して開口部を設け 、 開口部に真空蒸着法によりソース電極 7 4 4及びドレイン電極 7 4 5となる N i 膜を堆積した後、 電極形状にパターニングする。 このとき、 同時に、 ショ ッ ト キ一ダイォ一ド 7 2 0の第 1の多重 <5 ドープ層 7 1 2の上にもォーミック電極 7
2 3 , ソース電極 7 3 4及びドレイン電極 7 3 5となる N i膜を堆積した後、 そ れぞれ電極形状にパターニングする。 さらに、 第 1， 第 2の実施形態と同じ条件 で熱処理を行なうことにより、 N i膜の N i を多重 δ ドープ層内に拡散させて、 各多重 (5 ドープ層中の高濃度ドープ層とォーミックコンタク 卜するソース電極 7
3 4， 7 4 4 , ドレイン電極 7 3 5 , 7 4 5及びォ一ミック電極 7 2 3を形成す る。 続いて、 ゲート絶縁膜 7 4 1の上にニッケル （N i ) 合金膜を蒸着して、 二 ッケル合金膜からなるゲート長約 1 β mのゲ一ト電極 7 4 2を形成する。 また、 第 1の多重 δ ドープ層 7 1 2のショッ トキ一ダイォ一ド 7 2 0， M E S F E T 7 3 0を形成する領域の上にニッケル （N i ) の蒸着を行なって、 ニッケルからな るショ ッ トキ一電極 7 2 1及びショッ トキーゲー卜電極 7 3 2を形成するととも に、 キャパシタ 7 5 0の下地絶縁膜 7 5 1 の上に白金 （ P t ) の蒸着を行なって 白金からなる下部電極 7 5 2を形成する。
次に、 インダクタ 7 6 0を形成しょうとする領域において、 スパイラル状の開 口を有するレジスト膜を形成した後、 その上に厚みが約 4 mの C u膜を堆積し 、 リフ トオフを行なって、 誘電体膜 7 6 1 の上にスパイラル状の導体膜 7 6 2を 残す。 なお、 C u膜に代えてアルミニウム合金膜により導体膜を構成してもよい 。 その場合には、 アルミニウム合金膜を堆積した後、 C I ガスと B C I ガス とを用いた R 〖 E ドライエッチングによってアルミニウム合金膜をパターニング してスパイラル状の導体膜 7 6 2を形成する。
次に、 図 1 3 ( a ) に示す工程で、 スパッタリング法によリキャパシタ 7 50 の下部電極の上に B S T膜を形成した後、 蒸着法により B S T膜の上に白金 （P t ) 膜を形成する。 そして、 白金膜及び B S T膜を所定の形状にパターニングし て、 上部電極 7 54及び容量絶縁膜 7 5 3を形成する。
次に、 図 1 3 ( b) に示す工程で、 基板上にシリコン酸化膜からなる層間絶縁 膜 7 7 0を堆積し、 層間絶縁膜 7 7 0に、 ショッ トキーダイオード 7 20のショ ッ トキ一電極 7 2 1及びォ一ミック電極 7 23と、 M E S F E T 730のショッ トキ一ゲート電極 73 2, ソース電極 7 34及ぴドレイン電極 7 3 5と、 n M I S F E T 7 40のゲー ト電極 7 42， ソース電極 7 44及びドレイン電極 7 45 と、 キャパシタ 7 50の上部電極 7 54及び下部電極 7 52と、 インダクタ 7 6 0の導体膜 7 6 2のスパイラルの中心部及び外周側端部とにそれぞれ到達するコ ンタク トホール 774を形成する。
その後、 各コンタク トホール 7 7 4内及び層間絶縁膜 770の上にアルミニゥ ム合金膜を形成した後、 これをパターニングすることにより、 図 1 0に示す半導 体デバイスの構造が得られる。
このように、 本実施形態の製造方法により、 ショッ トキーダイオード， ME S F E T， M I S F E T, 抵抗素子， インダクタなどを、 S i C層へのイオン注入 工程をできるだけ行なわないようにしながら、 容易に、 1つの S i C基板上に設 けることができる。 特に、 上述のように、 M E S F E T, ショッ トキーダイォ一 ド等の能動素子を橫型構造にして、 共通の S i C基板内に M E S F E T, ショッ トキ一ダイオードを設けることを可能にしたことから、 集積化が容易になった。 また、 インダクタなどの受動素子をも共通の S i C基板上に搭載できるようにし たことにより、 いっそうの小型化を図ることができる。 一その他の実施形態一
上記各実施形態においては、 S i Cからなる多重 δ ドープ層の高濃度ドープ層 に拡散してォ一ミックコンタク トする電極を N i 膜から形成したが、 N i 膜以外 にも、 T i 膜， W膜， T i W膜， T i N膜， A I 膜， A I N ί 膜， T i A I 膜な どを用いることができる。 なお、 完全なォーミックコンタク 卜のためには、 多重 (5 ドープ層が n型層の場合には、 電極として N i膜， T i , T i膜， W膜， T i W膜， T i N膜などを用いることが好ましく、 多重 (5 ドープ層が p型層の場合に は、 電極として A I 膜， A I N i膜， T i A I 膜などを用いることが好ましい。 ただし、 物理的に完全なォ一ミックコンタク トでなくても、 実用上、 低抵抗性が 得られる場合があるので、 以上の組み合わせに限定されるものではない。 特に、 ォーミックコンタク 卜のための熱処理を、 p型多重 <5 ドープ層と n型多重 <5 ドー プ層との上の電極用金属膜に対して同時に行なうためには、 いずれの領域にも同 じ材質の金属膜を設けることが好ましい。
なお、 S i C層の場合、 N i 膜からニッケルが拡散することによって、 ニッケ ルシリサイ ド層が形成されるが、 ソース電極を他の材料， 例えば Τ ί膜から形成 した場合には、 チタンが S i C層内に拡散してチタンカーバイ ドが形成されると 考えられる。 S i C層内に金属が拡散することによって、 何らかの合金， 又は混 合体が形成されると考えられるが、 実用上、 金属が多重 S ドープ層内に拡散する 特性を有し、 かつ、 低抵抗性の電極が得られる材質であれば、 どのような金属膜 を用いてもよい。
上記各実施形態においては、 基板として S i C基板を用い， かつ， S i C層を 活性層として動作する能動素子を設けたが、 S i C基板上に設けられる半導体装 置だけではなく、 例えば G a N , I η Pなどのなる化合物半導体基板上に設けら れる半導体装置全般 （活性層としては、 G a N , A I G a N , I n G a N , I n A I G a Nなどからなる層） に上記各実施形態を適用することができる。 例えば I n P基板を用いた場合には、 A u G e膜などを電極用導体膜として用いること ができる。 また、 G a N基板を用いる場合には、 T i Z P t Z A u積層膜， A u Ζ η / Ν ί 積層膜などを電極用導体膜として用いることができる。 その場合にも 、 <5 ドープ層と低濃度ドープ層 （アンド一プ層を含む） とを積層した積層部をゲ 一ト絶縁膜の下方に備えていることにより、 チャネル移動度の向上と耐圧の向上 とを図ることができるとともに、 ソース ' ドレイン領域や引き出し用ドープ層を 形成するためのイオン注入工程をできるだけ行なわないようにすることができる 上記各実施形態において、 多重 (5 ドープ層中における高濃度ドープ層 ドー プ層） は、 少なくとも 2つあればよく、 アンドープ層 （低濃度ドープ層） は少な く とも 1 つあればよい。
本発明の半導体装置又はその製造方法によれば、 多重 (5 ド一プ層として構成さ れた活性領域と、 活性領域の表面から活性領域内に侵入して少なく とも（5 ド一プ 層に接触する電極を設けたので、 化合物半導体を用い、 大電力， 高耐圧などの性 能の高い半導体装置の製造コス 卜の低減を図ることができる。 一産業上の利用分野一
本発明の半導体装置は、 特に、 大電力用のパワーデバイスや高周波デバイスに おける M I S F E T, M E S F E T, ショ ッ トキ一ダイオード， インダクタなど に利用することができる。

Claims

言青求の範囲
1 . 基板と、
上記基板上に設けられた化合物半導体からなる活性領域であって、 キャリア走 行領域として機能する少なく とも 1 つの第 1 の半導体層と、 上記第 1の半導体層 よリも高濃度のキヤリァ用不純物を含み上記第 1 の半導体層よりも膜厚が薄い少 なくとも 2つの第 2の半導体層とを交互に積層してなる活性領域と、
上記活性領域の表面から上記活性領域内に侵入して少なくとも上記各第 2の半 導体層に接触する導体材料からなる少なくとも 1 つの電極と
を備えている半導体装置。
2 . 請求項 1の半導体装置において、
上記活性領域の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極とをさらに備え、
上記少なく とも 1つの電極は、 ソース電極又はドレイン電極のうちの少なくと もいずれか一方であり、
M I S F E Tとして機能する， 半導体装置。
3 . 請求項 2の半導体装置において、
蓄積型 M I S F E Tとして機能する， 半導体装置。
4 . 請求項 1 の半導体装置において、
上記活性領域の上に設けられたショッ トキ一ゲート電極をさらに備え、 上記少なく とも 1 つの電極は、 上記ゲート電極を挟んで設けられたソース電極 及びドレイン電極であリ、
M E S F E Tとして機能する， 半導体装置。
5 . 請求項 1の半導体装置において、
上記活性領域にショ ッ トキ一接触するショ ッ トキ一ゲート電極をさらに備え、 上記電極は、 単一のォ一ミック電極であり、
横型のショッ トキーダイオードとして機能する， 半導体装置。
6 . 請求項 1 ~ 5のうちいずれか 1 つの半導体装置において、
上記化合物半導体層は、 S i C層である。
7 . 請求項 6の半導体装置において、 上記少なく とも 1つの電極は、 少なく ともニッケルを含む導体材料によって構 成されている。
8. 基板上に設けられた半導体層の一部を活性領域とする半導体装置の製造方 法であって、
上記基板上に、 少なく とも 1 つの第 1 の半導体層と、 上記第 1 の半導体層より も高濃度のキヤリァ用不純物を含み上記第 1の半導体層よりも膜厚が薄い少なく とも 2つの第 2の半導体層とを交互に積層してなる活性領域を形成する工程 （ a 上記活性領域の上に導体膜を堆積した後、 上記導体膜を電極形状にパターニン グする工程 （ b ) と、
上記工程 （ b ) の後で、 上記導体膜に熱処理を施すことにより、 上記活性領域 の表面から活性領域内に入り込んで少なくとも上記各第 2の半導体層に接触する 電極を形成する工程 （ c ) と
を含む半導体装置の製造方法。
9. 請求項 8の半導体装置の製造方法において、
上記工程 （ c ) では、 上記電極と上記少なくとも上記各第 2の半導体層とをォ 一ミック接触させる。
1 0. 請求項 8又は 9の半導体装置の製造方法において、 上記導体膜は少なく ともニッケルを含む膜であり、
上記工程 （ c ) では、 上記熱処理を不活性ガス雰囲気中で 6 0 0°C以上の高温 で行なう。
PCT/JP2003/008736 2002-07-11 2003-07-09 半導体装置及びその製造方法 WO2004008512A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP03764156A EP1450394B1 (en) 2002-07-11 2003-07-09 Semiconductor device and method for manufacturing same
US10/494,705 US7507999B2 (en) 2002-07-11 2003-07-09 Semiconductor device and method for manufacturing same
DE60325690T DE60325690D1 (de) 2002-07-11 2003-07-09 Halbleiterbauelement und verfahren zu seiner herstellung

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002202527 2002-07-11
JP2002-202527 2002-07-11
JP2003-021692 2003-01-30
JP2003021692A JP4463482B2 (ja) 2002-07-11 2003-01-30 Ｍｉｓｆｅｔ及びその製造方法

Publications (1)

Publication Number Publication Date
WO2004008512A1 true WO2004008512A1 (ja) 2004-01-22

Family

ID=30117432

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/008736 WO2004008512A1 (ja) 2002-07-11 2003-07-09 半導体装置及びその製造方法

Country Status (6)

Country Link
US (1) US7507999B2 (ja)
EP (2) EP1450394B1 (ja)
JP (1) JP4463482B2 (ja)
CN (1) CN100353498C (ja)
DE (1) DE60325690D1 (ja)
WO (1) WO2004008512A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005104232A1 (en) * 2004-04-27 2005-11-03 Koninklijke Philips Electronics N.V., Semiconductor device and method of manufacturing such a device
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
WO2011027525A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
US9048196B2 (en) * 2004-09-13 2015-06-02 International Rectifier Corporation Power semiconductor package

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335758A (ja) * 2003-05-08 2004-11-25 Sanken Electric Co Ltd ダイオード素子及びその製法
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
JP4984821B2 (ja) * 2005-04-08 2012-07-25 三菱化学株式会社 半導体素子およびその製造方法
WO2006109760A1 (ja) * 2005-04-08 2006-10-19 Mitsubishi Cable Industries, Ltd. 半導体素子およびその製造方法
JP2007066959A (ja) * 2005-08-29 2007-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5011493B2 (ja) * 2005-09-14 2012-08-29 関西電力株式会社 炭化珪素半導体素子の製造方法
US7544572B2 (en) 2005-11-30 2009-06-09 Advanced Micro Devices, Inc. Multi-operational mode transistor with multiple-channel device structure
US7335927B2 (en) * 2006-01-30 2008-02-26 Internatioanl Business Machines Corporation Lateral silicided diodes
US20070235877A1 (en) * 2006-03-31 2007-10-11 Miriam Reshotko Integration scheme for semiconductor photodetectors on an integrated circuit chip
US7700975B2 (en) * 2006-03-31 2010-04-20 Intel Corporation Schottky barrier metal-germanium contact in metal-germanium-metal photodetectors
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
US7572482B2 (en) * 2006-04-14 2009-08-11 Bae Systems Information And Electronic Systems Integration Inc. Photo-patterned carbon electronics
US8435873B2 (en) * 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
JP2008071877A (ja) * 2006-09-13 2008-03-27 Rohm Co Ltd ＧａＮ系半導体素子
US8421119B2 (en) 2006-09-13 2013-04-16 Rohm Co., Ltd. GaN related compound semiconductor element and process for producing the same and device having the same
DE102007029829A1 (de) * 2007-06-28 2009-01-02 Infineon Technologies Austria Ag Halbleiterbauelement mit einem ohmschen Kontakt
WO2009081561A1 (ja) * 2007-12-20 2009-07-02 Panasonic Corporation 電力変換装置、スイッチ装置、および電力変換装置の制御方法
DE102008054077B4 (de) * 2008-10-31 2021-04-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren und Vorrichtung zur Herstellung von Bonddrähten auf der Grundlage mikroelektronischer Herstellungstechniken
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
WO2010116701A1 (ja) * 2009-04-07 2010-10-14 住友化学株式会社 半導体基板の製造方法および半導体基板
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
US8283973B2 (en) 2009-08-19 2012-10-09 Panasonic Corporation Semiconductor element, semiconductor device, and electric power converter
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
WO2011061918A1 (ja) 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP5567830B2 (ja) * 2009-12-22 2014-08-06 トヨタ自動車株式会社 半導体装置の製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8815721B2 (en) 2010-12-17 2014-08-26 General Electric Company Semiconductor device and method of manufacturing the same
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
JP6042658B2 (ja) * 2011-09-07 2016-12-14 トヨタ自動車株式会社 ＳｉＣ半導体素子の製造方法
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US8846482B2 (en) * 2011-09-22 2014-09-30 Avogy, Inc. Method and system for diffusion and implantation in gallium nitride based devices
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8614447B2 (en) * 2012-01-30 2013-12-24 International Business Machines Corporation Semiconductor substrates using bandgap material between III-V channel material and insulator layer
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
JP2014130951A (ja) * 2012-12-28 2014-07-10 Sumitomo Electric Ind Ltd 半導体装置
JP2014154666A (ja) * 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9166035B2 (en) * 2013-09-12 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Delta doping layer in MOSFET source/drain region
US9224814B2 (en) 2014-01-16 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Process design to improve transistor variations and performance
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US9236445B2 (en) 2014-01-16 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor having replacement gate and epitaxially grown replacement channel region
US9184234B2 (en) * 2014-01-16 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor design
US9525031B2 (en) 2014-03-13 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel
US9419136B2 (en) 2014-04-14 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dislocation stress memorization technique (DSMT) on epitaxial channel devices
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
CN104282765B (zh) * 2014-11-06 2017-12-08 株洲南车时代电气股份有限公司 一种碳化硅mos器件及其制造方法
JP6363541B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
US10665688B2 (en) * 2015-12-24 2020-05-26 Intel Corporation Low Schottky barrier contact structure for Ge NMOS
CN107331603B (zh) * 2017-03-20 2020-05-01 中国电子科技集团公司第五十五研究所 一种碳化硅mosfet单胞结构的制造方法
CN112385047B (zh) * 2018-07-12 2023-11-07 罗姆股份有限公司 半导体元件和半导体装置
JP7244306B2 (ja) * 2019-03-08 2023-03-22 株式会社東芝 半導体装置
US20230245891A1 (en) * 2022-01-31 2023-08-03 Texas Instruments Incorporated Small grain size polysilicon engineering for threshold voltage mismatch improvement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62271475A (ja) * 1987-04-03 1987-11-25 Hitachi Ltd 半導体装置
JPS6439073A (en) * 1987-08-05 1989-02-09 Sumitomo Electric Industries Compound semiconductor device
EP0309290A1 (en) * 1987-09-25 1989-03-29 Nec Corporation Compound semiconductor field-effect transistor
JPH0271563A (ja) * 1988-09-06 1990-03-12 Sony Corp 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ
JPH0982663A (ja) * 1995-09-13 1997-03-28 Fuji Electric Co Ltd 炭化珪素半導体装置の製造方法
WO2001093339A1 (fr) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Transistor misfet

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809047A (en) 1983-09-06 1989-02-28 General Electric Company Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS6439073U (ja) 1987-09-01 1989-03-08
DE19531369A1 (de) * 1995-08-25 1997-02-27 Siemens Ag Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluß
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
EP1315212A4 (en) * 2000-11-21 2008-09-03 Matsushita Electric Ind Co Ltd SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
JP3811624B2 (ja) * 2001-04-27 2006-08-23 松下電器産業株式会社 半導体装置
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62271475A (ja) * 1987-04-03 1987-11-25 Hitachi Ltd 半導体装置
JPS6439073A (en) * 1987-08-05 1989-02-09 Sumitomo Electric Industries Compound semiconductor device
EP0309290A1 (en) * 1987-09-25 1989-03-29 Nec Corporation Compound semiconductor field-effect transistor
JPH0271563A (ja) * 1988-09-06 1990-03-12 Sony Corp 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ
JPH0982663A (ja) * 1995-09-13 1997-03-28 Fuji Electric Co Ltd 炭化珪素半導体装置の製造方法
WO2001093339A1 (fr) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Transistor misfet

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1450394A4 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
US7846828B2 (en) 2003-07-02 2010-12-07 Panasonic Corporation Semiconductor device and method for fabricating the same
WO2005104232A1 (en) * 2004-04-27 2005-11-03 Koninklijke Philips Electronics N.V., Semiconductor device and method of manufacturing such a device
US8084829B2 (en) 2004-04-27 2011-12-27 Nxp B.V. Semiconductors device and method of manufacturing such a device
KR101205115B1 (ko) 2004-04-27 2012-11-26 엔엑스피 비 브이 반도체 디바이스 및 그 제조 방법
US9048196B2 (en) * 2004-09-13 2015-06-02 International Rectifier Corporation Power semiconductor package
US9620471B2 (en) 2004-09-13 2017-04-11 Infineon Technologies Americas Corp. Power semiconductor package with conductive clips
WO2011027525A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法

Also Published As

Publication number Publication date
EP1968104A2 (en) 2008-09-10
EP1968104A3 (en) 2008-11-05
EP1450394A4 (en) 2005-03-16
CN100353498C (zh) 2007-12-05
US20050173739A1 (en) 2005-08-11
US7507999B2 (en) 2009-03-24
DE60325690D1 (de) 2009-02-26
EP1450394B1 (en) 2009-01-07
EP1450394A1 (en) 2004-08-25
JP2004096061A (ja) 2004-03-25
CN1592950A (zh) 2005-03-09
JP4463482B2 (ja) 2010-05-19

Similar Documents

Publication Publication Date Title
WO2004008512A1 (ja) 半導体装置及びその製造方法
US7217954B2 (en) Silicon carbide semiconductor device and method for fabricating the same
CN110034186B (zh) 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法
US8003991B2 (en) Silicon carbide MOS field effect transistor with built-in Schottky diode and method for fabrication thereof
US6653659B2 (en) Silicon carbide inversion channel mosfets
US6303947B1 (en) Silicon carbide vertical FET and method for manufacturing the same
TW511166B (en) Equipment for communication system and semiconductor integrated circuit device
US20150287598A1 (en) Semiconductor device and method for manufacturing same
KR100642191B1 (ko) 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법
TW200531277A (en) Enhancement mode iii-nitride fet
CN105940498B (zh) 碳化硅半导体装置的制造方法及碳化硅半导体装置
JP2008503894A (ja) 炭化ケイ素デバイスおよびその作製方法
JPWO2004036655A1 (ja) 炭化ケイ素半導体装置及びその製造方法
WO2010143376A1 (ja) 半導体装置およびその製造方法
JP2009517883A (ja) 厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法
JP2009152353A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2006114795A (ja) 半導体装置
JP2004304174A (ja) 炭化珪素半導体装置およびその製造方法
US9391179B2 (en) Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance
TW200901465A (en) Semiconductor device having strain-inducing substrate and fabrication methods thereof
JP2005026563A (ja) 半導体装置
US11824086B2 (en) Method of fabricating super-junction based vertical gallium nitride JFET and MOSFET power devices
WO2005034246A1 (ja) 炭化ケイ素半導体装置
WO2021124549A1 (ja) 半導体素子及び半導体素子の製造方法
JP2023554559A (ja) リーク電流を低減可能なｉｉｉ族窒化物トランジスタ構造及びその作製方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2003764156

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10494705

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20038015277

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 2003764156

Country of ref document: EP