WO2003103037A1 - Dispositif a semi-conducteur - Google Patents

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WO2003103037A1
WO2003103037A1 PCT/JP2003/006315 JP0306315W WO03103037A1 WO 2003103037 A1 WO2003103037 A1 WO 2003103037A1 JP 0306315 W JP0306315 W JP 0306315W WO 03103037 A1 WO03103037 A1 WO 03103037A1
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semiconductor device
supply layer
carrier
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PCT/JP2003/006315
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Tatsuo Nakayama
Yuji Ando
Hironobu Miyamoto
Kensuke Kasahara
Yasuhiro Okamoto
Masaaki Kuzuhara
Original Assignee
Nec Corporation
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device having a heterojunction field-effect transistor, and more particularly, to a semiconductor device capable of increasing I max without increasing an A 1 composition ratio and a film thickness.
  • A1 GaN In the GaN heterojunction field effect transistor (HJFET) structure there is an Al GaN / InGaN / GaN structure having an InGaN layer as an operating layer (carrier traveling layer).
  • the A 1 GaN / In n G a N / G a N structure allows the conduction band discontinuity (AE C ) at the A 1 GaN / In nGaN hetero interface and the E c at the A 1 GaN / GaN hetero interface to be Also increases.
  • the A 1 composition ratio (A 1 x G ai — x It was expected that the maximum current (I max ) would increase without increasing X) and film thickness in As.
  • FIG. 6 is a partial cross-sectional view schematically showing the structure of the field-effect transistor disclosed in Japanese Patent Application Laid-Open No. 241430/1991.
  • a 1 ⁇ m thick A 1 InAs layer 1002 a 1 nm thick InGaAs layer 1003, and a 10 nm thick film are formed on an InP semiconductor substrate 1001.
  • 2 X 10 18 cm- 3 of S i is added, S i + I nGaAs layer 1004, the thickness of 10 nm I nGa a s layer 1005, eight 1 I NAS layer 1006 having a thickness 2,011,111 are laminated in this order ing.
  • the Si + 1 nGaAs layer 1004 in which Si is added to InGaAs having the same composition ratio as the InGaAs layer 1005 the InGaAs layer 1003 to 1005 (the operation layer or It is possible to increase the concentration of electrons traveling in the carrier traveling layer).
  • the two-dimensional electron gas concentration can be increased, the positively charged Si in the middle of the same operating layer (1003 to 1005 in Fig. 6) is added.
  • the mobility of carriers (electrons) is reduced due to the Coulomb scattering due to the presence of the Si + InGaAs layer 1004 that has been cured. It is an object of the present invention to provide a semiconductor device capable of increasing I max without increasing the film thickness.
  • a second object of the present invention is to provide a semiconductor device that does not lower the mobility. Disclosure of the invention
  • a buffer layer and an active layer mainly composed of a wurtzite type IV-V compound semiconductor having a main surface on which a piezo effect is generated and subjected to a compressive strain on a substrate.
  • a carrier that is interposed between the operation layer and the buffer layer, supplies carriers to the operation layer side, and has a carrier on the side of the operation layer where the piezo effect occurs. It has a carrier supply layer that operates to increase the concentration.
  • a buffer layer and a wurtzite-type group IV compound semiconductor having a principal surface on which a piezo effect occurs as a main component are formed on a substrate.
  • a buffer layer and an active layer mainly composed of a wurtzite type III-V compound semiconductor whose main surface is a surface where a piezo effect is generated and subjected to compressive strain are provided on a substrate.
  • a buffer layer and an operating layer mainly composed of a wurtzite type III-V compound semiconductor whose main surface is a surface where a piezo effect occurs are subjected to a compressive strain on a substrate.
  • a carrier supply layer that is interposed between the operating layer and the buffer layer and that is mainly composed of a wurtzite-type ⁇ - ⁇ group compound semiconductor and is ⁇ -type.
  • the surface on which the piezo effect occurs may be inclined at an angle of 0 ° or more and 55 ° or less with respect to the (001) plane in any direction. 1) It is preferable that the surface is inclined at an angle of 0 ° or more and 11 ° or less with respect to the plane in an arbitrary direction.
  • a working layer that is mainly made of a wurtzite type III-V compound semiconductor and undergoes compressive strain, wherein the carrier is interposed between the working layer and the buffer layer, and the carrier is operated by the carrier.
  • a carrier supply layer that supplies the carrier to the layer side and that acts to increase the carrier concentration on the (001) plane side in the operation layer.
  • a buffer layer and a wurtzite-type 111-V compound semiconductor having a (001) plane as a main surface are subjected to compression strain on a substrate.
  • a carrier supply layer that is interposed between the operation layer and the buffer layer, supplies carriers to the operation layer, and positively charges the carrier.
  • a buffer layer on a substrate an operating layer mainly containing a wurtzite type III-V compound semiconductor having a (0001) plane as a main surface and subject to compressive strain, A carrier supply layer interposed between the operation layer and the buffer layer, and a carrier supply layer mainly composed of a wurtzite type III-V nitride semiconductor; and a part or a part of the carrier supply layer. It is characterized in that n-type impurities are added to all of them.
  • a buffer layer on a substrate an operating layer mainly containing a wurtzite III-V compound semiconductor having a (0001) plane as a main surface and subject to compressive strain
  • the semiconductor device according to claim 1 further comprising an n-type carrier supply layer that is interposed between the operation layer and the buffer layer and that is mainly composed of a uranium ore III-V compound semiconductor.
  • both layers of the operation layer and the carrier supply layer have In x G ai — ⁇ 0 (0 ⁇ 1) as a main component. .
  • the carrier supply layer receives a compressive strain smaller than a compressive strain of the operation layer.
  • the carrier supply layer, I n b G ai - b N It is preferable that 0 ⁇ b ⁇ a) be the main component.
  • the semiconductor device further includes a second carrier supply layer formed on the operation layer and mainly composed of a non-strained wurtzite III-V compound semiconductor.
  • the buffer layer has the largest thickness among layers formed on the substrate, and mainly includes Al y G ai — y N (0 ⁇ y ⁇ l). Preferably, it is a component.
  • the second carrier supply layer is formed of A 1 c Ga! _ c N (0 ⁇ c ⁇ 1) as a main component, the operating layer is mainly composed of GaN, and the carrier supply layer is mainly composed of Al z G ai — z N (0 ⁇ z ⁇ y ). It is preferable that Further, in the semiconductor device of the present invention, it is preferable that the carrier supply layer has a thickness equal to or less than a critical thickness of a layer having the largest thickness among layers formed on the substrate.
  • a non-strained wurtzite type III-V group Ich compound semiconductor interposed between the operation layer and the second carrier supply layer is used as a main component. It is preferable to provide a spacer layer.
  • a source electrode and a drain electrode formed on the second carrier supply layer, and a gate formed on the carrier supply layer between the source electrode and the drain electrode Preferably, an electrode is provided.
  • FIG. 1 is a partial cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a partial cross-sectional view schematically showing a configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 3 is a schematic diagram for explaining the operation of the present invention.
  • FIG. 4 is a schematic diagram showing a crystal structure of a wurtzite III-V compound semiconductor.
  • FIG. 5 is a graph schematically showing a relationship among a depth, an electron gas concentration, and a conduction band in a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view schematically showing a structure of a conventional field-effect transistor.
  • FIG. 7 is a graph schematically showing a relationship between the depth of an operation layer, an electron gas concentration, and a conduction band in a conventional field-effect transistor.
  • FIG. 3 is a schematic diagram for explaining the operation of the present invention.
  • Fig. 4 shows the Urutsu ore III-V semiconductor.
  • FIG. 3 is a schematic view showing a crystal structure of the present invention.
  • FIG. 5 is a graph schematically showing a relationship between a depth, an electron gas concentration, and a conduction band in a semiconductor device according to an embodiment of the present invention.
  • the wurtzite type III-V compound semiconductor (GaN-based semiconductor) generates electric polarization due to elastic lattice vibration due to crystal distortion, and the piezo effect where a potential is formed inside the crystal occurs I do.
  • GaN-based semiconductor GaN-based semiconductor
  • a positive charge is generated on the GaNZGaN hetero-interface side (the (000-1) plane side of the A 1 GaN layer), and a negative charge is generated on the opposite side (the (0001) plane side of the Al GaN layer).
  • an InGaN layer 1104 having a larger lattice constant than the GaN layer is formed on the GaN layer 1103 with the (0001) plane as the main surface, as shown in Fig. 3 (B).
  • the negative charge is on the InGaN / GaN hetero interface side (the (000-1) plane side of the InGaN layer), and the positive charge is on the opposite side (the (0001) plane side of the InGaN layer). Charge is generated. See Figure 4 for the orientation of the crystal plane.
  • an active layer (see 104 in FIG. 1) using a wurtzite type III-V compound semiconductor (for example, InGaN) to which a compressive strain is applied;
  • an n-type semiconductor layer see 103 in FIG. 1).
  • the positively charged n-type impurity (S i) that supplies electrons and the emitted electrons are spatially separated, the influence of Coulomb scattering due to the positively charged n-type impurity (S i) is reduced. And excellent electron transport characteristics can be realized. same Occasionally, a negative charge is generated on the (000-1) plane side of the working layer (InGaN layer), so the electron buffer confined in the carrier supply layer / working layer interface (A 1 GaNZl nGaN interface) Exudation to the layer (GaN layer) side can also be suppressed.
  • the field-effect transistor since electrons can be effectively supplied to the operation layer (InGaN layer) side and leakage to the buffer layer (GaN layer) can be suppressed, the field-effect transistor has a large current during high-voltage operation. A remarkable effect can be obtained.
  • the tunnel resistance in ohmic contact can be reduced.
  • the carrier supply layer and the Schottky layer (A) Even if the thickness of the (GaN layer) is reduced, electrons can accumulate in the active layer (InGaN layer), which also has the effect of suppressing an increase in sheet resistance.
  • FIG. 1 is a partial cross-sectional view schematically showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • This semiconductor device relates to a field-effect transistor.
  • a buffer layer 102, a first carrier supply layer 103, an operation layer 104, and a second carrier supply layer 105 are formed in this order.
  • a source electrode 106 and a drain electrode 107 which are in ohmic contact with the second carrier supply layer 105 are formed on the second carrier supply layer 105.
  • a gate electrode 108 that is in Schottky contact with the second carrier supply layer 105 is formed on the second carrier supply layer 105 between the source electrode 106 and the drain electrode 107. This produces a field effect transistor.
  • the substrate 101 is made of, for example, sapphire, silicon carbide, or a group III nitride semiconductor such as GaN, A 1 GaN, or A 1 N.
  • the substrate 101 preferably uses a c-plane ((0001) plane) as a surface on which a crystal of an upper layer is grown, but a GaN-based semiconductor grows with a C-axis orientation, and a piezo effect occurs. It can be tilted up to about 55 ° in any direction. However, the inclination angle If it becomes larger, it becomes difficult to obtain good crystallinity. Therefore, it is preferable to set the inclination in any direction within 10 °.
  • the buffer layer 102 is a layer that alleviates strain due to lattice mismatch between the substrate 101 and the carrier supply layer 103, and is the thickest layer among layers formed on the substrate 101.
  • a GaN-based semiconductor such as GaN, InN, A1N, or a mixture of two or three of these is used.
  • a nucleation layer composed of a GaN-based semiconductor such as GaN, InN, A1N, or a mixture of two or three of them is formed between the substrate 101 and the buffer layer 102.
  • Layers 109 may be interposed.
  • impurities may be appropriately added to the buffer layer 102.
  • the impurities for example, n-type impurities such as Si, S, and Se, and P-type impurities such as Be, C, and Mg are used.
  • the first carrier supply layer 103 is a substance or a composition whose lattice constant is larger than the lattice constant of the puffer layer 102 and is subjected to compressive strain.
  • a GaN-based semiconductor such as GaN, InN, A1N, or a mixture of two or three of these is used.
  • the first carrier supply layer 103 may be appropriately doped with impurities.
  • impurities for example, 11-type impurities such as Si, S, and 36 are used.
  • the thickness of the first carrier supply layer 103 can be set to a desired thickness. Note that, since the lattice constant of the first carrier supply layer 103 is different from the lattice constant of the buffer layer 102, the thickness is preferably equal to or less than the critical film thickness at which dislocation occurs.
  • the operation layer 104 is a material or composition that has a force called a carrier transit layer, a lattice constant of which is larger than that of the first carrier supply layer 103, and which is subjected to compressive strain more strongly than the first carrier supply layer 103. However, if the strain is too high, the critical film thickness becomes too small to function as a carrier transit layer.
  • a GaN-based semiconductor such as GaN, InN, A1N, or a mixture of two or three of these is used. Further, an impurity may be appropriately added to the operation layer 104.
  • the impurities for example, n-type impurities such as Si, S, and Se, and p-type impurities such as Be, C, and Mg are used.
  • the impurity concentration in the operation layer 104 increases, Since the mobility of electrons decreases due to the influence of scattering of ions, the impurity concentration in the operation layer 104 is desirably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the thickness of the operation layer 104 can be a desired thickness. However, since the lattice constant of the operation layer 104 is different from the lattice constant of the buffer layer 102, it is preferable that the lattice constant be equal to or less than the critical film thickness at which dislocation occurs.
  • the second carrier supply layer 105 is a substance or a composition having a smaller electron affinity than the first carrier supply layer 103. Further, for the second carrier supply layer 105, for example, a GaN-based semiconductor such as GaN, InN, A1N, or a mixture of two or three of these is used. Further, an impurity may be added to the second carrier supply layer 105 as appropriate. As the impurities, for example, n-type impurities such as Si, S, and Se and p-type impurities such as Be, C, and Mg are used. Further, the thickness of the second carrier supply layer 105 can be a desired thickness. However, since the lattice constant of the second carrier supply layer 105 is different from the lattice constant of the buffer layer 102, the thickness is preferably equal to or less than the critical film thickness at which dislocation occurs.
  • a metal in ohmic contact with the second carrier supply layer 105 is used, for example, a metal such as W, Mo, Si, Ti, Pt, Al, or Au is used. be able to. Further, the source electrode 106 and the drain electrode 107 may have a structure in which a plurality of the metals are stacked.
  • FIG. 2 is a partial cross-sectional view schematically showing a structure of a semiconductor device according to a second embodiment of the present invention. This semiconductor device relates to a field-effect transistor.
  • a buffer layer 202, a first carrier supply layer 203, an operation layer 204, a spacer layer 205, and a second carrier supply layer 206 are formed on a substrate 201.
  • a source electrode 207 and a drain electrode 208 that are in ohmic contact with the second carrier supply layer 206 are formed on the second carrier supply layer 206. Furthermore, the source electrode 207 and the drain A field effect transistor is manufactured by forming a gate electrode 209 in Schottky contact with the second carrier supply layer 206 on the second carrier supply layer 206 between the gate electrode 208 and the second carrier supply layer 206.
  • Each configuration of the gate electrode 209 is the same as that described in the first embodiment. For the detailed description of each configuration, refer to the description in the first embodiment.
  • the spacer layer 205 for example, a GaN-based semiconductor such as GaN, InN, AIN, or a mixture of two or three of these is used. However, since the spacer layer 205 forms a smooth hetero interface at the time of film formation, a substance or composition having the same lattice constant as the semiconductor related to the buffer layer 202, or the carrier traveling layer 204 and the second layer A substance or composition having a lattice constant between the carrier supply layers 206 is preferred.
  • FIG. 1 for the structure of the semiconductor device of the first embodiment.
  • a silicon carbide (SiC) substrate having a c-plane ((0001) plane) as a crystal growth plane is used as the substrate 101, and an A1N layer as a nucleation layer 109 and a G1 layer as a buffer layer 102 are formed thereon.
  • aN thickness: 1500 nm
  • an In G GaN layer In.. G a .. 9 N, thickness 5 nm, Si addition amount 1
  • Si was added as the first carrier supply layer 103.
  • X 10 13 cm one 3 as the operation layer 104 I the InGaN layer (I n.. Ga 0.
  • a 1 G aN layer as a second Kiyaria supply layer 105 (a 1.. 3 G a .. 7 N, film thickness 2,0 nm) are formed in this order by metal organic vapor phase epitaxy (MOVPE method).
  • MOVPE method metal organic vapor phase epitaxy
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 105, and then the Ti / Al (1 1011111, 81 layer thickness 20011111), then lift
  • the source electrode 106 and the drain electrode 107 are formed by turning off and then performing lamp annealing (650 ° C., 30 seconds).
  • a resist pattern for forming a gate electrode is formed on the second carrier supply layer 105, the source electrode 106, and the drain electrode 107, and then Ni / Au (N
  • the gate electrode 108 is formed by vapor-depositing an i-layer having a thickness of 10 nm and an Au layer having a thickness of 200 nm, and then performing lift-off.
  • a field-effect transistor is manufactured.
  • the first carrier supply layer (S i + InGaN layer) 103 and the active layer (InGaN layer) 104 are subjected to compressive strain, so that the first carrier is generated by the piezoelectric effect.
  • An electric field is generated in a direction to push the conduction band at the interface of 102 to the high energy side. Therefore, the first carrier supply layer (S i + InGaN layer) 103 becomes higher than the Fermi level, and the Si added to the first carrier supply layer (S i + InGaN layer) 103 becomes higher. It is almost 100% activated and supplies electrons to the working layer (InGaN layer) 104.
  • the two-dimensional electron gas concentration can be effectively increased, and I max can be increased.
  • the first carrier supply layer (S i + InG aN layer) 103 containing Si, which supplies electrons and is positively charged, and the active layer (I nG aN layer) 104 in which electrons are accumulated are: Since the layers are different, the influence of Coulomb scattering due to positively charged Si in the first carrier supply layer (Si + InGaN layer) 103 can be reduced, and the decrease in mobility can be reduced. .
  • a silicon carbide (SiC) substrate having a c-plane ((0001) plane) as a crystal growth plane is used as a substrate 101, and an A 1 N layer as a nucleation layer 109 and a buffer layer 102 as a nucleation layer 109 thereon.
  • the first carrier supply layer 1 G a N layer S i is added as 03 (film thickness 5 nm, S i amount 1 X 10 19 cm one 3), GaN layer (thickness 15 nm) as an operation layer 104, second carrier supplying layer 1 05 as a 1 G aN layer (a 1.. 4 G a. . 6 N, thickness 20 nm) metal-organic chemical vapor Epitakisharu (MOVPE method) in this river page by depositing.
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 105, and thereafter, TiZAl (the film thickness of one layer) is used as a first metal by an electron gun evaporation method.
  • the source electrode 106 and the drain electrode 107 are formed by vapor-depositing 1011111 and one layer thickness of 20011111), then performing lift-off, and then performing lamp annealing (650 ° C., 30 seconds).
  • a gate electrode 108 is formed by vapor-depositing a 10 nm thick Ni layer and a 200 nm thick Au layer, and then lifting off. Thus, a field-effect transistor is manufactured.
  • the first carrier supply layer (S i + GaN layer) 103 and the active layer (GaN layer) 104 are subjected to compressive strain, so that the first carrier supply layer ( An electric field is generated in a direction that pushes the conduction band at the interface between 103 and the buffer layer (A 1 G a N layer) 102 to a higher energy side. Therefore, the first carrier supply layer (S i + GaN layer) 103 becomes higher than the Fermi level, and the Si added to the first carrier supply layer (S i + GaN layer) 103 is almost 100% active electrons are supplied to the active layer (GaN layer) 104. As a result, the two-dimensional electron gas concentration can be effectively increased, and I max can be increased.
  • the first carrier supply layer (S i + GaN layer) 103 containing electrons and supplying positively charged Si is different from the active layer (GaN layer) 104 in which electrons are accumulated.
  • the influence of Coon scattering due to positively charged Si in the first carrier supply layer (Si + GaN layer) 103 can be reduced, and the decrease in mobility can be reduced.
  • FIG. 1 for the structure of the semiconductor device of the third embodiment.
  • a method for manufacturing the semiconductor device according to the third embodiment will be described. First, board 101 Then, a silicon carbide (SiC) substrate with the c-plane ((0001) plane) as the crystal growth surface was used, and an A 1 N layer as the nucleation layer 109 and a GaN (film thickness of 1500) as the buffer layer 102 were formed thereon. nm), a first carrier supply layer 103, an InGaN layer to which Si is added (111 Ga. 9 N, film thickness 5 nm, Si addition amount 1 ⁇ 10 19 cm— 3 ), and an active layer 104 I the InGaN layer (I n 5 G a.
  • SiC silicon carbide
  • a film is formed by metal organic vapor phase epitaxy (MOVPE method).
  • MOVPE method metal organic vapor phase epitaxy
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 105.
  • Ti / A1 (a single-layer film) is used as a first metal by an electron gun evaporation method.
  • a source electrode 106 and a drain electrode 107 are formed by vapor-depositing a layer having a thickness of 1011111 and one layer having a thickness of 20011111), then performing lift-off, and then performing lamp annealing (650 ° C for 30 seconds).
  • a resist pattern for forming a gate electrode is formed on the second carrier supply layer 105, the source electrode 106 and the drain electrode 107, and then Ni / Au (1
  • the gate electrode 108 is formed by vapor-depositing a layer having a thickness of 1011111 and a thickness of 200 nm for the Au layer, and then performing lift-off.
  • a field-effect transistor is manufactured.
  • the first carrier supply layer (S i + InGaN layer) 103 and the operation layer (InGaN layer) 104 are subjected to compressive strain, the first carrier supply layer is formed by the piezo effect.
  • An electric field is generated in a direction that pushes the conduction band at the interface between the layer (Si + InGaN layer) 103 / puffer layer (GaN layer) 102 toward a higher energy side.
  • the amount of strain in the active layer (InGaN layer) 104 is large and the piezo effect is also strong, the conduction band of the first carrier supply layer (Si + InGaN layer) 103 is pushed up to a higher energy side. An electric field is generated.
  • the first carrier supply layer (S i + 1 nGaN layer) 103 becomes higher than the Fermi level, and the S added to the first carrier supply layer (S i + InGaN layer) 103 becomes higher.
  • i is almost 100% activated and supplies electrons to the working layer (InGaN layer) 104.
  • I max can be increased.
  • supply electrons The first carrier supply layer (Si + InGaN layer) 103 containing positively charged Si and the active layer (InGaN layer) 104 in which electrons are accumulated are different layers.
  • the influence of Coulomb scattering due to the positively charged Si in the carrier supply layer (Si + InGaN layer) 103 can be reduced, and the decrease in mobility can also be reduced.
  • FIG. 1 for the structure of the semiconductor device of the fourth embodiment.
  • a silicon carbide (SiC) substrate having a c-plane ((0001) plane) as a crystal growth plane is used as a substrate 101, and an A1N layer as a nucleation layer 109 and an A1N layer as a buffer layer 102 thereon.
  • SiC silicon carbide
  • G aN a 1 o. 2 Ga.. 8 N, thickness 150 onm
  • G a N layer S i is ⁇ Ka ⁇ as the first carrier supply layer 1 03 (film thickness 5 nm, S i amount 1 X 10 19 cm -.. .
  • the active layer 104 as I the InGaN layer (1 x1 ⁇ Ga 9 N, thickness 5 nm), a 1 GaN layer as the second carrier supply layer 105 (a 1 .. 4 Ga.. 6 N , to RiNarumaku by the thickness of 2 Onm) in the metal-organic vapor phase Epitakisharu (MOVPE method) in this order.
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 105, and then, TiZA 1 (the film thickness of the single layer 1011111) is formed as the first metal by an electron gun evaporation method.
  • the source electrode 106 and the drain electrode 107 are formed by vapor-depositing the A1 layer with a thickness of 20 Onm), thereafter, lifting off, and then performing lamp annealing (650 ° C., 30 seconds).
  • a resist pattern for forming a gate electrode is formed on the second carrier supply layer 105, the source electrode 106, and the drain electrode 107.
  • Ni / Au Ni The layer thickness of the layer is 10 nm and the thickness of the Au layer is 20 O nm
  • the gate electrode 108 is formed by lift-off.
  • a field-effect transistor is manufactured.
  • the first carrier supply layer (Si + GaN layer) 103 and the active layer (InGaN layer) 104 are subjected to compressive strain, and thus the first carrier supply layer (In GaN layer) 104 is subjected to compressive strain.
  • An electric field is generated in the direction that pushes the conduction band at the interface 102 toward the higher energy side.
  • the conductive layer of the first carrier supply layer (S i + GaN layer) 103 is shifted to one side of higher energy because the active layer (InGaN layer) 104 has a large amount of distortion and a strong piezo effect.
  • the first carrier supply layer (S i + GaN layer) 103 becomes higher than the Fermi level, and the Si added to the first carrier supply layer (S i + G a N layer) 103 is almost 100%.
  • the first carrier supply layer (S i + GaN layer) 103 containing Si, which supplies electrons and is positively charged is different from the active layer (InGaN layer) 104 in which electrons are accumulated.
  • the influence of Coulomb scattering due to positively charged Si in the first carrier supply layer (Si + GaN layer) 103 can be reduced, and a decrease in mobility can be reduced.
  • FIG. 2 See FIG. 2 for the structure of the semiconductor device of the fifth embodiment.
  • a silicon carbide (SiC) substrate having a c-plane ((0001) plane) as a crystal growth plane is used as the substrate 201, and an A 1 N layer as the nucleation layer 210 and a G layer as the buffer layer 202 are formed thereon.
  • aN thickness: 1500 nm
  • I 110 & layer 11... 10 &. 9 N
  • Si added to the first carrier supply layer 203, 5 nm in thickness
  • I the InGaN layer I n 0. 1 5 Ga 0.
  • a 1 G aN layer as the second carrier supply layer 206 (a 1.. 3 G a .. 7 N, thickness 20 nm) is deposited by metal organic vapor phase Epitakisharu (MOVPE method) in this order.
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 206, and then TiZ A 1 (a single-layer film) is formed as a first metal by an electron gun evaporation method.
  • a source electrode 207 and a drain electrode 208 are formed by vapor-depositing 1011111 and a thickness of A1 layer of 200 nm), then lifting off, and then performing lamp annealing (650 ° C., 30 seconds).
  • the second carrier supply layer 206, the source electrode 207, and the A resist pattern for forming a gate electrode is formed on the rain electrode 208.
  • Ni / Au (10 nm thick Ni layer, 200 nm thick Au layer) is deposited as a second metal by electron gun evaporation.
  • the gate electrode 209 is formed by vapor deposition and then lift-off. Thus, a field-effect transistor is manufactured.
  • the first carrier supply layer (S i + InGaN layer) 203 and the operation layer (InGaN layer) 204 are subjected to compressive strain, the first carrier supply layer is caused by the piezo effect.
  • An electric field is generated in a direction in which the conduction band at the interface between the layer (S i + InGaN layer) 203 and the buffer layer (GaN layer) 202 is pushed to the higher energy side.
  • the amount of strain in the active layer (InGaN layer) 204 is large and the piezo effect acts strongly, the conduction band of the first carrier supply layer (S i + InGaN layer) 203 is pushed up to a higher energy side. An electric field is generated.
  • the first carrier supply layer (S i + InGaN layer) 203 becomes higher than the Fermi level, and the Si force added to the first carrier supply layer (S i + InGaN layer) 203 is increased.
  • S Activates almost 100% and supplies electrons to the working layer (InGaN layer) 204. As a result, it is possible to effectively increase the two-dimensional electron gas concentration and increase I max .
  • the spacer layer (GaN layer) 205 is usually formed under an intermediate growth condition between the active layer (InGaN layer) 204 and the second carrier supply layer (A 1 GaN layer) 206 under greatly different growth conditions. Since it can be formed, a smooth hetero interface can be formed, and higher mobility can be obtained.
  • FIG. 2 See FIG. 2 for the structure of the semiconductor device of the sixth embodiment.
  • a silicon carbide (SiC) substrate having a c-plane ((0001) plane) as a crystal growth plane is used as a substrate 201, and an A 1 N layer as a nucleation layer 210 and a buffer layer 202 as a nucleation layer 210 thereon.
  • the InGaN layer S i is added as 03 (I n. .. 5 Ga .. 9 5 N, thickness 5 nm, S i amount 1 X 10 19 cm- 3), as the operation layer 204 I n G a n layer (I n 0.
  • the film forming conditions for each layer are normal conditions (conventional conditions).
  • a resist pattern for forming a source electrode and a drain electrode is formed on the second carrier supply layer 206, and then a Ti / Al (Ti film thickness of 10 A source electrode 207 and a drain electrode 208 are formed by vapor-depositing a layer having a thickness of 20011111), followed by lift-off and then lamp annealing (650 ° C., 30 seconds).
  • a resist pattern for forming a gate electrode is formed on the second carrier supply layer 206, the source electrode 207, and the drain electrode 208. Thereafter, Ni / Au ( The gate electrode 209 is formed by vapor-depositing a single layer of 1011111 and a single layer of 20011111) and then lifting off. Thus, a field effect transistor is manufactured.
  • the first carrier supply layer (S i + InGaN layer) 203 and the operation layer (InGaN layer) 204 are subjected to compressive strain, the first carrier supply layer is caused by the piezo effect.
  • An electric field is generated in a direction that pushes the conduction band at the interface between the layer (S i + InGaN layer) 203 / buffer layer (A 1 GaN layer) 202 to a higher energy side.
  • the amount of strain in the active layer (InGaN layer) 204 is large and the piezo effect is strong, the conduction band of the first carrier supply layer (Si + InGaN layer) 203 is pushed upward to a higher energy side. An electric field is generated.
  • the first carrier supply layer (S i + InGaN layer) 203 is higher than the Fermi level, and Si added to the first carrier supply layer (S i + InGaN layer) 203 Activates almost 100% and supplies electrons to the working layer (InGaN layer) 204. As a result, it is possible to effectively increase the I max enhance the two-dimensional electron gas concentration.
  • the first carrier supply layer (Si + InGaN layer) 203 containing electrons and positively charged Si is different from the active layer (InGaN layer) 204 where electrons are accumulated.
  • the spacer layer (GaN layer) 205 is usually composed of an active layer (InGaN layer) 204 having greatly different growth conditions and a second carrier supply layer (A 1 G a N a layer). Since it can be formed under an intermediate growth condition of (N layer) 206, a smooth heterointerface can be formed and higher mobility can be obtained.
  • the present invention it is possible to suppress leakage to the buffer layer while effectively supplying electrons to the operation layer side. Therefore, it is possible to increase I max without increasing the A 1 composition ratio and the film thickness. it can.
  • the second carrier supply layer can be supplied with the aim of reducing tunnel resistance in ohmic contact. Even if the film thickness is reduced, electrons can be accumulated in the operation layer, and an increase in sheet resistance can be suppressed.

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Description

明 細 書
技術分野
本発明は、 ヘテロ接合電界効果トランジスタを有する半導体装置に関し、 特に 、 A 1組成比、 膜厚をあげることなしに Imaxを増加させることができる半導体 装置に関する。 背景技術
A 1 GaNノ GaN系へテロ接合電界効果トランジスタ （HJ FET) 構造に おいて動作層 （キャリア走行層） として I nGaN層を有する Al GaN/I n G aN/G a N構造がある。 A 1 GaN/I n G a N/G a N構造とすることで 、 A 1 GaNノ I nGaNヘテロ界面における伝導帯不連続量 （AEC ) 、 A 1 GaN/GaNヘテロ界面における厶 Ec よりも大きくなる。 このことから、 A 1 GaN/I nGaN/GaN構造では、 従来の G a A s系 H J F E T構造 ( Al GaAs/I nGaAs/GaAs構造） と同様に、 A 1組成比 （A 1 x G a i — x As中の X) 、 膜厚をあげることなしに最大電流 （Im a x ) の増加が 期待された。
また、 G a A s系 H J FETでは、 I m a x増加のためにキャリア走行層若し くはキャリア走行層の基板側に不純物 （例えば、 S i) を添加し、 2次元電子ガ ス濃度を高めようとする手法が、 例えば、 特開平 4一 241430号公報に示さ れている。
第 6図は、 特開平 4一 241430号公報において示された電界効果トランジ スタの構造を模式的に示した部分断面図である。 この電界劾果トランジスタの構 造では、 I n P半導体基板 1001上に、 膜厚 1 μ mの A 1 I n A s層 1002 、 膜厚 1 O nmの I nGaAs層 1003、 膜厚 10 nmで 2 X 1018 c m— 3の S iが添加された S i + I nGaAs層 1004、 膜厚 10 nmの I nGa A s 層 1005、 膜厚 2011111の八1 I nAs層 1006がこの順で積層している。 このように、 I nGaAs層 1005と同等の組成比である I nG a A sに S i が添加された S i + 1 nGaAs層 1004を有することで、 I nGaAs層 1 003〜1005 (動作層又はキャリア走行層） を走行する電子濃度を高くする ことができるというものである。
しかしながら、 従来の Al GaN/I nGaN/GaN系 HJ FETでは、 I n G a N層に加わった圧縮歪によりピエゾ電荷 （電気分極） が発生し、 I n G a N/G a Nヘテロ界面の伝導帯エネルギーが高くなり、 G aNに対する I nG a Nの臨界膜厚が薄いことから実効的に井戸幅が狭くなるため、 A 1 G aN/I n G a N界面に閉じ込められた電子が G a N側へリークし、 実際には 2次元電子ガ ス濃度を高くすることができず、 Im a x は増加しなかった。
また、 従来の G a A s系 H J FETでは、 2次元電子ガス濃度を高くすること はできるものの、 同じ動作層 （第 6図の 1003〜 1005) 内の中間に正帯電 した S iが添カ卩された S i + I nGaAs層 1004が存在するため、 そのクー ロン散乱によりキャリア （電子） の移動度は低下してしまうという問題があった 本発明の第 1の目的は、 A 1組成比、 膜厚をあげることなしに Im a x を増加 させることができる半導体装置を提供することである。
本発明の第 2の目的は、 移動度を低下させることのない半導体装置を提供する ことである。 発明の開示
本発明の第 1の視点においては、 基板上に、 バッファ層と、 ピエゾ効果が発生 する面を主面とするウルッ鉱型 ΠΙ— V族化合物半導体を主成分とするとともに 圧縮歪を受ける動作層と、 を備える半導体装置において、 前記動作層と前記パッ ファ層の間に介在するとともに、 キャリアを前記動作層側に供給し、 かつ、 前記 動作層中の前記ピエゾ効果が発生する面側にキヤリァ濃度を増加させるように作 用するキヤリァ供給層を備えることを特徴とする。
本発明の第 2の視点においては、 基板上に、 バッファ層と、 ピエゾ効果が発生 する面を主面とするウルッ鉱型 ΙΠ— V族ィヒ合物半導体を主成分とするとともに 圧縮歪を受ける動作層と、 を備える半導体装置において、 前記動作層と前記パッ ファ層の間に介在するとともに、 キャリアを前記動作層側に供給し、 かつ、 正に 帯電するキャリア供給層を備えることを特徴とする。
本発明の第 3の視点においては、 基板上に、 バッファ層と、 ピエゾ効果が発生 する面を主面とするウルッ鉱型 III一 V族化合物半導体を主成分とするとともに 圧縮歪を受ける動作層と、 を備える半導体装置において、 前記動作層と前記パッ ファ層の間に介在するとともに、 ウルッ鉱型 II I一 V族窒化物半導体を主成分と するキヤリァ供給層を備え、 前記キヤリァ供給層の一部又は全部に n型となる不 純物が添加されていることを特徴とする。
本発明の第 4の視点においては、 基板上に、 バッファ層と、 ピエゾ効果が発生 する面を主面とするウルッ鉱型 III— V族化合物半導体を主成分とするとともに 圧縮歪を受ける動作層と、 を備える半導体装置において、 前記動作層と前記パッ ファ層の間に介在するとともに、 ウルッ鉱型 πι—ν族化合物半導体を主成分と し、 η型であるキャリア供給層を備えることを特徴とする。
また、 本発明の前記半導体装置において、 前記ピエゾ効果が発生する面は、 （ 0 0 0 1 ) 面に対し任意の方向に 0 ° 以上 5 5 ° 以下傾斜していればよく、 （0 0 0 1 ) 面に対し任意の方向に 0 ° 以上 1 1 ° 以下傾斜していることが好ましい 本発明の第 5の視点においては、 基板上に、 バッファ層と、 （0 0 0 1 ) 面を 主面とするウルッ鉱型 I I I一 V族化合物半導体を主成分とするとともに圧縮歪を 受ける動作層と、 を備える半導体装置において、 前記動作層と前記バッファ層の 間に介在するとともに、 キャリアを前記動作層側に供給し、 かつ、 前記動作層中 の （0 0 0 1 ) 面側にキャリア濃度を増加させるように作用するキャリア供給層 を備えることを特徴とする。
本発明の第 6の視点においては、 基板上に、 バッファ層と、 （0 0 0 1 ) 面を 主面とするウルッ鉱型 111一 V族化合物半導体を主成分とするとともに圧縮歪を 受ける動作層と、 を備える半導体装置において、 前記動作層と前記バッファ層の 間に介在するとともに、 キャリアを前記動作層側に供給し、 かつ、 正に帯電する キヤリァ供給層を備えることを特徴とする。 本発明の第 7の視点においては、 基板上に、 バッファ層と、 （0001) 面を 主面とするウルッ鉱型 III一 V族化合物半導体を主成分とするとともに圧縮歪を 受ける動作層と、 を備える半導体装置において、 前記動作層と前記バッファ層の 間に介在するとともに、 ウルッ鉱型 III一 V族窒化物半導体を主成分とするキヤ リア供給層を備え、 前記キャリア供給層の一部又は全部に n型となる不純物が添 加されていることを特徴とする。
本発明の第 8の視点においては、 基板上に、 バッファ層と、 （0001) 面を 主面とするウルッ鉱型 III— V族化合物半導体を主成分とするとともに圧縮歪を 受ける動作層と、 を備える半導体装置において、 前記動作層と前記バッファ層の 間に介在するとともに、 ウルッ鉱型 III一 V族化合物半導体を主成分とし、 n型 であるキャリア供給層を備えることを特徴とする。
また、 本発明の前記半導体装置において、 前記動作層及び前記キャリア供給層 の両方の層は、 I nx Ga i— χ Ν (0≤χ≤1) を主成分とすることが好まし レ、。
また、 本発明の前記半導体装置において、 前記キャリア供給層は、 前記動作層 の圧縮歪よりも小さい圧縮歪を受けていることが好ましい。
また、 本発明の前記半導体装置において、 前記動作層は、 I na Ga i — a N (0<a≤l) を主成分とし、 前記キャリア供給層は、 I nb Ga i — b N (0 ≤b < a) を主成分とすることが好ましい。
また、 本発明の前記半導体装置において、 前記動作層上に形成されるとともに 、 無歪のウルッ鉱型 III— V族化合物半導体を主成分とする第 2のキヤリァ供給 層を備えることが好ましい。
また、 本発明の前記半導体装置において、 前記バッファ層は、 前記基板上に形 成された層のうち最も膜厚が厚く、 かつ、 Al y Ga i — y N (0<y≤l) を 主成分とすることが好ましい。
また、 本発明の前記半導体装置において、 前記第 2のキャリア供給層は、 A 1 c Ga！ _ c N (0 < c≤ 1) を主成分とし、 前記動作層は、 GaNを主成分と し、 前記キャリア供給層は、 Al z Ga i — z N (0< z <y) を主成分とする ことが好ましい。 また、 本発明の前記半導体装置において、 前記キャリア供給層は、 前記基板上 に形成された層のうち最も膜厚が厚い層に対する臨界膜厚以下であることが好ま しい。
また、 本発明の前記半導体装置において、 前記動作層と前記第 2のキャリア供 給層の間に介在するとともに、 無歪のウルッ鉱型 III一 V族ィヒ合物半導体を主成 分とするスぺーサ一層を備えることが好ましい。
また、 本発明の前記半導体装置において、 前記第 2のキャリア供給層上に形成 されるソース電極及びドレイン電極と、 前記ソース電極と前記ドレイン電極との 間の前記キヤリァ供給層上に形成されるゲート電極と、 を備えることが好ましい
図面の簡単な説明
第 1図は、 本発明の第 1の実施形態に係る半導体装置の構成を模式的に示した 部分断面図である。
第 2図は、 本発明の第 2の実施形態に係る半導体装置の構成を模式的に示した 部分断面図である。
第 3図は、 本発明の作用を説明するための模式図である。
第 4図は、 ウルッ鉱型 III— V型化合物半導体の結晶構造を示した模式図であ る。
第 5図は、 本発明の一実施形態に係る半導体装置における深さと電子ガス濃度 及び伝導帯の関係を模式的に示したグラフである。
第 6図は、 従来の一例に係る電界効果トランジスタの構造を模式的に示した断 面図である。
第 7図は、 従来の一例に係る電界効果トランジスタにおける動作層の深さと電 子ガス濃度及び伝導帯の関係を模式的に示したグラフである。 発明を実施するための最良の形態
本発明の実施の形態について図面を用いて説明する。 第 3図は、 本発明の作用 を説明するための模式図である。 第 4図は、 ウルッ鉱型 III一 V型ィ匕合物半導体 の結晶構造を示した模式図である。 第 5図は、 本発明の一実施形態に係る半導体 装置における深さと電子ガス濃度及び伝導帯の関係を模式的に示したグラフであ る。
基本的な原理として、 ウルッ鉱型 III一 V族化合物半導体 （GaN系半導体） は、 結晶の歪みにより、 弾性的な格子振動によって電気分極が生じ、 結晶内部に 電位が形成されるピエゾ効果が発生する。 例えば、 （0001) 面を主面とする GaN層 1101上に G aN層より格子定数の小さい A 1 G a N層 1102を形 成した場合、 第 3図 （A) に示すように、 A 1 GaNZGaNヘテロ界面側 （A 1 GaN層の （000— 1) 面側） に正の電荷が、 その反対側 （A l GaN層の (0001) 面側） に負の電荷が発生する。 逆に、 （0001) 面を主面とする G aN層 1103上に G a N層より格子定数の大きい I n G a N層 1104を形 成した場合、 第 3図 （B) に示すように、 I nGaN/GaNヘテロ界面側 (I n G a N層の （000— 1) 面側） に負の電荷が、 その反対側 （ I n G a N層の (0001) 面側） に正の電荷が発生する。 結晶面の方向については第 4図を参 照されたい。
本発明の半導体装置では、 圧縮歪の加わったウルッ鉱型 III一 V族化合物半導 体 （例えば、 I nGaN) が用いられた動作層 （第 1図の 104参照） と、 動作 層における負の電荷が発生する （000— 1) 面側 （基板側） にキャリア （電子 ) を供給するための n型不純物 （S i) を添加したウルッ鉱型 III一 V族化合物 半導体 （例えば、 I nGaN) が用いられた n型半導体層 （第 1図の 103参照 ) と、 を有する。
このような構造とすることで、 n型不純物 （S i) から供給された電子は、 正 の電荷が発生している動作層 （I n GaN層） の （0001) 面側にためること が可能となり、 n型半導体層のない従来技術 （A 1 G a N/ I n G a N/G a N 系 HJ FET) と比較して大幅に電子ガス濃度を増加 （2〜3割程度の増加） さ せることができる （第 5図及び第 7図を参照） 。
また、 電子を供給し正に帯電した n型不純物 （S i) と、 放出された電子と、 は空間的に離れるため、 正に帯電した n型不純物 （S i) によるクーロン散乱の 影響を小さくすることができ、 優れた電子輸送特性を実現することができる。 同 時に、 動作層 （I nGaN層） の （000— 1) 面側には負の電荷が発生するた め、 キャリア供給層/動作層界面 （A 1 GaNZl nGaN界面） に閉じ込めら れた電子のバッファ層 （GaN層） 側への染み出しを抑制することもできる。 す なわち、 動作層 （I nGaN層） 側へ効果的に電子を供給しつつ、 バッファ層 （ GaN層） へのリークを抑制できるため、 電界効果トランジスタにおいて高電圧 動作時の大電流化に対し著しい効果を得ることができる。
さらに、 表面側のキャリア供給層 （A l GaN層） からの電子供給とは独立し て動作層 （I nGaN層） に電子を供給することができるため、 例えば、 ォーミ ック接触におけるトンネル抵抗を低減する目的で、 金属 （ォーミック金属） /キ ャリァ供給層兼シヨットキー層 （A 1 G a N層） /動作層 （ I n G a N層） 型構 造におけるキャリア供給層兼ショットキー層 （A l GaN層） の膜厚を薄くして も動作層 （I nGaN層） 中に電子をためることができ、 シート抵抗の増加を抑 制する効果もある。
次に、 本発明の第 1の実施形態について図面を用いて説明する。 第 1図は、 本 発明の第 1の実施形態に係る半導体装置の構造を模式的に示した部分断面図であ る。
この半導体装置は、 電界効果トランジスタに関するものであるが、 基板 101 上に、 ノ ッファ層 102、 第 1のキャリア供給層 103、 動作層 104、 第 2の キャリア供給層 105をこの順に形成する。 その後、 第 2のキャリア供給層 10 5上に第 2のキヤリァ供給層 105とォーミック接触するソース電極 106及び ドレイン電極 107を形成する。 更に、 ソース電極 106とドレイン電極 107 との間の第 2のキャリア供給層 105上に、 第 2のキャリア供給層 105とショ ットキー接触するゲート電極 108を形成する。 これにより電界効果トランジス タが製作される。
基板 101には、 例えば、 サファイア、 炭化シリコンのほか、 GaN、 A 1 G aN、 A 1 N等の III族窒化物半導体が用いられる。 また、 基板 101は、 その 上層の結晶を成長させる面として、 c面 （ （0001) 面） を用いることが好ま しいが、 G a N系半導体が C軸配向して成長し、 ピエゾ効果が発生する面であれ ば良く、 任意の方向に約 55° まで傾斜させることができる。 ただし、 傾斜角が 大きくなると良好な結晶性を得ることが困難になるため、 任意の方向に 10° 以 内の傾斜とすることが好ましい。
バッファ層 102は、 基板 101とキャリア供給層 103との格子不整合によ る歪みを緩和する層であり、 基板 101上に形成された層のうち最も厚い層であ る。 ノ ッファ層 102には、 例えば、 G aN、 I nN、 A 1 N若しくはこれら 2 種又は 3種の混合物等の G a N系半導体が用いられる。 なお、 ノ ッファ層 102 の形成のために、 基板 101とバッファ層 102の間に G aN、 I nN、 A 1 N 若しくはこれら 2種又は 3種の混合物等の G a N系半導体からなる核形成層 10 9を挟んでもよい。 また、 ノ ッファ層 102には、 適宜、 不純物を添加してもよ い。 不純物としては、 例えば、 S i、 S、 S e等の n型不純物や、 Be、 C、 M g等の P型不純物が用いられる。
第 1のキヤリァ供給層 103は、 その格子定数がパッファ層 102の格子定数 より大きく、 圧縮歪を受ける物質又は組成である。 第 1のキャリア供給層 103 には、 例えば、 GaN、 I nN、 A 1 N若しくはこれら 2種又は 3種の混合物等 の G a N系半導体が用いられる。 また、 第 1のキャリア供給層 103には、 適宜 、 不純物を添加してもよい。 不純物としては、 例えば、 S i、 S、 36等の11型 不純物が用いられる。 また、 第 1のキャリア供給層 103の膜厚は、 所望の厚さ とすることができる。 なお、 第 1のキャリア供給層 103の格子定数は、 パッフ ァ層 102の格子定数と異なっているため、 転位が発生する臨界膜厚以下とする ことが好ましい。
動作層 104は、 キャリア走行層ともいう力 その格子定数が第 1のキャリア 供給層 103の格子定数より大きく、 第 1のキャリア供給層 103よりも強く圧 縮歪を受ける物質または組成である。 ただし、 あまりに高歪とすると臨界膜厚が 薄くなり、 キャリア走行層として機能しなくなるため、 バッファ層 102と格子 定数差は 3%以内とすることが好ましい。 また、 動作層 104には、 例えば、 G aN、 I nN、 A 1 N若しくはこれら 2種又は 3種の混合物等の G a N系半導体 が用いられる。 また、 動作層 104には、 適宜、 不純物を添加してもよい。 不純 物としては、 例えば、 S i、 S、 S e等の n型不純物や、 B e、 C、 Mg等の p 型不純物が用いられる。 ただし、 動作層 104中の不純物濃度が高くなるとクー 口ン散乱の影響により電子の移動度が低下するため、 動作層 104中の不純物濃 度は 1 X 1017 cm— 3以下が望ましい。 また、 動作層 104の膜厚は、 所望の厚 さとすることができる。 ただし、 動作層 104の格子定数は、 バッファ層 102 の格子定数と異なっているため、 転位が発生する臨界膜厚以下とすることが好ま しレ、。
第 2のキヤリァ供給層 105は、 第 1のキヤリァ供給層 103より電子親和力 の小さい物質又は組成である。 また、 第 2のキヤリァ供給層 105には、 例えば 、 GaN、 I nN、 A 1 N若しくはこれら 2種又は 3種の混合物等の G a N系半 導体が用いられる。 また、 第 2のキャリア供給層 105には、 適宜、 不純物を添 加してもよい。 不純物としては、 例えば、 S i、 S、 S e等の n型不純物や、 B e、 C、 Mg等の p型不純物が用いられる。 また、 第 2のキャリア供給層 105 の膜厚は、 所望の厚さとすることができる。 ただし、 第 2のキャリア供給層 10 5の格子定数は、 バッファ層 102の格子定数と異なっているため、 転位が発生 する臨界膜厚以下とすることが好ましい。
ソース電極 106及びドレイン電極 107には、 第 2のキャリア供給層 105 とォーミック接触する金属が用いられ、 例えば、 W、 Mo、 S i、 T i、 P t、 A l、 Au等の金属を用いることができる。 また、 ソース電極 106及びドレイ ン電極 107は、 複数の前記金属を積層した構造としてもよい。
ゲート電極 108には、 第 2のキヤリァ供給層 105とショットキー接触する 金属が用いられ、 例えば、 W、 Mo、 S i、 T i、 P t、 A l、 A u等の金属を 用いることができる。 また、 ゲート電極 108は、 複数の前記金属を積層した構 本発明の第 2の実施形態について図面を用いて説明する。 第 2図は、 本発明の 第 2の実施形態に係る半導体装置の構造を模式的に示した部分断面図である。 この半導体装置は、 電界効果トランジスタに関するものであるが、 基板 201 上に、 バッファ層 202、 第 1のキャリア供給層 203、 動作層 204、 スぺー サ一層 205、 第 2のキャリア供給層 206を形成する。 その後、 第 2のキヤリ ァ供給層 206上に第 2のキャリア供給層 206とォーミック接触するソース電 極 207及びドレイン電極 208を形成する。 更に、 ソース電極 207とドレイ ン電極 208との間の第 2のキヤリァ供給層 206上に第 2のキヤリァ供給層 2 06とショットキー接触するゲート電極 209を形成することで電界効果トラン ジスタが製作される。
スぺーサ一層 205以外の基板 201、 核形成層 210、 ノ ッファ層 202、 第 1のキャリア供給層 203、 キャリア走行層 204、 第 2のキャリア供給層 2 06、 ソース電極 207、 ドレイン電極 208及びゲート電極 209の各構成に ついては、 前記第 1の実施形態で説明したものと同様である。 各構成の詳細な説 明については、 第 1の実施形態における説明を参照されたい。
スぺーサ一層 205には、 例えば、 GaN、 I nN、 A IN若しくはこれら 2 種又は 3種の混合物等の G a N系半導体が用いられる。 ただし、 スぺーサ一層 2 05は膜形成時に平滑なヘテロ界面を形成するため、 バッファ層 202に係る半 導体に対し等しい格子定数を持つ物質又は組成、 若しくは、 キヤリァ走行層 20 4と第 2のキヤリァ供給層 206の間の格子定数を有する物質又は組成が好まし レ、。
実施例
本発明の第 1の実施例に係る半導体装置について説明する。 第 1の実施例の半 導体装置の構造については第 1図を参照されたい。
第 1の実施例に係る半導体装置の製法について説明する。 まず、 基板 101と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 109として A 1 N層、 バッファ層 102として G aN (膜厚 1500 nm) 、 第 1のキャリア供給層 103として S iが添加された I n G a N層 （ I n。 . G a。 . 9 N、 膜厚 5 nm, S i添加量 1 X 1013 c m一 3) 、 動作層 104として I nGaN層 （I n。 . Ga0 . 9 N、 膜厚 5 nm) 、 第 2のキヤリァ供給層 105として A 1 G aN層 （A 1。 .3 G a。 . 7 N、 膜厚 2,0nm) をこの順で有機金属気相ェピタキシャル （MOVPE法） により 成膜する。 各層の成膜条件については、 通常の条件 （従来の条件） である。 次に 、 第 2のキヤリァ供給層 105上にソース電極及びドレイン電極形成用のレジス トパターンを形成し、 その後、 電子銃蒸着法により第一の金属として T i/Al (1^層の膜厚1011111、 八1層の膜厚20011111) を蒸着し、 その後、 リフト オフし、 その後、 ランプアニール (650°C、 30秒) することでソース電極 1 06及びドレイン電極 107を形成する。 次に、 第 2のキヤリァ供給層 105、 ソース電極 106及びドレイン電極 107上にゲート電極形成用のレジストパタ ーンを形成し、 その後、 電子銃蒸着法により第二の金属として N i/Au (N i 層の膜厚 10 nm、 Au層の膜厚 200 nm) を蒸着し、 その後、 リフトオフす ることによりゲート電極 108を形成する。 以上により電界効果型トランジスタ が製作される。
このような構造であれば、 第 1のキヤリァ供給層 (S i + I nGa N層） 10 3および動作層 （I nGaN層） 104が圧縮歪を受けているため、 ピエゾ効果 により第 1のキャリア供給層 （S i + I nGaN層） 103Zバッファ層 （Ga N層） 102界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する 。 そのため、 第 1のキヤリァ供給層 (S i + I nG aN層） 103が F e r m i レベルより高くなり、 第 1のキャリア供給層 (S i + I nGaN層） 103に添 加されている S iがほぼ 100 %活性化し、 電子を動作層 （ I n G a N層） 10 4に供給する。 その結果、 効果的に二次元電子ガス濃度を高め、 Im a x を増加 させることができる。 一方、 電子を供給し正帯電した S iを含有する第 1のキヤ リア供給層 （S i + I nG aN層） 103と、 電子が蓄積された動作層 （I nG aN層） 104と、 は層が異なるため、 第 1のキャリア供給層 （S i + I nGa N層） 103中の正帯電した S iによるクーロン散乱の影響を小さくすることが でき、 移動度の低下も小さくすることができる。
なお、 第 2のキヤリァ走行層 （ I n G a N層） 105中には、 不純物は添加し ていないが、 バッファ層 （GaN) 102中の N空孔が n型不純物と同様に振舞 うため電子を放出し、 その密度が約 5 X 1016 cm— 3であったためである。 次に、 本発明の第 2の実施例に係る半導体装置について説明する。 第 2の実施 例の半導体装置の構造については第 1図を参照されたい。
第 2の実施例に係る半導体装置の製法について説明する。 まず、 基板 101と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 109として A 1 N層、 ノ ッファ層 102として A 1 G aN (A 1 o 2 Ga0 8 N、 膜厚 1500 n m) 、 第 1のキャリア供給層 1 03として S iが添加された G a N層 （膜厚 5 n m、 S i添加量 1 X 1019 c m 一3) 、 動作層 104として GaN層 （膜厚 15 nm) 、 第 2のキャリア供給層 1 05として A 1 G aN層 （A 1。 .4 G a。 . 6 N、 膜厚 20 n m) をこの川頁で 有機金属気相ェピタキシャル （MOVPE法） により成膜する。 各層の成膜条件 については、 通常の条件 (従来の条件) である。 次に、 第 2のキャリア供給層 1 05上にソース電極及びドレイン電極形成用のレジストパターンを形成し、 その 後、 電子銃蒸着法により第一の金属として T iZA l (丁 1層の膜厚1011111、 1層の膜厚20011111) を蒸着し、 その後、 リフトオフし、 その後、 ランプア ニール （ 650 °C、 30秒） することでソース電極 106及びドレイン電極 10 7を形成する。 次に、 第 2のキャリア供給層 105、 ソース電極 106及びドレ イン電極 107上にゲート電極形成用のレジストパターンを形成し、 その後、 電 子銃蒸着法により第二の金属として N i/Au (N i層の膜厚 10 nm、 Au層 の膜厚 200 nm) を蒸着し、 その後、 リフトオフすることによりゲート電極 1 08を形成する。 以上により電界効果型トランジスタが製作される。
このような構造であれば、 第 1のキャリア供給層 （S i +GaN層） 103お よび動作層 （GaN層） 104が圧縮歪を受けているため、 ピエゾ効果により第 1のキャリア供給層 （S i +GaN層） 103 /バッファ層 （A 1 G a N層） 1 02界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。 そのた め、 第 1のキャリア供給層 (S i +GaN層） 103が F e rmiレベルより高 くなり、 第 1のキャリア供給層 （S i +G aN層） 103に添加した S iがほぼ 100%活性ィ匕し電子を動作層 （GaN層） 104に供給する。 その結果、 効果 的に二次元電子ガス濃度を高め、 Im a x を増加させることができる。 一方、 電 子を供給し正帯電した S iを含有する第 1のキャリア供給層 （S i +GaN層） 103と、 電子が蓄積された動作層 （GaN層） 104と、 は層が異なるため、 第 1のキャリア供給層 （S i +GaN層） 103中の正帯電した S iによるクー 口ン散乱の影響は小さくでき、 移動度の低下も小さくできる。
次に、 本発明の第 3の実施例に係る半導体装置について説明する。 第 3の実施 例の半導体装置の構造については第 1図を参照されたい。
第 3の実施例に係る半導体装置の製法について説明する。 まず、 基板 101と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 109として A 1 N層、 ッファ層 102として G aN (膜厚 1500 nm) 、 第 1のキヤリァ供給層 103として S iが添加された I nGaN層 （1 11 Ga。 . 9 N、 膜厚 5 n m S i添加量 1 x 1019 c m— 3) 、 動作層 104として I nGaN層 （I n 5 G a . 8 5 N、 膜厚 5 n m) 、 第 2のキヤリァ供給層 105として A 1 G a N層 （A 1 .3 G a . 7 N、 膜厚 20nm) をこの順で有機金属気相ェピタキシャル （MOVPE法） に より成膜する。 各層の成膜条件については、 通常の条件 （従来の条件） である。 次に、 第 2のキャリア供給層 105上にソース電極及びドレイン電極形成用のレ ジストパターンを形成し、 その後、 電子銃蒸着法により第一の金属として T i / A 1 (丁 1層の膜厚1011111、 1層の膜厚20011111) を蒸着し、 その後、 リ フトオフし、 その後、 ランプアニール （650°C 30秒) することでソース電 極 106及びドレイン電極 107を形成する。 次に、 第 2のキャリア供給層 10 5、 ソース電極 106及びドレイン電極 107上にゲート電極形成用のレジスト パターンを形成し、 その後、 電子銃蒸着法により第二の金属として N i/Au ( 1層の膜厚1011111 Au層の膜厚 200 nm) を蒸着し、 その後、 リフトォ フすることによりゲート電極 108を形成する。 以上により電界効果型トランジ スタが製作される。
このような構造であれば、 第 1のキャリア供給層 （S i +I nGaN層） 10 3および動作層 （I nGaN層） 104が圧縮歪を受けているため、 ピエゾ効果 により第 1のキャリア供給層 (S i + I nGaN層） 103/パッファ層 （G a N層） 102界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する 。 特に、 動作層 （I nGaN層） 104の歪量が大きくピエゾ効果も強く作用す るため、 第 1のキャリア供給層 （S i + I nGaN層） 103の伝導帯をより高 エネルギー側へ押し上げる方向に電界が発生する。 そのため、 第 1のキャリア供 給層 （S i + 1 nGaN層） 103が F e rmiレベルより高くなり、 第 1のキ ャリァ供給層 （ S i + I n G a N層） 103に添加した S iがほぼ 100 %活性 化し電子を動作層 （I nGaN層） 104に供給する。 その結果、 効果的に二次 元電子ガス濃度を高め、 Im a x を増加させることができる。 一方、 電子を供給 し正帯電した S iを含有する第 1のキャリア供給層 （S i + I nGaN層） 10 3と、 電子が蓄積された動作層 （I nGaN層） 104と、 は層が異なるため、 第 1のキャリア供給層 （S i + I nGaN層） 103中の正帯電した S iによる クーロン散乱の影響を小さくすることができ、 移動度の低下も小さくすることが できる。
次に、 本発明の第 4の実施例に係る半導体装置について説明する。 第 4の実施 例の半導体装置の構造については第 1図を参照されたい。
第 4の実施例に係る半導体装置の製法について説明する。 まず、 基板 101と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 109として A 1 N層、 バッファ層 102として A 1 G aN (A 1 o . 2 Ga。 . 8 N、 膜厚 150 Onm) 、 第 1のキャリア供給層 1 03として S iが添カ卩された G a N層 （膜厚 5 nm、 S i添加量 1 X 1019 cm —3) 、 動作層 104として I nGaN層 （1 x1。 ^ Ga。 . 9 N、 膜厚 5 nm ) 、 第 2のキャリア供給層 105として A 1 GaN層 （A 1。 .4 Ga。 . 6 N 、 膜厚 2 Onm) をこの順で有機金属気相ェピタキシャル （MOVPE法） によ り成膜する。 各層の成膜条件については、 通常の条件 （従来の条件） である。 次 に、 第 2のキヤリァ供給層 105上にソース電極及びドレイン電極形成用のレジ ストパターンを形成し、 その後、 電子銃蒸着法により第一の金属として T iZA 1 (丁 1層の膜厚1011111、 A 1層の膜厚 20 Onm) を蒸着し、 その後、 リフ トオフし、 その後、 ランプアニール （650°C、 30秒） することでソース電極 106及びドレイン電極 107を形成する。 次に、 第 2のキヤリァ供給層 105 、 ソース電極 106及びドレイン電極 107上にゲート電極形成用のレジストパ ターンを形成し、 その後、 電子銃蒸着法により第二の金属として N i/Au (N i層の膜厚 10 nm、 Au層の膜厚 20 O nm) を蒸着し、 その後、 リフトオフ することによりゲート電極 108を形成する。 以上により電界効果型トランジス タが製作される。
このような構造であれば、 第 1のキヤリァ供給層 （ S i + G a N層） 103お よび動作層 （I n GaN層） 104が圧縮歪を受けているため、 ピエゾ効果によ り第 1のキャリア供給層 （S i +GaN層） 103 /バッファ層 （A 1 G a N層 ) 102界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。 特 に、 動作層 （I nGaN層） 104の歪量が大きくピエゾ効果も強く作用するた め、 第 1のキャリア供給層 （S i +GaN層） 103の伝導帯をより高工ネルギ 一側へ押し上げる方向に電界が発生する。 そのため、 第 1のキャリア供給層 （S i +GaN層） 103が F e rm iレベルより高くなり、 第 1のキャリア供給層 (S i +G a N層） 103に添加した S iがほぼ 100 %活性化し電子を動作層 (I nGaN層） 104に供給する。 その結果、 効果的に二次元電子ガス濃度を 高め Im a x を増加させることができる。 一方、 電子を供給し正帯電した S iを 含有する第 1のキャリア供給層 （S i +GaN層） 103と、 電子が蓄積された 動作層 （I nGaN層） 104と、 は層が異なるため、 第 1のキャリア供給層 （ S i +G aN層） 103中の正帯電した S iによるクーロン散乱の影響を小さく することができ、 移動度の低下も小さくすることができる。
次に、 本発明の第 5の実施例に係る半導体装置について説明する。 第 5の実施 例の半導体装置の構造については第 2図を参照されたい。
第 5の実施例に係る半導体装置の製法について説明する。 まず、 基板 201と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 210として A 1 N層、 バッファ層 202として G aN (膜厚 1500 n m) 、 第 1のキャリア供給層 203として S iが添加された I 110 & 層 （1 11。 . 1 0 &。 . 9 N、 膜厚 5 n m、 S i添加量 1 X 1019 c π 3 ) 、 動作層 204として I nGaN層 （I n0.1 5 Ga0 . 8 5 N、 膜厚 5 n m) 、 スぺーサ一層 205として G a N (膜厚 2 nm) 、 第 2のキャリア供給層 206として A 1 G aN層 （A 1。 .3 G a。 . 7 N、 膜厚 20 nm) をこの順 で有機金属気相ェピタキシャル （MOVPE法） により成膜する。 各層の成膜条 件については、 通常の条件 （従来の条件） である。 次に、 第 2のキャリア供給層 206上にソース電極及びドレイン電極形成用のレジストパターンを形成し、 そ の後、 電子銃蒸着法により第一の金属として T iZ A 1 (丁 1層の膜厚1011111 、 A 1層の膜厚 200 nm) を蒸着し、 その後、 リフトオフし、 その後、 ランプ ァニール （650°C、 30秒） することでソース電極 207及びドレイン電極 2 08を形成する。 次に、 第 2のキャリア供給層 206、 ソース電極 207及びド レイン電極 208上にゲート電極形成用のレジストパターンを形成し、 その後、 電子銃蒸着法により第二の金属として N i /Au (N i層の膜厚10nm、 Au 層の膜厚 200 nm) を蒸着し、 その後、 リフトオフすることによりゲート電極 209を形成する。 以上により電界効果型トランジスタが製作される。
このような構造であれば、 第 1のキャリア供給層 （S i + I nGaN層） 20 3および動作層 （I nGaN層） 204が圧縮歪を受けているため、 ピエゾ効果 により第 1のキャリア供給層 (S i + I nGaN層） 203 /バッファ層 （G a N層） 202界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する 。 特に、 動作層 （I nGaN層） 204の歪量が大きくピエゾ効果も強く作用す るため第 1のキャリア供給層 （S i + I nGaN層） 203の伝導帯をより高工 ネルギー側へ押し上げる方向に電界が発生する。 そのため、 第 1のキャリア供給 層 （S i + I nG aN層） 203が F e r m iレベルより高くなり、 第 1のキヤ リア供給層 （S i + I nGaN層） 203に添加されている S i力 Sほぼ 100 % 活性化し電子を動作層 （I nGaN層） 204に供給する。 その結果、 効果的に 二次元電子ガス濃度を高め Im a x を増加させることができる。 一方、 電子を供 給し正帯電した S iを含有する第 1のキャリア供給層 （S i + I nGaN層） 2 03と、 電子が蓄積された動作層 （I nGaN層） 204と、 は層が異なるため 、 第 1のキャリア供給層 （S i + I nGaN層） 203中の正帯電した S iによ るクーロン散乱の影響は小さくでき、 移動度の低下も小さい。 さらに、 スぺーサ 一層 （GaN層） 205は、 通常、 成長条件が大きく異なる動作層 （I nGaN 層） 204と第 2のキヤリァ供給層 (A 1 G a N層） 206の中間の成長条件で 形成できるため、 平滑なヘテロ界面を形成することができ、 一層高い移動度を得 ることができる。
次に、 本発明の第 6の実施例に係る半導体装置について説明する。 第 6の実施 例の半導体装置の構造については第 2図を参照されたい。
第 6の実施例に係る半導体装置の製法について説明する。 まず、 基板 201と して c面 （ （0001) 面） を結晶成長面とする炭化シリコン （S i C) 基板を 用い、 この上に核形成層 210として A 1 N層、 ノ ッファ層 202として A 1 G aN (I n。 2 Ga。 8 N、 膜厚 1500 n m) 、 第 1のキャリア供給層 2 03として S iが添加された I nGaN層 （I n。 .。 5 Ga。 . 9 5 N、 膜厚 5 nm、 S i添加量 1 X 1019 cm—3) 、 動作層 204として I n G a N層 （I n0. i Ga。 . 9 N、 膜厚 7 nm) 、 スぺーサー屬 205として GaN (膜厚 2 nm) 、 第 2のキヤリァ供給層 206として A 1 G a N層 （A 1。 .4 G a。 . 6 N、 膜厚 20nm) をこの順で有機金属気相ェピタキシャル （MOVPE法 ) により成膜する。 各層の成膜条件については、 通常の条件 （従来の条件） であ る。 次に、 第 2のキヤリァ供給層 206上にソース電極及びドレイン電極形成用 のレジストパターンを形成し、 その後、 電子銃蒸着法により第一の金属として T i/Al (T i層の膜厚 10 nm、 八 1層の膜厚20011111) を蒸着し、 その後 、 リフトオフし、 その後、 ランプアニール （650°C、 30秒） することでソー ス電極 207及びドレイン電極 208を形成する。 次に、 第 2のキャリア供給層 206、 ソース電極 207及びドレイン電極 208上にゲート電極形成用のレジ ストパターンを形成し、 その後、 電子銃蒸着法により第二の金属として N i /A u (!^ 1層の膜厚1011111、 1!層の膜厚20011111) を蒸着し、 その後、 リフ トオフすることによりゲート電極 209を形成する。 以上により電界効果型トラ ンジスタが製作さ; る。
このような構造であれば、 第 1のキャリア供給層 （S i + I nGaN層） 20 3および動作層 （I nGaN層） 204が圧縮歪を受けているため、 ピエゾ効果 により第 1のキャリア供給層 （S i + I nGaN層） 203/バッファ層 （A 1 GaN層） 202界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生 する。 特に、 動作層 （I nGaN層） 204の歪量が大きくピエゾ効果も強く作 用するため第 1のキャリア供給層 (S i + I nGaN層） 203の伝導帯をより 高エネルギー側へ押し上げる方向に電界が発生する。 そのため、 第 1のキャリア 供給層 （S i + I nGaN層） 203が F e r m iレべノレより高くなり、 第 1の キャリア供給層 （S i + I nGaN層） 203に添カロされている S iがほぼ 10 0%活性化し電子を動作層 （I nGaN層） 204に供給する。 その結果、 効果 的に二次元電子ガス濃度を高め Im a x を増加させることができる。 一方、 電子 を供給し正帯電した S iを含有する第 1のキャリア供給層 （S i + I nGaN層 ) 203と、 電子が蓄積された動作層 （I nGaN層） 204と、 は層が異なる ため、 第 1のキヤリァ供給層 （S i + I n G a N層） 2 0 3中の正帯電した S i によるクーロン散乱の影響は小さくでき、 移動度の低下も小さい。 さらに、 スぺ ーサ一層 （G a N層） 2 0 5は、 通常、 成長条件が大きく異なる動作層 （I n G a N層） 2 0 4と第 2のキャリア供給層 （A 1 G a N層） 2 0 6の中間の成長条 件で形成できるため、 平滑なヘテロ界面を形成することができ、 一層高い移動度 を得ることができる。 産業上の利用可能性
本発明によれば、 動作層側へ効果的に電子を供給しつつ、 バッファ層へのリー クを抑制できるため、 A 1組成比、 膜厚をあげることなしに I m a x を増加させ ることができる。
また、 クーロン散乱の影響を小さくすることができ、 優れた電子輸送特性を実 現することができる。
さらに、 表面側の第 2のキヤリァ供給層からの電子供給とは独立して動作層に 電子を供給することができるため、 ォーミック接触におけるトンネル抵抗を低減 する目的で、 第 2のキャリア供給層の膜厚を薄くしても動作層中に電子をためる ことができ、 シート抵抗の増加を抑制することができる。

Claims

請 求 の 範 囲
1 . 基板上に、 ノ ッファ層と、 ピエゾ効果が発生する面を主面とするウルッ鉱型 II I一 V族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備 える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、 キヤリァを前記動作層 側に供給し、 かつ、 前記動作層中の前記ピエゾ効果が発生する面側にキャリア濃 度を増加させるように作用するキヤリァ供給層を備えることを特徴とする半導体 2 . 基板上に、 バッファ層と、 ピエゾ効果が発生する面を主面とするウルッ鉱型 III - V族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備 える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、 キヤリァを前記動作層 側に供給し、 かつ、 正に帯電するキャリア供給層を備えることを特徴とする半導 体装置。
3 . 基板上に、 ノ ッファ層と、 ピエゾ効果が発生する面を主面とするウルッ鉱型 III - V族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備 える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、 ウルッ鉱型 III一 V族 窒化物半導体を主成分とするキヤリァ供給層を備え、
前記キヤリァ供給層の一部又は全部に n型となる不純物が添加されていること を特徴とする半導体装置。
4 . 基板上に、 バッファ層と、 ピエゾ効果が発生する面を主面とするウルッ鉱型 III - V族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備 える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、 ウルッ鉱型 ΠΙ— V族 化合物半導体を主成分とし、 n型であるキヤリァ供給層を備えることを特徴とす
5 . 前記ピエゾ効果が発生する面は、 （0 0 0 1 ) 面に対し任意の方向に 0 ° 以 上 55° 以下傾斜していることを特徴とする請求の範囲第 1乃至第 4のいずれか 一に記載の半導体装置。
6. 前記ピエゾ効果が発生する面は、 （0001) 面に対し任意の方向に 0° 以 上 1 1° 以下傾斜していることを特徴とする請求の範囲第 1乃至第 5のいずれか 一に記載の半導体装置。
7. 基板上に、 バッファ層と、 （0001) 面を主面とするウルッ鉱型 III一 V 族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備える半導 体装置において、
前記動作層と前記パッファ層の間に介在するとともに、 キヤリァを前記動作層 側に供給し、 かつ、 前記動作層中の （0001) 面側にキャリア濃度を増加させ るように作用するキヤリァ供給層を備えることを特徴とする半導体装置。
8. 基板上に、 バッファ層と、 （0001) 面を主面とするウルッ鉱型 III一 V 族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備える半導 体装置において、
前記動作層と前記パッファ層の間に介在するとともに、 キャリアを前記動作層 側に供給し、 かつ、 正に帯電するキャリア供給層を備えることを特徴とする半導
9. 基板上に、 バッファ層と、 （0001) 面を主面とするウルッ鉱型 III— V 族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備える半導 体装置において、
前記動作層と前記パッファ層の間に介在するとともに、 ウルッ鉱型 II I一 V族 窒化物半導体を主成分とするキヤリァ供給層を備え、
前記キヤリァ供給層の一部又は全部に n型となる不純物が添加されていること を特徴とする半導体装置。
10. 基板上に、 バッファ層と、 （0001) 面を主面とするウルッ鉱型 III一 V族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、 を備える半 導体装置において、
前記動作層と前記パッファ層の間に介在するとともに、 ウルッ鉱型 Π I— V族 化合物半導体を主成分とし、 n型であるキヤリァ供給層を備えることを特徴とす る半導体装置。
1 1. 前記動作層及び前記キャリア供給層の両方の層は、 I nx G& 1 — x N ( 0≤χ≤1) を主成分とすることを特徴とする請求の範囲第 1乃至第 10のいず れか一に記載の半導体装置。
12. 前記キャリア供給層は、 前記動作層の圧縮歪よりも小さい圧縮歪を受けて いることを特徴とする請求の範囲第 1乃至第 11のいずれか一に記載の半導体装
13. 前記動作層は、 I na Ga i — a N (0く a≤l) を主成分とし、 前記キャリア供給層は、 I nb Ga i — b N (0≤bく a) を主成分とするこ とを特徴とする請求の範囲第 12記載の半導体装置。
14. 前記動作層上に形成されるとともに、 無歪のウルッ鉱型 III一 V族化合物 半導体を主成分とする第 2のキヤリァ供給層を備えることを特徴とする請求の範 囲第 1乃至第 13のいずれか一に記載の半導体装置。
15. 前記バッファ層は、 前記基板上に形成された層のうち最も膜厚が厚く、 か A 1 y G a！ _ y N ( 0 < y≤ 1 ) を主成分とすることを特徴とする請求の 範囲第 1乃至第 14のいずれか一に記載の半導体装置。
•16. 前記第 2のキャリア供給層は、 A l c Ga i — C N (0く c ^l) を主成 分とし、
前記動作層は、 G a Nを主成分とし、
前記キャリア供給層は、 A l z Ga i — z N (0< z <y) を主成分とするこ とを特徴とする請求の範囲第 15記載の半導体装置。
17. 前記キャリア供給層は、 前記基板上に形成された層のうち最も膜厚が厚い 層に対する臨界膜厚以下であることを特徴とする請求の範囲第 1乃至第 16のい ずれか一に記載の半導体装置。
18. 前記動作層と前記第 2のキャリア供給層の間に介在するとともに、 無歪の ウルッ鉱型 II I一 V族化合物半導体を主成分とするスぺーサ一層を備えることを 特徴とする請求の範囲第 14乃至第 17のいずれか一に記載の半導体装置。 19. 前記第 2のキャリア供給層上に形成されるソース電極及びドレイン電極と 前記ソース電極と前記ドレイン電極との間の前記キヤリァ供給層上に形成され るゲート電極と、
を備えることを特徴とする請求の範囲第 1 4乃至第 1 8のいずれか一に記載の半
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