WO2002035740A1

WO2002035740A1 - Circuit de commande de duree d'impulsion

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Publication number: WO2002035740A1
Application number: PCT/JP2000/007519
Authority: WO
Inventors: Makoto Miki; Toru Matsuyama
Original assignee: Fujitsu Limited
Priority date: 2000-10-26
Filing date: 2000-10-26
Publication date: 2002-05-02
Also published as: JPWO2002035740A1; EP1330051A1; DE60043550D1; EP1330051A4; US6700423B1; US6940327B2; JP3733116B2; US20040251943A1; EP1330051B1

Description

パルス幅制御回路技術分野

本発明は、光通信などの分野において、例えば半導体レーザ（レーザダイォード： LD) や発光ダイオード（LED) 等の発光素子を駆動するための回路に関明

し、特に、出力光のパルス幅を制御するパルス幅制御回路に関する。

細背景技術

一般に、 LDを高速変調する場合、 LDの発振遅延によって光出力波形のパルス幅は LD駆動電流波形に比べて狭くなる。特に、 LDを無バイアス変調する場合、 LDの品種によっては発振遅延時間が約 1 n s e c以上になるものもあるため、ビットレートが高くなるに従ってその値はマスク規定に対して無視できなくなる。この発振遅延時間 Tdは、キャリア寿命時間をて s、 LD駆動電流を I f、バイアス電流を I b、 LD閾値電流を I t hとすると、一般的に次の（1) 式で表すことができる。

Td =て s X I n [( I f - I b) / ( I f - I t h)] ··· (1)

上記（1) 式より、発振遅延時間 Tdは、 LD駆動電流 I f、バイアス電流 I bおよび LD閾値電流 I t hに応じて変動することが分かる。また、発振遅延時間 Tdには、 LDの光学系の結合バラツキによる固体バラツキも存在する。さらに、 LDを決定したとしても、温度変動による発振遅延時間 Tdの変化も存在するため、 LD光出力波形のパルス幅変動を引き起こしてしまう。従って、温度変動などによる L D光出力波形のパルス幅変動を抑制することを目的とした制御回路が必要になる。

図 13は、従来のパルス幅制御回路の構成例を示した回路図である。

図 13において、従来のパルス幅制御回路は、入力されるデータ信号 DATA — I Nの立ち上がり時間 T rおよび立ち下がり時間 T f を制御する T r ZT f制御部と、該 T r ZT f制御部からの信号を波形整形して L Dを駆動するための出力信号 DAT A— OUTを出力する波形整形部とから構成される。

この従来回路では、図 14に示すように、 T rZT f制御部において、定電流源 I 11と容量 C 1 1により決まる時定数により入力信号 DATA— I Nの立ち上がり時間 Trが制限され、また、定電流源 I 12と容量 C I 1により決まる時定数により入力信号 D A T — I Nの立ち下がり時間 T fが制限される（ B B点電圧波形参照）。そして、波形整形部では、 T rZT f制御部の出力信号と外部から与えられるパルス幅制御情報に応じて設定されたしきい値電圧（CC点電圧波形参照）とを比較することにより、パルス幅が制御された出力信号 DATA— OUTが生成されて出力される。ここでは、図 14の左側に示すように、しきい値電圧を高く設定することでパルス幅の細い出力信号 DATA— OUTが出力され、図 14の右側に示すように、しきい値電圧を低く設定することでパルス幅の太い出力信号 DATA— OUTが出力される。

図 13に示した従来のパルス幅制御回路の後段には LD駆動回路が接続され、該 LD駆動回路では、パルス幅制御回路の出力信号 DAT A_OUTに従って L D駆動電流が制御される。そのため、 LDの光出力波形のパルス幅が所望の値になるようなパルス幅制御情報がパルス幅制御回路に与えられ、該パルス幅制御情報に応じてしきい値電圧が設定されることにより、光出力のパルス幅が設定される。

しかしながら、上記のような従来のパルス幅制御回路では、入力信号 DATA — I Nについて、立ち上がりおよび立ち下がりの各時定数が常に一定になるよう TrZT f制御部で帯域制限しておき、外部から制御可能なしきい値との比較を行うことによって、出力信号 DATA— OUTのパルス幅を制御していたため、デ一夕信号のマルチピットレート化への対応が難しいという問題点があった。すなわち、例えば図 15の左側に示すように、ビットレー卜 f に対応させて T rZT f制御部の時定数が設定されている場合に、 4倍のビッ卜レート 4 f に対応しょうとすると、図の下段の BB点電圧波形に示すように、前のビットの状態によって立ち上がり時間が変化してしまい、出力信号 DATA— OUTにパターン効果が発生してしまう。図の例では、各パルスの立ち上がり遅れ時間が t 1= t 2<t 3となるようなパターン効果が発生することになる。一方、図 15の右側に示すように、早いビッ卜レート 4 f に対応させて T r ZT f制御部の時定数が設定されている場合には、ビットレート f に対応しょうとすると、しきい値電圧の設定に応じて制御可能なパルス幅の調整範囲が狭くなつてしまい、所望のパルス幅を実現することができなくなる可能性が生じる。

また、従来のパルス幅制御回路では、ノイズや電源電圧変動の影響を受け易いという欠点もあった。すなわち、例えば図 1 6に示すように、パルス幅を広く設定する場合、波形整形部のコンパレータのしきい値電圧を低く設定する必要がある。そのため、波形整形部はグランド（GND) ノイズ等の影響を受けやすい回路となり、パルス幅変動やパターンジッ夕を引き起こしやすくなる。なお、図 1 3に示した回路の極性を反転した場合には、電源ノイズの影響を受けやすい回路となる。加えて、 T r ZT f制御部は、常に回路の帯域をおとした状態で動作しているため、パルス幅の設定値によらず電源ノイズやグランドノイズの影響を受けやすい回路構成になっている。

さらに、従来のパルス幅制御回路において、入力信号 D A T A— I Nのパルス幅に対する出力信号 D AT A— O U Tのパルス幅を 1 0 0 %以上に広く設定するためには、入力信号 D AT A— I Nについての立ち下がり時間 T fの帯域を制限する必要がある。しかし、例えば図 1 7に示すように、電源電圧変動が生じると、 B B点電圧がローレベルから Λィレベルになり再びローレベルに到達する時間が異なるようになり、この信号を後段の波形整形部で直流のしきい値電圧と比較しているため、結果として、電源電圧変動によるパルス幅変動を引き起こすことになってしまう。なお、図 1 3に示した回路の極性を反転した場合には、パルス幅を狭く設定するときに、上記の場合と同様の問題が発生することになる。

本発明は上記のような点に着目してなされたもので、同一の回路構成でマルチビットレート化に対応できるパルス幅制御回路を提供することを目的とする。また、ノイズ耐力に優れ、かつ、電源電圧変動の影響を受け難いパルス幅制御回路を提供することを目的とする。発明の開示

このため、本発明のパルス幅制御回路は、パルス幅制御情報に基づいて入力信号のパルス幅を制御し、発光素子を駆動するための出力信号を発生するパルス幅制御回路において、入力信号の立ち上がり時間および立ち下がり時間の少なくとも一方を、入力信号のビットレートに応じて制御する立ち上がり/立ち下がり制御部と、該立ち上がり Z立ち下がり制御部から出力される信号を整形して出力信号を発生する波形整形部と、パルス幅制御情報を基に立ち上がり/立ち下がり制御部の動作を制御する制御信号を生成する制御信号生成部と、を備えて構成されるものである。

かかる構成では、入力信号の立ち上がり時間および立ち下がり時間の一方または両方が、制御信号生成部からの制御信号に従って動作が制御される立ち上がり /立ち下がり制御部によって、入力信号のビットレートに応じて制御され、該立ち上がり Z立ち下がり制御部から出力される信号が波形整形部によって整形されて、発光素子を駆動するための出力信号のパルス幅が制御されるようになる。これにより、従来のパルス幅制御回路のように波形整形部のしきい値電圧を変化させることでパルス幅が制御されるのではなく、基本的に、入力信号の立ち上がり時間、立ち下がり時間をビットレートに応じて調整することでパルス幅が制御されるため、マルチビットレー卜化への対応が可能になる。

また、上記パルス幅制御回路について、立ち上がり/立ち下がり制御部の具体的な構成としては、制御信号生成部からの制御信号に従って制御される電流源と、入力信号で示される各ビットのレベルを検出するピット検出素子と、電流源から供給される電流およびビット検出素子の検出結果を基に、入力信号の立ち上がりおよび立ち下がりの時定数を決定する積分素子と、を備えるようにしてもよい。かかる構成の立ち上がり Z立ち下がり制御部では、入力信号がビット検出素子に送られて各ピッ卜のレベルが検出されるとともに、制御信号生成部からの制御信号が電流源に送られて積分素子に供給する電流値が制御される。そして、積分素子では、電流源からの電流およびビット検出素子の検出結果に基づいて、入力信号の立ち上がりおよび立ち下がりの時定数が決定されることにより、入力信号のビットレートに対応した立ち上がり時間、立ち下がり時間を有する信号が生成されるようになる。図面の簡単な説明

図 1は、本発明のパルス幅制御回路の基本構成を示すブロック図である。

図 2は、本発明のパルス幅制御回路の動作原理を説明する図である。

図 3は、 T r ZT f制御部の具体的な回路構成の一例を示す図である。

図 4は、図 3の T r ZT f制御部の動作を説明する図である。

図 5は、ノイズ耐力の向上を図った T r ZT f制御部の具体的な回路構成の一例を示す図である。

図 6は、図 5の T r ZT f制御部の動作を説明する図である。

図 7は、図 3の T r /T f制御部の変形例についての具体的な回路構成を示す図である。

図 8は、図 7の T r /T f制御部の各部における電流値の関係を示す図である。図 9は、 T r ZT f制御部の他の具体的な構成例を示す図である。

図 1 0は、波形整形部の具体的な回路構成例を列挙した図である。

図 1 1は、制御信号生成部の具体的な回路構成例を列挙した図である。

図 1 2は、図 1の基本構成に関する応用として、 T r /T f制御部および波形整形部を多段接続した場合の構成例を示す図である。

図 1 3は、従来のパルス幅制御回路の構成例を示した回路図である。

図 1 4は、従来のパルス幅制御回路の動作を説明する図である。

図 1 5は、従来のパルス幅制御回路がマルチビットレ一卜への対応が困難であるという点を説明する図である。

図 1 6は、従来のパルス幅制御回路がグランドノイズの影響を受け易いという点を説明する図である。

図 1 7は、従来のパルス幅制御回路が電源電圧変動の影響を受け易いという点を説明する図である。発明を実施するための最良の形態

以下、本発明によるパルス幅制御回路を添付図面に基づいて説明する。なお、全図を通して同一符号は同一または相当部分を示すものとする。

まず最初に、本発明によるパルス幅制御回路の基本原理について説明する。図 1は、本発明のパルス幅制御回路の基本構成を示すブロック図である。

図 1において、本パルス幅制御回路の基本構成は、パルス幅制御情報に応じて入力信号 DATA— I Nのパルス幅を制御するための T r/T f制御信号 S cを生成する制御信号生成部 1と、丁1"/丁制御信号3 ( に応じて、入力データ信号 DATA— I Nの立ち上がり時間 T rおよび立ち下がり時間 T f の一方または両方を制御する T r / T f制御部 2と、 T r ZT f制御部 2からの信号を整形して出力信号 DATA— OUTを出力する波形整形部 3と、からなる。

また、 T r/T f制御部 2は、電流源 2A、ビット検出素子 2 Bおよび積分素子 2 Cを有する。電流源 2 Aは、制御信号生成部 1から送られてくる T r/T f 制御信号 S cに従って定電流を発生して積分素子 2 Cに供給する。ビット検出素子 2 Bは、入力信号 DATA— I Nで示される各ピットが "HI"か "LOW" かを検出し、その結果を積分素子 2 Cに伝える回路である。積分素子 2 Cは、ビット検出素子 2 Bの検出結果および電流源 2 Aから供給される定電流を基に入力信号 DATA— I Nの立ち上がりおよび立ち下がりの時定数を決定する回路であり、その出力信号は波形整形部 3に送られる。

次に、上記のような基本構成を有するパルス幅制御回路の動作原理について説明する。

図 2は、本パルス幅制御回路の動作原理を説明する図であって、パルス幅を広く設定する場合の波形例が左側に示してあり、パルス幅を狭く設定する場合の波形例が右側に示してある。

パルス幅を広く設定する場合には、外部より与えられるパルス幅を広くさせる制御情報を基に、制御信号生成部 1で、例えば、入力信号 DATA— I Nの立ち下がり時間 T f をビットレートに応じて遅くする T r/T f制御信号 S cが生成されて、 T r/T f制御部 2に送られる。なお、ここでは、立ち下がり時間 T f を遅くする場合を考えるが、入力信号 DATA— I Nの立ち上がり時間 T rをピットレートに応じて速くしてもよく、あるいは、ビットレートに応じて立ち上がり時間 T rを速くするとともに立ち下がり時間 T f を遅くしても構わない。

T r/T f制御部 2では、丁！^/丁制御信号じに従って、入力信号 DAT A— I Nの立ち下がり時間 T f をビットレートに応じて遅くする制御が行われる。すなわち、 T rZT f制御信号 S cに従って電流源 2 Aが制御されることで、積分素子 2 Cにおける入力信号 DATA— I Nの立ち下がりの時定数がビットレ一卜に応じて決定される。具体的には、ビットレート fのときの立ち下がりの時定数て 1が、ビットレ一ト 4 f のときの立ち下がりの時定数て 2の 4倍（て 1=4 X r 2) になるように設定される。これにより、図 2の上から 2、 5段目に示すようなビットレートに対応した電圧波形の信号が、 T r/T f制御部 2から波形整形部 3に出力される。

そして、波形整形部 3では、 TrZT f制御部 2からの信号の電圧レベルとしきい値電圧との比較が行われ、図 2の上から 3、 6段目に示すような出力信号 D ATA— OUTが生成される。この出力信号 DATA— OUTについては、ノレス幅制御量（入力信号 DATA— I Nのパルス幅に対して広げられる幅の割合）が各ピットレートで等しくなる、すなわち、図 2において bZa = dZcとなる。一方、図 2の右側に示すように、パルス幅を狭く設定する場合には、外部より与えられるパルス幅を狭くさせる制御情報を基に、制御信号生成部 2で、例えば、入力信号 DATA— I Nの立ち上がり時間 T rをビットレ一トに応じて遅くする T rZT f制御信号 S cが生成されて、 T rZT f制御部 2に送られる。なお、ここでは、立ち上がり時間 Trを遅くする場合を考えるが、入力信号 DATA— I Nの立ち下がり時間 T f をビットレートに応じて速くしてもよく、あるいは、ビットレー卜に応じて立ち上がり時間 T rを遅くするとともに立ち下がり時間 T f を速くしても構わない。

T rZT f制御部 2では、丁！^/丁制御信号じに従って、入力信号 DAT A— I Nの立ち上がり時間 T rをビットレートに応じて遅くする制御が行われる。すなわち、 T r/T f制御信号 S cに従って電流源 2Aが制御されることで、積分素子 2 Cにおける入力信号 DATA— I Nの立ち上がりの時定数がビットレー卜に応じて決定される。具体的には、ビットレート f のときの立ち上がりの時定数て 3が、ビットレート 4 f のときの立ち上がりの時定数て 4の 4倍（て 3 = 4 Xて 4) になるように設定される。これにより、図 2の上から 2、 5段目に示すようなビットレートに対応した電圧波形の信号が、 TrZT f制御部 2から波形整形部 3に出力される。そして、波形整形部 3では、 TrZT f制御部 2からの信号の電圧レベルとしきい値電圧との比較が行われ、図 2の上から 3、 6段目に示すような出力信号 D AT A— OUTが生成される。この出力信号 DATA— OUTについては、ノレス幅制御量（入力信号 DATA— I Nのパルス幅に対して狭められる幅の割合）が各ビットレートで等しくなる、すなわち、図 2において b' /a' =d' / c ' となる。

このように本発明のパルス幅制御回路によれば、入力信号 DATA— I Nの立ち上がり時間 T r、立ち下がり時間 T f をビットレー卜に応じて制御するようにしたことで、ビットレートが変化した場合でも、パルス幅の調整量を一義的に決定することができるため、マルチビットレート化への対応が可能になる。

次に、上述した本発明によるパルス幅制御回路の各構成についての具体的な実施例を説明する。

図 3は、 T r _/Τ ί制御部の具体的な回路構成の一例を示す図である。

図 3において、 Tr/T f制御部 2は、例えば、電流源 2 Aとして 2個の電流源 I 1, I 2を設け、ビット検出素子 2 Bとして Pチャネル MOS FET t p 1 および Nチャネル MOS FET t n 1を設け、積分素子 2 Cとして 2個の Pチヤネル MOS FET t p 2, t p 3および 2個の Nチャネル MOS FET t n 2， t n 3を設けた簡単な回路構成である。

電流源 1.1は、一方の端子が電源 Vに接続され、他方の端子が Nチャネル MO SFET t n lのドレイン端子に接続され、制御信号生成部 1からの T r ZT f 制御信号 S cに従って電流値が制御される。電流源 I 2は、一方の端子が接地され、他方の端子が Pチャネル MOSFET t p 1のドレイン端子に接続され、制御信号生成部 1からの T r ZT f制御信号 S cに従って電流値が制御される。具体的な電流源 I 1， I 2としては、例えば、丁！^/丁制御信号じとして所要の値の電流が制御信号生成部 1から出力されるような場合、その制御信号生成部 1からの電流を入力とするカレントミラ一回路により構成することが可能である。ビット検出素子 2 Bとしての Pチャネル MOS FET t p 1は、ゲート端子が T r/T f制御部 2の入力端子に接続され、ソース端子が電源 Vに接続される。 Nチャネル MOS FET t n 1は、ゲート端子が T r/T f制御部 2の入力端子に接続され、ソース端子が接地される。

積分素子 2 Cとしての Pチャネル MOS FET t p 2は、ドレイン端子およびゲート端子が電流源 I 2に接続され、ソース端子が電源 Vに接続される。 Nチヤネル MO S F E T t n 2は、ドレイン端子およびゲ一ト端子が電流源 I 1に接続され、ソース端子が接地される。 Pチャネル MOS FET t p 3は、ソース端子が電源 Vに接続され、ゲート端子が電流源 I 2に接続され、ドレイン端子が Tr /T f制御部 2の出力端子に接続される。 Nチャネル M〇S FET t n 3は、ソース端子が接地され、ゲート端子が電流源 I 1に接続され、ドレイン端子が T r /T f制御部 2の出力端子に接続される。

上記のような回路構成の T rZT f制御部 2では、入力信号 DATA— I Nの立ち上がり時間 Trを制御するために電流源 I 2を調整し、立ち下がり時間 T f を制御するために電流源 I 1を調整することになる。

具体的には、例えば図 4の左側に示すように、電流源 I 1の電流値が十分に大きく、電流源 I 2の電流値が電流源 I 1の電流値よりも小さく設定されている場合（ I 1> I 2) には、積分素子 2 Cにおける Pチャネル MOS FET t p 2の帯域が下がるため、入力信号 DATA— I Nが "LOW" から "HI" に変化したことがビット検出素子 2 Bで検出されると、 Pチャネル MOS FET t p 2のドレイン点（A点）が "LOW" になるスピードが遅くなる。これにより、 Pチャネル MOS FET t p 3がオンするスピードが遅くなるため、 T rZT f制御部 2の出力信号 OUTが "H I" になるスピードが遅くなり、結果として、入力信号 DATA— I Nよりも立ち上がり時間 T rが遅い信号 OUTが出力される。したがって、入力信号 DATA— I Nの立ち上がりの時定数は電流源 I 2の電流値を調整することにより所望の値に設定されるようになる。

一方、図 4の右側に示すように、電流源 I 2の電流値が十分に大きく、電流源 I 1の電流値が電流源 I 2の電流値よりも小さく設定されている場合（ I 1 < I 2) には、積分素子 2 Cにおける Nチャネル MOS FET t n 2の帯域が下がるため、入力信号 DATA— INが "HI" から "LOW" に変化したことがビット検出素子 2 Bで検出されると、 Nチャネル MOS FET t n 2のドレイン点 (B点）が " HI" になるスピードが遅くなる。これにより、 Nチャネル MOS FET t n 3がオンするスピードが遅くなるため、 T r/T ί制御部 2の出力信号 OUTが "LOW" になるスピードが遅くなり、結果として、入力信号 DAT A— I Nよりも立ち下がり時間 T fが遅い信号 OUTが出力される。したがって、入力信号 DATA— I Nの立ち下がりの時定数は電流源 I 1の電流値を調整することにより所望の値に設定されるようになる。

ここで、上記図 3に示した T r /T f制御部 2のノィズ耐カを向上させた改良例について説明する。

図 5は、ノイズ耐力の向上を図った T rZT f制御部の具体的な回路構成の一例を示す図である。

図 5の T r ZT f制御部 2 ' の構成が図 3の T r/T f制御部 2の構成と異なる点は、積分素子 2 Cについて、 Pチャネル MOS FET t p 2，および Nチヤネル MOSFET t n 2，を追加した点である。

Pチャネル MOS FET t p 2 ' は、ドレイン端子およびゲート端子が Pチヤネル MOS FET t p 2のソース端子に接続され、ソース端子が電源 Vに接続される。 Nチャネル MOS FET t n 2，は、ドレイン端子およびゲート端子が N チャネル MOSFET t n 2のソース端子に接続され、ソース端子が接地される。上記のような T r/T f制御部 2 ' の基本的な動作は、前述した図 3の T rZ T f制御部 2の場合と同様であるが、 Pチャネル MOS FET t p 2 ' および N チャネル MOS FET t n 2 ' を接続したことで、図 6の上から 2、 3段目に示すように A点および B点における電圧信号の振幅が大きくなるため、電源ノイズおよびグランドノイズに対する T rZT f制御部 2 ' の耐力が向上する。

次に、前述の図 3に示した TrZT i制御部 2について、 TrZT f制御信号 S cを基に 2つの電流源 I 1, I 2を同時に制御するようにした変形例を説明する。

図 7は、上記 T r /T f制御部の変形例についての具体的な回路構成を示す図である。

図 7において、 T rZT f.制御部 2" は、図 3の T rZT f制御部 2における電流源 I 1， I 2に代えて、制御信号生成部 1からの T r/T f制御信号 S cを入力とする第 1のカレントミラ一回路を構成する 2個の Pチャネル MOS FET t p 4, t p 5と、第 1のカレントミラー回路の出力信号を入力とする第 2の力レントミラー回路を構成する 2個の Nチャネル MOSFET t n 4, t n 5と、電流源 I 3およびそれに接続する Nチャネル M〇S FET t n 6と、を設けたものである。上記以外の構成、すなわち、ビット検出素子 2 Bおよび積分素子 2 C の各構成は、図 3の T rZT f制御部 2の場合と同様である。また、図 5の Tr /T f制御部 2' の場合と同様であってもよい。

第 1のカレントミラー回路を構成する Pチャネル MOSFET t p4は、ソース端子が電源 Vに接続され、共通に接続されたドレイン端子およびゲ一ト端子には、制御信号生成部 1からの T r/T ί制御信号 S cが入力される。また、 Ρチャネル MOS FET t ρ 5は、ソース端子が電源 Vに接続され、ゲート端子が P チャネル MOS FET t p 4のゲート端子に接続され、ドレイン端子が第 2の力レン卜ミラー回路に接続される。

第 2のカレントミラー回路を構成する Nチャネル MOS FET t n 4は、ソース端子が接地され、共通に接続されたドレイン端子およびゲート端子には、第 1 のカレントミラー回路からの電流が入力される。また、 Nチャネル MOSFET t n 5は、ソース端子が接地され、ゲ一ト端子が Nチャネル MO SFET t n4 のゲート端子に接続され、ドレイン端子がビッ卜検出素子 2 Bの Pチャネル MO SFET t p lのドレイン端子に接続される。

電流源 I 3は、一方の端子が電源 Vに接続され、他方の端子が Nチャネル MO SFET t n l, t n 6の各ドレイン端子に接続される。 Nチャネル MOSFE T t n 6は、ゲート端子が第 1のカレントミラー回路の出力、すなわち、 Pチヤネル MOS FET t p 5のドレイン端子に接続され、ソ一ス端子が接地される。このような構成の T r/T f制御部 2" では、電流源 I 3および Nチャネル M OSFET t n6が、図 3の T r/T f制御部 2における電流源 I 1に相当し、また、 Nチャネル MOS FET t n 5 (第 2のカレントミラー回路から出力電流）が図 3の Tr/T f制御部 2における電流源 I 2に相当することになる。上記の Tr/T f制御部 2" では、制御信号生成部 1からの TrZT f制御信号 S cとして所要の値の電流が第 1のカレン卜ミラ一回路に入力されることによつて、図 8に示すような関係に従って各部に電流が流れる。なお、図 8の横軸は、 T rZT f制御信号 S cのレベル、すなわち、第 1のカレントミラー回路に入力される電流値を表し、縦軸は、 Pチャネル MOSFET t p4を流れる電流 I a、 Pチャネル MOS FET t p 5を流れる電流 I b、 Nチャネル M〇S FET t n 6を流れる電流 I d、 Nチャネル MOS FET t n 1のドレイン点を流れる電流 I 1および Pチャネル M〇S FET t p 1のドレイン点を流れる電^ I 2をそれぞれ表している。この図 8に示したように、 T rZT f制御部 2" では、 1種類の T r/T f制御信号 S cにより各電流 I 1， I 2を同時に制御できるようになる。なお、パルス幅の具体的な制御方法は上述した場合と同様にして電流 I 1, I 2の各値がビットレートに応じた所望の値になるように、 T r/T f制御信号 S cを適切に設定すればよい。

次に、 T rZT f制御部の他の具体的な構成例について説明する。

図 9は、 T r/T f制御部の他の具体的な構成例を示す図である。

図 9の T r/T ί'制御部 2 は、電流源 2 Αが CPU4からの信号によって制御される電流出力 D/Aコンパ一夕（I DAC) 21， 22により構成されるものである。 CPU4には、例えば、 ROMまたは不揮発性メモリ等からなるメモリ 4Aと、周囲の温度を検出する温度センサ 4 Bとが接続されていて、外部から与えられるパルス幅制御情報、メモリ 4 Aに記憶された情報および温度センサ 4 Bの検出結果に基づいて、各電流出力 DZAコンバータ 21, 22を制御する信号が CPU4により生成される。したがって、本 T r/T f制御部 2 ''' を用いる場合には、制御信号生成部 1に相当する機能が CPU4並びにメモリ 4 Aおよび温度センサ 4 bによって実現されることになる。なお、ビット検出素子 2 B および積分素子 2 Cの各構成は、図 3の T r/T f制御部 2の場合と同様である。上記のような構成の T rZT f制御部 2 ''' では、外部からのパルス幅制御情報および温度センサ 4 Bの検出結果に応じて、メモリ 4 Aの記憶情報が CP U4 によって読み出され、各電流出力 D/Aコンバータ 21， 22を制御する信号が生成される。具体的には、 LDの発振遅延時間とパルス幅制御情報の対応関係がメモリ 4Aに予め記憶されているとともに、 LDの温度特性情報として、 LDのしきい値電流 I t h、変調電流 I pおよびバイアス電流 I bについての温度特性に関する情報がメモリ 4 Aに予め記憶されていて、温度センサ 4 Bの検出結果に対応した LDの温度特性情報を用い上述の（1) 式に従って LDの発振遅延時間が計算され、該発振遅延時間とパルス幅制御情報の対応関係に基づいて、ビットレートに対応した立ち上がり時間 T rおよび立ち下がり時間 T fが実現されるように電流出力 DZAコンバータ 21， 22の各電流値が制御される。そして、各電流出力 D/Aコンバータ 21, 22で発生する電流が、 Pチャネル MOSFE T t p 1および Nチャネル M〇S FET t n 1の各ドレイン点を流れることで、上述した図 3の T r/T f制御部 2の場合と同様にして、入力信号 DATA— I Nの立ち上がり時間 Tr、立ち下がり時間 T fが制御される。これにより、 LD の温度特性に応じたパルス幅の自動制御が実現できるようになる。

なお、上記図 9に示した回路例では、電流出力 D/Aコンバータを用いる構成としたが、これ以外にも、例えば CPU4によって制御される電圧出力 D/Aコンバ一夕を用い、該電圧出力 D/Aコンバータの出力電圧を電流に変換する回路を設けるようにしてもよい。また、外部からのパルス幅制御情報が CPU4に送られる構成としたが、パルス幅制御情報をメモリ 4 Aに予め記憶させておくことも可能である。

次に、本発明によるパルス幅制御回路の波形整形部 3として好適な回路構成について説明する。

図 10は、波形整形部 3の具体的な回路構成例を列挙した図である。図 10 (a) の回路構成は、 T r/T f制御部 2からの信号を入力とする n段構成のィンバ一夕により波形整形部 3を形成した一例である。このような波形整形部 3では、偶数段構成のインパー夕が用いられる場合、波形整形部 3の入力信号の立ち上がり時間 Trが遅く、立ち下がり時間 T fが速いとき、 1段目のインバー夕を構成する例えば Nc hMOSFETがオンするタイミングが遅くなるため、波形整形部 3の出力信号の立ち上がりは、パルス幅制御回路の入力信号 DATA— I Nの立ち上がりに比べ、立ち上がり時間 T rが遅い分に回路遅延時間を加えた分だけ遅くなる。しかし、波形整形部 3の出力信号の立ち下がりは、パルス幅制御回路の入力信号 DATA— I Nの立ち下がりに比べ、回路遅延時間分の遅れしか無いため、結果として、波形整形部 3の出力信号 DATA— OUTはパルス幅制御回路の入力信号 DATA— I Nに対してパルス幅が狭くなる。反対に、波形整形部 3の入力信号の立ち上がり時間 T rが速く、立ち下がり時間 T fが遅いと、波形整形部 3の出力信号 DATA— OUTはパルス幅制御回路の入力信号 DAT A— I Nに対してパルス幅が広くなる。

また、図 10 (b) の回路構成は、 TrZT f制御部 2からの信号を正転（または反転）入力とし、定電圧源で発生するしきい値電圧を反転（または正転）入力とするコンパレータ（COMP) により波形整形部 3を形成した一例である。このような波形整形部 3でも、前述した n段構成のインパー夕を用いて構成した場合と同様の作用効果が得られることになる。さらに、図 10 (b) の回路構成は、コンパレータに入力されるしきい値電圧を外部から調整可能な回路にしたものであり、このようにすることで、パルス幅の制御範囲をより一層広くすることが可能になる。

次に、本発明によるパルス幅制御回路の制御信号生成部 1として好適な回路構成について説明する。

図 1 1は、制御信号生成部 1の具体的な回路構成例を列挙した図である。図 1 1 (a) の回路構成は、電源とグランドの間に直列に接続された定電流源 1 Aおよび可変抵抗 1 Bと、一方の入力端子が定電流源 1 Aおよび可変抵抗 1 Bの共通接続点に接続された演算増幅器 1 Cと、ゲート端子が演算増幅器 1 Cの出力端子に接続され、ソース端子が演算増幅器 1 Cの他方の入力端子に接続され、ドレイン端子が制御信号生成部 1の出力端子に接続された Nチャネル MO SFET t n 7と、一方の端子が Nチャネル M〇S FET t n 7のソース端子に接続され、他方の端子が接地された抵抗 1 Dとを用いて制御信号生成部 1を形成した一例である。このような制御信号生成部 1では、パルス幅制御情報に応じて可変抵抗 1 B の抵抗値を調整することにより、 T r/T ί制御信号 S cとして出力される電流を所要の値に制御することができる。

また、図 1 1 (b) の回路構成は、上記の定電流源 1 Aおよび可変抵抗 1 Bに代えて定電圧源 1 Eを設けるとともに、抵抗 1 Dを可変抵抗 1 Fに代えて制御信号生成部 1を形成した一例である。このような制御信号生成部 1では、パルス幅制御情報に応じて可変抵抗 1 Fの抵抗値を調整することにより、 TrZT f制御信号 S cとして出力される電流を所要の値に制御することができる。なお、制御信号生成部 1の具体的な回路例として、上述の図 9に示したような C P U 4、メモリ 4 Aおよび温度センサ 4 Bからなる構成を適用してもよい。この場合には、 T r /T f制御部 2の電流源 2 Aとして電流出力 D /Aコンバータ等が用いられることは、上述した通りである。

また、図 1 1に示した各回路構成の制御信号生成部 1について、温度情報を加味するようにした変形も可能である。具体的には、図 1 1 ( a ) の回路構成では抵抗 1 Dに代えてサ一ミスタ等を設け、また、図 1 1 ( b ) の回路構成では、定電圧源 1 Eに代えて電源とグランドの間に直列に接続された定電流源およびサーミス夕等を設けることにより、周囲温度の変化に応じた T r /T f制御信号 S c が生成されるようになる。さらに、上記サ一ミス夕の代わりにダイオードを用い V f特性を基に温度情報を取得することもできる。ダイオードを用いれば、制御信号生成部 1の回路を集積化した場合でも、 I C内部の温度をモニタすることが可能である。

また、上述の図 1に示したパルス幅制御回路の基本構成に関する応用として、例えば図 1 2に示すように T r ZT f制御部 2および波形整形部 3を多段接続するようにして、入力信号 D A T A— I Nのパルス幅を段階的に調整するようにしてもよい。この場合、特にパルス幅を広く設定するときには、各段の T r ZT f 制御部 2における帯域制限を小さく抑えることができるため、各段のノイズ耐カを向上させることができ、したがって、パルス幅制御回路全体のノイズ耐力の向上を図ることが可能である。また、各段におけるパルス幅の調整範囲を小さく抑えたことにより、各段におけるパターン効果を抑制することもできる。このように T r /T f制御部 2および波形整形部 3を多段接続することによって、適用ビットレート範囲の拡大、パルス幅制御範囲の拡大、パターン効果の抑制、並びに電源およびグランドノイズ耐力の向上などといつた効果を得ることが可能になる。以上説明したように本発明のパルス幅制御回路によれば、入力信号 D A T A_ I Nの立ち上がり時間 T rおよび立ち下がり時間 T f の一方または両方をビットレートに応じて可変制御するようにしたことで、マルチビットレート化への対応を容易に実現でき、さらに、 T r /T f制御部 2および波形整形部 3を多段接続することで、ビットレート範囲をより広くすることができる。具体的には、 5 0 M〜 2. 4Gb p s程度のビットレ一ト範囲でパルス幅制御を行うことが可能である。また、本パルス幅制御回路は、従来のように波形整形部 3におけるしきい値電圧（スライスレベル）を変化させてパルス幅を制御する方式ではなく、基本的に、入力信号 DATA— I Nの立ち上がり時間 T r、立ち下がり時間 T f を可変制御する方式であるため、電源ノイズやグランドノイズに対する耐力の向上を図ることができる。さらに、本パルス幅制御回路は、図 1の A点における直流電圧が電源電圧に応じて変化し、 Pチャネル MOSFET t n 3のオン/オフスピ一ドが電源電圧により変化するため、出力信号 D A T A— O U Tが電源電圧変動の影響を受け難くなる。したがって、従来の回路に比べて電源電圧変動によるパルス幅変動を抑制することができる。加えて、本パルス幅制御回路は数個の ΜΟ S FETにより構成可能であるため、 LS Iのチップサイズに与える影響は少なく、チップ面積の削減およびコストダウンにも有効である。産業上の利用可能性

本発明は、光通信などの分野において、発光素子の駆動回路に用いるデータ信号のパルス幅を制御する電気回路技術として、産業上の利用可能性が大である。

Claims

請求の範囲

1 . パルス幅制御情報に基づいて入力信号のパルス幅を制御し、発光素子を駆動するための出力信号を発生するパルス幅制御回路において、

前記入力信号の立ち上がり時間および立ち下がり時間の少なくとも一方を、前記入力信号のビットレートに応じて制御する立ち上がり Z立ち下がり制御部と、該立ち上がり Z立ち下がり制御部から出力される信号を整形して前記出力信号を発生する波形整形部と、

前記パルス幅制御情報を基に前記立ち上がり Z立ち下がり制御部の動作を制御する制御信号を生成する制御信号生成部と、

を備えて構成されたことを特徴とするパルス幅制御回路。

2 . 請求項 1に記載のパルス幅制御回路であって、

前記立ち上がり Z立ち下がり制御部が、

前記制御信号生成部からの制御信号に従って制御される電流源と、

前記入力信号で示される各ビットのレベルを検出するビット検出素子と、前記電流源から供給される電流および前記ビット検出素子の検出結果を基に、前記入力信号の立ち上がりおよび立ち下がりの時定数を決定する積分素子と、を備えたことを特徴とするパルス幅制御回路。

3 . 請求項 2に記載のパルス幅制御回路であって、

前記電流源は、電源電圧が一方の端子に印加され、前記制御信号生成部からの制御信号に従って電流値が制御される第 1電流源と、一方の端子が接地され、前記制御信号生成部からの制御信号に従つて電流値が制御される第 2電流源と、有し、

前記ビット検出素子は、前記入力信号がゲート端子に印加され、電源電圧がソ —ス端子に印加され、ドレイン端子が前記第 2電流源の他方の端子に接続される Pチャンネル M O S F E Tと、前記入力信号がゲート端子に印加され、ソース端が接地され、ドレイン端子が前記第 1電流源の他方の端子に接続される Nチヤンネル MO S F E Tと、を有し、

前記積分素子は、ドレイン端子およびゲート端子が前記第 2電流源の他方の端子に接続され、電源電圧がソ一ス端子に印加される第 1 Pチヤンネル MO S F E Tと、ドレイン端子およぴゲー卜端子が前記第 1電流源の他方の端子に接続され、ソース端子が接地される第 1 Nチヤンネル MO S F E Tと、ゲート端子が前記第 2電流源の他方の端子に接続され、電源電圧がソース端子に印加され、ドレイン端子が立ち上がり/立ち下がり制御部の出力端子に接続される第 2 Pチャンネル MO S F E Tと、ゲート端子が前記第 1電流源の他方の端子に接続され、ソース端子が接地され、ドレイン端子が立ち上がり Z立ち下がり制御部の出力端子に接続される第 2 Nチャンネル MO S F E Tと、を有することを特徴とするパルス幅制御回路。

4. 請求項 3に記載のパルス幅制御回路であって、

前記積分素子は、ドレイン端子およびゲート端子が前記第 1 Pチャネル MO S F E Tのソース端子に接続され、電源電圧がソース端子に印加される第 3 Pチヤネル MO S F E Tと、ドレイン端子およびゲート端子が前記第 1 Nチャネル MO S F E Tのソース端子に接続され、ソース端子が接地される第 3 Nチャネル MO S F E Tと、を有することを特徴とするパルス幅制御回路。

5 . 請求項 2に記載のパルス幅制御回路であって、

前記電流源は、前記制御信号生成部 1からの制御信号を入力とする第 1のカレントミラー回路と、該第 1のカレントミラー回路の出力信号を入力とする第 2のカレントミラー回路と、電源電圧が一方の端子に入力される第 3電流源と、前記第 1のカレントミラー回路の出力信号がゲート端子に印加され、ドレイン端子が前記第 3電流源の他方の端子に接続され、ソース端子が接地される Nチャネル M O S F E Tと、を有し、

前記ビット検出素子は、前記入力信号がゲート端子に印加され、電源電圧がソ —ス端子に印加され、ドレイン端子が前記第 2のカレントミラー回路の出力端子に接続される Pチヤンネル MO S F E Tと、前記入力信号がゲート端子に印加され、ソース端が接地され、ドレイン端子が前記第 3電流源の他方の端子に接続される Nチャンネル MO S F E Tと、を有し、

前記積分素子は、ドレイン端子およびゲート端子が前記第 2のカレントミラー回路の出力端子に接続され、電源電圧がソース端子に印加される第 1 Pチャンネル MO S F E Tと、ドレイン端子およびゲート端子が前記第 3電流源の他方の端子に接続され、ソース端子が接地される第 1 Nチャンネル MO S F E Tと、ゲート端子が前記第 2のカレントミラー回路の出力端子に接続され、電源電圧がソース端子に印加され、ドレイン端子が立ち上がり Z立ち下がり制御部の出力端子に接続される第 2 Pチヤンネル MO S F E Tと、ゲ一卜端子が前記第 3電流源の他方の端子に接続され、ソース端子が接地され、ドレイン端子が立ち上がり/立ち下がり制御部の出力端子に接続される第 2 Nチヤンネル MO S F E Tと、を有することを特徴とするパルス幅制御回路。

6 . 請求項 2に記載のパルス幅制御回路であって、

前記電流源が、電流出力 DZAコンバータにより構成され、前記制御信号生成部が、前記電流出力 D/Aコンバータを制御するための制御信号を生成することを特徴とするパルス幅制御回路。

7 . 請求項 1に記載のパルス幅制御回路であって、

前記波形整形部は、前記立ち上がり Z立ち下がり制御部から出力される信号が入力されるインバー夕回路により構成されることを特徴とするパルス幅制御回路。

8 . 請求項 1に記載のパルス幅制御回路であって、

前記波形整形部は、予め設定したしきい値電圧を発生する電圧源と、前記立ち上がり /立ち下がり制御部から出力される信号が一方の入力端子に印加され、前記電圧源で発生するしきい値電圧が他方の入力端子に印加されるコンパ一夕と、により構成されることを特徴とするパルス幅制御回路。

9 . 請求項 8に記載のパルス幅制御回路であって、

前記電圧源が、可変のしきい値電圧を発生することを特徴とするパルス幅制御回路。

1 0 . 請求項 1に記載のパルス幅制御回路であって、

前記制御信号生成部は、前記パルス幅制御情報を基に抵抗値が制御される可変抵抗を有し、該可変抵抗の抵抗値に応じて制御される電流が、前記立ち上がり/ 立ち下がり制御部の動作を制御する制御信号として出力されることを特徴とするパルス幅制御回路。

1 1 . 請求項 1に記載のパルス幅制御回路であって、前記制御信号生成部が、温度を検出する温度センサを有し、該温度センサの検出結果および前記パルス幅制御情報に基づいて、前記立ち上がり/立ち下がり制御部の動作を制御する制御信号が生成されることを特徴とするパルス幅制御回路。

1 2 . 請求項 1に記載のパルス幅制御回路であって、

前記制御信号生成部が、前記パルス幅制御情報を予め記憶しておくメモリを有し、該メモリのパルス幅制御情報に基づいて、前記立ち上がり Z立ち下がり制御部の動作を制御する制御信号が生成されることを特徴とするパルス幅制御回路。

1 3 . 請求項 1に記載のパルス幅制御回路であって、

前記立ち上がり /立ち下がり制御部および前記波形整形部で構成される複数のュニットが多段接続され、前記制御信号生成部で生成されル制御信号に従って前記各ュニットの立ち上がり /立ち下がり制御部の動作が制御されることを特徴とするパルス幅制御回路。