WO2002021601A1 - Dispositif a semi-conducteur - Google Patents

Dispositif a semi-conducteur Download PDF

Info

Publication number
WO2002021601A1
WO2002021601A1 PCT/JP2001/007463 JP0107463W WO0221601A1 WO 2002021601 A1 WO2002021601 A1 WO 2002021601A1 JP 0107463 W JP0107463 W JP 0107463W WO 0221601 A1 WO0221601 A1 WO 0221601A1
Authority
WO
WIPO (PCT)
Prior art keywords
thickness
plane
sapphire substrate
semiconductor layer
substrate
Prior art date
Application number
PCT/JP2001/007463
Other languages
English (en)
French (fr)
Inventor
Yasuo Ohno
Nobuyuki Hayama
Kensuke Kasahara
Tatsuo Nakayama
Hironobu Miyamoto
Yuji Takahashi
Yuji Ando
Kohji Matsunaga
Masaaki Kuzuhara
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to US10/362,883 priority Critical patent/US6765241B2/en
Publication of WO2002021601A1 publication Critical patent/WO2002021601A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8126—Thin film MESFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides

Definitions

  • the present invention relates to a field effect transistor (FET) using a sapphire substrate, and more particularly to a field effect transistor using a group III nitride semiconductor material such as GaN.
  • FET field effect transistor
  • Group III nitride semiconductors such as G a N have carrier transport characteristics close to G a As and also have a wide bandgap and high rupture electric fields due to their wide band gap. For this reason, it is promising as a material for high-frequency and high-output transistors.
  • FIG. 5 is a diagram showing a structure of a conventional VIES FET described in FIG. 12 of Japanese Patent Application Laid-Open No. 2000-82671.
  • FIG. 6 is a diagram showing a structure of a conventional HEMT described in FIG. 13 of the publication.
  • C-plane safa On the substrate 61. & 1 ⁇ buffer layer 62, undoped GaN channel layer 63 and 11—A1 GaN electron supply layer 64 is laminated, and source electrode 65, gate electrode 66, drain electrode 6 7 are formed.
  • GaN-based semiconductor layers are stacked on the sapphire C surface to produce FETs.
  • any surface such as A surface, N surface, S surface, R surface, and M surface of sapphire can be used. Although it is described as good, the specific disclosure is limited to the example of forming a depice on the sapphire C surface, and specific manufacturing processes and device design guidelines for using other surfaces are shown. Not. As described above, in the conventional technology, devices were formed by forming a GaN-based semiconductor layer on the sapphire C surface, but had the following problems.
  • the parasitic capacitance generated in the substrate is relatively large, which has been a hindrance to improving device characteristics.
  • the substrate had to be made somewhat thicker from the viewpoint of mechanical workability, and as a result, large parasitic capacitance was generated in the substrate. Disclosure of the invention
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to improve the productivity and heat radiation characteristics of a group III nitride semiconductor device and to improve the device characteristics by reducing parasitic capacitance.
  • the present invention provides a Group 1 nitride semiconductor layer formed on a single crystal sapphire substrate, a source electrode and a drain electrode formed separately on the surface of the Group 11 nitride semiconductor layer, A semiconductor device comprising: a gate electrode formed between the source electrode and the drain electrode; wherein the group III nitride semiconductor layer is formed on a plane parallel to a C-axis of the single crystal sapphire substrate.
  • the present invention relates to a semiconductor device characterized by being formed as described above.
  • a semiconductor device comprising: a gate electrode formed between
  • a semiconductor device wherein the group III nitride semiconductor layer is formed on a plane parallel to a C-axis of the single crystal sapphire substrate, and the thickness of the single crystal sapphire substrate is 1 0 im or less. Provided. .
  • a semiconductor device wherein the group III nitride semiconductor layer is formed on a plane parallel to a C-axis of the single crystal sapphire substrate, and a thickness tsub of the single crystal sapphire substrate satisfies the following expression (1). , Are provided. sub • -'pad
  • E epi relative permittivity in the thickness direction of the group III nitride semiconductor layer
  • the node electrode is an electrode for supplying electricity to the source or the drain from the outside.
  • t act (effective thickness of the group III nitride semiconductor layer) refers to the distance between the interface between the gate electrode and the surface of the semiconductor layer and the layer where carriers exist.
  • HEMT it refers to the distance from the lower end of the gate electrode to the two-dimensional electron gas layer.
  • MESFET it refers to the thickness of the depletion layer below the gate electrode.
  • the present invention forms a transistor by forming a group III nitride semiconductor layer on a plane parallel to the C-axis of a single-crystal sapphire substrate.
  • the planes parallel to the C-axis refer to the A-plane, M-plane, etc. of sapphire, and include planes that form an offset angle of less than 10 degrees with respect to these planes. Even if there is such an angle shift, the effect of the present invention is not impaired. However, in order to more reliably obtain the effects of the present invention, it is desirable that the angle shift be 5 degrees or less.
  • FIG. 4 is a diagram illustrating the plane orientation of sapphire.
  • a (0001) plane is formed perpendicular to the C axis, and (11-20) and (1-100) planes are formed parallel to the C axis.
  • C-plane ⁇ 0001 ⁇ planes
  • A-plane ⁇ 11_20 ⁇ planes
  • M-planes ⁇ 1-100 ⁇ planes
  • a group III nitride semiconductor layer is formed on the above-mentioned A-plane or M-plane, more preferably on the A-plane, to constitute FET.
  • the crystal growth surface of the GaN-based semiconductor layer is usually a force that selects the C-plane of the sapphire substrate, as shown in JP-A-7-297495.
  • a proposal for a crystal growth surface has also been made.
  • the C plane is used as a crystal growth plane, and elements are formed on the sapphire A plane and other planes other than the C plane.
  • a group II nitride semiconductor layer is formed on a plane parallel to the C-axis of the sapphire substrate, such as the plane A, to constitute FET. Therefore, the following advantages can be obtained. '
  • the parasitic capacitance in the vertical direction of the substrate can be reduced to reduce the parasitic capacitance in this direction, and the high-speed operation of the device can be improved.
  • the plane parallel to the C axis is the crystal growth plane
  • the relative permittivity in the thickness direction of the substrate is 9.3. This is about 20% lower than the relative dielectric constant of 11.5 when the C plane is the crystal growth plane. Thereby, the high-speed operability of the device is remarkably improved.
  • the device can be manufactured using a large-diameter substrate, productivity can be greatly improved.
  • A-plane sapphire can be made about 8 inches, so C Productivity can be dramatically improved compared to the conventional technology using a surface sub-layer.
  • the substrate can be made thinner than C-plane sapphire because of its excellent mechanical workability.
  • the thickness can be 100 ⁇ or less, or 5 ° / zm or less.
  • the thickness of the sapphire substrate is 100 ⁇ or less, the heat radiation characteristics of the substrate can be remarkably improved, and the parasitic capacitance in the vertical direction of the substrate can be further reduced.
  • the thickness of the sapphire substrate is expressed by the following formula:
  • ⁇ sub relative permittivity in the thickness direction of the sapphire substrate
  • ⁇ epi relative permittivity in the thickness direction of the II-I nitride semiconductor layer
  • FIG. 3 is a diagram showing a schematic structure of a GaN-based HEMT.
  • a GaN-based semiconductor epitaxy growth layer 3 is laminated on a sapphire substrate 2, and a gate electrode 4 and a pad electrode 5 are formed on the surface thereof.
  • the ground conductor 1 is provided on the back surface of the sapphire 2 substrate.
  • the pad electrode plays a role of supplying power input from the outside to the transistor.
  • a parasitic capacitance C or C 2 as shown is generated immediately below the gate electrode 4 and immediately below the pad electrode.
  • the size of C 2 is as follows. sub epi
  • the GaN-based semiconductor epitaxy growth layer is usually ⁇ ⁇ or less, for example, 0.020.05 ⁇ , whereas the substrate thickness is, for example, 10 / Hi.
  • Parasitic capacitance C 2 derived from the pad electrode is 10% or less capacity from Gate electrodes desirably deterioration of high frequency characteristics of the transistor can be prevented by within 5%. Within 10%, the effect of the parasitic capacitance C 2 is
  • the absolute value of the parasitic capacitance under the pad electrode can be reduced. The effect can be eliminated and the high frequency characteristics of the FET can be prevented from deteriorating.
  • each parameter is usually in the following range.
  • t sub is the distance from the gate electrode to the two-dimensional electron gas layer.
  • t sub is defined as “the thickness of the depletion layer formed under the gate electrode”.
  • FIG. 1 is a diagram showing a semiconductor device according to the present invention.
  • FIG. 1 (a) above is a cross-sectional view showing its configuration
  • FIG. 1 (b) below shows a structure inside the device.
  • FIG. 1 (a) above is a cross-sectional view showing its configuration
  • FIG. 1 (b) below shows a structure inside the device.
  • FIG. 2 is a plan view showing an example of a semiconductor device according to the present invention.
  • FIG. 2 (a) above is a plan view showing an example of a configuration having an electrode oriented in a direction parallel to the c-axis.
  • FIG. 2 (b) is a plan view showing an example of a configuration having an electrode oriented in a direction inclined at a deviation angle ⁇ from the c-axis.
  • FIG. 3 is a diagram for explaining the operation of the semiconductor device according to the present invention.
  • FIG. 4 is a diagram illustrating the plane orientation of single crystal sapphire.
  • FIG. 5 is a cross-sectional view showing a configuration of a semiconductor device according to the related art, particularly, a configuration of a MESFT. .
  • FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to the related art, particularly, a HEMT. .
  • FIG. 7 is a graph showing a simulation result of the dependence of the thermal resistance and the surface average temperature on the substrate thickness in a semiconductor device.
  • FIG. 8 is a diagram for explaining an analysis target used in the simulation performed in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the group III nitride semiconductor in the present invention is a semiconductor containing nitrogen as a group V element, and includes a nitride nitride semiconductor such as GaN, AlGaN, InG aNA 1G a InN, and A 1 N , InN and other semiconductors.
  • a nitride nitride semiconductor such as GaN, AlGaN, InG aNA 1G a InN, and A 1 N , InN and other semiconductors.
  • the present invention can be applied to both HEMTs and MESFETs.
  • the group III nitride semiconductor layer includes an operation layer and an electron supply layer formed thereon, and a two-dimensional electron gas is formed at an interface between these layers.
  • the present invention forms a FET by forming a group III nitride semiconductor layer on a plane parallel to the C-axis, which has not been studied so far.
  • a group III nitride semiconductor layer on a plane parallel to the C axis and stably produce high-quality FETs it is necessary to appropriately select substrate surface treatment before growth and growth conditions. It becomes important. For example, as will be described later, it is effective to perform annealing in oxygen or hydrogen at 110 ° C. or more for 30 minutes or more as a pretreatment before epitaxial growth. It is sufficient that the upper limit of the temperature and the time is, for example, 160 ° C. or less and 120 minutes or less. In addition to this, it is effective to set the epitaxy growth rate in an appropriate range. By such a method, a high-quality epitaxy growth layer in which the piezo effect and spontaneous polarization can stably occur can be obtained.
  • an A-plane sapphire substrate with a diameter of 8 inches (main surface is (111) plane) is prepared.
  • annealing is performed in oxygen or hydrogen, for example, at 120 ° C. for 60 minutes.
  • the gallium nitride-based semiconductor layer can be grown stably in the C-axis direction.
  • the defect density of the obtained semiconductor layer can be relatively reduced.
  • the growth of the gallium nitride-based semiconductor layer is performed, for example, by the MOVPE method as follows. First, a buffer layer 12 made of A 1 N or GaN is formed at a low temperature of about 400 to 65 ° C. After the temperature is raised, an epitaxial layer 13 made of a gallium nitride-based semiconductor material constituting FET is deposited.
  • N ions are implanted using the resist as a mask to separate the n layer.
  • the injection conditions are, for example, 10 OK e V and a density of 10 14 cm— 2 .
  • a source electrode 15, a drain electrode 17 and a pad electrode (not shown) are formed.
  • the film thicknesses of Ti and A1 are, for example, 20 nm and 200 nm, respectively.
  • the annealing is performed, for example, at 65 ° C. for 30 seconds in a nitrogen atmosphere.
  • Ni and Au are stacked using a lift-off method to form a gate electrode 16.
  • the film thicknesses of Ni and Au are, for example, 20 nm and 200 nm, respectively.
  • an oxide film or a SiN film serving as a protective film is deposited, a through hole for forming a contact is formed, and a wiring portion is formed by a gold plating process.
  • the wafer on which the elements are formed is reduced to a thickness of 10 to 50 by polishing or the like, and further, is diced and separated into chips.
  • dicing it is preferable to use the (00001) plane and the (1-100) plane. By scribing and dicing along these surfaces, dicing can be performed relatively easily. Thus, an FET having the structure shown in FIG. 1 is obtained.
  • FIG. 3 shows the relationship between the pad according to the present embodiment and the pad electrodes and the substrate.
  • the value of each parameter is as follows.
  • the substrate thickness is set to 10 to 5 ⁇ from the viewpoint of improving heat radiation characteristics and reducing parasitic capacitance in the substrate thickness direction.
  • pad electrode parasitic capacitance becomes a problem with this substrate thickness.
  • the sapphire plane is used as an element formation surface. The problem is solved. Further, in the present embodiment, the arrangement of the FETs in the planar direction satisfies a predetermined condition to enhance the high frequency characteristics.
  • FIG. 1 (b) The state of the electric field during operation of the FET according to the present embodiment is shown in FIG. 1 (b).
  • the line of electric force 18 from the source to the gate corresponds to the parasitic capacitance C gs between the gate and the source
  • the line of electric force 19 from the drain to the gate corresponds to the parasitic capacitance C between the gate and the drain.
  • the line of electric force 20 from the source to the drain corresponds to the parasitic capacitance C ds between the drain and the source.
  • the cut-off frequency ⁇ ⁇ of the FET depends on the parasitic capacitances C ds and C gd derived from the drain electrode, and when the transconductance is G m , the following equation approximately holds.
  • C gd depends on the relative permittivity of the epitaxy layer 13, and the influence of the relative permittivity of the sapphire substrate 11 is small.
  • the corresponding lines of electric force 20 pass through the sapphire substrate 11 and have a value that also depends on the relative permittivity of the sapphire substrate 11.
  • the present inventors set the relative dielectric constant of the underlying substrate to 9.3 and 1 for an FET with a gate length lzm, a source-drain distance of 3 ⁇ m, and a GaN film thickness of 0.5 ⁇ m.
  • device simulation was performed for each model.
  • the cutoff frequency power was S24.5GHz in the model with the relative dielectric constant of 9.3.
  • the model with a substrate dielectric constant of 11.5 has a cutoff frequency of 23.3 GHz, and it is clear that there is a difference of about 5% between these models.
  • the operating speed on A-plane sapphire varies by 5% depending on the orientation of the FET. I will understand. If the gate electrode and the source and drain electrodes are arranged so as to extend parallel to the sapphire C-axis, the operation of the FET is about 5% faster than when the direction is perpendicular to this direction.
  • an operating speed of 0.3% or less as the speed reduction amount that is, 99.7% or more of the value of the arrangement in the direction of the maximum speed. Is preferably 20 ° or less.
  • the distortion amount is 3% or less, more preferably 1% or less.
  • the deviation angle a is preferably 10 ° or less, and 6 ° or less. More preferably,
  • the arrangement of the FETs in the plane direction is as shown in FIG. 2B, and the angle between the direction in which the gate electrode and the source and drain electrodes extend and the direction of the suffix C-axis.
  • the angle is within 6 °.
  • the drain current is almost perpendicular to the sapphire C-axis. By doing so, FET excellent in high-speed operation can be obtained.
  • FIG. 1 shows the structure of the AlGaN / GaN heterojunction FET according to the present embodiment.
  • This FET consists of depositing a gallium nitride semiconductor layer on an 8-inch diameter A-plane sapphire substrate (main surface is (11-20) plane), forming electrodes, etc., until the thickness reaches 30 / m. Was polished and separated into chips.
  • the fabrication procedure is the same as the procedure of the embodiment described above.
  • the annealing after the substrate surface cleaning was performed at 1200 ° C. in oxygen.
  • the film formation temperature was about 650 ° C. for the low temperature buffer layer 12 and about 1050 ° C. for the other layers 13.
  • the epitaxial layer 13 had a configuration in which the following layers were stacked in this order.
  • the dicing was performed using the (001) plane and the (1-100) plane.
  • the values of the above-described parameters are as follows.
  • the substrate thickness is set to 30 ⁇ from the viewpoint of improving the heat radiation characteristics and reducing the parasitic capacitance in the substrate thickness direction.
  • the pad electrode parasitic capacitance becomes a problem with this substrate thickness, but in this embodiment, the sapphire ⁇ -plane is used as the element formation surface. The problem is resolved.
  • the FET is arranged in the plane direction as shown in FIG. 2A, and the direction in which the gate electrode and the source and drain electrodes extend is substantially parallel to the sapphire C axis.
  • the drain current is almost perpendicular to the sapphire C axis. Since the direction of the C axis in the wafer can be measured in advance by X-ray analysis, etc., it can be easily confirmed by marking the direction with a notch or the like.
  • the wiring connecting the FETs is parallel or perpendicular to the direction of the FET, the area of the square chip can be used effectively.
  • coplanar lines are used for wiring, in which case the impedance is adjusted by changing the spacing between the lines in consideration of the difference in dielectric constant. Preferably.
  • the FET obtained in this example was excellent in productivity, heat radiation characteristics, and high-speed operation.
  • FIG. 8 an HEMT in which a GaN-based semiconductor layer 81 is formed on a sapphire substrate 80, and a source electrode 82, a gate electrode 83, and a drain electrode 84 are formed thereon is analyzed.
  • the dependence of the thermal resistance and the average surface temperature on the substrate thickness was simulated.
  • Figure 7 shows the calculation results. It can be seen that both the thermal resistance and the surface average temperature decrease as the substrate becomes thinner, and in particular, remarkably decrease in territories with a thickness of 50 m or less. From these results, it was clarified that a remarkable heat radiation effect can be obtained by setting the thickness of the sapphire substrate to 50 m or less.
  • a sapphire substrate having a thickness of 300 ⁇ ⁇ with the A-plane as the main surface and a sapphire substrate with a thickness of 300 ⁇ having the C-plane as the main surface were prepared, ground and observed for appearance.
  • no cracks occurred even when the substrate thickness reached 30 ⁇ , and no abnormal appearance was observed.
  • a group IIN nitride semiconductor layer is formed on a plane parallel to the C-axis of a single-crystal sapphire substrate to configure FET.
  • good productivity can be obtained, the parasitic capacitance generated in the thickness direction of the substrate can be reduced, and the high-speed operability of FET can be improved.
  • the thickness of the substrate is within the predetermined range, the heat radiation characteristics are remarkably improved, and furthermore, the influence of the parasitic capacitance derived from the pad electrode is eliminated, so that more excellent high-speed operation is realized.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

技術分野
本発明は、 サファイア基板を用いた電界効果型トランジスタ （FET) に関し、 特に、 G a Nなどの III族窒化物半導体材料を利用した電界効果型トランジスタ に関する。
明背景技術
G a Nをはじめとする III族窒化物半導体は、 G a A sに近いキヤリァ輸送特 性を有する上、 ワイドバンドギャップである書ことから破壌電界が高い。 このため、 高周波 ·高出力トランジスタの材料として有望視されている。
GaN系半導体材料を利用してデバイスを作製する場合、バルタ GaN系基板を得る ことが困難なことから、 通常、 異種基板上に GaN系半導体層をェピタキシャル成 長させデバイスを形成するというプロセスが採用される。 異種基板としては、 サ ファイアや S i Cが利用されている。 S i Cは熱伝導性に優れるが、 高価でゥェ 一ハの大面積化が困難である。 一方、 サファイアは、 熱伝導性に劣るものの大口 径化による低価格化が可能である。 これらの異種基板は用途や目的等に応じて使 い分けられている。 MMI C (Monolithic Microwave IC) などの分野では、 熱放散の制約が厳しくない小電力の用途があり、 このような用途では、 S i Cよ りもサファイアが広く利用されている。
サファイア基板を用いて FETを形成する場合、 従来技術においては、 C面サ ファイアが利用され、 C面上に素子が形成されていた （特開 2000— 8267 1号公報、 Jpn. J. Appl . Phys. vol.38. 1999年、 pp.2630 (T . Egawa et al.) 等)。 図 5は、 特開 2000^82671号公報の図 12に記載されて いる従来の] VIE S FETの構造を示す図である。 C面サファイア基板 51上に、 GaNバッファ層 52、 n型 G a Nチャネル層 53が積層し、 その上にソース電 極 54、 ゲート電極 55、 ドレイン電極 56が形成されている。 一方、 図 6は、 同公報の図 13に記載された従来の HEMTの構造を示す図である。 C面サファ ィァ基板 6 1上に、 。& 1^バッファ層6 2、 アンドープ G a Nチャネル層 6 3お よび 11— A 1 G a N電子供給層 6 4が積層し、 その上にソース電極 6 5、 ゲート 電極 6 6、 ドレイン電極 6 7が形成されている。いずれも，サファイア C面上に G a N系半導体層を積層し、 F E Tを作製している。 なお、 同公報には、 サフアイ ァ基板を利用して光デバイスゃ電子デバィスを作製する際に、サファィァの A面、 N面、 S面、 R面、 M面等、 いずれの面を用いてもよいと記載されているが、 具 体的な開示は，サフアイァ C面上にデパイスを形成する例にとどまつており、他の 面を用いる場合の具体的な製造プロセスやデバイス設計指針等は示されていない。 以上のように，従来技術においてはサファイア C面上に G a N系半導体層を形 成し、 デバイスを形成していたが、 以下のような課題を有していた。
第一に、 大口径化を図る上での制約があった。 近年では、 生産性向上の観点か ら、 ゥエーハの大口径化が求められている。 ところが、 C面を結晶成長面とした サファイアは、機械的加工性が充分でなく、表面研磨の加工が困難であり、 また， リボン結晶法などでは幅の広い結晶が成長できない、 といった理由から、 大口径 が困難である。 現状では 4インチの基板までしか得られていない。
第二に、 放熱特性の改善が困難であった。 サファイアは熱伝導率が低いため、 従来から、 放熱特性の改善が求められており、 このため、 基板を薄くすることが 望まれていた。 ところ力 上記したように，サファイアは機械的加工性が充分でな いため、 厚みを薄くすることが難しく、 その結果、 放熱特性の改善が困難となつ ていた。
第三に、 基板中に生じる寄生容量が比較的大きく、 素子特性向上の阻害要因と なっていた。 特に、 C面サファイアでは、 機械的加工性の点から基板をある程度 厚くする必要があり、 その結果、 基板中に大きな寄生容量が生じていた。 発明の開示
本発明は上記事情に鑑みなされたものであって、 I I I族窒化物半導体素子にお いて、 生産性および放熱特性を改善するとともに、 寄生容量低減による素子特性 の改善を図ることを課題とする。 本発明は、 単結晶サファイア基板上に形成されたェェ1族窒化物半導体層と、 前 記ェ 11族窒化物半導体層の表面に離間して形成されたソース電極おょぴドレイン 電極と、 前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、 を有する半導体装置であって、 前記 III族窒化物半導体層は、 前記単結晶サファ ィァ基板の C軸に平行な面上に形成されたことを特徴とする半導体装置に関する ものである。
本発明によれば、
単結晶サファイア基板上に形成された III族窒化物半導体層と、前記 III族窒化物 半導体層の表面に離間して形成されたソース電極およびドレイン電極と、 前記ソ ース電極と前記ドレイン電極との間に形成されたゲート電極と、 を有する半導体 装置であって、
前記 III族窒化物半導体層が、 前記単結晶サファイア基板の C軸に平行な面上に 形成され、 前記単結晶サファイア基板の厚みが 1 ◦ 0 im以下であることを特徴 とする半導体装置、 が提供される。.
また、 本発明によれば、
単結晶サファィァ基板上に形成された III族窒化物半導体層と、前記 III族窒化物 半導体層の表面に離間して形成されたソース電極、 ドレイン電極およびパッド電 極と、 前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、 を 有する半導体装置であって、
前記 III族窒化物半導体層が、 前記単結晶サファイア基板の C軸に平行な面上に 形成され、 前記単結晶サファイア基板の厚み t subが下記式 （1 ) を満たすこと を特徴とする半導体装置、 が提供される。 sub •-'pad
Figure imgf000005_0001
E epi gate spad：パッド電極の面積
sgate：ゲート電極の面積 E sub：サファイア基板の厚み方向の比誘電率
E epi： III族窒化物半導体層の厚み方向の比誘電率
tsub：サファイア基板の厚み
tact： III族窒化物半導体層の実効厚み
ここで、 ノ ッド電極とは、 外部からソースまたはドレインに電気を供給するた めの電極である。 また、 tact (III族窒化物半導体層の実効厚み） とは、 ゲート 電極と半導体層表面との界面と、 キャリアの存在する層との間の距離をいう。 た とえば、 HEMTにおいては、 ゲート電極下端から 2次元電子ガス層まで間の距 離をいい、 ME S FETにおいては、 ゲート電極下の空乏層の厚みをいう。 ' 本発明は、 上記のように、 単結晶サファイア基板の C軸に平行な面上に III族 窒化物半導体層を形成し、 トランジスタを形成するものである。 C軸に平行な面 とは、 サファイアの A面、 M面等をいい、 これらの面に対して、 10度未満のォ フセット角を成す面をも含む。 この程度の角度のずれがあっても、 本発明の効果 は損なわれない。 ただし、 本発明の効果をより確実に得るためには、 角度のずれ を 5度以下とすることが望ましい。
図 4は、 サファイアの面方位を説明する図である。 C軸と垂直に （0001) 面が形成され、 C軸と平行に （1 1— 20) 面および （1— 100) 面が形成さ れている。 図中、 （0001) 面と等価な {0001 } 面 （C面） が 2個、 （1 1 -20) 面と等価な {1 1_20} 面 （A面） が 6個、 （1— 100) 面と等価な {1— 100} 面 （M面） が 6個、 それぞれ形成されている。 本発明は、 上記 A 面または M面上に、 より好ましくは A面上に、 III族窒化物半導体層を形成して F E Tを構成するものである。
半導体レーザ等の光デバイスの分野においては、 サファイア A面上に]: II族窒 化物半導体層を形成する技術について検討された例がある。 GaN系光デバイスに おいても、 G a N系半導体層の結晶成長面は、 '通常、 サファイア基板 C面が選択 される力 特開平 7— 297495号公報に見られるように、 サファイア A面を 結晶成長面とする提案もなされている。
しかしながら、 FETをはじめとする電子デバイスの分野においては、 サブァ 02 2
5
ィァ A面をはじめとする C面以外の面上に素子を形成する試みはなされていなか つた。 これは、 以下に述べる理由による。
Iェェ族窒化物半導体を利用した F E Tにおいては、 ピエゾ効果や自発分極によ つて発生するキャリアを有効に利用して、デバイス設計を行うことが重要である。 このため、 ピエゾ効果や自発分極が効果的に発生する結晶面、 すなわち、 III族 窒化物半導体層の C面を成長面としてェピタキシャル層を成長させることが重要 となる。 すなわち、 C軸と平行な面上に電子デバイスを形成するためには、 ェ II 族窒化物半導体層を c軸方向に安定的に成長させることが重要となる。また、ェェェ 族窒化物半導体層に欠陥が発生すると、 格子緩和によりピエゾ効果が充分に得ら れなくなることから、 転位等の欠陥を低減させることが必要となる。 半導体レー ザ等においても欠陥低減の要請があるが、 電子デバィスにおいては半導体層の構 造が大きく相違し、 欠陥低減に関する要求水準も異なるものとなっている。
ところが、 II I族窒化物半導体層を、 欠陥を低減しつつ、 C軸方向に安定的に 結晶成長させるためのプロセス上の指針は、 従来技術においては明らかにされて いなかった。
以上のような事情から、 電子デバイスの分野では、 サファイア基板を用いる場 合、 C面が結晶成長面として利用されており、 サファイア A面をはじめとする C 面以外の面上に素子を形成する具体的な試みはなされていなかつたのである。 本発明においては、 A面等の、 サファイア基板の C軸に平行な面上に I II族窒 化物半導体層を形成し、 F E Tを構成している。 このため、 以下の利点が得られ る。 '
第一に、 基板縦方向の寄生容量を低減してこの方向の寄生容量を低減し、 素子 の高速動作性を向上できる。 C軸に平行な面を結晶成長面とした場合、'基板厚み 方向の比誘電率は 9 . 3となる。 これは C面を結晶成長面とした場合の比誘電率 1 1 . 5に比べて、 約 2 0 %の低減となる。 これにより、 素子の高速動作性が顕 著に改善される。
第二に、 大口径の基板を用いて素子を製造できるので、 生産性を大幅に向上で きる。 たとえば、 A面サファイアは、 8インチ程度のものを作製できるため、 C 面サブァィァを利用した従来技術に比べ、 飛躍的に生産性を向上できる。
第三に、特に A面サファイアを用いた場合、基板の機械的加工性が優れるため、 C面サファイアに比べて基板厚みを薄くすることができる。 具体的には、 1 0 0 μ πι以下、 あるいは 5◦ /z m以下といった厚みにすることができる。 この結果、 基板の放熱特性を顕著に改善できる上、 基板縦方向の寄生容量を一層低減するこ とができる。
本発明において、 サファイア基板の厚みを 1 0 0 μ πι以下とした場合、 基板の 放熱特½：を顕著に改善できる上、 基板縦方向の寄生容量を一層低減することがで きる。
また、 本発明においてサファイア基板の厚みを下記式 sub s pad
Figure imgf000008_0001
epi gate spad：パッド電極の面積
sgate：ゲート電極の面積
ε sub：サファイア基板の厚み方向の比誘電率
ε epi： I I I族窒化物半導体層の厚み方向の比誘電率
t sub：サファイア基板の厚み
t act： I I I族窒化物半導体層の実効厚み
a ：係数
を満たすようにすると、 パッド電極由来の寄生容量による F E T高周波特性の劣 化を低減できる。 この点について図面を参照して説明する。
図 3は、 G a N系 H EMTの概略構造を示す図である。 サファイア基板 2上に G a N系半導体ェピタキシャノレ成長層 3が積層し、 その表面にゲート電極 4、 パ ッド電極 5が形成されている。 図中、 ソース ' ドレイン電極、 線路等は省略して ある。 サファイア 2基板裏面には接地導体 1が設けられている。 パッド電極は、 外部から入力された電力をトランジスタに供給する役割を果たす。 このような構 造のトランジスタにおいて、 ゲート電極 4の直下およびパッド電極直下に、 図示 したような寄生容量 Cい C 2が発生する。 ここで、 C2の大きさは以下のよ うになる。 sub epi
c2 = 5 pad
Pi t sub sub epi
Figure imgf000009_0001
Ci = £ 0 f epi Sgate I tact (B)
Spad：パッド電極の面積
sgate：グート電極の面積
£ SUb：サファイア基板 2の比誘電率
ε epi： G a N系半導体ェピタキシャル成長層 3の比誘電率
t sub：サフアイァ基板 2の厚み
t epi： G a N系半導体ェピタキシャル成長層 3の厚み
tact： G a N系半導体ェピタキシャル成長層 3の実効厚み
G a N系半導体ェピタキシャノレ成長層は、 通常、 Ι μιη以下、 たとえば 0. 0 2 0. 05 μ ιηであるのに対し、 基板厚みは、 たとえば 10 / Hiであることか ら、 （Α) 式で示した近似が成り立つ。 パッド電極に由来する寄生容量 C2は、 ゲ ート電極に由来する容量 に対し 10%以内、望ましくは、 5%以内にすること でトランジスタとしての高周波特性の劣化を防止できる。 10%以内とすると、 寄生容量 C2の影響は、
C2≥dX 0. 1
を満たすとき、 顕著となる。 この式に、 前記した （A)、 (B) 式を代入すると、 下記式 （1) が得られる。 sub *->pad
10 - set (i)
epi ^aate この式を満たす基板厚みとした場合、 パッド電極下の寄生容量の影響が顕在化 するため、基板厚み方向の比誘電率を低減する本発明の適用が一層効果的となる。 すなわち、 放熱特性の改善および基板厚み方向の寄生容量低減の観点からは、 基 板厚みをなるベく薄くすることが望ましいところ、 サファイア C面を利用する従 来技術においては、 基板の機械的加工性が充分でないことに加え、 式 （1) を満 たす基板厚みとした場合、パッド電極下の寄生容量の発生が問題となることから、 基板を薄くすることに限界があった。 これに対し、 基板厚み方向の比誘電率を低 減する本発明によれば、 パッド電極下の寄生容量の絶対値を低減できるため、 サ ファイア基板を薄くしてもパッド電極下の寄生容量の影響を排除でき、 FETの 高周波特性の劣化を防止できる。
ここで、 各パラメータは、 通常、 以下の範囲となる。
SPad/Sgate： 10〜1000
& su · J · 4 1 1 ' 4
ε epi：約 9. 0 .
:3ιΛ : 10〜600μπι (10 μ m未満ではトランジスタの動作が不良となるこ とがある）
t act： 0. 02〜0. 05 ^ m
上記パラメータの範囲を考慮した場合、 パッド電極下寄生容量の影響が顕在化 する範囲は、
t su ¾ 50 i m
となる。 同様に 5%以内とすると、
t sub≤ 100 JLX m
でパッド電極下寄生容量の影響が顕在化する。
以上、 HEMTを例に挙げて、 本発明の効果がより顕著となる基板厚みの範囲 について説明したが、 MESFETでも同様である。 HEMTの場合は、 t subは ゲート電極から 2次元電子ガス層までの間の距離であるが、 ME S FETの場合 は、 tsubを、 「ゲート電極下に形成される空乏層の厚み」 とすることで上記と同様 の議論が適用でき、 （1) 式はトランジスタ一般に適用できる。 また、 MES FE Tの場合も通常採用される各パラメータの値は上記と同様であることから、 上記 (1) 式で示される tsubの範囲もトランジスタ一般に適用できる。 図面の簡単な説明
図 1は、 本発明に係る半導体装置を示す図であり、 上の図 1 (a) は、 その構 成を示す断面図であり、 下の図 1 (b) は、 その装置内に存在する電気力線を示 す図である。
図 2は、 本発明に係る半導体装置の一例を示す平面図であり、 上の図 2 (a) は、 c軸と平行な方向を向く電極を有する構成の一例を示す平面図であり、 下の 図 2 (b) は、 c軸とのずれ角 αで傾く方向を向く電極を有する構成の一例を示 す平面図である。
図 3は、 本発明に係る半導体装置における、 その作用を説明するための図であ る。
図 4は、 単結晶サファイアの面方位を説明する図である。
図 5は、 従来技術に係る半導体装置、 特に、 ME S F Ε Tの構成を示す断面図 である。 .
図 6は、 従来技術に係る半導体装置、 特に、 HEMTの構成を示す断面図であ る。.
図 7は、 半導体装置における、 熱抵抗と表面平均温度の、 その基板厚みに対す る依存性のシミュレーション結果を示すグラフである。
図 8は、 図 7でなされたシミュレーションに用いた、 解析対象を説明するため の図である。 発明を実施するための最良の形態
本発明における III族窒化物半導体とは、 V族元素として窒素を含む半導体で あり、 GaN、 A l GaN、 I nG a N A 1 G a I nN等の窒化ガリゥム系半 導体のほか、 A 1 N、 I nN等の半導体を含む。
本発明は、 HEMT、 ME SFETのいずれにも適用できる。 HEMTに適す る場合は、 III族窒化物半導体層が、 動作層およびこの上に形成された電子供給 層を含み、 これらの層の界面に 2次元電子ガスが形成される構成となる。
本発明は、 これまで検討されていなかった C軸に平行な面上に III族窒化物半 導体層を形成し、 F E Tを構成するものである。 C軸に平行な面上に III族窒化 物半導体層を形成して高品質の F E Tを安定的に作製するためには、 成長前の基 板表面処理、 成長条件等を適切に選択することが重要となる。 たとえば、 後述す るように、 ェピタキシャル成長前の前処理として酸素または水素中で 1 1 0 0 °C 以上、 3 0分間以上の条件でァニールを行うことが有効となる。 その温度および 時間の上限は、 たとえば、 1 6 0 0 °C以下、 1 2 0分以下とすることで十分であ る。 これに加えて、 さらにェピタキシャル成長速度を適正範囲に設定する等の手 法が有効となる。 このような手法によって、 ピエゾ効果や自発分極が安定的に発 生し得る高品質のェピタキシャル成長層が得られる。
以下、 図面を参照して、 本発明の好ましい実施形態について説明する。
図 1は、本実施形態に係る AlGaN/GaNヘテロ接合 F E Tの構造を示す図である c 以下、 この F E T作製手順について説明する。
まず、 直径 8インチの A面サファイア基板 （主面が （1 1一 2 0 ) 面） を用意 する。 基板表面を洗浄した後、 酸素中または水素中にて、 たとえば、 1 2 0 0 °C、 6 0分の条件でァニールを行う。 このァニールを行った上で、 半導体層の成長速 度を適切に選択することにより、 窒化ガリゥム系半導体層を C軸方向に安定的に 成長させることができる。 得られる半導体層の欠陥密度も比較的小さくすること ができる。
窒化ガリゥム系半導体層の成長は、 例えば MO V P E法により以下のようにし て行う。 まず、 4 0 0〜6 5 0 °C程度の低温で A 1 Nまたは G a Nからなるバッ ファ層 1 2を形成する。 昇温後、 F E Tを構成する窒化ガリウム系半導体材料か らなるェピタキシャル層 1 3を堆積する。
次いで、 レジストをマスクとして Nイオンを注入し、 n層を分離する。 注入条 件は、 たとえば、 1 0 O K e V、 密度 1 0 1 4 c m— 2とする。
次に、 リフトオフ法を用いて T iおよび A 1を積層した後、 ァニールを行い、 ソース電極 1 5、 ドレイン電極 1 7およびパッド電極 （不図示） を形成する。 T iおよび A 1の膜厚は、 それぞれ、 たとえば、 2 0 nm、 200 nmとする。 ァ ニールは、 たとえば、 6 5 0°Cで 3 0秒、 窒素雰囲気中で行う。
次に、 リフトオフ法を用いて N iおよび A uを積層し、 ゲート電極 1 6を形成 する。 N iぉょびAuの膜厚は、 それぞれ、 たとえば、 2 0 nm、 200 nmと する。
つづいて、 保護膜となる酸化膜または S i N膜を堆積し、 コンタクトをとるた めのスルーホールを形成し、 さらに、 金メッキ工程で配線部分を形成する。 その 後、 素子の形成されたゥエーハを研磨等により厚みを 1 0〜5 0 にし、 さら に、 ダイシングしてチップに分離する。 ダイシングは、 （0 0 0 1) 面および （1 - 1 00) 面を利用することが好ましい。 これらの面に沿ってスクライブし、 ダ イシングを行うことにより、 比較的容易にダイシングを行うことができる。 以上 のようにして、 図 1に示す構造の FETが得られる。
本実施形態に係る F Ε Τと、 パッド電極および基板との関係は、 図 3のように なっている。 ここで、 各パラメータの値は以下のようになつている。
Figure imgf000013_0001
E sub · ^ ' 4
£ epi：約 9. 0
t sub： 1 0〜1 0 0 /im
t act： 0. 0 2〜0. 0 5 um
先に述べたように、パッド電極による寄生容量の問題が顕在化する基板厚みは、 下記式 （1) により与えられる。 sub 5 pad
t sub 10 -act ( 1)
epi 3gate 上記パラメータの範囲を考慮すると、 本実施形態の例においては、
t sub ≤ 5 2 {μ m) の領域で、パッド電極寄生容量の問題が顕在化することとなる。本実施形態では、 放熱特性の改善および基板厚み方向の寄生容量低減の観点から、 基板厚みを 1 0 〜5 Ο μηιとしている。従来のようにサファイア C面上に素子を形成した場合は、 この基板厚みではパッド電極寄生容量が問題になるところ、 本実施形態ではサフ アイァ Α面を素子形成面として利用しているため、 かかる問題が解決される。 また、本実施形態では FETの平面方向の配置を所定の条件を満たすようにし、 高周波特性を高めている。 高周波用の F ETでは高周波特性を高めるために信号 出力電極であるドレイン電極の寄生容量を低くすることが重要である。 本実施形 態に係る F E Tの動作時における、 電界の様子を図 1 (b) に示す。 図 1 (b) 中、 ソースからゲートへ向かう電気力線 1 8はゲート一ソース問の寄生容量 C g sに対応し、 ドレインからゲートへ向かう電気力線 1 9はゲート一ドレイン間の 寄生容量 C g dに対応する。 また、 ソースからドレインへ向かう電気力線 2 0は ドレイン一ソース間の寄生容量 C d sに対応する。
ここで、 F ETの遮断周波数 ί τは、 ドレイン電極由来の寄生容量である C d s および C g dに依存し、相互コンダクタンスを Gmとすると、近似的に次式が成り 立つ。
f 丁 = G,ノ 2 π (C g d + C d s )
ここで、 C g dはェピタキシャノレ層 1 3の比誘電率に依存し、 サファイア基板 1 1の比誘電率の影響は少ない。 一方、 C d sについては、 対応する電気力線 2 0 がサファイア基板 1 1を通っており、 サファイア基板 1 1の比誘電率にも依存す る値となる。
以上のことを考慮し、 本発明者らは、 ゲート長 l zm、 ソース ' ドレイン間 3 μ m、 GaN膜厚 0.5 μ の FETに対し、その下の基板の比誘電率を 9. 3と 1 1. 5として、 それぞれのモデルに対して、 デバイスシミュレーションを行った。 そ の結果、 Vdd=10Vの飽和領域で、 基板比誘電率 9. 3のモデルでは、 遮断周波数 力 S24.5GHzとなった。 一方、 基板比誘電率 1 1. 5のモデルでは、 遮断周波数が 23.3GHzとなり、 これらのモデルの間で約 5%の差が生じることが明らかになつ た。 すなわち、 A面サファイア上では F ETの置く向きにより動作速度が 5 %変 わることになる。 ゲート電極、 ソース ' ドレイン電極をサファイア C軸と平行に 延在するように配置すれば、 この向きと垂直にした場合と比較して FETの動作 が 5%程度速くなる。
次に、 FETの配置と性能の関係について検討した結果を示す。 図 2 (b) の ように、 F ETのゲート電極おょぴソース ' ドレイン電極の延在する方向と、 サ ファイア基板 C軸とのなす角 （ずれ角） を aとすると、 aと速度低下量 （ひ =0 のときと比較した速度低下量） との関係は、 下記表 1のようになる。
Figure imgf000015_0001
実用上、 速度低下量として 0. 3%以下、 すなわち、 最高速度となる向きの配 置での値に対して 99. 7%以上の動作速度が得られることが望まれることから、 ずれ角ひは 20° 以下とすることが好ましい。
また、 サファイア A面を用いた場合、 素子形成面内に誘電率の異方性が生じる ため、 ペアトランジスタにおける信号伝搬特性の特性差が発生し、 作動増幅器な どにおける歪みをもたらす要因となる。 この歪み量は s i n aの 2乗の値に比例 し、 以下の表 2のような関係となる。 表 2
Figure imgf000016_0001
実用上、 歪み量は 3%以下、 より好ましくは 1%以下とすることが望まれるこ とから、 歪み量低減の観点からは、 ずれ角 aを 10° 以下とするのが好ましく、 6° 以下とするのがより好ましい。
以上のことから、 本実施形態では、 FETの平面方向の配置を、 図 2 (b) の ようにし、 ゲート電極およびソース ' ドレイン電極の延在する方向と、 サフアイ ァ C軸の方向のなす角ひを 6° 以内としている。 ドレイン電流は、 サファイア C 軸に対して略垂直の方向となる。 このようにすることによって、 高速動作性に優 れる F E Tが得られる。
実施例
実施例 1 .
本実施例に係る AlGaN/GaNヘテロ接合 FETの構造を図 1に示す。この FETは、 直径 8インチの A面サファイア基板 （主面が （1 1一 20) 面） 上に窒化ガリウ ム半導体層を堆積し、 電極等を形成した後、 厚み 30 / mとなるまで基板を研磨 し、 チップに分離することによって作製した。
作製手順は、 先に説明した実施形態の手順と同様である。 基板表面洗浄後のァ ニールは、 酸素中で 1200°Cにて行った。 成膜温度は、 低温バッファ層 12で は約 650°C、 その他の層 1 3では、 約 1050°Cとした。 ェピタキシャル層 1 3は、 以下の層がこの順で積層した構成とした。
A 1 Nバッファ層 （膜厚 100 n m) G a N層 （膜厚 0. 5 μιη)
ノンドープ A 1 0. 2G a 0. 8N層 （膜厚 5 n m)
シリコン 4 X 1 018 cm— 3ドープ A 1。. 2G a 0. 8N層 （膜厚 1 5 nm) ノンドープ A 1 0. 2G a 0. 8N層 （膜厚 5 nm)
また、 ダイシングは、 （0 0 0 1 ) 面および （1— 1 0 0) 面を利用して行った。 本実施例に係る F ETにおいては、 前記した各パラメータの値は以下のように なっている。
pad/ S gate : 1 0 0
sub · ° · 4
ε epi：約 9. 0
t SUb： o 0 z m
t act： 0. 0 5 yU m
上記パラメータを前述した式 （1) に代入することにより、 パッド電極による寄 生容量の問題が顕在化する基板厚み範囲は、
t sub≤ 5 2 (μτ )
と求まる。 本実施例では、 放熱特性の改善および基板厚み方向の寄生容量低減の 観点から、 基板厚みを 3 0 μ πιとしている。 従来のように、 サファイア C面に素 子を形成した場合は、この基板厚みではパッド電極寄生容量が問題になるところ、 本実施例ではサファイア Α面を素子形成面として利用しているため、 かかる問題 が解決される。
また本実施例では、 F ETの平面方向の配置は図 2 (a ) のようにし、 ゲート 電極およびソース . ドレイン電極の延在する方向を、 サファイア C軸と略平行と した。 ドレイン電流は、 サファイア C軸に対して略垂直の方向となる。 ウェハ内 の C軸の向きは X線解析などで予め測定できるので、 その方向に切り欠き等の印 を付けておくことで容易に確認できる。 また、 マスク設計においては F ET間を つなぐ配線を F E Tの向きと平行か垂直にすれば、 四角形のチップの面積を有効 に使うことができる。 また、 配線にはコプレーナ線路を使うことがあるが、 その 場合には、 誘電率の違いを考慮して線間の間隔を変えて、 インピーダンスを合わ せることが好ましい。
本実施例で得られた F E Tは、 生産性、 放熱特性、 高速動作性に優れるもので あった。
参考例 1
図 8に示すように、 サファイア基板 8 0上に G a N系半導体層 8 1を形成し、 その上にソース電極 8 2、 ゲート電極 8 3、 ドレイン電極 8 4を形成した H E M Tを解析対象として、 熱抵抗および表面平均温度の基板厚み依存性をシミュレー シヨンした。 計算結果を図 7に示す。 熱抵抗および表面平均温度は、 いずれも基 板が薄くなるにつれて減少し、 特に、 厚み 5 0 m以下の領城で顕著に減少して いることがわかる。 この結果から、 サファイア基板の厚みを 5 0 m以下とする ことにより顕著な放熱効果が得られることが明らかになった。
参考例 2
A面を主面とする厚み 3 0 0 μ ΐηのサファイア基板と、 C面を主面とする厚み 3 0 0 μ πιのサファイア基板とを用意し、 これらを研削し、 外観観察を行った。 C面を主面とするサファイア基板では、 厚みが 7 0 程度になった時点でクラ ックが発生した。 一方、 A面を主面とするサファイア基板では、 基板厚みが 3 0 μ ιηとなった時点でもクラックの発生はなく、 外観の異常は認められなかった。 産業上の利用の可能性
以上説明したように、 本発明によれば、 単結晶サファイア基板の C軸に平行な 面上に I II族窒化物半導体層を形成し、 F E Tを構成している。 このため、 良好 な生産性が得られる上、 基板厚み方向に発生する寄生容量を低減でき、 F E Tの 高速動作性を向上させることができる。 また、 基板の厚みを所定範囲としている ため、 放熱特性が顕著に改善され、 さらに、 パッド電極由来の寄生容量の影響が 排除されて一層優れた高速動作性が実現される。

Claims

請求の範囲
1. 単結晶サファイア基板上に形成された III族窒化物半導体層と、 前記 III 族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、 前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、 を有する 半導体装置であって、
前記 III族窒化物半導体層が、 前記単結晶サファイア基板の C軸に平行な面上 に形成され、 前記単結晶サファイア基板の厚みが 1 00 μπι以下であることを特 徵とする半導体装置。
2. 単結晶サファイア基板上に形成された III族窒化物半導体層と、 前記ェェェ 族窒化物半導体層の表面に離間して形成されたソース電極、 ドレイン電極および パッ ド電極と、 前記ソース電極と前記ドレイン電極との間に形成されたゲート電 極と、 を有する半導体装置であって、
前記 III族窒化物半導体層が、 前記単結晶サファイア基板の C軸に平行な面上に 形成され、 前記単結晶サファイア基板の厚み t subが下記式 （1) を満たすこと を特徴とする半導体装置。 sub ^pad
Figure imgf000019_0001
epi ^gate spad :パッド電極の面積
S gate：ゲート電極の面積
ε sub：サファイア基板の厚み方向の比誘電率
ε epi： III族窒化物半導体層の厚み方向の比誘電率
tsub：サファイア基板の厚み
tact： III族窒化物半導体層の実効厚み
3. 前記サファイア基板の厚みが 50 m以下であることを特徴とする 1また は 2に記載の半導体装置。
4 . 前記 C軸に平行な面が、 サファイア A面であることを特徴とする 1〜3のい ずれかに記載の半導体装置。
PCT/JP2001/007463 2000-09-01 2001-08-30 Dispositif a semi-conducteur WO2002021601A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/362,883 US6765241B2 (en) 2000-09-01 2001-08-30 Group III nitride semiconductor device of field effect transistor type having reduced parasitic capacitances

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000265786A JP2002076023A (ja) 2000-09-01 2000-09-01 半導体装置
JP2000-265786 2000-09-01

Publications (1)

Publication Number Publication Date
WO2002021601A1 true WO2002021601A1 (fr) 2002-03-14

Family

ID=18753002

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/007463 WO2002021601A1 (fr) 2000-09-01 2001-08-30 Dispositif a semi-conducteur

Country Status (3)

Country Link
US (1) US6765241B2 (ja)
JP (1) JP2002076023A (ja)
WO (1) WO2002021601A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5020436B2 (ja) * 2001-03-09 2012-09-05 新日本製鐵株式会社 電界効果トランジスタ
JP2002343717A (ja) * 2001-05-18 2002-11-29 Matsushita Electric Ind Co Ltd 半導体結晶の製造方法
JP3768943B2 (ja) * 2001-09-28 2006-04-19 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板、ｉｉｉ族窒化物素子用エピタキシャル基板及びｉｉｉ族窒化物素子
JP3947443B2 (ja) * 2002-08-30 2007-07-18 Ｔｄｋ株式会社 電子デバイス用基板および電子デバイス
US7135720B2 (en) * 2003-08-05 2006-11-14 Nitronex Corporation Gallium nitride material transistors and methods associated with the same
US20050145851A1 (en) * 2003-12-17 2005-07-07 Nitronex Corporation Gallium nitride material structures including isolation regions and methods
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
US7361946B2 (en) * 2004-06-28 2008-04-22 Nitronex Corporation Semiconductor device-based sensors
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
JP2008519441A (ja) * 2004-10-28 2008-06-05 ニトロネックス コーポレイション 窒化ガリウム材料を用いるモノリシックマイクロ波集積回路
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US7365374B2 (en) * 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
JP2006324465A (ja) * 2005-05-19 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
TWI377602B (en) * 2005-05-31 2012-11-21 Japan Science & Tech Agency Growth of planar non-polar {1-100} m-plane gallium nitride with metalorganic chemical vapor deposition (mocvd)
CN101326642A (zh) * 2005-10-04 2008-12-17 尼特罗奈克斯公司 用于宽带应用的氮化镓材料晶体管及方法
US7566913B2 (en) 2005-12-02 2009-07-28 Nitronex Corporation Gallium nitride material devices including conductive regions and methods associated with the same
WO2007064689A1 (en) 2005-12-02 2007-06-07 Nitronex Corporation Gallium nitride material devices and associated methods
US20080035143A1 (en) * 2006-08-14 2008-02-14 Sievers Robert E Human-powered dry powder inhaler and dry powder inhaler compositions
JP2008117934A (ja) * 2006-11-02 2008-05-22 Nec Corp 半導体装置
JP4531071B2 (ja) 2007-02-20 2010-08-25 富士通株式会社 化合物半導体装置
US7745848B1 (en) 2007-08-15 2010-06-29 Nitronex Corporation Gallium nitride material devices and thermal designs thereof
WO2009099972A2 (en) * 2008-01-31 2009-08-13 D-Wave Systems Inc. Magnetic vacuum systems and devices for use with superconducting-based computing systems
US8026581B2 (en) * 2008-02-05 2011-09-27 International Rectifier Corporation Gallium nitride material devices including diamond regions and methods associated with the same
US8343824B2 (en) * 2008-04-29 2013-01-01 International Rectifier Corporation Gallium nitride material processing and related device structures
US8026486B2 (en) 2008-11-21 2011-09-27 Panasonic Corporation Radiation detector and radiation detection method
WO2010095199A1 (ja) * 2009-02-20 2010-08-26 パナソニック株式会社 放射検出器および放射検出方法
JP5299053B2 (ja) * 2009-04-20 2013-09-25 住友電気工業株式会社 化合物半導体電子デバイス、及び化合物半導体集積電子デバイス
US8987833B2 (en) * 2011-04-11 2015-03-24 International Rectifier Corporation Stacked composite device including a group III-V transistor and a group IV lateral transistor
US9343440B2 (en) 2011-04-11 2016-05-17 Infineon Technologies Americas Corp. Stacked composite device including a group III-V transistor and a group IV vertical transistor
US9362267B2 (en) 2012-03-15 2016-06-07 Infineon Technologies Americas Corp. Group III-V and group IV composite switch
JP5433909B2 (ja) * 2012-05-22 2014-03-05 株式会社パウデック ＧａＮ系半導体素子の製造方法
JP2013258231A (ja) * 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd 光デバイスの加工方法
JP2013258234A (ja) 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd 光デバイスの加工方法
JP6029338B2 (ja) 2012-06-12 2016-11-24 株式会社ディスコ 光デバイスの加工方法
JP6025410B2 (ja) 2012-06-12 2016-11-16 株式会社ディスコ 光デバイスの加工方法
US9673281B2 (en) 2015-09-08 2017-06-06 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using rare-earth oxide and/or rare-earth nitride diffusion barrier regions
US9799520B2 (en) 2015-09-08 2017-10-24 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via back side implantation
US10211294B2 (en) 2015-09-08 2019-02-19 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising low atomic mass species
US9627473B2 (en) 2015-09-08 2017-04-18 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation in III-nitride material semiconductor structures
US20170069721A1 (en) 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
US9704705B2 (en) 2015-09-08 2017-07-11 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via reaction with active species
US9773898B2 (en) 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species
US9806182B2 (en) 2015-09-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using elemental diboride diffusion barrier regions
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0871228A2 (en) * 1997-04-09 1998-10-14 Matsushita Electronics Corporation Semiconductor substrate, semiconductor device and method of manufacturing the same
JPH1145892A (ja) * 1997-05-28 1999-02-16 Sony Corp 半導体装置およびその製造方法
JP2000223418A (ja) * 1999-02-04 2000-08-11 Nec Corp 気相エピタキシャル成長法、半導体基板の製造方法、半導体基板及びハイドライド気相エピタキシー装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4374394A (en) * 1980-10-01 1983-02-15 Rca Corporation Monolithic integrated circuit
JPH01131864A (ja) 1987-11-17 1989-05-24 Aisin Seiki Co Ltd 氷球製氷装置における水噴出装置
JPH01145892A (ja) 1987-12-02 1989-06-07 Canon Inc フレキシブルプリント基板
EP1313153A3 (en) * 1992-07-23 2005-05-04 Toyoda Gosei Co., Ltd. Light-emitting device of gallium nitride compound semiconductor
JPH07201745A (ja) 1993-12-28 1995-08-04 Hitachi Cable Ltd 半導体ウェハ及びその製造方法
JPH0945988A (ja) 1995-07-31 1997-02-14 Hitachi Ltd 半導体レ−ザ素子
JP3189877B2 (ja) 1997-07-11 2001-07-16 日本電気株式会社 低転位窒化ガリウムの結晶成長方法
JP3988245B2 (ja) 1998-03-12 2007-10-10 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体装置の製造方法
JP4154558B2 (ja) * 2000-09-01 2008-09-24 日本電気株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0871228A2 (en) * 1997-04-09 1998-10-14 Matsushita Electronics Corporation Semiconductor substrate, semiconductor device and method of manufacturing the same
JPH1145892A (ja) * 1997-05-28 1999-02-16 Sony Corp 半導体装置およびその製造方法
JP2000223418A (ja) * 1999-02-04 2000-08-11 Nec Corp 気相エピタキシャル成長法、半導体基板の製造方法、半導体基板及びハイドライド気相エピタキシー装置

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
28 March 2000, 2001 (HEISEI 13NEN) SHUNKI DAI 48KAI, OUYOU BUTSURI-GAKU KANKEI RENGOU KOUEN-KAI KOUEN YOKOUSHUU, XP002908589 *
DOVERSPIKE,K. ET AL: "The Effect of GaN and AIN Buffer Layers on GaN Film Properties Grown on Both C-Plane and A-Plane Sapphire", JOURNAL OF ELECTRONIC MATERIALS, vol. 24, no. 4, April 1995 (1995-04-01), pages 269 - 273, XP002908588 *
FATEMI,M. ET AL: "Enhancement of electrical and structural properties of GaN layers grown on vicinal-cut, A-plane sapphire substrates", APPLIED PHYSICS LETTERS, vol. 73, no. 5, 3 August 1998 (1998-08-03), pages 608 - 610, XP000778935 *
HAYAMA,N. ET AL: "Power Performance of A1GaN/GaN HJFETs on Thinned Sapphire Substrates", DENSHI JOHO TSUUSHIN GAKKAI GIJUTSU KENKYUU HOUKOU (TECHNICAL REPORT OF IEICE), vol. 100, no. 371, 12 October 2000 (2000-10-12), pages 37 - 42, XP002908590 *
MELTON,W.A. ET AL: "GaN growth on sapphire", JOURNAL OF CRYSTAL GROWTH, vol. 178, no. 1/2, 1997, pages 168 - 173, XP004084983 *
WU,Y.-F. ET AL: "Measured Microwave Power Performance of A1GaN/GaN MODFET", IEEE ELECTRON DEVICE LETTERS, vol. 17, no. 9, September 1996 (1996-09-01), pages 455 - 457, XP000625756 *

Also Published As

Publication number Publication date
JP2002076023A (ja) 2002-03-15
US20030151064A1 (en) 2003-08-14
US6765241B2 (en) 2004-07-20

Similar Documents

Publication Publication Date Title
WO2002021601A1 (fr) Dispositif a semi-conducteur
JP4154558B2 (ja) 半導体装置
US6982204B2 (en) Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
TWI518899B (zh) 半導體裝置
US8592823B2 (en) Compound semiconductor device and method for manufacturing the same
US20080176366A1 (en) Method for fabricating AIGaN/GaN-HEMT using selective regrowth
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
JP2003059948A (ja) 半導体装置及びその製造方法
US8754419B2 (en) Semiconductor device
JP7092051B2 (ja) 電界効果トランジスタの作製方法
US10032875B2 (en) Semiconductor device and method for manufacturing the semiconductor device
KR20160132108A (ko) 이질접합 전계효과 트랜지스터
JP2016139655A (ja) 半導体装置及び半導体装置の製造方法
WO2019194042A1 (ja) トランジスタの製造方法
CN109037066B (zh) 半导体器件及其制造方法
JP5966289B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
Ryu et al. Thin-body N-face GaN transistor fabricated by direct wafer bonding
JP2016213507A (ja) 化合物半導体装置
JP2017085014A (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JPWO2020004198A1 (ja) 半導体装置及び高周波モジュール
JP2003197645A (ja) ヘテロ接合電界効果トランジスタ及びその製造方法
JP7037801B2 (ja) 電界効果トランジスタ及びその製造方法
CN117790559A (zh) 一种GaN HEMT器件结构及其制备方法
CN117613079A (zh) 一种GaN HEMT器件结构及其制备方法
JP2019160966A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 10362883

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2003107934

Country of ref document: RU

Kind code of ref document: A

Format of ref document f/p: F

122 Ep: pct application non-entry in european phase