WO2002001711A1 - Frequenzkompensierte, mehrstufige verstärkeranordnung und verfahren zum betrieb einer frequenzkompensierten verstärkeranordnung - Google Patents

Frequenzkompensierte, mehrstufige verstärkeranordnung und verfahren zum betrieb einer frequenzkompensierten verstärkeranordnung Download PDF

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WO2002001711A1
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clock phase
input
compensation
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PCT/DE2001/002347
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Udo Ausserlechner
Mario Motz
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Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—Dc amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's

Definitions

  • the invention relates to a frequency-compensated, multi-stage amplifier arrangement and a method for operating a frequency-compensated amplifier arrangement.
  • chopper amplifiers for offset-free and low-drift amplification of low-frequency signals.
  • a chopper frequency is applied to the useful signal to be amplified by the amplifier both on the input side and on the output side. Accordingly, a chopped useful signal is present on the input side, which is amplified and demodulated in phase on the output side of the amplifier.
  • the chopper signal is usually a square wave signal.
  • Such a chopper amplifier is described, for example, in Enz et al .: "A CMOS Chopper Amplifier", IEEE Journal of Solid-State Circuits Vol. SC-22, No 3, June 1987 pp. 335-341. However, switching spikes occur. Filter measures are used to try to eliminate their effects on the remaining offset.
  • JP 59-224906 A specifies a chopper amplifier in which switchable capacitors are provided in a negative feedback loop to reduce stray capacitances.
  • Switched capacitor circuits are also known, in which a square wave voltage with large amplitude, which is superimposed on the useful signal, is also produced by periodically switching and reloading capacitances at the amplifier output.
  • a disadvantage of these circuits is that due to parasitic capacitances in the amplifier and load capacitances at the output, the output signal of the amplifier lags behind its input signal.
  • frequency compensation capacitances so-called Miller capacitances, which increase the gain dampen at high frequencies.
  • the stability of the amplifier is achieved by reducing the gain bandwidth product (GBW).
  • a design of broadband and fast amplifiers, which enable high chopper frequencies, is also disadvantageous due to the higher power consumption and the larger chip area required. In addition, due to the larger gain-bandwidth product, there is greater thermal noise.
  • Terminal pair can be tapped, which is arranged orthogonally to the terminal pair of the excitation current.
  • the present invention is based on the object of specifying a frequency-compensated, multi-stage amplifier arrangement which enables large gain bandwidths to be implemented with a small chip area requirement, low power consumption, low noise and high accuracy and stability. It is also an object of the present invention to provide a method for operating a frequency-compensated amplifier arrangement.
  • a frequency-compensated, multi-stage amplifier arrangement comprising - An input amplifier stage with one input and one output
  • a modulator which is connected to the input of the input amplifier stage and which feeds a useful signal chopped into a first and a second clock phase to the input amplifier stage, - A first Miller compensation capacity, which during the first clock phase between input and output of the output -Amplifier stage is electrically switchable, and
  • a second Miller compensation capacitance which can be switched electrically effective between the input and output of the output amplifier stage during the second clock phase.
  • the Miller compensation capacitance used in an amplifier in the output stage is to be provided twice, so that when a chopped input signal is supplied, the first capacitance is effective during a first clock phase and the second capacitance during a second clock phase. This avoids the need to periodically reload the compensation capacity. After only a few clock cycles, both the first capacitance and the second capacitance are charged and in further clock cycles only follow the small voltage differences caused by the useful signal, which are smaller and slower in amplitude compared to the voltage differences caused by the chopper clock frequency are.
  • the amplifier consequently enables time-continuous signal processing, in contrast to switched capacitor filters, which operate on the sample-and-hold principle.
  • the first and second clock phases differ in that a rectangular function of large amplitude is superimposed on the useful signal, so that the useful signal gnal not inverted during the first clock phase and inverted during the second clock phase.
  • the useful signal can also be chopped in such a way that the useful signal can be supplied unchanged to the amplifier during one clock phase and an offset adjustment signal can be supplied during another clock phase.
  • the present principle avoids periodic reloading of Miller or compensation capacitors in the frequency-compensated amplifier.
  • the principle advantage of the arrangement described is therefore due to the fact that when dimensioning the amplifier, the requirements in the frequency range of the chopper clock frequency no longer have to be taken into account, but rather that the actual useful signal bandwidth is taken into account when designing the amplifier, which is usually significantly less than that Chopper frequency is.
  • the amplifier can be realized with a smaller chip area and less power dissipation with higher accuracy and low noise, while with a known arrangement of the compensation capacitance, the settling time of the output signal, after which the output signal deviates, for example, by only 0.1% from a stationary end value,
  • the frequency-compensated amplifier arrangement can have more than two clock phases. As a result, it is not only suitable for chopped Hall elements, but also for Hall elements that operate according to the spinning current principle.
  • the modulator can be an input switch.
  • Frequency compensation is particularly important in multi-stage amplifiers, since unstable behavior of the amplifier arrangement must be avoided at high frequencies. Because with two series-connected amplifiers, the phase shift between input and output can be up to 180 °, so that the usually negative feedback changes into a positive feedback of the amplifier, which leads to instability. To avoid this, Miller capacities or compensation capacities are used. In this case, frequency compensation is carried out on the output amplifier stage, for example of an operational amplifier with several amplifier stages.
  • a demodulator is connected on the output side to the frequency-compensated amplifier.
  • the demodulator can be an output switch or an output sample switch.
  • a clock can be fed to the demodulator which corresponds to that clock which can be fed to the modulator or is derived therefrom.
  • the capacitance values of the first and second compensation capacitors are the same. This enables a particularly simple and symmetrical circuit structure.
  • a switch for switching the compensation capacitances is connected to the input of the output amplifier stage and to the capacitances connected to the amplifier on the output side. This changeover switch alternately switches through the first or second compensation capacitance, depending on the clock phase.
  • the arrangement of the switch in front of the compensation capacitors has the advantage that switching transistors are easier to implement due to the defined potential levels present at the amplifier input.
  • the useful signal can be present as a signal using differential path technology, for example to suppress common mode interference.
  • holding capacitors can be provided which are connected to ground on the input side of the amplifier.
  • the invention is advantageously applicable to chopped Hall sensors in which the first and second clock phases of the modulated signal differ by the offset voltage of the Hall element.
  • the invention can be applied to switched capacitor amplifier circuits in which the useful signal is fed to the amplifier during the first clock phase and the supply of the useful signal is interrupted during the second clock phase and an offset adjustment signal is fed.
  • At least one compensation capacitance to the output of the frequency-compensated amplifier, which can be a transimpedance amplifier, to ground in a single-stage amplifier arrangement of a switched capacitor filter, instead of arranging the compensation capacitances between the input and output of the amplifier.
  • switchable compensation capacitances in multi-stage amplifiers, for example three- or four-stage amplifiers.
  • the compensation capacitances can be arranged between the input and output of an individual amplifier stage and / or between the input and output of several amplifier stages of the multi-stage amplifier. Combinations of switchable and fixed compensation capacities can also be useful.
  • the object is achieved by a method for operating a frequency-compensated amplifier arrangement, having an amplifier with an input and an output and a modulator, which is connected to the input of the amplifier, characterized by the following method steps:
  • a non-overlap time is maintained between the first and second compensation clock phases, during which neither the first nor the second compensation capacity is switched on.
  • the clock scheme described for the operation of an amplifier arrangement has the advantage that at no point in time are the first and second compensation capacitors effectively connected between the amplifier input and output.
  • the beginning of the modulator clock phases falls in each case in the non-overlap time between the first and second compensation clock phases.
  • the demodulation downstream of the amplifier is carried out in such a way that there is no change of state in a functional unit upstream of the demodulator during the demodulator clock phases. In this way, switching peaks in the output signal, which can be derived at the demodulator, are largely avoided.
  • FIG. 1 shows a first exemplary embodiment, applied to a chopper amplifier
  • FIG. 2 shows the circuit according to FIG. 1 with differential path technology
  • FIG. 3 shows the time course of the activation of the switches from FIG. 2,
  • FIG. 4 shows a circuit according to FIG. 2, applied to a Hall sensor
  • FIG. 5 shows the time course of the switching signals in FIG. 4,
  • Figure 6 shows the switching principle applied to a switched capacitor amplifier
  • Figure 7 shows an embodiment of the amplifier with the switchable compensation capacitances in CMOS technology.
  • FIG. 1 shows an operational amplifier OP1 with a frequency-compensated amplifier VI arranged on the output side and a further amplifier V2 connected upstream of the frequency-compensated amplifier.
  • a compensation circuit CP1 which comprises a first compensation capacitance C1 and a second compensation capacitance C2 arranged in parallel therewith, which is connected to a first switch S1 - or are designed to be switched off.
  • a modulator MODI is connected to the input of the further amplifier V2, which periodically chops a useful signal such that it cannot be inverted during a first clock phase and can be supplied inverted during a second clock phase.
  • a demodulator DEMI is connected, which uses the same chopper clock of the modulator MODI or a clock derived therefrom is driven, and which provides the modulated and amplified useful signal in the correct phase, which is present on the output side at the frequency-compensated amplifier VI, unchanged during the first clock phase and inverted at its output during the second clock phase.
  • the switch S1 is driven with a clock which is derived from the chopper clock for controlling the modulator and demodulator.
  • Modulator switches, demodulator switches and compensation capacitance switches S1 are preferably implemented as analog switches in CMOS technology.
  • the chopper amplifier according to FIG. 1 can be implemented with a moderate chip area requirement and low power consumption at high chopper frequency and high accuracy even for large gain factors.
  • FIG. 2 shows the operational amplifier OP2 as well as the modulator MOD2 and the demodulator DEM2 in one embodiment for a useful signal carried in differential path technology, ie on two lines.
  • the useful signal is inverted in the modulator MOD2 in a particularly simple manner by reversing the polarity of the alternating component of the useful signal generated by source Q1 by means of the modulator switches SM1, SM2.
  • the useful signal has a common mode voltage, which is indicated by source Q2.
  • a compensation network CP2 is provided for each of the two differential signal lines, each comprising a first compensation capacitance C1, Cl 'and a second compensation capacitance C2, C2'.
  • the compensation capacitances Cl, Cl ', C2, C2' can be switched on or off by means of compensation switches S2, S2 ', S3, S3 T connected on the input side to the frequency-compensated amplifier VI designed as an inverting amplifier stage.
  • the demodulator DEM also has demodulator switches SD1, SD2, SD3, SD4 for polarity reversal of the amplified and frequency-compensated useful signal.
  • an integrator IR is connected downstream of the demodulator SC altern SD1, SD2, SD3, SD4, which from the offset source Q2 generated offset voltage is eliminated by integration from the useful signal generated by source Q1.
  • the integrator IR has a reset input RS for resetting.
  • a sample and hold circuit with a switch SSH and a capacitance CSH is connected on the output side to demodulator DEM2.
  • the function of the circuit according to FIG. 2 is revealed with the aid of the time profiles of the signals controlling the switches according to FIG. 3.
  • the clock to be supplied to the modulator for controlling the modulator switches SM1, SM2 has a high in the first clock phase and a low in the second clock phase. Condition on.
  • the first compensation capacitance C1, Cl can be switched on by means of the compensation switches S2, S2 '.
  • the switch-on time of the switches S2, S2 T is delayed with respect to the modulator clock, so that the switches S2, S2 T switch on later Compared to the first clock phase of the modulator MOD, the first clock phase of the deodulator DEM is shortened again, as can be seen from the clock for the deodulator switches SD1, SD4, in order to prevent voltage peaks caused by switching over to the When the second compensation capacitances C2, C2 'are switched on by means of the switches S3, S3' which are arranged in series in the second clock phase, a shortened switch-on interval for the second compensation capacitances can again be clearly seen.
  • the amplifier VI is operated briefly without frequency compensation when the clock phase is switched or between the clock phases. These time intervals must be selected to be sufficiently short so that the amplifier, which is uncompensated in the switchover times, remains stable. Therefore the switching times ten less than 10 ns. Switching in the modulator MOD by means of the modulator switch SM1, SM2 is preferably carried out in the time interval in which the amplifier is not operated frequency-compensated. During the second clock phase for the modulator MOD according to the switching times for the switches SM1,
  • the SM2 is given the inverted, amplified useful signal to the integrator in the demodulator DEM by means of the switches SD2, SD3.
  • the switch-on times for the switches SD2, SD3 are preferably the same as the switch-on times for the switches SD1, SD4 for a high symmetry of the circuit.
  • the useful signal integrated in the integrator IR is sampled once per clock period with the switch SSH and stored in the storage capacity CSH and then reset the same by applying a signal RS to the reset input of the integrator IR.
  • the need to scan and reset the demodulator DEM or integrator IR explains the asymmetrical duty cycle in the modulator MOD.
  • FIG. 4 shows a further development of the circuit according to FIG. 3, adapted to the amplifier of a Hall sensor HS.
  • the Hall sensor HS which is operated chopped, is part of the modulator MOD3. Terminals are arranged at the four corners of the Hall sensor HS, whereby an excitation current is fed into diagonally opposite terminals and a Hall voltage is tapped at the other two terminals and vice versa.
  • the changeover of the terminal pairs i.e. the chopping of the Hall element HS, takes place by means of changeover switches S1, SO, which feed the excitation current, represented by sources Q3, Q4 to ground, depending on the clock phase, to one diagonal terminal pair or the other diagonal terminal pair.
  • the changeover switches Sl, SO for the excitation current are each switched simultaneously.
  • the Hall voltage is sampled by means of the sampling switches SM3, SM5 and SM4, SM6. 3, which explains the circuit according to FIG. 4, it is striking that, in contrast to an ideal signal voltage source, the clock pattern according to FIG. CO co ro v- 1 cn o C ⁇ o C ⁇ o C ⁇ o C ⁇
  • Two compensation clock phases phCl, ⁇ C2 are provided, between each of which a non-overlap time is maintained to ensure that the first and second compensation capacitances Cl, C2 are not simultaneously effective.
  • the beginning of the modulator clock phases ⁇ M1, ⁇ M2 falls in the non-overlap time.
  • Two demodulator clock phases ⁇ D1, ⁇ D2 each begin shortly after the start of the respective compensation clock phase ⁇ Cl, ⁇ C2 and end shortly before the end of the respective modulator clock phases ⁇ M1, ⁇ M2.
  • the circuit according to FIG. 4 with the clock pattern according to FIG. 5 can also be applied to the aforementioned spinning current hall principle, in which the excitation current source is cyclically switched on to a large number of contact pairs on the Hall sensor, so that a clock period occurs in the divides a corresponding number of clock phases.
  • the offset component of the Hall voltage depends on the direction. Accordingly, each conventional compensation capacity must be replaced by the large number of switched compensation capacities, which in turn means that each clock phase has its own co co ro ro P 1 P 1 cn o cn o cn o c ⁇
  • CL ZNN CL is: tr t ⁇ l ⁇ d ⁇ Pi ⁇ P- ⁇ P- P- P- ⁇ ⁇ P- P- ⁇ P- d P o ⁇ ⁇ P- rt O p- ⁇ ⁇ 0 z ⁇ PJ ⁇ ⁇ P- ⁇ P tr o li PP ⁇ P p- PP rt ii ⁇ P ii li P tr P p>: H ii ⁇ P- ii ⁇ P 13 PP ⁇ P H P.

Abstract

Es ist eine Frequenzkompensationsschaltung (CP) mit einer ersten und einer zweiten Kompensationskapazität (C1, C2) für einen frequenzkompensierten Verstärker (V1) angegeben, dem ein zerhacktes Nutzsignal zuführbar ist. In einer ersten Taktphase wird das Nutzsignal jeweils der ersten Kompensationskapazität (C1) zugeführt, in einer zweiten Taktphase jeweils der zweiten Kompensationskapazität (C2). Hierdurch wird ein stablier, frequenzkompensierter Verstärker angegeben, bei dem ein Umladen der Frequenzkompensationskapazitäten beziehungsweise Miller-Kapazitäten (C1, C2) vermieden und somit ein Aufbau mit geringem Chipflächenbedarf möglich ist, Das Prinzip eignet sich besonders für gechoppt betriebene Hall-Sensoren.

Description

Beschreibung
Frequenzkompensierte, mehrstufige Verstärkeranordnung und Verfahren zum Betrieb einer frequenzkompensierten Verstär- keranordnung
Die Erfindung betrifft eine frequenzkompensierte, mehrstufige Verstärkeranordnung und ein Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung.
Es ist bekannt, zur offsetfreien und driftarmen Verstärkung niederfrequenter Signale Chopper-Verstärker zu benutzen. Dabei wird das vom Verstärker zu verstärkende Nutzsignal sowohl eingangsseitig als auch ausgangsseitig mit einer Chopper- Frequenz beaufschlagt. Am Verstärker liegt demnach eingangsseitig ein zerhacktes Nutzsignal an, welches verstärkt und ausgangsseitig am Verstärker phasenrichtig demoduliert wird. Das Chopper-Signal ist dabei üblicherweise ein Rechtecksignal .
Ein derartiger Chopper-Verstärker ist beispielsweise in Enz et al.: "A CMOS Chopper Amplifier", IEEE Journal of Solid- State Circuits Vol. SC-22, No 3, June 1987 S. 335 - 341 beschrieben. Dabei treten jedoch Umschaltspitzen (spikes) auf. Mittels Filtermaßnahmen wird versucht, deren Auswirkungen auf den verbleibenden Offset zu beseitigen.
In der Druckschrift JP 59-224906 A ist ein Chopper-Verstärker angegeben, bei dem zur Reduzierung von Streukapazitäten in einer negativen Rückkopplungsschleife umschaltbare Kapazitäten vorgesehen sind.
Weiterhin sind Switched-Capacitor-Schaltungen bekannt, bei denen ebenfalls durch periodisches Schalten und Umladen von Kapazitäten am Verstärkerausgang eine Rechteckspannung mit großer Amplitude, der das Nutzsignal überlagert ist, entsteht . Ein Nachteil dieser Schaltungen ist, daß aufgrund von parasitären Kapazitäten im Verstärker und Lastkapazitäten am Ausgang das Ausgangssignal des Verstärkers seinem Eingangssignal nacheilt. Um diese, bei hohen Frequenzen auftretenden Phasenverschiebungen zu kompensieren, welche insbesondere dann nachteilig sind, wenn mehrere Verstärkerstufen seriell angeordnet sind und dadurch eine Verstärkeranordnung instabil werden kann, ist es bekannt, Frequenzkompensations- Kapazitäten, sogenannte Miller-Kapazitäten, zu benutzen, welche die Verstärkung bei hohen Frequenzen dämpfen. Die Stabilität des Verstärkers wird hierbei durch Verringerung des Verstärkungs-Bandbreiten-Produkts (GBW, gain bandwidth pro- duct) erreicht.
Bei einem gechoppten Verstärkerbetrieb müssen die Frequenz- kompensations-Kapazitäten mit jedem Zustandswechsel des Chop- per-Signals umgeladen werden. Dies hat den Nachteil, daß bei empfindlichen Meßverstärkern und bei gegebener Analogband- breite und Genauigkeit nur geringe Chopper-Frequenzen realisierbar sind. Eine niedrige Chopperfrequenz führt durch Fun- kelrauscheffekte zu schlechten Rauscheigenschaften und zu höheren Signalverzögerungszeiten im Sampling-Verstärker .
Auch ein Entwurf möglichst breitbandiger und schneller Verstärker, welche hohe Chopper-Frequenzen ermöglichen, ist aufgrund der höheren Leistungsaufnahme sowie der größeren erforderlichen Chipfläche nachteilig. Zudem ergibt sich, bedingt durch das größere Verstärkungs-Bandbreiten-Produkt, ein grö- ßeres thermisches Rauschen.
In dem Dokument US 5,621,319 ist ein Verfahren zur Kompensation der bei Hall-Sensoren üblicherweise auftretenden, richtungsabhängigen Offsetspannung angegeben. Dabei wird der Er- regerstrom des Hall-Sensors periodisch zwischen zwei Klemmenpaaren zur Erregerstrom-Zuführung, welche orthogonal zueinander angeordnet sind, umgeschaltet, während jeweils am anderen Klemmenpaar die Hall-Spannung abgreifbar ist. Hierdurch ergibt sich eine ähnliche Problemstellung wie beim beschriebenen Chopper-Verstärker, da ein zerhacktes Ausgangs-Signal des Hall-Sensors zu verstärken ist. Auch beim Chopped-Hall- Prinzip wird am Verstärkerausgang das verstärkte, modulierte Signal phasenrichtig demoduliert, beispielsweise durch Integration, wobei die Offsetspannung im zeitlichen Mittelwert weitgehend eliminiert wird.
In dem Dokument "Spinning-current method for offset reduction in Silicon Hall plates" von Peter Jan Adriaan Munter, Delft University Press 1992, Seite 12, ist ebenfalls ein gechoppt betriebenes Hall-Element angegeben, bei dem der Hall-Sensor eine Vielzahl von Anschlüssen aufweist, welche zyklisch ver- tauscht werden, wobei die Hall-Spannung jeweils an einem
Klemmenpaar abgreifbar ist, welches orthogonal zum Klemmenpaar des Erregerstroms angeordnet ist.
Allen beschriebenen Chopper-Verstärkern ist der Nachteil ge- meinsam, daß entweder hohe Verstärkungsfaktoren bei niedriger Chopperfrequenz und somit auch niedriger Analogbandbreite realisierbar sind, oder höhere Bandbreiten nur mit geringeren Verstärkungen und hoher Verlustleistung, großem Chipflächenbedarf und schlechten Rauscheigenschaften realisierbar sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine frequenzkompensierte, mehrstufige Verstärkeranordnung anzugeben, die bei geringem Chipflächenbedarf, geringer Leistungsaufnahme, geringem Rauschen und hoher Genauigkeit und Stabi- lität eine Realisierung von großen Verstärkungsbandbreiten ermöglicht. Außerdem ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung anzugeben.
Erfindungsgemäß wird die Aufgabe bezüglich der Anordnung durch eine frequenzkompensierte, mehrstufige Verstärkeranordnung gelöst, aufweisend - eine Eingangs-Verstärkerstufe mit einem Eingang und einem Ausgang
- eine Ausgangs-Verstärkerstufe mit einem Eingang, der an den Ausgang der Eingangs-Verstärkerstufe angeschlossen ist, und mit einem Ausgang,
- einen Modulator, der an den Eingang der Eingangs- Verstärkerstufe angeschlossen ist und der der Eingangs- Verstärkerstufe ein in eine erste und eine zweite Taktphase zerhacktes Nutzsignal zuführt, - eine erste Miller-Kompensationskapazität, welche während der ersten Taktphase zwischen Eingang und Ausgang der Ausgangs-Verstärkerstufe elektrisch wirksam schaltbar ist, und
- eine zweite Miller-Kompensationskapazität, welche während der zweiten Taktphase zwischen Eingang und Ausgang der Aus- gangs-Verstärkerstufe elektrisch wirksam schaltbar ist.
Gemäß der Erfindung ist die bei einem Verstärker in der Ausgangsstufe eingesetzte Miller-Kompensationskapazität doppelt vorzusehen, so daß bei Zuführung eines zerhackten Eingangs- signals während einer ersten Taktphase die erste Kapazität, und während einer zweiten Taktphase die zweite Kapazität wirksam ist. Hierdurch wird vermieden, daß die Kompensationskapazität periodisch umgeladen werden muß. Denn bereits nach wenigen Taktzyklen sind sowohl die erste Kapazität als auch die zweite Kapazität aufgeladen und folgen in weiteren Taktzyklen nur noch den kleinen, durch das Nutzsignal bedingten Spannungsdifferenzen, welche im Vergleich zu den durch die Chopper-Taktfrequenz bedingten Spannungsdifferenzen bezüglich der Amplitude geringer und langsamer sind.
Der Verstärker ermöglicht folglich eine zeitkontinuierliche Signalverarbeitung, im Gegensatz zu Schaltkondensatorfiltern, die nach dem Sample-and-Hold-Prinzip arbeiten.
Bei einem Zerhacker-Verstärker unterscheiden sich erste und zweite Taktphase dadurch, daß dem Nutzsignal eine Rechteckfunktion großer Amplitude überlagert wird, so daß das Nutzsi- gnal während der ersten Taktphase nichtinvertiert und während der zweiten Taktphase invertiert vorliegt.
Das Nutzsignal kann aber auch dahingehend zerhackt sein, daß dem Verstärker während einer Taktphase das Nutzsignal unverändert und während einer anderen Taktphase ein Offset- Abgleichsignal zuführbar ist.
Das vorliegende Prinzip vermeidet ein periodisches Umladen von Miller- oder Kompensationskapazitäten im frequenzkompensierten Verstärker.
Der prinzipielle Vorteil der beschriebenen Anordnung ist folglich dadurch begründet, daß bei der Dimensionierung des Verstärkers nicht mehr die Anforderungen im Frequenzbereich der Chopper-Taktfrequenz berücksichtigt werden müssen, sondern daß beim Entwurf des Verstärkers vielmehr die eigentliche Nutzsignalbandbreite berücksichtigt wird, welche üblicherweise deutlich geringer als die Chopper-Frequenz ist. Hierdurch ist der Verstärker mit geringerer Chipfläche und geringerer Verlustleistung bei höherer Genauigkeit und geringem Rauschen realisierbar, während bei bekannter Anordnung der Kompensationskapazität die Einschwingzeit des Ausgangssignals, nach der das Ausgangssignal beispielsweise um ledig- lieh 0,1 % von einem stationären Endwert abweicht,
lnlO3
GBW
beträgt; mit A = Verstärkung des rückgekoppelten Verstärkers und GBW = Verstärkungs-Bandbreite-Produkt (Gain Bandwidth
Product) des Verstärkers. Mit dem gezeigten Prinzip geschalteter Kompensationskapazitäten verringert sich diese Einschwingzeit zirka um den Faktor 10. Da auf der jeweils gültigen Kompensationskapazität die AusgangsSpannung der vorheri- gen, entsprechenden Taktphase noch gespeichert ist, muß der Verstärker am Eingang nurmehr auf deutlich geringere Änderungen der Spannung reagieren. Somit sieht der Verstärker als Änderung des Spannungswertes nur eine geringe, durch das vergleichsweise niederfrequente Nutzsignal bedingte Spannungsänderung. Der erzielte Vorteil ist besonders bei hoher Verstärkung sowie bei hohen Genauigkeitsanforderungen des Verstär- kers deutlich.
Die frequenzkompensierte Verstärkeranordnung kann mehr als zwei Taktphasen aufweisen. Hierdurch ist diese nicht nur für gechoppt betriebene Hall-Elemente geeignet, sondern auch für Hall-Elemente, die nach dem Spinning-Current-Prinzip arbeiten.
Der Modulator kann ein Eingangsumschalter sein.
Bei mehrstufigen Verstärkern ist die Frequenzkompensation deshalb besonders wichtig, da bei hohen Frequenzen ein instabiles Verhalten der Verstärkeranordnung vermieden werden muß. Denn bei zwei seriell geschalteten Verstärkern kann die Phasenverschiebung zwischen Eingang und Ausgang bis zu 180° be- tragen, so daß die üblicherweise negative Rückkopplung in eine positive Rückkopplung des Verstärkers umschlägt, was zur Instabilität führt. Um dies zu vermeiden, werden Miller- Kapazitäten beziehungsweise Kompensationskapazitäten eingesetzt. Frequenzkompensiert wird dabei an der ausgangsseitigen Verstärkerstufe beispielsweise eines Operationsverstärkers mit mehreren Verstärkerstufen.
In einer vorteilhaften Ausführungsform der vorliegenden Erfindung ist ein Demodulator ausgangsseitig an den frequenz- kompensierten Verstärker angeschlossen. Der Demodulator kann ein Ausgangsumschalter oder Ausgangssampleschalter sein. Zum Demodulieren des verstärkten Nutzsignals kann dem Demodulator ein Takt zuführbar sein, der demjenigen Takt entspricht, welcher dem Modulator zuführbar ist, oder von diesem abgeleitet ist. In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung sind die Kapazitätswerte von erster und zweiter Kompensationskapazität gleich. Hierdurch ist ein besonders einfacher und symmetrischer Schaltungsaufbau möglich.
Bei Anwendung des Prinzips auf Switched-Capacitor-Verstärkern kann jedoch aufgrund der unterschiedlichen Verstärkungen der Anordnung in den beiden Taktphasen eine unsymmetrische Auslegung der Kompensationskapaziäten vorteilhaft sein.
In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung ist zum Schalten der Kompensationskapazitäten ein Umschalter mit dem Eingang der Ausgangs- Verstärkerstufe und mit den ausgangsseitig am Verstärker an- geschlossenen Kapazitäten verbunden. Dieser Umschalter schaltet abwechselnd, je nach Taktphase, die erste oder zweite Kompensationskapazität durch. Die Anordnung des Schalters vor den Kompensationskapazitäten hat den Vorteil, daß Schalttransistoren aufgrund der am Verstärkereingang vorliegenden, de- finierten Potentialpegel leichter realisierbar sind.
Das Nutzsignal kann als in Differenzpfadtechnik geführtes Signal vorliegen, beispielsweise zur Unterdrückung von Gleichtakt-Störungen.
Beim Entwurf von das vorliegende Prinzip realisierenden Schaltungen ist zu beachten, daß in jedem Betriebszustand ein gleichzeitiges Wirksamschalten der ersten und zweiten Kompensationskapazität zu vermeiden ist. Beispielsweise können die Kompensationskapazitäten zeitverzögert ein- und vor einem
Taktphasenwechsel bereits ausgeschaltet werden, so daß sich in keinem Fall eine Überlappung der Schaltzustände ergibt. In diesem Fall können in einer vorteilhaften Ausführungsform der Erfindung Haltekondensatoren vorgesehen sein, welche ein- gangsseitig am Verstärker gegen Masse geschaltet sind. In vorteilhafter Weise ist die Erfindung bei gechoppt betriebenen Hall-Sensoren anwendbar, bei denen sich die erste und zweite Taktphase des modulierten Signals durch die Offsetspannung des Hall-Elements unterscheiden.
Weiterhin ist die Erfindung bei Switched-Capacitor- Verstärkerschaltungen anwendbar, bei denen das Nutzsignal während der ersten Taktphase dem Verstärker zugeführt und während der zweiten Taktphase die Zuführung des Nutzsignals unterbrochen und ein Offsetabgleichsignal zugeführt wird.
Es liegt im Rahmen der Erfindung, bei einer einstufig realisierten Verstärkeranordnung eines Switched-Capacitor-Filters zumindest eine Kompensationskapazität an den Ausgang des fre- quenzkompensierten Verstärkers, der ein Transimpedanzverstärker sein kann, gegen Masse anzuschließen, anstelle der Anordnung der Kompensationskapazitäten zwischen Eingang und Ausgang des Verstärkers.
Es liegt weiterhin im Rahmen der Erfindung, schaltbare Kompensationskapazitäten bei mehrstufigen Verstärkern, beispielsweise drei- oder vierstufigen Verstärkern vorzusehen. Die Kompensationskapazitäten können dabei zwischen Eingang und Ausgang einer einzelnen Verstärkerstufe und/oder zwischen Eingang und Ausgang mehrerer Verstärkerstufen des mehrstufigen Verstärkers angeordnet sein. Ebenso können Kombinationen von schaltbaren und fest vorgesehenen Kompensationskapazitäten sinnvoll sein.
Bezüglich des Verfahrens wird die Aufgabe von einem Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung gelöst, mit einem Verstärker mit einem Eingang und einem Ausgang und einem Modulator, der an den Eingang des Verstärkers angeschlossen ist, gekennzeichnet durch folgende Verfahrensschritte:
- Modulieren eines Nutzsignals im Modulator unter Bildung zweier, periodisch aufeinanderfolgender Modulatortaktphasen, - Wirksamschalten einer ersten Kompensationskapazität zwischen Verstärkerein- und ausgang während einer ersten Kompensationstaktphase,
- Wirksamschalten einer zweiten Kompensationskapazität zwi- sehen Verstärkerein- und ausgang während einer zweiten Kompensationstaktphase,
- wobei zwischen erster und zweiter Kompensationstaktphase jeweils eine Nichtüberlappungszeit eingehalten wird, während der weder erste noch zweite Kompensationskapazität einge- schaltet ist.
Das beschriebene Taktschema zum Betrieb einer Verstärkeranordnung weist den Vorteil auf, daß zu keinem Zeitpunkt die erste und zweite Kompensationskapazität gleichzeitig wirksam zwischen Verstärkerein- und ausgang geschaltet sind.
In einer vorteilhaften Ausführungsform des Verfahrens fällt der Beginn der Modulatortaktphasen jeweils in die Nichtüberlappungszeit zwischen erster und zweiter Kompensationstakt- phase.
In einer weiteren, vorteilhaften Ausführungsform des Verfahrens erfolgt die dem Verstärker nachgeschaltete Demodulation derart, daß während der Demodulatortaktphasen kein Zustands- Wechsel in einer dem Demodulator vorgeschalteten Funktionseinheit erfolgt. Hierdurch werden Umschaltspitzen im Ausgangssignal, welches am Demodulator ableitbar ist, weitgehend vermieden.
Weitere Einzelheiten der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert. Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel , angewandt auf einen Chopper-Verstärker, Figur 2 die Schaltung gemäß Figur 1 mit Differenzpfadtechnik,
Figur 3 den zeitlichen Verlauf der Ansteuerung der Schalter aus Figur 2,
Figur 4 eine Schaltung gemäß Figur 2, angewandt auf einen Hall-Sensor,
Figur 5 den zeitlichen Verlauf der Schaltsignale in Figur 4,
Figur 6 das Schaltprinzip angewandt auf einen Switched- Capacitor-Verstärker, und
Figur 7 ein Ausführungsbeispiel des Verstärkers mit den schaltbaren Kompensationskapazitäten in CMOS- Technik.
Figur 1 zeigt einen Operationsverstärker OP1 mit einem ausgangsseitig angeordneten frequenzkompensierten Verstärker VI und einem weiteren, dem frequenzkompensierten Verstärker vorgeschalteten Verstärker V2. Zwischen Eingang und Ausgang des frequenzkompensierten Verstärkers VI, der die ausgangsseiti- ge, letzte Verstärkerstufe des Operationsverstärkers 0P1 realisiert, ist eine Kompensationsschaltung CP1 angeordnet, welche eine erste Kompensationskapazität Cl und eine parallel dazu angeordnete zweite Kompensationskapazität C2 umfaßt, welche mit einem ersten Schalter Sl zu- oder abschaltbar ausgeführt sind. Am Eingang des weiteren Verstärkers V2 ist ein Modulator MODI angeschlossen, der ein Nutzsignal periodisch dahingehend zerhackt, daß es während einer ersten Taktphase nichtinvertiert und während einer zweiten Taktphase inver- tiert zuführbar ist. Am Ausgang des frequenzkompensierten Verstärkers VI ist ein Demodulator DEMI angeschlossen, welcher mit dem gleichen Chopper-Takt des Modulators MODI oder einem davon abgeleiteten Takt angesteuert wird, und der phasenrichtig das modulierte und verstärkte Nutzsignal, welches ausgangsseitig am frequenzkompensierten Verstärker VI anliegt, während der ersten Taktphase unverändert und während der zweiten Taktphase invertiert an seinem Ausgang bereitstellt. Der Schalter Sl wird mit einem Takt angesteuert, welcher aus dem Chopper-Takt zur Ansteuerung des Modulators und Demodulators abgeleitet ist. Modulatorschalter, Demodulator- schalter und Kompensationskapazitäten-Schalter Sl sind vor- zugsweise als Analogschalter in CMOS-Technik realisiert.
Der Chopper-Verstärker gemäß Figur 1 ist mit moderatem Chipflächenbedarf und geringer Leistungsaufnahme bei hoher Chopperfrequenz und hoher Genauigkeit selbst für große Ver- Stärkungsfaktoren realisierbar.
Figur 2 zeigt den Operationsverstärker OP2 sowie den Modulator MOD2 und den Demodulator DEM2 in einer Ausführungsform für ein in Differenzpfadtechnik, also auf zwei Leitungen, ge- führtes Nutzsignal. Das Invertieren des Nutzsignals geschieht dabei im Modulator MOD2 in besonders einfacher Weise durch Umpolen des von Quelle Ql erzeugten Wechselanteils des Nutzsignals mittels der Modulatorschalter SM1, SM2. Das Nutzsignal weist eine Gleichtaktspannung auf, die mit Quelle Q2 an- gedeutet ist. Für den frequenzkompensierten Verstärker VI ist für jede der beiden differentiellen Signalleitungen je ein Kompensationsnetz CP2 vorgesehen, welches jeweils eine erste Kompensationskapazität Cl, Cl' sowie eine zweite Kompensationskapazität C2, C2' umfaßt. Mittels eingangsseitig am als invertierende Verstärkerstufe ausgeführten , frequenzkompensierten Verstärker VI angeschlossener Kompensationsschalter S2, S2', S3, S3T sind die Kompensationskapazitäten Cl, Cl', C2, C2 ' zu- oder abschaltbar. Auch der Demodulator DEM weist Demodulatorschalter SDl, SD2, SD3, SD4 zum Verpolen des ver- stärkten und frequenzkompensierten Nutzsignals auf. Zusätzlich ist ein Integrator IR den Demodulator-Sc altern SDl, SD2, SD3, SD4 nachgeschaltet, der die von der Offsetquelle Q2 erzeugte Offsetspannung durch Integration aus dem von Quelle Ql erzeugten Nutzsignal eliminiert. Zum Zurücksetzen weist der Integrator IR einen Rücksetz-Eingang RS auf. Ausgangsseitig an Demodulator DEM2 ist eine Abtast-Halte-Schaltung mit einem Schalter SSH und einer Kapazität CSH angeschlossen.
Die Funktion der Schaltung gemäß Figur 2 erschließt sich unter Zuhilfenahme der Zeitverläufe der die Schalter steuernden Signale gemäß Figur 3. Der dem Modulator zuzuführende Takt zur Ansteuerung der Modulatorschalter SMl, SM2 weist in der ersten Taktphase einen High- und in der zweiten Taktphase einen Low-Zustand auf. Während der ersten Taktphase kann die erste Kompensationskapazität Cl, Cl" mittels der Kompensationsschalter S2, S2 ' zugeschaltet werden. Gegenüber dem Modu- lator-Takt ist die Einschaltzeit der Schalter S2, S2T verzögert, so daß die Schalter S2, S2T später ein- und früher ausschalten. Gegenüber der ersten Taktphase des Modulators MOD ist die erste Taktphase des De odulators DEM noch einmal verkürzt, wie anhand des Taktes für die De odulator-Schalter SDl, SD4 ersichtlich, um zu verhindern, daß durch Umschalten bedingte Spannungsspitzen auf das Ausgangssignal übersprechen. Beim Einschalten der zweiten Kompensationskapazitäten C2, C2 ' mittels der seriell dazu angeordneten Schalter S3, S3' in der zweiten Taktphase ist wiederum ein verkürztes Ein- schalt-Intervall für die zweiten Kompensationskapazitäten deutlich zu erkennen. Dies hat den Vorteil, daß zu keinem Zeitpunkt die ersten Kompensationskapazitäten Cl, Cl' und die zweiten Kompensationskapazitäten C2, C2 ' gleichzeitig eingeschaltet sind. Somit kann keine unerwünschte Umladung der Kompensationskapazitäten Cl, Cl', C2, C2 ' erfolgen. Die
NichtÜberlappung der Taktsignale für die Schalter der ersten und zweiten Kompensationskapazitäten führt dazu, daß der Verstärker VI beim Umschalten der Taktphase beziehungsweise zwischen den Taktphasen kurzzeitig ohne Frequenzkompensation be- trieben wird. Diese Zeitintervalle müssen hinreichend kurz gewählt werden, damit der in den Umschaltzeiten unkompensier- te Verstärker stabil bleibt. Deshalb sollten die Umschaltzei- ten kleiner 10 ns betragen. Die Umschaltung im Modulator MOD mittels Modulatorschalters SM1, SM2 erfolgt vorzugsweise im Zeitintervall, in dem der Verstärker nicht frequenzkompensiert betrieben wird. Während der zweiten Taktphase für den Modulator MOD gemäß der Schaltzeiten für die Schalter SM1,
SM2 wird im Demodulator DEM mittels der Schalter SD2, SD3 das invertierte, verstärkte Nutzsignal auf den Integrator gegeben. Die Einschaltzeiten für die Schalter SD2, SD3 sind vorzugsweise für eine hohe Symmetrie der Schaltung gleich den Einschaltzeiten für die Schalter SDl, SD4. In der verbleibenden, zweiten Taktphase des Modulators wird einmal pro Taktperiode das im Integrator IR integrierte Nutzsignal mit dem Schalter SSH abgetastet und auf der Speicherkapazität CSH gespeichert und anschließend durch Anlegen eines Signals RS an den Rücksetz-Eingang des Integrators IR derselbe zurückgesetzt. Das Erfordernis der Abtastung und Rücksetzung des De- modulators DEM beziehungsweise Integrators IR erklärt den unsymmetrischen Duty-Cycle im Modulator MOD.
Figur 4 zeigt eine Weiterbildung der Schaltung gemäß Figur 3, angepaßt an den Verstärker eines Hall-Sensors HS. Der Hall- Sensor HS, welcher gechoppt betrieben wird, ist dabei Teil des Modulators MOD3. An den vier Ecken des Hall-Sensors HS sind jeweils Klemmen angeordnet, wobei in diagonal gegenüber- liegende Klemmen ein Erregerstrom eingespeist und an den anderen beiden Klemmen eine Hallspannung abgegriffen wird und umgekehrt. Die Umschaltung der Klemmenpaare, das heißt das Choppen des Hall-Elementes HS, erfolgt mittels Umschalter Sl, SO, welche den Erregerstrom, dargestellt mit Quellen Q3, Q4 gegen Masse, je nach Taktphase dem einen diagonalen Klemmenpaar oder dem anderen diagonalen Klemmenpaar zuführen. Die Umschalter Sl, SO für den Erregerstrom werden dabei jeweils gleichzeitig geschaltet. Die Abtastung der Hall-Spannung erfolgt mittels der Abtast-Schalter SM3, SM5 und SM4, SM6. Ge- genüber dem Taktschema gemäß Figur 3 fällt bei dem Taktschema gemäß Figur 5, welches die Schaltung gemäß Figur 4 erläutert, auf, daß im Unterschied zu einer idealen Signalspannungsquel- CO co ro v-1 cn o Cπ o Cπ o Cπ
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Es sind zwei Kompensationstaktphasen ΦCl, ΦC2 vorgesehen, zwischen denen jeweils eine Nichtüberlappungszeit eingehalten wird, um sicherzustellen, daß zu keinem Zeitpunkt die erste und zweite Kompensationskapazität Cl, C2 gleichzeitig wirksam sind. Der Beginn der Modulatortaktphasen ΦM1, ΦM2 fällt jeweils in die Nichtüberlappungszeit.
Zwei Demodulatortaktphasen ΦD1, ΦD2 beginnen jeweils kurz nach Beginn der jeweiligen Kompensationstaktphase ΦCl, ΦC2 und Enden jeweils kurz vor Ende der jeweiligen Modulatortaktphasen ΦM1, ΦM2.
Mit dem Taktschema gemäß Figur 5 ist sichergestellt, daß durch Umschaltvorgänge bedingte Schaltspitzen weder am Aus- gang der Verstärkeranordnung auftreten noch das jeweils auf den Kompensationskapazitäten Cl, C2 gespeicherte Potential verfälschen.
Die Abtastung und Rücksetzung des Integrationswertes im Inte- grator IR mittels Schalter SSH und Kapazität CSH beziehungsweise Rücksetz-Eingang RS erfolgt wie für Figur 2 und Figur 3 bereits beschrieben. Hierdurch ist der Vorteil der Offset- spannungsko pensation eines Chopped-Hall-Sensors verbunden mit der Möglichkeit, hohe Chopper-Taktraten bei geringem Flä- chenbedarf, hoher Genauigkeit und geringer Leistungsaufnahme der Verstärkerschaltung zu erreichen.
Selbstverständlich läßt sich die Schaltung gemäß Figur 4 mit dem Taktschema gemäß Figur 5 auch auf das eingangs erwähnte Spinning Current Hall-Prinzip anwenden, bei dem die Erregerstromquelle zyklisch an eine Vielzahl von Kontaktpaaren am Hall-Sensor angeschaltet wird, so daß sich eine Taktperiode in die entsprechende Vielzahl von Taktphasen aufteilt. Dabei ist der Offsetanteil der Hall-Spannung richtungsabhängig. Entsprechend muß jede herkömmliche Kompensationskapazität durch die Vielzahl geschalteter Kompensationskapazitäten ersetzt werden, wodurch wiederum jeder Taktphase eine eigene co co ro ro P1 P1 cn o cn o cn o cπ
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P- rt P1 P- φ Φ
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CΛ cn 3 O p- H P tu rt Φ 1 ro 1 P

Claims

Patentansprüche
1. Frequenzkompensierte, mehrstufige Verstärkeranordnung, aufweisend - eine Eingangs-Verstärkerstufe (V2) mit einem Eingang und einem Ausgang
- eine Ausgangs-Verstärkerstufe (VI) mit einem Eingang, der an den Ausgang der Eingangs-Verstärkerstufe (V2) angeschlossen ist, und mit einem Ausgang, - einen Modulator (MODI) , der an den Eingang der Eingangs- Verstärkerstufe (V2) angeschlossen ist und der der Eingangs- Verstärkerstufe (V2) ein in eine erste und eine zweite Taktphase zerhacktes Nutzsignal zuführt,
- eine erste Miller-Kompensationskapazität (Cl) , welche wäh- rend der ersten Taktphase zwischen Eingang und Ausgang der
Ausgangs-Verstärkerstufe (VI) elektrisch wirksam schaltbar ist, und
- eine zweite Miller-Kompensationskapazität (C2) , welche während der zweiten Taktphase zwischen Eingang und Ausgang der Ausgangs-Verstärkerstufe (VI) elektrisch wirksam schaltbar ist.
2. Verstärkeranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß ein Demodulator (DEMI) ausgangsseitig an der Ausgangs- Verstärkerstufe (VI) angeschlossen ist und das verstärkte Nutzsignal demoduliert.
3. Verstärkeranordnung nach Anspruüch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Kapazitätswerte von erster und zweiter Miller- Kompensationskapazität (Cl, C2) gleich sind.
4. Verstärkeranordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß zum Umschalten der ersten und zweiten Miller- Kompensationskapazität (Cl, C2) ein Umschalter (Sl) vorgese- hen ist, der mit dem Eingang der Ausgangs-Verstärkerstufe (VI) verbunden ist, und den Eingang der Ausgangs- Verstärkerstufe (VI) auf die erste Miller- Kompensationskapazität (Cl) oder auf die zweite Miller- Kompensationskapazität (C2) durchschaltet.
5. Verstärkeranordnung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß der Schalter (Sl) zum Schalten der Miller- Kompensationskapazitäten (Cl, C2) in analoger Schaltungstechnik mit CMOS-Transistoren aufgebaut ist.
6. Verstärkeranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß das Nutzsignal ein differentielles Signal ist.
7. Verstärkeranordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß je ein Haltekondensator (CH, CH') von Signalleitungen zum Führen des differentiellen Signals zwischen Modulator (MOD3) und Eingangs-Verstärkerstufe (V2) nach Masse geschaltet ist.
8. Verstärkeranordnung nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß der Modulator ein gechoppt betriebener Hall-Sensor (HS) ist.
9. Verstärkeranordnung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß der Demodulator (DEMI) einen Integrator (IR) aufweist, der das verstärkte Nutzsignal integriert.
10. Verstärkeranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der frequenzkompensierte Verstärker (VI) ein Switched- Capacitor-Verstärker (SC) ist.
11. Verstärkeranordnung nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß am Ausgang des frequenzkompensierten Verstärkers (VI, V2) zumindest eine Kompensationskapazität gegen Masse angeschlossen ist.
12. Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung mit einem Verstärker (VI) mit einem Eingang und einem Ausgang und einem Modulator (MODI), der an den Eingang des Verstärkers (VI) angekoppelt ist, gekennzeichnet durch folgende Verfahrensschritte:
- Modulieren eines Nutzsignals im Modulator unter Bildung zweier, periodisch aufeinanderfolgender Modulatortaktphasen (ΦM1, ΦM2),
- Wirksamschalten einer ersten Kompensationskapazität (Cl) zwischen Verstärkerein- und ausgang während einer ersten Kompensationstaktphase (ΦCl), - Wirksamschalten einer zweiten Kompensationskapazität (C2) zwischen Verstärkerein- und ausgang während einer zweiten Kompensationstaktphase (ΦC2),
- wobei zwischen erster und zweiter Kompensationstaktphase (ΦCl, ΦC2) jeweils eine Nichtüberlappungszeit eingehalten wird, während der weder erste noch zweite Kompensationskapazität eingeschaltet ist.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß der Beginn der ersten Modulatortaktphase (ΦM1) in die Nichtüberlappungszeit zwischen zweiter und erster Kompensati- ■ onstaktphase (ΦC2, ΦCl) fällt und der Beginn der zweiten Modulatortaktphase (ΦM2) in die Nichtüberlappungszeit zwischen erster und zweiter Kompensationstaktphase (ΦCl, ΦC2) fällt.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß ein dem frequenzkompensierten Verstärker (VI) nachgeschalte- ter Demodulator (DEMI) das verstärkte Nutzsignal derart demoduliert, daß das verstärkte Nutzsignal während einer ersten Demodulatortaktphase (ΦD1) unverändert und während einer zweiten Demodulatortaktphase (ΦDl) invertiert an dessen Ausgang ableitbar ist, wobei die erste Demodulatortaktphase (ΦDl) nach dem Beginn der ersten Kompensationtaktphase (ΦCl) beginnt und vor dem Ende der ersten Modulatortaktphase (ΦM1) endet und wobei die zweite Demodulatortaktphase (ΦD2) nach dem Beginn der zweiten Kompensationtaktphase (ΦC2) beginnt und vor dem Ende der zweiten Modulatortaktphase (ΦM2) endet.
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