KR20030014736A - 주파수 보상 멀티스테이지 증폭기 배열 및 주파수 보상증폭기 배열 동작 방법 - Google Patents

주파수 보상 멀티스테이지 증폭기 배열 및 주파수 보상증폭기 배열 동작 방법 Download PDF

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Abstract

초핑된 유용 신호가 제공될 수 있는 주파수 보상 증폭기(V1)를 위한 제 1 및 제 2 보상 카패시터(C1, C2)를 구비하는 주파수 보상 회로(CP)를 개시한다. 제 1 클럭 위상에서 유용 신호가 각각 제 1 보상 카패시터(C1)에 제공되고, 제 2 클럭 위상에서 유용 신호가 각각 제 2 보상 회로(C2)에 제공된다. 결과적으로 주파수 보상 카패시터 또는 밀러 카패시터(C1, C2)에서 전하 반전을 피할 수 있는 안정된 주파수 보상 증폭기를 개시하여, 작은 칩 면적 요구 조건을 갖춘 설계가 가능하게 된다. 본 발명에 따른 원리는 특히 초핑 모드에서 동작하는 홀 센서에 적당하다.

Description

주파수 보상 멀티스테이지 증폭기 배열 및 주파수 보상 증폭기 배열 동작 방법{FREQUENCY-COMPENSATED MULTISTAGE AMPLIFIER ARRANGEMENT AND METHOD FOR OPERATING A FREQUENCY-COMPENSATED AMPLIFIER ARRANGEMENT}
저주파 신호를 오프셋(offset) 없이 낮은 드리프트(drift) 증폭하기 위해 초퍼(chopper) 증폭기를 사용하는 것은 공지되어 있다. 이것은 입력 및 출력 모두에서 쵸퍼 주파수가 인가되는 증폭기에 의해 증폭될 유용한 신호를 포함한다. 따라서 증폭기의 입력에는 증폭기의 출력에서 증폭되고 정정 위상(correct phase)을 사용하여 복조되는 초핑된 유용 신호가 인가된다. 이 경우에, 초퍼 신호는 일반적으로 구형파(square wave) 신호이다.
그러한 초퍼 증폭기는, 예를 들면, Enz등에 의해 IEEE Journal of Solid-State Circuits Vol. SC-22, No 3, June 1987 pp. 335-341에 간행된 "A CMOS Chopper Amplifier"에 설명되어 있다. 그러나, 이 경우에는 스파이크(spike)가 발생한다. 잔여 오프셋동안 스파이크의 영향을 제거하기 위해 필터 측정(filter measures)을 사용하려고 시도했다.
네거티브 피드백 루프(negative feedback loop)에 있는 부유 정전용량(stray capacitance)를 줄이기 위해 스위칭된 카패시터가 제공되는 초퍼 증폭기가 일본 특허 공개 JP 59-224906 A에 개시되어 있다.
또한 유사하게 카패시터에서 주기적인 스위칭과 전하 반전에 의해 유용 신호가 중첩되는 큰 진폭의 구형파 전압을 생성하는 증폭기 출력을 야기하게 하는 스위칭된 카패시터 회로가 알려져 있다.
이러한 회로의 결점은 증폭기 내에서 부유 정전용량 및 출력에서 로드 정전용량가 증폭기로부터의 입력 신호 뒤에 위치하게 되는 그 출력 신호를 야기한다는 점이다. 다수의 증폭기 스테이지가 직렬로 배열되는 경우 고주파수에서 일어나는 이들 위상 변화가 특히 불리하고 그 결과 증폭기 배열이 불안정할 수 있는데, 이들 위상 변화를 보상하기 위하여 고주파수에서 이득을 줄이는 주파수 보상 카패시터 "밀러 카패시터"를 사용하는 것이 잘 알려진 방법이다. 이 경우, 증폭기의 안정성은 이득 밴드폭 산물(gain-bandwidth product: GBW)를 줄임으로써 달성될 수 있다.
초핑된 증폭기 연산에서, 주파수 보상 카패시터가 초퍼 신호에서 모든 상태 변화에 대한 전하 반전을 겪을 필요가 있다. 이로 인해 민감한 측정 증폭기 및 주어진 아날로그 밴드폭 및 정확성에 의해 단지 낮은 초퍼 주파수만이 생성될 수 있는 결점을 갖는다. 낮은 초퍼 주파수 때문에 샘플링 증폭기 내에서 높은 신호 지연 시간 내에서 플리커(flicker) 효과에 따른 나쁜 잡음 특성이 나타난다.
비록 높은 초퍼 주파수를 가능하게 하는 가능한 한 넓은 밴드와 빠른 증폭기를 설계하더라도 비교적 높은 전력 손실과 비교적 넓은 양의 칩 면적이 요구되기 때문에 불리하게 된다. 또한 비교적 높은 이득 밴드폭 산물의 결과에 따라 비교적 높은 수준의 열적 손실이 발생하게 된다.
미국 특허 제 5,621,319호는 홀 센서를 사용하여 정상적으로 생성되는 방향성 오프셋 전압을 보상하기 위한 방법을 개시한다. 이 경우, 서로 수직으로 배열되는 여기 전류 공급용 두 개의 단자 쌍 사이에서 홀 센서로부터의 여기 전류가 주기적으로 스위칭되는 반면, 각각의 다른 단자 쌍에 대해 홀 전압이 검출될 수 있다. 홀 센서로부터의 초핑된 출력 신호가 증폭될 필요가 있으므로, 전술한 초퍼 증폭기와 유사한 문제가 발생하게 된다. 또한 초핑된 홀 원리에 따라, 증폭 변조된 신호가 예를 들어 집적을 매개로 증폭기 출력에서 정정 위상을 사용하여 복조되며, 오프셋 전압이 시간에 걸쳐 평균적으로 상당히 제거된다.
Peter Jan Adriaan Munter의 논문 "Spinning-current method for offset reduction in Silicon Hall plates" Delft UNiversity Press 1992, p12 은 초핑 모드에서 동작하는 홀 요소를 개시하며, 홀 요소에서 홀 센서는 주기적으로 상호변화하는 다수의 접속을 가지고, 여기 전류를 위한 단자쌍에 직각으로 배열되는 단자쌍에 대하여 홀 전압이 각각 검출될 수 있다.
전술한 모든 초퍼 증폭기는 낮은 초퍼 주파수에 대하여 그리고 또한 아날로그 밴드폭에 대하여 높은 이득 요소가 생성될 수 있는 통상적인 결점을 갖거나 또는 단지 낮은 이득 및 높은 전력 손실, 큰 칩 면적 요건 및 나쁜 잡음 특성을 구비하면서 비교적 높은 밴드폭이 생성될 수 있는 통상적인 결점을 갖는다.
본 발명은 주파수 보상 멀티스테이지 증폭기 배열 및 주파수 보상 증폭기 배열을 동작하는 방법에 관한 것이다.
본 발명은 도면을 참조하여 다수의 예시적인 실시예를 사용하여 상세하게 후술된다.
도 1은 초퍼 증폭기에 적용되는 제 1 예시적인 실시예를 도시한다.
도 2는 미분 경로 기법을 사용하는 도 1에 도시한 회로를 도시한다.
도 3은 도 2로부터 스위치의 활성화에 대한 시간 프로파일을 도시한다.
도 4는 홀 센서에 적용되는 도 2에 도시한 바와 같은 회로를 도시한다.
도 5는 도 4에서 스위칭 신호에 대한 시간 프로파일을 도시한다.
도 6은 스위칭된 카패시터 증폭기에 적용되는 스위칭 원리를 도시한다.
도 7은 CMOS 기법으로 스위칭된 보상 카패시터를 갖는 증폭기의 예시적인 실시예를 도시한다.
본 발명의 목적은 작은 칩 면적 요건, 낮은 전력 손실, 낮은 잡음 및 높은 수준의 정확도 및 안정성에 대해 큰 이득 밴드폭이 생성될 수 있는 주파수 보상 멀티스테이지 증폭기 배열을 제공하는 것이다. 본 발명의 또다른 목적은 주파수 보상 증폭기 배열을 동작하는 방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명에 따른 주파수 보상 멀티 스테이지 증폭기 배열은,
입력과 출력을 갖는 입력 증폭기 스테이지,
상기 입력 증폭기 스테이지의 상기 출력에 접속된 입력 및 출력을 갖는 출력 증폭기 스테이지,
상기 입력 증폭기 스테이지의 상기 입력에 접속되고, 상기 입력 증폭기 스테이지에 제 1 및 제 2 클록 위상으로 초핑된 유용 신호를 제공하는 변조기,
상기 제 1 클록 위상 동안에 상기 출력 증폭기 스테이지의 상기 입력과 상기 출력 사이에 전기적으로 활성화될 수 있는 제 1 밀러 보상 카패시터,
상기 제 2 클록 위상 동안에 상기 출력 증폭기 스테이지의 상기 입력과 상기 출력 사이에 전기적으로 활성화될 수 있는 제 2 밀러 보상 카패시터를 포함한다.
본 발명에 따라, 출력 스테이지 내의 증폭기를 위해 사용되는 밀러 보상 카패시터가 쌍으로 제공될 필요가 있으며, 따라서 초핑된 입력 신호가 제공될 때 제1 클럭 위상동안 제 1 카패시터가 활성화되고 제 2 클럭 위상 동안 제 2 카패시터가 활성화된다. 이로써 보상 카패시터에서 주기적인 전하 반전에 대한 필요성이 없어진다. 왜냐하면 단지 몇 개의 클럭 사이클이 경과한 후에 제 1 카패시터 및 제 2 카패시터가 충전되고, 추가 클럭 사이클 내에 제 1 카패시터 및 제 2 카패시터는 유용 신호에 기인하는 작은 전압 차이를 갖게 되는데, 작은 전압 차이는 초퍼 클럭 주파수에 기인하는 전압 차이와 비교하여 보다 느리고 보다 작은 진폭을 갖게 되기 때문이다.
그러므로 샘플 및 홀드 원리에 근거하여 동작하는 스위칭된 카패시터 필터와 비교하여 증폭기는 연속적인 시간 신호 공정을 가능하게 한다.
초퍼 증폭기에서 하이 임피던스의 구형파 함수가 그 상부에 중첩되는 유용 신호에 의해 제 1 및 제 2 클럭 위상이 달라지며, 따라서 제 1 클럭 위상 동안에 비반전된 형태로 유용 신호가 이용 가능하고 제 2 클럭 위상 동안에는 반전된 형태로 유용 신호가 이용 가능하다.
이와는 달리, 유용 신호가 초핑될 수 있어서, 한 클럭 위상 동안 변화되지 않는 유용 신호를 증폭기에 제공할 수 있고 또다른 클럭 위상 동안 오프셋 동등 신호를 증폭기에 제공할 수 있다.
본 발명의 원리는 주파수 보상 증폭기에서 밀러 또는 보상 카패시터에서 주기적인 전하 반전을 피하는 것이다.
그러므로 전술한 배열의 기본적인 장점은 증폭기를 디멘저닝(dimensioning)하는 경우 초퍼 클럭 주파수의 주파수 범위 내의 요건을 더 이상 고려할 필요가 없어지지만 대신에 증폭기를 설계하는 것은 대개 초퍼 주파수보다 훨씬 낮은 실질적인 유용 신호 밴드폭을 고려하는 것을 포함한다. 이 때문에 높은 수준의 정확도 및 낮은 잡음을 구비하면서 낮은 전력 손실 및 작은 칩 면적으로 증폭기가 생성될 수 있는데, 이에 반해 공지된 보상 카패시터 배열에서는 출력 신호의 과도 회복 시간이 예를 들어 다음과 같다.
출력 신호의 과도 회복 시간이 경과한 후에 출력 신호가 정상 상태 최종값과 단지 0.1% 만큼 달라지는데, 여기서 A는 피드백을 갖는 증폭기의 이득이고, GBW는 증폭기의 이득-밴드폭 산물(product)이다. 스위칭된 보상 카패시터의 공지된 원리에 따라, 이러한 과도 회복 시간이 대략 계수 10 만큼 작아진다. 각각의 유효한 보상 카패시터가 여전히 이전의 대응하는 클럭 위상으로부터 출력 전압을 저장하므로, 입력에서 증폭기는 전압에서의 훨씬 더 작은 변화에 반응할 필요가 있다. 그러므로, 증폭기가 보는 전압값에서의 변화는 단지 비교적 저주파수 유용 신호에 기인하는 작은 전압 변화이다. 이렇게 얻는 장점은 높은 이득에서 증폭기가 높은 정확도 요건을 갖는 경우에 특히 명확해진다.
주파수 보상 증폭기 배열은 두 개보다 큰 클럭 위상을 갖는다. 이로 인해 초핑된 모드에서 동작하는 홀 요소 뿐만 아니라 스피닝(spinning) 전류 원리의 기초에 따라 동작하는 홀 요소에 대해서도 본 발명에 따른 주파수 보상 증폭기 배열이 적당하게 된다.
변조기는 입력 체인지오버 스위치일 수 있다.
그러므로 고주파수에서 주파수 배열로부터의 불안정한 응답을 피할 필요가 있으므로 멀티스테이지 증폭기를 구비하는 경우 주파수 보상이 특히 중요하다. 왜냐하면 두 개의 직렬 접속된 증폭기를 구비하는 경우 입력 및 출력 사이의 위상 변화가 180에 이를 수 있기 때문이며, 이에 따라 정상적인 네가티브 피드백을 증폭기에 대한 포지티브 피드백으로 변화함으로써 불안정을 야기한다. 이를 회피하기 위해, 밀러 카패시터 또는 보상 카패시터를 사용한다. 이 경우, 예를 들어 다수의 증폭기 스테이지를 갖는 연산 증폭기 내에서 출력측 증폭기 스테이지 상에 주파수 보상이 제공된다.
본 발명의 바람직한 실시예에서, 복조기의 출력이 주파수 보상 증폭기에 접속된다. 복조기는 출력 체인지오버 스위치 또는 출력 샘플 스위치일 수 있다. 증폭된 유용 신호를 복조하기 위해, 복조기에 클럭 신호가 인가될 수 있으며, 클럭 신호는 변조기에 제공될 수 있는 클럭 신호 또는 변조기로부터 유도될 수 있는 클럭 신호에 대응한다.
본 발명에 따른 또다른 바람직한 실시예에서, 제 1 및 제 2 보상 카패시터의 정전용량값이 동일하다. 이로 인해 특히 단순하고 대칭적인 회로 설계가 가능해진다.
그러나 스위칭된 카패시터 증폭기에 본 원리를 적용하면, 두 클럭 위상에서 배열의 상이한 이득이 의미하는 것은 보상 카패시터가 비대칭 형태로 존재하는 것이 유리하다는 것이다.
본 발명에 따른 또다른 바람직한 실시예에서, 보상 카패시터를 스위칭하기 위해 체인지오버 스위치가 출력 증폭기 스테이지의 입력에 접속되고, 그 출력이 증폭기에 접속되는 카패시터에 접속된다. 이러한 체인지오버 스위치는 클럭 위상에 따라 제 1 또는 제 2 보상 카패시터를 교대로 접속한다. 보상 카패시터의 업스트림에 스위치를 배열하면, 증폭기 입력에 있는 설정된 전위 레벨 때문에 스위칭 트랜지스터가 보다 쉽게 생성될 수 있는 장점이 있다.
유용 신호가 예를 들어 공통 모드 간섭을 방지하기 위한 미분 경로 기법을 사용하여 라우팅되는 신호의 형태일 수 있다.
본 발명 원리를 구현하는 회로를 설계하는 경우, 모든 연산 상태에서 제 1 및 제 2 보상 카패시터의 동시적인 활성화를 방지할 필요가 있음을 명심해야 한다. 예를 들어, 보상 카패시터가 시간 지연을 갖고 턴온될 수 있고, 클럭 위상의 변화 전에 실제로 턴오프될 수 있어서, 스위칭 상태 사이에 어떠한 중첩도 결코 없다. 이 경우, 본 발명에 따른 바람직한 실시예에서, 증폭기의 입력에 접지되는 홀딩 카패시터가 제공될 수 있다.
변조된 신호의 제 1 및 제 2 클럭 위상이 홀 요소의 오프셋 전압 만큼 달라지는 초핑 모드에서 동작하는 홀 센서에 대해 본 발명이 유리하게 사용될 수 있다.
제 1 클럭 위상 동안 유용 신호가 증폭기에 공급되고 제 2 클럭 위상 동안 유용 신호의 공급이 방해되고 오프셋 동등물 신호가 공급되는 스위칭된 카패시터 증폭기 회로에 대해 본 발명이 사용될 수도 있다.
증폭기의 입력과 출력 사이에 보상 카패시터를 배열하는 대신에, 본 발명의 범위 내에는 스위칭된 카패시터 필터 내의 단일 스테이지 증폭기 배열이 트랜스임피던스(transimpedance) 증폭기일 수 있는 주파수 보상 증폭기의 출력에 접지되는 적어도 하나의 보상 카패시터를 갖는 것도 포함된다.
본 발명의 범위 내에는 또한 예를 들어 3 스테이지 또는 4 스테이지 증폭기인 멀티스테이지 증폭기에 대해 스위칭된 보상 카패시터를 제공하는 것도 포함된다. 이 경우, 단일 증폭기 스테이지의 입력과 출력 사이에 그리고/또는 멀티스테이지 증폭기 내의 다수의 증폭기 스테이지의 입력과 출력 사이에 보상 카패시터가 배열될 수 있다. 이와 유사하게 스위칭된 보상 카패시터와 고정된 보상 카패시터의 조합도 적절하다.
본 발명에 따른 목적을 달성하기 위해, 입력과 출력을 갖는 증폭기와 상기 증폭기의 상기 입력에 접속되는 변조기를 구비하는 주파수 보상 증폭기 배열을 동작시키는 방법은
상기 변조기에서 유용 신호가 변조되어 두 개의 주기적으로 연속적인 변조기 클럭 위상을 형성하는 단계,
제 1 보상 클럭 위상동안에 증폭기 입력 및 출력 사이에서 제 1 보상 카패시터가 활성화되는 단계,
제 2 보상 클럭 위상동안에 증폭기 입력 및 출력 사이에서 제 2 보상 카패시터가 활성화되는 단계를 포함하고,
상기 제 1 및 제 2 보상 클럭 위상 사이에 각각의 비중첩(no-overlap) 시간이 관측되고, 상기 비중첩 시간 동안에 상기 제 1 및 상기 제 2 보상 카패시터가 모두 접속되지 않는 것을 특징으로 한다.
증폭기 배열을 동작하기 위해 기술되는 타이밍도의 장점은 제 1 및 제 2 보상 카패시터가 증폭기 입력과 증폭기 출력 사이에서 동시에 활성화되지 않는다는 것이다.
본 발명에 따른 방법의 바람직한 일 실시예에서, 변조기 클럭 위상의 시작은 각각 제 1 및 제 2 보상 클럭 위상 사이의 비중첩 시간에 위치한다.
본 발명에 따른 방법의 또다른 바람직한 일 실시예에서, 증폭기의 다운스트림에 변조기가 위치함으로써, 복조기의 업스트림에 접속되는 기능적 유닛에서의 상태 변화가 복조기 클럭 위상 동안에 발생하지 않게 된다. 이로써 복조기 상에 유도될 수 있는 출력 신호 내의 스파이크를 상당히 피할 수 있다.
본 발명의 다른 특징은 후속하는 종속항에 기술되어 있다.
도 1은 연산 증폭기(OP1)를 도시하고 있는데, 그 출력에 주파수 보상 증폭기(V1)가 배열되고, 그 주파수 보상 증폭기의 업스트림에 또다른 증폭기(V2)가 접속된다. 연산 증폭기(OP1)의 출력측 마지막 증폭기 스테이지를 제공하는 상기 주파수 보상 증폭기(V1)의 입력 및 출력 사이에 보상 회로(CP1)가 배열되며, 보상 회로(CP1)는 서로 병렬로 배열되며 제 1 스위치(S1)를 사용하여 접속되거나 단락될 수 있도록 디자인된 제 1 보상 카패시터(C1) 및 제 2 보상 카패시터(C2)를 포함한다. 또다른 증폭기(V2)의 입력에는 유용 신호를 주기적으로 초핑하는 변조기(MOD1)가 접속되어, 입력에 제 1 클럭 위상 동안에는 비반전된 형태로 공급되고 제 2 클럭 위상 동안에는 반전된 형태로 공급될 수 있다. 주파수 보상 증폭기(V1)의 출력에는 복조기(DEM1)가 접속되며, 복조기는 변조기(MOD1)와 동일한 초퍼 클럭 신호에 의해 활성화되거나 변조기로부터 유도된 클럭 신호에 의해 활성화되어 변조 증폭된 유용 신호를 생성하는데, 변조 증폭된 유용 신호는 정정 위상으로 이용하여 주파수 보상 증폭기(V1)의 출력에서 생성되며, 그 출력은 제 1 클럭 위상 동안에 변화되지 않고 제 2 클럭 위상 동안에 반전된 형태가 된다. 변조기및 복조기를 활성화하기 위해 초퍼 클럭 신호로부터 유도되는 클럭 신호을 매개로 스위치(S1)가 활성화된다. 변조기 스위치, 복조기 스위치 및 보상 카패시터 스위치(S1)는 바람직하게는 CMOS 기법에서 아날로그 스위치 형태이다.
도 1에 도시한 초퍼 증폭기는 적절한 칩 영역 요구 및 높은 초퍼 주파수에 대한 낮은 전력 소비 및 심지어 큰 이득 요소에 대한 높은 정확도를 구비하고 생산될 수 있다.
도 2는 미분 경로 기법을 사용하여 라우팅된 다시 말해서 두 라인에 대한 유용 신호에 대한 실시예에서 연산 증폭기(OP2), 변조기(MOD2) 및 복조기(DEM2)를 도시하고 있다. 이 경우 변조기 스위치(SM1, SM2)를 사용하는 유용 신호의, 소스(Q1)에 의해 생성된, 교행(alternating) 요소의 극성을 전환함으로써 특별히 단순한 방법으로 변조기(MOD2) 내에서 유용 신호가 반전된다. 유용 신호는 소스(Q2)에 의해 표시된 공통 모드 전압을 갖는다. 주파수 보상 증폭기(V1)에 대해, 두 개의 미분 신호 라인이 각각 각각의 보상 네트워크(CP2)에 제공되고, 각각의 보상 네트워크(CP2)는 각각 제 1 보상 카패시터(C1, C1') 및 제 2 보상 카패시터(C2, C2')를 포함한다. 반전 증폭기 스테이지의 형태인 주파수 보상 증폭기(V1)의 입력에 접속되는 보상 스위치(S2, S2', S3, S3')를 사용하여 보상 카패시터(C1, C1', C2, C2')를 접속하거나 단락할 수 있다. 복조기(DEM)는 또한 증폭된 주파수 보상 유용 신호의 극성을 변화시키기 위해 복조기 스위치(SD1, SD2, SD3, SD4)를 갖는다. 또한 집적기(integrator: IR)가 복조기 스위치(SD1, SD2, SD3, SD4)의 다운스트림에 접속되고, 소스(Q1)에 의해 생성된 유용 신호로부터 오프셋 소스(Q2)에의해 생성된 오프셋 전압을 집적을 사용하여 제거한다. 리셋을 하기 위해 집적기(IR)은 리셋 입력(RS)을 갖는다. 스위치(SSH) 및 카패시터(CSH)를 갖는 샘플 및 홀드(sample-and-hold) 회로가 복조기(DEM2)의 출력에 접속된다.
도 2에 도시된 회로의 연산을 도 3에 도시된 바와 같이 스위치를 제어하는 신호에 대한 시간 프로파일을 사용하여 이해할 수 있다. 변조기 스위치(SM1, SM2)를 활성화시키기 위하여 변조기에 제공된 클럭 신호는 제 1 클럭 위상에서 하이 상태가 되고 제 2 클럭 위상에서 로우 상태가 된다. 제 1 클럭 위상 동안에는 보상 스위치(S2, S2')를 사용하여 제 1 보상 카패시터(C1, C1')가 접속될 수 있다. 변조기 클럭 신호와 비교되는 바와 같이, 스위치(S2, S2')의 턴온 시간이 지연되어, 스위치(S2, S2')가 늦게 턴온되고 빨리 턴오프된다. 변조기(MOD)에 대한 제 1 클럭 위상과 비교되는 바와 같이, 스위칭에 기인하는 전압 스파이크가 출력 신호에 대해 누화되지 않도록 하기 위해, 복조기 스위치(SD1, SD4)에 대한 클럭 신호로부터 도시된 바와 같이, 복조기(DEM)에 대한 제 1 클럭 위상이 한 번 더 짧아진다. 제 2 클럭 위상에서 제 2 보상 카패시터(C2, C2')가 직렬로 배열된 스위치(S3, S3')를 사용하여 접속되는 경우, 제 2 보상 카패시터에 대한 짧아진 접속 간격이 다시 명확하게 도시될 수 있다. 이로 인해 제 1 보상 카패시터(C1, C1')와 제 2 보상 카패시터(C2, C2')가 동시에 접속되지 않는 장점이 있다. 이 것은 보상 카패시터(C1, C1', C2, C2')에서 원하지 않는 전하 반전이 일어날 수 없음을 의미한다. 제 1 및 제 2 보상 카패시터에 대한 스위치의 클럭 신호 사이에 어떠한 중첩도 존재하지 않기 때문에 클럭 위상을 스위칭하거나 클럭 위상 사이에서 주파수 보상없이 증폭기(V1)가 단순하게 연산될 수 있게 된다. 스위칭 시간의 보상 없이 증폭기가 안정을 유지할 수 있기에 충분할 만큼 이러한 시간 간격이 짧게 선택될 필요가 있다. 이 것은 스위칭 시간이 10 나노초보다 짧아야 한다는 것을 의미한다. 변조기 스위치(SM1, SM2)에 의한 변조기(MOD)의 스위칭은 바람직하게는 주파수 보상 없이 증폭기가 연산되는 시간 간격 내에서 효력이 있다. 스위치(SM1, SM2)에 대한 스위칭 시간에 따라 변조기(MOD)에 대한 제 2 클럭 위상 동안에 반전 증폭된 유용 신호가 스위치(SD2, SD3)를 매개로 복조기(DEM) 내의 집적기에 패스된다. 회로에 대한 높은 수준의 대칭성을 달성하기 위하여 스위치(SD2, SD3)을 위한 턴온 시간은 바람직하게는 스위치(SD1, SD4)를 위한 턴온 시간과 동일하다. 변조기를 위한 잔여 제 2 클럭 위상에서, 집적기(IR) 내에 집적된 유용 신호가 클럭 주기당 한 번씩 스위치(SSH)를 사용하여 샘플링되고, 저장 카패시터(CSH) 상에 저장되며, 그런 다음 그 집적기(IR)의 리셋 입력에 신호(RS)를 인가함으로써 리셋된다. 복조기(DEM) 또는 집적기(IR)를 샘플링하고 리셋하는 요구조건은 변조기(MOD)에서 비대칭 듀티 사이클(duty cycle)을 설명한다.
도 4는 홀 센서(Hall sensor: HS)용 증폭기에 매칭되는 도 3에 도시된 회로를 도시한다. 이 경우 초핑 모드에서 연산되는 홀 센서는 변조기(MOD3)의 일부분이다. 홀 센서(HS)의 네 모서리에는 각각 단자가 배열되어 있는데, 여기 전류(exciter current)가 대각선 대향되는 단자 내로 공급되고, 홀 전압이 나머지 두 단자에서 검출되며, 그 반대도 가능하다. 단자 쌍의 스위칭, 다시 말해서 홀 요소(HS)의 초핑은 접지 소스(Q3, Q4)에 의해 표현되는 여기 전류를 클럭 위상에따라 하나의 대각선 단자 쌍 또는 나머지 대각선 단자 쌍에 공급하는 체인지오버(changeover) 스위치(SI, SO)를 매개로 구현가능하다. 이 경우, 여기 전류를 위한 체인지오버 스위치(SI, SO)는 각각 동시에 스위칭된다. 홀 전압은 샘플링 스위치(SM3, SM5 및 SM4, SM6)을 사용하여 샘플링된다. 도 3에 도시된 타이밍도와 비교하여 도 4에 도시된 회로를 설명하는 도 5에 도시된 타이밍도에서 알 수 있는 바와 같이, 도 2에 도시된 바와 같은 이상적인 신호 전압 소스에 대하여 홀 요소(HS)에서 과도 스위칭 공정이 사라지기 전에 각각의 시간 경과 주기에 의해 SI, SO의 스위칭이 뒤따른다. 집적된 멀티플라잉(multiplying) 센서 내에 제공되는 제어 루프 때문에, 10 나노초보다 긴 과도 회복 시간이 발생할 수 있다. 이들 과도 공정이 소멸되는 경우에만, 홀 전압이 연산 증폭기(OP3)에 접속될 수 있다. 과도 회복 시간동안에, 연산 증폭기(OP3)의 입력에서 홀딩 카패시터(CH, CH')를 매개로 이전 클럭 사이클로부터의 전위가 유지된다. 그러므로 연산 증폭기(OP3)는 홀 센서(HS)의 스위칭에 기인하는 과도 공정에 작용하지 않으며, 따라서 보상 카패시터(C1, C1' C2, C2') 내에서 방전 또는 전하 반전 공정을 피할 수 있다. 이들 과도 공정 또는 스위칭 반전이 소멸되는 경우, 가능한한 빨리 순차적으로, 제 2 보상 카패시터(C2, C2')에 대한 보상 스위치(S3, S3')가 하이 임피던스로 스위칭되고, 제 1 변조기 스위치(SM3, SM5)가 로우 임피던스로 스위칭되며, 제 1 보상 카패시터(C1, C1')에 대한 보상 스위치(S2, S2')가 로우 임피던스로 스위칭된다. 그런 다음 복조기 스위치(SD1, SD4)가 턴온된다. 스위치에 대한 상세한 신호 프로파일은 도 5에 도시되어 있다.
도 5에 따라, 유용 신호가 체인지오버 스위치(SI, SO)를 사용하여 교대로 발생하는 두 개의 주기적으로 연속적인 초퍼(chopper) 클럭 위상으로 분리된다. 변조기 스위치(SM3, SM5)를 매개로 생성될 수 있는 제 1 변조기 클럭 위상(ΦM1)은 제 1 초퍼 클럭 위상보다 짧으며, 특히 과도 동등 공정동안 기다리기 위해 제 1 변조기 클럭 위상의 시작이 초퍼 클럭 위상의 시작에 비해 지연된다. 유사하게 변조기 스위치(SM4, SM6)를 매개로 생성될 수 있는 제 2 변조기 클럭 위상(ΦM2)도 똑같이 제 2 초퍼 클럭 위상보다 짧다.
두 개의 보상 클럭 위상(ΦC1, ΦC2)이 제공되는데, 제 1 및 제 2 보상 카패시터(C1, C2)가 동시에 활성화되지 않도록 하기 위해 두 개의 보상 클럭 위상(ΦC1, ΦC2) 사이에 각각의 비중첩 시간이 주어진다. 변조기 클럭 위상(ΦM1, ΦM2)의 시작은 각각 비중첩 시간 내에 위치한다.
두 개의 변조기 클럭 위상(ΦD1, ΦD2)은 각각 각각의 보상 클럭 위상(ΦC1, ΦC2)의 시작 직후에 시작되고, 각각의 변조기 클럭 위상(ΦM1, ΦM2)의 종료 직전에 종료한다.
도 5에 도시한 타이밍 다이어그램에서 알 수 있는 바와 같이, 스위칭 공정에 기인하는 스파이크(spike)가 증폭기 배열의 출력에서 일어나지도 않고 보상 카패시터(C1, C2) 상에 저장된 각각의 전위를 방해하지도 않게 된다.
스위치(SSH) 및 카패시터(CSH) 또는 리셋 입력(RS)을 사용하여 집적기(IR) 내에서 집적값을 샘플링 및 리셋하는 것은 도 2 및 도 3에 이미 기술된 바와 같이 달성된다. 결과적으로 초핑된 홀 센서 내에서 오프셋 전압의 장점이, 증폭기 회로에서 적은 면적 요건에 대한 높은 초퍼 클럭율, 높은 수준의 정확도 및 낮은 전력 손실를 달성하는 기회와 결합된다.
도 5에 도시된 타이밍도에 따라 도 4에 도시된 회로는 또한 도입부에서 언급된 스피닝(spinning) 전류 홀 원리에 자연스럽게 적용될 수 있는데, 스피닝 전류 홀 원리에서 여기 전류 소스가 홀 센서 상의 다수의 컨택트 쌍에 주기적으로 접속되어, 클럭 주기가 적절한 다수의 클럭 위상으로 분리된다. 이 경우, 홀 전압의 오프셋 성분이 방향성(directional)이다. 따라서, 모든 통상적인 보상 카패시터가 다수의 스위칭 보상 카패시터로 대체될 필요가 있는데, 이에 따라 모든 클럭 위상이 순차적으로 별개의 보상 카패시터에 할당되며, 별개의 보상 카패시터는 각각 클럭 위상의 리셋 동안에 그 전하가 변화되지 않아 전하 반전을 피하게 되고 증폭기 배열에 대한 과도 회복시간을 줄일 수 있게 된다.
도 6은 전술한 원리가 스위칭된 카패시터 증폭기(SC)에 적용되는 예시적인 실시예를 도시한다. 이 경우, 제 1 스위칭된 카패시터 정전용량(CA)가 변조기(MOD4)의 스위치(SC1)를 매개로 충전되고, 그런 다음 제 1 카패시터(CA)는 제 2 스위칭된 카패시터 정전용량(CB)의 전하와 반대되는 전하는 갖는다. 마지막으로 스위칭된 카패시터 정전용량(CA, CB)를 방전할 목적으로, 추가적인 스위치(SC2, SC3)가 제공된다. 제 1 스위칭된 카패시터 스위치(SC1)를 위해 스위칭 클럭 신호로부터 유도된 클럭 신호를 사용하여 복조기(DEM4) 내의 제 4 스위칭된 카패시터 스위치(SC4)를 동작시킨다. 도 6에 도시된 회로에서도, 스위칭된 카패시터 증폭기(SC)가 초핑된 입력 신호를 증폭함으로써, 클럭 위상에 따라 서로 스위칭될 수 있는 보상 카패시터(C1, C2) 및 체인지오버 스위치(S1)를 포함하는 보상 회로(CP)가 유리하게 사용된다.
도 6에 대한 대안적인 실시예에서, 도 6에 도시된 복조기(DEM4)를 제거할 수도 있다.
마지막으로 도 7은 두 개의 CMOS 트랜지스터(T1, T2)를 사용하여 생성되는 반전 주파수 보상 증폭기(V1)에 대한 예시적인 실시예와 보상 카패시터(C1, C2) 및 MOS 스위치(S2, S3)를 포함하는 보상 회로(CP)의 구현을 도시한다. 이 경우, 보상 스위치(S2, S3)의 입력은 전압 레벨이 설정된 증폭기(V1)에 직접 접속됨으로써 스위치(S2, S3)가 단순한 방식으로 생성될 수 있는 것이 유리하다. 증폭기(V1)는 공급 전위(VV) 및 기준 접지 전위에 접속된다. 단순한 경우에 주파수 보상 증폭기(V1)는 두 개의 CMOS 트랜지스터(T1, T2)를 갖는데, 공급 전위에 직접 접속된 트랜지스터(T2)는 그 게이트 상에 바이어스 설정을 가능하게 하고, 기준 접지 전위에 접속된 트랜지스터(T1)의 게이트는 주파수 보상 증폭기(V1)의 업스트림에 접속되는 또다른 트랜지스터(V2)의 출력에 접속된다. 제 1 증폭기(V1)에서 두 개의 트랜지스터는 각각의 로드 접속을 매개로 서로 접속되는데, 두 클럭 위상 동안에 스위치(SS1, SS2) 및 카패시터(SH1, SH2)를 매개로 형성된 각각의 샘플 및 홀드 회로가 제공된다.

Claims (14)

  1. 입력과 출력을 갖는 입력 증폭기 스테이지(V2),
    상기 입력 증폭기 스테이지(V2)의 상기 출력에 접속된 입력을 갖고 출력을 갖는 출력 증폭기 스테이지(V1),
    상기 입력 증폭기 스테이지(V2)의 상기 입력에 접속되고, 상기 입력 증폭기 스테이지(V2)에 제 1 및 제 2 클록 위상으로 초핑된 유용 신호를 제공하는 변조기(MOD1),
    상기 제 1 클록 위상 동안 상기 출력 증폭기 스테이지(V1)의 상기 입력과 상기 출력 사이에 전기적으로 활성화될 수 있는 제 1 밀러 보상 카패시터(C1),
    상기 제 2 클록 위상 동안 상기 출력 증폭기 스테이지(V1)의 상기 입력과 상기 출력 사이에 전기적으로 활성화될 수 있는 제 2 밀러 보상 카패시터(C2)를 포함하는
    주파수 보상 멀티스테이지 증폭기 배열.
  2. 제 1 항에 있어서,
    복조기(DEM1)가 상기 출력 증폭기 스테이지(V1)의 상기 출력에 접속되고, 상기 증폭 유용 신호를 복조하는 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 상기 제 2 밀러 보상 카패시터(C1, C2)의 상기 정전용량 값이 동일한 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 밀러 보상 카패시터(C1, C2)를 스위칭하기 위해, 상기 제 1 출력 증폭기 스테이지(V1)의 상기 입력에 접속되고, 상기 제 1 출력 증폭기 스테이지(V1)의 상기 입력을 상기 제 1 밀러 보상 카패시터(C1) 또는 상기 제 2 밀러 보상 카패시터(C2)에 접속하는 체인지오버 스위치(S1)를 제공하는 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  5. 제 4 항에 있어서,
    상기 밀러 보상 카패시터(C1, C2)를 스위칭하는 상기 스위치(S1)가 CMOS 트랜지스터를 갖는 아날로그 회로 기법을 사용하여 디자인되는 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 유용 신호가 미분 신호인 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  7. 제 6 항에 있어서,
    변조기(MOD3)와 입력 증폭기 스테이지(V2) 사이에 상기 미분 신호를 수송하기 위한 신호 라인용 홀딩(holding) 카패시터(CH, CH')가 각각 접지된 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 변조기가 초핑 모드에서 동작되는 홀(Hall) 센서(HS)인 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  9. 제 8 항에 있어서,
    상기 변조기(DEM1)가 상기 증폭기 유용 신호를 집적하는 집적기(integrator: IR)을 구비하는 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 주파수 보상 증폭기(V1)가 스위칭된 카패시터 증폭기(SC)인 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    적어도 하나의 보상 카패시터가 상기 주파수 보상 증폭기(V1, V2)의 상기 출력에 접지되는 것을 특징으로 하는
    주파수 보상 멀티스테이지 증폭기 배열.
  12. 입력과 출력을 갖는 증폭기(V1)와 상기 증폭기(V1)의 상기 입력에 커플링되는 변조기(MOD1)를 구비하는 주파수 보상 증폭기 배열을 동작시키는 방법에 있어서,
    상기 변조기에서 유용 신호가 변조되어 두 개의 주기적으로 연속적인 변조기 클럭 위상(ΦM1, ΦM2)을 형성하는 단계,
    제 1 보상 클럭 위상(ΦC1)동안에 증폭기 입력 및 출력 사이에서 제 1 보상 카패시터(C1)가 활성화되는 단계,
    제 2 보상 클럭 위상(ΦC1)동안에 증폭기 입력 및 출력 사이에서 제 2 보상 카패시터(C2)가 활성화되는 단계를 포함하고,
    상기 제 1 및 제 2 보상 클럭 위상(ΦC1, ΦC2) 사이에 각각의 비중첩(no-overlap) 시간이 관측되고, 상기 비중첩 시간동안에 상기 제 1 및 상기 제 2 보상 카패시터가 모두 접속되지 않는 것을 특징으로 하는
    주파수 보상 증폭기 배열의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 변조기 클럭 위상(ΦM1)의 시작이 상기 제 2 및 제 1 보상 클럭 위상(ΦC2, ΦC1) 사이의 상기 비중첩 시간에 위치하고, 상기 제 2 변조기 클럭 위상(ΦM2)의 시작이 상기 제 1 및 제 2 보상 클럭 위상 (ΦC1, ΦC2) 사이의 상기 비중첩 시간에 위치하는 것을 특징으로 하는
    주파수 보상 증폭기 배열의 동작 방법.
  14. 제 13 항에 있어서,
    상기 주파수 보상 증폭기(V1)의 다운스트림에 접속된 복조기(DEM1)가 상기 증폭된 유용 신호를 복조하여, 그 출력에서 상기 증폭된 유용 신호가 제 1 복조기 클럭 위상(ΦD1) 동안에는 변화되지 않고 유도되고, 제 2 복조기 클럭 위상(ΦD2) 동안에는 반전된 형태로 유도되며,
    상기 제 1 복조기 클럭 위상 (ΦD1)이 상기 제 1 보상 클럭 위상(ΦC1)의 상기 시작 이후에 시작하고 상기 제 1 변조기 클럭 위상 (ΦM1)의 상기 종료 이전에 종료되고,
    상기 제 2 복조기 클럭 위상 (ΦD2)이 상기 제 2 보상 클럭 위상(ΦC2)의 상기 시작 이후에 시작하고 상기 제 2 변조기 클럭 위상 (ΦM2)의 상기 종료 이전에 종료되는 것을 특징으로 하는
    주파수 보상 증폭기 배열의 동작 방법.
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