WO2001078125A1 - Procede de production de tranches de semi-conducteur et tranches ainsi obtenues - Google Patents

Procede de production de tranches de semi-conducteur et tranches ainsi obtenues Download PDF

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WO2001078125A1
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Junichi Ueno
Hisashi Masumura
Hiromasa Hashimoto
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Shin-Etsu Handotai Co.,Ltd.
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Definitions

  • the present invention effectively reduces irregularities having a relatively long wavelength of 0.5 mm or more remaining on the surface of a semiconductor wafer, for example, a silicon wafer (sometimes referred to simply as a wafer) after the primary polishing step.
  • the present invention relates to a method of manufacturing a semiconductor wafer and a semiconductor wafer capable of improving the flatness. Background art
  • polishers for film polishing are increasing even at the device manufacturer's site to improve the uniformity of film thickness and the flatness of the film surface after film deposition even during the device fabrication process. I have.
  • the wavelength exceeds 0.5 mm on the surface of the wafer W before the film F is applied, and the P-V value (the width from the peak to the valley bottom: Peaktovalle) is compared. If there are irregularities (approximately 0.1 ⁇ m), the thickness of the film F is about 0.2 ⁇ m, so the flatness of the surface of the film F is improved by polishing. The uniformity of the film thickness is greatly affected by the unevenness of the wafer surface.
  • a conventional semiconductor wafer for example, a silicon wafer manufacturing process includes a slicing step 10, a chamfering step 12, a lapping step 14, an etching step 16, a polishing step 18, and a cleaning step. It is composed of 20 steps.
  • polishing of wafer W is performed using polishing apparatus A as shown in FIG.
  • the polishing apparatus A has a polishing platen 30 that can be rotated at a predetermined rotation speed by a rotating shaft 37.
  • a polishing cloth P is stuck on the upper surface of the polishing table 30.
  • Reference numeral 33 denotes a work holding plate which is rotated by a rotary shaft 38 via an upper load 35.
  • One or more sheets of W-18 are pressed against the surface of the polishing pad P while being held on the lower surface of the work holding plate 33 by means of bonding or the like, and at the same time, an abrasive supply device (not shown)
  • the abrasive solution (slurry) 39 is supplied onto the polishing pad P at a predetermined flow rate through the abrasive supply pipe 34, and the polishing surface of the wafer W is polished through the abrasive solution 19.
  • the wafer W is polished by being rubbed against the surface of the polishing cloth P.
  • the number of polishing steps in this polishing step 18 usually employs a plurality of steps of rough polishing for flattening and finish polishing for the purpose of improving surface roughness and removing polishing scratches.
  • the primary polishing step 18a using a relatively hard polishing cloth for the purpose of high flatness of the silicon wafer 18 and the surface roughness 18 generated in the primary polishing step are shown.
  • Use a polishing cloth that is softer than the polishing cloth used in the primary polishing step 18a to remove distortion, fogging, secondary polishing step 18b, and final polishing step 18c An example of three-step polishing is shown.
  • a relatively hard material obtained by impregnating a non-woven fabric such as urethane foam-polyester with urethane resin In general, a suede-type polishing cloth in which urethane resin is foamed on a non-woven fabric base cloth is used for finish polishing.
  • the polishing agent one obtained by dispersing a calcined silica / colloidal silicide force or the like in an alkaline solution is mainly used.
  • the polishing allowance in each polishing step 18a to 18c is 5m or more in the primary polishing step 18a, 0.1m or more in the secondary polishing step 18b, and the final polishing step 18c. 0.0 1 ⁇ m or more.
  • the problematic irregularities with a wavelength of 0.5 mm or more are determined in the first polishing step 18a using the hardest polishing cloth (Fig. 9, Fig. 10 and Fig. 11).
  • FIGS. 9 and 11 show the change of the wafer surface state in each polishing step
  • FIG. 10 shows the polishing cloth, particularly the polishing cloth used for the primary polishing. This schematically shows the effect of undulation on the shape of the wafer (transfer).
  • the above unevenness cannot be sufficiently corrected because the polishing allowance is very small and the polishing cloth used is soft.
  • the period after primary polishing has a period of 0.5 mm or more, for example, 0.5 mm or more; Relatively large unevenness with a V value of several tens to several hundreds nm and a period of 0.5 mm or less, for example, a fine particle with a P-V value of several tens to hundreds nm, for example, about 0.1 to 0.10 mm Kana irregularities are in a synthesized state.
  • B In the secondary polishing after ⁇ We one tooth W 2, a relatively fine concavo-convex cycle, for example, P- V value of unevenness of 0. 0 1 ⁇ 0.
  • the hardness of the polishing cloth to be used is the hardest in the primary polishing, and polishing is performed using a polishing cloth with a gradually lower hardness.
  • irregularities having a wavelength of 0.5 mm or more are used as described above. There was a problem that it could not be fixed. Disclosure of the invention
  • the conventional polishing process is performed, and as described above, relatively long-wavelength irregularities remain as they are.
  • the existence of this unevenness is determined by dividing the plane within a specific area, for example, an area of 0.5 mm square, and checking the PV value of each area. It can be confirmed by evaluating how much it occupies in one plane.
  • the PV value was up to about 20 nm.
  • the existence of a PV value of about 20 nm has also become a problem, and improvement of these is required.
  • the present invention provides a semiconductor wafer that can effectively reduce unevenness having a wavelength of 0.5 mm or more remaining on the surface of the semiconductor wafer after the primary polishing step and can manufacture a semiconductor wafer with improved flatness.
  • An object of the present invention is to provide a wafer manufacturing method and a semiconductor wafer.
  • the inventor of the present invention eagerly studied to newly develop a polishing process for improving the above-mentioned unevenness, and found that a polishing cloth having higher hardness and a more uniform hardness than the polishing cloth of the first polishing was used. Clog by polishing about 0.3 to 3 ⁇ m
  • the present inventors have obtained a novel finding that a wafer having a small flatness and a good flatness can be obtained without causing rounding.
  • the subsequent polishing will be performed as before, for example, by performing the same secondary polishing and finish polishing as before to improve unevenness with a wavelength of 0.5 mm or less, and eliminate fog. It has been found that a wafer can be obtained, and the present invention has been completed.
  • a method for manufacturing a semiconductor device includes a plurality of polishing steps such as a primary polishing step and a final polishing step, and the primary polishing step is performed after the primary polishing step. And a correction polishing step using a polishing cloth harder than the polishing cloth used in the step (c).
  • the hardness of the polishing cloth used in the primary polishing step is A sker-C hardness of 73 to 86, and the hardness of the polishing cloth used in the modified polishing step is A sker-C hardness of 80 to 98.
  • Asker-C hardness is a value measured with an A-type force-rubber hardness tester C, a type of spring hardness tester.
  • Polishing can be performed so that irregularities having a wavelength of 0.5 mm or more remaining on the surface of the semiconductor layer 8 after the completion of the primary polishing step are reduced in the modified polishing step.
  • the surface of the polishing cloth in contact with the wafer has a high hardness.
  • a polishing cloth of a type in which a urethane resin is impregnated into a polyester nonwoven fabric used for conventional primary polishing, and a polishing cloth in which a greater amount of urethane resin is impregnated to increase the surface hardness A chemically reactive foam, for example, a polishing cloth made of a urethane resin, particularly a polishing cloth made of a non-foamed polyurethane resin having small air bubbles, is preferred from the viewpoint of hardness.
  • the polishing cloth is not particularly limited, but is preferably a high-hardness polishing cloth having a uniform hardness in the polishing cloth surface and less occurrence of scratches.
  • the method of the present invention is applied to a plurality of polishing steps. Among them, the modified polishing step is performed after the primary polishing step in the three-step polishing step of the primary polishing step, the secondary polishing step, and the finish polishing step.
  • the configuration is most effective, but it is also possible to replace the secondary polishing step with the modified polishing step as necessary.
  • the primary polishing in the present invention is a polishing process using a relatively hard polishing cloth for the purpose of high flatness of the silicon layer 8.
  • the primary polishing is performed in a single step, it is, of course, performed in a plurality of steps. This also includes the case where it is performed separately.
  • the semiconductor wafer surface of the present invention is evaluated with a 0.5 mm square area, the semiconductor wafer surface in an area having a PV value of 15 nm or more is obtained.
  • the occupation ratio in the substrate is less than 0.01%, and when the surface of the semiconductor substrate is evaluated in an area of 2.0 mm square, the P-V value is 20 nm or more. It is preferable that the occupancy of the area on the wafer surface is less than 0, 15%.
  • the occupancy of the area having a PV value of 50 nm or more in the wafer surface is less than 0.15%. Is more preferred.
  • the greatest feature of the method of the present invention is that a polishing step for reducing irregularities having a wavelength of 0.5 mm or more after the primary polishing step, that is, a modified polishing step, is newly added.
  • a polishing cloth made of non-foamed polyurethane resin that is harder than the polishing cloth used in the primary polishing process for example, in the next modified polishing process, the surface of the polishing cloth with a wavelength of 0.5 mm or more can be used. Irregularities are reduced, and irregularities having a wavelength of 0.5 mm or more on the wafer surface before or in the primary polishing step can be improved.
  • the polishing cloth used in the correction polishing process must be hard type.
  • the sag on the periphery of the ⁇ A8, which depends on the polishing allowance, is reduced, and polishing with improved flatness can be performed.
  • the conventional polishing method has no irregularities of 20 nm or more
  • the method of the present invention has no irregularities of 16 nm or more. It was also confirmed that the flatness was improved by introducing a high-hardness polishing cloth.
  • FIG. 1 is a flowchart showing an example of a process sequence of a method of manufacturing a semiconductor device according to the present invention.
  • FIG. 2 is an explanatory diagram showing a change in the wafer surface state in the polishing step of the method of the present invention.
  • FIG. 3 is an explanatory view showing an example of the modified polishing step in the method of the present invention.
  • FIG. 4 is an explanatory view showing another example of the modified polishing step in the method of the present invention.
  • FIG. 5 is a graph showing the relationship between the PV value and the occupancy within a wafer surface of 10.0 mm square in Example 1 and Comparative Example 1.
  • FIG. 6 is a graph showing the relationship between the PV value and the occupancy in the wafer surface 2. O mm square in Example 1 and Comparative Example 1.
  • FIG. 7 is a graph showing the relationship between the PV value and the occupancy within the 0.5 mm square of the ⁇ ⁇ 18 surface in Example 1 and Comparative Example 1.
  • FIG. 8 is a flowchart illustrating an example of a process sequence of a conventional method for manufacturing a semiconductor wafer.
  • FIG. 9 is an explanatory diagram showing a change in the surface state of the PA8 in a conventional polishing process.
  • FIG. 10 is an explanatory diagram schematically showing the polishing state of the wafer in the primary polishing step.
  • FIG. 11 is an explanatory view schematically showing surface states of the wafer after primary polishing and the wafer after finish polishing in conventional polishing.
  • FIG. 12 is an explanatory view schematically showing the state of the film on the wafer surface in the film polishing, wherein (a) shows the state before polishing and (b) shows the state after polishing, respectively.
  • FIG. 3 is a side view showing the structure of the polishing apparatus. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIGS. 1 to 4 in the accompanying drawings, but these embodiments are exemplarily shown, and various modifications can be made without departing from the technical idea of the present invention. Needless to say.
  • the method of manufacturing a semiconductor wafer according to the present invention comprises a slicing step 10, a chamfering step 12, a rubbing step 14, an etching step 16 and a polishing step in substantially the same manner as the conventional method shown in FIG. It comprises a process 19 and a washing process 20.
  • the method of the present invention is different from the conventional method in that a polishing step 19 unique to the present invention is newly provided instead of the conventional polishing step 18.
  • a modified polishing step 19a is newly added after the conventional primary polishing step 18a.
  • a secondary polishing step 18b and a final polishing step 18c may be performed as in the conventional case.
  • the feature of the modified polishing step 19a newly adopted in the method of the present invention resides in that a polishing cloth harder than the polishing cloth used in the primary polishing step 18a is used.
  • the difference in hardness between the polishing cloth for the primary polishing and the polishing cloth for the modified polishing is not particularly limited as long as the latter is harder than the former, and the latter is 10 to 40% higher than the former. Hard ones are effective. More specifically, the hardness of the polishing cloth used in the first polishing step 18a is usually A sker-C hardness of 73 to 86 and a compressibility of 2 to 5%. 1 9a smell
  • the hardness of the polishing cloth used is preferably an Asker-C hardness of 80 to 98 and a compressibility of 0.5 to 2%.
  • the polishing amount of the modified polishing may be appropriately determined according to the state of the unevenness after the primary polishing.
  • the amount of polishing performed by the modified polishing may be set to about 0.3 to 3 ⁇ m with almost no influence on the polishing amount (removal allowance) of the primary polishing. This is because the P-V value of the irregularities with a period of 0.5 ⁇ m or more is about several hundred nm, and can be almost corrected by polishing at 0.3 / m or more.
  • the modified polishing uses a relatively hard polishing cloth, which tends to cause clogging of the polishing cloth and shorten the life of the polishing cloth. .
  • polishing amount it is preferable to suppress the polishing amount to about 3 ⁇ m. More preferably, if polishing is performed in the range of 0.5 to 2 / m, unevenness having a relatively long wavelength and a large PV value remaining after the first polishing can be completely removed, and the life of the polishing cloth is improved. It is suitable.
  • the period is 0.5 mm or more, for example, 0.5 mm or more: about 0 mm and the PV value is several tens.
  • Relatively large irregularities of up to several hundred nm and fine irregularities with a period of 0.5 mm or less, for example, about 0.01 to 0.10 mm and a PV value of about tens to hundreds of nm are synthesized. It is in a state of being left.
  • the wafer W S2 after the secondary polishing has irregularities with a period of 0.01 to 0.10 mm.
  • the wafer W S3 after final polishing has a further improved P—V value of irregularities having a period of from 0 ° to 0.10 mm at 20 nm. It has been improved as follows.
  • a nonwoven fabric impregnated with a large amount of synthetic resin for example, a polyester nonwoven fabric impregnated with a large amount of urethane resin is used. It is preferable to use a foamed one or, as shown in FIG. 4, a chemically-reacted foam, for example, a foam made of a non-foamed urethane resin having almost no foaming.
  • the secondary polishing step 18b is performed.
  • the secondary polishing step 18b can be replaced with the modified polishing step 19b, the secondary polishing step 18b is performed. It is also possible to omit 18 b.
  • the semiconductor wafer of the present invention is obtained by polishing by the above-described polishing method of the present invention, and has significantly reduced irregularities having a wavelength of 0.5 mm or more as compared with the related art.
  • the characteristic configuration of the semiconductor wafer of the present invention is, as will be described in the later-described embodiments, the P-V value and the wafer within an area of a predetermined size angle on the wafer surface. It is clearly defined as follows in relation to the occupancy in the eighteenth plane.
  • the semiconductor wafer of the present invention when evaluated on a wafer surface in an area of 0.5 mm square, the area having a PV value of 15 nm or more in the wafer octagon is used.
  • the occupancy is less than 0.01%, in other words, substantially zero.
  • the occupancy of the area having a PV value of 20 nm or more in the wafer plane is less than 0.15%. Is preferred. Furthermore, when the wafer surface was evaluated in an area of 10.0 mm square, the occupancy of the area having a PV value of 50 nm or more in the wafer surface was 0.15. % Is more preferable. (Example)
  • sample wafer a wafer obtained by slicing an ingot having a diameter of 200 mm, chamfering, rubbing, and etching was used.
  • Polishing process primary polishing ⁇ modified polishing ⁇ secondary polishing ⁇ finish polishing
  • Abrasive cloth Polyester non-woven fabric impregnated with urethane resin, Asker—C hardness 88, compression ratio 3.7%
  • Circumferential speed 20 to 30 m / min
  • Abrasive cloth Non-foamed urethane resin product A sker — C hardness 80-98, compression ratio 0.5-2%
  • Circumferential speed 40 to 45 m / min
  • Polishing allowance 1 to: L. 5 ⁇ m Polishing conditions for secondary polishing
  • Abrasive cloth Polyester nonwoven fabric impregnated with urethane resin, Asker-C hardness 50 ⁇ 70, compressibility 5 ⁇ ; I 5%
  • Circumferential speed 30 to 35 m / min
  • Polishing allowance 0.5-: I // m
  • Abrasive cloth suede product, Asker-C hardness 55 ⁇ 65, compressibility 3 ⁇ 7%
  • Slurry colloidal sili force
  • Circumferential speed 35 to 40 m / min
  • Polishing was performed under the above polishing conditions. Polishing was performed by a batch type, using a water-applied polishing apparatus using a template assembly in which a blank for preventing wafer jumping out was attached to a backing film having a compression ratio of 2 to 25%.
  • the sample wafer was polished under the above polishing conditions. With respect to the polished No. 18, the PV value on the wafer surface was confirmed. Confirm the case where the inside of the plane is divided into 10 mm square, 2 mm square and 0.5 mm square, calculate the PV value for each area, and determine the specific PV value. The occupancy rate was confirmed as to what percentage of the entire area of Eha Co., Ltd. As a measuring device, WISCR-83 (manufactured by ADE) was used.
  • Figure 5 shows the results for each 10 mm square area
  • Figure 6 shows the results for each 2 mm square area
  • Figure 7 shows the results for each 0.5 mm square area. Show.
  • the sample A wafer was polished by the same conditions as in Example 1 except that the modified polishing was not performed, that is, by the conventional polishing method.
  • the PV values of the polished wafers were measured in the same manner as in Example 1, and the results are shown in FIGS.
  • Figure 5 shows the results of confirming the P-V value from 4 O nm to 90 nm at intervals of 1 O nm, separated by an area of 10 mm square.
  • the P—V value was confirmed up to about 80 nm, and in the case of 50 nm, 0.5% or more existed. No V value of more than 70 nm was observed, and the ratio of 5 O nm was improved to about 0.1%.
  • Figure 6 shows the result of confirming the PV values from 151111 to 4111111 at 5 nm intervals, separated by a 2 mm square area.
  • the P—V value was confirmed up to about 35 nm in Comparative Example 1, and 2.0% or more existed at 2 O nm. No value of 25 nm or more was observed, and the ratio of 2 O nm was significantly improved to about 0.01%.
  • Fig. 7 shows the result of confirming the value of 151-111 to 2101 m at intervals of 1 nm by dividing the area by 0.5 mm square.
  • Comparative Example 1 15 ⁇ !
  • the P-V value in this range was hardly confirmed, and it can be seen that the value was greatly improved.
  • the present invention improves the PV value of unevenness having a period of 0.5 mm or more.
  • Example 1 with respect to flatness, all wafers polished with SFQR and Site Frontal-s Quares Rane (cell size: 26 x 33 mm) were used. zm or less. In Comparative Example 1, it was present up to about 0.20 ⁇ m. When evaluated by SBIR (Site Back-side I deal Rane) (cell size: 26 x 33 mm), the value was 0.40 ⁇ m or less in Example 1 and 0.4 or less in Comparative Example. It was up to 5 ⁇ m, and it was confirmed that the flatness was also improved by the polishing method of the present invention. Industrial applicability
  • unevenness having a wavelength of 0.5 mm or more remaining on the surface of the wafer after the primary polishing correction can be effectively reduced, and only the flatness can be improved. It is possible to manufacture wafers with no defects, so it is possible to supply high flatness and low surface roughness, and the residual film is removed by the film polishing process performed by the device manufacturer. Non-uniform thickness is eliminated.

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Description

明 細 半導体ゥェ一八の製造方法及び半導体ゥエーハ 技術分野
本発明は、 1次研磨工程終了後に半導体ゥェ一ハ、 例えばシリコンゥ エーハ （単にゥエーハということがある） の表面に残留する 0. 5 mm 以上の比較的長波長の凹凸を効果的に低減することができかつ平坦度の 向上を行うことのできる半導体ゥエーハの製造方法及び半導体ゥエーハ に関する。 背景技術
デバイスの高集積化が進み、 デバイス作成工程内でも膜付け後に膜厚 の均一性、 膜表面の平坦性を向上させるため、 デバイスメーカ一サイ ド でも膜研磨のための研磨機の使用が増えている。
しかしながら、 図 1 2に示すように、 膜 Fを付ける前のゥェ一ハ Wの 表面に波長が 0. 5 mmを越し P— V値 （凹凸の山頂から谷底の幅 ： P e a k t o v a l l e ) が比較的大きい （ 0. l〃m程度） 凹凸 が存在すると、 膜 Fの厚さが 0. 2〃m程度であるため、 研磨により膜 Fの表面の平坦性は向上するが、 研磨加工後の残膜厚の均一性はゥェ一 ハ Wの表面の凹凸に大きな影響を受ける。
従って、 ゥヱーハ作成工程ではデバイス工程での歩留ま りを向上させ るため、 上記したゥェ一ハ W表面の凹凸を小さ くする必要がある。 しか しながら、 現実にはゥエーハ Wの表面には 0. 5 mm以上の比較的長波 長の凹凸が残留していることが多く、 デバイスメーカ一サイ ドで行って いる膜研磨工程での残留膜厚の不均一化という問題が生じてしまう可能 性が高い。
従来の半導体ゥェ一ハ、 例えばシリコンゥエーハの製造プロセスは、 図 8に示すごとく、 スライス工程 1 0、 面取り工程 1 2、 ラッピングェ 程 1 4、 エッチング工程 1 6、 研磨工程 1 8及び洗浄工程 2 0によって 構成されている。
この研磨工程 1 8においては、 図 1 3に示したような研磨装置 Aを用 いてゥヱーハ Wの研磨が行われる。 該研磨装置 Aは回転軸 3 7によ り所 定の回転速度で回転せしめられる研磨定盤 3 0を有している。 該研磨定 盤 3 0の上面には研磨布 Pが貼設されている。 3 3はワーク保持盤で上 部荷重 3 5を介して回転シャフ ト 3 8によって回転せしめられる。 1枚 ないし複数枚のゥヱ一八 Wは接着等の手段によってワーク保持盤 3 3の 下面に保持された状態で上記研磨布 Pの表面に押し付けられ、 同時に研 磨剤供給装置 （図示せず） よ り研磨剤供給用配管 3 4を通して所定の流 量で研磨剤溶液 （スラリー） 3 9を研磨布 P上に供給し、 この研磨剤溶 液 1 9を介してゥエーハ Wの被研磨面が研磨布 P表面と摺擦されてゥェ ーハ Wの研磨が行われる。
この研磨工程 1 8の研磨段数は平坦化を目的と した粗研磨と表面粗さ の改善や研磨傷の除去を目的とした仕上げ研磨の複数のステツブを採用 するのが通常である。 図 8の例では、 シリコンゥェ一八の高平坦化を目 的として比較的高硬度研磨布を使用する 1次研磨工程 1 8 aと、 1次研 磨工程において生じたゥヱ一八の表面粗さ、 歪み、 く も りを除去するた め、 1次研磨工程 1 8 aで使用している研磨布よ り軟らかい研磨布を使 用する 2次研磨工程 1 8 b及び仕上げ研磨工程 1 8 cの 3段研磨の例が 示されている。
粗研磨 （図 8の例では 1次研磨及び 2次研磨） では、 発泡ウレタンシ ―トゃポリエステル等の不織布にウレタン樹脂を含浸させた比較的硬質 な研磨布が用いられ、 仕上げ研磨では、 不織布の基布の上にウレタン樹 脂を発泡させたスエード状の研磨布が用いられるのが一般的である。 研 磨剤としては、 アル力リ溶液中に焼成シリカゃコロイダルシリ力等を分 散させたものが主に用いられる。
それぞれの研磨工程 1 8 a〜 1 8 cでの研磨取り代は 1次研磨工程 1 8 aで 5 m以上、 2次研磨工程 1 8 bで 0. 1 m以上、 仕上げ研磨 工程 1 8 cで 0. 0 1〃m以上である。 問題となる 0. 5 mm以上の波 長の凹凸は最も硬い研磨布を使う 1次研磨工程 1 8 aで決定されてしま う （図 9、 図 1 0及び図 1 1 ) 。 ここで、 図 9及び図 1 1はそれそれの 研磨工程でのゥェ一ハ表面状態の変化を示したものであり、 図 1 0は研 磨布、 特に 1次研磨に用いた研磨布のうねりがゥエーハ形状に影響 （転 写） している点を模式的に示したものである。 2次研磨工程 1 8 bでは 研磨取り代が微少なことと使用する研磨布が柔らかいため、 上記凹凸を 十分に修正することができないのが現状である。
即ち、 図 9及び図 1 1に示すごと く、 （ a) 1次研磨後のゥヱ一ハ , には周期が 0. 5 mm以上、 例えば 0. 5 m m〜 ； L 0 m m程度で P— V 値が数十から数百 nmの比較的大きな凹凸と、 周期が 0. 5 mm以下、 例えば 0. 0 1〜 0. 1 0 mm程度で P— V値が数十〜百 nm程度の細 かな凹凸が合成された状態になっている。 （ b ) 2次研磨後のゥヱ一ハ W2では、 比較的細かな周期の凹凸、 例えば 0. 0 1〜 0. 1 0 mm周期 の凹凸の P— V値が改善され、 （ c ) 仕上げ研磨後のゥェ一ハ W3 におい ても、 同様に 0. 0 1〜 0. 1 0 mm周期の凹凸の P— V値が更に改善 される。 しかし、 これら 2次研磨、 仕上げ研磨を経ても周期が 0. 5 m m以上、 例えば 0. 5 mm〜 ； L 0 mm程度で P— V値が数十〜数百 n m の比較的大きな凹凸は残留してしまうのである。
このように、 従来の研磨工程においては、 複数の研磨工程を行うにあ たって、 使用する研磨布の硬度は、 1次研磨において最も硬く、 順次そ の硬度を低く した研磨布を用いて研磨を行うのであるが、 上記したよう に 0 . 5 m m以上の波長の凹凸を修正できないという問題があった。 発明の開示
1次研磨で比較的長波長の凹凸、 例えば 0 . 5 m m以上の凹凸の P— V値を小さ くするには、 よ り硬く均一な硬さの研磨布を用いればよいが, このような研磨布を 1次研磨に使用すると研磨取り代が多いために、 す く'に目詰ま りを生じ表面にキズを発生させてしまい、 実際には使用が困 難であった。
また、 研磨取り代を考慮に入れると従来の研磨工程のようになり、 前 記したように比較的長波長の凹凸がそのまま残ってしまう。 この凹凸の 存在は、 特定の面積、 例えば、 0 . 5 m m角のエリアでゥヱ一ハ面内を 区切り、 そのエリア毎の P— V値を確認し、 特定の P— V値がゥェ一ハ 面内でどの程度占めるかを評価すると確認できる。 従来の研磨工程では, 例えば 0 . 5 m m角のエリアで評価した場合、 P— V値が 2 0 n m程度 のものまで存在していた。 しかし、 平坦度の良いゥェ一ハの要求に伴い P— V値が 2 0 n m程度の存在も問題となり、 これらを改善する事が要 求されている。
本発明は、 1次研磨工程終了後に半導体ゥエーハの表面に残留する 0 , 5 m m以上の波長の凹凸を効果的に低減することができ、 平坦度が向上 した半導体ゥェーハを製造することのできる半導体ゥェ一ハの製造方法 及び半導体ゥエーハを提供することを目的とする。
そこで、 本発明者は上記の凹凸を改善するための研磨工程を新たに開 発すべく鋭意研究を童ねたところ、 1次研磨の研磨布より高硬度でよ り 硬さが均一な研磨布を使用し、 0 . 3 〜 3〃m程度研磨することで目詰 ま りを発生させることなく、 上記凹凸が小さ く、 かつ、 平坦度のよいゥ エーハを得ることができるという新規な知見を得たものである。
さらに研究を続けることにより、 この後の研磨は従来通り、 例えば従 来と同様の 2次研磨、 仕上げ研磨を行うことで 0 . 5 m m以下の波長の 凹凸を改善し、 く も りのないゥェ一ハを得ることができることを見出し 本発明を完成したものである。
上記課題を解決するために、 本発明の半導体ゥエー八の製造方法は、 1次研磨工程、 仕上げ研磨工程等の複数段の研磨工程を備え、 該 1次研 磨工程の後に該 1次研磨工程において使用する研磨布よりも硬い研磨布 を使用する修正研磨工程を行うことを特徴とする。
前記 1次研磨工程において使用する研磨布の硬度が A s k e r— C硬 度 7 3〜 8 6であり、 前記修正研磨工程において使用する研磨布の硬度 が A s k e r— C硬度 8 0 〜 9 8であるのが好適である。 A s k e r— C硬度はスプリング硬さ試験機の一種であるァス力一ゴム硬度計 C型に より測定した値である。
前記 1次研磨工程終了後に半導体ゥエー八の表面に残留する 0 . 5 m m以上の波長の凹凸を前記修正研磨工程において低減させるように研磨 することができる。
前記修正研磨工程で使用される研磨布としては、 ゥヱーハと接する研 磨布の表面が高硬度なものが好ましい。 例えば、 従来の 1次研磨に用い られているポリエステル製の不織布にウレタン樹脂を含浸させたタイプ の研磨布において、 更に多量のウレ夕ン樹脂等を含浸させ表面の硬度を 高めた研磨布や、 化学反応発泡体、 例えばウレタン樹脂製の研磨布、 特 に気泡の小さい無発泡ゥレ夕ン樹脂からなる研磨布などが硬度の点から 好ましい。 研磨布は特に限定されるものではないが高硬度研磨布で研磨 布面内の硬さが均一でありキズの発生が少ない研磨布が好ましい。 本発明方法は、 複数段の研磨工程に適用されるが、 その中でも、 1次 研磨工程、 2次研磨工程及び仕上げ研磨工程の 3段の研磨工程における 1次研磨工程の後に修正研磨工程を行う構成とするのが最も効果的であ るが、 必要に応じて 2次研磨工程を当該修正研磨工程で代替することも 可能である。
なお、 本発明における 1次研磨とはシリコンゥエー八の高平坦化を目 的として比較的高硬度研磨布を使用する研磨工程であり、 1次研磨を単 段で行う場合はもちろん、 複数段に分けて行う場合も含むものである。 本発明の半導体ゥェ一ハは、 半導体ゥェ一ハ表面を 0 . 5 m m角のェ リアで評価した時に、 P— V値が 1 5 n m以上であるエリアの該半導体 ゥェ一ハ面内における占有率が 0 . 0 1 %未満であることを特徴とする, 上記半導体ゥヱ一ハ表面を 2 . 0 m m角のエリアで評価した時に、 P 一 V値が 2 0 n m以上であるエリアのゥエーハ面内における占有率が 0 , 1 5 %未満であるのが好ましい。
上記半導体ゥェ一ハ表面を 1 0 . 0 m m角のエリアで評価した時に、 P— V値が 5 0 n m以上であるエリアのゥエーハ面内における占有率が 0 . 1 5 %未満であるのがさらに好ましい。
(作用）
本発明方法の最大の特徴は、 1次研磨工程の後に 0 . 5 m m以上の波 長の凹凸を低減させるための研磨工程、 即ち修正研磨工程を新たに付加 導入する点にある。 1次研磨工程で使用している研磨布よ り硬い、 例え ば無発泡のゥレタン樹脂製の研磨布を次段の修正研磨工程で用いること で、 研磨布表面に 0 . 5 m m以上の波長の凹凸が少なくなり、 1次研磨 工程以前又は 1次研磨工程でついたゥエーハ表面の 0 . 5 m m以上の波 長の凹凸を改善することができるものである。
また、 その際、 修正研磨工程で使用する研磨布が硬質タイプになるこ とから研磨取り代に依存したゥエー八の外周ダレが少なくなり平坦度の 向上した研磨が可能となる。 例として 0 . 5 m m角内のゥェ一ハ表面の 凹凸を比べると、 従来の研磨方式は 2 O n m以上の凹凸がないのに対し て、 本発明方法では 1 6 n m以上の凹凸がなくなり、 かつ平坦度も高硬 度研磨布の導入で向上することが確認できた。 図面の簡単な説明
図 1は、 本発明の半導体ゥエー八の製造方法の工程順の一例を示すフ ローチヤ一トである。
図 2は、 本発明方法の研磨工程におけるゥエーハ表面状態の変化を示 す説明図である。
図 3は、 本発明方法における修正研磨工程の一例を示す説明図である, 図 4は、 本発明方法における修正研磨工程の他の例を示す説明図であ る。
図 5は、 実施例 1及び比較例 1におけるゥェ一ハ表面 1 0 . 0 m m角 内での P—V値と占有率の関係を示すグラフである。
図 6は、 実施例 1及び比較例 1におけるゥヱーハ表面 2 . O m m角内 での P— V値と占有率の関係を示すグラフである。
図 7は、 実施例 1及び比較例 1におけるゥヱ一八表面 0 . 5 m m角内 での P— V値と占有率の関係を示すグラフである。
図 8は、 従来の半導体ゥェ一ハの製造方法の工程順の一例を示すフ口 一チヤ一トである。
図 9は、 従来の研磨工程におけるゥエー八の表面状態の変化を示す説 明図である。
図 1 0は、 1次研磨工程におけるゥエーハの研磨状態を模式的に示す 説明図である。 図 1 1は、 従来の研磨加工における 1次研磨後のゥエーハと仕上げ研 磨後のゥエー八の表面状態を模式的に示す説明図である。
図 1 2は、 膜研磨加工におけるゥェ一ハ表面の膜の状態を模式的に示 す説明図で、 （ a ) は研磨加工前、 （ b ) は研磨加工後をそれそれ示す, 図 1 3は、 研磨装置の構造を示す側面的説明図である。 発明を実施するための最良の形態
本発明の実施の形態を添付図面中、 図 1〜図 4 とともに説明するが、 これらの実施の形態は例示的に示されるもので、 本発明の技術思想から 逸脱しない限り種々の変形が可能なことはいうまでもない。
本発明の半導体ゥエーハの製造方法は、 図 1に示されるごとく、 図 8 に示した従来方法とほぼ同様にスライス工程 1 0、 面取り工程 1 2、 ラ ッビング工程 1 4、 エッチング工程 1 6、 研磨工程 1 9及び洗浄工程 2 0から構成されている。
本発明方法の従来方法との相違点は、 従来の研磨工程 1 8の代わりに 新たに本発明特有の研磨工程 1 9を設けた点にある。 本発明の研磨工程 1 9には、 従来の 1次研磨工程 1 8 aの後に修正研磨工程 1 9 aが新た に付加導入されている。 該修正研磨工程 1 9 aの後には、 従来と同様に 2次研磨工程 1 8 b及び仕上げ研磨工程 1 8 cを行えばよい。
本発明方法で新たに採用される修正研磨工程 1 9 aの特徴は、 1次研 磨工程 1 8 aにおいて使用する研磨布よ りも硬い研磨布を使用する点に ある。 1次研磨の研磨布と修正研磨の研磨布の硬度の差は、 後者が前者 よ りも硬いものであればよく、 特別の限定はないが、 後者が前者よ りも 1 0〜 4 0 %硬いものが効果的である。 具体的に言えば、 1次研磨工程 1 8 aにおいて使用する研磨布の硬度は A s k e r— C硬度 7 3 〜 8 6、 圧縮率 2〜 5 %であるのが通常であるので、 修正研磨工程 1 9 aにおい て使用する研磨布の硬度は A s k e r— C硬度 8 0〜 9 8、 圧縮率 0. 5〜 2 %とするのが好適である。 この時、 修正研磨の研磨量は 1次研磨 後の凹凸の状況によ り適宜決定すればよい。 但し、 1次研磨の研磨量 (取り代） にはほとんど影響なく修正研磨で行う研磨量を 0. 3〜 3〃 m程度に設定すればよい。 これは周期が 0. 5〃m以上の凹凸の P— V 値が数百 nm程度であるため、 0. 3 / m以上の研磨をすればほぼ修正 できるためである。 また研磨量を増やせば凹凸は更に改善できるものの, 本修正研磨では比較的高硬度の研磨布を使用するため研磨布の目詰ま り が起こ りやすく研磨布のライフが短くなつてしまう傾向にある。 そこで 研磨量を 3〃m程度に抑えることが好ましい。 更に好ましくは 0. 5〜 2 / mの範囲で研磨すれば、 1次研磨後に残った比較的長波長の P—V 値の大きな凹凸も完全に除去することができ、 研磨布のライフも向上し 好適である。
本発明の研磨工程 1 9における研磨をゥェ一八に対して行う と、 ゥェ ーハ表面の波長 0. 5 mm以上の凹凸が効果的に低減される。 即ち、 図 2に示すごとく、 （a) 1次研磨後のゥェ一ハ には、 周期が 0. 5 m m以上、 例えば 0. 5 mm〜 ： I 0 mm程度で P— V値が数十〜数百 nm の比較的大きな凹凸と、 周期が 0. 5 mm以下、 例えば 0. 0 1〜 0. 1 0 mm程度で P— V値が数十〜百 n m程度の細かな凹凸が合成された 状態になっている。 （b) 修正研磨によって修正されたゥェ一ハ Wsには、 周期が 0. 5 mm以上、 例えば 0. 5 mm〜 ： L 0 mm程度で P— V値が 数十〜数百 nmの比較的大きな凹凸は修正研磨によって改善されほぼな くなり、 周期が 0. 5 mm以下、 例えば 0. 0 1〜 0. 1 0 mm周期で P— V値が約 7 O nmの凹凸が存在したゥエーハとなる。 つま り修正研 磨では 0. 0 1〜 0. 1 0 mmの周期の凹凸はほとんど変化しない。 ( c ) 2次研磨後のゥェ一ハ WS2は、 0. 0 1〜 0. 1 0 mm周期の凹凸 の P— V値が約 5 0 nmとなり、 （d) 仕上げ研磨後のゥェ一ハ WS3は 0 0 丄〜 0. 1 0 mm周期の凹凸の P— V値が更に改善され 2 0 nm以下 に改善されている。
また、 該修正研磨工程 1 9 aの研磨布の材質と しては、 図 3に示した ように、 不織布に合成樹脂を多量に含浸させたもの、 例えばポリエステ ル不織布にウレタン樹脂を多量に含浸させたもの、 又は図 4に示したよ うに、 化学反応発泡体、 例えば発泡がほとんどない無発泡ウレタン樹脂 製のものが好適である。
なお、 上記実施の形態では 2次研磨工程 1 8 bを行う場合を示したが、 2次研磨工程 1 8 bを修正研磨工程 1 9 bで代替することができる場合 には、 2次研磨工程 1 8 bを省略することも可能である。
本発明の半導体ゥエーハは、 上記した本発明の研磨方法によって研磨 することによって得られるものであり、 0. 5 mm以上の波長の凹凸を 従来に比べて大幅に低減したものである。
本発明の半導体ゥェ一ハの特徴的構成は、 後述する実施例の記載にお いて説明されるごと く、 ゥェ一ハ表面の所定サイズ角のエリア内での P —V値とゥェ一八面内の占有率との関係において次のように明瞭に規定 されるものである。
すなわち、 本発明の半導体ゥェ一ハは、 ゥェ一ハ表面を 0. 5 mm角 のエリアで評価した時に、 P— V値が 1 5 nm以上であるエリアの該ゥ エー八面内における占有率を 0. 0 1 %未満、 換言すれば実質的にゼロ としたものである。
また、 上記ゥエーハ表面を 2 , 0 mm角のエリアで評価した時に、 P — V値が 2 0 nm以上であるエリアの該ゥェ一八面内における占有率を 0. 1 5 %未満とするのが好ましい。 さらに、 上記ゥェ一ハ表面を 1 0. 0 mm角のエリアで評価した時に, P— V値が 5 0 nm以上であるエリアの該ゥェ一ハ面内における占有率 を 0. 1 5 %未満とするのがより好ましい。 (実施例）
以下に実施例をあげて本発明をさらに具体的に説明するが、 これらの 実施例は例示的に示されるもので限定的に解釈されるべきでないことは いうまでもない。
(実施例 1 )
試料ゥエーハは直径 2 0 0 mmのイ ンゴッ トをスライスし、 面取り、 ラ ヅビング、 エッチングを行ったゥェ一ハを用いた。
研磨工程： 1次研磨→修正研磨→ 2次研磨→仕上げ研磨
1次研磨の研磨条件
研磨布 ： ポリエステル不織布ウレ夕ン樹脂含浸品、 A s k e r— C硬度 8 8、 圧縮率 3. 7 %
スラ リー ： コロイダルシリ力
加重 ： 2 0 0〜4 0 0 g/c m2
周速 ： 2 0〜 3 0 m/m i n
研磨取り代： 6〜 1 0〃m
修正研磨の研磨条件
研磨布 ： 無発泡ウレタン樹脂品 A s k e r— C硬度 8 0〜 9 8、 圧縮 率 0. 5〜 2 %
スラ リー ： コロイダルシリ力
加重 ： 2 0 0〜 3 5 0 gZc m2
周速 ： 4 0〜 4 5 m/m i n
研磨取り代 ： 1〜： L . 5〃 m 2次研磨の研磨条件
研磨布 ： ポリエステル不織布ウレタン樹脂含浸品、 A s k e r— C硬度 5 0〜 7 0、 圧縮率 5〜； I 5 %
スラリー ： コロイダルシリ力
加重 ： 2 0 0〜 3 5 0 g/c m2
周速 ： 3 0〜 3 5 m/m i n
研磨取り代： 0. 5〜： I //m
仕上げ研磨の研磨条件
研磨布 ： スェ一ド品、 A s k e r— C硬度 5 5〜 6 5、 圧縮率 3〜 7 % スラリー ： コロイダルシリ力
加重 ： 8 0〜： L 2 0 g/c m2
周速 ： 3 5〜 4 0 m/m i n
研磨取り代： 0. 0 5〃m
以上の研磨条件で研磨を行った。 研磨はバッチ式で、 圧縮率が 2〜 2 5 %のバッキングフィルム上にゥエーハ飛び出し防止用ブランク材を添 付したテンプレートアッセンプリを用いた水貼り方式の研磨装置を用い 行った。
上記の研磨条件で試料ゥヱーハの研磨を行った。 研磨したゥヱ一八に ついてゥェ一ハ表面の P— V値を確認した。 確認はゥェ一八面内を 1 0 mm角、 2 mm角及び 0. 5 m m角で区切った場合について確認し、 そ のエリア毎の P— V値を求め、 特定の P— V値のエリアがゥエーハ全面 の何％を占めているか占有率を確認した。 測定装置は、 W I S C R - 8 3 (AD E社製） を用いた。
図 5には、 1 0 mm角のエリア毎に評価した結果、 図 6には、 2 mm 角のエリア毎に評価した結果、 図 7には 0. 5 mm角のエリア毎で評価 した結果を示す。 (比較例 1 )
修正研磨を行わなかった以外は実施例 1 と同様の条件、 即ち従来の研 磨方式で試料ゥエーハを研磨した。 研磨したゥェ一ハについて実施例 1 と同様にして P— V値を測定し、 その結果を実施例 1 とともに図 5〜図 7に示した。
図 5は 1 0 mm角のエリアで区切り、 P— V値 4 O nmから 9 0 n m を 1 O nm間隔で確認した結果である。 1 O mm角のエリァで評価する と、 比較例 1では P— V値が 8 0 nm程度まで確認され、 また 5 0 nm のものも 0. 5 %以上存在するが、 実施例 1では P— V値が 7 0 n m以 上のものは見られず、 また 5 O nmの割合も 0. 1 %程度と改善されて いる。
図 6は 2 mm角のエリアで区切り、 P— V値 1 5 1 111から 4 0 11111を 5 n m間隔で確認した結果である。 2 mm角のエリアで評価すると、 比 較例 1では P— V値が 3 5 nm程度まで確認され、 また 2 O nmのもの も 2. 0 %以上存在するが、 実施例 1では P— V値が 2 5 nm以上のも のは見られず、 また 2 O nmの割合も 0. 0 1 %程度と大幅に改善され ている。
図 7は 0. 5 mm角のエリアで区切り、 卩— 値 1 5 1 111から 2 0 11 mを 1 n m間隔で確認した結果である。 0. 5 mm角のエリアで評価す ると、 比較例 1では評価した 1 5 ηπ！〜 2 0 nm程度のものまで存在し たが、 実施例 1ではこの範囲の P— V値はほとんど確認されず大幅に改 善されている事がわかる。
このように本発明により 0. 5 mm以上の周期をもつ凹凸の P— V値 が改善されていることがわかる。 また実施例 1では平坦度に関して S F Q R 、 S i t e F r o n t l e a s t - s Q u a r e s R a n e ) (セルサイズ ： 2 6 x 3 3 mm) で研磨したゥェ一ハ全て、 0. 1 8 zm以下であった。 比較例 1では 0. 2 0〃m程度まで存在していた。 また S B I R ( S i t e B a c k - s i d e I d e a l R a n e ) (セルサイズ ： 2 6x3 3 mm) で評価した場合、 実施例 1では 0. 4 0〃m以下であつたが、 比較例では 0. 4 5〃mまで存在しており、 本発明の研磨方法により平坦度も改善されている事が確認できた。 産業上の利用可能性
以上述べたごと く、 本発明によれば、 1次研磨修正後にゥエーハの表 面に残留する 0. 5 mm以上の波長の凹凸を効果的に低減することがで き、 平坦度が向上しかつく も りのないゥェ一ハを製造することができる, よって、 高平坦度と表面凹凸の少ないゥヱ一八が供給可能になり、 デバ イスメーカ一サイ ドで行っている膜研磨工程で残留膜厚の不均一化がな くなる。

Claims

請 求 の 範 囲
1. 1次研磨工程、 仕上げ研磨工程等の複数段の研磨工程を備え、 該 1 次研磨工程の後に該 1次研磨工程において使用する研磨布よりも硬い研 磨布を使用する修正研磨工程を行うことを特徴とする半導体ゥエーハの 製造方法。
2. 前記 1次研磨工程において使用する研磨布の硬度が A s k e r - C 硬度 7 3〜 8 6であり、 前記修正研磨工程において使用する研磨布の硬 度が A s k e r— C硬度 8 0〜 9 8であることを特徴とする請求項 1記 載の方法。
3. 前記 1次研磨工程終了後に半導体ゥエーハの表面に残留する 0 , 5 mm以上の波長の凹凸を前記修正研磨工程において低減させるようにし たことを特徴とする請求項 1又は 2記載の方法。
4. 前記修正研磨工程で使用される研磨布が、 不織布にウレタン樹脂を 含浸させた高硬度研磨布又は化学反応発泡体の研磨布であることを特徴 とする請求項 1〜 3のいずれか 1項記載の方法。
5. 前記複数段の研磨.工程が、 1次研磨工程、 2次研磨工程及び仕上げ 研磨工程からなり、 該 1次研磨工程の後に修正研磨工程を付加すること を特徴とする請求項 1〜4のいずれか 1項記載の方法。
6. 半導体ゥエーハ表面を 0. 5 mm角のエリアで評価した時に、 P— V値が 1 5 nm以上であるエリァの該半導体ゥエーハ面内における占有 率が 0. 0 1 %未満であることを特徴とする半導体ゥエーハ。
7. 前記半導体ゥヱ一ハ表面を 2. 0 mm角のエリアで評価した時に、 P— V値が 2 O nm以上であるエリァの該半導体ゥエーハ面内における 占有率が 0. 1 5 %未満であることを特徴とする請求項 6記載の半導体 ゥエーノヽ。
8. 前記半導体ゥェ一ハ表面を 1 0. 0 mm角のエリァで評価した時に. P— V値が 5 O nm以上であるエリァの該半導体ゥェ一八面内における 占有率が 0. 1 5 %未満であることを特徴とする請求項 6又は 7記載の 半導体ゥヱーハ。
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