TW556359B - Method for manufacturing semiconductor wafer and semiconductor wafer - Google Patents

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Junichi Ueno
Hisashi Masumura
Hiromasa Hashimoto
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Shinetsu Handotai Kk
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Description

556359 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（1 ) 【技術領域】 本發明係關於一次硏磨工程結束後將半導體晶圓，例 如矽晶圓（有時只稱晶圓）表面所殘留之0 . 5 m m以上 之波長較長之凹凸有效地減低且可提升平坦度之半導體晶 圓之製造方法及半導體晶圓。 【背景技術】 裝置之高積體化之進展，即使於裝置之製作工程內附 膜後爲了提升膜厚之均勻性，膜表面之平坦性.，即使於裝 置製造廠側也增加使用作爲膜硏磨之硏磨機。 然而，如第1 2圖所示，附膜前之晶圓W之表面若存 在有波長超過0 · 5mmP — V値（從凹凸之山頂到谷底 之寬度：peaktovalley )較大（0 · 1 //m左右）凹凸時 ，因膜F之厚度爲0 · 2/zm左右，所以，可提升因硏磨 雖然膜F表面之平坦性，但是硏磨加工後之殘膜厚之均勻 性將對於晶圓W表面發生大的影響。 因此，於晶圓製作工程爲了提高在裝置工程之良率， 必須將上述晶圓W表面之凹凸變小。但是，現實上在晶圓 W表面留有0 · 5 nm以上之長波較長之凹凸爲居多，在 裝置廠家側進行之膜硏磨工程會有發生殘留膜厚之不均勻 化之問題之可能性爲高。 習知之半導體晶圓，例如矽晶圓之製造工程’係如第 8圖所示由：分割工程1 0，去角工程1 2，拋光工程 1 4，鈾刻工程1 6，硏磨工程1 8及洗淨工程2 0所構 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - 556359 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2 ) 成。 於此硏磨工程1 8，使用如第1 3圖所示之硏磨裝置 A進行晶圓W之硏磨。該硏磨裝置A係具有由迴轉軸3 7 以既定之迴轉速度迴轉之硏磨平盤3 0。在該硏磨平盤 3 0上面貼設有硏磨布P。3 3係工件保持盤經由上部負 荷3 5由迴轉軸3 8迴轉。1片或複數片之晶圓W係由黏 著等裝置保持於工件保持盤3 3下面之狀態推壓於上述硏 磨布P表面，同時由硏磨劑供給裝置（未圖示）透過硏磨 劑供給用配管3 4以既定流量將硏磨劑溶液（.淤漿）3 9 供給於硏磨布P上，經由此硏磨劑溶液3 9，晶圓W之被 硏磨面與硏磨布P表面滑擦進行晶圓W之硏磨。 此硏磨工程1 8之硏磨段數通常係採用將平坦化爲目 的之粗硏磨與表面粗糙度之改善或去除硏磨傷痕爲目的之 光製硏磨之複數步驟。於第8圖之例，係表示以矽晶圓之 高平坦化爲目的而使用硬度較高硏磨布之一次硏磨工程 1 8 a ，與爲了去除於一次硏磨工程所發生之晶圓之表面 粗糙度，應變，模糊，使用較一次硏磨工程1 8 a所使用 之硏磨布更軟硏磨布之二次硏磨工程1 8 b及硏磨工程 1 8 c之3段硏磨之例。 於粗硏磨（於第8圖之例係一次硏磨及二次硏磨）， 係使用對於發泡尿烷布或聚酯等不織布浸漬尿烷樹脂之較 硬質之硏磨布，於光製硏磨一般係使用在不織布之基布上 發泡尿烷樹脂之仿麂皮（suede )狀之硏磨布。作爲硏磨劑 ，主要係使用在鹼溶液中分散燒成氧化矽或膠態狀氧化矽 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 5 - 556359 經濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明説明（3 ) 等。 在各個硏磨工程1 8 a〜1 8 C之硏磨去除餘裕係在 一次硏磨工程1 8 a爲5 # m以上，於二次硏磨工程 18b爲0 · l//m以上，在光製硏磨工程18c爲 0 · 〇l//m以上。成爲問題之〇 · 5mm以上之波長凹 凸係由使用最硬硏磨布之一次硏磨工程1 8 a所決定（第 9圖，第10圖及第11圖）。於此，第9圖及第11圖 係表示在各個硏磨工程之晶圓表面狀態之變化’第1 0圖 係硏磨布，尤其使用於一次硏磨之硏磨布之起.伏對於晶圓 形狀發生影響（轉印）之點以圖案表示者。於二次硏磨工 程1 8 b因硏磨去除餘裕微少與所使用之硏磨布爲柔軟’ 所以在現況下不能充分修正上述凹凸。 亦即，如第9圖及第11圖所示，（a)在一次硏磨 後之晶圓W :其周期爲0 · 5 m m以上，例如0 · 5 m m〜 1 0mm左右而P - V値爲從數十到數百nm之較大凹凸 ，與周期爲0·5nm以下，例如〇·〇1〜 0 · 10mm左右而變成P - V値爲數十〜百nm左右之 細凹凸被合成之狀態。（b )於二次硏磨後之晶圓W 2，係 較細周期之凹凸，例如0 . 〇 1〜〇 . 1 0 n m周期之凹 凸之P — V値受到改善，（c )於光製硏磨後之晶圓W 3， 同樣0 · 0 1〜0 · l〇nm周期之凹凸之P — V値受到 更加改善。但是，雖然經過這些二次硏磨，光製硏磨，周 期爲0 · 5mm以上，例如〇 · 5mm〜l〇mm左右而 會殘留P - V値爲數十〜數百11111之較大凹凸。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210'x297公楚） 556359 A7 B7 五、發明説明（4 ) (請先閱讀背面之注意事項再填寫本頁) 像這樣，於習知硏磨工程，當進行複數之硏磨工程， 所使用硏磨布之硬度，係於一次硏磨爲最硬，使用依序降 低其硬度之硏磨布進行硏磨，但是如上述具有不能修正 0 . 5 m m以上波長之凹凸之問題。 【發明之揭示】 在一次硏磨欲波長較長之凹凸，例如0 · 5 m m以上 之凹凸之P - V値減小，雖然使用更硬均勻硬度之硏磨布 即可，但是將這種硏磨布置使用於一次硏磨時.因硏磨餘裕 多，所以立即發生堵塞在表面發生傷痕，實際上使用將變 成困難。 經濟部智慧財產局員工消費合作社印製 又，若考慮硏磨去除餘裕時就變成如同以往之硏磨工 程，如上述一直留下波長較長之凹凸。此凹凸之存在，係 將特定之面積，例如以0 · 5 m m角之區域區劃晶圓面內 ，確認其各區域之P - V値，若評價特定P - V値占有晶 圓面內之那一種程度就可確認。於以往之硏磨工程，係例 如評價0 . 5 m m角之區域時，P - V値仍然存在 2 0 n m左右。但是，隨著要求平坦度良好之晶圓，致使 P - V値爲2 0 nm左右之存在也變成問題，而被要求改 善這些事。 本發明之目的係提供一種結束一次硏磨工程後可有效 地減低殘留於半導體晶圓表面之0 · 5 m m以上波長之凹 凸，可製造平坦度提升之半導體晶圓之半導體晶圓之製造 方法及半導體晶圓。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ 細 556359 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（5 ) 於是，本發明人將爲了重新開發改善上述之凹凸之硏 磨工程努力硏究之結果，使用較一次硏磨之硏磨布更高硬 度，硬度更均勻之硏磨布，硏磨〇 · 3〜3 //m左右也不 會發生堵塞，上述凹凸爲小，並且，可得到平坦度良好之 晶圓之新穎見解。 並且，持續進行硏究，其後之硏磨係依照以往，例如 與以往同樣進行二次硏磨，光製硏磨就可改善0 . 5 m m 以下之波長之凹凸，發現可得到無模糊之晶圓，而終於完 成本發明。 爲了解決上述問題，本發明之半導體晶圓之製造方法 ，係其特徵爲具有：一次硏磨工程，光製硏磨工程等複數 段之硏磨工程，在該一次硏磨工程之後進行該一次硏磨工 程所使用之硏磨布使用更硬硏磨布之修正硏磨工程 於上述一次硏磨工程所使用之硏磨布之硬度爲Asker-C 硬度7 3〜8 6 ，於上述修正硏磨工程所使用之硏磨布之 硬度爲Asker-C硬度8 0〜9 8爲較佳。Asker-C硬度係使 用彈簧硬度試驗機一種Asker橡膠硬度計C型所測定之値。 結束上述一次硏磨工程後，將半導體晶圓表面所殘留 之0 · 5 m m以上之波長凹凸可硏磨上述修正硏磨工程可 減低其凹凸。 作爲在上述修正硏磨工程所使用之硏磨布，係與晶圓 接觸之硏磨布之表面爲高硬度者較佳。例如，對於使用於 以往之一次硏磨之聚酯製不織布浸漬尿烷樹脂型式之硏磨 布，浸漬更多量尿烷樹脂等提高表面硬度之硏磨布，或化 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-8 - 556359 A7 B7 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 學反應發泡體，例如尿烷樹脂製之硏磨布，尤其由氣泡小 無發泡尿烷樹脂所成之硏磨布等從硬度之點來說較佳。硏 磨布雖然並非特別加以限定，但是高硬度硏磨布而硏磨布 面內之硬度爲均勻而傷痕之發生少之硏磨布較佳。 本發明雖然適用於複數段之硏磨工程，但是尤其其中 ，在一次硏磨工程，二次硏磨工程及光製硏磨工程之3段 之硏磨工程之一次硏磨工程之後進行修正硏磨工程之構成 最爲有效，但是視其需要也可將二次硏磨工程以該修正硏 磨工程替代。 按，所謂本發明之一次硏磨工程係將矽晶圓之高平坦 化爲目的，而使用較高硬度硏磨布之硏磨工程，當然將一 次硏磨以單段進行之情形，也包含分爲複數段進行之情形 〇 本發明之半導體晶圓，其特徵爲：將半導體晶圓表面 以0 · 5mm角之區域時，P — V値爲1 5nm以上之區 域之該半導體晶圓內之占有率爲未滿0 . 〇 1%。 經濟，部智慧財產局員工消費合作社印製 將上述半導體晶圓表面以2 . 0 m m角之區域評價時 ，P — V値爲2 0 nm以上之區域之晶圓面內之占有率爲 未滿0 · 1 5 %較佳。 將上述半導體晶圓表面以1 〇 . 〇 m m角之區域評價 時，P - V値爲5 0 nm以上之區域之晶圓面內之占有率 爲未滿0 · 1 5 %更佳。 (作用） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 9 - 556359 A7 B7 五、發明説明（7 ) 本發明方法之最大特徵，係在一次硏磨工程之後爲了 減低0 . 5 m m以上波長之凹凸所用之硏磨工程，亦即， 新附加引進修正硏磨工程之點。較在一次硏磨工程所使用 之硏磨布更硬，例如將無發泡尿烷樹脂製之硏磨布置藉在 下一段之修正硏磨工程使用，在硏磨布表面減少 0 · 5mm以上波長之凹凸，可改善一次硏磨工程以前或 在一次硏磨工程所附著之晶圓表面之0 · 5 m m以上波長 之凹凸。 又，其際，在修正硏磨工程所使用之硏磨.布因變成硬 質型式所以依存硏磨去除餘裕之晶圓之外周崩壞變少可達 成提高平坦度之硏磨。作爲其例，比較0 . 5mm角內之 間圓表面之凹凸時，以往之硏磨方式係無2 0 n m以上之 凹凸，與此相對，於本發明方法，係1 6 n m以上之凹凸 消失，並且，確認了平坦度也因高硬度硏磨布之引進而提 升。 【實施發明之最佳形態】 茲就本發明之實施形態連同附圖中之第1圖〜第4圖 說明，但是這些實施形態係例示性地表示者，不用說，除 非脫離本發明之技術思想可進行種種之變形。 本發明之半導體晶圓之製造方法，係如第1圖所示， 與第8圖所示以往方法約略同樣由：分割工程1 〇，去角 工程1 2，拋光工程1 4，蝕刻工程1 6，硏磨工程1 9 及洗淨工程2 0所構成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）. ---------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟，部智慧財產局員工消費合作社印製 556359 A 7 B7 五、發明説明（8 ) 本發明方法與以往方法不同之點，係替代以往之硏磨 工程1 8新設本發明特有之硏磨工程1 9之點。於本發明 之硏磨工程1 9，係在以往之一次硏磨工程1 8 a之後新 附加引進修正硏磨工程1 9 a。在該修正硏磨工程1 9 a 之後，與以往同樣進行二次硏磨工程1 8 a及光製硏磨工 程1 8 c即可。 本發明方法新採用之修正硏磨工程1 9 a之特徵，係 使用較於一次硏磨工程1 8 a所使用之硏磨布更硬硏磨布 之點。一次硏磨之硏磨布與修正硏磨之硏磨布.之硬度差， 只要後者較前者更硬者即可，雖然並無特別之限定，但是 後者爲較前者硬1 0〜4 0%者爲有效。具體來說，於一 次硏磨工程1 8 a所使用之硏磨布之硬度通常爲Askei*-C硬 度73〜86，壓縮率2〜5%，於修正硏磨工程19 a 所使用之硏磨布之硬度係成爲Asker-C硬度80〜98，壓 縮率0 · 5〜2 %較佳。此時，修正硏磨之硏磨量係依一 次硏磨後之凹凸狀況進行適當決定即可。但是，對於一次 硏磨之硏磨量（去除餘裕）幾乎無影響將進行修正硏磨所 進行硏磨量設定爲0 · 3〜3 // m左右即可。此係因周期 爲〇 · 以上凹凸之P — V値爲數百nm左右，所以 若進行0 · 3 // m以上之硏磨時因約略可進行修正。又， 若增加硏磨量時雖然凹凸可更加改善，但是在正修正硏磨 因使用較高硬度之硏磨布所以容易發生硏磨布之堵塞，硏 磨布之壽命有變短之傾向。於此將硏磨量抑制於3 // m左 右較佳。更佳爲硏磨到0 · 5〜2 μ m之範圍時，也可完 本紙張尺度適用中國國家標準（CNS ) A4規格（2!0'〆297公釐）- (請先閲讀背面之注意事項再填寫本頁) -項再填办 經濟部智慧財產局員工消費合作社印製 556359 經濟·部智慧財產局員工消費合作社印製 A7 B7_五、發明説明（9 ) 全去除在一次硏磨後所留下來之較長波長之P - V値大的 凹凸，也提升硏磨布之壽命而較佳。 於本發明之硏磨工程1 9之硏磨晶圓時，就有效地減 低晶圓表面之波長0 · 5 m m以上之凹凸。亦即，如第2 圖所示，（a )在一次硏磨後之晶圓W i，周期爲 〇· 5mm以上，例如以〇 · 5mm〜10mm左右而P - V値爲數十〜數百nm之較大凹凸，與周期爲 0 · 5mm以下，例如以〇 · 〇lmm〜0 · l〇mm左 右而P - V値爲數十〜數百nm左右變成細凹.凸所合成之 狀態。 . (b )以修正硏磨所修正之晶圓W S ，周期爲〇 · 5 mm以上，例如以〇 · 5mm〜10mm左右而P — V値 爲數十〜數百n m左右之較大凹凸係以修正硏磨被改善大 約消失，變成細凹凸所合成之狀態。變成周期爲 0 · 5mm以下，例如以〇 · 〇lmm〜〇· l〇mm左 右而P — V値爲存在有約7 0 n m凹凸之晶圓。亦即，於 修正硏磨0·01〜0·1〇mm周期之凹凸大部分都不 會變化。 (c )二次硏磨後之晶圓W S2係0 · 0 1〜0 · 1 2 mm周期之凹凸之P — V値爲變成約50nm， （d)光 製硏磨後之晶圓W S3係0 · 〇 1〜〇 . 1 〇 m m周期之凹 凸之P - V値爲再受到改善被改善爲2 0 n m以下。 又，作爲該修正硏磨工程1 9 a之硏磨布之材質，係 如第3圖所示，對於不織布浸漬多量合成樹脂者，例如對 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .\ 2 - ' (請先閲讀背面之注意事項再填寫本頁) 556359 經濟，部智慧財產局員工消費合作社印製 A7 B7五、發明説明（10 ) 於聚酯不織布浸漬多量合成樹脂者，或如第4圖所示，化 學反應發泡體，例如幾乎無發泡之無發泡尿烷樹脂製者較 佳。 按，於上述實施形態雖然表示了進行二次硏磨工程 1 8 b之情形，但是將二次硏磨工程1 8 b可由修正硏磨 工程1 9 b替代之情形，也可省略二次硏磨工程1 8 b。 本發明之半導體晶圓，係由上述本發明之硏磨方法進 行硏磨所得到者，將0 · 5 m m以上波長之凹凸較以往大 幅度地減低。 本發明之半導體晶圓之特徵性構成，係如後述之實施 例之記載所說明，在晶圓表面之既定尺寸角之區域內之P - V値與晶圓面內之占有率之關係可如下淸楚地規定者。 亦即，本發明之半導體晶圓，係將晶圓表面以〇 · 5 mm角區域評價時，p — V値爲將1 5 nm以上區域之該 晶圓面內之占有率成爲未滿0 · 0 1%，換言之實質上爲 成爲零。 又，將上述晶圓表面以2 · 0 m m角之區域評價時， 將P — V値爲2 0 nm以上之區域之該晶圓面內之占有率 成爲未滿0 · 1 5 %較佳。 並且，將上述晶圓表面以1 0 · 0 m m角之區域評價 時，P — V値爲5 0 nm以上之區域之該晶圓面內之占有 率係成爲未滿〇 . 1 5 %較佳。 (實施例） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)-13 : (請先閱讀背面之注意事項再填寫本頁) 556359 A 7 B7 五、發明説明（11 ) 茲舉出實施例將本發明更具體地說明如下，但是當然 這些實施例係例示性地表示者不能限定地被解釋。 (實施例1 ) 試料晶圓係使用分割直徑2 0 0 m m之錠件（ingot ) ’去角，拋光，鈾刻之晶圓。 硏磨工程：一次硏磨-修正硏磨—二次硏磨-> 光製硏 磨一次硏磨之硏磨條件。 硏磨布：聚醋不織布尿院樹脂浸漬品’ A s k e r - C硬度 88，壓縮率3.7%。. 淤漿膠態氧化矽 加重：200〜400g/cm2 周速：20〜3〇m/min硏磨去除餘裕·· 6〜 1 0 ^ m 修正硏磨之硏磨條件 硏磨布··無發泡尿烷樹脂品，Asker-C硬度8 0〜9 8 ，壓縮率〇·5〜2%。 淤漿：膠態氧化矽 加重：200〜35〇g/cm2 周速：40〜45m/min 硏磨去除餘裕：1〜1 · 5 // m 二次硏磨之硏磨條件， 硏磨布：聚酯不織布尿烷樹脂浸漬品，Asker-C硬度 50，壓縮率5〜15%。 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐）-14 - (請先閲讀背面之注意事 項再填. :寫本頁) 經濟部智慧財產局員工消費合作社印製 556359 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（12 ) 淤漿：膠態氧化矽 加重：200 〜350g/cm2 周速：30〜35m/min 硏磨去除餘裕：0 · 5〜1 // m 光製硏磨之硏磨條件 硏磨布：仿麂品，Asker-C硬度55〜65，壓縮率3 〜7 % 〇 淤漿：膠態氧化矽 加重：8〇〜120g/cm2 周速：35 〜4〇m/min 硏磨去除餘裕：0 · 0 5 // m 由以上硏磨條件進行硏磨。硏磨係批次式，使用在壓 縮率爲2〜2·5%之襯墊薄膜上添付晶圓飛出防止用胚 材之模板總成（templet assembly )之水貼方式之硏磨裝置 進行。 以上述硏磨條件進行試料晶圓之硏磨。關於所硏磨之 晶圓確認了晶圓表面之P - V値。確認係將晶圓面內以區 劃1 0 m m角，2 m m角及〇 · 5 m m角之情形加以確認 ，求出其各區域之P — V値，確認了特定之P — V値區域 占有晶圓全面之幾％之占有率。測定裝置係使用W I S， CR—83 (ADE公司製）。 於第5圖係表示以1 0 m m角之各區域評價之結果， 於第6圖係表示以2 m m角之各區域評價之結果，於第7 圖係表示以0 . 5 m m角之各區域評價之結果。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15 - 556359 A7 B7 五、發明説明（13 ) (比較例1 ) (請先閱讀背面之注意事項再填寫本頁) 除了無進行修正硏磨之外，與實施例1同樣之條件， 亦即由以往之硏磨方式硏磨試料晶圓。關於所硏磨之晶圓 與實施例1同樣測定P - V値，將其結果連同實施例1表 示於第5圖〜第7圖。 第5圖係以1 0 m m角區隔，將P — V値4 〇 n m到 9 0 n m以1 0 n m間隔確認之結果。若以1 〇 m m角評 價時，在比較例1 P - V値爲被確認8 0 n m左右，又 5Onm者存在有〇·5%以上，但是在實施例1無發現 P — V値爲7 0 nm以上者，又5 0 nm之比率也被改善 爲0 · 1 %左右。 經濟，部智慧財產局員工消費合作社印製 第6圖係以2 m m角區隔，將P — V値1 5 n m到 4 Ο n m以5 n m間隔確認之結果。若以2 m m角之區域 評價時，在比較例1 P - V値爲被確認3 5 n m左右，又 2Onm者存在有2·0%以上，但是在實施例1無發現 P — V値爲2 5 nm以上者，又2 0 nm之比率也被大幅 度地改善爲0·01%左右。 第7圖係以0 · 5 m m角區隔，將P — V値從 1 5 n m到2 0 n m以1 n m間隔確認之結果。若以 0 · 5 m m角之區域評價時，在比較例1存在有所評價之 1 5 nm〜2 0 nm左右者，但是在實施例1無發現p 一 V値幾乎無確認到，曉得大幅度地被改善。 像這樣，曉得由本發明具有〇·5mm以上周期之凹 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐）_ 16 - 556359 經濟，部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（14 ) 凸之P - V値已被改善。又，於實施例1關於平坦度以 S F Q R ( Site Front least-sQuares Eange )，（元件尺寸 :26x33mm)硏磨之所有晶圓爲〇 · i8//m以下 。於比較例1存在到0 · 2 0 // m。又，以S B I R ( Site Back-side Ideal Range )(元件尺寸：26x33mm )評價時，於實施例1爲0 · 4 0 // m以下，但是在比較 例爲存在到0 · 4 5 // m，確認了由本發明之硏磨方法也 改善了平坦度。 【產業上之利用可能性】· 如以上所說明，若依據本發明，在一次硏磨修正後殘 留於晶圓表面之0 · 5 m m以上波長之凹凸有效地減低， 可製造平坦度提升且無模糊之晶圓。因此，可供給高平坦 度與表面凹凸少之晶圓，在裝置廠家側所進行之膜硏磨工 程就不會有殘留膜厚度之不均勻化。 圖式之簡單說明 第1圖係表示本發明之半導體晶圓之製造方法之工程 順序一例之流程圖。 第2圖係表示於本發明方法之硏磨工程之晶圓表面狀 態之變化之說明圖。 第3圖係表示於本發明方法之修正硏磨工程一例之說 明圖。 第4圖係表示於本發明方法之修正硏磨工程另例之說 l·—.-----9#^------IT------9 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17 - 556359 A7 B7 五、發明説明（15 ) 明圖。 (請先閲讀背面之注意事項再填寫本頁) 第5圖係表示於實施例1及比較例1之晶圓表面 10 · Omm角內之P — V値與占有率關係之圖表。 第6圖係表示於實施例1及比較例1之晶圓表面 2 · 〇mm角內之P — V値與占有率關係之圖表。 第7圖係表示於實施例1及比較例1之晶圓表面 〇· 5mm角內之P — V値與占有率關係之圖表。 第8圖係表示習知之半導體晶圓之製造方法之工程順 序一例之流程圖。 第9圖係表示於習知硏磨工程之晶圓之表面狀態變化 之說明圖。 第1 0圖係以圖案表示於一次硏磨工程之晶圓之硏磨 狀態之說明圖。 第1 1圖係以圖案表示於習知硏磨工程之一次硏磨後 之晶圓與光製硏磨後之晶圓表面狀態之說明圖。 經濟部智慧財產局員工消費合作社印製 第1 2圖係以圖案表示於膜硏磨加工之晶圓表面之膜 狀態之說明圖，（a )係表示硏磨加前，（b )係表示硏 磨加工後。 第1 3圖係表示硏磨裝置構造之側面性說明圖。 符號說明 10 分割工程 12 去角工程 14 拋光工程 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18 - 556359 A7 B7五、發明説明（16 ) 16 蝕刻工程 18 硏磨工程 18a 硏磨劑溶液 18b 硏磨劑溶液 18c 光製硏磨工程 19a 修正硏磨工程 2 0 洗淨工程 3 0 硏磨平盤 33 工件保持盤 3 5 上部負荷 3 7，3 8 迴轉軸 3 9 硏磨劑溶液 ----：-----^裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟，部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -19 -

Claims (1)

  1. 556359 A8 B8 C8 D8 六、申請專利範圍 1.一種半導體晶圓之製造方法，其特徵爲，具有： 一次硏磨工程、光製硏磨工程等複數段之硏磨工程， 在其一次硏磨工程之後使用於該一次硏磨工程用所使用之 硏磨布更硬硏磨布進行修正硏磨工程。 2 .如申請專利範圍第1項之半導體晶圓之製造方法 ，其中於上述一次硏磨工程所使用之硏磨布之硬度爲 Asker-C硬度7 3〜8 6，於上述修正硏磨工程所使用之硏 磨布之硬度爲Askei*-C硬度8 0〜9 8。 3 .如申請專利範圍第1項或第2項之半導體晶圓之 製造方法，其中將於上述一次硏磨工程結束後殘留於半導 體晶圓表面之0 . 5 m m以上波長之凹凸使其於上述修正 硏磨工程減低。 4 .如申請專利範圍第1項或第2項之半導體晶圓之 製造方法，其中於上述修正硏磨工程所使用之硏磨布，爲 對於不織布浸漬尿烷樹脂之高硬度硏磨布或化學反應發泡 體之硏磨布。 5 .如申請專利範圍第3項之半導體晶圓之製造方法 ，其中於上述修正硏磨工程所使用之硏磨布，爲對於不織 布浸漬尿烷樹脂之高硬度硏磨布或化學反應發泡體之硏磨 布。 6 .如申請專利範圍第1項或第2項之半導體晶圓之 製造方法，其中上述複數段之硏磨工程，爲由：一次硏磨 工程、二次硏磨工程及光製硏磨工程所成，在該一次硏磨 工程之後附加修正硏磨工程。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼裝--------訂---------. 經濟部智慧財產局員工消費合作社印製 -20- 556359 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 7 .如申請專利範圍第3項之半導體晶圓之製造方法 ，其中上述複數段之硏磨工程，爲由：一次硏磨工程、二 次硏磨工程及光製硏磨工程所成，在該一次硏磨工程之後 附加修正硏磨工程。 8 .如申請專利範圍第4項之半導體晶圓之製造方法 ，其中上述複數段之硏磨工程，爲由：一次硏磨工程、二 次硏磨工程及光製硏磨工程所成，在該一次硏磨工程之後 附加修正硏磨工程。 9 ·如申請專利範圍第5項之半導體晶圓之製造方法 ，其中上述複數段之硏磨工程，爲由：一次硏磨工程、二 次硏磨工程及光製硏磨工程所成，在該一次硏磨工程之後 附加修正硏磨工程。 10 · —種半導體晶圓，其特徵爲：將半導體晶圓表 面以〇 · 5 m m角區域評價時，在P - V値爲1 5 n m以 上之區域之該半導體晶圓面內之占有率爲未滿0.01% 〇 1 1 ·如申請專利範圍第1 0項之半導體晶圓，其中 上述半導體晶圓表面以2 · 0 m m角區域評價時，在P -V値爲2 0 nm以上之區域之該半導體晶圓面內之占有率 爲未滿0 · 1 5 %。 1 2 ·如申請專利範圍第1 〇項或第1 1項之半導體 晶圓，其中上述半導體晶圓表面以1 0 · 〇mm角區域評 價時，在P - V値爲5 0 nm以上之區域之該半導體晶圓 面內之占有率爲未滿〇 · 1 5%。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - -------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁)
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10159832A1 (de) * 2001-12-06 2003-06-26 Wacker Siltronic Halbleitermat Halbleiterscheibe aus Silicium und Verfahren zu deren Herstellung
DE10159833C1 (de) 2001-12-06 2003-06-18 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE10210023A1 (de) * 2002-03-07 2003-05-28 Wacker Siltronic Halbleitermat Siliciumscheibe und Verfahren zu ihrer Herstellung
DE10217374A1 (de) * 2002-04-18 2003-06-18 Wacker Siltronic Halbleitermat Vielzahl von Halbleiterscheiben aus Silicium und Verfahren zu ihrer Herstellung
JP2004167605A (ja) * 2002-11-15 2004-06-17 Rodel Nitta Co 研磨パッドおよび研磨装置
JP2005005315A (ja) * 2003-06-09 2005-01-06 Shin Etsu Handotai Co Ltd ウエーハの研磨方法
DE102004005702A1 (de) 2004-02-05 2005-09-01 Siltronic Ag Halbleiterscheibe, Vorrichtung und Verfahren zur Herstellung der Halbleiterscheibe
JP5197914B2 (ja) * 2005-06-10 2013-05-15 ニッタ・ハース株式会社 研磨パッド
CN100500377C (zh) * 2006-04-03 2009-06-17 深圳南玻显示器件科技有限公司 透明导电膜层抛光装置及其抛光方法
CN102615588B (zh) * 2006-09-19 2014-12-17 Hoya株式会社 磁盘用玻璃基板的制造方法及磁盘的制造方法
DE102013213839A1 (de) * 2013-07-15 2015-01-15 Siltronic Ag Verfahren zur Herstellung einer hochdotierten Halbleiterscheibe
JP6426403B2 (ja) * 2014-08-27 2018-11-21 株式会社フジミインコーポレーテッド 研磨方法
JP6206388B2 (ja) * 2014-12-15 2017-10-04 信越半導体株式会社 シリコンウェーハの研磨方法
EP3055882B1 (en) * 2014-12-22 2020-09-16 INTEL Corporation Multilayer substrate for semiconductor packaging and method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02250776A (ja) * 1989-03-21 1990-10-08 Rodeele Nitta Kk 半導体ウェハー研磨用クロスの製造方法
US5257478A (en) 1990-03-22 1993-11-02 Rodel, Inc. Apparatus for interlayer planarization of semiconductor material
US5514245A (en) * 1992-01-27 1996-05-07 Micron Technology, Inc. Method for chemical planarization (CMP) of a semiconductor wafer to provide a planar surface free of microscratches
US5571373A (en) * 1994-05-18 1996-11-05 Memc Electronic Materials, Inc. Method of rough polishing semiconductor wafers to reduce surface roughness
JPH08264552A (ja) * 1995-03-24 1996-10-11 Toshiba Ceramics Co Ltd シリコンウエーハの製造方法
EP0874390B1 (en) * 1995-09-13 2004-01-14 Hitachi, Ltd. Polishing method
JP3252702B2 (ja) * 1996-03-28 2002-02-04 信越半導体株式会社 気相エッチング工程を含む半導体単結晶鏡面ウエーハの製造方法およびこの方法で製造される半導体単結晶鏡面ウエーハ
JPH10135165A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製法
JPH10321566A (ja) * 1997-05-19 1998-12-04 Asahi Chem Ind Co Ltd 半導体装置の研磨方法
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
JP3583612B2 (ja) * 1998-03-31 2004-11-04 信越半導体株式会社 ウェーハの研磨方法
JPH11285967A (ja) * 1998-04-03 1999-10-19 Okamoto Machine Tool Works Ltd ウエハの化学的機械的研磨装置およびそれを用いてウエハを研磨する方法
EP1035235A4 (en) * 1998-08-31 2002-05-15 Shinetsu Handotai Kk METHOD FOR PRODUCING SILICON SINGLE CRYSTAL WAFERS AND SILICON SINGLE CRYSTAL WAFERS
JP2001044154A (ja) * 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp 半導体ウェーハの製造方法
US6248002B1 (en) * 1999-10-20 2001-06-19 Taiwan Semiconductor Manufacturing Company Obtaining the better defect performance of the fuse CMP process by adding slurry polish on more soft pad after slurry polish
JP3439402B2 (ja) * 1999-11-05 2003-08-25 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100842473B1 (ko) * 2000-10-26 2008-07-01 신에츠 한도타이 가부시키가이샤 웨이퍼의 제조방법 및 연마장치 및 웨이퍼

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Publication number Publication date
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