WO2001020288A1 - Optical time domain reflectometer - Google Patents

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WO2001020288A1
WO2001020288A1 PCT/JP2000/006027 JP0006027W WO0120288A1 WO 2001020288 A1 WO2001020288 A1 WO 2001020288A1 JP 0006027 W JP0006027 W JP 0006027W WO 0120288 A1 WO0120288 A1 WO 0120288A1
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WO
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timing
clock signal
signal
period
output
Prior art date
Application number
PCT/JP2000/006027
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English (en)
French (fr)
Inventor
Satoshi Makita
Original Assignee
Anritsu Corporation
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Filing date
Publication date
Application filed by Anritsu Corporation filed Critical Anritsu Corporation
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Priority to DE60032726T priority patent/DE60032726T2/de
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01M—TESTING STATIC OR DYNAMIC BALANCE OF MACHINES OR STRUCTURES; TESTING OF STRUCTURES OR APPARATUS, NOT OTHERWISE PROVIDED FOR
    • G01M11/00—Testing of optical apparatus; Testing structures by optical methods not otherwise provided for
    • G01M11/30—Testing of optical devices, constituted by fibre optics or optical waveguides
    • G01M11/31—Testing of optical devices, constituted by fibre optics or optical waveguides with a light emitter and a light receiver being disposed at the same side of a fibre or waveguide end-face, e.g. reflectometers
    • G01M11/3109—Reflectometers detecting the back-scattered light in the time-domain, e.g. OTDR
    • G01M11/3145—Details of the optoelectronics or data analysis

Definitions

  • the present invention relates to an optical time domain reflectometer (hereinafter, referred to as OTDR), and more particularly, to an optical fiber line in which an optical pulse is incident on an optical fiber line.
  • OTDR optical time domain reflectometer
  • a technology for increasing distance accuracy is employed.
  • BACKGROUND ART Conventionally, when testing a communication system using an optical fiber line, an OTDR 10 having a configuration as shown in FIG. 7 has been used.
  • the OTD R 10 receives an optical pulse from the optical pulse generator 12 via the directional coupler 11 on the optical fiber line 1 to be tested connected to the connection terminal 1 ⁇ a. Then, the light returning from the optical fiber line 1 is received by the optical receiver 13 via the directional coupler 11, and the received light signal is periodically transmitted by the analog-to-digital converter (AZD) converter 14. It is configured to sample and convert to digital values.
  • ALD analog-to-digital converter
  • the OTD R 10 is at a predetermined time after the light pulse is incident.
  • the digital value output from the AZD converter 14 until the time elapses is determined as data indicating the transmission characteristics of the optical fiber line 1.
  • the measurement control circuit 15 outputs a drive pulse Pd to the optical pulse generator 12 to emit an optical pulse synchronized with the drive pulse Pd, and the AZD converter 14 Then, a sampling pulse PS having a predetermined cycle is output a predetermined number of times, and the sampling of the received light signal is performed.
  • the resolution with respect to time determines the resolution of the characteristic of the optical fiber line 1 with respect to the distance.
  • the conventional OTD R10 performs the following.
  • N sampling pulses are output for each drive pulse Pd output timing.
  • the AZD converter delays the output start timing of Ps (1), Ps (2),..., Ps (5) by a predetermined time ⁇ (1 / M of the period of the sampling pulse Ps).
  • the time from the time when the optical pulse enters the optical fiber line 1 until the time ⁇ ⁇ ⁇ — ⁇ elapses The same data as when the received signal is sampled ⁇ ⁇ ⁇ ⁇ times continuously with a period ⁇ ⁇ ⁇ shorter than the period ⁇ of the sampling pulse PS ⁇ ⁇ ⁇ can be obtained.
  • the sampling speed of the AZD converter 14 can be equivalently doubled.
  • the conventional ⁇ TDR 10 uses the measurement control circuit 15 as shown in FIGS. 9 and 1 ⁇ . It is configured as shown.
  • the clock signal generation circuit 16 generates a reference clock signal CK r having a predetermined period ⁇ .
  • This clock signal CKr is input to the drive pulse generation circuit 17 and a plurality of delay elements 18 (1), 18 (2), ..., 18 (M).
  • the drive pulse generation circuit 17 Upon receiving the start signal instructing the start of measurement, the drive pulse generation circuit 17 generates a drive pulse Pd having a predetermined time width synchronized with the clock signal CKr and N times the period T of the clock signal CKr. It is configured to output M times with a longer period.
  • the delay elements 18 (1), 18 (2),..., 18 (M) connect the input clock signal CKr to 0, ⁇ , 2m TZ,. 1) Output to the selection circuit 19 with a delay of ⁇ T.
  • the selection circuit 19 outputs the sampling pulse P to the output of the delay element designated by the switching circuit 20 among the outputs of the delay elements 18 (1), 18 (2),..., 18 (M). Selectively output as s.
  • the switching circuit 20 keeps the selection circuit 19 in the non-selection state until receiving the start signal, and upon receiving the start signal, causes the selection circuit 19 to select the output of the delay element 18 (1).
  • the switching circuit 20 again sets the selection circuit 19 to the non-selection state.
  • the switching circuit 20 causes the selection circuit 19 to select the output of the delay element 18 (2).
  • the switching circuit 20 sets the selection circuit 19 again to the non-selection state.
  • the switching circuit 20 causes the selection circuit 19 to select the output of the delay elements 18 (3),..., 18 (M).
  • the switching circuit 20 disables the selection circuit 19. Selects and waits for the next start signal input.
  • the AZD converter delays the output start timing of N sampling pulses Ps (1), Ps (2), ⁇ ⁇ , Ps (M) for a predetermined time ⁇ ⁇ with respect to the output timing of d. Can be output to 14.
  • the clock signal CK r output from the clock signal generation circuit 16 is divided by, for example, 4 by the frequency divider 21 and the divided signal CK d is integrated. Input to circuit 22.
  • the integrator 22 integrates the frequency-divided signal CKd, and changes the voltage V from 0 volts to the time t (proportionality coefficient) from the time when the frequency-divided signal CKd becomes, for example, a high level. Output ramp function signal V at).
  • the ramp function signal V is input to the comparator 24 together with the reference voltage Vr from the reference voltage generator 23, and the ramp function signal V is compared with the reference voltage Vr.
  • the drive pulse generation circuit 17 outputs the drive pulse Pd of a predetermined width and the sampler.
  • Clock pulse generation circuit 25 is synchronized with clock signal CKr.
  • the output of the expected N sampling pulses P s is started.
  • the switching circuit 26 applies the reference voltage Vr output from the reference voltage generator 23 to a voltage higher than the maximum value of the ramp function signal V output from the integration circuit 22 until the start signal is received. Set to so that the output of comparator 24 does not reverse.
  • the switching circuit 26 When the switching circuit 26 receives the start signal, the switching circuit 26 sets the reference voltage Vr to, for example, 2T while the divided signal CKd is at a low level, and sets the divided signal CKd to high.
  • Vr the reference voltage
  • the output of the comparator 24 When 2 T has elapsed since the rise of the level, the output of the comparator 24 is inverted to output the drive pulse Pd, and the N pulses whose first pulse is synchronized with this drive pulse Pd Start the output of the sampling panel P s (1).
  • the switching circuit 26 changes the reference voltage Vr to a voltage higher than the maximum value of the ramp function signal V when the frequency-divided signal CKd becomes low level while outputting the N sampling pulses Ps. Set so that the output of comparator 24 does not reverse.
  • the switching circuit 26 switches the reference voltage Vr to (2T- ⁇ ). After the divided signal CK d rises to the high level, the output of the comparator 24 is inverted and the drive pulse P d is output when the time (2T— ⁇ ) elapses At the same time, the output of N sampling pulses Ps (2) is started with a delay of ⁇ T from the output timing of the drive pulse Pd.
  • the switching circuit 26 applies the reference voltage Vr to (2 T- 2 TT), ⁇ (2T-3 ⁇ T), a (2T—4 ⁇ ), ⁇ , ⁇ , ( ⁇ + ⁇ ).
  • Vr the reference voltage
  • N sampling pulses Ps With a delay of ⁇ T, 3 ⁇ T, 4 ⁇ T,..., (Tm T), as shown in FIGS.
  • the output start timing of N sampling pulses Ps (1), Ps (2), ⁇ ⁇ ⁇ , Ps (M) is changed by ⁇ . It can be output to the AZD converter 14 with a delay.
  • the method of switching and using the delay elements as described above has a problem that the number of elements must be increased as the time resolution is increased, resulting in an increase in the size of the device.
  • An object of the present invention is to solve the above-described problems and to provide an OTDR that can be configured with high accuracy and small size.
  • An optical pulse generator (12) that receives a drive pulse and generates an optical pulse synchronized with the drive pulse
  • An A / D converter (14) that receives a sampling pulse having a period T0, converts the received light signal into digital data by equivalent sampling in synchronization with the sampling pulse,
  • the driving pulse is generated a plurality of times (M) and output to the optical pulse generation unit, and the N sampling pulses are generated for each output timing of the driving pulse, and the N A measurement control circuit (31) for outputting to the A / D converter a sampling pulse obtained by delaying the generation start timing of each of the sampling pulses by a time ⁇ T corresponding to 1 ZM of the cycle T0 to the A / D converter;
  • the circuit has a first clock signal of period T1 and a second clock having a period difference ⁇ t equal to the time corresponding to the minimum resolution required of the OTDR for said period T1.
  • FIG. 1 is a block diagram showing a configuration of a first embodiment of an OTDR according to the present invention
  • FIG. 2 is a circuit diagram showing a configuration example of a main part of the first embodiment of the OTDR according to the present invention.
  • 3A to 3I are timing diagrams for explaining the operation of the first embodiment of the OTDR according to the present invention.
  • 4A to 4F are timing diagrams for explaining the operation of the first embodiment of the OTDR according to the present invention.
  • 5A to 5C are timing diagrams for explaining the operation of the second embodiment of the OTDR according to the present invention.
  • FIG. 6 is a waveform chart for explaining the operation of the second embodiment of the OTD R according to the present invention.
  • FIG. 7 is a block diagram showing the configuration of a conventional OTDR
  • FIGS. 8A to 8G show sampling periods in the conventional OTDR.
  • FIG. 4 is a timing diagram for explaining an operation for equivalently shortening
  • FIG. 9 is a block diagram showing a configuration example of a main part of a conventional OTDR.
  • FIG. 10 is a block diagram showing a configuration example of a main part of a conventional OTDR. BEST MODE FOR CARRYING OUT THE INVENTION First, an outline of the present invention will be described.
  • the OTDR of the present invention emits an optical pulse synchronized with a driving pulse from an optical pulse generator (12), enters an optical fiber line (1) to be tested, A return light from the optical fiber line is received by a light receiver (13), and the received light signal is sampled by an AZD converter (14) to represent a series of changes in intensity of the return light over time.
  • a period difference ⁇ equal to a time corresponding to the minimum distance resolution required for the OTDR with respect to the period T1 Period T with t
  • Clock signal generating means (32) for generating a second clock signal and a second clock signal, and detecting a timing at which the first clock signal and the second clock signal have a predetermined phase difference.
  • a timing detecting means 34
  • a driving pulse generating means 40
  • a third timing detecting means (35) for detecting a timing at which the second clock signal is output the same number of times as the second set value from the detection timing of the first timing detecting means
  • Sampling pulse generation means for outputting a predetermined number N of sampling pulses synchronized with the second clock signal to the AZD converter from the detection timing of the third timing detection means and sampling the received light signal (41), each time the predetermined number N of sampling pulses is output from the sampling pulse generating means, the first set value and the second set value are set to the same value.
  • Set value switching means (42) for sequentially switching to different values in a state where the difference between the first set value and the second set value is sampled N times for the received light signal.
  • the light receiving signal output from the optical receiver is M.N with a period that is an integral multiple of the period difference ⁇ t between the first clock signal and the second clock signal. It is characterized in that it obtains data equivalent to that obtained when sampling continuously.
  • FIG. 1 shows the configuration of the OTDR 30 according to the first embodiment of the present invention.
  • the directional coupler 11, the optical pulse generator 12, the light receiver 13, and the AZD converter 14 have the same configuration as that of the conventional OTDR 10 shown in FIG.
  • the same reference numerals are given and the description is omitted.
  • the optical fiber line 1 connected to the connection terminal 30a connects the directional coupler 11 with the optical pulse emitted from the optical pulse generator 12 which has received the drive pulse Pd.
  • the light returning from the optical fiber line 1 is received by the light receiver 13 via the directional coupler 11, and the light reception signal of the light receiver 13 is received by the sampling pulse P s. Sampled by the A / D converter 14 and converted to digital values.
  • the OTD R 30 performs sampling of a received light signal using the above-described equivalent sampling method.
  • the measurement control circuit 31 outputs the driving pulse Pd to the optical pulse generator 12 and also outputs the sampling pulse to the AZD converter 14.
  • the measurement control circuit 31 outputs a first clock signal CK1 having a period T1 and a second clock signal CK2 having a period T2 slightly larger than the period T1. It has a clock signal generation circuit 32.
  • This period difference ⁇ force is a time corresponding to the minimum distance resolution required for the OTDR 30.
  • the period T1 of the first clock signal CK1 is set to 19.9 ns (frequency is 50.251 MHz), and the period T2 of the second clock signal CK2 is set to T2.
  • the period difference ⁇ t between them is one-twentieth of the period T2 of the second clock signal CK2. 0.
  • This period difference is a time corresponding to the minimum distance resolution required for ⁇ TDR30.
  • the length of the optical fiber line 1 over which the optical pulse can reciprocate between ⁇ ⁇ 0. cm, which is the minimum distance resolution.
  • the configuration of the clock signal generating circuit 32 is arbitrary as long as the frequency and phase of the two generated clock signals CK 1 and CK 2 are stable.
  • the clock signal generation circuit 32 includes a first clock signal CK 1 and a second clock signal CK 1 from two independent crystal oscillation circuits X 1 and X 2.
  • the clock signals CK2 may be output respectively.
  • first clock signal CK1 and the second clock signal CK2 are output using a phase locked loop (PLL), a direct digital synthesizer (DDS), or the like. It may be.
  • PLL phase locked loop
  • DDS direct digital synthesizer
  • the two clock signals CK 1 and CK 2 from the clock signal generation circuit 32 are input to the first timing detection circuit 33.
  • the first timing detection circuit 33 includes a phase comparator, and while the state signal J from the start / end instruction circuit 43 described later is at a level (for example, high level) indicating that measurement is in progress, The phase of the first clock signal CK1 is compared with the phase of the second clock signal CK2.
  • the first timing detection circuit 33 performs its function while the status signal J from the start / end indication circuit 43 is at a level indicating that measurement is not being performed (for example, low level). Stop (at least stop the output of the first detection signal S 1).
  • the first detection signal S1 from the first timing detection circuit 33 is input to the second timing detection circuit 34 and the third timing detection circuit 35.
  • the second timing detection circuit 34 includes a counting circuit, and counts the first clock signal CK1 from when the first detection signal S1 is output from the first timing detection circuit 33. To start. Then, the second timing detection circuit 34 drives a timing whose count value becomes equal to a first set value P1 described later. Detected as dynamic timing, and outputs a second detection signal S2 synchronized with this detection timing.
  • the third timing detection circuit 35 includes a counting circuit, like the second timing detection circuit 34, and outputs the first detection signal S1 from the first timing detection circuit 33. Then, counting of the second clock signal CK2 is started.
  • the third timing detection circuit 35 detects a timing at which the counted value becomes equal to a second set value P2 to be described later as sampling start timing, and detects this timing. Outputs the third detection signal S3 synchronized with the timing.
  • the second timing detection circuit 34 and the third timing detection circuit 35 are configured, for example, as shown in FIG.
  • the reset circuit 36 outputs a reset signal synchronized with the first detection signal S1.
  • the counting circuit 37 After resetting the counting circuit 37 with a reset signal synchronized with the first detection signal S1, the counting circuit 37 outputs the first clock signal CK1 or the second clock signal CK2. Start counting.
  • the counting result of the counting circuit 37 is compared with the first set value P 1 or the second set value P 2 by the digital comparator 38.
  • the output from the digital comparator 38 is output as the second detection signal S2 or the third detection signal S3.
  • the second timing detection circuit 34 and the third timing detection circuit 35 are connected to a presettable counting circuit by synchronizing with the first detection signal S1 to set the value P Preset 1 or P2 (or its complement) and output the porosity output (or carry output) of the counting circuit as the second detection signal S2 or the third detection signal S3. It may be configured as follows.
  • the drive pulse generation circuit 40 generates a drive pulse having a predetermined width synchronized with the second detection signal S 2.
  • the pulse Pd is generated and output to the optical pulse generator 12.
  • the sampling pulse generation circuit 41 each time the third detection signal S3 is output from the third timing detection circuit 35, the sampling pulse generation circuit 41 generates N number of signals synchronized with the second clock signal CK2.
  • the sampling pulse Ps is continuously output to the AZD converter 14.
  • the set value switching circuit 42 changes the first set value P 1 and the second set value P 2 to a predetermined value. It is updated by an increment of a predetermined value ⁇ p from an initial value (for example, 0).
  • the start / end instruction circuit 43 sets the state signal J to a high level indicating that the measurement is being performed when the measurement start operation is performed by the operation unit 44.
  • the start / end instruction circuit 43 outputs the sampling pulse P after the driving pulse generation circuit 40 outputs the driving pulse Pd a predetermined number of times M, and further outputs the Mth driving pulse Pd.
  • the state signal J The function of the first timing detection circuit 33 is stopped by setting to a low level indicating that the measurement has been completed and the state has been changed to the non-measurement state.
  • the measurement condition setting means 45 sets parameters corresponding to the observation range Ta, the time resolution (equivalent sampling period) ⁇ T and the pulse width Tw specified by the operation of the operation unit 44. Set the drive pulse generation circuit 40, the sampling pulse generation circuit 41, the set value switching circuit 42, and the start / end instruction circuit 43 of the measurement control circuit 31.
  • the observation range Ta is specified by an integer multiple of the period T 2 of the second clock signal CK 2
  • the time resolution (equivalent sampling period) ⁇ ⁇ is the period difference ⁇ t It is assumed that the value is specified by a value that is an integral multiple and divides the cycle T 2 of the second clock signal CK 2 into a plurality of equal parts.
  • the measurement condition setting means 45 sets the designated pulse width Tw to the drive pulse generation circuit 40, and sets the number N of times of output of the sampling pulse Ps to the sampling pulse generation circuit 41.
  • the set value switching circuit 42 sets the variable width ⁇ of the set values P l and P 2, and the start / end instruction circuit 43 sets the output pulse number M of the drive pulse P d and the output of the sampling pulse PS. Set the force frequency N.
  • the period ⁇ 2 of the second clock signal CK 2 is 20 Assume that n S, period difference ⁇ t is 0. InS, specified observation range Ta force S l 0 0 0 nS, and time resolution ⁇ T is 0. InS.
  • variable width ⁇ p force S 1 of the first and second set values P 1 and P 2 is obtained from the equation (1).
  • the number of drive pulse outputs M is 20 °.
  • time resolution ⁇ ⁇ is specified from the operation unit 44.
  • the time W may be limited by the capacity of the memory 47 and the observation range Ta.
  • the resolution ⁇ T may be set automatically.
  • observation range Ta 20000nS is specified when the total number W of data that can be stored in the memory 47 is limited to 10000.
  • the N data D (2, 1), D (2, 2) output from the AZD converter 14 are output.
  • D (2, 3),..., D (2, N) are converted to addresses 1, M + 1, 2 M + 1, 3 M + 1,..., (N ⁇ 1) of memory 47. Store them in M + 1.
  • D (M, 1), D (M, 2), D (M, 3), D (M, N) output from the AZD converter 14 are stored at addresses M-1, 2M-1, 3M-1,..., NM-1 of the memory 47, respectively.
  • a series of waveform data whose time continues in the order of the address is stored in the addresses ⁇ , 1,..., NM-1 of the memory 47.
  • the data processing unit 48 reads out a series of waveform data stored in the memory 47, performs various calculations necessary for evaluating the transmission characteristics of the optical fiber line 1, and outputs the calculation results and waveforms to an output device. 4 Output to 9.
  • the output device 49 may be any one of an image display device, a printer, a communication device for communicating with an external device, and a drive device for a movable storage medium such as a floppy disk. I ’m sorry.
  • the period T 2 of the second clock signal CK 2 is 20 nS
  • the period difference ⁇ t force is 0.1 nS
  • the observation range T A case will be described in which a force 1 0 0 0 nS and a time resolution ⁇ T are specified as 0.1 nS.
  • the number of times N 50 of outputting the sampling panoreth Ps per one optical panorama is set.
  • start / end instruction circuit 43 outputs the drive pulse Pd
  • the second timing detection circuit 34 outputs As shown in FIG. 3F, a second detection signal S2 synchronized with the first detection signal S1 is output.
  • the drive pulse generation circuit 40 outputs a first drive pulse P d (1) having a predetermined width Tw synchronized with the second detection signal S 2 as shown in FIG. 3G. Is done.
  • the light receiving signal photoelectrically converted by the light receiving device 13 is input to the A / D converter 14.
  • the third timing detection circuit 3 5 also outputs a third detection signal S 3 synchronized with the first detection signal S 1.
  • the sampling clock generation circuit 41 synchronizes the first clock with the third detection signal S3 and has the same phase (period) as the second clock signal CK2. N (50) sampling pulses P s (1) are output.
  • the A / D converter 14 receives N (50) sampling pulses P s (1) whose leading clock is synchronized with the drive pulse P d (1), and samples the received light signal Thus, N data D (1, 1), D (1, 2),..., D (1, 50) are output.
  • This data string is stored at addresses 0, 200, 400, 600,..., 980 of the memory 47 by the data writing means 46, respectively.
  • both the set values Pl and P2 are switched to 1 as shown in Fig. 3E.
  • the phases of the first clock signal CK1 and the second clock signal CK2 match again, and the first detection signal is output from the first timing detection circuit 33 to the first detection signal 33.
  • the signal S1 is output.
  • the second detection signal S2 is output from the second timing detection circuit 34.
  • the second drive pulse P d (2) is output from the drive pulse generation circuit 40, and the second light pulse is incident on the optical fiber line 1.
  • the third timing detection circuit 35 outputs the second detection signal S3.
  • sampling pulses P s (2) having the same phase as the second clock signal CK2 (period T0) are output from A in the same manner as described above.
  • N (50) data D (2, 1), D (2, 2), D (2, 3),..., D (2, 50) ) Is output and stored at addresses 1, 201, 401, 611, ..., 9801 of memory 16 respectively.
  • each sampling pulse P s (1), P s (2),..., P s (200) corresponds to each drive pulse P d (1) to P d (200).
  • T 99.99.9 ns
  • the accuracy of the time (distance) in the measurement is determined by the period difference between the two fixed-frequency clock signals CK 1 and CK 2 generated by the clock signal generation circuit 32.
  • stabilization of the period difference within the above-described numerical range is achieved by using the respective oscillation frequencies of two crystal oscillation circuits XI and X2 which are independent of each other and used as the clock signal generation circuit 32 as a reference. , Can be achieved very easily.
  • the accuracy of the resolution of the OTDR 30 with respect to time (distance) is much higher than that of the conventional one using a delay element or that using a ramp function, and is stored in the memory 47.
  • the characteristics of the optical fiber line 1 can be accurately grasped from the series of data obtained to the details.
  • the resolution with respect to time is determined by the period difference between the two clock signals CK1 and CK2. Can be downsized.
  • the specified time resolution ⁇ T is equal to the period difference
  • the time resolution ⁇ can be any value that divides the period T2 of the second clock signal CK2 into multiple equal parts and is an integral multiple of the period difference ⁇ t .
  • the observation range Ta is 1 ⁇ 00 nS as above and the time resolution ⁇ T is set to 0.5 nS, which is five times ⁇ t
  • the variable width ⁇ of the set values P 1 and P 2 is 5
  • the number of drive pulse outputs 4 is 40
  • the number of sampling pulse outputs 5 is 50, the total number of samples in this case. Is 2 000.
  • the initial values of the first set value ⁇ 1 and the second set value ⁇ 2 are both set to 0, and the number of ⁇ ⁇ ⁇ sampling pulses P s (1) output for the first time is The rise of the leading pulse and the drive pulse P d (1) are matched.
  • the initial value of the first set value P 1 and the second set value P 2 is set to a value other than 0, and light is received after a certain time has elapsed since the optical pulse was incident on the optical fiber line 1. You can also sample the signal.
  • the first pulse of the N output sampling pulses P s (1) will be
  • the driving pulse P d (1) can be delayed by 4 ⁇ ⁇ (0.4 nS in the above numerical example).
  • the initial values of the first set value P 1 and the second set value P 2 can be set to different values.
  • the initial value of the first set value P1 is m
  • the first set value ⁇ 1 and the second set value ⁇ 2 are monotonically increased by a predetermined variable width ⁇ from the initial value, and ⁇ sampling pulses P s (1), The output start timing of P s (2),..., ⁇ ( ⁇ ) is delayed by ⁇ ⁇ in order.
  • the first set value ⁇ 1 and the second set value ⁇ 2 are monotonously reduced by a predetermined variable width ⁇ from the initial value, and ⁇ sampling pulses P
  • the output start timing of s (1), Ps (2),..., P (M) may be made earlier by ⁇ T in order.
  • variable width of the first set value P 1 and the second set value P 2 is switched by, for example, twice the above-mentioned ⁇ , and ⁇ sampling panlesss P s (1), P s ( 2),..., P (M), the odd-numbered sampling pulses P s (1), P s (3),..., P (M-1) (when M is even) , The even-numbered sampling pulses Ps (2), Ps (4),..., P (M) may be generated.
  • N samplers In order to make the maximum deviation of the output start timing among the switching pulses P s (1), P s (2),..., P (M) smaller than the period T 2 of the second clock signal CK 2 However, it is necessary to keep the difference between the first set value P 1 and the second set value P 2 constant.
  • the description of the data averaging process has been omitted to facilitate understanding of the invention.
  • the above-described equivalent sampling process is performed a plurality of times to form a series of waveforms.
  • Data is acquired a plurality of times, added, averaged, and arithmetic processing of characteristics and waveform display processing are performed on the averaged data.
  • This averaging process is performed by writing data to the memory 47 while executing the data addition process in the data writing circuit 46, or by writing a plurality of waveform data to the memory 47 once and then by the data processing unit 48. There is a method of performing an averaging process.
  • the ⁇ TDR according to the first embodiment of the present invention is obtained by calculating the first clock signal having the period T 1 and the time corresponding to the minimum distance resolution required for the device with respect to the period T 1.
  • a second clock having a period T2 having a period difference ⁇ t equal to the second clock is output from the clock signal generation means, and two clock signals are determined by the first timing detection means.
  • the timing at which the first clock signal is output a number of times equal to the first set value from the detected timing is detected by the second timing detecting means. Detects and outputs a drive pulse synchronized with this detection timing to the optical pulse generator a plurality of times M, and detects the second clock signal from the detection timing of the first timing detection means.
  • the third timing detecting means detects the timing at which the signal has been output the same number of times as the second set value, and from this detection timing, a predetermined number N synchronized with the second clock signal is detected.
  • the sampling pulse is configured to be output to the A / D converter, and each time a constant N sampling pulse is output, the first set value and the second set value are changed by the set value switching means. Output from the receiver by changing the first set value and the second set value M times by sampling N times for the received light signal. The same data as when the received light signal is sampled MN times continuously with a period that is an integral multiple of the period difference ⁇ t between the first clock signal and the second clock signal is acquired. .
  • the time resolution in the equivalent sampling method is determined by the period difference between the two clock signals, and the period difference between the two clock signals is stabilized.
  • ⁇ the minimum resolution ⁇ T of the TDR is determined by the period difference ⁇ t between the two clock signals CK 1 and CK2. 0 ps 1 ns / 2 ns / 5 ns / 1 O ns ...
  • the period difference ⁇ between the clock signals CK 1 and CK 2 is designed to operate with only 100 ps.
  • the time ⁇ T corresponding to the resolution of the TDR that is actually commercialized must be set selectively to 500 ps Z lns Z 2 ns / 5 ns / 10 ns on the operation panel.
  • the period difference At between the two clock signals CK 1 and CK 2 is fixed to 100 ps.
  • the period difference ⁇ ⁇ between the two clock signals CK 1 and CK 2 is equivalent to the minimum resolution ⁇ ⁇ required for the OTDR, compared to the above ⁇ ⁇ (time corresponding to the resolution). It is also assumed that the period difference is not equal to the time required but is smaller than ⁇ .
  • the configuration of the second embodiment is the same as the configuration of the first embodiment shown in FIG.
  • the delay given to the timing at which the sampling of the return optical signal is started is generated from the period difference between the two clock signals.
  • the delay time ⁇ d from the timing of LD pulse emission to the timing of actually starting the sampling of the optical signal can be accurately determined (time accuracy less than the time corresponding to the resolution of the OTDR 30;
  • a delay circuit that can be varied over a wide range time delay caused by the delay of an optical system such as an optical fiber inside the OTDR 30 or the delay of an electric circuit system such as an amplifier, about 100 ns is required.
  • This delay circuit is required to adjust the horizontal axis (distance) on the OTDR display screen as shown in FIG.
  • the delay time ⁇ d is too large, the leading part of the displayed waveform protrudes from the left edge of the display screen and is not actually displayed.
  • the delay circuit d gives a delay time d ⁇ suitable for displaying the head of the displayed waveform correctly from the start position of the display screen.
  • the delay given to the timing to start the above-described sampling of the optical signal is generated from the phase difference of the close-up signal.
  • the first clock signal CK1 (period T1) and the second clock signal CK2 (period T2) having different phases from the clock signal generation circuit 32 are used.
  • the LD pulse (the drive pulse P d given to the optical pulse generator 12) and the sampling clock (the sample given to the A / D converter 14) G pulse P s).
  • the first clock signal CK1 is generated from the timing (tl) at which the two clock signals are in phase with each other (or a predetermined phase difference).
  • the LD pulse Pd is emitted at the timing of the m-force timing, and the sampling clock Ps is generated from the timing at which the second clock signal CK2 is counted n.
  • the time resolution in the equivalent sampling method is determined by the period difference between the two clock signals, and the period difference between the two clock signals is stabilized.

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Description

明 細 書 ォプチカルタイム ドメイ ンリ フレタ トメ一タ 技術分野 本発明は、ォプチカルタイム ドメインリ フレク トメータ（以 下、 O T D Rと記す） に係り、 特に、 光ファイバ線路に光パ ルスを入射して、 その光ファイバ線路からの戻り光の時間に 対する強度変化を求める O T D Rにおいて、 距離の精度を高 くするための技術を採用した〇 TD Rに関する。 背景技術 従来、 光ファイバ線路を用いた通信システムの試験を行う 場合、 図 7に示すよ うな構成を有する O T D R 1 0が用いら れている。
すなわち、 この O TD R 1 0は、 接続端子 1 ◦ aに接続さ れた試験対象の光ファイバ線路 1に、 方向性結合器 1 1 を介 して光パルス発生部 1 2から光パルスを入射し、 光ファイバ 線路 1から戻ってく る光を方向性結合器 1 1 を介して受光器 1 3で受光し、 その受光信号をアナ口グ Zディジタル （AZ D) 変換器 1 4によって所定周期でサンプリ ングしてデイジ タル値に変換するように構成されている。
そして、 この O TD R 1 0は、 光パルスの入射から所定時 間が経過するまでの間に AZD変換器 1 4から出力されたデ ィジタル値を、 光ファイバ線路 1の伝送特性を示すデータと して求めている。
なお、 図 7において、 測定制御回路 1 5は、 光パルス発生 部 1 2に駆動パルス P dを出力して、 その駆動パルス P dに 同期した光パルスを出射させると ともに、 AZD変換器 1 4 に所定周期のサンプリ ングパルス P Sを所定回数出力して、 受光信号のサンプリ ングを行わせる。
このような構成の〇 T D R 1 0では、 時間についての分解 能が光ファイバ線路 1の特性の距離についての分解能を決定 している。
従って、 高い距離分解能で測定するためには、 AZD変換 器 1 4のサンプリ ングパルス P s の周期を小さくする必要が ある。
しかし、 A/D変換器 1 4のサンプリ ング速度には限界が あり、 しかも、 データの精度を高く維持するためには、 サン プリ ング速度を限界まであげることは好ま しく ないという問 題がある。
この問題を解決するために、 従来の O T D R 1 0では、 以 下のようにしている。
まず、 一つの光ファイバ線路 1の特性を求めるために、 図 8 Aに示すように、 所定幅の駆動パルス P dを複数 M回 （M = 5 とする） 出力する。
そして、 図 8 B— Fに示すように、 各回毎の駆動パルス P dの出力タイ ミ ングに対して N個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ···， P s ( 5 ) の出力開始タイ ミン グを所定時間 Δ Τ (サンプリ ングパルス P sの周期丁の 1 / M) ずつ遅らせて AZD変換器 1 4に出力している。
このように同一波形で繰り返し入力されるアナ口グ信号に 対して、 サンプリ ングの開始タイ ミングをサンプリ ングパル スの周期の整数分の 1ずつずらして一連のデータを得る方式 は、 一般に等価サンプリ ング方式と言われている。
この等価サンプリ ング方式に基づく、 サンプリ ングを行う ことによ り、 図 8 Gに示すよ うに、 光パルスを光ファイバ線 路 1に入射してから Ν · Τ— Δ Τ時間が経過するまでの受光 信号を、 サンプリ ングパルス P Sの周期 Τより短い周期 Δ Τ で Μ · Ν回連続してサンプリ ングしたときと同等のデータを 得ることができる。
すなわち、 AZD変換器 1 4のサンプリ ング速度を等価的 に Μ倍にすることができる。
このように、 サンプリ ングパルス P sの出力開始タイ ミ ン グを相対的に所定時間 Δ Τずつ遅延させるために、 従来の Ο T D R 1 0では、 測定制御回路 1 5を図 9や図 1 ◦に示すよ うに構成している。
図 9に示すよ うな構成では、 クロック信号発生回路 1 6か ら基準となる所定周期 Τのクロ ック信号 C K r を発生させて いる。
このクロック信号 C K rは、 駆動パルス発生回路 1 7およ び複数の遅延素子 1 8 ( 1 ) ， 1 8 ( 2 ) ， …， 1 8 (M) に入力される。 駆動パルス発生回路 1 7は、 測定開始を指示するスター ト 信号を受けると、 ク ロ ック信号 C K r に同期した所定時間幅 の駆動パルス P dを、 クロック信号 C K rの周期 Tの N倍よ り長い周期で M回出力するよ うに構成されている。
また、 遅延素子 1 8 ( 1 ) ， 1 8 ( 2) ， …， 1 8 (M) は、 入力されるクロ ック信号 C K r をそれぞれ 0， Δ Τ, 2 厶 TZ, …， (M- 1 ) Δ Tだけ遅延して選択回路 1 9に出 力する。
選択回路 1 9は、 遅延素子 1 8 ( 1 ) ， 1 8 ( 2 ) ， ···， 1 8 (M) の出力のうち、 切換回路 2 0から指定された遅延 素子の出力をサンプリ ングパルス P s と して選択的に出力す る。
切換回路 2 0は、 スター ト信号を受けるまでは、 選択回路 1 9を非選択状態にし、 スター ト信号を受けると、 選択回路 1 9に遅延素子 1 8 ( 1 ) の出力を選択させる。
これによ り、 選択回路 1 9から所定個数 Nのサンプリ ング パルス P s が出力されると、 切換回路 2 0は、 再び、 選択回 路 1 9を非選択状態にする。
そして、 切換回路 2 0は、 次の駆動パルスが出力されると、 選択回路 1 9に遅延素子 1 8 ( 2 ) の出力を選択させる。
これによ り、 選択回路 1 9から所定個数 Nのサンプリ ング パルス P sが出力されると、 切換回路 2 0は、 再び、 選択回 路 1 9を非選択状態にする。
以下同様にして、 切換回路 2 0は、 選択回路 1 9に遅延素 子 1 8 ( 3 ) ， ···, 1 8 (M) の出力を選択させる。 そして、 切換回路 2 0は、 選択回路 1 9から最後の遅延素 子 1 8 (M) の出力が選択されて所定個数 Nのサンプリ ング パルス P sが出力されると、 選択回路 1 9を非選択状態にし て次のスター ト信号の入力を待つ。
この切換回路 2 0による遅延素子 1 8 ( 1 ) ， 1 8 ( 2 ) ， …， 1 8 (M) の選択動作によって、 前記図 8 A— Gに示し たように、 各回毎の駆動パルス P dの出力タイ ミングに対し て N個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2) ， ·■·, P s (M) の出力開始タイ ミングを所定時間 Δ Τ遅らせ て AZD変換器 1 4に出力することができる。
また、 図 1 0の構成では、 クロック信号発生回路 1 6から 出力されたク ロ ック信号 C K r を分周器 2 1によって、 例え ば、 4分周し、 この分周信号 C K dを積分回路 2 2に入力す る。
積分回路 2 2は分周信号 C K dを積分し、 分周信号 C K d が、 例えば、 ハイ レベルになった時点を基準にして、 電圧 V が 0ボルトから時間 tに比例 （比例係数ひ） して増加するラ ンプ関数信号 V a t ) を出力する。
このランプ関数信号 Vは基準電圧発生器 2 3からの基準電 圧 V r とともにコンパレータ 2 4に入力され、 ランプ関数信 号 Vと基準電圧 V rが比較される。
そして、 ランプ関数信号 Vが基準電圧 V rに一致してコン パレータ 2 4の出力が反転したタイ ミ ングに駆動パルス発生 回路 1 7から所定幅の駆動パルス P dが出力されると ともに、 サンプリ ングパルス発生回路 2 5がクロ ック信号 C K rに同 期した N個のサンプリ ングパルス P s の出力を開始する。 切換回路 2 6は、 スター ト信号を受けるまでは、 基準電圧 発生器 2 3から出力される基準電圧 V r を、 積分回路 2 2か ら出力されるランプ関数信号 Vの最大値よ り高い電圧に設定 してコンパレータ 2 4の出力が反転しない状態にする。
そして、 切換回路 2 6は、 スター ト信号を受けると、 分周 信号 C K dがロ ーレベルの間に基準電圧 V r を、例えば、ひ · 2 Tに設定して、 分周信号 C K dがハイ レベルに立ち上がつ てから 2 T時間が経過したときにコンパレータ 2 4の出力を 反転させ、 駆動パルス P dを出力させると ともに、 この駆動 パルス P dに最初のパルスが同期した N個のサンプリ ングパ ノレス P s ( 1 ) の出力を開始させる。
なお、 切換回路 2 6は、 N個のサンプリ ングパルス P s を 出力している間に分周信号 C K dがロ ーレベルになると、 基 準電圧 V r をランプ関数信号 Vの最大値より高い電圧に設定 してコ ンパレータ 2 4の出力が反転しない状態にする。
そして、 この最初の N個のサンプリ ングパルス P sが出力 された後の分周信号 C K dがローレベルの間に、 切換回路 2 6は、 基準電圧 V r をひ （ 2 T— Δ Τ) に設定して、 分周信 号 C K dがハイ レベルに立ち上がつてから （ 2 T— Δ Τ) 時 間が経過したときにコンパレータ 2 4の出力を反転させ、 駆 動パルス P dを出力させると ともに、 この駆動パルス P dの 出力タイ ミングから Δ Tだけ遅れて N個のサンプリ ングパル ス P s ( 2 ) の出力を開始させる。
以下同様に、 切換回路 2 6は、 基準電圧 V r をひ ( 2 T - 2 Δ T ) ， ひ ( 2 T - 3 Δ T ) ， a ( 2 T— 4 Δ Τ) ， ·■·, (Τ + Δ Τ) まで切り換えて、 駆動パルス P dの出力タイ ミングからそれぞれ 2 Δ丁， 3 Δ T , 4 Δ T , …， （Tー厶 T) ずつ遅れて N個のサンプリ ングパルス P sの出力を開始 させることで、 前記図 8 A— Gに示したよ うに、 各回毎の駆 動パルス P dの出力タイ ミングに対して N個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ， ·■·, P s (M) の出力 開始タイ ミ ングを Δ Τずつ遅らせて AZD変換器 1 4に出力 することができる。
しかしながら、 図 9に示すよ うな構成で用いられる一般的 な遅延素子の時間精度は非常に低く、 現状では数 n Sの精度 が限度であり、 これ以上の時間分解能を得るには、 ケーブル による遅延作用を用いる必要がある。
ところが、 ケーブルを用いた遅延素子は、 構造上、 小型化 が困難であるという問題がある。
しかも、 前記したよ うに遅延素子を切り換えて使用する方 式では、 時間分解能を高くすることに伴って、 その素子数を 増加させなければならず、 装置が大型化してしまう という問 題がある。
また、 図 1 0に示すよ うに、 クロック信号 （分周信号） を 積分回路 2 2で積分し、 その出力電圧をコ ンパレータ 2 4に よって基準電圧 V r と比較する構成では、 積分回路 2 2の非 直線性によって遅延時間の精度が低下してしまう という問題 カ ある。 発明の開示 本発明の目的は、 以上のよ うな問題を解決し、 高精度で小 型に構成できる O T D Rを提供することにある。
本発明の一態様によると、
駆動パルスを受けて、 駆動パルスに同期した光パルスを発 生する光パルス発生部 （ 1 2 ) と、
前記光パルス発生部から出射された光パルスを試験対象の 光ファイバ線路 （ 1 ) に入射し、 かつ該光ファイバ線路から の戻り光を取り出す光分岐手段 （ 1 1 ) と、
前記光分岐手段によって取り出された戻り光を受けて受光 信号に変換する受光器 （ 1 3 ) と、
周期 T 0のサンプリ ングパルスを受けて、 該サンプリ ング パルスに同期して、 前記受光信号を等価サンプリ ングするこ とによ り、 ディジタルデータに変換する A/D変換器 （ 1 4 ) と、
前記駆動パルスを複数 （M) 回発生して前記光パルス発生 部に出力すると ともに、 該駆動パルスの各回毎の出力タイ ミ ングに対して N個ずつの前記サンプリ ングパルスを発生し、 かつその N個ずつの発生開始タイ ミングを前記周期 T 0の 1 ZMとなる時間 Δ Tずつ遅らせてなる当該サンプリ ングパル スを前記 A/D変換器に出力する測定制御回路 （ 3 1 ) と、 前記測定制御回路に、 周期 T 1の第 1のクロ ック信号と前 記周期 T 1 に対して O TD Rに要求される最小分解能に相当 する時間に等しい周期差 Δ t を持つ第 2のクロ ック信号とを 出力するクロック信号発生手段 （ 3 2 ) と、 前記 AZD変換器から出力されるディジタルデータに基づ いて、 前記戻り光の時間の経過に対する強度変化を表す一連 のデータを取得するデータ処理手段 （ 4 8 ) とを備え、 前記測定制御回路は、 前記ク口 ック信号発生手段からの前 記第 1のクロ ック信号と第 2のクロ ック信号の周期差 A tに 基づいて前記サンプリ ングパルスの前記時間 Δ Tずつの遅れ を生成することを特徴とする〇 T D Rが提供される。 図面の簡単な説明 図 1は、 本発明による O T D Rの第 1の実施形態の構成を 示すブロック図であり、
図 2は、 本発明による O TD Rの第 1の実施形態の要部の 構成例を示す回路図であり、
図 3 A— I は、 本発明による O T D Rの第 1の実施形態の 動作を説明するためのタイ ミ ング図であり、
図 4 A— Fは、 本発明による O T D Rの第 1の実施形態の 動作を説明するためのタイ ミ ング図であり、
図 5 A— Cは、 本発明による O TD Rの第 2の実施形態の 動作を説明するためのタイ ミング図であり、
図 6は、 本発明による OTD Rの第 2の実施形態の動作を 説明するための波形図であり、
図 7は、 従来の O T D Rの構成を示すブロック図であり、 図 8 A— Gは、 従来の O T D Rにおいてサンプリ ング周期 を等価的に短くするための動作を説明するタイ ミ ング図であ り、
図 9は、 従来の O T D Rの要部の構成例を示すブロ ック図 であり、
図 1 0は、 従来の O T D Rの要部の構成例を示すプロック 図である。 発明を実施するための最良の形態 まず、 本発明の概要について説明する。
前記目的を達成するために、 本発明の O TD Rは、 駆動パ ルスに同期した光パルスを光パルス発生部 （ 1 2 ) から出射 して試験対象の光ファイバ線路 （ 1 ) に入射し、 該光フアイ バ線路からの戻り光を受光器 （ 1 3 ) によって受光し、 その 受光信号を AZD変換器 （ 1 4 ) によってサンプリ ングして、 前記戻り光の時間の経過に対する強度変化を表す一連のデ一 タを取得する O TD Rにおいて、 周期 T 1の第 1のクロ ック 信号と、 前記周期 T 1に対して該 O T D Rに要求される最小 距離分解能に相当する時間に等しい周期差 Δ t を持つ周期 T
2の第 2のクロック信号とを発生するクロック信号発生手段 ( 3 2 ) と、 前記第 1のクロック信号と第 2のクロ ック信号 とが所定の位相差になったタイ ミ ングを検出する第 1のタイ ミング検出手段 （ 3 3 ) と、 前記第 1のクロ ック信号が前記 第 1のタイ ミング検出手段の検出タイ ミングから第 1の設定 値に等しい回数出力されたタイ ミ ングを検出する第 2のタイ ミング検出手段 （ 3 4 ) と、 前記第 2のタイ ミング検出手段 の検出タイ ミングに同期した所定幅の駆動パルスを前記光パ ルス発生手段に出力する駆動パルス発生手段 （ 4 0 ) と、 前記第 2のクロック信号が前記第 1 のタイ ミング検出手段 の検出タイ ミ ングから第 2の設定値に等しい回数出力された タイ ミングを検出する第 3のタイ ミング検出手段 （ 3 5 ) と、 前記第 3のタイ ミング検出手段の検出タイ ミングから、 前記 第 2のクロック信号に同期した所定数 Nのサンプリ ングパル スを前記 A Z D変換器に出力して、 前記受光信号をサンプリ ングさせるサンプリ ングパルス発生手段 （ 4 1 ) と、 前記サ ンプリ ングパルス発生手段から前記所定数 Nのサンプリ ング パルスが出力される毎に、 前記第 1 の設定値と第 2の設定値 を該設定値同士の差が一定となる状態で異なる値に順次切り 換える設定値切換手段 （ 4 2 ) とを備え、 前記受光信号に対 する N回ずつのサンプリ ングを前記第 1の設定値と第 2の設 定値を切り換えて M回行うことにより、 前記受光器から出力 される受光信号を前記第 1のクロ ック信号と第 2のクロ ック 信号の周期差 Δ tの整数倍の周期で M . N回連続的にサンプ リ ングしたときと同等のデータを取得することを特徴と して いる。
次に、 以上のよ うな概要に基づく本発明の各実施の 形態を図面を用いて説明する。
(第 1の実施の形態）
図 1は、 本発明による O T D R 3 0の第 1の実施の形態の の構成を示している。 なお、 図 1において、 方向性結合器 1 1、 光パルス発生部 1 2、 受光器 1 3、 AZD変換器 1 4は、 前記図 7に示した 従来の OT D R 1 0のものと同一構成なので、 同一符号を付 して説明を省略する。
この OT D R 3 0では、 接続端子 3 0 aに接続された光フ アイバ線路 1に、 駆動パルス P dを受けた光パルス発生部 1 2から出射された光パルスを方向性結合器 1 1 を介して入射 する。
そして、 この O T D R 3 0では、 該光ファイバ線路 1から 戻ってく る光を方向性結合器 1 1 を介して受光器 1 3で受光 し、 受光器 1 3の受光信号をサンプリ ングパルス P s を受け た A / D変換器 1 4によってサンプリ ングし、 ディジタル値 に変換している。
この OTD R 3 0は、 前述した等価サンプリ ング方式を用 いて受光信号のサンプリ ングを行う ものである。
このため、 測定制御回路 3 1は、 光パルス発生部 1 2に駆 動パルス P dを出力するとともに、 AZD変換器 1 4にサン プリ ングパルスを出力する。
そして、 この測定制御回路 3 1は、 周期 T 1の第 1のクロ ック信号 C K 1 と、 該周期 T 1 よ り僅かに大きい周期 T 2の 第 2のクロ ック信号 C K 2を出力するクロ ック信号発生回路 3 2を有している。
前記 2つのクロック信号 C K 1、 C K 2の周期差 （Δ 1: = Τ 2 - Τ 1 ) は、 第 2のクロ ック信号 C K 2の周期 Τ 2の整 数分の 1に設定されている。 この周期差 Δ ΐ力 この O T D R 3 0に要求される最小距 離分解能に相当する時間となる。
例えば、 第 1のク ロ ック信号 C K 1の周期 T 1 を 1 9. 9 n S (周波数では 5 0. 2 5 1 MH z ) 、 第 2のクロ ック信 号 C K 2の周期 T 2を 2 0. 0 n S (周波数では 5 0. 0 0 0MH z ) とすれば、 両者の周期差 Δ tは第 2のクロ ック信 号 C K 2の周期 T 2の 2 0分の 1の 0. I n S (ナノ秒） と なる。
この周期差 力 この〇 T D R 3 0に要求される最小距 離分解能に相当する時間である。
ここで、 光パルスの波長に対する光フアイバ線路 1の群屈 折率を 1. 5 とすると、 光パルスが Δ ΐ = 0. I n Sの間に 往復できる光ファイバ線路 1の長さはほぼ 1 c mとなり、 こ の長さが最小距離分解能となる。
クロ ック信号発生回路 3 2 と しては、 発生する 2つのクロ ック信号 C K 1， C K 2の周波数および位相が安定したもの であればその構成は任意である。
例えば、 このクロ ック信号発生回路 3 2 と しては、 図 1 中 に示すように、 独立した 2つの水晶発振回路 X 1， X 2から 第 1のクロック信号 C K 1 と第 2のク ロ ック信号 C K 2をそ れぞれ出力するようにしたものであってもよい。
また、 位相同期ループ （ P L L ) やダイ レク トディジタル シンセサイザ （DD S) 等を用いて第 1のクロ ック信号 C K 1 と第 2のクロ ック信号 C K 2 とを出力するよ うにしたもの であってもよレヽ。 そして、 クロ ック信号発生回路 3 2力 らの 2つのクロ ック 信号 C K 1， C K 2は、 第 1のタイ ミング検出回路 3 3に入 力されている。
第 1のタイ ミング検出回路 3 3は、 位相比較器を含み、 後 述する開始終了指示回路 4 3からの状態信号 Jが測定中を示 すレベル （例えば、 ハイ レベル） になっている間、 第 1のク 口 ック信号 C K 1 と第 2のクロック信号 C K 2 との位相を比 較する。
そして、 この第 1のタイ ミング検出回路 3 3は、 2つのク ロ ック信号 C K 1， C K 2の位相差が所定値 φ (例えば、 φ = 0 ) になったタイ ミングを同期タイ ミングと して検出し、 この検出タイ ミ ングに同期した第 1の検出信号 S 1 を、 少な く とも M回 （Mは複数） まで出力する。
また、 この第 1のタイ ミング検出回路 3 3は、 開始終了指 示回路 4 3からの状態信号 Jが非測定中を示すレベル （例え ば、 ローレベル） になっている間は、 その機能を停止する （少 なく とも、 第 1 の検出信号 S 1 の出力を停止する） 。
この第 1 のタイ ミ ング検出回路 3 3からの第 1 の検出信号 S 1は、 第 2のタイ ミング検出回路 3 4および第 3のタイ ミ ング検出回路 3 5に入力されている。
第 2のタイミング検出回路 3 4は、 計数回路を含み、 第 1 のタイ ミング検出回路 3 3から第 1の検出信号 S 1が出力さ れたときから第 1のクロ ック信号 C K 1の計数を開始する。 そして、 この第 2のタイ ミング検出回路 3 4は、 その計数値 が後述する第 1の設定値 P 1に等しくなつたタイ ミングを駆 動タイ ミングと して検出し、 この検出タイ ミングに同期した 第 2の検出信号 S 2を出力する。
また、 第 3のタイ ミング検出回路 3 5は、 第 2のタイ ミン グ検出回路 3 4 と同様に計数回路を含み、 第 1 のタイ ミング 検出回路 3 3から第 1 の検出信号 S 1が出力されたときから 第 2のクロック信号 C K 2の計数を開始する。
そして、 この第 3のタイ ミ ング検出回路 3 5は、 その計数 値が後述する第 2の設定値 P 2に等しく なったタイ ミ ングを サンプリ ング開始タイ ミ ングと して検出し、 この検出タイ ミ ングに同期した第 3の検出信号 S 3を出力する。
なお、 第 2のタイ ミング検出回路 3 4および第 3のタイ ミ ング検出回路 3 5では、 例えば、 図 2に示すよ うに構成され ている。
まず、 リセッ ト回路 3 6は、 第 1 の検出信号 S 1に同期し たリセッ ト信号を出力する。
そして、 第 1 の検出信号 S 1に同期したリセッ ト信号で計 数回路 3 7をリセッ ト してから、 計数回路 3 7が第 1のクロ ック信号 C K 1または第 2のクロック信号 C K 2を計数を開 始する。
この計数回路 3 7の計数結果と前記第 1 の設定値 P 1また は第 2の設定値 P 2 とがディジタルコンパレ一タ 3 8で比較 される。
そして、 このディジタルコンパレータ 3 8からの出力が第 2の検出信号 S 2または第 3の検出信号 S 3 と して出力され る。 また、 図示しないが、 第 2のタイ ミング検出回路 3 4およ び第 3のタイ ミング検出回路 3 5を、 プリセッ ト可能な計数 回路に第 1の検出信号 S 1に同期して設定値 P 1または P 2 (あるいはその補数） をプリセッ トし、 計数回路のポロ一出 力 （またはキャ リ ー出力） を第 2 の検出信号 S 2または第 3 の検出信号 S 3 と して出力するよ うに構成しても良い。
次に、 駆動パルス発生回路 4 0は、 第 2 のタイ ミング検出 回路 3 4から第 2の検出信号 S 2が出力される毎に、 この第 2の検出信号 S 2に同期した所定幅の駆動パルス P dを発生 して光パルス発生部 1 2に出力する。
また、 サンプリ ングパルス発生回路 4 1は、 第 3のタイ ミ ング検出回路 3 5から第 3 の検出信号 S 3が出力される毎に、 第 2のクロ ック信号 C K 2 と同期した N個のサンプリ ングパ ルス P s を A Z D変換器 1 4に連続的に出力する。
また、 設定値切換回路 4 2は、 サンプリ ングパルス発生回 路 4 1が N個のサンプリ ングパルス P s を出力する毎に、 第 1の設定値 P 1 と第 2の設定値 P 2 とを所定の初期値 （例え ば、 0 ) から所定値 Δ pずつ増加更新する。
ここで、 開始終了指示回路 4 3は、 操作部 4 4による測定 開始操作がなされると、 状態信号 Jを測定中を示すハイ レべ ノレにしている。
また、 この開始終了指示回路 4 3は、 その後、 駆動パルス 発生回路 4 0から駆動パルス P dが所定回数 M出力されて、 さらにその M番目の駆動パルス P dが出力されてからサンプ リ ングパルス P sが N回出力された後に、 状態信号 J を一連 の測定が終了してかち非測定状態になったことを示すローレ ベルにすることによ り、 第 1のタイ ミ ング検出回路 3 3の機 能を停止させる。
また、 測定条件設定手段 4 5は、 操作部 4 4の操作によつ て指定された観測レンジ T a、 時間分解能 （等価サンプリ ン グ周期） Δ Tおよびパルス幅 T wに対応したパラメータを、 測定制御回路 3 1の駆動パルス発生回路 4 0、 サンプリ ング パルス発生回路 4 1、 設定値切換回路 4 2、 開始終了指示回 路 4 3に設定する。
なお、 ここで、 観測レンジ T aは第 2のクロ ック信号 C K 2の周期 T 2の整数倍の値で指定され、 時間分解能 （等価サ ンプリ ング周期） Δ Τは、 周期差△ tの整数倍でかつ第 2の クロック信号 C K 2の周期 T 2を複数等分する値で指定され るものとする。
すなわち、 測定条件設定手段 4 5は、 指定されたパルス幅 T wを駆動パルス発生回路 4 0に設定し、 サンプリ ングパル ス発生回路 4 1に対してそのサンプリ ングパルス P sの出力 回数 Nを設定し、 設定値切換回路 4 2には、 設定値 P l、 P 2の可変幅 Δ ρを設定し、 開始終了指示回路 4 3には、 駆動 パルス P dの出力回数 Mと前記サンプリ ングパルス P Sの出 力回数 Nを設定する。
ここで、 測定条件設定手段 4 5は、 指定された観測レンジ T a、 時間分解能 Δ Tおよび第 2のクロック信号 C K 2の周 期 T 2、 周期差 Δ ΐ に基づいて、 以下の式 （ 1 ) ， （ 2 ) ， ( 3 ) が成り立つよ うに， Δ ρ . Ν、 Μの各値を決定してい る。
なお、 ここで観測レンジ T aは、 等価サンプリングによつ てデータを得る期間の目安になる値であり、 等価サンプリ ン グを行う場合の実際の観測期間はこの観測レンジ T a より長 くなる。
Δ Τ/Δ ΐ = Δ ρ ··· ( 1 )
T a ZT 2 =N ·'· ( 2 ) Τ 2 / Δ Τ =Μ ··· ( 3 ) 例えば、 前述したように、 第 2のク ロ ッ ク信号 C K 2の周 期 Τ 2が 2 0 n S、 周期差 Δ tが 0. I n Sで、 指定された 観測レンジ T a力 S l 0 0 0 n S、 時間分解能 Δ Tが 0. I n Sである場合を想定する。
すると、 この場合には、 式 （ 1 ) から第 1、 第 2の設定値 P 1 , P 2の可変幅 Δ p力 S 1 となる。
また、 式 （ 2 ) からサンプリ ングパルス P s の出力回数 N 力 s 5 0 となる。
また、 式 （ 3 ) から駆動パルスの出力回数 Mが 2 0 ◦ とな る。
なお、 この条件で得られるデータの総数は M · N = 1 0 0 0 0個となる。
また、 ここでは、 時間分解能 Δ Τを操作部 4 4から指定す るよ うにしてレ、る。
しかるに、 当該 O T D R 3 0が取得できるデータの総数 W は後述するメモリ 4 7の容量によって制限される場合がある ので、 メモリ 4 7の容量と観測レンジ T a とによって時間分 解能 Δ Tを自動的に設定してもよい。
例えば、 メモ リ 4 7に記憶できるデータの総数 Wが 1 0 0 0 0個に制限されているときに、 観測レンジ T a = 2 0 0 0 n Sが指定されたとする。
この場合には、 W/T aの演算によって時間分解能 Δ Τ = 0. 2 n Sを自動的に求めて、 この時間分解能に対応する可 変幅 Δ p = 2を設定する。
一方、 データ書込手段 4 6は、 AZD変換器 1 4から出力 されるデ一タをメモ リ 4 7に記憶するために、 メモ リ 4 7カ らァ ドレス順にデータを読み出したときに、 そのデータが時 間について連続した波形データとなるようにア ドレスを指定 しながらデータの書き込みを行う。
すなわち、 駆動パルス発生回路 4 0から最初の駆動パルス P d ( 1 ) が出力されてから、 AZD変換器 1 4から出力さ れる N個のデータ D ( 1， 1 ) , D ( 1， 2 ) ， D ( 1， 3 ) ， ···, D ( 1， N) を、 メモ リ 4 7のア ドレス 0， M， 2 M, 3 M， ·■·, (N— 1 ) Mにそれぞれ記憶する。
また、 駆動パルス発生回路 4 0から 2回目の駆動パルス P d ( 2 ) が出力されてから、 AZD変換器 1 4から出力され る N個のデータ D ( 2， 1 ) , D ( 2 , 2 ) , D ( 2 , 3 ) ， ···, D ( 2， N) を、 メモ リ 4 7のア ドレス 1， M+ l， 2 M+ 1 , 3 M+ 1 , ···, (N - 1 ) M+ 1にそれぞれ記憶す る。
以下同様にメモ リ 4 7に対するデータの記憶を行い、 駆動 パルス発生回路 4 0から M回目の駆動パルス P d (M) が出 力されてから、 AZD変換器 1 4から出力される N個のデー タ D (M, 1 ) , D (M, 2 ) ， D (M, 3 ) ， ···, D (M、 N) を、 メモリ 4 7のア ドレス M— 1， 2 M— 1， 3 M— 1 , …， NM— 1にそれぞれ記憶する。
このようなア ドレスの指定をすることにより、 メモリ 4 7 のア ドレス◦， 1， …， NM— 1には、 そのア ドレス順に時 間が連続する一連の波形データが記憶されることになる。 データ処理部 4 8は、 メモリ 4 7に記憶された一連の波形 データを読み出して、 光ファイバ線路 1の伝送特性の評価に 必要な各種の演算を行う とともに、 その演算結果や波形を出 力装置 4 9に出力する。
この出力装置 4 9は、 画像表示装置、 プリ ンタ、 外部装置 と通信を行うための通信機、 あるレ、は、 フロ ッピーディスク 等のよ うに移動可能な記憶媒体の ドライブ装置等のいずれで あってもよレヽ。
次に、 この O T D R 3 0の動作を、 前記したよ うに第 2の クロ ック信号 C K 2の周期 T 2が 2 0 n S、周期差 Δ t力； 0. 1 n Sで、 観測レンジ T a力 1 0 0 0 n S、 時間分解能 Δ T が 0. 1 n Sと指定された場合について説明する。
この場合、 前記したように、 サンプリ ングパルス発生回路 4 1には、 光パノレス 1つ当たりのサンプリ ングパノレス P s の 出力回数 N= 5 0が設定される。
また、 設定値切換回路 4 2には、 可変幅 Δ p = 1が設定さ れる。
また、 開始終了指示回路 4 3には、 駆動パルス P dの出力 回数 M= 2 0 0 と、 サンプリ ングパルス P sの出力回数 N = 5 0 とが設定される。
この状態で、 操作部 4 4により測定開始操作を行う と、 図 3 Aに示すように、 開始終了指示回路 4 3の状態信号 Jが t 0時にハイレベルに変化して、 第 1のタイ ミング検出回路 3 3が動作状態となる。
そして、 図 3 B， Cに示すように、 第 1のク ロ ック信号 C K 1 と第 2のクロック信号 C K 2の位相が t 1時に一致する と、 第 1のタイ ミング検出回路 3 3から図 3 Dに示すよ うに t 1時に立ち上がる第 1の検出信号 S 1が出力される。
このとき、 図 3 Eに示すように、 第 1の設定値 P 1 と、 第 2の設定値 P 2 とは共に初期値が 0であるので、 第 2のタイ ミング検出回路 3 4からは、 図 3 Fに示すように、 第 1の検 出信号 S 1に同期した第 2の検出信号 S 2が出力される。
また、 このとき、 駆動パルス発生回路 4 0からは、 図 3 G に示すように、 第 2の検出信号 S 2に同期した所定幅 T wの 1個目の駆動パルス P d ( 1 ) が出力される。
そして、 この駆動パルス P d ( 1 ) に同期した光パルスが 光パルス発生部 i 2から出射されて、 試験対象の光ファイバ 線路 1に入射される。
この光パルスを受けた光ファィバ線路 1からの戻り光は、 受光器 1 3で受光される。
この受光器 1 3で光電変換された受光信号が A/D変換器 1 4に入力される。
一方、 図 3 Hに示すよ うに、 第 3のタイ ミ ング検出回路 3 5からも第 1の検出信号 S 1 に同期した第 3の検出信号 S 3 が出力される。
すると、 サンプリ ングパルス発生回路 4 1からは、 図 3 1 に示すよ うに、 第 3の検出信号 S 3に最初のクロ ックが同期 し、 第 2のクロ ック信号 C K 2 と同一位相 （周期 T 0 とする） の N個 （ 5 0個） のサンプリ ングパルス P s ( 1 ) が出力さ れる。
A / D変換器 1 4は、 先頭のクロ ックが駆動パルス P d ( 1 ) と同期した N個 （ 5 0個） のサンプリ ングパルス P s ( 1 ) を受けて受光信号のサンプリ ングを行う ことにより、 N個のデータ D ( 1 , 1 ) ， D ( 1， 2 ) ， ···, D ( 1， 5 0) を出力する。
このデータ列は、 データ書込手段 4 6によって、 メモリ 4 7のア ドレス 0， 2 0 0， 4 0 0， 6 0 0， ···, 9 8 0 0に それぞれ記憶される。
また、 サンプリ ングパルス P sの N番目 （ 5 0番目） のク ロックが出力された後の t 2時には、 図 3 Eに示すように、 設定値 P l、 P 2がともに 1 に切り換えられる。
そして、 その直後の t 3時に、 再び、 第 1のクロック信号 C K 1 と第 2のクロ ック信号 C K 2との位相が一致して、 第 1のタイ ミング検出回路 3 3から第 1の検出信号 S 1が出力 される。
そして、 その次に、 第 1のク ロ ック信号 C K 1が入力され た t 4時に、 第 2のタイ ミング検出回路 3 4から第 2の検出 信号 S 2が出力される。 また、 駆動パルス発生回路 4 0から、 t 4時に、 2個目の 駆動パルス P d ( 2 ) が出力されて、 光ファイバ線路 1に 2 回目の光パルスが入射される。
また、 この t 4時から Δ Τ (= Δ t = 0. I n S ) 遅れた t 5時には、 第 3のタイ ミング検出回路 3 5から第 2の検出 信号 S 3が出力される。
すると、 サンプリ ングパルス発生回路 4 1から、 前記と同 様に第 2のクロック信号 C K 2 と同一位相（周期 T 0 とする） の N個 （ 5 0個） のサンプリ ングパルス P s ( 2 ) が A/D 変換器 1 4に出力される。
そして、 この AZD変換器 1 4から N個 （ 5 0個） のデー タ D ( 2， 1 ) ， D ( 2， 2 ) ， D ( 2， 3 ) ， ···, D ( 2， 5 0 ) が出力され、 メモ リ 1 6のア ドレス 1， 2 0 1， 4 0 1， 6 0 1， …， 9 8 0 1にそれぞれ記憶される。
以下、 同様の動作が 2 0 0回まで繰り返され、 駆動パルス P dが 1つ出力される毎に N個 （ 5 0個） ずつのサンプリ ン グパルス P s ( 1 ) ， P s ( 2 ) ， ···, P s ( 2 0 0 ) が出 力されることになる。
この場合、 各サンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ， ···, P s ( 2 0 0 ) は、 各駆動パルス P d ( 1 ) 〜P d ( 2 0 0 ) に対して、 図 4 A— Fに示すよ うに、 Δ Τ (= Δ t = 0. I n S) ずつ遅れて出力されることになる。
そして、 最後の組のサンプリ ングパルス P s ( 2 0 0 ) 力 S 出力された段階で、 1 0 0 0 0個のデータ D ( 1， 1 ) ， ·'· D ( 2 0 0， 5 0 ) を 0. 1 n Sの分解能で得ることができ る。
この 1 0 0 0 0個のデータは、 光ファィバ線路 1に光パル スを入射してから Ν · Τ 2—厶 T (= 9 9 9. 9 n S ) 時間 が経過するまでの間に、 受光器 1 3から出力される受光信号 を、 周期差 Δ tの整数倍 （この場合、 1倍） の周期で M · N 回 （ 1 0 0 0 0回） 連続的にサンプリ ングを行ったときに得 られる 1 0 0 0 0個のデータと同等である。
このよ うな等価サンプリ ングを行った場合、 測定における 時間 （距離） の精度は、 クロック信号発生回路 3 2によって 発生した周波数固定の 2つのクロック信号 C K 1、 C K 2の 周期差で決まる。
ここで、 その周期差を前記した数値範囲で安定化すること は、 クロック信号発生回路 3 2 と して用いる互いに独立した 二つの水晶発振回路 X I， X 2の各発振周波数を基準にする ことにより、 きわめて容易に達成することができる。
従って、 この OT D R 3 0の時間 （距離） に関する分解能 の精度は、 従来のよ うな遅延素子を用いたものや、 ランプ関 数を用いたものに比べて格段に高くなり、 メモリ 4 7に記憶 された一連のデータから光フアイバ線路 1の特性をその細部 まで正確に把握することができる。
また、 前記したよ うに、 時間 （距離） に関する分解能は 2 つのクロック信号 C K 1、 C K 2の周期差によって決まるの で、 高い分解能を実現しても構成要素が増すことはなく、 装 置全体を小型化できる。
なお、 前記説明では、 指定された時間分解能 Δ Tが周期差 Δ t と等しい場合について説明したが、 時間分解能 Δ Τは、 第 2のクロ ック信号 C K 2の周期 T 2を複数等分し、 周期差 Δ tの整数倍となる任意の値を指定できる。
例えば、 観測レンジ T aが前記同様に 1 ◦ 0 0 n Sで、 時 間分解能 Δ Tを Δ tの 5倍の 0. 5 n Sに指定した場合、 前 記式 （ 1 ) , ( 2 ) ， （ 3 ) により、 設定値 P 1， P 2の可 変幅 Δ ρが 5、 駆動パルスの出力回数 Μが 4 0、 サンプリ ン グパルスの出力回数 Νが 5 0 となり、 この場合の総サンプル 数は 2 0 0 0個となる。
また、 前記説明では、 第 1の設定値 Ρ 1 と第 2の設定値 Ρ 2 との初期値を共に 0 と し、 第 1回目に出力される Ν個のサ ンプリ ングパルス P s ( 1 ) の先頭パルスと駆動パルス P d ( 1 ) の立ち上がりを一致させている。
しかるに、 第 1の設定値 P 1 と第 2の設定値 P 2の初期値 を 0以外の値にして、 光パルスが光ファィバ線路 1に入射さ れてから一定時間が経過してからの受光信号をサンプリ ング することもできる。
例えば、 第 1の設定値 P 1 と第 2の設定値 P 2 との初期値 を共に 4にすれば、 第 1回目に出力される N個のサンプリ ン グパルス P s ( 1 ) の先頭パルスを、 駆動パルス P d ( 1 ) から 4 · Δ ΐ (前記数値例では 0. 4 n S) だけ遅らせるこ とができる。
また、 第 1の設定値 P 1 と第 2の設定値 P 2の初期値を異 なる値に設定することもできる。
例えば、 第 1の設定値 P 1の初期値を m、 第 2の設定値 P 2の初期値を n (m < n ) とすると、 サンプリ ングパルス P s ( 1 ) の先頭パルスを、 駆動パルス P d ( 1 ) の出力タイ ミングから m · 厶 t + ( n - m) T 2だけ遅らせることがで きる。
また、 前記説明では、 第 1の設定値 Ρ 1 と第 2の設定値 Ρ 2を初期値から所定の可変幅 Δ ρずつ単調に増加させて、 Ν 個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2) ， ···, Ρ (Μ) の出力開始タイ ミングを順番に Δ Τずつ遅らせてい る。
しかるに、 これは本発明を限定するものでなく、 Ν個ずつ のサンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ， …， Ρ (Μ) の発生順は任意に設定することができる。
例えば、 前記の場合とは逆に、 第 1の設定値 Ρ 1 と第 2の 設定値 Ρ 2を初期値から所定の可変幅 Δ ρずつ単調に減少さ せて、 Ν個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ， ···, P (M) の出力開始タイ ミングが順番に Δ Tずつ早く な るよ うにしても良い。
また、 第 1の設定値 P 1 と第 2の設定値 P 2の可変幅を前 記 Δ ρの、 例えば、 2倍で切り換えて、 Ν個ずつのサンプリ ングパノレス P s ( 1 ) ， P s ( 2 ) ， ···, P (M) のうち、 奇数番目のサンプリ ングパルス P s ( 1 ) ， P s ( 3 ) ， ···, P (M- 1 ) (Mが偶数の場合） を先に発生した後に、 偶数 番目のサンプリ ングパルス P s ( 2 ) ， P s ( 4) ， …， P (M) を発生してもよい。
ただし、 このような場合においても、 N個ずつのサンプリ ングパルス P s ( 1 ) ， P s ( 2 ) ， ··· , P ( M ) 間の出力 開始タイ ミングの最大のずれを第 2のクロック信号 C K 2の 周期 T 2よ り小とするために、 第 1の設定値 P 1 と第 2の設 定値 P 2 との差を一定に維持しておく必要がある。
なお、 前記説明では、 発明を理解し易いよ うにデータの平 均化処理についての説明を省略していたが、 一般的には、 前 記した等価サンプリ ング処理を複数回行って、 一連の波形デ ータを複数回取得し、 これを加算処理して平均化し、 この平 均化されたデータについて特性の演算処理や波形表示処理を 行っている。
この平均化処理は、 データ書込回路 4 6においてデータの 加算処理を実行しながらメモリ 4 7に書き込みを行う方法や、 複数の波形データをメモリ 4 7に一旦書き込んでからデータ 処理部 4 8で平均化処理を行う方法がある。
以上説明したように、 本発明の第 1の実施の形態による〇 T D Rは、 周期 T 1 の第 1 のクロック信号と、 周期 T 1 に対 して装置に要求される最小距離分解能に相当する時間に等し い周期差 Δ t を持つ周期 T 2の第 2のクロ ック とをクロック 信号発生手段から出力し、 第 1のタイ ミング検出手段によつ て 2つのク口ック信号が所定の位相差になったタイ ミ ングを 検出し、 その検出タイ ミングから第 1のクロ ック信号が第 1 の設定値に等しい回数出力されたタイ ミ ングを第 2のタイ ミ ング検出手段によって検出して、 この検出タイ ミングに同期 した駆動パルスを光パルス発生部に複数 M回出力し、 第 1 の タイ ミング検出手段の検出タイ ミングから第 2のクロ ック信 号が第 2の設定値ど等しい回数出力されたタイ ミングを第 3 のタイ ミング検出手段によって検出して、 この検出タイ ミ ン グから第 2のク ロ ック信号に同期した所定数 Nのサンプリ ン グパルスを A / D変換器に出力するよ うに構成し、 さらに所 定数 Nのサンプリングパルスが出力される毎に、 第 1の設定 値および第 2の設定値を設定値切換手段によってその差が一 定値のままで順次異なる値に切り換えるよ うに構成し、 受光 信号に対する N回ずつのサンプリ ングを第 1 の設定値と第 2 の設定値を切り換えて M回行うことにより、 受光器から出力 される受光信号を第 1のクロック信号と第 2のクロ ック信号 の周期差 Δ tの整数倍の周期で M · N回連続的にサンプリ ン グしたときと同等のデータを取得している。
このように本発明の第 1の実施の形態による O T D Rでは、 等価サンプリ ング方式における時間についての分解能が、 2 つのクロック信号の周期差によって決まり、 この 2つのクロ ック信号の周期差を安定化することで容易に精度を高くする ことができ、 光ファイバ線路の特性をその細部まで正確に把 握することができる。
また、 本発明の第 1の実施の形態による〇 T D Rでは、 高 い分解能を実現することに伴う構成要素の増加がなく、 装置 全体を小型化できる。
なお、 〇 T D Rの最小分解能 Δ Tが、 2つのクロ ック信号 C K 1 , C K 2の周期差 Δ tによって決まると しているが、 実際に製品化されている〇 T D Rでは、 最小分解能 5 0 0 p s 1 n s / 2 n s / 5 n s / 1 O n s …に対して、 2つの クロック信号 C K 1， C K 2の周期差 Δ ΐは 1 0 0 p sのみ で動作するようになされている。
すなわち、 実際に製品化されている〇 T D Rの分解能に相 当する時間 Δ Tは、 操作パネル上で 5 0 0 p s Z l n s Z 2 n s / 5 n s / 1 0 n s…に選択的に設定することができる ようになされているのに対し、 2つのク口 ック信号 C K 1， C K 2の周期差 A tは l O O p s固定で動作するようになさ れている。
よって、 実際には、 上述した Δ Τ (分解能に相当する時間） に対して、 2つのクロ ック信号 C K 1， C K 2の周期差 Δ ΐ は、 O T D Rに要求される最小分解能 Δ Τに相当する時間に 等しい周期差ではなく、 Δ Τより も小さい値になっている場 合も含むものとする。
(第 2の実施の形態）
この第 2の実施の形態の構成は、 図 1に示した第 1 の実施 の形態の構成と同様である。
そして、 この第 2の実施の形態では、 2つのクロック信号 の周期差から上述した戻り光信号のサンプリ ングを開始する タイミングに与える遅延を生成するようにしている。
すなわち、 O T D R 3 0の表示画面における横軸 （距離） の調整を行うためには、 光パルス発生部 1 2からの光 （ L D) パルスの出射タイ ミ ングと被測定用の光フアイバ線路 1から の戻り光 （信号） をサンプリ ングするタイ ミングとの調整を 行う必要がある。
この調整を行うためには、 図 5 A， B， Cに示すよ うに、 L Dパルスの出射タイ ミングから実際に光信号のサンプリ ン グを開始するタイ ミングまでの遅延時間△ dを精度良く （O TD R 3 0の分解能に相当する時間以下の時間精度、 数 1 0 0 p s程度） 、 広い範囲 （O T D R 3 0内部の光ファイバ等 の光学系による遅延や増幅器等の電気回路系の遅延によって 生じる時間差、 数 1 0 0 n s程度） で可変することができる 遅延回路が必要となる。
この遅延回路は、 図 6に示すよ うに、 O T D Rの表示画面 における横軸 （距離） の調整を行うために必要となる。
すなわち、 遅延時間 Δ dが大きすぎれば、 表示される波形 の先頭部が表示画面の左端からはみ出して実際には表示され なくなってしまう。
また、 遅延時間 Δ dが小さすぎれば、 表示される波形の先 頭部が表示画面のスター ト位置からずれてしまう。
そこで、 この第 2の実施の形態では、 表示される波形の先 頭部が表示画面のスタ一ト位置から正しく表示するのに適し た遅延時間 d Δを遅延回路によって与えるために、 上記 2つ のク口ック信号の位相差から上述した光信号のサンプリ ング を開始するタイ ミングに与える遅延を生成するようにしてい る。
具体的には、 上記クロ ック信号発生回路 3 2からの位相の 異なる第 1のク ロ ック信号 C K 1 (周期 T 1 ) と第 2のク ロ ック信号 C K 2 (周期 T 2) の位相差 （Δ ΐ ) から L Dパル ス （光パルス発生部 1 2に与えるの駆動パルス P d ) と、 サ ンプリ ングクロック （A/D変換器 1 4に与えるサンプリ ン グパルス P s ) とを生成する。
このとき、 図 3 B， Cに示すよ うに、 上記 2つのクロック 信号が互いに同位相 （あるいは、 ある所定の位相差） になつ たタイ ミング （ t l ) から第 1のクロ ック信号 CK 1 を m力 ゥント したタイ ミ ングで L Dパルス P dを出射すると ともに、 第 2のクロ ック信号 C K 2を nカウントしたタイ ミングから サンプリ ングクロ ック P s を生成する。
このとき、 上述した L Dパルス P dの出射タイ ミングから サンプリ ングクロック P sによつて実際に光信号のサンプリ ングを開始するタイ ミングまでの遅延時間 Δ dは、
△ d = T 2 X n— T l X m
= A t Xm+ T 2 X ( n - m)
となる。
ここで、 m， nを任意に設定することができるようにして おけば、 〇 T D R 3 0の最小分解能 Δ tで任意の遅延時間 Δ dを生成することができる （図 3 A— I ) 。
このように本発明の第 2の実施の形態による O T D Rでは、 等価サンプリ ング方式における時間についての分解能が、 2 つのクロック信号の周期差によって決まり、 この 2つのクロ ック信号の周期差を安定化することで容易に精度を高くする ことができるとともに、 表示される波形の先頭部が表示画面 のスター ト位置から正しく表示されるようにすることによ り、 光フアイバ線路の特性をその細部まで正確に把握することが できる。
また、 このよ うな本発明の第 2の実施の形態による〇 T D Rでも、 高い分解能を実現することに伴う構成要素の増加が なく、 装置全体を小型化できる。

Claims

請求の範囲
1. 駆動パルスを受けて、 駆動パルスに同期した光パル スを発生する光パルス発生部と、
前記光パルス発生部から出射された光パルスを試験対象の 光ファイバ線路に入射し、 かつ該光ファイバ線路からの戻り 光を取り出す光分岐手段と、
前記光分岐手段によつて取り出された戻り光を受けて受光 信号に変換する受光器と、
周期 T Oのサンプリ ングパルスを受けて、 該サンプリ ング パルスに同期して、 前記受光信号を等価サンプリ ングするこ とによ り、 ディジタルデータに変換するアナ口グ Zディジタ ノレ （AZD) 変換器と、
前記駆動パルスを複数 （M) 回発生して前記光パルス発生 部に出力すると ともに、 該駆動パルスの各回毎の出力タイ ミ ングに対して N個ずつの前記サンプリ ングパルスを発生し、 かつその N個ずつの発生開始タイ ミングを前記周期丁 0の 1 ZMとなる時間 ΔΤずつ遅らせてなる当該サンプリ ングパル スを前記 AZD変換器に出力する測定制御回路と、
前記測定制御回路に、 周期 T 1の第 1のクロ ック信号と、 前記周期 T 1に対して OTDRに要求される最小分解能に相 当する時間に等しい周期差 Δ tを持つ周期 T 2の第 2のクロ ック信号とを出力するクロック信号発生手段と、
前記 AZD変換器から出力されるディジタルデータに基づ いて、 前記戻り光の時間の経過に対する強度変化を表す一連 のデータを取得するデータ処理手段とを備え、 前記測定制御回路は、 前記ク口ック信号発生手段からの前 記第 1のクロック信号と前記第 2のクロ ック信号との周期差 Δ tに基づいて、 前記サンプリ ングパルスに前記時間△ Tず つの遅れを生成することを特徴とするォプチカルタイム ドメ イ ンリ フ レク トメータ （O T D R) 。
2. 前記測定制御回路は、 前記ク ロ ック信号発生手段から の互いに位相の異なる第 1のク ロ ック信号 （周期 T 1 ) と第 2のクロック信号 （周期 T 2 ) の位相差 （Δ ΐ ) から前記光 パルス発生部に与える駆動パルスと、 前記 A/D変換器に与 えるサンプリ ングパルスとを生成するもので、
上記 2つのク ロ ック信号が互いに同位相 （あるいは、 ある 所定の位相差） になったタイ ミングから第 1のクロック信号 を m力ゥン トしたタイ ミングで前記駆動パルスを生成すると ともに、 第 2のクロ ック信号を nカウント したタイ ミ ング力 ら前記サンプリ ングク ロ ックを生成し、
前記駆動パルスの生成タイ ミ ングから前記サンプリ ングパ ルスによって前記受光信号のサンプリ ングを開始するタイ ミ ングまでの遅延時間 Δ dは、
Δ ά = Τ 2 Χ η - Τ 1 X m
= A t Xm+ T 2 X ( n— m)
となることを特徴とする請求の範囲 1 に記載の〇 T D R。
3. 前記 m， nを任意に設定することができるようにする ことにより、 前記 O T D Rの最小分解能 Δ tで任意の遅延時 間 Δ dを生成することができるよ うにしたことを特徴とする 請求の範囲 2に記載の〇 T D R。
4 . 前記測定制御回路は、
前記第 1のクロック信号と第 2のクロック信号とが所定の 位相差になったタイ ミ ングを検出する第 1のタイ ミング検出 手段と、
前記第 1のクロック信号が前記第 1のタイ ミング検出手段 の検出タイ ミングから第 1の設定値に等しい回数出力された タイ ミ ングを検出する第 2のタイ ミ ング検出手段と、
前記第 2のタイ ミング検出手段の検出タイ ミングに同期し た所定幅の駆動パルスを前記光パルス発生手段に出力する駆 動パルス発生手段と、
前記第 2のクロック信号が前記第 1のタイ ミング検出手段 の検出タイ ミングから第 2の設定値に等しい回数出力された タイ ミ ングを検出する第 3のタイ ミング検出手段と、
前記第 3のタイ ミ ング検出手段の検出タイ ミングから、 前 記第 2のクロック信号に同期した所定数 Nのサンプリ ングパ ルスを前記 A Z D変換器に出力して、 前記受光信号をサンプ リ ングさせるサンプリ ングパルス発生手段と、
を備えていることを特徴とする請求の範囲 1に記載の O T D R。
5 . 前記第 2のタイ ミング検出手段は、 計数回路を含み、 前記第 1のタイ ミング検出手段から第 1の検出信号が出力さ れたときから第 1のクロ ック信号の計数を開始すると ともに、 その計数値が第 1の設定値に等しく なつたタイ ミングを駆動 タイ ミングと して検出し、 この検出タイ ミ ングに同期した第 2の検出信号を出力することを特徴とする請求の範囲 4に記 載の O T D R。
6 . 前記第 3のタイ ミング検出手段は、 計数回路を含み、 前記第 1 のタイ ミ ング検出手段から第 1の検出信号が出力さ れたときから第 2のクロ ック信号の計数を開始すると ともに、 その計数値が第 2の設定値に等しくなったタイ ミングをサン プリ ング開始タイ ミングと して検出し、 この検出タイ ミング に同期した第 3の検出信号を出力することを特徴とする請求 の範囲 5に記載の O T D R。
7 . 前記第 2のタイ ミ ング検出手段および前記第 3のタイ ミング検出手段は、 それぞれ、 リセッ ト回路、 計数回路、 デ ィジタノレコンパレータとを有し、
前記リセッ ト回路は、 前記第 1の検出信号に同期したリセ ッ ト信号を出力し、
前記計数回路は、 前記リセッ ト回路から出力される前記第 1の検出信号に同期したリセッ ト信号でリセッ 卜されてから、 前記第 1のクロ ック信号または第 2のクロ ック信号の計数を 開始し、
前記ディジタルコンパレータは、 前記計数回路の計数結果 と前記第 1 の設定値または前記第 2の設定値とを比較するこ とにより、 前記第 2の検出信号または前記第 3の検出信号を 出力することを特徴とする請求の範囲 6に記載の O T D R。
8 . 前記クロック信号発生手段は、
前記周期 T 1 の第 1 のクロ ック信号を出力する第 1 の水晶 発振回路と、 前記周期 T 1に対して前記 OTD Rに要求される最小分解 能に相当する時間に等しいかまたは小さい周期差 Δ t を持つ 前記周期 T 2の第 2のクロック信号を出力する第 2の水晶発 振回路と、
を備えることを特徴とする請求の範囲 1に記載の O T D R。
9. 前記 2つのクロック信号 C K 1， C K 2の周期差 A t は、 前記 O T D Rに要求される最小分解能 Δ Tに相当する時 間に等しい周期差ではなく、 最小分解能 Δ Τよ り も小さい値 になっている場合も含むことを特徴とする請求の範囲 1に記 載の〇 T D R。
1 0. 駆動パルスに同期した光パルスを光パルス発生部か ら出射して試験対象の光ファイバ線路に入射し、 該光フアイ バ線路からの戻り光を受光器によって受光し、 その受光信号 を AZD変換器によってサンプリ ングして、 前記戻り光の時 間の経過に対する強度変化を表す一連のデータを取得するォ プチカルタイム ドメインリ フレク トメータ （O TD R) にお いて、
周期 T 1の第 1のクロ ック信号と、 前記周期 T 1に対して 該〇 T D Rに要求される最小距離分解能に相当する時間に等 しいかまたは小さい周期差 Δ 1: をもつ周期 T 2の第 2のクロ ック信号とを発生するク口ック信号発生手段と、
前記第 1のクロック信号と第 2のクロ ック信号とが所定の 位相差になったタイ ミングを検出する第 1のタイ ミング検出 手段と、
前記第 1のクロック信号が前記第 1のタイ ミ ング検出手段 の検出タイ ミングから第 1の設定値に等しい回数出力された タイミングを検出する第 2のタイ ミング検出手段と、
前記第 2のタイ ミング検出手段の検出タイ ミングに同期し た所定幅の駆動パルスを前記光パルス発生手段に出力する駆 動パルス発生手段と、
前記第 2のクロック信号が前記第 1のタイ ミング検出手段 の検出タイ ミングから第 2の設定値に等しい回数出力された タイ ミ ングを検出する第 3のタイ ミング検出手段と、
前記第 3のタイ ミング検出手段の検出タイ ミ ングから、 前 記第 2のクロック信号に同期した所定数 Nのサンプリ ングパ ルスを前記 A / D変換器に出力して、 前記受光信号をサンプ リ ングさせるサンプリ ングパルス発生手段と、
前記サンプリ ングパルス発生手段から前記所定数 Nのサン プリングパルスが出力される毎に、 前記第 1 の設定値と第 2 の設定値を該設定値同士の差が一定となる状態で異なる値に 順次切り換える設定値切換手段とを備え、
前記受光信号に対する N回ずつのサンプリ ングを前記第 1 の設定値と第 2の設定値を切り換えて M回行う ことによ り、 前記受光器から出力される受光信号を前記第 1のクロ ック信 号と第 2のクロック信号の周期差 Δ tの整数倍の周期で M · N回連続的にサンプリ ングしたときと同等のデータを取得す ることを特徴する O T D R。
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