WO2001003203A1

WO2001003203A1 - Nichtflüchtige halbleiter-speicherzelle mit separatem tunnelfenster und dazugehöriges herstellungsverfahren

Info

Publication number: WO2001003203A1
Application number: PCT/DE2000/002158
Authority: WO
Inventors: Peter Wawer; Oliver Springmann; Konrad Wolf; Olaf Heitzsch; Kai Huckels; Reinhold Rennekamp; Mayk Röhrich; Elard Stein Von Kamienski; Christoph Kutter; Christoph Ludwig
Original assignee: Infineon Technologies Ag
Priority date: 1999-07-02
Filing date: 2000-07-03
Publication date: 2001-01-11
Also published as: DE19930586B4; DE19930586A1

Abstract

Die Erfindung betrifft eine nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster und ein dazugehöriges Herstellungsverfahren. Durch Ausbilden einer komplexen Struktur eines aktiven Bereichs (AA) und einer im wesentlichen streifenförmigen Struktur einer Schichtenfolge bestehend aus einer Steuerschicht (CG) und einer Floating-Gate-Schicht (FG) erhält man eine Speicherzelle mit verringertem Flächenbedarf und verbesserter Endurance bei vereinfachter Herstellung.

Description

Beschreibung

Nichtfluchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster und dazugehöriges Herstellungsverfahren

Die vorliegende Erfindung bezieht sich auf eine nichtfluchti- ge Halbleiter-Speicherzelle mit separatem Tunnelfenster und ein dazugehöriges Herstellungsverfahren, und insbesondere auf eine EEPROM-Zelle mit geringem Flachenbedarf.

Wiederbeschreibbare nichtfluchtige Halbleiter-Speicherzellen gewinnen m hochintegrierten Schaltungen zunehmend an Bedeutung, da sie beispielsweise m Chipkarten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Span- nungsversorgung speichern können.

Je nach Art der verwendeten nichtfluchtigen Halbleiter-Speicherzellen unterscheidet man grundsätzlich zwischen EEPROMs, EPROMs und Flash-EPROM-Speichern.

Herkömmliche Flash-EPROM-Speicherzellen bestehen üblicherweise aus einer Schichtenfolge einer Tunneloxidschicht, einer Floating-Gate-Schicht, einer dielektrischen Schicht und einer Steuerelektrodenschicht, die stapelformig auf einem Halblei- tersubstrat aufgebracht sind. Zum Programmieren/Loschen dieser herkömmlichen Flash-EPROM-Speicherzellen werden beispielsweise durch Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln in einem Tunnelfensterbereich Ladungsträger über die Tunneloxidschicht m die Floatmg-Gate- Schicht gebracht. Die so eingebrachten Ladungsträger bestimmen anschließend das Schaltverhalten der Flash-EPROM- Speicherzelle. Trotz des sehr geringen Flachenbedarfs dieser herkömmlichen Flash-EPROM-Speicherzellen besitzen diese Art von nichtfluchtigen Speicherzellen einen wesentlichen Nach- teil dahingehend, daß ihre Endurance, d. h. Anzahl der Pro- grammier/Losch-Zyklen relativ gering ist (ca. 10³ Zyklen) . Im wesentlichen wird die Endurance von Flash-EPROM-Speicher- zellen durch die hohe Oxidbelastung an der Zellkante begrenzt, an der der Programmier- bzw. Loschvorgang stattfindet. Dieses wird durch die Bildung von heißen Ladungsträgern an der m diesem Bereich ausgebildeten Diode noch verschlim- mert.

Zur Erhöhung der Endurance, d. h. Anzahl der Programmier/ Losch-Zyklen, werden daher oftmals EEPROM-Speicherzellen mit separatem Tunnelfenster verwendet. Die Figuren 5a bis 5d zei- gen Schnittansichten einer derartigen herkömmlichen EEPROM-

Speicherzelle mit separatem Tunnelfenster, wis sie beispielsweise aus der Druckschrift US 5,861,333 bekannt ist.

Gemäß Figur 5a wird zunächst in einem Halbleitersubstrat 1 unter Verwendung einer Maske M und einem Feldoxid FOX eine Ionenimplantation I durchgeführt, wodurch die Dotiergebiete BN⁺ ausgebildet werden. Gemäß Figur 5b werden in einem nachfolgenden Oxidationsschπtt weitere Feldoxid-Schichten FOX mit dazwischenliegenden Tunneloxid- bzw. Gate-Oxidschichten an der Oberflache des Halbleitersubstrats 1 ausgebildet. Mit dem Bezugszeichen TF ist hierbei ein Tunnelfensterbereich und mit dem Bezugszeichen ZT ein Zell-Transistorbereich gekennzeichnet. Anschließend wird gemäß Figur 5c eine Floatmg- Gate-Schicht FG und eine dielektrische Schicht DS an der Oberflache des Halbleitersubstrats 1 bzw. der Feldoxidschicht FOX mit ihrer Tunneloxidschicht bzw. Gate-Oxidschicht abgeschieden und entsprechend strukturiert. Gemäß Figur 5d wird zur Vervollständigung der nichtfluchtigen Halbleiter- Speicherzelle mit separatem Tunnelfenster eine Steuerschicht CG an der Oberflache der dielektrischen Schicht DS und der Feldoxidschicht FOX abgeschieden.

Aufgrund des separat ausgebildeten Tunnelfensterbereichs TF und seinem sehr homogenen Tunneloxid besitzen derartige her- kommliche nichtfluchtige Halbleiter-Speicherzellen eine sehr hohe Endurance, d. h. Anzahl von Programmier/Loschzyklen, die bei ca. 10 liegt. Nachteilig ist jedoch bei derartigen Cü LO M l μ-¹ P¹

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Erfindungsgemäß wird diese Aufgabe hinsichtlich der nichtfluchtigen Halbleiter-Speicherzelle durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 9 gelost.

Insbesondere durch die Verwendung einer im wesentlichen streifenförmigen Struktur für die Schichtenfolge bestehend aus der Steuerschicht und der Floating-Gate-Schicht sowie ei- ner komplexen Struktur für den aktiven Bereich verringern sich die Anforderungen an die Atzmittel bzw. das Atzverfahren, weshalb man eine nichtfluchtige Halbleiter-Speicherzelle mit erhöhter Endurance und verringertem Flachenbedarf auf besonders einfache Weise herstellen kann.

Vorzugsweise besitzt die Struktur der Schichtenfolge bestehend aus der Steuerschicht und der Floating-Gate-Schicht im Tunnelfensterbereich eine Verjüngung. Auf diese Weise laßt sich ein kapazitiver Koppelfaktor der Halbleiter- Speicherzelle weiter verbessern, wodurch man eine Speicherzelle mit sehr geringen Programmier/Loschspannungen erhalt.

In den Unteranspruchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausfuhrungsbeispie- len unter Bezugnahme auf die Zeichnung naher beschrieben.

Es zeigen:

Figur 1 eine schematische Draufsicht eines symmetrischen Halbleiter-Speicherzellenpaares gemäß einem ersten Ausfuhrungsbeispiel;

Figur 2 eine schematische Draufsicht eines symmetrischen Halbleiter-Speicherzellenpaares gemäß einem zweiten Ausfuh- rungsbeispiel; Figur 3 eine schematische Draufsicht einer Halbleiter- Speicherzelle gemäß einem dritten Ausfuhrungsbeispiel;

Figur 4 eine perspektivische Schnittansicht der Halbleiter- Speicherzelle gemäß Figur 1 entlang einem Schnitt B-B' ;

Figuren 5a bis 5d schematische Schnittansichten zur Veranschaulichung der Herstellungsschritte einer herkömmlichen nichtfluchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster;

Figur 6 eine schematische Draufsicht einer weiteren herkömmlichen Halbleiter-Speicherzelle mit separatem Tunnelfen- ster; und

Figur 7 eine Schnittansicht der Halbleiter-Speicherzelle gemäß Figur 6 entlang eines Schnitts A-A' .

Figur 1 zeigt eine schematische Draufsicht eines nichtfluchtigen Halbleiter-Speicherzellenpaares. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Komponenten bzw. Schichten wie m Figur 6, weshalb auf eine detaillierte Beschreibung verzichtet wird.

In Figur 1 sind zwei Speicherzellen mit jeweils einem Zell- Transistorbereich ZT und einem Tunnelfensterbereich TF dargestellt, die symmetrisch in einem oberen Bereich und einem unteren Bereich liegen. Hierbei werden Teile eines aktiven Be- reichs (active area) AA sowohl für die obere als auch die untere Speicherzelle verwendet, wodurch sich bereits eine Flachenersparnis ergibt. Zum Anschließen des aktiven Bereichs AA an eine Spannungsversorgung besitzt dieser einen Source- Anschluß S und einen Dram-Anschluß D.

Gemäß Figur 1 weist der aktive Bereich AA eine komplexe Struktur auf, die pro Speicherzelle im wesentlichen U-formig CO LO t\5 ) P¹ P¹

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hend aus der Steuerschicht CG und der Floating-Gate-Schicht FG sehr genaue Kanten und Ecken herausgearbeitet werden können.

Anschließend wird die Schichtenfolge bestehend aus einer isolierenden Schicht IS, einer Floating-Gate- bzw. Speicherschicht FG, einer dielektrischen Schicht DS und einer Steuerschicht CG aufeinanderfolgend an der Oberflache des pla- narisierten Halbleitersubstrats 1 abgeschieden. Die lsolie- rende Schicht IS dient hierbei im Zell-Transistorbereich ZT als Gate-Schicht und im Tunnelfensterbereich TF als Tunnel- schicht, die vorzugsweise eine geringere Dicke als die Gate- Schicht aufweist. Zum Strukturieren dieser Schichtenfolge wird beispielsweise durch ein photolithographisches Verfahren die streifenformige Struktur gemäß Figur 1 ausgebildet und die einzelnen Schichten nacheinander unter Verwendung von Standard-Atzmitteln geatzt.

In Standard-Prozessen besteht die Steuerschicht CG und die Floating-Gate-Schicht FG üblicherweise aus Poly-Silizium, wahrend die dielektrische Schicht DS aus einer ONO-Schichten- folge (Oxid/Nitrid/Oxid) besteht. Die isolierende Schicht IS besteht üblicherweise aus thermisch ausgebildetem S1O₂. In gleicher Weise, wie das Ausbilden der einzelnen Schichten durch Standardprozesse realisiert wird, findet auch das Strukturieren der einzelnen Schichten durch Standard- Atzschritte statt. Üblicherweise werden hierfür drei Atzschritte m jeweils einer speziellen Atzkammer bzw. Atzvorrichtung durchgeführt, die für die einfache streifenformige Struktur der Schichtenfolge vollkommen ausreichend ist. In gleicher Wiese ist auch eine einzige Atzkammer bzw. Atzvorrichtung zu verwenden, wobei jedoch eine relativ komplizierte Abfolge von Atzmitteln (z. B. Gasgemischen) für die unterschiedlichen Schichten verwendet wird. Selbst wenn komplexe Strukturen mit derartigen Atzschritten nur sehr ungenau ausgebildet werden können (siehe Figur 6) , so sind derartige herkömmliche Strukturierungs- und Atzprozesse für die einfa- co o Kl ) P¹ cn o Cn o cπ o Cπ

Wiederum wir vorzugsweise durch einen STI-Prozeß die komplexe Struktur des aktiven Bereichs AA im Halbleitersubstrat ausgebildet und anschließend eine Schichtenfolge bestehend aus der isolierenden Schicht IS, der Floating-Gate-Schicht FG, der dielektrischen Schicht DS und der Steuerschicht CG an der Oberflache des Halbleitersubstrats abgeschieden.

Zur Verbesserung eines kapazitiven Koppelfaktors der Spei- cherzelle wird jedoch die im wesentlichen streifenformige

Struktur der Schichtenfolge bestehend aus der Steuerschicht CG und der Floating-Gate-Schicht FG im Tunnelfensterbereich TF derart verj ngt, daß ihre Uberlappungsflache gegenüber der Uberlappungsflache des Zell-Transistorbereichs ZT verringert ist. Eine derartige Verringerung der Fläche des Tunnelfensterbereichs TF wirkt sich nämlich dahingehend positiv auf den kapazitiven Kopplungsfaktor der Halbleiter-Speicherzelle aus, daß nunmehr mit verringerten Programmier/Loschspannungen ein Einschreiben/Loschen von Ladungsträgern in die ladungs- speichernde Floating-Gate-Schicht FG erfolgen kann. Der Kopplungsfaktor bzw. das Koppelverhaltnis einer Halbleiter- Speicherzelle ergibt sich hierbei aus dem Verhältnis der Kapazität über der dielektrischen Schicht DS zwischen Steuerschicht CG und Floating-Gate-Schicht FG und der Kapazität über der Tunneloxidschicht zwischen Tunnelbereich TB und der daruberliegenden Floating-Gate-Schicht FG. Durch Verringern der Flache des Tunnelfensterbereichs TF vergrößert sich dieses Koppelverhaltnis, weshalb bereits mit geringen Betriebsspannungen ein Programmieren/Loschen über den Tunnelfenster- bereich TF erfolgen kann.

Die relativ ungenauen Atzstrukturen beim Ausbilden der Verjüngung am Tunnelfensterbereich TF sind hierbei zu vernachlässigen, da eine derartige Verjüngung eine einfache Struktur darstellt und relativ genau durch herkömmliche Atzverfahren ausgebildet werden kann. Auf diese Weise erhalt man eine nichtfluchtige Halbleiter-Speicherzelle, die bei geringem Flächenbedarf und hoher Endurance einen besonders günstigen Kopplungsfaktor aufweist, und somit geringe Programmier- /Löschspannungen aufweist.

Figur 3 zeigt eine schematische Draufsicht einer nichtflüchtigen Halbleiter-Speicherzelle gemäß einem dritten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen, wie in Figuren 1 und 2, gleiche oder ähnliche Schichten bzw. Komponenten, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Gemäß der vergrößerten Draufsicht der Halbleiter-Speicherzelle nach Figur 3 besitzt die im wesentlichen streifenformige Struktur der Schichtenfolge bestehend aus der Steuer- schicht CG und der Floating-Gate-Schicht FG einen Vorsprung zum Ausbilden des Tunnelfensterbereichs TF. Die komplexe Struktur des aktiven Bereichs AA ist hierbei derart T-förmig ausgebildet, daß sie in einem überlappenden Bereich den Tunnelfensterbereich TF realisiert. Bei Verringerung der Breite des Vorsprungs der Schichtenfolge bestehend aus der Steuerschicht CG und der Floating-Gate-Schicht FG kann in gleicher Weise wie vorstehend beschrieben wurde ein Kopplungsfaktor bzw. ein Koppelverhältnis für die Halbleiter-Speicherzelle verbessert werden. Die Ausbildung des Vorsprungs gemäß Figur 3 erfolgt vorzugsweise wie die Ausbildung der Verjüngung gemäß Figur 2, wobei eine Abrundung an den Kanten der Schichtenfolge mit der Steuerschicht CG und der Floating-Gate- Schicht FG keinen Einfluß auf den Tunnelfensterbereich TF besitzt. Somit kann ebenfalls eine nichtflüchtige Halbleiter- Speicherzelle mit geringem Flächenbedarf und hoher Endurance unter Verwendung von Standarverfahren ausgebildet werden.

Die vorstehende Erfindung wurde anhand einer Schichtenfolge bestehend aus einer isolierenden Schicht, einer Floating- Gate-Schicht, einer dielektrischen Schicht und einer Steuergate-Schicht beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Schichtenfolgen zum Ausbilden von nichtfluchtigen Halbleiter-Speicherzelle wie z. B. SONOS . In gleicher Weise können an Stelle von Poly- Si auch andere leitende bzw. ladungsspeichernde Materialien für die Steuerschicht und die Floating-Gate-Schicht bzw. Speicherschicht verwendet werden. Die dielektrische Schicht besteht vorzugsweise aus einer ONO-Schichtenfolge, ist jedoch nicht darauf beschrankt und umfaßt alle weiteren isolierenden Schichten, die einen Leckstrom zwischen Floating-Gate-Schicht und Steuerschicht verhindern und einen ausreichend hohen Kopplungsfaktor realisieren. In gleicher Weise kann an Stelle der Ionenimplantation für die Source/Dram-Gebiete sowie das Tunnelgebiet eine anderweitige Dotierung durchgeführt werden.

Gemäß der vorstehenden Beschreibung besitzt die Oxiddicke der Isolierschicht IS im Zell-Transistorbereich eine größere Dik- ke als im Tunnelfensterbereich, weshalb sich ein relativ schlechter Lesestrom ergibt. Vorteilhaft ist hierbei jedoch, daß das Tunneln aufgrund von Injektion heißer Ladungsträger und/oder Fowler-Nordheim Tunneln ausschließlich im Tunnelfen- sterbereich stattfindet. Andererseits kann jedoch die Isolierschicht IS im Tunnelfensterbereich und im Zell-Transis- torbereich gleich dick sein, wodurch sich die Stromtreiberfa- higkeit der Halbleiter-Speicherzelle im Zell-Transistor- bereich verbessert. Nachteilig ist hierbei jedoch eine even- tuelle Schädigung im Zell-Transistorbereich beim Anlegen von Programmιer-/Loschspannungen.

Claims

Patentansprüche

1. Nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster bestehend aus: einem in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA) ; und einer an einer Oberfläche des Halbleitersubstrats (1) ausgebildeten Schichtenfolge mit zumindest einer Speicherschicht (FG) und einer Steuerschicht (CG) , wobei sich überlappende Bereiche des aktiven Bereichs (AA) und der Schichtenfolge (CG + FG) jeweils einen Zell-Transistorbereich (ZT) und einen Tunnelfensterbereich (TF) ausbilden, d a d u r c h g e k e n n z e i c h n e t, d a ß die Schichtenfolge (CG + FG) eine im wesentlichen streifen- förmige Struktur, und der aktive Bereich (AA) eine im wesentlichen komplexe Struktur aufweist.

2. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan- spruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der aktive Bereich U-förmig ist.

3. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan- spruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der aktive Bereich (AA) T-förmig ist und die streifenformige Struktur der Schichtenfolge (CG + FG) einen Vorsprung aufweist.

4. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Struktur der Schichtenfolge (CG + FG) beim Tunnelfensterbereich (TF) eine Verjüngung aufweist.

5. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die Speicherschicht (FG) und die Steuerschicht (CG) durch eine dielektrische Schicht (DS) getrennt sind.

6. Nichtfluchtige Halbleiter-Speicherzelle nach Patentanspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die dielektrische Schicht (DS) eine ONO-Schicht darstellt.

7. Nichtfluchtige Halbleiter-Speicherzelle nach einem der Patentanspr che 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerschicht (CG) und die Speicherschicht (FG) eine Poly-Si- Schicht darstellen.

8. Nichtfluchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß sie eine EEPROM-Speicherzelle darstellt.

9. Verfahren zur Herstellung einer nichtfluchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster bestehend aus den Schritten: a) Ausbilden eines aktiven Bereichs (AA) mit einer komple- xen Struktur m einem Halbleitersubstrat (1) ; b) Ausbilden einer Schichtenfolge mit einer isolierenden Schicht (IS), einer Speicherschicht (FG) , einer dielektrischen Schicht (DS) und einer Steuerschicht (CG) an der Oberflache des Halbleitersubstrats (1) ; c) Atzen der Schichtenfolge zum Ausbilden einer im wesentlichen streifenförmigen Struktur; d) Ausbilden von Source- und/oder Dram-Bereichen (2) in einem Zell-Transistorbereich; und e) Ausbilden von Tunnelbereichen (TB) m einem Tunnelfen- sterbereich (TF) .

10. Verfahren nach Patentanspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des aktiven Bereichs (AA) gemäß Schritt a) einen Ein- schritt-Ätzprozeß aufweist.

11. Verfahren nach Patentanspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß der Ein- schritt-Ätzprozeß einen STI-Prozeß darstellt.

12. Verfahren nach einem der Patentansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des aktiven Bereichs (AA) in einer einzigen Vorrichtung durchgeführt wird.

13. Verfahren nach einem der Patentansprüche 9 bis 12, d a d u r c h g e k e n n z e i c h n e t, daß das Ätzen gemäß Schritt c) in mehreren Schritten unter Verwendung von verschiedenen Ätzmitteln für die unterschiedlichen Schichten erfolgt.