DE19930586A1 - Nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster und dazugehöriges Herstellungsverfahren - Google Patents

Nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster und dazugehöriges Herstellungsverfahren

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Abstract

Die Erfindung betrifft eine nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster und ein dazugehöriges Herstellungsverfahren. Durch Ausbilden einer komplexen Struktur eines aktiven Bereichs (AA) und einer im wesentlichen streifenförmigen Struktur einer Schichtenfolge, bestehend aus einer Steuerschicht (CG) und einer Floating-Gate-Schicht (FG), erhält man eine Speicherzelle mit verringertem Flächenbedarf und verbesserter Endurance bei vereinfachter Herstellung.

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchti­ ge Halbleiter-Speicherzelle mit separatem Tunnelfenster und ein dazugehöriges Herstellungsverfahren, und insbesondere auf eine EEPROM-Zelle mit geringem Flächenbedarf.
Wiederbeschreibbare nichtflüchtige Halbleiter-Speicherzellen gewinnen in hochintegrierten Schaltungen zunehmend an Bedeu­ tung, da sie beispielsweise in Chipkarten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Span­ nungsversorgung speichern können.
Je nach Art der verwendeten nichtflüchtigen Halbleiter-Spei­ cherzellen unterscheidet man grundsätzlich zwischen EEPROMs, EPROMs und Flash-EPROM-Speichern.
Herkömmliche Flash-EPROM-Speicherzellen bestehen üblicherwei­ se aus einer Schichtenfolge einer Tunneloxidschicht, einer Floating-Gate-Schicht, einer dielektrischen Schicht und einer Steuerelektrodenschicht, die stapelförmig auf einem Halblei­ tersubstrat aufgebracht sind. Zum Programmieren/Löschen die­ ser herkömmlichen Flash-EPROM-Speicherzellen werden bei­ spielsweise durch Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln in einem Tunnelfensterbereich La­ dungsträger über die Tunneloxidschicht in die Floating-Gate- Schicht gebracht. Die so eingebrachten Ladungsträger bestim­ men anschließend das Schaltverhalten der Flash-EPROM- Speicherzelle. Trotz des sehr geringen Flächenbedarfs dieser herkömmlichen Flash-EPROM-Speicherzellen besitzen diese Art von nichtflüchtigen Speicherzellen einen wesentlichen Nach­ teil dahingehend, daß ihre Endurance, d. h. Anzahl der Pro­ grammier/Lösch-Zyklen relativ gering ist (ca. 103 Zyklen). Im wesentlichen wird die Endurance von Flash-EPROM-Speicher- zellen durch die hohe Oxidbelastung an der Zellkante be­ grenzt, an der der Programmier- bzw. Löschvorgang stattfin­ det. Dieses wird durch die Bildung von heißen Ladungsträgern an der in diesem Bereich ausgebildeten Diode noch verschlim­ mert.
Zur Erhöhung der Endurance, d. h. Anzahl der Programmier/­ Lösch-Zyklen, werden daher oftmals EEPROM-Speicherzellen mit separatem Tunnelfenster verwendet. Die Fig. 5a bis 5d zei­ gen Schnittansichten einer derartigen herkömmlichen EEPROM- Speicherzelle mit separatem Tunnelfenster, wie sie beispiels­ weise aus der Druckschrift US 5,861,333 bekannt ist.
Gemäß Fig. 5a wird zunächst in einem Halbleitersubstrat 1 unter Verwendung einer Maske M und einem Feldoxid FOX eine Ionenimplantation I durchgeführt, wodurch die Dotiergebiete BN+ ausgebildet werden. Gemäß Fig. 5b werden in einem nach­ folgenden Oxidationsschritt weitere Feldoxid-Schichten FOX mit dazwischenliegenden Tunneloxid- bzw. Gate-Oxidschichten an der Oberfläche des Halbleitersubstrats 1 ausgebildet. Mit dem Bezugszeichen TF ist hierbei ein Tunnelfensterbereich und mit dem Bezugszeichen ZT ein Zell-Transistorbereich gekenn­ zeichnet. Anschließend wird gemäß Fig. 5c eine Floating- Gate-Schicht FG und eine dielektrische Schicht DS an der Oberfläche des Halbleitersubstrats 1 bzw. der Feldoxidschicht FOX mit ihrer Tunneloxidschicht bzw. Gate-Oxidschicht abge­ schieden und entsprechend strukturiert. Gemäß Fig. 5d wird zur Vervollständigung der nichtflüchtigen Halbleiter- Speicherzelle mit separatem Tunnelfenster eine Steuerschicht CG an der Oberfläche der dielektrischen Schicht DS und der Feldoxidschicht FOX abgeschieden.
Aufgrund des separat ausgebildeten Tunnelfensterbereichs TF und seinem sehr homogenen Tunneloxid besitzen derartige her­ kömmliche nichtflüchtige Halbleiter-Speicherzellen eine sehr hohe Endurance, d. h. Anzahl von Programmier/Löschzyklen, die bei ca. 106 liegt. Nachteilig ist jedoch bei derartigen EEPROM-Speicherzellen mit separatem Tunnelfenster der hohe Flächenbedarf sowie die nur schwer zu definierende Einsatz­ spannung für ein Programmieren/Löschen. Genauer gesagt ist die Dicke der Tunneloxidschicht und der Gate-Oxidschicht ab­ hängig von der Dotierkonzentration der BN+-Gebiete, wobei in der Regel eine hohe Dotierkonzentration das Oxidwachstum be­ beschleunigt. Insbesondere bei gleichzeitiger Ausbildung von Flash-EPROM-Speicherzellen und EEPROM-Speicherzellen mit se­ paratem Tunnelfenster im gleichen Halbleitersubstrat 1 erge­ ben sich dadurch unterschiedlich dicke Tunneloxidschichten für die verschiedenen Speicherzellenarten, wodurch sich wie­ derum unterschiedliche Einsatzspannungen für das Programmie­ ren/Löschen der Speicherzellen ergeben.
Fig. 6 zeigt eine schematische Draufsicht einer herkömlichen nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tun­ nelfenster, wobei das Bezugszeichen AA einen aktiven Bereich (active area) in einem Halbleitersubstrat definiert. Zum Aus­ bilden eines Zell-Transistorbereichs ZT und eines Tunnelfen­ sterbereichs TF überlappen eine Floating-Gate-Schicht FG und eine Steuergate-Schicht CG mit dazwischen liegender dielek­ trischer Schicht den aktiven Bereich AA.
Fig. 7 zeigt eine schematische Schnittansicht entlang eines Schnitts A/A' gemäß Fig. 6. Demzufolge besteht der Zell- Transistorbereich ZT aus einem Schichtstapel mit der Floa­ ting-Gate-Schicht FG, einer dielektrischen Schicht DS und der Steuerschicht CG, die über eine Isolierschicht IS vom Halb­ leitersubstrat 1 beabstandet ist. Das Bezugszeichen 2 be­ zeichnet Source/Drain-Gebiete der nichtflüchtigen Halbleiter- Speicherzelle. In gleicher Weise besteht der Tunnelfensterbe­ reich TF aus der Floating-Gate-Schicht FG, der dielektrischen Schicht DS und der Steuerschicht CG die durch die isolierende Schicht IS von einem Tunnelgebiet 3 getrennt sind.
Vorzugsweise wird das Tunnelgebiet 3 in gleicher Weise wie ein entsprechendes Tunnelgebiet in einer Flash-EPROM- Speicherzelle ausgebildet. Genauer gesagt wird das Tunnelge­ biet 3 durch Ionenimplantation unter Verwendung des Schicht­ stapels des Tunnelfensterbereichs TF als Maske selbstjustie­ rend ausgebildet.
Diese Selbstjustierung wirkt jedoch gemäß Fig. 6 lediglich in y-Richtung, weshalb sich eine Verjustierung der Maske(n) für den Schichtstapel in x-Richtung unmittelbar auf das je­ weilige Tunnelgebiet 3 auswirken. Eine Flächenoptimierung bzw. eine Hochintegration ist daher nur bis zu einem bestimm­ ten Ausmaß möglich. Dies liegt insbesondere daran, daß der Schichtstapel bestehend aus der Floating-Gate-Schicht FG, der dielektrischen Schicht DS und der Steuergate-Schicht CG bei sehr kleinen Strukturgrößen (≦ 1 Mikrometer) mit Standardver­ fahren nicht mehr ausreichend genau geätzt werden kann. Gemäß Fig. 6 ergeben sich dadurch zwischen dem Zell-Transistor­ bereich ZT und dem Tunnelfensterbereich abgerundete Ätzkan­ ten, wobei sich sogar fehlerhafte Ätzstrukturen ergeben kön­ nen. Derartige unscharfe bzw. ungenaue Ätzkanten haben jedoch den Nachteil, daß sie höhere Anforderungen an die Justierge­ nauigkeit stellen und daher für eine weitergehende Integrati­ on nicht geeignet sind.
Gemäß Fig. 6 wirkt sich beispielsweise eine Verjustierung in x-Richtung um den Abstand d derart aus (gestrichelte Linie), daß ein vom Ätzen abgerundeter Bereich der Schichtenfolge be­ stehend aus der Steuerschicht CG, der dielektrischen Schicht DS und der Floating-Gate-Schicht FG den aktiven Bereich AA überlappt, wodurch sich bei einer nachfolgend durchgeführten selbstjustierenden Ionenimplantation eine fehlerhafte Ausbil­ dung der Tunnelgebiete 3 ergibt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine nicht­ flüchtige Halbleiter-Speicherzelle mit separatem Tunnelfen­ ster sowie ein dazugehöriges Herstellungsverfahren zu schaf­ fen, bei dem die Speicherzelle eine hohe Endurance und einen kleinen Flächenbedarf aufweist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der nicht­ flüchtigen Halbleiter-Speicherzelle durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 9 gelöst.
Insbesondere durch die Verwendung einer im wesentlichen streifenförmigen Struktur für die Schichtenfolge bestehend aus der Steuerschicht und der Floating-Gate-Schicht sowie ei­ ner komplexen Struktur für den aktiven Bereich verringern sich die Anforderungen an die Ätzmittel bzw. das Ätzverfah­ ren, weshalb man eine nichtflüchtige Halbleiter-Speicherzelle mit erhöhter Endurance und verringertem Flächenbedarf auf be­ sonders einfache Weise herstellen kann.
Vorzugsweise besitzt die Struktur der Schichtenfolge beste­ hend aus der Steuerschicht und der Floating-Gate-Schicht im Tunnelfensterbereich eine Verjüngung. Auf diese Weise läßt sich ein kapazitiver Koppelfaktor der Halbleiter- Speicherzelle weiter verbessern, wodurch man eine Speicher­ zelle mit sehr geringen Programmier/Löschspannungen erhält.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen
Fig. 1 eine schematische Draufsicht eines symmetrischen Halbleiter-Speicherzellenpaares gemäß einem ersten Ausfüh­ rungsbeispiel;
Fig. 2 eine schematische Draufsicht eines symmetrischen Halbleiter-Speicherzellenpaares gemäß einem zweiten Ausfüh­ rungsbeispiel;
Fig. 3 eine schematische Draufsicht einer Halbleiter- Speicherzelle gemäß einem dritten Ausführungsbeispiel;
Fig. 4 eine perspektivische Schnittansicht der Halbleiter- Speicherzelle gemäß Fig. 1 entlang einem Schnitt B-B';
Fig. 5a bis 5d schematische Schnittansichten zur Veran­ schaulichung der Herstellungsschritte einer herkömmlichen nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tun­ nelfenster;
Fig. 6 eine schematische Draufsicht einer weiteren her­ kömmlichen Halbleiter-Speicherzelle mit separatem Tunnelfen­ ster; und
Fig. 7 eine Schnittansicht der Halbleiter-Speicherzelle gemäß Fig. 6 entlang eines Schnitts A-A'.
Fig. 1 zeigt eine schematische Draufsicht eines nichtflüch­ tigen Halbleiter-Speicherzellenpaares. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Komponenten bzw. Schichten wie in Fig. 6, weshalb auf eine detaillierte Beschreibung verzichtet wird.
In Fig. 1 sind zwei Speicherzellen mit jeweils einem Zell- Transistorbereich ZT und einem Tunnelfensterbereich TF darge­ stellt, die symmetrisch in einem oberen Bereich und einem un­ teren Bereich liegen. Hierbei werden Teile eines aktiven Be­ reichs (active area) AA sowohl für die obere als auch die un­ tere Speicherzelle verwendet, wodurch sich bereits eine Flä­ chenersparnis ergibt. Zum Anschließen des aktiven Bereichs AA an eine Spannungsversorgung besitzt dieser einen Source- Anschluß S und einen Drain-Anschluß D.
Gemäß Fig. 1 weist der aktive Bereich AA eine komplexe Struktur auf, die pro Speicherzelle im wesentlichen U-förmig ist. Demgegenüber ist die Struktur der Schichtenfolge beste­ hend aus der Steuerschicht CG und der Floating-Gate-Schicht FG im wesentlichen streifenförmig ausgebildet, wobei sich überlappende Bereiche von AA und (CG+FG) jeweils Zell- Transistorbereiche ZT sowie Tunnelfensterbereiche TF ausbil­ den. Die Schichtenfolge mit der Steuerschicht CG und der Floating-Gate-Schicht FG besitzt somit keine komplexe Struk­ tur mit spitzen Ecken und Kanten, die bei einem Ätzen bzw. Strukturieren abgerundet werden. Die für das Ausbilden der überlappenden Bereiche notwendige komplexe Struktur wird vielmehr durch den aktiven Bereich AA realisiert, der in ei­ nem Halbleitersubstrat auf besonders einfache und sehr genaue Art und Weise ausgebildet werden kann.
Fig. 4 zeigt eine perspektivische Schnittansicht dieser Halbleiter-Speicherzelle gemäß dem ersten Ausführungsbeispiel entlang eines Schnitts B-B'. Gemäß Fig. 4 werden in einem Halbleitersubstrat 1, das vorzugsweise aus Silizium oder ei­ nem sonstigen III-V-Halbleiter besteht, zunächst der aktive Bereich AA ausgebildet. Vorzugsweise wird für diese Struktu­ rierung des aktiven Bereichs AA ein STI-Prozeß (shallow trench isolation) verwendet, bei dem an der Oberfläche des Halbleitersubstrats 1 zunächst flache Gräben freigeätzt wer­ den und anschließend ein Isoliermaterial wie z. B. Silizium­ dioxid großflächig abgeschieden wird. In einem nachfolgenden Schritt wird die Oberfläche des Halbleitersubstrats 1 plana­ risiert, wodurch die aktiven Bereiche AA wieder freigelegt und die in Fig. 4 dargestellten dazwischenliegenden STI- Bereiche 4 ausgebildet werden.
Bei dem vorstehend beschriebenen STI-Prozeß handelt es sich um einen Standardprozeß, weshalb auf eine detaillierte Be­ schreibung der Prozeßparameter verzichtet wird. Wesentlich ist jedoch, daß mit diesem Prozeß ein aktiver Bereich AA mit komplexen Strukturen auch bei sehr geringen Ausmaßen (≦ 1 Mi­ krometer) sehr genau strukturiert werden kann. Dies bedeutet, daß im Gegensatz zur Strukturierung der Schichtenfolge beste­ hend aus der Steuerschicht CG und der Floating-Gate-Schicht FG sehr genaue Kanten und Ecken herausgearbeitet werden kön­ nen.
Anschließend wird die Schichtenfolge bestehend aus einer iso­ lierenden Schicht IS, einer Floating-Gate- bzw. Speicher­ schicht FG, einer dielektrischen Schicht DS und einer Steuer­ schicht CG aufeinanderfolgend an der Oberfläche des pla­ narisierten Halbleitersubstrats 1 abgeschieden. Die isolie­ rende Schicht IS dient hierbei im Zell-Transistorbereich ZT als Gate-Schicht und im Tunnelfensterbereich TF als Tunnel­ schicht, die vorzugsweise eine geringere Dicke als die Gate- Schicht aufweist. Zum Strukturieren dieser Schichtenfolge wird beispielsweise durch ein photolithographisches Verfahren die streifenförmige Struktur gemäß Fig. 1 ausgebildet und die einzelnen Schichten nacheinander unter Verwendung von Standard-Ätzmitteln geätzt.
In Standard-Prozessen besteht die Steuerschicht CG und die Floating-Gate-Schicht FG üblicherweise aus Poly-Silizium, während die dielektrische Schicht DS aus einer ONO-Schichten­ folge (Oxid/Nitrid/Oxid) besteht. Die isolierende Schicht IS besteht üblicherweise aus thermisch ausgebildetem SiO2. In gleicher Weise, wie das Ausbilden der einzelnen Schichten durch Standardprozesse realisiert wird, findet auch das Strukturieren der einzelnen Schichten durch Standard- Ätzschritte statt. Üblicherweise werden hierfür drei Ätz­ schritte in jeweils einer speziellen Ätzkammer bzw. Ätzvor­ richtung durchgeführt, die für die einfache streifenförmige Struktur der Schichtenfolge vollkommen ausreichend ist. In gleicher Wiese ist auch eine einzige Ätzkammer bzw. Ätzvor­ richtung zu verwenden, wobei jedoch eine relativ komplizierte Abfolge von Ätzmitteln (z. B. Gasgemischen) für die unter­ schiedlichen Schichten verwendet wird. Selbst wenn komplexe Strukturen mit derartigen Ätzschritten nur sehr ungenau aus­ gebildet werden können (siehe Fig. 6), so sind derartige herkömmliche Strukturierungs- und Ätzprozesse für die einfa­ che streifenförmige Struktur der Schichtenfolge bestehend aus der Steuerschicht CG und der Floating-Gate-Schicht FG ausrei­ chend. Die zur Ausbildung der Halbleiter-Speicherzelle mit separatem Tunnelfenster notwendige komplexe Struktur wird so­ mit im wesentlichen bei der Strukturierung des aktiven Be­ reichs AA realisiert, die in einem einfachen Einschritt-Ätz­ prozeß in einer einzigen Ätzkammer durchgeführt werden kann.
Zum Ausbilden eines Tunnelgebiets TB, das sich gemäß Fig. 4 im Tunnelfensterbereich TF befindet und für das Tunneln von Ladungsträgern durch die isolierende Schicht IS notwendig ist, wird vorzugsweise eine Ionenimplantation verwendet, wie sie auch zum Ausbilden der Tunnelbereiche in Flash-EPROM- Speicherzellen verwendet wird. Hierbei kann unter Verwendung der streifenförmigen Schichtenfolge als Maske eine Ionenim­ plantation selbstjustierend derart durchgeführt werden, daß sich aufgrund von Streueffekten unterhalb der Tunnelschicht das Tunnelgebiet TB ausbildet. Ein für diese Tunnelimplanta­ tion notwendiges Implantationsfenster IF (Tunnel- Implantationsmaske) kann gemäß Fig. 1 hierbei in einem gro­ ßen Bereich verjustiert werden, ohne Einfluß auf den Tunnel­ fensterbereich TF zu haben. In gleicher Weise besitzt auch die Maske für die Schichtenfolge CG+FG eine ausreichend große Justier-Toleranz. Auf diese Weise kann der Flächenbedarf für eine Speicherzelle weiter optimiert werden, weshalb man eine nichtflüchtige Halbleiter-Speicherzelle mit verbesserter En­ durance, d. h. Anzahl von Programmier/Löschzyklen, und ver­ ringertem Flächenbedarf erhält. Darüber hinaus können derar­ tige nichtflüchtige Halbleiter-Speicherzellen beliebig mit Flash-EPROM-Speicherzellen in einer integrierten Schaltung kombiniert und einfach hergestellt werden.
Fig. 2 zeigt eine schematische Draufsicht eines nichtflüch­ tigen Halbleiter-Speicherzellenpaares gemäß einem zweiten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder ähnliche Schichten bzw. Komponenten, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Wiederum wir vorzugsweise durch einen STI-Prozeß die komplexe Struktur des aktiven Bereichs AA im Halbleitersubstrat ausge­ bildet und anschließend eine Schichtenfolge bestehend aus der isolierenden Schicht IS, der Floating-Gate-Schicht FG, der dielektrischen Schicht DS und der Steuerschicht CG an der Oberfläche des Halbleitersubstrats abgeschieden.
Zur Verbesserung eines kapazitiven Koppelfaktors der Spei­ cherzelle wird jedoch die im wesentlichen streifenförmige Struktur der Schichtenfolge bestehend aus der Steuerschicht CG und der Floating-Gate-Schicht FG im Tunnelfensterbereich TF derart verjüngt, daß ihre Überlappungsfläche gegenüber der Überlappungsfläche des Zell-Transistorbereichs ZT verringert ist. Eine derartige Verringerung der Fläche des Tunnelfen­ sterbereichs TF wirkt sich nämlich dahingehend positiv auf den kapazitiven Kopplungsfaktor der Halbleiter-Speicherzelle aus, daß nunmehr mit verringerten Programmier/Löschspannungen ein Einschreiben/Löschen von Ladungsträgern in die ladungs­ speichernde Floating-Gate-Schicht FG erfolgen kann. Der Kopp­ lungsfaktor bzw. das Koppelverhältnis einer Halbleiter- Speicherzelle ergibt sich hierbei aus dem Verhältnis der Ka­ pazität über der dielektrischen Schicht DS zwischen Steuer­ schicht CG und Floating-Gate-Schicht FG und der Kapazität über der Tunneloxidschicht zwischen Tunnelbereich TB und der darüberliegenden Floating-Gate-Schicht FG. Durch Verringern der Fläche des Tunnelfensterbereichs TF vergrößert sich die­ ses Koppelverhältnis, weshalb bereits mit geringen Betriebs­ spannungen ein Programmieren/Löschen über den Tunnelfenster­ bereich TF erfolgen kann.
Die relativ ungenauen Ätzstrukturen beim Ausbilden der Ver­ jüngung am Tunnelfensterbereich TF sind hierbei zu vernach­ lässigen, da eine derartige Verjüngung eine einfache Struktur darstellt und relativ genau durch herkömmliche Ätzverfahren ausgebildet werden kann. Auf diese Weise erhält man eine nichtflüchtige Halbleiter-Speicherzelle, die bei geringem Flächenbedarf und hoher Endurance einen besonders günstigen Kopplungsfaktor aufweist, und somit geringe Programmier- /Löschspannungen aufweist.
Fig. 3 zeigt eine schematische Draufsicht einer nichtflüch­ tigen Halbleiter-Speicherzelle gemäß einem dritten Ausfüh­ rungsbeispiel. Gleiche Bezugszeichen bezeichnen, wie in Fig. 1 und 2, gleiche oder ähnliche Schichten bzw. Komponen­ ten, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß der vergrößerten Draufsicht der Halbleiter-Speicher­ zelle nach Fig. 3 besitzt die im wesentlichen streifenförmi­ ge Struktur der Schichtenfolge bestehend aus der Steuer­ schicht CG und der Floating-Gate-Schicht FG einen Vorsprung zum Ausbilden des Tunnelfensterbereichs TF. Die komplexe Struktur des aktiven Bereichs AA ist hierbei derart T-förmig ausgebildet, daß sie in einem überlappenden Bereich den Tun­ nelfensterbereich TF realisiert. Bei Verringerung der Breite des Vorsprungs der Schichtenfolge bestehend aus der Steuer­ schicht CG und der Floating-Gate-Schicht FG kann in gleicher Weise wie vorstehend beschrieben wurde ein Kopplungsfaktor bzw. ein Koppelverhältnis für die Halbleiter-Speicherzelle verbessert werden. Die Ausbildung des Vorsprungs gemäß Fig. 3 erfolgt vorzugsweise wie die Ausbildung der Verjüngung ge­ mäß Fig. 2, wobei eine Abrundung an den Kanten der Schich­ tenfolge mit der Steuerschicht CG und der Floating-Gate- Schicht FG keinen Einfluß auf den Tunnelfensterbereich TF be­ sitzt. Somit kann ebenfalls eine nichtflüchtige Halbleiter- Speicherzelle mit geringem Flächenbedarf und hoher Endurance unter Verwendung von Standarverfahren ausgebildet werden.
Die vorstehende Erfindung wurde anhand einer Schichtenfolge bestehend aus einer isolierenden Schicht, einer Floating- Gate-Schicht, einer dielektrischen Schicht und einer Steuer­ gate-Schicht beschrieben. Sie ist jedoch nicht darauf be­ schränkt und umfaßt vielmehr alle weiteren Schichtenfolgen zum Ausbilden von nichtflüchtigen Halbleiter-Speicherzelle wie z. B. SONOS. In gleicher Weise können an Stelle von Poly- Si auch andere leitende bzw. ladungsspeichernde Materialien für die Steuerschicht und die Floating-Gate-Schicht bzw. Speicherschicht verwendet werden. Die dielektrische Schicht besteht vorzugsweise aus einer ONO-Schichtenfolge, ist jedoch nicht darauf beschränkt und umfaßt alle weiteren isolierenden Schichten, die einen Leckstrom zwischen Floating-Gate-Schicht und Steuerschicht verhindern und einen ausreichend hohen Kopplungsfaktor realisieren. In gleicher Weise kann an Stelle der Ionenimplantation für die Source/Drain-Gebiete sowie das Tunnelgebiet eine anderweitige Dotierung durchgeführt werden.
Gemäß der vorstehenden Beschreibung besitzt die Oxiddicke der Isolierschicht IS im Zell-Transistorbereich eine größere Dicke als im Tunnelfensterbereich, weshalb sich ein relativ schlechter Lesestrom ergibt. Vorteilhaft ist hierbei jedoch, daß das Tunneln aufgrund von Injektion heißer Ladungsträger und/oder Fowler-Nordheim Tunneln ausschließlich im Tunnelfen­ sterbereich stattfindet. Andererseits kann jedoch die Iso­ lierschicht IS im Tunnelfensterbereich und im Zell-Transis­ torbereich gleich dick sein, wodurch sich die Stromtreiberfä­ higkeit der Halbleiter-Speicherzelle im Zell-Transistor­ bereich verbessert. Nachteilig ist hierbei jedoch eine even­ tuelle Schädigung im Zell-Transistorbereich beim Anlegen von Programmier-/Löschspannungen.

Claims (13)

1. Nichtflüchtige Halbleiter-Speicherzelle mit separatem Tunnelfenster bestehend aus:
einem in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA); und
einer an einer Oberfläche des Halbleitersubstrats (1) ausge­ bildeten Schichtenfolge mit zumindest einer Speicherschicht (FG) und einer Steuerschicht (CG), wobei
sich überlappende Bereiche des aktiven Bereichs (AA) und der Schichtenfolge (CG + FG) jeweils einen Zell-Transistorbereich (ZT) und einen Tunnelfensterbereich (TF) ausbilden,
dadurch gekennzeichnet, daß
die Schichtenfolge (CG + FG) eine im wesentlichen streifen­ förmige Struktur, und
der aktive Bereich (AA) eine im wesentlichen komplexe Struk­ tur aufweist.
2. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1, dadurch gekennzeichnet, daß der aktive Bereich U-förmig ist.
3. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1, dadurch gekennzeichnet, daß der aktive Bereich (AA) T-förmig ist und die streifenförmige Struktur der Schichtenfolge (CG + FG) einen Vorsprung aufweist.
4. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß die Struk­ tur der Schichtenfolge (CG + FG) beim Tunnelfensterbereich (TF) eine Verjüngung aufweist.
5. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß die Spei­ cherschicht (FG) und die Steuerschicht (CG) durch eine die­ lektrische Schicht (DS) getrennt sind.
6. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 5, dadurch gekennzeichnet, daß die dielek­ trische Schicht (DS) eine ONO-Schicht darstellt.
7. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, daß die Steuer­ schicht (CG) und die Speicherschicht (FG) eine Poly-Si- Schicht darstellen.
8. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, daß sie eine EEPROM-Speicherzelle darstellt.
9. Verfahren zur Herstellung einer nichtflüchtigen Halblei­ ter-Speicherzelle mit separatem Tunnelfenster bestehend aus den Schritten:
  • a) Ausbilden eines aktiven Bereichs (AA) mit einer komple­ xen Struktur in einem Halbleitersubstrat (1);
  • b) Ausbilden einer Schichtenfolge mit einer isolierenden Schicht (IS), einer Speicherschicht (FG), einer dielektri­ schen Schicht (DS) und einer Steuerschicht (CG) an der Ober­ fläche des Halbleitersubstrats (1);
  • c) Ätzen der Schichtenfolge zum Ausbilden einer im wesent­ lichen streifenförmigen Struktur;
  • d) Ausbilden von Source- und/oder Drain-Bereichen (2) in einem Zell-Transistorbereich; und
  • e) Ausbilden von Tunnelbereichen (TB) in einem Tunnelfen­ sterbereich (TF).
10. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, daß das Ausbil­ den des aktiven Bereichs (AA) gemäß Schritt a) einen Ein­ schritt-Ätzprozeß aufweist.
11. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, daß der Ein­ schritt-Ätzprozeß einen STI-Prozeß darstellt.
12. Verfahren nach einem der Patentansprüche 9 bis 11, dadurch gekennzeichnet, daß das Ausbil­ den des aktiven Bereichs (AA) in einer einzigen Vorrichtung durchgeführt wird.
13. Verfahren nach einem der Patentansprüche 9 bis 12, dadurch gekennzeichnet, daß das Ätzen gemäß Schritt c) in mehreren Schritten unter Verwendung von verschiedenen Ätzmitteln für die unterschiedlichen Schichten erfolgt.
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