DE69327321T2

DE69327321T2 - Flash-eeprom-speicher mit drei gateelektroden und sein herstellungsverfahren.

Info

Publication number: DE69327321T2
Application number: DE69327321T
Authority: DE
Inventors: Joel Hartmann
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1992-07-03
Filing date: 1993-07-01
Publication date: 2000-07-27
Anticipated expiration: 2013-07-02
Also published as: FR2693308B1; US5679970A; WO1994001892A1; EP0648375A1; FR2693308A1; DE69327321D1; EP0648375B1; JPH07508859A

Description

Die vorliegende Erfindung betrifft einen integrierten EPROM-Speicher, d. h. einen Nur-Lesespeicher, elektrisch blockweise programmier- und löschbar, sowie sein Herstellungsverfahren. Dieser Speicher ist vom Flash-Typ.
Die Erfindung betrifft insbesondere das Gebiet der Herstellung der Speicher-ICs des Typs MOS oder des Typs CMOS mit hoher Integrationsdichte.
Ein integrierter EPROM-Speicher ist ein IC, bei dem der eigentliche Speicherteil durch eine Matrix aus mehreren elektrisch miteinander verbundenen Speicherpunkten oder Speicherzellen und periphere Schaltkreise gebildet wird, die dazu dienen, diese Speicherpunkte zu steuern.
Die Erfindung bezieht sich nur auf den eigentlichen Speicherteil.
Das Konzept des Flash-EPROM-Speichers wurde erstmals 1984 von Toshiba eingeführt, das eine Struktur mit drei Gate- Elektroden vorschlug, nämlich ein schwebendes Gate, ein Steuergate für das Programmieren und das Lesen und ein Löschgate, hergestellt aus polykristallinem Silicium. Dieser Speicher hatte große Dimensionen und wies - bei Zeichenmaßstäben (oder Breite eines schwebenden Gates) von 2 um - Speicherpunkte von 64 um² auf. Diese Struktur wurde sehr schnell aufgegeben, denn sie ermöglichte keine großen Integrationsdimensionen, d. h. die Speicherung von wenigstens 10&sup6; Binärelementen mit submikrometrischen Zeichenmaßstäben.
Die wichtigste Entwicklung des Flash-Speicher-Konzepts mit der hauptsächlichen Zielsetzung, große Speicherkapazitäten zu erhalten, um die Festplatten oder die Disketten in den Mikro-PCs zu ersetzen, erfolgte 1988 durch Intel mit der Einführung der ETOX genannten Zelle, die den großen Vorteil aufweist, einer EPROM- Zelle ähnlich zu sein.
Diese Zelle wird insbesondere beschrieben in dem IEEE- Dokument "Journal of Solid State Circuits", Vol. 24, Nr. 5, Oktober 1989, SS. 1259-1263, "A 90-ns one-million erase/program cycle 1-Mbit flash memory" de V. N. Kynett et al..
Jeder ETOX-Speicherpunkt umfasst einen einfachen Transistor mit doppeltem Gate, dessen Besonderheit auf der Dicke des Gateoxids beruht, die auf ungefähr lOnm reduziert wurde, um ein Löschen des schwebenden Gates durch Tunneleffekt zu ermöglichen.
Programmieren und Lesen dieses Speichers sind gleich wie beim EPROM-Speicher. Für jede Speicherzelle erfolgt das Löschen durch das Anlegen einer 12 V-Spannung an die Source des Transistors, wobei sein Steuergate an Masse liegt. Die Elektronen des schwebenden Gates werden mittels Tunneleffekts durch das dünne Gateoxid der Zelle hindurch von der Source eingesammelt. Da die Source allen Zellen der Speicherebene gemeinsam ist, erfolgt das Löschen kollektiv und der Speicher kann in einer einzigen Operation gelöscht werden.
Diese Vorrichtung hat den Weg für die großen Integrationsdichten freigemacht und zahlreiche Firmen haben ebenfalls dieses Speicherzellenkonzept übernommen. Jedoch ist dieses Konzept zwar hinsichtlich der Integrationsdichte interessant, weist aber in elektrischer Hinsicht zahlreiche Probleme auf.
Das Anlegen einer hohen Spannung (12 V) an die Source löst die Lawine am Source-Substrat-Übergang der Zelle aus, was dazu führt, dass Löcher in das Gateoxid der Zelle injiziert werden und elektrische Störungen entstehen.
Außerdem erfordert der beim Löschen benötigte große Strom eine äußere Versorgung von 12 V, sodass folglich die Kompatibilität mit einer äußeren 5 V-Versorgung der Schaltung nicht möglich ist.
Zudem, da das Gateoxid auf 10 nm oder weniger reduziert wurde, werden alle Störeffekte einer EPROM-Zelle verstärkt und stören ihren Betrieb. Insbesondere wird das Phänomen der parasitären Leitung der zu derselben Binärelemente-Zeile wie die adressierte Zelle gehörenden Zellen (oder "turn-on" in angelsächsischer Terminologie) verstärkt, die Programmierung wird schwieriger und das Schreiben parasitärer Daten (oder "soft- write") ist beträchtlich.
Schließlich altert das ungefähr 10 nm dicke Gateoxid vorzeitig aufgrund der während der Programmierung seitens des Drains injizierten heißen Elektroden und der während des Löschens seitens der Source injizierten heißen Löcher. Dieses Oxid altert also sehr schnell und es ist schwierig, mit diesem Speicherzellentyp 10000 Lese-Schreib-Zyklen zu erreichen.
Kürzlich, um diese großen Probleme zu umgehen, wurde - wieder für denselben Speicherzellentyp - vorgeschlagen, während des Löschens an das schwebende Gate eine negative Spannung von ungefähr -10 bis -12 V anzulegen, was ermöglicht, die an die Source gelegte Spannung auf 5 V zu reduzieren, die entsprechenden, mit 5 V arbeitenden Steuer-IC zu verwenden und die Lawine des Source- Substrat-Übergangs zu vermeiden.
Eine solche Technik wird insbesondere beschrieben in dem Dokument "A new flash E²PROM cell using triple polysilicon technology" von Fujio Masuoka et al., IEDM 1984, SS. 464-467 und in dem Dokument "A 5 V-Only 0,6 um flash EEPROM with row decoder scheme in triple-well structure" von Masao Kuriyama et al., IEEE 1992, SS. 152-153.
Diese Lösung ist in elektrischer Hinsicht attraktiv, stellt aber ein Konzeptionsproblem dar, denn es ist schwierig, in einer nur mit 5 V oder 0 V versorgten integrierten Schaltung eine negative Spannung zu erzeugen und weiterzuleiten.
In dem Dokument EP-A-047 153 wird ein EPROM-Speicher mit drei Gate-Elektroden beschrieben, wobei das Löschgate jeder Speicherzelle über der Source ausgebildet ist und sich über dem Stapel des Steuergates und des schwebenden Gates erstreckt; es ist durch das dicke Feldoxid (500 nm bis 1 um) von der Source isoliert.
Dieser Speicher benutzt wieder sehr hohe Löschspannungen (20 bis 30 V) und seine Programmierung erfolgt durch Tunneleffekt zwischen dem schwebenden Gate und dem Substrat durch das Anlegen starker positiver Spannungen (20 bis 30 V) an das Steuergate. Diese Programmierungsart erfordert die Verwendung eines Ansteuerungstransistors für jede Zelle (also zwei Transistoren für jede Zelle), um eine parasitäre Programmierung aller Zellen desselben gemeinsamen Steuergates zu vermeiden.
Die Verwendung eines Ansteuerungstransistors ermöglicht nicht die globale (oder Flash-) Löschung.
Außerdem ist die Größe einer Zelle sehr wichtig und verbietet Integrationsdichten von mehr als einigen zehn Kilobits, und dies umso mehr, als das Steuergate in Bezug auf das schwebende Gate nicht selbstjustiert ist. Außerdem weist das dicke Feldoxid dieses Speichers einen großen "Vogelschnabel" auf (0,5 um bis 1 um Überlappung des Oxids), der von Anfang an die Benutzung dieses Verfahrens für Breiten des schwebenden Gates von weniger als 2 um ausschließt.
Die seitliche Diffusion des N&spplus;-Übergangs unter dem Feldoxid ist groß, was sich auch im Sinne der Begrenzung der Integrationsdichte auswirkt und die konventionelle Programmierung durch heiße Elektronen aufgrund der Fluktuation der Kanallänge schwierig macht.
Die Erfindung hat einen integrierten EEPROM-Speicher des Flash-Typs und sein Herstellungsverfahren zum Gegenstand, das ermöglicht, die verschiedenen oben erwähnten Nachteile zu beseitigen. Insbesondere kann dieser Speicher mit 5 V-Spannungsquellen gespeist werden und es gibt daher keine elektrischen Probleme in Höhe des Gateoxids, das so sein kann, wie bei einem konventionellen EPROM-Speicher, d. h. dicker als 10 nm, und daher nicht die oben erwähnten Störeffekte aufweist. Außerdem ist die Integrationsdichte des erfindungsgemäßen EEPROM-Speichers mit der der EPROM-Speicher identisch, also sehr groß, und seine Betriebsweise ist der der EPROM-Speicher ähnlich.
Dazu schlägt die Erfindung einen Flash-EEPROM-Speicher mit drei Gate-Elektroden vor, hergestellt entsprechend einer konventionellen T-Struktur, ohne bemerkenswerte Auswirkung auf die Integrationsdichte.
Man kennt integrierte EEPROM-Speicher mit drei Gate- Elektroden schon durch EP-A-0349774 und durch EP-A-0430426. Man kennt auch EEPROM-Speicher des Flash-Typs durch EP-A-0320231 und durch die "20th European Solid-State Device Research Conference", Vol.20, SS. 177-180, Sept. 1990. Außerdem kennt man ein Herstellungsverfahren eines Halbleiterspeichers durch "Patent Abstracts of Japan", Vol. 11, Nr. 83, März 1987 und durch JP-A- 61239671.
Noch genauer hat die Erfindung einen integrierten Flash-EEPROM-Speicher mit drei Gate-Elektroden nach Anspruch 1 zum Gegenstand.
Erfindungsgemäß ist es in dem speziellen Fall eines Siliciumsubstrats möglich, schwebende Gates sowie Steuer- und Löschgates aus Metall (Al und seine Legierungen, W), aus dem Silicid eines refraktären Metalls (TiSi&sub2;, TaSi&sub2;, WSi&sub2;) oder vorzugsweise aus polykristallinem Silicium, mit Phosphor dotiert (0,5 bis 2 Gew.-%) zu verwenden.
Nach dem Programmieren einer Speicherzelle (oder eines Speicherpunkts) der Erfindung und der Injektion von Elektronen in das entsprechende schwebende Gate erfolgt das Löschen, indem man an das Löschgate ein Potential von 10 bis 12 V legt. Die Dicke des zwischen dem schwebenden Gate und dem Löschgate verwendeten Isolators wird so angepasst, dass der Durchgang der Elektronen vom schwebenden Gate in Richtung Löschgate durch Tunneleffekt möglich ist. Der Gate-Isolator der Speicherzellen kann also eine Dicke von mehr als 10 nm haben, im Gegensatz zu den Speichern des Typs ETOX.
Der Programmier- und Löschbetrieb des erfindungsgemäßen Speichers ist genau gleich wie der eines EPROM-Speichers. Es ist also ohne weiteres möglich, mit dem erfindungsgemäßen Speicher der Entwicklung der Integrationsdichte der EPROM-Speicher zu folgen (einige zehn Megabit).
Insbesondere erlaubt die Positionierung des erfindungsgemäßen Löschgates, das Löschen der Zelle zu realisieren, ohne deren Fläche zu vergrößern, und ermöglicht dabei ein kollektives Löschen des Speichers (flash).
Außerdem ermöglicht die Benutzung von niedrigen Löschspannungen (12 V) die Verwendung eines dünnen Isolators zwischen der Source und dem Löschgate jeder Speicherzelle, das - umgekehrt - eine Dicke mehr als 10 nm aber höchstens 40 nm haben kann.
Der Gate-Isolator ist im allgemeinen aus Siliciumoxid, kann aber auch aus Siliciumnitrid oder Siliciumoxynitrid sein.
Die Zwischengate-Isolatoren einschließlich denen zwischen den schwebenden Gates und den Löschgates können aus irgendeinem Isoliermaterial sein, z. B. SiO&sub2;, SiO&sub3;N&sub4; oder SiOxNy mit 0 < x < y2 und 0 < y < 4/3. Insbesondere ist der zwischen die schwebenden Gates und die Steuergates eingefügte Isolator ein Dreischichtenstapel aus Siliciumoxid, Siliciumnitrid und Siliciumoxid, üblicherweise mit ONO bezeichnet.
Die Erfindung hat auch ein Herstellungsverfahren eines EEPROM-Speichers wie oben beschrieben zum Gegenstand.
Nach einer ersten Durchführungsvariante umfasst das erfindungsgemäße Verfahren die folgenden Schritte:
a) - Erzeugen der seitlichen Isolationen,
b) - Erzeugen der genannten Stapel zwischen den seitlichen Isolationen und leitfähigen Streifen zum Anlegen der elektrischen Signale an die genannten Stapel,
c) - Bilden einer dünnen elektrischen Isolatorschicht auf den Sources- und Drains-Zonen und auf den Flanken der Stapel,
d) - Ionenimplantation in das Substrat mit einem entgegengesetzten Konduktivitätstyps in Bezug auf den des Substrats, um dort die Sources und Drains zu bilden, wobei die Stapel bei dieser Implantation, ausgeführt durch die dünne Isolatatorschicht, als Maske dienen, sowie die leitfähigen Streifen zum Anlegen der elektrischen Signale an die Löschgates,
e) - Abscheiden einer leitfähigen Schicht auf der dünnen Isolatorschicht,
f) - Ätzen von ausschließlich dieser leitfähigen Schicht, um über den Sources die die Stapel teilweise überlappenden Lösch- Gates zu bilden,
g) - Oberflächenisolation der in f) erzeugten Struktur, und
h) - Herstellen der Kontaktlöcher in der Oberflächenisolation für die Sources und Drains, dann Herstellen der leitfähigen Streifen zum Anlegen der elektrischen Signale an die Sources und Drains.
Nach einer zweiten Durchführungsvariante des erfindungsgemäßen Verfahrens führt man die folgenden Schritte aus:
A) - Erzeugen der seitlichen Isolationen,
B) - Erzeugen der genannten Stapel zwischen den seitlichen Isolationen und den leitfähigen Streifen zum Anlegen der elektrischen Signale an die genannten Stapel,
C) - Bilden einer dünnen elektrischen Isolatorschicht auf den Sources- und Drains-Zonen und auf den Flanken der Stapel,
D) - Abscheiden einer leitfähigen Schicht auf der dünnen Isolatorschicht,
E) - Ätzen von ausschließlich dieser leitfähigen Schicht, um über den Sources die die Stapel teilweise überlappenden Lösch- Gates zu bilden,
F) - Ionenimplantation in das Substrat mit einem entgegengesetzten Konduktivitätstyps in Bezug auf den des Substrats, um dort die Sources und Drains zu bilden, wobei die Stapel bei dieser Implantation, ausgeführt durch die dünne Isolatatorschicht, als Maske dienen, sowie die leitfähigen Streifen zum Anlegen der elektrischen Signale an die Löschgates,
G) - Oberflächenisolation der in F) erzeugten Struktur, und
H) - Herstellen der Kontaktlöcher in der Oberflächenisolation für die Sources und Drains, dann Herstellen der leitfähigen Streifen zum Anlegen der elektrischen Signale an die Sources und Drains.
Bei dieser zweiten Variante ist eine Ionenimplantation mit höherer Energie als bei der vorhergehenden nötig (in der Größenordnung von 150 bis 180 keV), um die Dicke der Löschgates zu durchqueren. Hingegen hat diese Lösung einen Vorteil, der darauf beruht, dass die Implantation in Bezug auf die Löschgates selbstjustierend ist und dass sie von dem Gatestapel oder von dem Doppelgate durch die Dicke dieser Löschgates getrennt ist.
So ist es möglich, den Strom jeder Speicherzelle mit Hilfe des an dieses Löschgate angelegten Potentials zu steuern, das dann wie das Steuergate eines mit jeder Speicherzelle in Serie geschalteten Monogate-Transistors des MIS-Typs wirkt und so ermöglicht, diese störungsunempfindlich zu machen.
Im Falle eines Substrats, eines schwebenden Gates und Steuergates aus Silicium erzielt man die Isolator-Dünnschicht durch thermische Oxidation des Siliciums.
Weitere Charakteristika und Vorteile der Erfindung gehen besser aus der nachfolgenden, erläuternden und nicht einschränkenden Beschreibung hervor, bezogen auf die beigefügten Figuren:
- die Fig. 1 ist eine Draufsicht eines Teils eines erfindungsgemäßen EPROM-Speichers, welche die Verbindung der Löschgates zeigt,
- die Fig. 2a und 2b sind Schnittansichten der Fig. 1 jeweils entsprechend der Linie A-A (oder Binärelemente-Zeile) und der Linie B-B (oder Wörterzeile),
- die Fig. 3 bis 5 zeigen schematisch in einem Wörterzeilen- Schnitt die verschiedenen Herstellungsschritte einer erfindungsgemäßen Zelle, und
- die Fig. 6 zeigt schematisch in einem Wörterzeilen-Schnitt eine Durchführungsvariante des erfindungsgemäßen Verfahrens.
Die Erfindung kann sowohl bei einem Siliciumsubstrat des Typs N als auch des Typs P angewandt werden. Außerdem können die Transistoren, die die Erfindung betrifft, des Typs N oder P sein. Bei der Benutzung von CMOS-Strukturen ist es nötig, zu Beginn des Verfahrens Senken des N- oder P-Typs herzustellen, je nach Art des verwendeten Substrats.
Die nachfolgende Beschreibung bezieht sich auf die Verwendung eines monokristallinen Siliciumsubstrats des P-Typs und die Herstellung von Transistoren mit N-Kanal in diesem Substrat.
Mit Bezug auf die Fig. 1, 2a und 2b umfasst der Flash-EEPROM-Speicher der Erfindung Speicherzellen 2, ausgebildet auf dem Substrat 4 und voneinander isoliert durch ein Feldoxid 5 des Typs LOCOS.
Jede Speicherzelle 2 der Erfindung umfasst ein Gateoxid 6 von typisch 20 nm anstatt 10 nm wie im Falle eines Speichers der vorhergehenden Technik, ein schwebendes Gate 8 von ungefähr 150 nm, hergestellt aus phosphordotiertem polykristallinem Silicium, mit Poly-1 bezeichnet, ein Steuergate 10 von ungefähr 150 nm aus phosphordotiertem polykristallinem Silicium, mit Poly-2 bezeichnet und von dem schwebenden Gate 8 durch einen Zwischengate-Isolator 12 getrennt.
Dieser Isolator 12 wird durch einen Stapel aus drei Schichten gebildet, einer Siliciumoxidschicht, überdeckt von einer dünnen Siliciumnitridschicht und dann einer Siliciumoxidschicht. Das Ganze entspricht einer SiO&sub2;-Schicht von 20 nm Dicke.
Beiderseits jedes Gate-Stapels 19 und außerhalb des Feldoxids 5 findet man zwei in das Substrat eindiffundierte Zonen 14 und 16, die jeweils die Rolle des Drains und der Source spielen und eine zu der P-Leitfähigkeit des Substrats umgekehrte N&spplus;- Leitfähigkeit aufweisen. Der Aufbau aus Gate-Stapeln und Sources und Drains ist bedeckt mit einer dünnen Oxidschicht 18 von 20 nm Dicke.
Erfindungskonform umfasst jede Speicherzelle 2 ein Löschgate 22 aus dotiertem polykristallinem Silicium von ungefähr 150 bis 200 nm Dicke, mit Poly-3 bezeichnet. Jedes Löschgate 22 ist über der Source 16 des entsprechenden Transistors ausgebildet und von diesem durch eine Isolierschicht 18 getrennt. Außerdem steigt das Löschgate 22 an der Flanke des Stapels 19 aus schwebendem Gate und Steuergate hoch und endet auf diesem Stapel. Die Schicht 18 gewährleistet dann die Isolierung des Löschgates 22 gegenüber dem schwebenden Gate 8 und dem Steuergate 10.
Für zwei benachbarte Speicherzellen sind die beiden Löschgates aus ein und demselben Element und bilden ein U.
Bei diesem Speichertyp haben immer zwei benachbarte Speicherzellen jeweils eine Source 16 bzw. einen Drain 14 gemeinsam. So umfasst jede Zelle 2 einen elektrischen Halbkontakt 24 aus Metall auf den Drains. Jeder Kontakt wird durch ein Wolframelement gebildet, ausgebildet in den Öffnungen 26 einer Isolierschicht 28 aus mit Bor und Phosphor dotiertem Glas (BPSG), die den gesamten Speicher bedeckt.
Man sieht auch parallele Metallstreifen 30, in Kontakt mit den Elementen 24 und dazu bestimmt, die nötigen Spannungen an die Drains zu legen. Diese Streifen 30 sind aus Aluminium und bilden jeder eine Binärelemente-Zeile.
Wie in der Fig. 1 dargestellt, sind die Steuergates 10 der Speicherzellen miteinander verbunden und bilden teilweise Wörterzeilen 10a des Speichers, parallel zueinander und senkrecht zu den Zeilen 30 und hergestellt aus Poly-2. Die an die Steuergates anzulegenden Steuerspannungen werden durch die Wörterzeilen 10a sichergestellt.
Die Versorgungsspannungen werden an die Sources mit Hilfe paralleler Leiterstreifen 32 angelegt, ausgebildet über der Isolierschicht 28 in derselben Metallschicht wie die Binärelemente-Zeilen. Die Isolierschicht 28 umfasst zu diesem Zweck Öffnungen, in denen elektrische Kontakte ähnlich dem elektrischen Drain-Kontakt ausgebildet sind. Generell gibt es alle 16 Binärelemente-Zeilen eine Source-Zeile.
Erfindungskonform sind alle Löschgates 22 elektrisch miteinander verbunden, insbesondere durch Querstreifen 36 aus Poly-3. Ein Leiterstreifen 38 in elektrischem Kontakt mit den Querstreifen 36 sichert das gleichzeitige Anlegen der Löschspannung an die Löschgates 22 der Speicherzellen. Dieser Streifen 38 wird parallel zu den eindiffundierten Drain- und Source-Zeilen 14 und 16 durch eine zur gleichen Zeit wie die Zonen 14 und 16 in das Substrat eindiffundierte Zeile gebildet.
Mit Bezug auf die Fig. 3 und 4 wird anschließend die Herstellung des erfindungsgemäßen Flash-EPROM-Speichers beschrieben.
Nach dem Herstellen der Feldisolation 5 erfolgt eine thermische Oxidation des Siliciums bei 1000ºC unter trockenem Sauerstoff, um auf der gesamten Struktur den Gate-Isolator 6 zu bilden. Dann erfolgt das Justieren der Schwellenspannung der Speicherzellen durch Borionenimplantation mit einer Energie von typisch 30 keV und einer Dosis in der Größenordnung von 10¹² at/cm². Dann scheidet man mittels LPCVD bei 620ºC das erste Niveau aus polykristallinem Silicium ab, um die schwebenden Gates 8 herzustellen, gefolgt von einer Dotierung durch thermische Diffusion von POCl&sub3; bei 950ºC während 30 Minuten.
Dann erfolgt eine Ätzung des Poly-1, um die Länge der schwebenden Gates 8 festzulegen (gemessen in der Ebene der Fig. 2b). Dabei handelt es sich um ein klassisches Photolithographieverfahren unter Benutzung eines reaktiven Ionenätzens (RIE) mit SF&sub6;.
Dann realisiert man den Zwischengate-Isolator 12 zwischen dem schwebenden Gate und dem Steuergate, indem man ein thermische Oxidation des Poly-1, eine Siliciumnitrid-Abscheidung mittels LPCVD bei 800ºC und dann eine thermische Rückoxidation dieses Nitrids durchführt.
Anschließend wird auf der gesamten Struktur die zweite Schicht aus polykristallinem Silicium abgeschieden, die man wie vorhergehend beschrieben mit Phosphor dotiert.
Ein Lithographieschritt definiert die Steuergates 10 der Speicherzellen in dem Poly-2. Das Ätzen dieser Steuergates erfolgt mittels RIE mit einer SF&sub6;/Cl&sub2;-Mischung zum Ätzen der zweiten polykristallinen Siliciumschicht und um so die Breite der Gates 10 und der Wörterzeilen 10a festzulegen, und mit einer SF&sub3;- Mischung, um das Zwischengate-Dielektrikum 12 zu ätzen. Dann ätzt man die schwebenden Gates auf selbstjustierende Weise in Bezug auf die Steuergates durch eine RIE-Ätzung mit einer HBr/Cl&sub2;-Mischung bis zum Gateoxid 6 und legt so die Breite der schwebenden Gates fest.
Anschließend erfolgt eine Rückoxidation der gesamten Struktur bei 1000ºC unter trockenem Sauerstoff, um den Isolator 18 über Bereichen der Sources und der Drains, dem Gate-Stapel 19 und den Flanken dieses Stapels wachsen zu lassen. Die erhaltene Struktur ist dann die in der Fig. 3 dargestellte.
Dann folgt, wie dargestellt in der Fig. 4, eine Ionenimplantation 40, um die Drains 14 Und Sources 16 der Transistoren herzustellen, z. B. mit Hilfe von Arsen und mit 80 keV für eine Dosis von 5·10¹&sup5;at/cm². Diese Implantation erfolgt, indem die Gate-Stapel 19 als Maske dienen. Sie gewährleistet außerdem die Bildung der Steuerstreifen 38 der Löschgates.
Nach der thermischen Aktivierung dieser Ionenimplantation, z. B. bei 900ºC während 30 min unter Sauerstoff, scheidet man, wie dargestellt in der Fig. 5, mittels LPCVD bei 620ºC mit Hilfe von Silan das dritte Niveau aus polykristallinem Silicum ab. Dieses Silicium wird anschließend durch POCl&sub3; bei 950ºC dotiert.
Anschließend folgt eine Ätzung dieser dritten Schicht aus polykristallinem Silicium mittels Lithographie, um die Formen der Löschgates 22 festzulegen. Die Ätzung erfolgt mittels RIE unter Verwendung einer Mischung aus Chlor und HBr.
Nach Herstellung der Löschgates 22 wird das Verfahren konventionell.
Die Folge des Verfahrens umfasst:
- die Rückoxidation 23 des durch thermische Oxidation bei 950ºC unter trockenem Sauerstoff mit einer an den Flanken des polykristallinen Siliciums typischen Dicke von 30 nm gebildeten dritten Gates;
- das Fließen dieses dotierten Glases durch eine Wärmebehandlung bei 950ºC unter N&sub2; während 30 min;
- das Herstellen von Kontaktlöchern 26 und 34 in der Schicht 28 durch Lithographie und RIE-Trockenätzung mit Hilfe von CHF&sub3;;
- das Abscheiden einer Aluminiumschicht mit 1% Silicium durch Sputtern über eine typische Dicke von 700 nm auf der gesamten Struktur;
- dann das Herstellen der Binärelemente-zeilen 30 und der Sourcezeilen 32 in dieser Al-Si-Schicht durch Lithographie und RIE-Trockenätzung mit Hilfe von BCl&sub3;.
Schließlich wird eine Passivierungsschicht (nicht dargestellt) realisiert, im allgemeinen gebildet durch ein phosphordotiertes Glas und auf der gesamten Struktur mittels APCVD über eine typische Dicke von 1 um abgeschieden.
Bei einer in der Fig. 6 dargestellten Ausführungsvariante wird das dritte Niveau aus polykristallinem Silicium abgeschieden und dann geätzt, um die Löschgates 22 zu bilden. Dann erfolgt die Ionenimplantation 40 der Sources 16 und Drains 14 durch die Gates 22 und den Gate-Isolator, indem man die Stapel 19 als Maske benutzt. Die Implantationsdosis ist dieselbe wie vorhergehend, aber die Implantationsenergie ist höher (150 bis 180 keV).

Claims

1. Integrierter Flash-EEPROM-Speicher mit drei Gateelektroden, umfassend ein Halbleitersubstrat (4) und eine T- förmige Matrix von elektrisch durch auf dem Substrat gebildete seitliche Isolationen (5) voneinander isolierten Speicherzellen (2), wobei jede Speicherzelle einen Gate-Stapel (19) enthält, gebildet durch einen Gate-Isolator (6), ein über die seitlichen Isolationen ragendes floatendes Gate (8) und ein Steuergate (10), getrennt durch einen elektrischen Zwischengate-Isolator (12), wobei der Gate-Isolator eingefügt ist zwischen das floatende Gate und das Substrat, eine Source (16) und einen Drain (14), gebildet in dem Substrat auf beiden Seiten dieses Gate-Stapels und außerhalb der seitlichen Isolationen, wobei die Source eine Leitungsrichtung senkrecht zu der des Drains aufweist, ein Lösch- Gate (22), ausgebildet über der Source und parallel zu dieser und den Stapel teilweise überlappend, wobei dieses Lösch-Gate von der Source und den Gates dieses Stapels elektrisch durch einen dünnen Isolator (18) isoliert ist und die Lösch-Gates alle elektrisch miteinander verbunden sind, und leitfähige Streifen (10a, 38, 30, 32), um elektrische Signale jeweils an die Gate-Stapel, die Lösch- Gates, die Sources und die Drains zu legen.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus Silicum ist und die Lösch-Gates (22) aus dotiertem polykristallinem Silicium sind.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Isolatoren aus Siliciumoxid mit einer Dicke von > 10 nm sind.

4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zwischengate-Isolatoren aus einem dreischichtigen Material aus Siliciumoxid, -nitrid und -oxid sind.

5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der dünne Isolator eine Dicke von höchstens 40 nm hat.

6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die leitenden Streifen (38) zum Anlegen der elektrischen Signale an die Lösch-Gates in das Substrat diffundierte Zeilen sind.

7. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die floatenden Gates in bezug auf die Steuergates selbstjustiert sind.

8. Verfahren zur Herstellung eines integrierten Flash- EEPROM-Speichers nach Anspruch 1, umfassend ein Halbleitersubstrat (4) eines bestimmten Konduktivitätstyps, eine T-förmige Matrix aus elektrisch durch auf dem Substrat gebildete seitliche Isolationen (5) voneinander isolierten Speicherzellen (2), wobei jede Speicherzelle einen Gate-Stapel (19) enthält, gebildet durch einen Gate-Isolator (6), ein über die seitlichen Isolationen ragendes floatendes Gate (8) und ein Steuergate (10), getrennt durch einen elektrischen Zwischengate-Isolator (12), wobei der Gate-Isolator eingefügt ist zwischen das floatende Gate und das Substrat, eine Source (16) und einen Drain (14), gebildet in dem Substrat auf beiden Seiten dieses Gate-Stapels und außerhalb der seitlichen Isolationen, wobei die Source eine Leitungsrichtung senkrecht zu der des Drains aufweist, ein Lösch-Gate (22), das von der Source und den Gates dieses Stapels elektrisch durch einen dünnen Isolator (18) isoliert ist, wobei die Lösch-Gates alle elektrisch miteinander verbunden sind, und leitfähige Streifen (10a, 38, 30, 32), um elektrische Signale jeweils an die Gate-Stapel, die Lösch- Gates, die Sources und die Drains zu legen, wobei dieses Verfahren die folgenden Schritte umfaßt:

a) - Erzeugen der seitlichen Isolationen (5),

b) - Erzeugen der genannten Stapel (19) zwischen den seitlichen Isolationen und den leitfähigen Streifen (10a) zum Anlegen der elektrischen Signale an die genannten Stapel,

c) - Bilden einer dünnen elektrischen Isolatorschicht (18) auf den Sources- und Drains-Zonen und auf den Flanken der Stapel,

d) - Ionenimplantation (40) in das Substrat mit einem entgegengesetzten Konduktivitätstyps in bezug auf den des Substrats, um dort die Sources und Drains zu bilden, wobei die Stapel bei dieser Implantation, ausgeführt durch die dünne Isolatatorschicht, als Maske dienen, sowie die leitfähigen Streifen (38) zum Anlegen der elektrischen Signale an die Lösch- Gates,

e) - Abscheiden einer leitfähigen Schicht (22) auf der dünnen Isolatorschicht,

f) - Ätzen von ausschließlich dieser leitfähigen Schicht, um über den Sources die die Stapel teilweise überlappenden Lösch- Gates zu bilden,

g) - Oberflächenisolation (23, 28) der in f) erzeugten Struktur, und

h) - Herstellen der Kontaktlöcher (26, 34) in der Oberflächenisolation für die Sources und Drains, dann Herstellen der leitfähigen Streifen zum Anlegen der elektrischen Signale an die Sources und Drains.

9. Verfahren zur Herstellung eines integrierten Flash- EEPROM-Speichers nach Anspruch 1, umfassend ein Halbleitersubstrat (4) eines bestimmten Konduktivitätstyps, eine T-förmige Matrix aus elektrisch durch auf dem Substrat gebildete seitliche Isolationen (5) voneinander isolierten Speicherzellen (2), wobei jede Speicherzelle einen Gate-Stapel (19) enthält, gebildet durch einen Gate-Isolator (6), ein über die seitlichen Isolationen ragendes floatendes Gate (8) und ein Steuergate (10), getrennt durch einen elektrischen Zwischengate-Isolator (12), wobei der Gate-Isolator eingefügt ist zwischen das floatende Gate und das Substrat, eine Source (16) und einen Drain (14), gebildet in dem Substrat auf beiden Seiten dieses Gate-Stapels und außerhalb der seitlichen Isolationen, wobei die Source eine Leitungsrichtung senkrecht zu der des Drains aufweist, ein Lösch-Gate (22), das von der Source und den Gates dieses Stapels elektrisch durch einen dünnen Isolator (18) isoliert ist, wobei die Lösch-Gates alle elektrisch miteinander verbunden sind, und leitfähige Streifen (10a, 38, 30, 32), um elektrische Signale jeweils an die Gate-Stapel, die Lösch- Gates, die Sources und die Drains zu legen, wobei dieses Verfahren die folgenden Schritte umfaßt:

A) - Erzeugen der seitlichen Isolationen (5),

D) - Abscheiden einer leitfähigen Schicht (22) auf der dünnen Isolatorschicht,

E) - Ätzen von ausschließlich dieser leitfähigen Schicht, um über den Sources die die Stapel teilweise überlappenden Lösch- Gates zu bilden,

F) - Ionenimplantation (40) in das Substrat mit einem entgegengesetzten Konduktivitätstyps in bezug auf den des Substrats, um dort die Sources und Drains zu bilden, wobei die Stapel bei dieser Implantation, ausgeführt durch die dünne Isolatatorschicht, als Maske dienen, sowie die leitfähigen Streifen (38) zum Anlegen der elektrischen Signale an die Lösch-Gates,

G) - Oberflächenisolation (23, 28) der in F) erzeugten Struktur, und

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Substrat aus Silicium besteht, wobei die Lösch-Gates (22) aus dotiertem polykristallinem Silicium hergestellt sind.

11. Speicher nach Anspruch 8 bis 10, dadurch gekennzeichnet, daß das Substrat, die floatenden Gates und die Steuergates aus Silicium sind und die dünne Isolatorschicht durch thermische Oxidation des Siliciums erzeugt wird.

12. Speicher nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die dünne Isolatorschicht (18) eine Dicke von höchstens 40 nm hat.

13. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß man die Lösch-Gates (22) durch thermische Oxidation dieser Lösch-Gates isoliert.

14. Speicher nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die floatenden Gates in bezug auf die Steuergates selbstjustiert sind.