WO2000035096A2 - Analog-digital-umsetzer - Google Patents

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WO2000035096A2
WO2000035096A2 PCT/DE1999/003927 DE9903927W WO0035096A2 WO 2000035096 A2 WO2000035096 A2 WO 2000035096A2 DE 9903927 W DE9903927 W DE 9903927W WO 0035096 A2 WO0035096 A2 WO 0035096A2
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digital converter
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analog integrator
bit
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Jörg Hauptmann
Christian Schranz
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Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems
    • H03M3/472—Shared, i.e. using a single converter for multiple channels
    • H03M3/474—Shared, i.e. using a single converter for multiple channels using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • the invention relates to an analog-digital converter according to the preamble of claim 1.
  • Analog-to-digital converters that work according to the sigma-delta process generate a 1-bit data stream from a multiply oversampled analog input signal.
  • a first-order sigma-delta analog-digital converter has a feedback structure in which the digital output signal is fed back negatively to a summer via a digital-analog converter.
  • the summer subtracts the feedback analog signal from the oversampled analog input signal, integrates the difference signal with an analog integrator circuit and converts the output signal of the analog integrator circuit into a digital output signal via a 1-bit analog-digital converter.
  • Nth-order sigma-delta analog-to-digital converters have n analog integrator circuits connected in series, the feedback signal being fed to the input of each n integrator circuit.
  • FIG. 10 the circuit diagram of a sigma-delta A / D converter is second Order shown that converts a differential analog input signal into a digital output signal.
  • No. 5,627,536 discloses a sigma-delta analog-digital converter for converting a large number of signals supplied in time-division multiplex. Before each analog sample to be converted, the converter's internal state memories must be reset and the converter must settle again to convert each sample. The disadvantage here is that this reduces the conversion rate of the sigma-delta analog-digital converter.
  • the technical problem on which the invention is based is therefore to provide a sigma-delta analog-to-digital converter which can process a large number of input signals which are fed to the converter in time-division multiplex, and not the conversion rate due to settling times of the sigma-delta analog -Digital converter is reduced.
  • An analog-to-digital converter has a plurality of integrator circuits, a 1-bit analog-to-digital converter and an I-bit to digital-to-analog converter.
  • the large number of analog integrator circuits are connected in series and the last The analog integrator circuit of the series is followed by the 1-bit analog-to-digital converter.
  • An output signal of the 1-bit analog-to-digital converter is supplied to the 1-bit digital-to-analog converter and an output signal of the 1-bit digital-to-analog converter is subtracted from an input signal of each analog integrator circuit.
  • the first analog integrator circuit of the analog integrator circuits connected in series is supplied with a multiplicity of input signals via a multiplexer, and each analog integrator circuit has a multiplicity of capacitances corresponding to the multiplicity of input signals.
  • each analog integrator circuit has a multiplicity of capacitances corresponding to the multiplicity of input signals.
  • one capacitance of the plurality of capacitances can be switched between an output and an input of an operational amplifier in each analog integrator circuit, so that a feedback capacitance is formed.
  • the output signal of the 1-bit digital-to-analog converter is delayed in accordance with the large number of input signals.
  • the large number of capacitances of each analog integrator circuit advantageously form state memories.
  • Each input signal of the multitude of input signals is assigned a capacitance of the multitude of capacitances in each analog integrator circuit.
  • the analog-to-digital converter can also be designed for differential input signals.
  • two capacitances are assigned to each differential input signal of the multitude of differential input signals, so that each analog integrator circuit has a total of twice as many capacities as the multitude of differential input signals.
  • Another advantage of the invention is the reduced circuit complexity for processing a large number of input signals, since instead of a large number of sigma-delta analog-digital converters, corresponding to the large number of input signals, only a large number of capacitances corresponding to the large number of each in each analog integrator circuit Input signals is provided.
  • this saves chip area when integrating the Sigma-Delta-Analog-Digital-U converter on one chip.
  • the output signal of the 1-bit digital-to-analog converter is delayed by a shift register, the shift register having a multiplicity of outputs corresponding to the multiplicity of analog integrator circuits.
  • Each of the multiplicity of outputs is fed to an input of one of the multiplicity of analog integrator circuits, so that the correct output signal of the 1-bit digital-analog converter is fed to an analog integrator circuit.
  • the shift register is clocked by a clock signal, which also clocks a plurality of sampling switches in parallel. Sampling switches are connected upstream of each analog integrator circuit, and the clock signal is used in each analog integrator circuit to connect a capacitance of the plurality of capacitances between an output and an input of the operational amplifier.
  • the clock signal thus controls the implementation of the large number of input signals.
  • each of the plurality of outputs of the shift register is delayed by one clock period of the clock signal.
  • signals belonging to different input signals are present at each output of the shift register.
  • a first output of the plurality of outputs of the shift register is delayed by clock periods corresponding to the number of input signals reduced by one, and each further output of the plurality of outputs of the shift register is delayed by a further clock period.
  • the multiplicity of capacitances in each analog integrator circuit each have the same capacitance values.
  • the ratio can advantageously be set much more precisely in integrated circuits and, in addition, the integration time period is the same for each input signal with the same capacitance values.
  • the amplification factor of each analog integrator circuit is determined by the ratio of a capacitance connected upstream of the input of the operational amplifier and a capacitance of the plurality of capacitances.
  • the gain factor of each analog integrator circuit is 0.5.
  • the capacitance values of the multiplicity of capacitances of the first analog integrator circuit are larger than the capacitance values of the multiplicity of capacitances of the further analog integrator circuits.
  • Fig.l shows an embodiment of a sigma-delta A / D converter according to the invention for the conversion of three analog input signals.
  • FIG. 1 shows a sigma-delta analog-digital converter which is constructed using switched capacitor technology.
  • a multiplexer MUX is supplied with a first analog input signal InO, a second analog input signal In1 and a third analog input signal In2.
  • the three analog input signals must be band-limited to at least half the sampling frequency with which the sigma-delta analog-to-digital converter works.
  • the three input signals InO, Inl and In2 of the multiplexer are cyclically connected to an output of the multiplexer MUX with a clock signal T.
  • T clock signal
  • At the output of the multiplexer is therefore a signal which has time slots with a duration corresponding to the period of the clock signal T and is formed from the first analog input signal InO, the second analog input signal Inl and the third analog input signal In2.
  • the output signal of the multiplexer is sampled with a first sampling switch S7 and a third sampling switch S8.
  • a first capacitor CSO is connected between the first sampling switch S7 and the third sampling switch S8. When the first S7 and third S8 sampling switches are closed, the first capacitor CSO is charged by the output signal of the multiplexer MUX. Both the first S7 and the third S8 sampling switch are controlled by the clock signal T.
  • a signal present at an output of the first analog integrator circuit 3 is sampled via a second sampling switch S9 and a fourth sampling switch S10.
  • a second capacitor CS1 is connected between the second sampling switch S9 and the fourth sampling switch S10.
  • the second capacitor CS1 is charged by the output signal of the first analog integrator circuit 3 when the second S9 and fourth S10 sampling switches are closed.
  • the second S9 as well as the fourth S10 sampling switch is controlled by the clock signal T.
  • the output signal of the second analog integrator circuit 4 is fed to a one-bit analog-digital converter 1.
  • the 1-bit analog-to-digital converter 1 converts the supplied sampled signal into a 1-bit data stream.
  • the one-bit analog-to-digital converter usually consists of a simple comparator circuit.
  • the 1-bit data stream is fed to a shift register 2.
  • the shift register 2 delays the 1-bit data stream by clock periods in accordance with the large number of input signals.
  • the shift register has a first register 20, a second register 21 and a third register 22, which are controlled by the clock signal T.
  • the first register 20 receives the 1-bit data stream from the 1-bit analog-to-digital converter 1.
  • the first register 20 is followed by the second register 21.
  • the 1-bit data stream is delayed by two clock pulses of the clock signal T by the first 20 and second 21 registers.
  • the output of the second register 21 forms a first output 23 of the shift register 2.
  • the second register 21 is followed by the third register 22 parallel to the first output 23, the output of which in turn forms a second output 24 of the shift register 2.
  • the first output 23 of the shift register 2 is fed to a first switch 5.
  • the second output 24 of the shift register 2 is fed to a second switch 6.
  • the first switch 5 has a third switch S13, which switches an output of the first switch 5 to a first reference voltage Vref + or a second reference voltage Vref-.
  • the second changeover switch 6 has a second switch S12 which switches an output of the second changeover switch 6 to the first reference voltage Vref + or the second reference voltage Vref- switches.
  • the first 5 and second 6 switches each form a 1-bit digital-to-analog converter.
  • the first switch 5 is controlled by the 1-bit data stream of the 1-bit analog-digital converter 1 which is delayed by two clock pulses of the clock signal T.
  • the second switch 6 is controlled by the 1-bit data stream of the 1-bit analog-digital converter 1 which is delayed by three clock pulses of the clock signal T.
  • a signal present at the output of the first switch 5 is fed to the input of the first analog integrator circuit 3.
  • An output signal at the output of the second switch 6 is fed to the second analog integrator circuit 4.
  • the first analog integrator circuit 3 has a first operational amplifier OP1.
  • a fourth switch S14 which forms the input of the first analog integrator circuit 3, is connected upstream of an inverting input of the first operational amplifier OP1.
  • a non-inverting input of the first operational amplifier OP1 is connected to the reference potential VSS.
  • An output of the first operational amplifier OP1 forms the output of the first analog integrator circuit.
  • the output of the first operational amplifier OP1 can be connected to the non-inverting input of the first operational amplifier OP1 via a third changeover switch S1 and one of three capacitors C1, C2 and C3.
  • the third U switch S1 which is a multiplexer, switches one of the three capacitances C1, C2 or C3 between the output of the first operational amplifier OP1 and the non-inverting input of the first operational amplifier OP1 and is controlled by the clock signal T. This means that one of the three channels capacities switchable as feedback capacitance of the operational amplifier.
  • the second analog integrator circuit 4 has a second operational amplifier OP2.
  • a first switch S11 which forms the input of the second analog integrator circuit 4, is connected upstream of an inverting input of the second operational amplifier OP2.
  • a non-inverting input of the second operational amplifier OP2 is connected to the reference potential VSS.
  • An output of the second operational amplifier OP2 forms the output of the second analog integrator circuit OP4.
  • the output of the second operational amplifier OP2 can be connected to the non-inverting input of the second operational amplifier OP2 via a fourth changeover switch S2 and one of three capacitors C4, C5 and C6.
  • the fourth changeover switch S2 which is a multiplexer, switches one of the three capacitances C4, C5 or C6 between the output of the second operational amplifier OP2 and the non-inverting input of the second operational amplifier OP2 and is controlled by the clock signal T. As a result, one of the three capacitances can be switched as the feedback capacitance of the operational amplifier.
  • the aim should be to keep the three capacitances C1 to C3 or C4 to C6 of the first 3 or second 4 analog integrator circuit as small as possible in order to minimize the output current of the operational amplifier OP1 or OP2 and thus the rise time.
  • the three capacitances C4 to C6 of the second analog integrator circuit 4 can be smaller than the three capacitances C1 to C3 of the first analog integrator circuit 3, since in the first analog integrator circuit (thermal) noise caused by a shaping function of the first analog integrator Integrator circuit is reduced.
  • Each of the three analog input signals InO, Inl and In2 is assigned one of the three capacitances C1, C2 and C3 or C4, C5 and C6 of the first analog integrator circuit 3 and the second analog integrator circuit 4.
  • the capacitances C1 to C3 or C4 to C6 form state memories for the input signals of the analog integrator circuit to be integrated.
  • the sigma-delta analog-digital converter works according to the pipeline principle.
  • the following table shows the state of the first analog integrator circuit 3, the second analog integrator circuit 4 and the first register 20, the second register 21 and the third register 22 during various periods 1 to 7 of the clock signal T (the clock period is indicated by the indices provided) , in which the analog input signal was applied to the output of the multiplexer MUX):
  • the sigma-delta analog-to-digital converter has to settle until the clock period 4, since the values stored in the second analog integrator circuit 4 and the first to third registers 20 to 22 are initial values which are not related to the three analog input signals InO to In2 . From the fifth clock period, the sigma-delta analog-digital converter is “filled” with samples of the analog input signals InO to In2.
  • the table shows that the Output of the second register 21, which is fed back to the input of the first analog integrator circuit 3, has the analog input signal, which is also fed to the input of the first analog integrator circuit 3 via the multiplexer MUX. The same applies to the second analog integrator circuit 4.
  • the values given for the first and second analog integrator circuits naturally relate to the capacitance which forms the state memory for the respective value.
  • the appropriate state memory or the appropriate capacitance is connected to the operational amplifier in the analog integrator circuit by the clock signal T.
  • the clock signal should be adapted to the component to be controlled. For example, care must be taken to ensure that there is no overlap of the individual clock periods due to signal propagation times on the clock lines of the clock signal, and that conversion errors occur as a result.
  • Another example is the integration period of the analog integrator circuits that must be considered. The integration of a value must be completed before the next value is integrated. It may also be necessary to extend the delay through the shift register, for example by the delay of half a period of the clock signal.
  • the most critical component of the sigma-delta analog-to-digital converter is the operational amplifier contained in the analog integrator circuit, which must be selected very carefully with regard to the settling time and the rise time. It does not matter that the operational amplifier has a short settling time. Rather, the operational amplifier must be in the linear work in their area. The rise time should not limit the settling time.

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Abstract

Die Erfindung betrifft einen Analog-Digital-Umsetzer, der eine Vielzahl von Integratorschaltungen sowie einen l-Bit-Analog-Digital-Umsetzer und einen 1-Bit-Digital-Analog-Umsetzer aufweist. Die Vielzahl von analogen Integratorschaltungen sind in Reihe geschaltet und die letzte analoge Integratorschaltung der Reihe ist der 1-Bit-Analog-Digital-Umsetzer nachgeschaltet. Ein Ausgangssignal des 1-Bit-Analog-Digital-Umsetzers wird dem l-Bit-Digital-Analog-Umsetzer zugeführt und ein Ausgangssignal des l-Bit-Digital-Analog-Umsetzer wird von einem Eingangssignal jeder analogen Integratorschaltung subtrahiert. Der ersten analogen Integratorschaltung der in Reihe geschalteten analogen Integratorschaltungen wird eine Vielzahl von Eingangssignalen über einen Multiplexer zugeführt. Jede analoge Integratorschaltung weist eine Vielzahl von Kapazitäten entsprechend der Vielzahl von Eingangssignalen auf, wobei jeweils eine Kapazität der Vielzahl von Kapazitäten zwischen einen Ausgang und einen Eingang der analogen Integratorschaltung schaltbar ist. Das Ausgangssignal des l-Bit-Digital-Analog-Umsetzers wird entsprechend der Vielzahl von Eingangssignalen verzögert.

Description

Beschreibung
Analog-Digital-Umsetzer
Die Erfindung betrifft einen Analog-Digital-Umsetzer nach dem Oberbegriff von Patentanspruch 1.
Analog-Digital-Umsetzer, die nach dem Sigma-Delta-Verfahren arbeiten, erzeugen aus einem mehrfach überabgetasteten analo- gen Eingangssignal einen 1-Bit-Datenstrom. Ein Sigma-Delta- Analog-Digital-Umsetzer erster Ordnung weist eine Rückkoppe- lungsstruktur auf, bei der das digitale Ausgangssignal über einen Digital-Analog-Umsetzer auf einen Summierer negativ rückgekoppelt wird. Der Summierer zieht vom überabgetasteten analogen Eingangssignal das rückgekoppelte analoge Signal ab, integriert das Differenzsignal mit einer analogen Integratorschaltung und setzt das Ausgangssignal der analogen Integratorschaltung über einen 1-Bit-Analog-Digital-Wandler in ein digitales Ausgangssignal um. Sigma-Delta-Analog-Digital- Umsetzer n-ter Ordnung weisen n in Reihe geschaltete analoge Integratorschaltungen auf, wobei das Rückkoppelsignal an den Eingang jeder n Integratorschaltungen geführt wird.
In "The Design of Sigma-Delta Modulation Analog-to-Digital Converters", B.E.Böser, B.A. ooley, IEEE Journal of Solid-
State Circuits, vol.SC-23, pp.1298-1308, Dece ber 1988, sind die Grundprinzipien der Sigma-Delta-A/D-Umsetzung beschrieben und in Figur 10 das Schaltbild eines Sigma-Delta-A/D- Umsetzers zweiter Ordnung dargestellt, der ein differentiel- les analoges Eingangssignal in ein digitales Ausgangssignal wandelt.
In "A 14-Bit 80-kHz Sigma-Delta A/D Converter: Modeling, Design and Performance Evaluation", S.R.Norsworthy, I.G.Post, H.S.Fetter an, IEEE Journal of Solid-State Circuits, vol.SC- 24, pp.256-266, April 1989, ist ebenfalls in Figur 6 das Schaltbild eines Sigma-Delta-A/D-Umsetzers zweiter Ordnung dargestellt.
Da ein Sigma-Delta-Umsetzer eine Rückkopplung und innere Zu- standsspeicher aufweist und für einen geringen Umsetzungsfehler einschwingen muß, ist die Verarbeitung einer Vielzahl von Eingangssignalen, die dem Umsetzer im Zeitmultiplex zugeführt werden, problematisch.
Aus US 5,627,536 ist ein Sigma-Delta-Analog-Digital-Umsetzer für die Umsetzung einer Vielzahl von im Zeitmultiplex zugeführten Signalen bekannt. Vor jedem umzusetzenden analogen Abtastwert müssen die inneren Zustandsspeicher des Umsetzers zurückgesetzt werden und der Umsetzer muß zur Umsetzung jedes Abtastwerts erneut einschwingen. Nachteilig ist dabei, daß dadurch die Umsetzrate des Sigma-Delta-Analog-Digital- Umsetzers vermindert wird.
Das der Erfindung zugrundeliegende technische Problem liegt daher darin, einen Sigma-Delta-Analog-Digital-Umsetzer anzugeben, der eine Vielzahl Eingangssignalen, die dem Umsetzer im Zeitmultiplex zugeführt werden, verarbeiten kann und dabei die Umsetzrate nicht durch Einschwingzeiten des Sigma-Delta- Analog-Digital-Umsetzers vermindert wird.
Dieses Problem wird durch einen Sigma-Delta-Analog-Digital- Umsetzer mit den Merkmalen von Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Sigma-Delta-Analog-Digital- Umsetzers ergeben sich aus den jeweiligen Unteransprüchen.
Ein Analog-Digital-Umsetzer weist eine Vielzahl von Integratorschaltungen, einen 1-Bit-Analog-Digital-Umsetzer und einen I-Bit-Digital-Analog-Umsetzer auf. Die Vielzahl von analogen Integratorschaltungen sind in Reihe geschaltet und der letz- ten analogen Integratorschaltung der Reihe ist der 1-Bit- Analog-Digital-Umsetzer nachgeschaltet. Ein Ausgangssignal des 1-Bit-Analog-Digital-Umsetzers wird dem 1-Bit-Digital- Analog-Umsetzer zugeführt und ein Ausgangsignal des 1-Bit- Digital-Analog-Umsetzers wird von einem Eingangssignal jeder analogen Integratorschaltung subtrahiert. Der ersten analogen Integratorschaltung der in Reihe geschalteten analogen Inte- gratorschaltungen wird eine Vielzahl von Eingangssignalen über einen Multiplexer zugeführt und jede analoge Integrator- Schaltung weist eine Vielzahl von Kapazitäten entsprechend der Vielzahl von Eingangssignalen auf. Dabei ist jeweils eine Kapazität der Vielzahl von Kapazitäten zwischen einen Ausgang und einen Eingang eines Operationsverstärkers in jeder analogen Integratorschaltung schaltbar, so daß eine Rückkoppelka- pazität gebildet wird. Das Ausgangssignal des 1-Bit-Digital- Analog-Umsetzers wird entsprechend der Vielzahl von Eingangssignalen verzögert. Vorteiihafterweise bilden die Vielzahl von Kapazitäten jeder analogen Integratorschaltung Zustands- speicher. Jedem Eingangssignal der Vielzahl von Eingangs- Signalen ist in jeder analogen Integratorschaltung eine Kapazität der Vielzahl von Kapazitäten zugeordnet. Der Analog- Digital-Umsetzer kann auch für differentielle Eingangssignale ausgelegt sein. In diesem Fall sind jedem differentiellen Eingangssignal der Vielzahl von differentiellen Eingangs- Signalen zwei Kapazitäten zugeordnet, so daß jede analoge Integratorschaltung insgesamt doppelt so viele Kapazitäten wie die Vielzahl von differentiellen Eingangssignalen aufweist. Ein weiterer Vorteil der Erfindung ist der verringerte schaltungstechnische Aufwand zur Verarbeitung einer Vielzahl von Eingangssignalen, da anstelle einer Vielzahl von Sigma-Delta- Analog-Digital-Umsetzern enstsprechend der Vielzahl von Eingangssignalen nur jeweils in jeder analogen Integratorschaltung eine Vielzahl von Kapazitäten entsprechend der Vielzahl von Eingangssignalen vorgesehen wird. Vorteilhafterweise wird dadurch Chipfläche bei einer Integration des Sigma-Delta- Analog-Digital-U setzers auf einem Chip gespart.
In einer weiteren besonders bevorzugten Ausführungsform wird das Ausgangssignal des 1-Bit-Digital-Analog-Umsetzers durch ein Schieberegister verzögert, wobei das Schieberegister eine Vielzahl von Ausgängen entsprechend der Vielzahl von analogen Integratorschaltungen aufweist. Jeder der Vielzahl von Ausgängen wird jeweils einem Eingang einer der Vielzahl von ana- logen Integratorschaltungen zugeführt, so daß einer analogen Integratorschaltung das korrekte Ausgangssignal des 1-Bit- Digital-Analog-Wandlers zugeführt wird.
In einer besonders bevorzugten Ausführungsform wird das Schieberegister von einem Taktsignal getaktet, das zudem parallel eine Vielzahl von Abtastschaltern taktet. Jeder analogen Integratorschaltung sind Abtastschalter vorgeschaltet, und mit dem Taktsignal wird jeweils in jeder analogen Integratorschaltung eine Kapazität der Vielzahl von Kapazitäten zwischen zwischen einen Ausgang und einen Eingang des Operationsverstärkers geschaltet. Das Taktsignal steuert somit den Ablauf der Umsetzung der Vielzahl von Eingangssignalen.
In einer weiteren besonders bevorzugten Ausführungsform ist jeder der Vielzahl von Ausgängen des Schieberegisters um eine Taktperiode des Taktsignals untereinander verzögert. Somit liegen an jedem Ausgang des Schieberegisters zu verschiedenen Eingangssignalen gehörige Signale an.
Ein erster Ausgang der Vielzahl von Ausgängen des Schieberegisters ist in einer besonders bevorzugten Ausführungsform des Schieberegisters um Taktperioden entsprechend der um Eins verminderten Anzahl der Eingangssignale verzögert und jeder weitere Ausgang der Vielzahl von Ausgängen des Schieberegi- sters ist um jeweils eine weitere Taktperiode verzögert. In einer besonders bevorzugten Ausführungsform weist die Vielzahl von Kapazitäten in jeder analogen Integratorschaltung jeweils gleiche Kapazitätswerte auf. Vorteilhafterweise läßt sich bei integrierten Schaltungen das Verhältnis im Gegensatz zu den absoluten Werten von Kapazitäten sehr viel genauer einstellen und zudem ist bei gleichen Kapazitätswerten die Integrationszeitdauer für jedes Eingangssignal gleich. In einer bevorzugten Ausführungsform wird der Verstärkungs- faktor jeder analogen Integratorschaltung durch das Verhältnis einer dem Eingang des Operationsverstärkers vorgeschalteten Kapazität und einer Kapazität der Vielzahl von Kapazitäten bestimmt.
In einer besonders bevorzugten Ausführungsform beträgt der Verstärkungsfaktor jeder analogen Integratorschaltung 0,5.
In einer bevorzugten Ausführungsform sind die Kapazitätswerte der Vielzahl von Kapazitäten der ersten analogen Integrator- Schaltung größer als die Kapazitätswerte der Vielzahl von Kapazitäten der weiteren analogen Integratorschaltungen.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung. In der Zeichnung zeigt
Fig.l ein Ausführungsbeispiel eines Sigma-Delta-A/D-Um- setzers nach der Erfindung für die Umsetzung dreier analoger Eingangssignale.
In Figur 1 ist ein Sigma-Delta-Analog-Digital-Umsetzer dargestellt, der in Switched-Capacitor-Technik aufgebaut ist. Einem Multiplexer MUX wird ein erstes analoges Eingangssignal InO, ein zweites analoges Eingangssignal Inl und ein drittes analoges Eingangssignal In2 zugeführt. Die drei analogen Eingangssignale müssen auf mindestens die halbe Abtastfrequenz, mit der der Sigma-Delta-Analog-Digital-Umsetzer arbeitet, bandbegrenzt sein. Auf einen Ausgang des Multiplexers MUX werden zyklisch die drei Eingangssignale InO, Inl und In2 des Multiplexers mit einem Taktsignal T geschaltet. Am Ausgang des Multiplexers liegt somit ein Signal, das Zeitschlitze mit einer Dauer entsprechend der Periodendauer des Taktsignals T aufweist und aus dem ersten analogen Eingangssignal InO, dem zweiten analogen Eingangssignal Inl und dem dritten analogen Eingangssignal In2 gebildet ist.
Das Ausgangssignal des Multiplexers wird mit einem ersten Abtastschalter S7 und einem dritten Abtastschalter S8 abgetastet. Zwischen den ersten Abtastschalter S7 und den dritten Abtastschalter S8 ist ein erster Kondensator CSO geschaltet. Der erste Kondensator CSO wird bei geschlossenem ersten S7 und dritten S8 Abtastschalter durch das Ausgangssignal des Multiplexers MUX geladen. Sowohl der erste S7 als auch der dritte S8 Abtastschalter wird von dem Taktsignal T gesteuert.
Ein an einem Ausgang der ersten analogen Integratorschaltung 3 anliegendes Signal wird über einen zweiten Abtastschalter S9 und einen vierten Abtastschalter SlO abgetastet. Zwischen den zweiten Abtastschalter S9 und den vierten Abtastschalter SlO ist ein zweiter Kondensator CS1 geschaltet. Der zweite Kondensator CS1 wird bei geschlossenem zweiten S9 und vierten SlO Abtastschalter durch das Ausgangssignal der ersten analogen Integratorschaltung 3 geladen. Der zweite S9 als auch der vierte SlO Abtastschalter wird von dem Taktsignal T gesteuert. Das Ausgangssignal der zweiten analogen Integratorschaltung 4 wird einem Einbit-Analog-Digital-Umsetzer 1 zugeführt. Der 1- bit-Analog-Digital-Umsetzer 1 setzt das zugeführte abgetastete Signal in einen 1-Bit-Datenstrom um. Üblicherweise besteht der Einbit-Analog-Digital-Umsetzer aus einer einfachen Kompa- ratorschaltung.
Der 1-Bit-Datenstrom wird einem Schieberegister 2 zugeführt. Das Schieberegister 2 verzögert den 1-Bit-Datenstrom um Takt- perioden entsprechend der Vielzahl von Eingangssignalen. Das Schieberegister weist ein erstes Register 20, ein zweites Register 21 und ein drittes Register 22 auf, die von dem Taktsignal T gesteuert werden. Das erste Register 20 empfängt den 1-Bit-Datenstrom von dem 1-Bit-Analog-Digital-Umsetzer 1. Dem ersten Register 20 ist das zweite Register 21 nachgeschaltet. Durch das erste 20 und zweite 21 Register wird der 1-Bit- Datenstrom um zwei Takte des Taktsignals T verzögert. Der Ausgang des zweiten Registers 21 bildet einen ersten Ausgang 23 des Schieberegisters 2. Dem zweiten Register 21 ist paral- lel zu dem ersten Ausgang 23 das dritte Register 22 nachgeschaltet, dessen Ausgang wiederum einen zweiten Ausgang 24 des Schieberegisters 2 bildet.
Der erste Ausgang 23 des Schieberegisters 2 wird einem ersten Umschalter 5 zugeführt. Der zweite Ausgang 24 des Schieberegisters 2 wird einem zweiten Umschalter 6 zugeführt.
Der erste Umschalter 5 weist einen dritten Schalter S13 auf, der einen Ausgang des ersten Umschalters 5 auf eine erste Re- ferenzspannung Vref+ oder eine zweite Referenzspannung Vref- schaltet .
Der zweite Umschalter 6 weist einen zweiten Schalter S12 auf, der einen Ausgang des zweiten Umschalters 6 auf die erste Re- ferenzspannung Vref+ oder die zweite Referenzspannung Vref- schaltet .
Der erste 5 und zweite 6 Umschalter bilden jeweils einen 1- Bit-Digital-Analog-Wandler. Der erste Umschalter 5 wird durch den um zwei Takte des Taktsignals T verzögerten 1-Bit- Datenstrom des 1-Bit-Analog-Digital-Umsetzers 1 gesteuert. Der zweite Umschalter 6 wird durch den um drei Takte des Taktsignals T verzögerten 1-Bit-Datenstrom des 1-Bit-Analog- Digital-Umsetzers 1 gesteuert.
Ein am Ausgang des ersten Umschalters 5 anliegendes Signal wird dem Eingang der ersten analogen Integratorschaltung 3 zugeführt. Ein Ausgangssignal am Ausgang des zweiten Umschal- ters 6 wird der zweiten analogen Integratorschaltung 4 zugeführt .
Die erste analoge Integratorschaltung 3 weist einen ersten Operationsverstärker OPl auf. Einem invertierenden Eingang des ersten Operationsverstärkers OPl ist ein vierter Schalter S14 vorgeschaltet, der den Eingang der ersten analogen Integratorschaltung 3 bildet. Ein nichtinvertierender Eingang des ersten Operationsverstärkers OPl ist mit dem Bezugspotential VSS verbunden. Ein Ausgang des ersten Operationsverstärkers OPl bildet den Ausgang der ersten analogen Integratorschaltung. Der Ausgang des ersten Operationsverstärkers OPl ist mit dem nichtinvertierenden Eingang des ersten Operationsverstärkers OPl über einen dritten Umschalter Sl und einer von drei Kapazitäten Cl, C2 und C3 verbindbar. Der dritte U - Schalter Sl, der ein Multiplexer ist, schaltet dabei eine der drei Kapazitäten Cl, C2 oder C3 zwischen den Ausgang des ersten Operationsverstärkers OPl und den nichtinvertierenden Eingang des ersten Operationsverstärkers OPl und wird von dem Taktsignal T gesteuert. Dadurch ist jeweils eine der drei Ka- pazitaten als Ruckkoppelkapazitat des Operationsverstärkers schaltbar.
Die zweite analoge Integratorschaltung 4 weist einen zweiten Operationsverstärker OP2 auf. Einem invertierenden Eingang des zweiten Operationsverstärkers OP2 ist ein erster Schalter Sll vorgeschaltet, der den Eingang der zweiten analogen Integratorschaltung 4 bildet. Ein nichtmvertierender Eingang des zweiten Operationsverstärkers OP2 ist mit dem Bezugspotential VSS verbunden. Ein Ausgang des zweiten Operationsverstärkers OP2 bildet den Ausgang der zweiten analogen Integratorschaltung OP4. Der Ausgang des zweiten Operationsverstärkers OP2 ist mit dem nichtinvertierenden Eingang des zweiten Operationsverstärkers OP2 über einen vierten Umschalter S2 und einer von drei Kapazitäten C4, C5 und C6 verbindbar. Der vierte Umschalter S2, der ein Multiplexer ist, schaltet dabei eine der drei Kapazitäten C4, C5 oder C6 zwischen den Ausgang des zweiten Operationsverstärkers OP2 und dem nichtinvertierenden Eingang des zweiten Operationsverstärkers OP2 und wird von dem Taktsignal T gesteuert. Dadurch ist jeweils eine der drei Kapazitäten als Ruckkoppelkapazitat des Operationsverstärkers schaltbar.
Es sollte angestrebt werden, die drei Kapazitäten Cl bis C3 bzw. C4 bis C6 der ersten 3 bzw. zweiten 4 analogen Integratorschaltung möglichst klein zu halten, um den Ausgangsstrom des Operationsverstärkers OPl bzw. OP2 und damit die An- stiegszeit zu minimieren. Die drei Kapazitäten C4 bis C6 der zweiten analogen Integratorschaltung 4 können kleiner als die drei Kapazitäten Cl bis C3 der ersten analogen Integratorschaltung 3 sein, da in der ersten analogen Integratorschal- tung verursachtes (thermisches) Rauschen durch eine Shaping- Funktion erster Ordnung der ersten analogen Integratorschal- tung verringert wird. Jedem der drei analogen Eingangssignale InO, Inl und In2 ist dabei jeweils eine der drei Kapazitäten Cl, C2 und C3 bzw. C4, C5 und C6 der ersten analogen Integratorschaltung 3 bzw. der zweiten analogen Integratorschaltung 4 zugeordnet. Die Kapazitäten Cl bis C3 bzw. C4 bis C6 bilden Zustandsspeicher für die zu integrierenden Eingangssignale der analogen Integratorschaltung.
Der Sigma-Delta-Analog-Digital-Umsetzer arbeitet nach dem Pipeline-Prinzip. Die folgende Tabelle verdeutlicht während verschiedener Perioden 1 bis 7 des Taktsignals T den Zustand der ersten analogen Integratorschaltung 3, der zweiten analogen Integratorschaltung 4 und des ersten Registers 20, des zweiten Registers 21 und des dritten Registers 22 (durch die teifgestellten Indizes wird die Taktperiode angegeben, in der das analoge Eingangssignal am Ausgang des Multiplexers MUX angelegen hat) :
Figure imgf000012_0001
Bis zur Taktperiode 4 muß der Sigma-Delta-Analog-Digital- Umsetzer einschwingen, da die in der zweiten analogen Integratorschaltung 4 und dem ersten bis dritten Register 20 bis 22 gespeicherten Werte Anfangswerte sind, die nicht mit den drei analogen Eingangssignalen InO bis In2 zusammenhängen. Ab der fünften Taktperiode ist der Sigma-Delta-Analog-Digital- Umsetzer mit Abtastwerten der analogen Eingangssignale InO bis In2 „gefüllt". Aus der Tabelle ist ersichtlich, daß der Ausgang des zweiten Registers 21, der auf den Eingang der er¬ sten analogen Integratorschaltung 3 zurückgeführt wird, das analoge Eingangssignal aufweist, das auch über den Multiplexer MUX dem Eingang ersten analogen Integratorschaltung 3 zu- geführt wird. Dasselbe gilt für die zweite analoge Integratorschaltung 4. Die für die erste und zweite analoge Integratorschaltung angegebenen Werte beziehen sich selbstverständlich auf die Kapazität, die den Zustandsspeicher für den jeweiligen Wert bildet. Durch das Taktsignal T wird der jeweils passende Zustandsspeicher bzw. die jeweils passende Kapazität dem Operationsverstärker in der analogen Integratorschaltung zugeschaltet .
Aufgrund verschiedener Parameter wie Durchlaufzeiten einzel- ner Komponenten, Integrationszeitkonstanten, etc. sollte das Taktsignal an die jeweils zu steuernde Komponente angepaßt werden. Beispielsweise ist darauf zu achten, daß es aufgrund von Signallaufzeiten auf den Taktleitungen des Taktsignals nicht zu Überlappungen der einzelnen Taktperioden kommt und dadurch Umsetzfehler auftreten. Ein anderes Beispiel ist die Integrationszeitdauer der analogen Integratorschaltungen, die berücksichtigt werden muß. Dabei muß die Integration eines Werte abgeschlossen sein, bevor der nächste Wert integriert wird. Dabei kann es auch erforderlich sein, die Verzögerung durch das Schiebregister beispielsweise um die Verzögerung einer halben Periode des Taktsignals zu erweitern.
Die am meisten kritische Komponente des Sigma-Delta-Analog- Digital-Umsetzers ist der in der analogen Integratorschaltung enthaltene Operationsverstärker, der sehr sorgfältig hinsichtlich der Einschwingdauer und der Anstiegszeit ausgewählt werden muß. Dabei spielt es keine Rolle, daß der Operationsverstärker eine kurze Einschwingzeit aufweist. Vielmehr muß der Operationsverstärker während der Einschwingzeit im linea- ren Bereich arbeiten. Die Anstiegszeit sollte dabei die Einschwingzeit nicht begrenzen.
Bezugszeichenliste
1 1-Bit-Analog-Digital-Umsetzer
2 Schieberegister 20 - 22 1-Bit-Register
3 erste analoge Integratorschaltung 4 zweite analoge Integratorschaltung
5 erster Umschalter
6 zweiter Umschalter InO erstes Eingangssignal Inl zweites Eingangssignal In2 drittes Eingangssignal
MUX Multiplexer
T Taktsignal
51 dritter Umschalter
52 vierter Umschalter S7 erster Abtastschalter
58 dritter Abtastschalter
59 zweiter Abtastschalter
510 vierter Abtastschalter
511 erster Schalter S12 zweiter Schalter
513 dritter Schalter
514 vierter Schalter CSO erster Kondensator CS1 zweiter Kondensator Cl - C3 Rückkoppelkapazitäten der ersten analogen Integratorschaltung
C4 - C6 Rückkoppelkapazitäten der zweiten analogen Integratorschaltung
OPl erster Operationsverstärker OP2 zweiter Operationsverstärker VSS Bezugspotential
Vref+ erste Referenzspannung
Vref- zweite Referenzspannung

Claims

Patentansprüche
1. Analog-Digital-Umsetzer, der eine Vielzahl von analogen Integratorschaltungen (3, 4) sowie einen 1-Bit-Analog- Digital-Umsetzer (1) und einen 1-Bit-Digital-Analog-Umsetzer (5, 6) aufweist, wobei die Vielzahl von analogen Integratorschaltungen (3, 4) in Reihe geschaltet sind und der letzten analogen Integratorschaltung der Reihe der 1-Bit- Analog-Digital-Umsetzer (1) nachgeschaltet ist, wobei ein Ausgangssignal des 1-Bit-Analog-Digital-Umsetzers (1) dem 1- Bit-Digital-Analog-Umsetzer (5, 6) zugeführt wird und ein Ausgangsignal des 1-Bit-Digital-Analog-Umsetzer (5, 6) von einem Eingangssignal jeder analogen Integratorschaltung (3, 4) subtrahiert wird, und wobei der ersten analogen Integratorschaltung (3) der in Reihe geschalteten analogen Integratorschaltungen (3, 4) eine Vielzahl von Eingangssignalen (InO, Inl, In2) über einen Multiplexer (MUX) zugeführt wird, dadurch gekennzeichnet, daß - jede analoge Integratorschaltung (3, 4) eine Vielzahl von Kapazitäten (Cl - C3, C4 - C6) entsprechend der Vielzahl von Eingangssignalen (InO, Inl, In2) aufweist;
- in jeder analogen Integratorschaltung jeweils eine Kapazität der Vielzahl von Kapazitäten zwischen einen Ausgang und einen Eingang eines Operationsverstärkers (OPl, OP2) schaltbar ist;
- das Ausgangssignal des 1-Bit-Digital-Analog-Umsetzers entsprechend der Vielzahl von Eingangssignalen verzögert wird.
2. Analog-Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal des 1-Bit-Digital-Analog-Umsetzers durch ein Schieberegister (2) verzögert wird, wobei das Schieberegister (2) eine Vielzahl von Ausgängen (23, 24) entsprechend der Vielzahl von analogen Integratorschaltungen (3, 4) aufweist.
3. Analog-Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß das Schieberegister (2) von einem Taktsignal (T) getaktet wird und das Taktsignal (T) parallel eine Vielzahl von Abtastschaltern (S7, S8, S9, SlO) taktet, die den analogen Integratorschaltungen (3, 4) vorgeschaltet sind, und mit dem Taktsignal (T) m jeder analogen Integratorschaltung (3, 4) jeweils eine Kapazität der Vielzahl von Kapazitäten (Cl - C3, C4 - C6) zwischen einen Ausgang und einen Eingang des Operationsverstärkers (OPl, OP2) geschaltet wird.
4. Analog-Digital-Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß jeder der Vielzahl von Ausgangen (23, 24) des
Schieberegisters (2) um eine Taktperiode des Taktsignals (T) untereinander verzögert sind.
5. Analog-Digital-Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß ein erster Ausgang (23) der Vielzahl von Ausgangen des
Schieberegisters (2) um Taktperioden entsprechend der um Eins verminderten Anzahl der Eingangssignale (InO, Inl, In2) verzögert ist und jeder weitere Ausgang (24) der Vielzahl von
Ausgangen des Schieberegisters (2) um jeweils eine weitere
Taktperiode verzögert ist.
6. Analog-Digital-Umsetzer nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß die Vielzahl von Kapazitäten (Cl - C3, C4 - C6) m jeder analogen Integratorschaltung (3, 4) jeweils gleiche Kapazitatswerte aufweisen.
7. Analog-Digital-Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Verstärkungsfaktor jeder analogen Integratorschaltung (3, 4) durch das Verhältnis einer dem Eingang des Operationsverstärkers (OPl, OP2) vorgeschalteten Kapazität
(CSO, CSD und einer Kapazität der Vielzahl von Kapazitäten
(Cl - C3, C4 - C6) bestimmt wird.
8. Analog-Digital-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, daß der Verstärkungsfaktor jeder analogen Integratorschaltung (3, 4) 0, 5 beträgt.
9. Analog-Digital-Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kapazitätswerte der Vielzahl von Kapazitäten (Cl - C3) der ersten analogen Integratorschaltung (3) größer sind als die Kapazitätswerte der Vielzahl von Kapazitäten (C4 - C6) der weiteren analogen Integratorschaltungen (4).
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