WO1999063597A1 - Diode - Google Patents

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WO1999063597A1
WO1999063597A1 PCT/JP1998/002427 JP9802427W WO9963597A1 WO 1999063597 A1 WO1999063597 A1 WO 1999063597A1 JP 9802427 W JP9802427 W JP 9802427W WO 9963597 A1 WO9963597 A1 WO 9963597A1
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semiconductor layer
layer
diode
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PCT/JP1998/002427
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Shinji Koga
Kazuhiro Morishita
Kathumi Satoh
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Mitsubishi Denki Kabushiki Kaisha
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a freewheeling diode used in conjunction with a high-voltage switching element such as an IGBT (Insulated Gate Bipolar Transistor), It relates to a diode suitable for a high voltage clamp diode and the like.
  • a high-voltage switching element such as an IGBT (Insulated Gate Bipolar Transistor)
  • IGBT Insulated Gate Bipolar Transistor
  • FIG. 36 and FIG. 37 are a front sectional view and a plan view, respectively, showing a conventional diode as the background of the present invention.
  • FIG. 36 is a cross-sectional view of FIG. 37 taken along the line E_E.
  • the diode 151 has as its main part a semiconductor substrate 80 made of silicon as a base material.
  • the semiconductor substrate 80 is provided with a P layer 81, a 1-layer 82, and an N + layer 83 in order from the upper main surface to the lower main surface.
  • An anode electrode 84 is connected to the upper main surface of the semiconductor substrate 80, that is, the exposed surface of the P layer 81, and a force source is connected to the lower main surface, that is, the exposed surface of the N + layer 83. Electrodes 85 are connected. These electrodes 84 and 85 are made of a metal having good electrical conductivity. Further, a lifetime killer, which is a crystal defect that promotes the disappearance of carriers, is introduced into the semiconductor substrate 80 as a carrier recombination center, and thereby the lifetime of carriers is controlled.
  • FIG. 38 is a graph showing a profile of the density of the lifetime killer introduced into the semiconductor substrate 80.
  • the conventional diode 151 two types of profiles are known.
  • the lifetime killer is uniformly introduced over the entire semiconductor substrate 80, and therefore, the lifetime in the N layer 82 is uniform. Is controlled.
  • the lifetime killer is selectively introduced into the region adjacent to the junction surface with the P layer 81 in the N layer 82, and As a result, in the N layer 82, the life time of a region adjacent to the bonding surface with the P layer 81 is locally controlled to be short.
  • the diode corresponding to Conventional Example 2 is This is the device disclosed in the international conference PCIM '97 (International POWER CONVERSION '97 CONFERENCE NURNBERG, G ERMANY June 10-12, 1997).
  • FIG. 39 is a graph showing the waveform of the current flowing through the diode in both the conventional examples 1 and 2 in this transient state.
  • state to the forward current I F flows constantly, when the reverse bias switching is performed to the state to be applied, the current you begin to decrease. As the current continues to decrease, it eventually becomes negative. In other words, a reverse current (negative current) flows through the diode.
  • the increase rate of the reverse current in the initial stage that is, the current decrease rate (absolute value) indicated by the sign di / dt in Fig. 39 is defined by the magnitude of the inductance provided as a load in the external circuit. You. The larger the inductance, the larger the current reduction rate di / dt, and the faster the reverse current.
  • a depletion layer is generated at a certain time tl.
  • the depletion layer is formed at the PN junction as shown in FIG.
  • the front 92 of the depletion layer 91 advances with time toward the N + layer 83, and the depletion layer 91 expands and eventually covers the entire N layer 82. Becomes
  • a reverse voltage V is generated between the anode electrode 84 and the force source electrode 85 at time t1
  • the reverse voltage V increases, and eventually converges to the externally applied reverse bias value. That is, as the depletion layer 91 grows, the reverse voltage element capability, which is the original function of the diode, recovers.
  • FIG. 39 only the reverse voltage V related to Conventional Example 2 is shown as a representative.
  • the reverse current slows down and eventually increases. After peaking, it starts to decrease. As the current reduction rate di / dt increases, the peak increases. The value of this peak is called the reverse recovery current I rr and is one of the parameters for evaluating the reverse recovery characteristics of the diode. The reverse current converges to 0 while continuing to decrease. In this way, the transient state, that is, the reverse recovery operation, ends, the reverse voltage V is equal to the reverse bias, and a steady state in which no reverse current flows is realized.
  • the speed of decay of the reverse recovery current is defined as the speed at which the reverse current converges to zero after passing the peak in the graph of FIG.
  • the di / dt capability is the maximum value of the current reduction rate di / dt that can be provided without causing damage to the diode.
  • the reverse recovery loss is the amount of loss that occurs in the diode during the reverse recovery operation.
  • the reverse recovery loss corresponds to the time integral of the product of the reverse current and the reverse voltage V in the graph of FIG. Therefore, the smaller the reverse recovery current I is, and the faster the reverse recovery current is attenuated, the smaller the reverse recovery loss becomes. Needless to say, the smaller the reverse recovery current I rr, the better, the faster the reverse recovery current decay, and the higher the di / dt withstand capability. The smaller the reverse recovery loss, the better.
  • the lifetime killer is locally introduced near the PN junction at a higher density than in Conventional Example 1.
  • the carrier lifetime near the PN junction is controlled to be short, recombination of excess carriers near the PN junction is performed quickly. Because of this, the sky Since the formation of the poor layer 91 is promoted, the reverse recovery current I rr is small as shown by the curve Pr 2 in FIG. 39 , and as a result, the advantage that the di / dt resistance is high is obtained.
  • the lifetime killer is not introduced, so that the forward voltage is also reduced. That is, the diode of Conventional Example 2 is improved not only in the di / dt withstand capability but also in the forward characteristic compared to Conventional Example 1.
  • the diode 15 1 is equivalent to a series circuit of a capacitor having a pair of electrodes opposed to each other with the depletion layer 91 interposed therebetween and a leak resistance in the depletion layer 91.
  • a series resonance circuit is equivalently configured by the combination of the capacitance C of the capacitor, the resistance R corresponding to the leakage resistance, and the inductance L existing in the external circuit. The Rukoto.
  • the Q value of this resonance circuit is expressed by an equation.
  • the capacitance C is defined by the thickness of the depletion layer 91 and the density of the excess carrier
  • the resistance R is defined by the leakage current in the depletion layer 91 and the recombination current of the excess carrier.
  • the diodes of Conventional Examples 1 and 2 have a problem that voltage oscillation is likely to occur at the final stage of the reverse recovery operation. Oscillation is particularly likely to occur when the forward current is small and the reverse recovery current], r is large. When a voltage swing occurs, the diode becomes a noise source for its peripheral circuits.
  • the conventional diode has a problem that it is difficult to simultaneously achieve a high di / dt resistance, a low reverse recovery loss, and a low forward voltage. Further, at a certain stage of the reverse recovery operation, there is a problem that voltage oscillation is easily generated.
  • An object of the present invention is to solve the above-mentioned problems, to achieve high di / dt resistance, low reverse recovery loss, and low forward voltage at the same time, and to suppress the occurrence of voltage oscillation.
  • a first aspect of the diode according to the present invention includes a semiconductor substrate defining an upper main surface and a lower main surface, a first main electrode connected to the upper main surface, and a first main electrode connected to the lower main surface. And two main electrodes.
  • the semiconductor substrate includes first and second semiconductor layers that are sequentially stacked from the upper main surface toward the lower main surface.
  • the first semiconductor layer is of a first conductivity type, is exposed on the upper main surface, and the second semiconductor layer is of a second conductivity type, and has a PN between the first semiconductor layer and the first semiconductor layer. A junction is formed, and the second semiconductor layer is divided into first, second, and third regions.
  • the first region faces the first semiconductor layer, and the first region is in front of the second region.
  • the third region occupies a portion of the second semiconductor layer adjacent to the first region and near the lower main surface, and furthermore, occupies the portion along a direction parallel to the upper main surface.
  • the lifetime of carriers in the second semiconductor layer is set shorter in the first region and the second region than in the third region.
  • the semiconductor substrate further includes a third semiconductor layer (3) adjacent to the second semiconductor layer and exposed on the lower main surface,
  • the third semiconductor layer is of the second conductivity type and has a higher impurity concentration than the second semiconductor layer.
  • the lifetime is set to be longer in the second region than in the first region.
  • a ratio of the second region to the third region is 50% or more.
  • the second region is divided into a plurality of unit regions along a direction parallel to the upper main surface.
  • the diode is directed outward from the center so that one is sequentially surrounded by the next one.
  • the portion of the second semiconductor layer is divided into a plurality of regions arranged in a row, and the second region and the third region are alternately arranged in each of the plurality of regions.
  • a seventh aspect of the diode according to the present invention includes a semiconductor substrate defining an upper main surface and a lower main surface, a first main electrode connected to the upper main surface, and a first main electrode connected to the lower main surface. And two main electrodes.
  • the semiconductor substrate includes first, second, and third semiconductor layers sequentially stacked from the upper main surface toward the lower main surface.
  • the first semiconductor layer is of a first conductivity type, is exposed on the upper main surface, and the second semiconductor layer is of a second conductivity type, and has a PN between the first semiconductor layer and the first semiconductor layer.
  • the semiconductor device is divided into first, second, and third regions in order from the first semiconductor layer to the third semiconductor layer. Further, a boundary surface between the second semiconductor layer and the third semiconductor layer includes a portion that recedes toward the lower main surface, whereby the third semiconductor layer has a thick portion and a thin portion. Wherein the lifetime of the carrier in the second semiconductor layer is set to be shorter in the second region than in the third region, and is set to be shorter in the first region than the second region. .
  • a ratio of an area occupied by a region where the thin portion is projected in the lower main surface is set to 50% or less.
  • the thin portion is divided into a plurality of portions uniformly arranged at equal intervals along the lower main surface.
  • a maximum diameter of each of the plurality of portions along the lower main surface is set to 50 ⁇ or less.
  • a distance from a boundary between the second region and the third region to the lower main surface is larger than a thickness of the thick portion. , Is set small.
  • a semiconductor substrate defining an upper main surface and a lower main surface, a first main electrode connected to the upper main surface, and a semiconductor substrate connected to the lower main surface. And a second main electrode formed.
  • the semiconductor substrate includes first, second, and third semiconductor layers sequentially stacked from the upper main surface toward the lower main surface.
  • the first semiconductor layer is of a first conductivity type, is exposed on the upper main surface, and the second semiconductor layer is of a second conductivity type, and is located between the first semiconductor layer and the first semiconductor layer.
  • the third semiconductor layer is of a second conductivity type, has a higher impurity concentration than the second semiconductor layer, and is exposed to the lower main surface; Is divided into first, second, and third regions in order from the first semiconductor layer to the third semiconductor layer.
  • a boundary surface between the first semiconductor layer and the second semiconductor layer includes a portion receding toward the upper main surface, whereby the first semiconductor layer has a thick portion and a thin portion.
  • the lifetime of the carrier in the second semiconductor layer is set to be shorter in the second region than in the third region, and before the second region. It is set short in the first area.
  • a ratio of an area occupied by a region where the thin portion is projected in the upper main surface is set to 50% or less. ing.
  • the thin portion is divided into a plurality of portions uniformly arranged at equal intervals along the lower main surface.
  • a maximum diameter of each of the plurality of portions along the upper main surface is set to 50 m or less.
  • a distance from a boundary between the first region and the second region to the upper main surface is larger than a thickness of the thick portion. Is also set large.
  • the boundary surface between the second semiconductor layer and the third semiconductor layer includes a portion that recedes toward the lower main surface. Accordingly, the third semiconductor layer includes a thick portion and a thin portion.
  • the reverse recovery current is suppressed low.
  • the reduction of the reverse recovery current is promoted by the second region having a short lifetime.
  • the forward voltage is maintained at a relatively low value due to the third region having a long lifetime. That is, high di / dt withstand capability, low reverse recovery loss, and low forward voltage are simultaneously realized.
  • the reverse current is more likely to be concentrated in the third region having a longer lifetime than in the second region having a shorter lifetime, the carrier is less likely to disappear at the final stage of the reverse recovery operation. As a result, oscillation is effectively suppressed.
  • the third semiconductor layer since the third semiconductor layer is provided, it is possible to reduce punch-through and increase the withstand voltage while reducing the thickness of the semiconductor substrate.
  • the lifetime of the second region is set longer than that of the first region, the forward voltage can be further reduced.
  • the ratio of the second region to the third region is 50% or more, the reverse recovery loss can be more effectively suppressed.
  • the second region is divided into a plurality of unit regions along the direction parallel to the upper main surface, heat loss generated in the semiconductor substrate is reduced. Disperse effectively. That is, the uniformity of the heat loss is improved.
  • the heat loss Distribution is not biased, resulting in improved uniformity.
  • the plurality of regions are three or more regions and at least one of the second region and the third region is divided and arranged, the dispersion of the loss heat is promoted, and the uniformity of the loss heat is improved. Is further enhanced.
  • the lifetime is set to be short in the first region adjacent to the first semiconductor layer, so that the reverse recovery current is suppressed to be low.
  • the reduction of the reverse recovery current is promoted by the second region having a short lifetime.
  • the forward voltage is maintained at a relatively low value. That is, high di / dt withstand capability, low reverse recovery loss, and low forward voltage are simultaneously realized.
  • the ratio of the area occupied by the region where the thin portion of the third semiconductor layer is projected in the lower main surface of the semiconductor substrate is set to 50% or less. Therefore, the forward voltage can be suppressed more effectively.
  • the thin portion of the third semiconductor layer is divided into a plurality of portions uniformly arranged at equal intervals along the lower main surface of the semiconductor substrate, the reverse current Concentration can be reduced, and a decrease in device performance due to an increase in local loss can be prevented.
  • the third part divided into a plurality of parts is provided. Since the maximum diameter of each thin portion of the semiconductor layer is set to 50 // m or less, a leak current flowing in a steady state when a reverse voltage is applied is effectively suppressed.
  • the distance from the boundary between the second region and the third region to the lower main surface of the semiconductor substrate is larger than the thickness of the thick portion of the third semiconductor layer. Is also set small, so that the reverse recovery loss can be further reduced.
  • the PN junction surface formed between the first semiconductor layer and the second semiconductor layer has irregularities, the area of the PN junction surface is large, Voltage can be kept low. Further, since the lifetime is set to be short in the first region adjacent to the first semiconductor layer, an increase in the reverse recovery current due to the unevenness of the PN junction surface is reduced. In addition, the second region having a short life time promotes the attenuation of the reverse recovery current. That is, a low forward voltage can be realized while alleviating or suppressing the increase in the di / dt resistance and the reverse recovery loss.
  • the ratio of the area occupied by the region where the thin portion of the first semiconductor layer is projected is set to 50% or less. Therefore, the leakage current flowing in a steady state when a reverse voltage is applied is effectively suppressed.
  • the thin portion of the first semiconductor layer is divided into a plurality of portions uniformly arranged at equal intervals along the upper main surface of the semiconductor substrate.
  • the current concentration can be reduced, and a decrease in device performance due to an increase in local loss can be prevented.
  • the maximum diameter of each of the thin portions of the first semiconductor layer divided into a plurality of portions is set to 50 // m or less, Leakage current flowing in a steady state when pressure is applied is effectively suppressed.
  • the distance from the boundary between the first region and the second region to the upper main surface of the semiconductor substrate is larger than the thickness of the thick portion of the first semiconductor layer. Also, since it is set to be large, an increase in di / dt resistance due to the provision of the unevenness on the PN junction surface can be suppressed more effectively.
  • the seventeenth aspect of the diode according to the present invention since the features of the sixth aspect and the eleventh aspect are combined, the di / dt withstand capability and the speed of decay of the reverse recovery current are increased. Average characteristics can be obtained for the forward voltage, the forward voltage, and the oscillation suppression effect. This allows for greater choice in design.
  • FIG. 1 is a front sectional view of a diode according to the first embodiment.
  • FIG. 2 is a plan sectional view of the diode according to the first embodiment.
  • FIG. 3 is a graph showing a lifetime killer density profile according to the first embodiment.
  • FIG. 4 is a graph showing the reverse recovery operation of the first embodiment.
  • FIG. 5 is a graph showing the reverse recovery operation of the first embodiment.
  • FIG. 6 is a graph showing a result of the simulation of the first embodiment.
  • FIG. 7 is a front sectional view showing a modification of the first embodiment.
  • FIG. 8 is a cross-sectional plan view showing a modification of the first embodiment.
  • FIG. 9 is a front sectional view showing another modification of the first embodiment.
  • FIG. 10 is a sectional plan view showing another modification of the first embodiment.
  • FIG. 11 is a front sectional view showing still another modified example of the first embodiment.
  • FIG. 12 is a cross-sectional plan view showing still another modified example of the first embodiment.
  • FIG. 13 is a front sectional view showing still another modified example of the first embodiment.
  • FIG. 14 is a plan sectional view showing still another modification of the first embodiment.
  • FIG. 15 is a front sectional view of the diode according to the second embodiment.
  • FIG. 16 is a plan sectional view of the diode according to the second embodiment.
  • FIG. 17 is a graph showing a lifetime killer density profile according to the second embodiment.
  • FIG. 18 is a graph showing the reverse recovery operation of the second embodiment.
  • FIG. 19 is a partially enlarged cross-sectional view of the diode according to the second embodiment.
  • FIG. 20 is a graph showing a result of the simulation of the second embodiment.
  • FIG. 21 is a graph showing a result of the simulation of the second embodiment.
  • FIG. 22 is a partially enlarged cross-sectional view showing a modification of the second embodiment.
  • FIG. 23 is a partially enlarged sectional view of another modification of the second embodiment.
  • FIG. 24 is a graph showing a reverse recovery operation of another modification of the second embodiment.
  • FIG. 25 is a front sectional view of a diode according to the third embodiment.
  • FIG. 26 is a plan sectional view of a diode according to the third embodiment.
  • FIG. 27 is a graph showing a profile of lifetime killer density according to the third embodiment.
  • FIG. 28 is a graph showing the reverse recovery operation of the third embodiment.
  • FIG. 29 is a partially enlarged sectional view of a diode according to the third embodiment.
  • FIG. 30 is a graph showing a result of the simulation of the third embodiment.
  • FIG. 31 is a graph showing a result of the simulation of the third embodiment.
  • FIG. 32 is a partially enlarged sectional view showing a modification of the third embodiment.
  • FIG. 33 is an explanatory diagram showing the quality of the characteristics of the first to third embodiments.
  • FIG. 34 is a front sectional view of a diode according to the fourth embodiment.
  • FIG. 35 is a graph showing a profile of the lifetime killer density of the modified example.
  • FIG. 36 is a front sectional view of a conventional diode.
  • FIG. 37 is a plan view of a conventional diode.
  • Fig. 38 is a graph showing the lifetime killer density profile of the prior art.
  • FIG. 39 is a graph showing the reverse recovery operation of the prior art.
  • FIG. 40 is a front sectional view for explaining a reverse recovery operation according to the related art.
  • FIG. 41 is a circuit diagram illustrating the reverse recovery operation of the prior art.
  • FIG. 42 is a graph showing the reverse recovery operation of the prior art.
  • Device configuration> 1 and 2 are a front sectional view and a plan sectional view, respectively, showing the diode of the first embodiment.
  • the cut surface in FIG. 1 is along the cut line BB in FIG. 2, and the cut surface in FIG. 2 is along the cut line AA in FIG.
  • the diode 110 has a diode element 101 as a main member.
  • the diode element 101 includes a semiconductor substrate 20, an anode electrode (first main electrode) 4, and a force source electrode (second main electrode) 5.
  • the semiconductor substrate 20 has a flat plate shape that defines an upper main surface and a lower main surface, and is made of, for example, silicon as a base material.
  • the semiconductor substrate 20 includes a P layer (first semiconductor layer) 1, an N ⁇ layer (second semiconductor layer) 21, and an N + layer in order from the upper main surface to the lower main surface.
  • P layer 1 is of a P type conductivity type (first conductivity type)
  • N ⁇ layer 21 and N + layer 3 are of N type conductivity type (second conductivity type). Further, the impurity concentration is set higher in the N + layer 3 than in the N layer 21.
  • Each of the P layer 1, the N ⁇ layer 21 and the N + layer 3 has a flat plate shape, and constitutes a semiconductor substrate 20 by being integrally laminated with each other.
  • the anode electrode 4 is connected to the upper main surface, that is, the exposed surface of the P layer 1
  • the force electrode 5 is connected to the lower main surface, that is, the exposed surface of the N + layer 3.
  • These electrodes 4 and 5 are made of metal with good electrical conductivity.
  • a lifetime killer is selectively introduced into the semiconductor substrate 20, thereby controlling the carrier lifetime.
  • the first region 6 and the second region 7 having a short lifetime and the third region 2 having a long lifetime other than these are defined.
  • the first region 6 occupies a region near the PN junction in the N layer 21. That is, the first region 6 forms a PN junction facing the P layer 1 and is defined as a layered region separated from the N + layer 3. In the N layer 21, the portion excluding the first region 6, that is, the portion facing the N + layer 3 and not facing the P layer 1 is divided into the second region 7 and the 3 Area 2 is defined.
  • Each of second region 7 and third region 2 is formed in a columnar shape having the same planar cross-sectional shape so as to penetrate the above-described portion from first region 6 to N + layer 3.
  • the shape of the second region 7 projected onto the “main surface” is an annular shape along the outer peripheral end face of the N layer 21 in the example of FIGS.
  • the third region 2 is defined as a cylindrical region surrounded by the second region 7 of the annular body.
  • Plate-shaped heat buffer plates 10 and 8 are in contact with the anode electrode 4 and the force source electrode 5, respectively. These heat buffer plates 10 and 8 further contact the anode post electrode 11 and the force source boss, respectively. Electrode 9 is in contact. When the diode 110 is used, the diode element 101 is pressed by the anode post electrode 11 and the force sword post electrode 9 via the thermal buffer plates 10 and 8, whereby the diode element 101 is good. Electrical and thermal contact is realized.
  • the post electrodes 11 and 9 are made of, for example, a metal having good electrical conductivity and a good electrical conductivity using a copper material as a base material, and the thermal buffer plates 10 and 8 have a coefficient of thermal expansion of 1%. , 9 and the diode element 101 (mainly the semiconductor substrate 20). As a result, thermal strain generated between the boost electrodes 11 and 9 and the diode element 101 is reduced, and good electrical and thermal contact is maintained.
  • FIG. 3 is a graph showing a profile of the density of the lifetime killer introduced into the semiconductor substrate 20.
  • the graph simultaneously shows the profile along both a vertical section line XI—XI through the third area 2 and a vertical section line X 2—X2 through the second area 7. I have.
  • the profile along the cutting line X 1 -X 1 is drawn by a curve equivalent to the curve Pr 2 relating to the conventional example 2 shown in FIG. That is, the density of the lifetime killer is selectively increased in the first region 6 including the PN junction surface.
  • the density in the P layer 1 is also increasing, this is because the density on the PN junction surface of the first region 6 needs to be higher, conductivity type caused by incidentally density is also high in P layer 1 adjacent to the first region 6 is common as n-type, moreover, in a concentration of n-type impurity is also equivalent of n layer 2 1
  • the lifetime profile corresponds to the lifetime killer density profile. In other words, the higher the density of the life time killer, the shorter the life time.
  • the lifetime killer is not substantially introduced c, that is, in the substantial part of the third region 2, the original lifetime ⁇ 0 of the N layer 21 Is realized.
  • the lifetime of the first region 6 is shorter than the lifetime ⁇ , and the lifetime ⁇ 1 at the joint surface is set to be shorter than 0.
  • a life time killer is also introduced in the second region 7. That is, the lifetime of the second region 7 is set shorter than the lifetime ⁇ 0.
  • the lifetime killer density in the second region 7 is set lower than the density in the first region 6. That is, the relationship of the lifetime between the three regions in the layer 21 is preferably given by the following equation 1.
  • a heavy metal such as gold or platinum may be selectively diffused into a predetermined region.
  • radiation such as an electron beam may be selectively irradiated to a predetermined region.
  • FIG. 4 is a graph showing the reverse recovery operation of the diode according to the first embodiment shown in FIGS. 1 to 3.
  • the curve E ml shows the current waveform of the diode of the first embodiment.
  • the curve Pr2 relating to the diode of Conventional Example 2 is also drawn.
  • the waveform of the reverse voltage V of the diode according to the first embodiment is drawn by a dotted line.
  • the basic flow of the reverse recovery operation is the same as in the conventional examples 1 and 2. That is, at time t O, when the state is switched from a state in which the forward current IF is constantly flowing to a state in which a reverse bias is applied, the current decreases in the negative direction, and as a result, the reverse Electric current flows. In the process of increasing reverse current, At time tl, a depletion layer is generated at the PN junction surface, grows thereafter, and eventually covers the entire N layer 21. Accordingly, a reverse voltage V is generated at time t1, and thereafter, the reverse voltage V increases and eventually converges to a value of a reverse bias applied from the outside.
  • the reverse current slows down, eventually peaks and then decreases.
  • the reverse current converges to 0 while continuing to decrease.
  • the transient state that is, the reverse recovery operation
  • the reverse voltage V is equal to the reverse bias, and a steady state in which no reverse current flows is realized.
  • the basic flow of the reverse recovery operation is the same as in the conventional examples 1 and 2, but in the diode of the first embodiment, the carrier lifetime in the first region 6 and the second region 7 is set short. Therefore, the following characteristics appear in the reverse recovery characteristics.
  • the reverse recovery current I rr can be suppressed to substantially the same level as in the second conventional example. Further, the existence of the second region 7 having a short lifetime set promotes the recombination of the residual carriers even in the process of expanding the depletion layer beyond the first region 6. For this reason, as shown by the curve Em1 in FIG. 4, the attenuation of the reverse recovery current is promoted as compared with the conventional example 2. As a result, the reverse recovery loss is suppressed to a value smaller than that of Conventional Example 2.
  • Fig. 6 is a graph obtained from this simulation based on this relationship. From this graph, the area ratio of the second region 7
  • the area ratio of the second region 7 is set to 50% or more.
  • the semiconductor substrate 20 Equivalent capacitance C (E m) force
  • the capacitance is reversed and higher than the conventional capacitance C (P r), and a finite value is obtained over a longer period. Will be kept.
  • the resistance R (E m) force equivalently formed on the semiconductor substrate is higher than the resistance R (P r) of the conventional example.
  • the resistance R (E m) of the conventional example As a result, oscillation is suppressed even at the final stage of the reverse recovery operation, as shown by the curve V (E m) in FIG. The voltage smoothly converges to a low normal value without significant oscillation.
  • the reverse recovery current is somewhat larger than the conventional example, as shown by the curve Em in FIG. Become.
  • the di / dt immunity is maintained at substantially the same height as the conventional example.
  • the current density in the second region is higher than when there is no second region.
  • the area ratio of the second region is not excessively increased, a sufficiently low value can be obtained as the forward voltage as compared with the conventional example.
  • the planar shape of the first region and the second region (the shape projected onto the main surface of the semiconductor substrate) is symmetric with respect to the center of the main surface, and the circular first region is formed into an annular shape.
  • the first region is formed so as to surround it. For this reason, the distribution of the loss heat generated by the forward current and the reverse current is not biased, and the loss heat is effectively dissipated from the diode element to the outside boost electrode and the like.
  • the anode electrode and the force source electrode are formed so as to cover substantially the entire main surface so as to include a portion where the second region is projected in the main surface of the semiconductor substrate. Has been established. Therefore, the heat loss generated in the semiconductor substrate 20 is more effectively dispersed from the diode element 101 to the external post electrodes 11 and 9 and the like.
  • FIGS. 7 to 14 show various modifications of the planar shape of the second region 7.
  • FIG. FIGS. 7, 9, 11, and 13 are cut along the line B--B in FIGS. 8, 10, 12, and 14, respectively. It is sectional drawing along.
  • FIGS. 8, 10, 12, and 14 are FIGS. 7, 9, 11, and 13 taken along the line A--A, respectively. It is sectional drawing along the line.
  • the second region 7 is divided into a plurality (five in the figure) of unit regions each having a circular planar shape. Are also arranged symmetrically with respect to the center of the semiconductor substrate 20.
  • the planar shape of the second region 7 is circular
  • the planar shape of the third region 2 is an annular shape surrounding the second region 7. Stipulated. That is, in the diode element 101 shown in FIG. 1 and FIG. 2, the arrangement of the second region 7 and the third region 2 is reversed.
  • the second region 7, the third region 2 is arranged in order from the center of the main surface to the outside.
  • the third region 2 and the third region 2 are arranged in order from the center of the main surface to the outside so that concentric circles are used as boundaries.
  • the second region 7, the third region 2, and the second region 7 are arranged.
  • the second region 7 and the third region 2 alternate in order from the center of the main surface to the outside so as to be concentric with the boundary. In common. In addition, the distribution of heat loss due to current and reverse current is not biased, and the heat loss is effectively dispersed from the diode element to the external post electrodes 11 and 9 etc. .
  • the heat loss is more effectively dispersed. That is, the uniformity of the heat loss can be further enhanced.
  • the diode element 101 d is superior to the diode element 101 in terms of heat loss uniformity.
  • the diode element 101a is inferior to the diode element 101 in terms of symmetry with respect to the center of the main surface, but the uniformity of the heat loss due to the second region 7 is divided. Is still good.
  • FIG. 15 and FIG. 16 are a front sectional view and a plan sectional view, respectively, showing a diode element which is a main part of the diode according to the second embodiment.
  • the cut surface in FIG. 15 is along the BB cut line in FIG. 16, and the cut surface in FIG. 16 is along the C-C cut line in FIG.
  • This diode element 102 also includes a semiconductor substrate 20, an anode electrode 4, and a cathode electrode 5, similarly to the diode element 101.
  • the semiconductor substrate 20 includes a P layer 1, an N— layer 21 and an N + layer 3 in order from the upper main surface to the lower main surface.
  • the interface between the N ⁇ layer 21 and the N + layer 3 is not a flat surface but has irregularities. That is, the interface between the N + layer 3 and the N ⁇ layer 21 recedes toward the N + layer 3 (ie, in the direction of the lower main surface of the semiconductor substrate 20) at a plurality of portions 30. ing. Accordingly, the N + layer 3 has a thick portion 3 3 and a thin portion 3 4. Conversely, the N-layer 21 protrudes at the portion contacting the thin portion 34 and recedes at the portion contacting the thick portion 33.
  • the planar shape of the thin portion 34 that is, the shape projected on the main surface of the semiconductor substrate 20 is desirably circular as shown in FIG. Also, as shown in FIG. 16, the thin portions 34 are set so as to have the same planar shape as each other, and are evenly distributed along the lower main surface of the semiconductor substrate 20. It is desirable to arrange at intervals.
  • the N—layer 21 has three regions having different lifetimes, namely, a first region 6, a second region 31 and a third region 32.
  • the first region 6 occupies a region near the PN junction in the N layer 21, similarly to the first region 6 of the first embodiment. That is, the first region 6 is defined as a layered region facing the PN junction between the N layer 21 and the P layer 1 in the N layer 21 and separated from the N + layer 3.
  • the second region 31 is defined as a region adjacent to the first region 6 on the side opposite to the PN junction surface. Further, the third region 32 is adjacent to the second region 31 on the side opposite to the interface with the first region 6, and is in contact with the N + layer 3. That is, the first region 6, the second region 31, and the third region 32 are integrated with each other in this order from the PN junction surface with the P layer 1 to the boundary surface with the N + layer 3. Layered.
  • the interface between the second region 31 and the third region 32 is located away from the tip of the thick portion 33 toward the P layer 1. Is set to Therefore, of the three regions 6, 31, and 33, contact with the N + layer 3 is limited to the third region 32.
  • FIG. 17 is a graph showing a profile of the density of the lifetime killer introduced into the semiconductor substrate 20.
  • the graph shows a profile along a vertical section line X 3 -X 3 through the thin section 34.
  • the density of the lifetime killer is selectively increased in the first region 6 including the PN junction surface.
  • the reason why the density in the P layer 1 is also high is as described in the first embodiment.
  • Lifetime killers have also been introduced in area 2 31.
  • the lifetime killer density in the second area 31 is set lower than in the first area 6.
  • a lifetime killer is practically not introduced.
  • the lifetime profile corresponds to the lifetime killer density profile. Therefore, the relationship of the life time among the three regions in the N layer 21 is given by the following equation (2).
  • the selective introduction of a lifetime killer can be achieved in the same manner as in the first embodiment. However, since the distribution of the lifetime killer in the direction along the main surface of the semiconductor substrate 20 is uniform, there is no need to use a mask pattern unlike the first embodiment.
  • the semiconductor substrate 20 is irradiated with charged particles such as accelerated light ions.
  • a lifetime killer is locally introduced near the charged particle range determined by the acceleration energy.
  • FIG. 18 is a graph showing the reverse recovery operation of the diode according to the second embodiment shown in FIGS. 15 to 17.
  • curve Em2 represents the current waveform of the diode of the second embodiment.
  • the curve P r 2 relating to the diode of Conventional Example 2 is also drawn.
  • the waveform of the reverse voltage V of the diode is omitted because it is substantially the same as in the first embodiment.
  • the carrier lifetime in the first region 6 and the second region 31 is set short, and the following characteristics appear in the reverse recovery characteristics. That is, since the lifetime is set to be short in the first region 6, the reverse recovery current I rr is suppressed to be as low as that of the conventional example 2. Further, the existence of the second region 31 with a short lifetime set promotes recombination of the residual carrier even in the process of expanding the depletion layer beyond the first region 6.
  • the attenuation of the reverse recovery current is promoted as compared with the conventional example 2 (curve Pr2).
  • the reverse recovery loss can be suppressed to be smaller than in the conventional example 2.
  • the reverse current does not concentrate in a part of the region. Therefore, if the condition of the first region 6 is the same as that of the second conventional example, the reverse recovery current I rr becomes the reverse of the second conventional example. It does not increase beyond the recovery current I rr . Therefore, a high value equivalent to that of the conventional example 2 can be obtained for the di / dt resistance.
  • the carrier is hard to disappear.
  • the thin portion 3 4 in the N + layer 3 i.e., the retracted portion and the side of the lower major surface of the semiconductor substrate 2 0 in the boundary surface between the N + layer 3 and the third area 3 2
  • the capacitance C equivalently formed on the semiconductor substrate 20 maintains a finite value over a longer period. I do.
  • the capacitance C reverses at the final stage of the reverse recovery operation, as compared with the capacitance C (P r 2) of the conventional example 2, similarly to the capacitance C (E m 1) shown in FIG. And maintain a finite value over a longer period of time. Therefore, even in the final stage of the reverse recovery operation, oscillation is suppressed, and the reverse voltage smoothly converges to a low normal value without large oscillation, as in the curve V (E m 1) shown in FIG. I do.
  • the semiconductor substrate 20 is desirably as thin as possible in order to keep the forward voltage low.
  • oscillation can be effectively suppressed without increasing the thickness of the semiconductor substrate 20, that is, without sacrificing the forward voltage.
  • the leakage current in the steady state after the reverse recovery operation increases.
  • the N + layer 3 since the N + layer 3 is partially thin, it is possible to effectively suppress the oscillation without increasing the leakage current. This fact has been confirmed by simulation, as described below.
  • FIG. 19 is a partially enlarged sectional view showing the N + layer 3 and its vicinity in an enlarged manner.
  • the plane shape of the thin part 34 is circular as described above, and its diameter is represented by w l.
  • FIG. 20 is a graph showing data obtained based on a simulation on the relationship between the diameter w l and the leakage current (leakage current) in a steady state.
  • the diameter wl of the thin portion 3 4 Is desirably set to 50 ⁇ m or less.
  • the planar shape of the thin portion 34 is not circular, if the maximum diameter is set to 50 ⁇ m or less, an increase in leak current can be similarly prevented.
  • Fig. 21 is a graph showing data confirming this based on a simulation.
  • the area ratio of the thin portion 34 means the ratio of the area occupied by the region where the thin portion 34 is projected on the lower main surface of the semiconductor substrate 20.
  • the area ratio of the thin portion 34 is desirably set to 50% or less.
  • the resistance to the forward current is smaller than that of the conventional example 2. Somewhat higher.
  • the forward voltage has a somewhat higher value than in Conventional Example 2 due to the influence of the third region 32.
  • the life time of the third region 32 does not need to be as long as that of the first region 6, and a forward voltage close to that of the conventional example 2 can be obtained as long as the lifetime of the third region 32 is not excessively long.
  • a high di / dt resistance, a low reverse recovery loss, and a relatively low forward voltage are simultaneously realized. Further, in the process of the reverse recovery operation, the generation of the voltage oscillation is suppressed.
  • the N layer 21 is thinner near the thick part 33 than near the thin part 34, and the resistance component of the N layer 21 is correspondingly lower. Therefore, when a forward current flows, the current density is higher in the thick portion 33 than in the thin portion 34. When the transition to the reverse recovery operation is started from this state, the reverse current tends to concentrate on the thick portion 33 as compared with the thin portion 34.
  • the thin portions 34 have the same planar shape as each other, By arranging the semiconductor substrate 20 at regular intervals along the lower main surface thereof so as to be uniformly distributed, concentration of the reverse current can be reduced. As a result, it is possible to prevent a decrease in device performance due to an increase in local loss.
  • the boundary surface between the second region 31 and the third region 32 is set at a position away from the tip of the thick portion 33 toward the P layer 1. . That is, as shown in FIG. 19, the distance d 1 between the boundary surface between the second region 31 and the third region 32 and the lower main surface of the semiconductor substrate 20 d 1 The thickness d of the thick portion 33 It is set larger than 2. As a result, the capacitance C equivalently formed on the semiconductor substrate 20 maintains a finite value for a longer period in the final stage of the reverse recovery operation, so that oscillation is more effectively suppressed. Become.
  • the impurity concentration in the N + layer 3 is 1 ⁇ 10 18 n / cm 3 or more on the exposed surface 37 where the thick portion 3 3 is exposed in the lower main surface of the semiconductor substrate 20. It is desirable to be set as follows. Thereby, a good ohmic contact is realized between the N + layer 3 and the force source electrode 5. Furthermore, when the N + layer 3 is formed, only the N-type impurity is selectively introduced into only the exposed surface 37 of the lower main surface of the semiconductor substrate 20 and then the N-type impurity is diffused. Thus, it is possible to adopt a simple manufacturing method of forming the thick portion 33 and the thin portion 34.
  • the thickness d3 of the thin portion 34 is set too small, the leakage current may increase.
  • set the diameter w 1 is below 5 0 / m, the surface concentration of the impurity in the exposed surface 3 7, when it is set to 1 X 1 0 1 8 n / cm 3 or more, an increase in rie leakage current
  • the thickness d3 can be set to zero.
  • the thickness d3 By setting the thickness d3 to 0, the effect of suppressing oscillation can be maximized without increasing the thickness of the semiconductor substrate 20. It is desirable that the thickness d 2 of the thick portion 3 3 be set to 50 ⁇ or more. ⁇ 2-4. Modification of thickness of third region 3 2>
  • FIG. 23 is a partially enlarged cross-sectional view showing a modification example regarding the thickness of the third region 32.
  • the interval d1 can be set smaller than the thickness d2 such that a part of the second region 31 contacts the thick portion 33.
  • the second region 31 is thicker than in the example of FIG. For this reason, as shown by the curve Em2a in FIG. 24, the reverse recovery current attenuates faster and the reverse recovery loss can be further reduced.
  • the distance d1 can be selected widely.
  • FIG. 25 and FIG. 26 are a front sectional view and a plan sectional view, respectively, showing a diode element forming a main part of the diode according to the third embodiment.
  • the cut surface in FIG. 25 is along the cut line BB in FIG. 26, and the cut surface in FIG. 26 is along the cut line DD in FIG.
  • the structure of the diode element 103 according to this embodiment is as if the life time killer profile of the diode element 102 is maintained as it is, and the P layer 1 and the N + layer 3 The structure is similar to that obtained by replacing the shape.
  • Diode element 103 is also provided with semiconductor substrate 20, anode electrode 4, and force sword electrode 5, similarly to diode elements 101 and 102.
  • the semiconductor substrate 20 includes a P layer 1, an N layer 21 and an N + layer 3 in order from the upper main surface to the lower main surface.
  • the PN junction surface between the P layer 1 and the N layer 21 is not flat but has irregularities. That is, the PN boundary surface retreats toward the P layer 1 (that is, in the direction of the upper main surface of the semiconductor substrate 20) at the plurality of portions 50.
  • the P layer 1 has a thin portion 5 1 and a thick portion 52.
  • the N layer 21 protrudes at the portion in contact with the thin portion 5 1 and the thick portion 5 It retreats in the part in contact with 2.
  • the planar shape of the thin portion 51 that is, the shape projected on the main surface of the semiconductor substrate 20 is preferably circular as shown in FIG.
  • the thin portions 51 are set to have the same planar shape as each other, and are evenly distributed along the upper main surface of the semiconductor substrate 20. It is desirable to arrange at intervals.
  • the N—layer 21 has three regions having different lifetimes, namely, a first region 53, a second region 54, and a third region 55.
  • the first region 53 occupies a region near the PN junction in the N layer 21, similarly to the first region 6 of the first and second embodiments. That is, the first region 53 is defined as a layered region facing the PN junction between the N layer 21 and the P layer 1 in the N ⁇ layer 21 and separated from the N + layer 3 .
  • the second region 54 is defined as a region adjacent to the first region 53 on the side opposite to the PN junction surface. Further, the third region 55 is adjacent to the second region 54 on the side opposite to the boundary surface with the first region 53, and is in contact with the N + layer 3. That is, the first region 53, the second region 54, and the third region 55 are integrated with each other in this order from the PN junction surface with the P layer 1 to the boundary surface with the N + layer 3. Layered.
  • the interface between the first region 53 and the second region 54 moves away from the tip of the thick portion 52 toward the N + layer 3. Is set to the correct position. Therefore, both the first region 53 and the second region 54 are in contact with the P layer 1 to form a PN junction surface.
  • FIG. 27 is a graph showing a profile of the density of the lifetime killer introduced into the semiconductor substrate 20.
  • the graph shows a profile along a vertical section line X 4 -X 4 through the thin section 51.
  • the density of the lifetime killer is selectively increased in the first region 53 including the PN junction surface.
  • the reason why the density in the P layer 1 is also high is as described in the first embodiment.
  • Lifetime killers have also been introduced in the second area 54.
  • the lifetime killer density in 54 is set lower than in the first area 53.
  • a lifetime killer is practically not introduced. Therefore, the relationship of the lifetime among the three regions in the N-layer 21 is given by the following equation (3).
  • the original lifetime ⁇ 0 of the N layer 21 is realized.
  • the life time is shorter than the lifetime ⁇ 0, and the life time at the joint surface is also set shorter than the lifetime ⁇ ⁇ .
  • the selective introduction of a lifetime killer can be performed in the same manner as in the second embodiment.
  • FIG. 28 is a graph showing the reverse recovery operation of the diode according to the second embodiment shown in FIGS. 25 to 27.
  • a curve Em 3 represents a current waveform of the diode of the third embodiment.
  • the curve P r 2 relating to the diode of Conventional Example 2 is also drawn.
  • the PN junction surface is provided with irregularities, the area of the PN junction surface is large. Therefore, there is an advantage that the amount of carriers injected into the N layer 21 is large, and as a result, the forward voltage can be kept low. On the other hand, the large amount of carriers causes a delay in the elimination of residual carriers in the reverse recovery operation. As a result, the reverse recovery current I rr becomes larger as compared with Conventional Example 2.
  • the PN junction surface has irregularities.
  • the life time is set short, so that the deterioration of the reverse recovery characteristic is suppressed. That is, the reverse recovery current I rr can be kept low as is clear when comparing the curve E m 3 and the curve C m.
  • the minus surface that is secondaryly generated is alleviated or eliminated, and deterioration of the reverse recovery characteristics such as di / dt withstand capability is suppressed. In addition, the forward characteristics can be improved.
  • the existence of the second region 54 with a short lifetime set promotes recombination of the residual carrier even in the process of expanding the depletion layer beyond the first region 53.
  • the attenuation of the reverse recovery current is promoted as compared with the conventional example 2 (curve Pr2). Therefore, an increase in the reverse recovery current I rr does not directly lead to an increase in the reverse recovery loss. That is, the value of the reverse recovery loss is not so large as compared with the conventional example 2.
  • a low forward voltage can be realized while suppressing an increase in di / dt resistance and reverse recovery loss.
  • FIG. 29 is a partially enlarged cross-sectional view showing the P layer 1 and its vicinity in an enlarged manner.
  • the plane shape of the thin portion 51 is circular as described above, and its diameter is represented by w2.
  • the N layer 21 is thinner near the thicker portion 52 than near the thinner portion 51, and the resistance component of the N layer 21 is correspondingly lower. Therefore, when a forward current flows, the current density is higher in the thicker portion 52 than in the thinner portion 51. When the transition to the reverse recovery operation is started from this state, the reverse current is more likely to concentrate on the thicker portion 52 than on the thinner portion 51.
  • the thin portions 51 are arranged at regular intervals so as to be uniformly distributed along the upper main surface of the semiconductor substrate 20 with the same planar shape as each other.
  • the concentration of the reverse current can be reduced. As a result, it is possible to prevent a decrease in device performance due to an increase in local loss.
  • the boundary surface between the first region 53 and the second region 54 recedes toward the upper main surface of the semiconductor substrate 20 from the tip of the thick portion 52. Is set to the specified position. That is, as shown in FIG. 29, the boundary between the first region 53 and the second region 54
  • the distance d4 between the surface and the upper main surface of the semiconductor substrate 20 is set to be smaller than the thickness d5 of the thick portion 52. Therefore, the forward voltage is effectively reduced.
  • the thickness d5 is desirably set to a value of 50 // m or more.
  • FIG. 30 is a graph showing data obtained based on a simulation regarding the relationship between the leak current and the forward voltage and the diameter w 2. As this graph shows, when the diameter w2 is in the range of 0 to 50 // m. The leak current is almost constant, and the effect of the thin portion 51 is hardly seen in the leak current. .
  • the diameter w 2 exceeds about 50 ⁇ , the leak current increases sharply. Therefore, in order not to increase the leakage current, it is desirable to set the diameter w2 of the thin portion 51 to 50 ⁇ m or less.
  • the planar shape of the thin portion 51 is not circular, if the maximum diameter is set to 50 / m or less, an increase in leak current can be similarly prevented.
  • the forward voltage is minimum when the diameter w2 is approximately 30 zm, and when the diameter w2 is in the range of approximately 20 / xm to approximately 40 ⁇ , the effect of the change in the diameter w2 is reduced. It keeps almost the minimum value with little reception. Therefore, in consideration of both the forward voltage and the leakage current, it can be said that the diameter w2 is desirably set in the range of about 20 x m to about 40 / m.
  • the proportion of the thin portion 51 in the P layer 1 also affects the leakage current and the forward voltage.
  • FIG. 31 is a graph showing data confirming this based on a simulation.
  • the area ratio of the thin portion 51 means the ratio of the area occupied by the projected portion of the thin portion 51 in the upper main surface of the semiconductor substrate 20.
  • the area ratio of the thin portion 51 when the area ratio of the thin portion 51 is in the range of 0 to 50%, the effect of the thin portion 51 on the leakage current hardly appears. On the other hand, if the area ratio exceeds 50%, the leakage current rises noticeably. Therefore, in order not to increase the leakage current, it is desirable to set the area ratio of the thin portion 51 to 50% or less.
  • the forward voltage is minimized when the area ratio of the thin portion 51 is approximately 35%, When the moment is in the range of approximately 25% to approximately 45%, the minimum value is maintained almost without being affected by the change in the area ratio. Therefore, in consideration of both the forward voltage and the leakage current, it can be said that the area ratio of the thin portion 51 is desirably set in a range of approximately 25% to approximately 45%.
  • the impurity concentration in the P layer 1 is expressed as 1 ⁇ 10 17 on the exposed surface 57 where the thick portion 52 is exposed in the upper main surface of the semiconductor substrate 20. It is desirable to set it to be n / cm 3 or more. Thereby, good ohmic contact is realized between the P layer 1 and the anode electrode 4. Further, when the P layer 1 is formed, only the P-type impurity is selectively introduced into only the exposed surface 57 in the upper main surface of the semiconductor substrate 20, and then the P-type impurity is simply diffused. However, it is possible to adopt a simple manufacturing method of forming the thick portion 52 and the thin portion 51.
  • the boundary surface between the second region 31 and the third region 32 may be set at a position away from the tip of the thick portion 33 toward the N + layer 3. That is, as shown in FIG. 32, the interval d4 may be set to be larger than the thickness d5 of the thick portion 52. As a result, as compared with the example of FIG. 29, although the forward voltage is somewhat deteriorated, the reverse recovery current is reduced, and the di / dt resistance is improved.
  • FIG. 33 is an explanatory diagram summarizing the quality of parameters for evaluating the characteristics of the diode in the form of a table in each embodiment described above. For the sake of comparison, Conventional Examples 1 and 2 are also described at the same time. In FIG. 33, items for which favorable characteristics are obtained are hatched.
  • the above-described embodiments can be implemented in combination with each other as appropriate, whereby an average value can be obtained for each parameter. In other words, the degree of freedom in design is expanded by considering combinations.
  • a diode element having the features of the diode elements 102 and 103 can be formed.
  • the P layer 1 provided on the semiconductor substrate 20 is equivalent to the P layer 1 of the diode element 103.
  • the N— layer 21 and the N + layer 3 are diode elements 10 It has the same configuration as the two corresponding semiconductor layers.
  • the P layer 1 includes a thin portion 51 and a thick portion 52
  • the N + layer 3 also includes a thick portion 33 and a thin portion 34.
  • the N layer 21 has a first region 6, a second region 31 and a third region 32. The lifetime profiles in these three regions are given in FIG. Can be Since the diode element 104 has the characteristics of both the diode elements 102 and 103 in this way, an average value of each value is obtained for each parameter shown in FIG. 33. .
  • the semiconductor substrate 20 does not include the N + layer 3.
  • the N-layer 21 force S is exposed on the lower main surface of the semiconductor substrate 20, and the force source electrode 5 is directly connected to the N-layer 21.
  • FIG. 35 simultaneously shows the cross-sectional structure of the semiconductor substrate 20 thus configured and the distribution of the density of the lifetime killer to be introduced.
  • the distribution of the density of the lifetime killer in the N layer 21 is the same as the distribution in the N layer 21 of the first embodiment shown in FIG.
  • the first region 6, the second region 7, and the third region 2 are formed on the N layer 21 similarly to the N layer 21 of the diode element 101.

Landscapes

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Description

明 細 書
ダイォード
技術分野
この発明は、 IGBT ( Insulated Gate B ipolar Transi stor) , あるレヽは、 GCT (Gat e Commutated Turn-off Thyri stor)などの高 [圧スイッチング素子に付随して使 用されるフリーホイールダイオード、 あるいは、 高耐圧クランプダイオードなど に好適なダイォードに関する。
背景技術
第 3 6図および第 3 7図は、 それぞれ、 この発明の背景となる従来のダイォー ドを示す正面断面図、 および、 平面図である。 第 3 6図は、 第 3 7図の E _ E切 断線に沿った断面図である。 このダイオード 1 5 1は、 シリコンを母材とする半 導体基板 8 0を主要部として備えている。 そして、 半導体基板 8 0には、 上主面 から下主面へと向かって順に、 P層 8 1、 1^—層 8 2、 および、 N +層 8 3が備わ つている。
また、 半導体基板 8 0の上主面、 すなわち、 P層 8 1の露出面には、 アノード 電極 8 4が接続され、 下主面、 すなわち、 N +層 8 3の露出面には、 力ソード電極 8 5が接続されている。 これらの電極 8 4， 8 5は、 電気良導性の金属で構成さ れている。 さらに、 半導体基板 8 0には、 キャリアの再結合中心としてキャリア の消滅を促進する結晶欠陥であるライフタイムキラーが導入されており、 それに よって、 キャリアのライフタイムが制御されている。
第 3 8図は、 半導体基板 8 0に導入されるライフタイムキラーの密度のプロフ ィ一ルを示すグラフである。 従来のダイオード 1 5 1において、 二通りのプロフ ィールが知られている。 第 3 8図において曲線 P r 1で表示される従来例 1では、 半導体基板 8 0の全体にわたって、 均一にライフタイムキラーが導入されており、 したがって、 N 層 8 2におけるライフタイムは、 一様に制御されている。
これに対して、 曲線 P r 2に対応する従来例 2では、 N 層 8 2の中の P層 8 1 との接合面に隣接する領域にライフタイムキラーが選択的に導入されており、 そ れによって、 N 層 8 2の中で、 P層 8 1 との接合面に隣接する領域のライフ'タイ ムが、 局部的に短く制御されている。 この従来例 2に相当するダイオードは、 国 際会議 PCIM ' 97 (International POWER CONVERSION ' 97 CONFERENCE NURNBERG, G ERMANY June 10-12， 1997)において開示された装置である。
ダイォードに順方向に電流が流れている状態から、 外部回路の切換え動作によ つて、 逆バイアスが印加される状態へと、 動作条件が瞬時に切り替えられた直後 において、 ダイオードには、 過渡的に逆電流が流れる。 第 3 9図は、 この過渡的 な状態において、 従来例 1， 2の双方に関して、 ダイオードを流れる電流の波形 を示すグラフである。 時刻 t oにおいて、 順電流 I Fが定常的に流れている状態か ら、 逆バイアスが印加される状態へと切換えが行われると、 電流は減少を開始す る。 電流は減少を続ける中で、 やがてマイナスの値となる。 すなわち、 ダイォー ドに逆電流 （マイナスの電流） が流れるようになる。
逆バイアスを印加すべく切換が行われても、 P層 8 1 と N 層 8 2の間の P N接 合部の近傍に残留する過剰なキヤリアのために、 P N接合部に空乏層が直ちには 形成されない。 このため、 ダイオードは過渡的に導通状態となり、 その結果、 逆 電流が流れることとなる。 初期における逆電流の増加率、 すなわち、 第 3 9図に おいて、 符号 di/dtで表示される電流減少率 （の絶対値） は、 外部回路に負荷とし て備わるインダクタンスの大きさによって規定される。 インダクタンスが大きい ほど、 電流減少率 di/dtは大きくなり、 逆電流はそれだけ急速に増大することとな る。
逆電流が増加する過程の中で、 ある時刻 t lにおいて、 空乏層が発生する。 空乏 層は、 第 4 0図に示すように、 P N接合部において形成される。 この空乏層 9 1 のフロント 9 2は、 時間とともに、 N +層 8 3へと向かって前進し、 それにともな レ、、 空乏層 9 1は拡大し、 やがて N 層 8 2の全体を覆うこととなる。
第 3 9図に戻って、 空乏層 9 1が発生し、 成長するのにともなつて、 アノード 電極 8 4と力ソード電極 8 5の間には、 時刻 t 1において逆電圧 Vが発生し、 その 後、 逆電圧 Vは増加し、 やがて、 外部から印加される逆バイアスの値へと収束し てゆく。 すなわち、 空乏層 9 1が成長するのにともなって、 ダイオードの本来の 機能である逆電圧素子能力が回復してゆく。 なお、 第 3 9図には、 代表として、 従来例 2に関する逆電圧 Vのみが描かれている。
逆電圧 Vが増加するのにともない、 逆電流は、 増加の速度を緩めてゆき、 やが てピークを経て、 その後、 減少へと転じる。 電流減少率 di/dtが大きいほど、 ピー クは大きくなる。 このピークの値は、 逆回復電流 I r rと称され、 ダイオードにお ける逆回復特性を評価するパラメータの一つとされている。 逆電流は、 減少を続 けながら、 0へと収束して行く。 このようにして、 過渡状態すなわち逆回復動作 は終息し、 逆電圧 Vが逆バイアスに等しく、 逆電流が流れない定常状態が実現す る。
逆回復特性を評価するパラメータとして、 上記した逆回復電流 I r rの他に、 逆 回復電流の減衰の早さ、 di/dt耐量、 および、 逆回復損失が知られている。 逆回復 電流の減衰の早さは、 第 3 9図のグラフにおいて、 逆電流がピークを経た後に、 0へと収束する早さとして規定される。 di/dt耐量は、 ダイオードに損傷を生じる ことなく付与することのできる電流減少率 di/dtの最大値である。 また、 逆回復損 失は、 逆回復動作の過程で、 ダイオードに生じる損失の大きさである。
逆回復電流 I r rが小さいほど、 より大きな電流減少率 di/dtに耐えることができ る。 したがって、 逆回復電流 I r rと電流減少率 di/dtとの間には、 単純な関係が成 立する。 また、 逆回復損失は、 第 3 9図のグラフにおいて、 逆電流と逆電圧 Vの 積の時間積分に相当する。 したがって、 逆回復電流 I が小さいほど、 また、 逆 回復電流の減衰が早いほど、 逆回復損失は小さくなる。 言うまでもなく、 逆回復 電流 I r rは小さいほど望ましく、 逆回復電流の減衰は早いほど望ましく、 di/dt耐 量は高いほど望ましい。 また、 逆回復損失は小さいほど望ましい。
ところで、 従来例 1のダイオードでは、 半導体基板 8 0の全体にわたってライ フタイムキラーが導入されているために、 第 3 9図の曲線 P r 1が示すように、 逆回復電流の減衰は早く、 そのために、 逆回復損失は小さいという利点がある。 しかしながら、 逆回復電流 I r rが大きく、 その結果、 di/dt耐量が低いという問題 点があった。 これに加えて、 順方向特性を評価する重要なパラメータである順電 圧が高いという問題点があった。
他方の従来例 2のダイオードでは、 ライフタイムキラーは、 P N接合の近傍に おいて局部的に、 従来例 1 よりも高い密度で導入されている。 それによつて、 P N接合の近傍におけるキヤリアのライフタイムが短く制御されているために、 P N接合の近傍における過剰キャリアの再結合が速やかに行われる。 このため、 空 乏層 9 1の形成が促進されるので、 第 3 9図の曲線 P r 2が示すように、 逆回復 電流 I r rが小さく、 その結果、 di/dt耐量が高いという利点が得られる。
さらに、 N 層 8 2の中で、 P N接合の近傍を除いた領域では、 ライフタイムキ ラーが導入されないので、 順電圧も低くなる。 すなわち、 従来例 2のダイオード では、 di/dt耐量だけでなく、 順方向特性においても、 従来例 1に対して改善が加 えられている。
しかしながら、 N 層 8 2の中で、 P N接合の近傍を除いた領域では、 ライフタ ィムキラーが導入されないために、 逆回復動作の中で、 空乏層 9 1が発生した後 において、 空乏層 9 1の成長が遅くなる。 このため、 従来例 2のダイオードでは、 第 3 9図の曲線 P r 2が示すように、 逆回復電流の減衰が遅く、 その結果、 逆回 復損失が大きいという、 別の問題点が存在していた。
さらに、 以下に述べるように、 従来例 1， 2の双方を通じて、 逆回復動作の最 終段階において、 発振が現れ易いという共通の問題点があった。 この発振は、 第 3 9図に示すように、 発振領域 O scにおける逆電圧 Vの振動として現れる。 第 3 9図では、 逆電圧 Vは従来例 2についてのみ描かれるが、 発振は従来例 1の方に おいて、 さらに顕著に現れる。
逆回復動作の過程で、 時刻 t lを経過すると、 第 4 0図に示したように、 空乏層 9 1が発生し、 その後成長する。 このとき、 ダイオード 1 5 1は、 第 4 1図に示 すように、 空乏層 9 1を挟んで一対の電極が対向するコンデンサと、 空乏層 9 1 におけるリーク抵抗との直列回路で、 等価的に表現することができる。 したがつ て、 逆回復動作の過程では、 コンデンサのキャパシタンス C、 リーク抵抗に相当 する抵抗 R、 および、 外部回路に存在するインダクタンス Lの組み合わせによつ て、 直列共振回路が等価的に構成されることとなる。 第 4 1図には、 この共振回 路の Q値が、 数式で表現されている。 Q値が低い間は、 発振現象は起こらない。 キャパシタンス Cは、 空乏層 9 1の厚さと、 過剰キヤリアの密度とによって規 定され、 抵抗 Rは、 空乏層 9 1におけるリーク電流と、 過剰キヤリアの再結合電 流とによって規定される。 その結果、 空乏層 9 1が拡大するのにともなって、 コ ンデンサ Cと抵抗 Rは、 第 4 2図のグラフに示すような波形を描いて変化する。 すなわち、 キャパシタンス Cは、 空乏層 9 1の発生とともに発生し、 その後増加 するが、 やがてピークを描いて滅少へと転じる。 その後、 キャパシタンス Cは、 定常値としての 0へと収束する。 一方、 抵抗 Rは、 空乏層 9 1の発生とともに発 生し、 その後、 増加の一途を迪り、 特に逆回復動作の最終段階では、 急速に上昇 する。
第 4 L図に示されたように、 直は、 抵抗 Rおよびキャパシタンス Cが大きい ほど小さい。 したがって、 逆回復動作の最終段階において、 キャパシタンスじが 0へと収束するときに、 抵抗 Rがそれに見合って十分に大きくない場合には、 Q 値は大きな値となり、 電圧の振動が引き起こされる。 このような機構にもとづい て、 従来例 1， 2のダイオードでは、 いずれも、 逆回復動作の最終段階において 電圧振動が発生し易いという問題点があった。 発振は、 順電流が小さく、 逆回復 電流】 ， rが大きいときに、 特に発生し易い。 電圧振動が発生すると、 ダイオード は、 その周辺回路に対して、 ノイズ源となる。
この tうに、 従来のダイオードにおいては、 高い di/dt耐量、 低い逆回復損失、 および、 低い順電圧を、 同時に実現することが困難であるという問題点があった。 さらに、 逆回復動作のある段階において、 電圧振動が発生し易いという問題点が あった。
発明の開示
本発明は、 上記のような問題点を解決し、 高い di/dt耐量、 低い逆回復損失、 お よび、 低い順電圧を、 同時に実現するとともに、 電圧振動の発生を抑えることを 目的とする。
本発明に係るダイォードの第 1の態様は、 上主面と下主面とを規定する半導体 基板と、 前記上主面に接続された第 1主電極と、 前記下主面に接続された第 2主 電極と、 を備えている。 そして、 前記半導体基板は、 前記上主面から前記下主面 へ向かって順に積層する第 1および第 2半導体層を備えている。
また、 前記第 1半導体層は、 第 1導電型であって、 前記上主面に露出し、 前記 第 2半導体層は、 第 2導電型であって、 前記第 1半導体層との間に P N接合を形 成し、 しかも、 前記第 2半導体層は、 第 1、 第 2、 および、 第 3領域に分割され ている。
さらに、 前記第 1領域は、 前記第 1半導体層に面しており、 前記第 2領域と前 記第 3領域は、 前記第 2半導体層の中で、 前記第 1領域に隣接し前記下主面に近 い部分を占め、 しかも、 当該部分を前記上主面に平行な方向に沿って、 互いに分 割し合っており、 前記第 2半導体層におけるキャリアのライフタイムが、 前記第 3領域よりも、 前記第 1領域および前記第 2領域において、 短く設定されている。 本発明に係るダイオードの第 2の態様では、 第 1の態様において、 前記半導体 基板が、 前記第 2半導体層に隣接し前記下主面に露出する第 3半導体層 （ 3 ) を、 さらに備え、 当該第 3半導体層は、 第 2導電型であって、 前記第 2半導体層より も不純物濃度が高く設定されている。
本発明に係るダイオードの第 3の態様では、 第 1の態様において、 前記ライフ タイムが、 前記第 1領域よりも前記第 2領域において、 長く設定されている。 本発明に係るダイオードの第 4の態様では、 第 1 の態様において、 前記第 2領 域が前記第 3領域に対して占める比率が、 5 0 %以上である。
本発明に係るダイオードの第 5の態様では、 第 1 の態様において、 前記第 2領 域が、 前記上主面に平行な方向に沿って、 複数の単位領域に分割されている。 本発明に係るダイオードの第 6の態様では、 第 1の態様において、 前記上主面 に平行な方向に沿って、 一つがつぎの一つに順に包囲されるように、 中心から外 側へ向かって配列する複数の領域へと、 前記第 2半導体層の前記部分が分割され、 前記第 2領域と前記第 3領域が、 前記複数の領域の各々へと交互に配置されてい る。
本発明に係るダイォードの第 7の態様は、 上主面と下主面とを規定する半導体 基板と、 前記上主面に接続された第 1主電極と、 前記下主面に接続された第 2主 電極と、 を備えている。 そして、 前記半導体基板は、 前記上主面から前記下主面 へ向かって順に積層する第 1、 第 2、 および、 第 3半導体層を備えている。
また、 前記第 1半導体層は、 第 1導電型であって、 前記上主面に露出し、 前記 第 2半導体層は、 第 2導電型であって、 前記第 1半導体層との間に P N接合を形 成し、 前記第 3半導体層は、 第 2導電型であって、 前記第 2半導体層よりも不純 物濃度が高く、 しかも、 前記下主面に露出し、 前記第 2半導体層は、 前記第 1半 導体層から前記第 3半導体層へ向かって順に、 第 1、 第 2、 および、 第 3領域へ と分割されている。 さらに、 前記第 2半導体層と前記第 3半導体層との境界面が、 前記下主面へ向 かって後退した部分を含み、 それによつて、 前記第 3半導体層が、 厚い部分と薄 い部分とを含んでおり、 前記第 2半導体層におけるキヤ リアのライフタイムが、 前記第 3領域よりも前記第 2領域において短く設定され、 当該第 2領域よりも前 記第 1領域において短く設定されている。
本発明に係るダイオードの第 8の態様では、 第 7の態様において、 前記下主面 の中で、 前記薄い部分が投影された領域が占める面積の比率が、 5 0 %以下に設 定されている。
本発明に係るダイオードの第 9の態様では、 第 7の態様において、 前記薄い部 分が、 前記下主面に沿って等間隔で均一に配列する複数部分に分割されている。 本発明に係るダイオードの第 1 0の態様では、 第 7の態様において、 前記複数 部分の各々の前記下主面に沿った最大径が、 5 0 μ ηι以下に設定されている。 本発明に係るダイオードの第 1 1の態様では、 第 7の態様において、 前記第 2 領域と前記第 3領域との間の境界から前記下主面までの距離は、 前記厚い部分の 厚さよりも、 小さく設定されている。
本発明に係るダイオードの第 1 2の態様は、 上主面と下主面とを規定する半導 体基板と、 前記上主面に接続された第 1主電極と、 前記下主面に接続された第 2 主電極と、 を備えている。 そして、 前記半導体基板は、 前記上主面から前記下主 面へ向かって順に積層する第 1、 第 2、 および、 第 3半導体層を備えている。 また、 前記第 1半導体層は、 第 1導電型であって、 前記上主面に露出し、 前記 第 2半導体層は、 第 2導電型であって、 前記第 1半導体層との間に Ρ Ν接合を形 成し、 前記第 3半導体層は、 第 2導電型であって、 前記第 2半導体層よりも不純 物濃度が高く、 しかも、 前記下主面に露出し、 前記第 2半導体層は、 前記第 1半 導体層から前記第 3半導体層へ向かって順に、 第 1、 第 2、 および、 第 3領域へ と分割されている。
さらに、 前記第 1半導体層と前記第 2半導体層との境界面が、 前記上主面へ向 かって後退した部分を含み、 それによつて、 前記第 1半導体層が、 厚い部分と薄 い部分とを含んでおり、 前記第 2半導体層におけるキヤリアのライフタイムが、 前記第 3領域よりも前記第 2領域において短く設定され、 当該第 2領域よりも前 記第 1領域において短く設定されている。
本発明に係るダイオードの第 1 3の態様では、 第 1 2の態様において、 前記上 主面の中で、 前記薄い部分が投影された領域が占める面積の比率が、 5 0 %以下 に設定されている。
本発明に係るダイオードの第 1 4の態様では、 第 1 2の態様において、 前記薄 い部分が、 前記下主面に沿って等間隔で均一に配列する複数部分に分割されてい る。
本発明に係るダイオードの第 1 5の態様では、 第 1 2の態様において、 前記複 数部分の各々の前記上主面に沿った最大径が、 5 0 m以下に設定されている。 本発明に係るダイオードの第 1 6の態様では、 第 1 2の態様において、 前記第 1領域と前記第 2領域との間の境界から前記上主面までの距離は、 前記厚い部分 の厚さよりも、 大きく設定されている。
本発明に係るダイオードの第 1 7の態様では、 第 1 2の態様において、 前記第 2半導体層と前記第 3半導体層との境界面が、 前記下主面へ向かって後退した部 分を含み、 それによつて、 前記第 3半導体層が、 厚い部分と薄い部分とを含んで レヽる。
本発明に係るダイォードの第 1の態様によれば、 第 1半導体層に隣接する第 1 領域においてライフタイムが短く設定されているので、 逆回復電流が低く抑えら れる。 また、 ライフタイムが短く設定された第 2領域のために、 逆回復電流の減 衰が促進される。 さらに、 ライフタイムが長く設定された第 3領域のために、 順 電圧は比較的低い値に維持される。 すなわち、 高い di/dt耐量、 低い逆回復損失、 および、 低い順電圧が、 同時に実現する。 また、 逆電流は、 ライフタイムの短い 第 2領域よりもライフタイムの長い第 3領域に集中し易いので、 逆回復動作の最 終段階において、 キャ リアの消滅が起こり難い。 その結果、 発振が効果的に抑制 される。
本発明に係るダイォードの第 2の態様によれば、 第 3半導体層が備わるので、 半導体基板を薄く しつつ、 パンチスルーを抑えて、 耐圧を高めることができる。 本発明に係るダイオードの第 3の態様によれば、 第 2領域のライフタイムが、 第 1領域よりも長く設定されているので、 順電圧がさらに低く抑えられる。 本発明に係るダイオードの第 4の態様によれば、 第 2領域が第 3領域に対して 占める比率が、 5 0 %以上であるので、 逆回復損失がより効果的に低く抑えられ る。
本発明に係るダイオードの第 5の態様によれば、 第 2領域が、 上主面に平行な 方向に沿って、 複数の単位領域に分割されているので、 半導体基板に発生する損 失熱が効果的に分散する。 すなわち、 損失熱の均一性が高められる。
本発明に係るダイオードの第 6の態様によれば、 第 2領域と第 3領域とが、 内 側から外側へ向かって配列する複数の領域の各々に、 交互に配置されているので、 損失熱の分布に偏りがなく、 その結果、 均一性が高められる。 また、 複数の領域 が 3個以上の領域であって、 第 2領域と第 3領域の少なく ともいずれかが、 分割 して配置されるときには、 損失熱の分散が促進され、 損失熱の均一性がさらに高 められる。
本発明に係るダイォードの第 7の態様によれば、 第 1半導体層に隣接する第 1 領域においてライフタイムが短く設定されているので、 逆回復電流が低く抑えら れる。 また、 ライフタイムが短く設定された第 2領域のために、 逆回復電流の減 衰が促進される。 さらに、 第 2領域のライフタイムは、 第 1領域よりも長く設定 されているので、 順電圧は比較的低い値に維持される。 すなわち、 高い di/dt耐量、 低い逆回復損失、 および、 低い順電圧が、 同時に実現する。 また、 第 2半導体層 と第 3半導体層との境界面が、 半導体基板の下主面へ向かって後退した部分が存 在するので、 この部分において、 逆回復動作の最終段階において、 キャリアの消 滅が起こり難い。 その結果、 発振が効果的に抑制される。
本発明に係るダイォードの第 8の態様によれば、 半導体基板の下主面の中で、 第 3半導体層の薄い部分が投影された領域が占める面積の比率が、 5 0 %以下に 設定されているので、 順電圧がより効果的に低く抑えられる。
本発明に係るダイォードの第 9の態様によれば、 第 3半導体層の薄い部分が、 半導体基板の下主面に沿って等間隔で均一に配列する複数部分に分割されている ので、 逆電流の集中を緩和し、 局所的な損失の増大に起因する素子能力の低下を 防ぐことができる。
本発明に係るダイォードの第 1 0の態様によれば、 複数部分に分割された第 3 半導体層の薄い部分の各々の最大径が、 5 0 // m以下に設定されているので、 逆電 圧が印加されたときの定常状態において流れるリーク電流が、 効果的に抑えられ る。
本発明に係るダイオードの第 1 1の態様によれば、 第 2領域と第 3領域との間 の境界から半導体基板の下主面までの距離が、 第 3半導体層の厚い部分の厚さよ りも、 小さく設定されているので、 逆回復損失がさらに低く抑えられる。
本発明に係るダイオードの第 1 2の態様によれば、 第 1半導体層と第 2半導体 層の間に形成される P N接合面に凹凸が設けられるので、 P N接合面の面積が大 きく、 順電圧が低く抑えられる。 また、 第 1半導体層に隣接する第 1領域におい てライフタイムが短く設定されているので、 P N接合面の凹凸に起因する逆回復 電流の増加が緩和される。 また、 ライフタイムが短く設定された第 2領域のため に、 逆回復電流の減衰が促進される。 すなわち、 di/dt耐量および逆回復損失の増 大を緩和ないし抑制しつつ、 低い順電圧を実現することができる。
本発明に係るダイオードの第 1 3の態様によれば、 半導体基板の上主面の中で、 第 1半導体層の薄い部分が投影された領域が占める面積の比率が、 5 0 %以下に 設定されているので、 逆電圧が印加されたときの定常状態において流れるリーク 電流が、 効果的に抑えられる。
本発明に係るダイオードの第 1 4の態様によれば、 第 1半導体層の薄い部分が、 半導体基板の上主面に沿って等間隔で均一に配列する複数部分に分割されている ので、 逆電流の集中を緩和し、 局所的な損失の増大に起因する素子能力の低下を 防ぐことができる。
本発明に係るダイオードの第 1 5の態様によれば、 複数部分に分割された第 1 半導体層の薄い部分の各々の最大径が、 5 0 // m以下に設定されているので、 逆電 圧が印加されたときの定常状態において流れるリーク電流が、 効果的に抑えられ る。
本発明に係るダイオードの第 1 6の態様によれば、 第 1領域と第 2領域との間 の境界から半導体基板の上主面までの距離が、 第 1半導体層の厚い部分の厚さよ りも、 大きく設定されているので、 P N接合面に凹凸が設けられたことに起因す る di/dt耐量の増加が、 より効果的に抑えられる。 本発明に係るダイオードの第 1 7の態様によれば、 第 6の態様と第 1 1 の態様 のそれぞれの特徴が、 兼ね備わっているので、 di/dt耐量、 逆回復電流の減衰の早 さ、 順電圧、 および、 発振の抑制効果において、 それぞれの平均的な特性が得ら れる。 それにより、 設計における選択の幅を拡大することができる。
この発明の目的、 特徴、 局面、 および利点は、 以下の詳細な説明と添付図面と によって、 より明白となる。
図面の簡単な説明
第 1図は、 実施の形態 1のダイォードの正面断面図である。
第 2図は、 実施の形態 1のダイォードの平面断面図である。
第 3図は、 実施の形態 1のライフタイムキラー密度のプロフィ一ルを示すダラ フである。
第 4図は、 実施の形態 1の逆回復動作を示すグラフである。
第 5図は、 実施の形態 1の逆回復動作を示すグラフである。
第 6図は、 実施の形態 1のシミュレ一ションの結果を示すグラフである。
第 7図は、 実施の形態 1の変形例を示す正面断面図である。
第 8図は、 実施の形態 1の変形例を示す平面断面図である。
第 9図は、 実施の形態 1の別の変形例を示す正面断面図である。
第 1 0図は、 実施の形態 1の別の変形例を示す平面断面図である。
第 1 1図は、 実施の形態 1のさらに別の変形例を示す正面断面図である。
第 1 2図は、 実施の形態 1のさらに別の変形例を示す平面断面図である。
第 1 3図は、 実施の形態 1のさらに別の変形例を示す正面断面図である。
第 1 4図は、 実施の形態 1のさらに別の変形例を示す平面断面図である。
第 1 5図は、 実施の形態 2のダイオードの正面断面図である。
第 1 6図は、 実施の形態 2のダイオードの平面断面図である。
第 1 7図は、 実施の形態 2のライフタイムキラー密度のプロフィールを示すグ ラフである。
第 1 8図は、 実施の形態 2の逆回復動作を示すグラフである。
第 1 9図は、 実施の形態 2のダイオードの部分拡大断面図である。
第 2 0図は、 実施の形態 2のシミュレーションの結果を示すグラフである。 第 2 1図は、 実施の形態 2のシミュレーションの結果を示すグラフである。 第 2 2図は、 実施の形態 2の変形例を示す部分拡大断面図である。
第 2 3図は、 実施の形態 2の別の変形例を部分拡大断面図である。
第 2 4図は、 実施の形態 2の別の変形例の逆回復動作を示すグラフである。 第 2 5図は、 実施の形態 3のダイォードの正面断面図である。
第 2 6図は、 実施の形態 3のダイォ一ドの平面断面図である。
第 2 7図は、 実施の形態 3のライフタイムキラ一密度のプロフィールを示すグ ラフである。
第 2 8図は、 実施の形態 3の逆回復動作を示すグラフである。
第 2 9図は、 実施の形態 3のダイォ一ドの部分拡大断面図である。
第 3 0図は、 実施の形態 3のシミュレーションの結果を示すグラフである。 第 3 1図は、 実施の形態 3のシミュレ一ションの結果を示すグラフである。 第 3 2図は、 実施の形態 3の変形例を示す部分拡大断面図である。
第 3 3図は、 実施の形態 1〜 3の特性の良否を示す説明図である。
第 3 4図は、 実施の形態 4のダイォードの正面断面図である。
第 3 5図は、 変形例のライフタイムキラー密度のプロフィールを示すグラフで ある。
第 3 6図は、 従来技術のダイォードの正面断面図である。
第 3 7図は、 従来技術のダイオードの平面図である。
第 3 8図は、 従来技術のライフタイムキラー密度のプロフィールを示すグラフ である。
第 3 9図は、 従来技術の逆回復動作を示すグラフである。
第 4 0図は、 従来技術の逆回復動作を説明する正面断面図である。
第 4 1図は、 従来技術の逆回復動作を説明する回路図である。
第 4 2図は、 従来技術の逆回復動作を示すグラフである。
発明を実施するための最良の形態
ぐ 1.実施の形態 1 >
はじめに、 実施の形態 1のダイオードについて説明する。
< 1-1.装置の構成 > 第 1図および第 2図は、 それぞれ、 実施の形態 1のダイオードを示す正面断面 図、 および、 平面断面図である。 第 1図の切断面は、 第 2図の B— B切断線に沿 つており、 第 2図の切断面は、 第 1図の A— A切断線に沿っている。 このダイォ ード 1 1 0は、 主要な部材として、 ダイオード素子 1 0 1を備えている。 ダイォ ード素子 1 0 1には、 半導体基板 2 0、 アノード電極 （第 1主電極） 4、 および、 力ソード電極 （第 2主電極） 5が備わっている。
半導体基板 2 0は、 上主面および下主面を規定する平板形状をなし、 例えばシ リコンを母材としている。 半導体基板 2 0には、 上主面から下主面へと向かって 順に、 P層 （第 1半導体層） 1、 N -層 （第 2半導体層） 2 1、 および、 N +層
(第 3半導体層） 3が備わっている。 P層 1は、 P型導電型 （第 1導電型） であ り、 N—層 2 1および N +層 3は、 N型導電型 （第 2導電型） である。 また、 不純 物濃度は、 N 層 2 1 よりも N +層 3において、 高く設定されている。
これらの P層 1、 N—層 2 1、 および、 N +層 3は、 いずれも平板状であり、 互 いに一体的に積層することによって、 半導体基板 2 0を構成している。 そして、 アノード電極 4は、 上主面、 すなわち、 P層 1の露出面に接続され、 力ソード電 極 5は、 下主面、 すなわち、 N +層 3の露出面に接続されている。 これらの電極 4， 5は、 電気良導性の金属で構成されている。
さらに、 半導体基板 2 0には、 ライフタイムキラ一が選択的に導入されており、 それによつて、 キャリアのライフタイムが制御されている。 その結果、 N 層 2 1 には、 ライフタイムが短い第 1領域 6と第 2領域 7、 および、 それら以外の領域 でありライフタイムが長い第 3領域 2が規定されている。
第 1領域 6は、 N 層 2 1の中で、 P N接合の近傍の領域を占めている。 すなわ ち、 第 1領域 6は、 P層 1に面して P N接合を形成し、 N +層 3から離れた層状の 領域として規定される。 N 層 2 1の中で、 第 1領域 6を除いた部分、 すなわち、 N +層 3に面し、 P層 1には面しない部分を、 互いに分割し合うように、 第 2領域 7と第 3領域 2とが規定されている。
第 2領域 7と第 3領域 2の各々は、 第 1領域 6から N +層 3にわたつて上記した 部分を貫通するように、 同一の平面断面形状を有する柱状に形成されている。 第 2領域 7の平面形状、 言い換えると半導体基板 2 0の主面 （上主面と下主面とを 単に 「主面」 と総称する） に投影された第 2領域 7の形状は、 第 1図および第 2 図の例では、 N 層 2 1の外周端面に沿った環状である。 そして、 第 3領域 2は、 環状体の第 2領域 7に包囲された円柱状の領域として規定されている。
アノード電極 4と力ソード電極 5には、 それぞれ、 平板状の熱緩衝板 1 0、 8 が接触しており、 これらの熱緩衝板 1 0、 8には、 さらにアノードポス ト電極 1 1および力ソードボス ト電極 9が接触している。 ダイォ一ド 1 1 0を使用する際 には、 ダイォード素子 1 0 1は、 熱緩衝板 1 0、 8を介して、 ァノードポス ト電 極 1 1および力ソードボスト電極 9によって押圧され、 それによつて良好な電気 的および熱的な接触が実現する。
ポス ト電極 1 1， 9は、 例えば銅材を母材とする電気良導性および電気良導性 の金属で構成され、 熱緩衝板 1 0， 8は、 熱膨張率がボス ト電極 1 1， 9とダイ オード素子 1 0 1 (主として半導体基板 2 0 ) との中間の大きさである金属で構 成される。 それによつて、 ボスト電極 1 1， 9とダイオード素子 1 0 1 との間に 発生する熱歪が緩和され、 電気的および熱的な接触が良好に保たれる。
第 3図は、 半導体基板 2 0に導入されているライフタイムキラーの密度のプロ フィールを示すグラフである。 このグラフには、 第 3領域 2を貫通する垂直な切 断線 X I— X I、 および、 第 2領域 7を貫通する垂直な切断線 X 2— X 2の双方 に沿ったプロフィールが、 同時に描かれている。
切断線 X 1 - X 1に沿ったプロフィ一ルは、 第 3 8図に示した従来例 2に関す る曲線 P r 2と同等の曲線で描かれる。 すなわち、 ライフタイムキラ一の密度は、 P N接合面をも含めて、 第 1領域 6において選択的に高くなつている。 P層 1に おける密度も高くなつているが、 これは、 第 1領域 6の P N接合面の上での密度 を高くする必要があるために、 ライフタイムキラーを選択的に導入する技術上、 第 1領域 6に隣接する P層 1においても付随的に密度が高くなることに起因する 導電型が n型として共通し、 しかも、 n型不純物の濃度も均等である N 層 2 1 の中では、 ライフタイムのプロフィールは、 ライフタイムキラーの密度のプロフ ィールに対応する。 すなわち、 ライフタイムキラーの密度が高いほど、 ライフタ ィムは短くなる。 第 3領域 2では、 ライフタイムキラーは実質的に導入されない c すなわち、 第 3領域 2の実質的な部分では、 N 層 2 1の本来のライフタイム τ 0 が実現する。 これに対して、 第 1領域 6のライフタイムは、 ライフタイム τ θより も短くなつており、 Ρ Ν接合面におけるライフタイム τ 1も、 ライフタイムて 0よ り短く設定されている。
切断線 X 2—X 2に沿ったプロフィールが示すように、 第 2領域 7にも、 ライ フタイムキラーは導入されている。 すなわち、 第 2領域 7のライフタイムは、 ラ ィフタイム τ 0よりも短く設定されている。 好ましくは、 第 3図のグラフが示すよ うに、 第 2領域 7におけるライフタイムキラーの密度は、 第 1領域 6における密 度よりも低く設定される。 すなわち、 Ν 層 2 1の中の 3個の領域の間でのライフ タイムの関係は、 望ましくは、 つぎの数式 1で与えられる。
(第 1領域 6 ) < (第 2領域 7 ) < (第 3領域 2 ) · · . · (数式:！） 第 2領域 7のライフタイムが第 1領域 6 よ り も長く設定されるのは、 第 3領域 2を流れる順電流の密度が、 過度に高くならないようにして、 順電圧の上昇を抑 えるためである。
ライフタイムキラーを選択的に導入するには、 例えば、 金、 白金などの重金属 を所定の領域へ選択的に拡散させるとよい。 あるいは、 電子線などの放射線を所 定の領域へ選択的に照射してもよい。 特に、 第 2領域 7へライフタイムキラーを 選択的に導入するためには、 電子線を第 2領域 7へと選択的に照射するのが望ま しい。 選択的な照射を行うには、 第 2領域 7の平面形状に対応したパターン形状 を有するマスクを用いると良い。
< 1 - 2.装置の動作 >
第 4図は、 第 1図〜第 3図に示した実施の形態 1のダイォードの逆回復動作を 示すグラフである。 このグラフにおいて、 曲線 E m l力 実施の形態 1のダイォ ードの電流波形を表している。 また、 比較のために、 従来例 2のダイオードに関 する曲線 P r 2も重ねて描かれている。 さらに、 実施の形態 1のダイオードの逆 電圧 Vの波形が、 点線で描かれている。
実施の形態 1のダイォードにおいても、 逆回復動作の基本的な流れは従来例 1， 2と同様である。 すなわち、 時刻 t Oにおいて、 順電流 I Fが定常的に流れている 状態から、 逆バイアスが印加される状態へと切換えが行われると、 電流がマイナ ス方向へと減少し、 その結果、 逆電流が流れる。 逆電流が増加する過程の中で、 時刻 t lにおいて、 空乏層が P N接合面に発生し、 その後成長し、 やがて N 層 2 1の全体を覆うこととなる。 それにともなって、 時刻 t 1において逆電圧 Vが発生 し、 その後、 逆電圧 Vは増加し、 やがて、 外部から印加される逆バイアスの値へ と収束してゆく。
また、 逆電圧 Vが増加するのにともない、 逆電流は、 増加の速度を緩めてゆき、 やがてピークを経て、 その後、 減少へと転じる。 逆電流は、 減少を続けながら、 0へと収束して行く。 このようにして、 過渡状態すなわち逆回復動作は終息し、 逆電圧 Vが逆バイアスに等しく、 逆電流が流れない定常状態が実現する。 以上の ように、 逆回復動作の基本的な流れは従来例 1， 2と同様であるが、 実施の形態 1のダイォードでは、 第 1領域 6と第 2領域 7におけるキャリアのライフタイム が短く設定されているので、 その逆回復特性において、 以下のような特徴が現れ る。
すなわち、 第 1領域 6においてライフタイムが短く設定されているために、 逆 回復電流 I r rが、 従来例 2と略同等に低く抑えられる。 さらに、 ライフタイムが 短く設定された第 2領域 7が存在するために、 空乏層が第 1領域 6を超えて拡大 してゆく過程においても、 残留キャリアの再結合が促進される。 このため、 第 4 図の曲線 E m 1が示すように、 従来例 2に比べて、 逆回復電流の減衰が促進され る。 その結果、 逆回復損失が、 従来例 2に比べて小さい値へと抑えられる。
半導体基板 2 0の主面に投影された第 2領域 7の面積の、 同じく主面に投影さ れた第 3領域 2の面積に対する割合として、 定義される第 2領域 7の面積率が高 レ、ほど、 逆回復損失は小さくなる。 第 6図は、 この関係について、 シミュレ一シ ヨンにもとづいて得られたグラフである。 このグラフから、 第 2領域 7の面積率
5 0 %を超えたときに、 逆回復損失の低減効果が顕著に現れることが理解さ れる。 したがって、 第 2領域 7の面積率は、 5 0 %以上の大きさに設定されるの が望ましい。
さらに、 逆電流は、 ライフタイムが短い第 2領域 7よりもライフタイムの長い 第 3領域 2に集中し易くなるので、 第 3領域 2を流れる逆電流の密度が、 第 2領 域 7がないときに比べて高くなる。 このため、 逆回復動作の最終段階において、 キャリアが消滅し難くなる。 その結果、 第 5図に示すように、 半導体基板 2 0に 等価的に形成されるキャパシタンス C ( E m ) 力 逆回復動作の最終段階にお いては、 従来例 のキャパシタンス C ( P r に比べて、 逆転して高くなり、 より長い期間にわたって有限の値を保つこととなる。
したがって、 半導体基板 に等価的に形成される抵抗 R ( E m ) 力 従来 例 の抵抗 R ( P r に比べて高いことと相俟って、 逆回復動作の最終段階に おいて、 実施の形態 のダイオードの 値が、 従来例 に比べて、 低く抑えられ る。 その結果、 逆回復動作の最終段階においても、 発振が抑えられ、 第 図の曲 線 V ( E m ) が示すように、 逆電圧は大きく振動することなく低常値へと、 滑 らかに収束する。
また、 第 領域 を流れる逆電流の密度が、 第 領域 がないときに比べて高 いために、 第 図の曲線 E m が示したように、 逆回復電流 は、 従来例 に 比べて、 幾分大きくなる。 しかしながら、 従来例 に比べて、 di/dt耐量を、 無視 できない程度に引き下げるほどの影響はなく、 di/dt耐量は従来例 と略同等の高 さに維持される。
さらに、 逆電流だけでなく、 順電流に関しても、 第 領域 における電流密度 が、 第 領域 がないときに比べて高くなるために、 順電圧は従来例 に比べて 幾分高い値となる。 しかしながら、 第 領域 の面積率を過度に高く しない限り、 順電圧として、 従来例 に比べて十分に低い値を得ることができる。
以上のように、 実施の形態 のダイオードでは、 高い di/dt耐量、 低い逆回復損 失、 および、 低い順電圧が同時に実現する。 さらに、 逆回復動作の過程において、 電圧振動の発生が抑えられる。
また、 既述のように、 第 領域 と第 領域 の平面形状 （半導体基板 の 主面へ投影された形状） は、 主面の中心に対して対称であり、 しかも、 円形の第 領域 を環状の第 領域 が包囲するように形成されている。 このため、 順電 流および逆電流によって生じる損失熱の分布に偏りがなく、 しかも、 損失熱が、 ダイォード素子 から、 その外部のボスト電極 等へと、 効果的に分 散される。
さらに、 アノード電極 および力ソード電極 が、 半導体基板 の主面の中 で、 第 領域 が投影される部分をも含むように、 主面の略全体を覆うように形 成されている。 このため、 半導体基板 2 0の中で発生する損失熱が、 ダイオード 素子 1 0 1から、 その外部のポス ト電極 1 1， 9等へと、 さらに効果的に分散さ れる。
< 1 -3.第 2領域の平面形状に関する変形例 >
第 7図〜第 1 4図は、 第 2領域 7の平面形状に関する様々な変形例を示してい る。 第 7図、 第 9図、 第 1 1図、 および、 第 1 3図は、 それぞれ、 第 8図、 第 1 0図、 第 1 2図、 および、 第 1 4図の B— B切断線に沿った断面図である。 また、 第 8図、 第 1 0図、 第 1 2図、 および、 第 1 4図は、 それぞれ、 第 7図、 第 9図、 第 1 1図、 および、 第 1 3図の A— A切断線に沿った断面図である。
第 7図と第 8図に示されるダイォード素子 1 0 1 aでは、 第 2領域 7は、 それ ぞれの平面形状が円形である複数個 （図では 5個） の単位領域に分割され、 しか も、 半導体基板 2 0の中心に対して対称に配置されている。 また、 第 9図と第 1 0図に示されるダイオード素子 1 0 1 bでは、 第 2領域 7の平面形状は円形であ り、 第 3領域 2の平面形状は第 2領域 7を包囲する環状に規定されている。 すな わち、 第 1図および第 2図に示されたダイオード素子 1 0 1 とは、 あたかも、 第 2領域 7と第 3領域 2との配置が逆になつている。
第 1 1図と第 1 2図に示されるダイォード素子 1 0 1 cでは、 主面の中心から 外側へと向かって順に、 同心円を境界とするように、 第 2領域 7、 第 3領域 2、 および、 第 2領域 7が配置されている。 また、 第 1 3図と第 1 4図に示されるダ ィオード素子 1 0 1 dでは、 主面の中心から外側へと向かって順に、 同心円を境 界とするように、 第 3領域 2、 第 2領域 7、 第 3領域 2、 および、 第 2領域 7が 配置されている。
ダイォード素子 1 0 1、 1 0 1 b〜 1 0 1 dは、 主面の中心から外側へと向か つて順に、 同心円を境界とするように、 第 2領域 7と第 3領域 2とが交互に配置 されている点で共通している。 そして、 電流および逆電流による損失熱の分布に 偏りがなく、 しかも、 損失熱が、 ダイオード素子から、 その外部のポス ト電極 1 1， 9等へと、 効果的に分散される点も共通する。
第 2領域 7または第 1領域 6が複数の領域に分割されるほど、 損失熱は、 より 効果的に分散する。 すなわち、 損失熱の均一性は、 より一層高められる。 したが つて、 例えば、 ダイォード素子 1 0 1よりはダイォード素子 1 0 1 dの方が、 損 失熱の均一性の点では、 より優れている。 また、 ダイオード素子 1 0 1 aでは、 主面の中心に対する対称性の点では、 ダイオード素子 1 0 1等に劣るが、 第 2領 域 7が分割配置されているために、 損失熱の均一性は、 なお良好である。
< 2.実施の形態 2 >
つぎに実施の形態 2のダイォ一ドについて説明する。
< 2- 1.装置の構成 >
第 1 5図および第 1 6図は、 それぞれ、 実施の形態 2のダイオードの主要部を なすダイオード素子を示す正面断面図、 および、 平面断面図である。 第 1 5図の 切断面は、 第 1 6図の B— B切断線に沿っており、 第 1 6図の切断面は、 第 1 5 図の C 一 C切断線に沿っている。 このダイオード素子 1 0 2にも、 ダイオード素 子 1 0 1 と同様に、 半導体基板 2 0、 ァノード電極 4、 および、 カソード電極 5 が備わっている。
また、 半導体基板 2 0には、 上主面から下主面へと向かって順に、 P層 1、 N —層 2 1、 および、 N +層 3が備わっている。 しかしながら、 ダイオード素子 1 0 1 とは異なり、 N—層 2 1 と N +層 3の境界面は、 平面ではなく、 凹凸を有してい る。 すなわち、 N +層 3と N—層 2 1 との境界面は、 複数の部位 3 0において、 N +層 3の側 （すなわち、 半導体基板 2 0の下主面の方向に） へと後退している。 それにともなって、 N +層 3には、 厚い部分 3 3と薄い部分 3 4とが備わってい る。 N—層 2 1は、 逆に、 薄い部分 3 4に接する部分において突出し、 厚い部分 3 3に接する部分では後退する。 薄い部分 3 4の平面形状、 すなわち、 半導体基板 2 0の主面に投影された形状は、 望ましくは、 第 1 6図に示すように円形である。 また、 薄い部分 3 4は、 第 1 6図に示されるように、 互いに同一の平面形状に設 定され、 しかも、 半導体基板 2 0の下主面に沿って、 均一に分布するように、 等 間隔で配列されるのが望ましい。
ダイオード素子 1 0 2においても、 半導体基板 2 0には、 ライフタイムキラー が選択的に導入されており、 それによつて、 キャリアのライフタイムが制御され ている。 その結果、 N—層 2 1には、 ライフタイムが異なる 3つの領域、 すなわち. 第 1領域 6、 第 2領域 3 1、 および、 第 3領域 3 2が規定されている。 第 1領域 6は、 実施の形態 1の第 1領域 6と同等に、 N 層 2 1の中で、 P N接 合の近傍の領域を占めている。 すなわち、 第 1領域 6は、 N 層 2 1の中で、 N 層 2 1 と P層 1 との間の P N接合に面し、 N +層 3から離れた層状の領域として規 定される。
第 2領域 3 1は、 第 1領域 6の P N接合面とは反対側に隣接する領域として規 定される。 さらに、 第 3領域 3 2は、 第 2領域 3 1の第 1領域 6 との境界面とは 反対側に隣接し、 さらに、 N +層 3に接している。 すなわち、 第 1領域 6、 第 2領 域 3 1、 および、 第 3領域 3 2は、 この順に、 P層 1 との P N接合面から N +層 3 との境界面へと向かって、 互いに一体的に積層している。
第 1 5図および第 1 6図に示す例では、 第 2領域 3 1 と第 3領域 3 2との間の 境界面は、 厚い部分 3 3の先端から、 P層 1の方へ離れた位置に設定されている。 したがって、 3つの領域 6， 3 1， 3 3の中で、 N +層 3に接触するのは第 3領域 3 2に限られている。
第 1 7図は、 半導体基板 2 0に導入されているライフタイムキラ一の密度のプ ロフィールを示すグラフである。 このグラフには、 薄い部分 3 4を貫通する垂直 な切断線 X 3 - X 3に沿ったプロフィールが描かれている。 ライフタイムキラ一 の密度は、 P N接合面をも含めて、 第 1領域 6において選択的に高くなつている。 P層 1における密度も高くなっている理由は、 実施の形態 1で説明した通りであ る。
ライフタイムキラーは、 第 2領域 3 1にも導入されている。 ただし、 第 2領域 3 1におけるライフタイムキラーの密度は、 第 1領域 6よりも低く設定される。 第 3領域 2では、 ライフタイムキラーは実質的に導入されない。 既述のように、 N 層 2 1の中では、 ライフタイムのプロフィールは、 ライフタイムキラーの密度 のプロフィールに対応する。 したがって、 N 層 2 1の中の 3個の領域の間でのラ ィフタイムの関係は、 つぎの数式 2で与えられる。
(第 1領域 6 ) く (第 2領域 3 1 ) < (第 3領域 3 2 ) · · · · (数式 2 ) ライフタイムキラーが導入されない第 3領域 3 2の実質的な部分では、 N 層 2 1の本来のライフタイムて 0が実現する。 これに対して、 第 1領域 6では、 ヲィフ タイムはライフタイム τ θよりも短くなつており、 Ρ Ν接合面におけるライフタイ ム て 1も、 ライフタイム τ 0より短く設定されている。
ライフタイムキラーの選択的な導入は、 実施の形態 1 と同様の方法で遂行可能 である。 ただし、 半導体基板 2 0の主面に沿った方向のライフタイムキラーの分 布は一様であるので、 実施の形態 1 とは異なり、 マスクパターンを用いる必要は ない。
特に、 第 2領域 3 1へのライフタイムキラーの導入には、 局所ライフタイム制 御技術を適用するのが望ましい。 この技術では、 加速された軽イオンなどの荷電 粒子が、 半導体基板 2 0へ照射される。 その結果、 加速エネルギーで定まる荷電 粒子の飛程の付近に、 ライフタイムキラーが局所的に導入される。
< 2-2.装置の動作 >
第 1 8図は、 第 1 5図〜第 1 7図に示した実施の形態 2のダイオードの逆回復 動作を示すグラフである。 このグラフにおいて、 曲線 E m 2が、 実施の形態 2の ダイオードの電流波形を表している。 また、 比較のために、 従来例 2のダイォー ドに関する曲線 P r 2も重ねて描かれている。 ダイォードの逆電圧 Vの波形は、 実施の形態 1 と略同等であるので、 省略されている。
実施の形態 2のダイォードでは、 第 1領域 6と第 2領域 3 1におけるキャリア のライフタイムが短く設定されているので、 その逆回復特性において、 以下のよ うな特徴が現れる。 すなわち、 第 1領域 6においてライフタイムが短く設定され ているために、 逆回復電流 I r rが、 従来例 2と同等に低く抑えられる。 さらに、 ライフタイムが短く設定された第 2領域 3 1が存在するために、 空乏層が第 1領 域 6を超えて拡大してゆく過程においても、 残留キヤリァの再結合が促進される。
このため、 第 1 8図の曲線 E m 2が示すように、 従来例 2 (曲線 P r 2 ) に比 ベて、 逆回復電流の減衰が促進される。 その結果、 逆回復損失が、 従来例 2に比 ベて小さく抑えられる。 また、 実施の形態 1 とは異なり、 逆電流が一部の領域に 集中しないので、 第 1領域 6の条件が従来例 2と同等であれば、 逆回復電流 I r r は、 従来例 2の逆回復電流 I r rを超えて大きくなることはない。 したがって、 di /dt耐量に関しても、 従来例 2と同等に高い値が得られる。
さらに、 N +層 3に隣接する第 3領域 3 2では、 ライフタイムキラーが導入され ていないために、 この第 3領域 3 2では過剰キャリアが消滅し難い。 このため、 空乏層が N +層 3へと接近する段階、 すなわち、 逆回復動作の最終段階では、 キヤ リアが消滅し難くなる。 特に、 N +層 3の中で薄い部分 3 4、 すなわち、 N +層 3 と第 3領域 3 2との境界面の中で半導体基板 2 0の下主面の側へと後退した部分 が、 存在するために、 半導体基板 2 0の厚さが同一の条件下で比較したときに、 半導体基板 2 0に等価的に形成されるキャパシタンス Cが、 より長い期間にわた つて、 有限の値を維持する。
その結果、 キャパシタンス Cが、 第 5図に示したキャパシタンス C ( E m 1 ) と同様に、 逆回復動作の最終段階においては、 従来例 2のキャパシタンス C ( P r 2 ) に比べて、 逆転して高くなり、 より長い期間にわたって有限の値を保つこ ととなる。 したがって、 逆回復動作の最終段階においても、 発振が抑えられ、 第 4図に示した曲線 V ( E m 1 ) と同様に、 逆電圧は大きく振動することなく低常 値へと、 滑らかに収束する。
半導体基板 2 0は、 順電圧を低く抑える上で、 できるだけ薄いことが望ましい。 実施の形態 2のダイオードでは、 半導体基板 2 0を厚くすることなく、 すなわち、 順電圧を犠牲にすることなく、 発振を効果的に抑制することが可能となる。
また、 N +層 3が、 その全体にわたって薄くなると、 逆回復動作の後の定常状態 におけるリーク電流が大きくなる。 実施の形態 2のダイオードでは、 N +層 3が部 分的に薄いために、 リーク電流を高めることなく、 発振を効果的に抑えることが 可能となっている。 この事実は、 以下に述べるように、 シミュレーショ ンによつ ても確認されている。
第 1 9図は、 N +層 3とその近傍を拡大して示す部分拡大断面図である。 薄い部 分 3 4の平面形状は、 すでに述べたように円形であり、 その直径が w lで表現さ れている。 第 2 0図は、 直径 w l と、 定常状態におけるリーク電流 （もれ電流） との間の関係について、 シミュレーションにもとづいて得られたデータを示すグ ラフである。
このグラフが示すように、 直径 w 1が 0〜 5 0 μ mの範囲では、 リーク電流は、 ほぼ一定であり、 薄い部分 3 4が設けられた影響は、 リーク電流には、 ほとんど 現れない。 これに対して、 直径 w 1が略 5 0 μ πιを超えると、 リーク電流が急増す る。 したがって、 リーク電流を大きく しないためには、 薄い部分 3 4の直径 w l は、 5 0 μ m以下に設定することが望ましい。 薄い部分 3 4の平面形状が円形でな いときには、 その最大径が 5 0 μ m以下に設定されれば、 同様にリーク電流の増大 を防ぐことができる。
N +層 3の中で薄い部分 3 4が占める割合が大きくなると、 順電圧への影響が現 れる。 第 2 1図は、 このことをシミュレーショ ンにもとづいて確認したデータを 示すグラフである。 薄い部分 3 4の面積率とは、 半導体基板 2 0の下主面の中で、 薄い部分 3 4が投影された領域が占める面積の比率を意味している。
このグラフが示すように、 薄い部分 3 4の面積率が、 0〜 5 0 %の範囲では、 順電圧への薄い部分 3 4の影響は、 ほとんど現れない。 これに対して、 面積率が 5 0 %を超えると、 順電圧が目立つほどに上昇する。 したがって、 順電圧を高く しないためには、 薄い部分 3 4の面積率は、 5 0 %以下に設定することが望まし レ、。
なお、 実施の形態 2のダイオードでは、 第 1領域 6だけでなく、 第 3領域 3 2 においても、 ライフタイムが短く設定されているために、 順電流に対する抵抗は、 従来例 2に比べて、 幾分高くなる。 その結果、 順電圧は、 第 3領域 3 2の影響に よって、 従来例 2より も幾分高い値となる。 しかしながら、 第 3領域 3 2のライ フタイムは第 1領域 6ほどに高くする必要はなく、 第 3領域 3 2のライフタイム を過度に高く しない限り、 順電圧として、 従来例 2に近い値が得られる。
以上のように、 実施の形態 2のダイオードでは、 高い di/dt耐量、 低い逆回復損 失、 および、 比較的低い順電圧が同時に実現する。 さらに、 逆回復動作の過程に おいて、 電圧振動の発生が抑えられる。
< 2-3. N +層 3のさらに最適な条件 >
第 1 9図に戻って、 N +層 3の形状に関して、 さらに望ましい条件について説明 する。 薄い部分 3 4の付近に比べて厚い部分 3 3の付近では、 N 層 2 1が薄くな つており、 それだけ N 層 2 1の抵抗成分が低くなつている。 したがって、 順方向 電流が流れるときには、 電流密度は、 薄い部分 3 4よりも厚い部分 3 3において 高くなる。 この状態から、 逆回復動作への移行が開始されると、 逆電流も薄い部 分 3 4に比べて厚い部分 3 3へと集中し易い。
第 1 6図に例示したように、 薄い部分 3 4が互いに同一の平面形状をもって、 半導体基板 2 0の下主面に沿って、 均一に分布するように、 等間隔で配列される ことによって、 逆電流の集中を緩和することができる。 それによつて、 局所的な 損失の増大に起因する素子能力の低下を防ぐことができる。
また、 既述のように、 第 2領域 3 1 と第 3領域 3 2との間の境界面は、 厚い部 分 3 3の先端から、 P層 1の方へ離れた位置に設定されている。 すなわち、 第 1 9図に示すように、 第 2領域 3 1 と第 3領域 3 2の境界面と半導体基板 2 0の下 主面との間の間隔 d 1力 厚い部分 3 3の厚さ d 2よりも、 大きく設定されてい る。 これによつて、 半導体基板 2 0に等価的に形成されるキャパシタンス Cが、 逆回復動作の最終段階において、 より長い期間にわたって有限の値を保つので、 発振がより効果的に抑制されることとなる。
N +層 3における不純物濃度は、 半導体基板 2 0の下主面の中で、 厚い部分 3 3 が露出する範囲である露出面 3 7において、 1 X 1 0 1 8 n/cm3以上となるように設 定されるのが望ましい。 それによつて、 N +層 3と力ソード電極 5との間で、 良好 なォーミックコンタク トが実現する。 さらに、 N +層 3を形成する際に、 半導体基 板 2 0の下主面の中で、 露出面 3 7にのみ、 N型不純物を選択的に導入した後に、 N型不純物を拡散させるだけで、 厚い部分 3 3と薄い部分 3 4とを形成するとい う、 簡単な製造方法を採用することも可能となる。
薄い部分 3 4の厚さ d 3は、 過度に小さく設定されると、 リーク電流の増大を 招く恐れがある。 しかしながら、 直径 w 1が 5 0 / m以下に設定され、 露出面 3 7 における不純物の表面濃度が、 1 X 1 0 1 8 n/cm3 以上に設定されるときには、 リ ーク電流の増大をもたらすことなく、 厚さ d 3を、 例えば 5 // m以下に設定するこ とも可能となる。 特に、 第 2 2図に示すように、 厚さ d 3を 0に設定することも 可能となる。
これは、 不純物濃度の高い厚い部分 3 3から、 その周囲 3 8へとキャリアが拡 散し、 この拡散キャリアによって、 薄い部分 3 4が被覆され、 十分に高い電圧保 持能力が発揮されるからである。 厚さ d 3を 0とすることによって、 半導体基板 2 0を厚くすることなく、 発振を抑える効果を最大限に引き出すことが可能とな る。 なお、 厚い部分 3 3の厚さ d 2は、 5 0 μ πι以上の大きさに設定されるの'が望 ましい。 < 2-4.第 3領域 3 2の厚さに関する変形例 >
第 2 3図は、 第 3領域 3 2の厚さに関する変形例を示す部分拡大断面図である。 この図が示すように、 第 2領域 3 1の一部が厚い部分 3 3に接触するように、 間 隔 d 1を厚さ d 2よりも小さく設定することも可能である。 この例では、 第 1 9 図の例に比べて、 第 2領域 3 1が厚くなる。 このため、 第 2 4図の曲線 E m 2 a で示されるように、 逆回復電流の減衰が、 より早くなり、 逆回復損失を一層低減 することが可能となる。
ただし、 第 3領域 3 2は、 第 1 9図に示した例の方が、 より厚いので、 発振を 抑える効果については、 第 1 9図の例の方が、 より優れている。 使用の目的に応 じて、 間隔 d 1を幅広く選択することが可能である。
< 3.実施の形態 3 >
つぎに実施の形態 3のダイォードについて説明する。
く 3-1.装置の構成 >
第 2 5図および第 2 6図は、 それぞれ、 実施の形態 3のダイオードの主要部を なすダイオード素子を示す正面断面図、 および、 平面断面図である。 第 2 5図の 切断面は、 第 2 6図の B— B切断線に沿っており、 第 2 6図の切断面は、 第 2 5 図の D— D切断線に沿っている。 この実施の形態のダイォード素子 1 0 3の構造 は、 以下に説明するように、 あたかも、 ダイオード素子 1 0 2において、 ライフ タイムキラーのプロフィールをそのままに維持し、 P層 1 と N +層 3との間で、 形 状を置き換えることによって得られる構造と類似している。
ダイォード素子 1 0 3にも、 ダイォード素子 1 0 1， 1 0 2と同様に、 半導体 基板 2 0、 アノード電極 4、 および、 力ソード電極 5が備わっている。 また、 半 導体基板 2 0には、 上主面から下主面へと向かって順に、 P層 1、 N 層 2 1、 お よび、 N +層 3が備わっている。 しかしながら、 ダイオード素子 1 0 1 とは異なり . P層 1 と N 層 2 1の間の P N接合面は、 平面ではなく、 凹凸を有している。 すな わち、 P N境界面は、 複数の部位 5 0において、 P層 1の側 （すなわち、 半導体 基板 2 0の上主面の方向に） へと後退している。
それにともなって、 P層 1には、 薄い部分 5 1 と厚い部分 5 2とが備わってい る。 N 層 2 1は、 逆に、 薄い部分 5 1に接する部分において突出し、 厚い部分 5 2に接する部分では後退する。 薄い部分 5 1の平面形状、 すなわち、 半導体基板 2 0の主面に投影された形状は、 望ましくは、 第 2 6図に示すように円形である。 また、 薄い部分 5 1は、 第 2 6図に示されるように、 互いに同一の平面形状に設 定され、 しかも、 半導体基板 2 0の上主面に沿って、 均一に分布するように、 等 間隔で配列されるのが望ましい。
ダイオード素子 1 0 3においても、 半導体基板 2 0には、 ライフタイムキラー が選択的に導入されており、 それによつて、 キャリアのライフタイムが制御され ている。 その結果、 N—層 2 1には、 ライフタイムが異なる 3個の領域、 すなわち. 第 1領域 5 3、 第 2領域 5 4、 および、 第 3領域 5 5が規定されている。
第 1領域 5 3は、 実施の形態 1， 2の第 1領域 6と同等に、 N 層 2 1の中で、 P N接合の近傍の領域を占めている。 すなわち、 第 1領域 5 3は、 N—層 2 1の中 で、 N 層 2 1 と P層 1 との間の P N接合に面し、 N +層 3から離れた層状の領域 として規定される。
第 2領域 5 4は、 第 1領域 5 3の P N接合面とは反対側に隣接する領域として 規定される。 さらに、 第 3領域 5 5は、 第 2領域 5 4の第 1領域 5 3 との境界面 とは反対側に隣接し、 さらに、 N +層 3に接している。 すなわち、 第 1領域 5 3、 第 2領域 5 4、 および、 第 3領域 5 5は、 この順に、 P層 1 との P N接合面から N +層 3との境界面へと向かって、 互いに一体的に積層している。
第 2 5図および第 2 6図に示す例では、 第 1領域 5 3 と第 2領域 5 4との間の 境界面は、 厚い部分 5 2の先端から、 N +層 3の方へと離れた位置に設定されてい る。 したがって、 第 1領域 5 3と第 2領域 5 4の双方が、 P層 1へ接触して、 P N接合面を形成している。
第 2 7図は、 半導体基板 2 0に導入されているライフタイムキラ一の密度のプ ロフィールを示すグラフである。 このグラフには、 薄い部分 5 1を貫通する垂直 な切断線 X 4 - X 4に沿ったプロフィールが描かれている。 ライフタイムキラ一 の密度は、 P N接合面をも含めて、 第 1領域 5 3において選択的に高くなつてい る。 P層 1における密度も高くなつている理由は、 実施の形態 1で説明した通り である。
ライフタイムキラーは、 第 2領域 5 4にも導入されている。 ただし、 第 2領域 5 4におけるライフタイムキラーの密度は、 第 1領域 5 3よりも低く設定される。 第 3領域 5 5では、 ライフタイムキラーは実質的に導入されない。 したがって、 N -層 2 1の中の 3個の領域の間でのライフタイムの関係は、 つぎの数式 3で与え られる。
(第 1領域 5 3 ) < (第 2領域 5 4 ) < (第 3領域 5 5 ) · · · · (数式
3 )
ライフタイムキラーが導入されない第 3領域 5 5の実質的な部分では、 N 層 2 1の本来のライフタイム τ 0が実現する。 これに対して、 第 1領域 5 3では、 ライ フタイムはライフタイム τ 0よりも短くなつており、 Ρ Ν接合面におけるライフタ ィムも、 ライフタイム τ θより短く設定されている。 ライフタイムキラーの選択的 な導入は、 実施の形態 2と同様の方法で遂行可能である。
< 3 -2.装置の動作 >
第 2 8図は、 第 2 5図〜第 2 7図に示した実施の形態 2のダイォードの逆回復 動作を示すグラフである。 このグラフにおいて、 曲線 E m 3が、 実施の形態 3の ダイオードの電流波形を表している。 また、 比較のために、 従来例 2のダイォー ドに関する曲線 P r 2も重ねて描かれている。
実施の形態 3のダイオードでは、 P N接合面に凹凸が設けられているので、 P N接合面の面積が大きくなつている。 このため、 N 層 2 1へ注入されるキャリア の量が大きく、 その結果、 順電圧が低く抑えられるという利点が得られる。 一方、 キャリアの量が大きいために、 逆回復動作において、 残留キャリアの消滅に遅れ が生じる。 その結果、 逆回復電流 I r rは、 従来例 2に比べると大きくなる。
しかしながら、 従来例 1において P層 1 と N 層 2 1の間の P N接合面を、 実施 の形態 3と同様の形状に設定することによって、 低い順電圧を実現したダイォー ドを仮に想定すると、 その電流波形は、 第 2 8図において、 曲線 C mによって表 現される。 この仮想的なダイオードでは、 曲線 C mが示すように、 逆回復電流 I r rが著しく大きくなり、 その結果、 逆回復損失が大きな値となる。 すなわち、 P N接合面に凹凸を設けるのみでは、 順方向特性は改善されるものの、 逆回復特性 に関しては、 得るところが少ない。
これに対して、 実施の形態 3のダイオードでは、 P N接合面に凹凸が設けられ ると同時に、 P N接合面に隣接する第 1領域 5 3において、 ライフタイムが短く 設定されることによって、 逆回復特性の劣化が抑えられる。 すなわち、 曲線 E m 3 と曲線 C mとを比較すれば明瞭であるように、 逆回復電流 I r rが低く抑えられ る。 このように、 実施の形態 3のダイオードでは、 P N接合面に凹凸を設けるこ とによって副次的に生じたマイナス面が、 緩和ないし解消され、 di/dt耐量などの 逆回復特性の劣化を抑えつつ、 順方向特性を改善することができる。
さらに、 ライフタイムが短く設定された第 2領域 5 4が存在するために、 空乏 層が第 1領域 5 3を超えて拡大してゆく過程においても、 残留キヤリアの再結合 が促進される。 その結果、 曲線 E m 3が示すように、 従来例 2 (曲線 P r 2 ) に 比べて、 逆回復電流の減衰が促進される。 このため、 逆回復電流 I r rが大きくな ることが、 そのまま逆回復損失の増加へと結びつかない。 すなわち、 逆回復損失 については、 従来例 2に比べて、 それほど大きな値にはならない。
以上のように、 実施の形態 3のダイオードでは、 di/dt耐量および逆回復損失の 増大を抑えつつ、 低い順電圧を実現することができる。
< 3-3. P N接合面の最適な条件 >
第 2 9図は、 P層 1 とその近傍を拡大して示す部分拡大断面図である。 薄い部 分 5 1の平面形状は、 すでに述べたように円形であり、 その直径が w 2で表現さ れている。 薄い部分 5 1の付近に比べて厚い部分 5 2の付近では、 N 層 2 1が薄 くなつており、 それだけ N 層 2 1の抵抗成分が低くなつている。 したがって、 順 方向電流が流れるときには、 電流密度は、 薄い部分 5 1 よりも厚い部分 5 2にお いて高くなる。 この状態から、 逆回復動作への移行が開始されると、 逆電流も薄 い部分 5 1に比べて厚い部分 5 2へと集中し易い。
第 2 6図に例示したように、 薄い部分 5 1が互いに同一の平面形状をもって、 半導体基板 2 0の上主面に沿って、 均一に分布するように、 等間隔で配列される ことによって、 逆電流の集中を緩和することができる。 それによつて、 局所的な 損失の増大に起因する素子能力の低下を防ぐことができる。
また、 既述のように、 第 1領域 5 3と第 2領域 5 4との間の境界面は、 厚い部 分 5 2の先端よりも、 半導体基板 2 0の上主面の方へと後退した位置に設定され ている。 すなわち、 第 2 9図に示すように、 第 1領域 5 3と第 2領域 5 4の境界 面と半導体基板 2 0の上主面との間の間隔 d 4が、 厚い部分 5 2の厚さ d 5より も、 小さく設定されている。 このため、 順電圧が効果的に低減される。 また、 厚 さ d 5は、 5 0 // m以上の大きさに設定されるのが望ましい。
薄い部分 5 1の平面形状は、 定常状態におけるリーク電流 （もれ電流） および 順電圧に対しても、 影響を及ぼす。 第 3 0図は、 リーク電流および順電圧と、 直 径 w 2との間の関係について、 シミュレーションにもとづいて得られたデータを 示すグラフである。 このグラフが示すように、 直径 w 2が 0〜 5 0 // mの範囲では. リーク電流は、 ほぼ一定であり、 薄い部分 5 1が設けられた影響は、 リーク電流 には、 ほとんど現れない。
これに対して、 直径 w 2が略 5 0 μ πιを超えると、 リーク電流が急増する。 した がって、 リーク電流を大きく しないためには、 薄い部分 5 1の直径 w 2は、 5 0 μ m以下に設定することが望ましい。 薄い部分 5 1の平面形状が円形でないときに は、 その最大径が 5 0 / m以下に設定されれば、 同様にリーク電流の増大を防ぐこ とができる。
また、 順電圧は、 直径 w 2が略 3 0 z mのときに最小となり、 直径 w 2が、 略 2 0 /x m〜略 4 0 μ πιの範囲にあるときには、 直径 w 2の変化の影響をほとんど受け ずに、 略最小値を保持する。 したがって、 順電圧とリーク電流の双方を考慮すれ ば、 直径 w 2は、 略 2 0 x m〜略 4 0 / mの範囲に設定されるのが望ましいと言え る。
P層 1の中で薄い部分 5 1が占める割合も、 リ一ク電流および順電圧へ影響を 及ぼす。 第 3 1図は、 このことをシミュレーションにもとづいて確認したデータ を示すグラフである。 薄い部分 5 1の面積率とは、 半導体基板 2 0の上主面の中 で、 薄い部分 5 1が投影された部分が占める面積の比率を意味している。
このグラフが示すように、 薄い部分 5 1の面積率が、 0〜 5 0 %の範囲では、 リーク電流への薄い部分 5 1の影響は、 ほとんど現れない。 これに対して、 面積 率が 5 0 %を超えると、 リーク電流が目立つほどに上昇する。 したがって、 リー ク電流を大きく しないためには、 薄い部分 5 1の面積率を、 5 0 %以下に設定す ることが望ましい。
また、 順電圧は、 薄い部分 5 1の面積率が、 略 3 5 %のときに最小となり、 面 積率が、 略 2 5 %〜略 4 5 %の範囲にあるときには、 面積率の変化の影響をほと んど受けずに、 略最小値を保持する。 したがって、 順電圧とリーク電流の双方を 考慮すれば、 薄い部分 5 1の面積率は、 略 2 5 %〜略 4 5 %の範囲に設定される のが望ましいと言える。
第 2 9図に戻って、 P層 1における不純物濃度は、 半導体基板 2 0の上主面の 中で、 厚い部分 5 2が露出する範囲である露出面 5 7において、 l X 1 0 1 7 n/cm 3以上となるように設定されるのが望ましい。 それによつて、 P層 1 とアノード電 極 4との間で、 良好なォーミックコンタク トが実現する。 さらに、 P層 1を形成 する際に、 半導体基板 2 0の上主面の中で、 露出面 5 7にのみ、 P型不純物を選 択的に導入した後に、 P型不純物を拡散させるだけで、 厚い部分 5 2と薄い部分 5 1 とを形成するという、 簡単な製造方法を採用することも可能となる。
< 3-4.第 1領域 5 3の厚さに関する変形例 >
第 2領域 3 1 と第 3領域 3 2との間の境界面は、 厚い部分 3 3の先端から、 N +層 3の方へ離れた位置に設定されてもよい。 すなわち、 第 3 2図に示すように、 間隔 d 4が、 厚い部分 5 2の厚さ d 5よりも、 大きく設定されてもよい。 これに よって、 第 2 9図の例に比べて、 順電圧は幾分劣化するものの、 逆回復電流 が低減され、 di/dt耐量が改善される。
< 4.実施の形態 4 >
第 3 3図は、 以上に説明した各実施の形態について、 ダイオードの特性を評価 するパラメータの良否を、 表形式でまとめた説明図である。 比較のために、 従来 例 1， 2についても、 同時に記載されている。 第 3 3図では、 好ましい特性が得 られる項目については、 ハッチングが付されている。 上記した各実施の形態は、 適宜、 互いに組み合わせて実施することが可能であり、 それによつて、 各パラメ ータについて、 平均された値を得ることが可能となる。 すなわち、 組み合わせを 考慮することによって、 設計の自由度が拡大される。
例えば、 第 3 4図に示すように、 ダイォード素子 1 0 2と 1 0 3の特徴を兼ね 備えるダイォード素子を構成することが可能である。 このダイォード素子 1 0 4 では、 半導体基板 2 0に備わる P層 1は、 ダイォード素子 1 0 3の P層 1 と同等 である。 また、 N—層 2 1、 および、 N +層 3は、 それぞれ、 ダイオード素子 1 0 2の対応する半導体層と同等に構成される。
すなわち、 P層 1には薄い部分 5 1 と厚い部分 5 2とが含まれており、 N +層 3 にも厚い部分 3 3 と薄い部分 3 4とが含まれている。 また、 N 層 2 1には、 第 1 領域 6、 第 2領域 3 1、 および、 第 3領域 3 2が形成されており、 これらの 3領 域におけるライフタイムのプロフィールは第 1 7図で与えられる。 ダイオード素 子 1 0 4では、 このように、 ダイオード素子 1 0 2， 1 0 3の双方の特徴が兼ね 備わるために、 第 3 3図に示す各パラメータについて、 それぞれの値の平均値が 得られる。
ぐ 5.変形例〉
実施の形態 1のダイォ一ドに関して、 半導体基板 2 0が N +層 3を備えない形態 を採用することも可能である。 このとき、 N 層 2 1力 S、 半導体基板 2 0の下主面 に露出し、 力ソード電極 5は、 N 層 2 1へ直接に接続される。 第 3 5図は、 この ように構成された半導体基板 2 0に関して、 その断面構造と、 導入されるライフ タイムキラーの密度の分布とを、 同時に示している。
第 3 5図が示すように、 N 層 2 1におけるライフタイムキラーの密度の分布は、 第 3図に示した実施の形態 1の N 層 2 1における分布と同等である。 その結果、 N一層 2 1には、 ダイォ一ド素子 1 0 1の N 層 2 1 と同様に、 第 1領域 6、 第 2 領域 7、 および、 第 3領域 2が形成される。
このように構成された装置においても、 N +層 3を備えない従来装置に比べると、 実施の形態 1の装置と同様に、 高い di/dt耐量、 低い逆回復損失、 および、 低い順 電圧が同時に実現する。 さらに、 逆回復動作の過程において、 電圧振動の発生が 抑制される。 ただし、 実施の形態 1の装置は、 N +層 3が備わるので、 半導体基板 2 0を薄く設定したままで、 パンチスルーを抑えて、 耐圧を高めることができる という点で、 より優れている。
この発明は詳細に説明されたが、 上記した説明は、 すべての局面において、 例 示であって、 この発明がそれに限定されるものではない。 例示されていない無数 の変形例が、 この発明の範囲から外れることなく想定され得るものと解される。

Claims

請求の範囲
1. 上主面と下主面とを規定する半導体基板 （20) と、
前記上主面に接続された第 1主電極 （4) と、
前記下主面に接続された第 2主電極 （5) と、 を備え、
前記半導体基板は、
前記上主面から前記下主面へ向かって順に積層する第 1および第 2半導体層 ( 1， 2 1 ) を備え、
前記第 1半導体層 （ 1 ) は、 第 1導電型であって、 前記上主面に露出し、 前記第 2半導体層 （ 2 1 ) は、 第 2導電型であって、 前記第 1半導体層との間 に PN接合を形成し、
前記第 2半導体層は、 第 1、 第 2、 および、 第 3領域 （6, 7， 2) に分割さ れ、
前記第 1領域 （6) は、 前記第 1半導体層に面しており、
前記第 2領域 （7) と前記第 3領域 （2) は、 前記第 2半導体層の中で、 前記 第 1領域に隣接し前記下主面に近い部分を占め、 しかも、 当該部分を前記上主面 に平行な方向に沿って、 互いに分割し合っており、
前記第 2半導体層におけるキヤリアのライフタイムが、 前記第 3領域よりも、 前記第 1領域および前記第 2領域において、 短く設定されているダイォ一ド。
2. 前記半導体基板は、 前記第 2半導体層に隣接し前記下主面に露出する第 3半導体層 （3) を、 さらに備え、
当該第 3半導体層は、 第 2導電型であって、 前記第 2半導体層よりも不純物濃 度が高い、 請求の範囲第 1項に記載のダイオード。
3. 前記ライフタイムが、 前記第 1領域よりも前記第 2領域において、 長く 設定されている請求の範囲第 1項に記載のダイォード。
4. 前記第 2領域が前記第 3領域に対して占める比率が、 50%以上である 請求の範囲第 1項に記載のダイォ一ド。
5. 前記第 2領域が、 前記上主面に平行な方向に沿って、 複数の単位領域 (7) に分割されている請求の範囲第 1項に記載のダイオード。
6. 前記上主面に平行な方向に沿って、 一つがつぎの一つに順に包囲される ように、 中心から外側へ向かって配列する複数の領域へと、 前記第 2半導体層の 前記部分が分割され、 前記第 2領域と前記第 3領域が、 前記複数の領域の各々へ と交互に配置されている請求の範囲第 1項に記載のダイォード。
7. 上主面と下主面とを規定する半導体基板 （20) と、
前記上主面に接続された第 1主電極 （4) と、
前記下主面に接続された第 2主電極 （5) と、 を備え、
前記半導体基板は、
前記上主面から前記下主面へ向かって順に積層する第 1、 第 2、 および、 第 3 半導体層 （1， 2 1， 3) を備え、
前記第 1半導体層 （ 1 ) は、 第 1導電型であって、 前記上主面に露出し、 前記第 2半導体層 （ 2 1 ) は、 第 2導電型であって、 前記第 1半導体層との間 に PN接合を形成し、
前記第 3半導体層 （3) は、 第 2導電型であって、 前記第 2半導体層よりも不 純物濃度が高く、 しかも、 前記下主面に露出し、
前記第 2半導体層は、 前記第 1半導体層から前記第 3半導体層へ向かって順に、 第 1、 第 2、 および、 第 3領域 （6， 3 1， 3 2) へと分割され、
前記第 2半導体層と前記第 3半導体層との境界面が、 前記下主面へ向かって後 退した部分 （3 0) を含み、 それによつて、 前記第 3半導体層が、 厚い部分 （3 3) と薄い部分 （3 4) とを含んでおり、
前記第 2半導体層におけるキヤリアのライフタイムが、 前記第 3領域よりも前 記第 2領域において短く設定され、 当該第 2領域よりも前記第 1領域において短 く設定されているダイォード。
8. 前記下主面の中で、 前記薄い部分が投影された領域が占める面積の比率 が、 5 0%以下に設定されている請求の範囲第 7項に記載のダイオード。
9. 前記薄い部分が、 前記下主面に沿って等間隔で均一に配列する複数部分 (34) に分割されている請求の範囲第 7項に記載のダイォード。
1 0. 前記複数部分の各々の前記下主面に沿った最大径が、 50 //m以下に設 定されている請求の範囲第 7項に記載のダイォード。
1 1. 前記第 2領域と前記第 3領域との間の境界から前記下主面までの距離 (d 1 ) は、 前記厚い部分の厚さ （d 2) よりも、 小さく設定されている請求の 範囲第 7項に記載のダイォード。
1 2. 上主面と下主面とを規定する半導体基板 （20) と、
前記上主面に接続された第 1主電極 （4) と、
前記下主面に接続された第 2主電極 （5) と、 を備え、
前記半導体基板は、
前記上主面から前記下主面へ向かって順に積層する第 1、 第 2、 および、 第 3 半導体層 （ 1， 2 1， 3) を備え、
前記第 1半導体層 （ 1 ) は、 第 1導電型であって、 前記上主面に露出し、 前記第 2半導体層 （2 1 ) は、 第 2導電型であって、 前記第 1半導体層との間 に P N接合を形成し、
前記第 3半導体層 （3) は、 第 2導電型であって、 前記第 2半導体層よりも不 純物濃度が高く、 しかも、 前記下主面に露出し、
前記第 2半導体層は、 前記第 1半導体層から前記第 3半導体層へ向かって順に、 第 1、 第 2、 および、 第 3領域 （ 5 3， 54， 5 5 ) へと分割され、
前記第 1半導体層と前記第 2半導体層との境界面が、 前記上主面へ向かって後 退した部分 （50) を含み、 それによつて、 前記第 1半導体層が、 厚い部分 （5 2) と薄い部分 （5 1 ) とを含んでおり、
前記第 2半導体層におけるキヤリアのライフタイムが、 前記第 3領域よりも前 記第 2領域において短く設定され、 当該第 2領域よりも前記第 1領域において短 く設定されているダイォード。
1 3. 前記上主面の中で、 前記薄い部分が投影された領域が占める面積の比 率が、 50 %以下に設定されている請求の範囲第 1 2項に記載のダイオード。
1 4. 前記薄い部分が、 前記下主面に沿って等間隔で均一に配列する複数部 分 （5 1 ) に分割されている請求の範囲第 1 2項に記載のダイオード。
1 5. 前記複数部分の各々の前記上主面に沿った最大径が、 50 μπι以下に設 定されている請求の範囲第 1 2項に記載のダイォード。
1 6. 前記第 1領域と前記第 2領域との間の瑋界から前記上主面までの距離 ( d 4 ) は、 前記厚い部分の厚さ （d 5) よりも、 大きく設定されている請求の 範囲第 1 2項に記載のダイオード。
1 7. 前記第 2半導体層と前記第 3半導体層との境界面が、 前記下主面へ向 かって後退した部分 （3 0) を含み、 それによつて、 前記第 3半導体層が、 厚い 部分 （3 3) と薄い部分 （3 4) とを含んでいる請求の範囲第 1 2項に記載のダ ィォード。
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