WO1998059370A1 - Halbleiterschaltungsvorrichtung und verfahren zur herstellung - Google Patents
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Abstract
Die Erfindung bezieht sich auf eine monolithisch integrierte Halbleiterschaltungsvorrichtung (1) mit einem Halbleitersubstrat (2), in dem bzw. auf dem mehrere Schaltungselemente ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halbleitersubstrates (2) angeordneten Kontaktstellen vermittels Leiterbahnmuster (4, 5, 6) elektrisch verbunden sind, die in mehreren Kontaktierungsebenen (Poly-Si, M1, M2, M3), beginnend mit einer ersten (Poly-Si), der Hauptoberfläche (3) des Halbleitersubstrats (2) nächstliegenden, bis zu einer letzten Kontaktierungsebene (M3) vorgesehen sind. Aus dem Leiterbahnmuster (6) der vorletzten Kontaktierungsebene (M2) ist wenigstens bereichsweise eine Sicherungseinrichtung bestehend aus auftrennbaren Verbindungsbrücken (Fuses) (8) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet. Die Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung einer solchen monolithisch integrierten Halbleiterschaltungsvorrichtung (1).
Description
Beschreibung
Bezeichnung der Erfindung: Halbleiterschaltungsvorrichtung und Verfahren zur Herstellung
Die Erfindung bezieht sich auf eine monolithisch integrierte Halbleiterschaltungsvorrichtung mit einem Halbleitersubstrat, in dem bzw. auf dem mehrere Schaltungselemente ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halbleitersubstrates angeordneten
Kontaktstellen vermittels Leiterbahnmuster elektrisch verbunden sind, die in mehreren Kontaktierungsebenen, beginnend mit einer ersten, der Hauptoberfläche des Halbleitersubstrats nächstliegenden, bis zu einer letzten Kontaktierungsebene vorgesehen sind. Die Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung einer solchen monolithisch integrierten Halbleiterschaltungsvorrichtung.
Bekanntlich werden in integrierten Schaltungen Fuse-Struktu- ren eingesetzt, um nach dem eigentlichen Fertigungsprozess elektrisch leitfähige Verbindungen vermittels Laserbestrahlung aufzutrennen („Fuse") oder neu herzustellen („Anti- fuse") . In programmierbaren Logikarrays (PLA) werden durch Fuses die logischen Verknüpfungen programmiert . In sicher- heitskritischen Schaltungen wird durch Fuses der Zugriff auf Testmodi der Schaltung für Unbefugte verhindert. Bei der der Erfindung zugrundeliegenden Anwendung werden Fuses verwendet, um redundante Schaltungsteile, namentlich Speicherzellen zu aktivieren und fehlerhafte abzuschalten. Bei der Verwendung von Polysilizium- oder auch Metallfuses zur Redundanzaktivierung defekter Speicherzellen bei dynamischen Schreib-Lese- Speicher (DRAM) mit vielen Metallisierungslagen ergeben sich Probleme im Hinblick auf die Zuverlässigkeit der Aktivierung mittels Durchbrennen von Polysilizium- bzw. Ml-Leiterbahnen. Diese Problematik wird noch verstärkt bzw. ist bislang ungelöst, wenn auf ein und demselben Halbleitersubstrat eine Halbleiterspeichereinrichtung mit normalerweise zwei Metalli-
sierungslagen (Ml, M2) und ein digitales Logikbauelement mit demgegenüber mindestens einer weiteren Metallisierungsebene (M3) zusammengeführt werden sollen. Da das Logikbauelement somit über mehr als zwei Metallisierungslagen verfügt, ist ein Durchtrennen von tiefer liegenden Polysiliziumbahnen zur Aktivierung der Fuse mit großen Risiken und Fehlern verbunden.
Der Erfindung liegt die Aufgabe zugrunde, eine monolithisch integrierte Halbleiterschaltungsvorrichtung und ein Verfahren zu ihrer Herstellung anzugeben, bei welcher eine risiko- und fehlerlose Aktivierung der Fuses auch bei mehr als zwei Metallisierungsebenen gewährleistet werden kann.
Die Aufgabe wird durch ein Verfahren nach Anspruch 1 und eine Halbleiterschaltungsvorrichtung nach Anspruch 5 gelöst .
Erfindungsgemäß ist vorgesehen, dass aus dem Leiterbahnmuster der vorletzten Kontaktierungsebene wenigstens bereichsweise eine Sicherungseinrichtung bestehend aus auf rennbaren Verbindungsbrücken (Fuses) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet sind. Durch die Anordnung der Sicherungseinrichtung innerhalb der vorletzten Kontaktierungsebene, beispielsweise in der Ebene M2 bei einem vierla- gigen Leiterbahnaufbau mit Metallisierungen Ml, M2 , M3 , werden die nachteiligen Einflüsse von Schichtdickenschwankungen der darunterliegenden Schichten reduziert und damit die Zuverlässigkeit der Redundanzaktivierung erhöht. Gleichzeitig können die Kosten der Herstellung durch Verringern der Ätz- zeit während der Fertigung des Fusefensters verringert werden. Darüber hinaus ist vermittels sogenannter Stacked Vias das Verlegen von Leiterbahnen ohne zusätzlichen Platzbedarf möglich.
Bei einer besonders bevorzugten Ausgestaltung ist vorgesehen, dass die monolithisch integrierte Halbleiterschaltungsvorrichtung wenigstens eine vollständig ausgebildete Halbleiter-
speichereinrichtung mit den dazugehörigen Ansteuerschaltungen und auf dem gleichen Halbleitersubstrat monolithisch integriert ein vollständiges digitales Logikbauelement aufweist, und die Sicherungseinrichtung der Redundanzaktivierung von defekten Speicherzellen oder Speicherzellengruppen der Halbleiterspeichereinrichtung zugeordnet ist. Hierbei stellt die Halbleiterspeichereinrichtung insbesondere einen dynamischen Schreib-Lese-Speicher (DRAM) mit einer Speicherkapazität von wenigstens 1 Megabit, insbesondere wenigstens 4 Megabit dar. Von Vorteil sind wenigstens drei Kontaktierungsebenen vorgesehen, wobei die erste Kontaktierungsebene ein Leiterbahnmuster aus Polysilizium und die zweite, dritte, und gegebenenfalls weitere Kontaktierungsebene jeweils ein Leiterbahnmuster aus Metall aufweist.
Nachfolgend wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in:
Figur 1 eine schematische Aufsicht auf das Fuse-Fenster mit den zu durchtrennenden Fuse-Bahnen bei einer monolithisch integrierten Halbleiterschaltungsvorrichtung; und
Figur 2 einen schematischen Querschnitt durch die Halbleiterschaltungsvorrichtung entlang der Schnittlinie II-II nach Figur 1.
Die Figuren 1 und 2 zeigen stark vereinfacht eine mono- lithisch integrierte Halbleiterschaltungsvorrichtung 1 mit einem Halbleitersubstrat 2 aus einkristallinem Silizium, in dem bzw. auf dem mehrere Schaltungselemente wie beispielsweise Logikgatter, Transistoren, Speicherzellen und dergleichen digitale Schaltkreise ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halb- leitersubstrates 2 angeordneten Kontaktstellen vermittels Leiterbahnmuster 4, 5, 6, 10 elektrisch verbunden sind, die
in mehreren Kontaktierungsebenen, beim dargestellten Ausführungsbeispiel in den vier Kontaktierungsebenen Poly-Si, Ml, M2, M3 beginnend mit der ersten, der Hauptoberfläche 3 des Halbleitersubstrats 2 nächstliegenden Kontaktierungsebene Po- ly-Si, bis zu der letzten, lediglich schematisch angedeuteten Kontaktierungsebene M3 vorgesehen sind. Die genaue Ausbildung und Anordnung der eigentlichen, in bzw. auf der Oberfläche 3 des Substrats 2 gefertigten Schaltungselemente, sowie der insbesondere am Rand des Substrats angeordneten Kontaktstel- len bzw. Pads ist hinreichend bekannt und in den Figuren daher der Übersichtlichkeit halber weggelassen worden. Beim dargestellten Ausführungsbeispiel handelt es sich um eine monolithisch integrierte Halbleiterschaltungsvorrichtung mit einer DRAM-Speichereinrichtung mit einer Speicherkapazität von 1,5 Megabit, sowie einem digitalen Logikbauelement in
Form eines Mikroprozessors auf demselben Substrat 2. Bei der erfindungsgemäßen Halbleiterschaltungsvorrichtung sind somit ein DRAM-Speicherbauelement und ein Logikbauelement zusammengeführt. Es sind vier Kontaktierungsebenen vorgesehen: In der ersten Kontaktierungsebene ist ein Leiterbahnmuster aus Poly- silizium-Bahnen ausgebildet, welches beispielsweise der Kon- taktierung von Gateanschlüssen der MOS-Bauelemente dient, die in bzw. auf dem Substrat 2 gebildet sind. Das Leiterbahnmuster 5 der zweiten Kontaktierungsebene Ml aus Metall, insbe- sondere Aluminium oder Wolfram, das Leiterbahnmuster 6 der vorletzten Kontaktierungsebene M2 , wiederum aus Metall, insbesondere Aluminium oder Wolfram, kontaktieren über Wolfram- Stöpsel 9 („Plugs") auf Polysilizium, sowie das Leiterbahnmuster 10 der letzten Kontaktierungsebene (M3), die über weite- re Wolframplugs 11 kontaktieren. Erfindungsgemäß ist vorgesehen, dass die auftrennbaren Verbindungsbrücken (Fuses) 8 der Sicherungseinrichtung in die vorletzte Kontaktierungsebene, hier die Metallisierungsebene M2 verlegt ist, um Einflüsse von Schichtdickenschwankungen der darunterliegenden Schichten zu verringern und die Zuverlässigkeit der Redundanzaktivierung letztlich zu erhöhen. Gleichzeitig werden die Kosten der
Herstellung durch Verringern der Ätzzeit während der Herstellung des Fuse-Fensters 7 reduziert.
Die aus dem Material der Metallisierungsebene M2 (beispiels- weise AI oder AlSiCu) gefertigten Fuse-Bahnen 8 (in Figur 1 sind lediglich zwei solcher Fuse-Bahnen angedeutet, in Wirklichkeit sind innerhalb des Fuse-Fensters 7 wesentlich mehr parallel nebeneinanderliegend angeordneter Fuse-Bahnen vorgesehen) werden durch die Energie eines gepulsten Lasers (bei- spielsweise Neodym YAG-Laser) lokal, d.h. in einer typischen Breite von 2 bis etwa 5 μ aufgeschmolzen und auf diese Weise unterbrochen.
Die Erfindung ist nicht auf vierlagige Kontaktierungsebenen mit Metallisierungen Ml, M2, M3 wie dargestellt begrenzt.
Komplexere Logikbauelemente erfordern in der Regel mehr als zwei Metallisierungsebenen, d.h. M3, M4 und mehr; entscheidend ist hierbei, dass dem Prinzip der Erfindung folgend die zu durchtrennenden Fuse-Bahnen 8 stets in die vorletzte Kon- taktierungsebene verlegt sind, also beispielsweise in die
Ebene M4 bei einer bis zur Metallisierungsebene M5 gehenden Halbleiterschaltungsvorrichtung.
Bezugszeichenliste
1 Halbleiterschaltungsvorrichtung
2 Halbleitersubstrat
3 Hauptoberfläche 4, 5, 6 Leiterbahnmuster
7 Fuse-Fenster
8 auftrennbare Verbindungsbrücken (Fuses!
9 Wolfram-Stöpsel („Plugs")
10 Leiterbahnmuster
11 Wolframplugs Poly-Si, Ml, M2 , M3 Kontaktierungsebenen
Claims
1. Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltungsvorrichtung (1) auf der Grundlage eines Halbleitersubstrates (2), bei dem die verschiedenen in bzw. auf dem Halbleitersubstrat (2) ausgebildeten Schaltungselemente und sonstigen, insbesondere am Rand des Halbleitersubstrates (2) angeordneten Kontaktstellen vermittels Leiterbahnmuster (4, 5, 6, 10) elektrisch untereinander verbunden werden, die in mehreren Kontaktierungsebenen (Poly-Si, Ml,
M2, M3), beginnend mit einer ersten (Poly-Si), der Hauptoberfläche (3) des Halbleitersubstrats (2) nächstliegenden, bis zu einer letzten Kontaktierungsebene (M3) gefertigt werden, d a d u r c h g e k e n n z e i c h n e t, dass aus dem Leiterbahnmuster (6) der vorletzten Kontaktierungsebene (M2) wenigstens bereichsweise eine Sicherungseinrichtung bestehend aus auftrennbaren Verbindungsbrücken (Fuses) (8) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die monolithisch integrierte Halbleiterschaltungsvorrichtung (1) wenigstens eine vollständig ausgebildete Halb- leiterspeichereinrichtung mit den dazugehörigen Ansteuerschaltungen und auf dem gleichen Halbleitersubstrat (2) monolithisch integriert ein vollständiges digitales Logikbauelement aufweist, und die Sicherungseinrichtung der Redundanzaktivierung von defekten Speicherzellen oder Speicherzellen- gruppen der Halbleiterspeichereinrichtung zugeordnet ist.
3. Verfahren nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, dass die wenigstens eine vollständige Halbleiterspeicherein- richtung ein dynamischer Schreib-Lese-Speicher (DRAM) mit einer Speicherkapazität von wenigstens 1 Megabit, insbesondere wenigstens 4 Megabit darstellt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t, dass wenigstens drei Kontaktierungsebenen (Poly-Si, Ml, M2) vorgesehen werden, wobei die erste Kontaktierungsebene (Poly- Si) ein Leiterbahnmuster (4) aus Polysilizium und die zweite, dritte, und gegebenenfalls weitere Kontaktierungsebene (Ml, M2) jeweils ein Leiterbahn uster (5, 6) aus Metall aufweist.
5. Monolithisch integrierte Halbleiterschaltungsvorrichtung (1) mit einem Halbleitersubstrat (2), in dem bzw. auf dem mehrere Schaltungselemente ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halbleitersubstrates (2) angeordneten Kontaktstellen ver- mittels Leiterbahnmuster (4, 5, 6, 10) elektrisch verbunden sind, die in mehreren Kontaktierungsebenen (Poly-Si, Ml, M2, M3), beginnend mit einer ersten (Poly-Si), der Hauptoberfläche (3) des Halbleitersubstrats (2) nächstliegenden, bis zu einer letzten Kontaktierungsebene (M3) vorgesehen sind, dadurch g e k e n n z e i c h n e t, dass aus dem Leiterbahnmuster (6) der vorletzten Kontaktierungsebene (M2) wenigstens bereichsweise eine Sicherungseinrichtung bestehend aus auftrennbaren Verbindungsbrücken (Fuses) (8) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet ist.
6. Halbleiterschaltungsvorrichtung nach Anspruch 5, dadurch g e k e n n z e i c h n e t, dass die monolithisch integrierte Halbleiterschaltungsvor- richtung (1) wenigstens eine vollständig ausgebildete Halbleiterspeichereinrichtung mit den dazugehörigen Ansteuerschaltungen und auf dem gleichen Halbleitersubstrat (2) monolithisch integriert ein vollständiges digitales Logikbauelement aufweist, und die Sicherungseinrichtung der Redundanzak- tivierung von defekten Speicherzellen oder Speicherzellengruppen der Halbleiterspeichereinrichtung zugeordnet ist .
7. Halbleiterschaltungsvorrichtung nach Anspruch 5 oder 6, dadurch g e k e n n z e i c h n e t, dass die wenigstens eine vollständige Halbleiterspeichereinrichtung ein dynamischer Schreib-Lese-Speicher (DRAM) mit ei- ner Speicherkapazität von wenigstens 4 Megabyte, insbesondere wenigstens 16 Megabyte darstellt.
8. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 bis 7, dadurch g e k e n n z e i c h n e t, dass die in der vorletzten Kontaktierungsebene ausgebildete Sicherungseinrichtung eine Fuse (8) oder Antifuse aus Metall aufweist .
9. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 bis 8, dadurch g e k e n n z e i c h n e t, dass wenigstens drei Kontaktierungsebenen (Poly-Si, Ml, M2) vorgesehen sind, wobei die erste Kontaktierungsebene (Poly- Si) ein Leiterbahnmuster (4) aus Polysilizium und die zweite, dritte, und gegebenenfalls weitere Kontaktierungsebene (Ml, M2 ) jeweils ein Leiterbahnmuster (5, 6) aus Metall aufweist.
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