WO1998032218A1 - Circuit oscillant, circuit electronique, dispositif a semi-conducteur, installation electronique et horloge - Google Patents

Circuit oscillant, circuit electronique, dispositif a semi-conducteur, installation electronique et horloge Download PDF

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Tadao Kadowaki
Yoshiki Makiuchi
Shinji Nakamiya
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Seiko Epson Corporation
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Definitions

  • the present invention relates to an oscillation circuit, an electronic circuit, a semiconductor device, an electronic device, and a timepiece.
  • Oscillation circuits using quartz oscillators have been widely used in watches, portable telephones, and computer terminals. In such portable devices, it is necessary to reduce power consumption and extend battery life.
  • the inventor analyzed the power consumption of a portable electronic device, particularly a semiconductor device equipped with an electronic circuit used for a wristwatch. As a result of this analysis, it has been confirmed that in such a semiconductor device, the power consumption of the oscillation circuit portion occupies a larger proportion than other circuit portions. That is, the present inventor has found that reducing power consumption in an oscillation circuit portion used in a portable electronic device is effective in extending the life of a battery.
  • An object of the present invention is to provide an oscillation circuit, an electronic circuit, a semiconductor device, an electronic device, and a timepiece that can be driven with low power consumption.
  • Another object of the present invention is to provide a power generation circuit, an electronic circuit, a semiconductor device, an electronic device, and a clock capable of reducing the influence of variation in threshold voltage of a transistor included in a signal inverting amplifier of an oscillation circuit and performing stable oscillation. Is to provide.
  • the oscillation circuit of the present invention comprises:
  • a feedback circuit having a crystal oscillator, inverting a phase of an output signal of the signal inverting amplifier, and feeding back the signal to the signal inverting amplifier;
  • the source potential and the back gate potential of the transistor included in the signal inversion amplifier can be made different by positively utilizing the substrate bias effect. Therefore, the threshold voltage of the transistor can be controlled, and low power consumption can be achieved during the oscillation operation of the oscillation circuit.
  • a field effect transistor as a transistor constituting the signal inverting amplifier.
  • the transistor constituting the signal inverting amplifier includes:
  • a first transistor and a second transistor A first transistor and a second transistor
  • the control circuit includes:
  • a debris type field effect transistor as the transistor.
  • the control circuit includes:
  • a rectifier circuit connected to the source of the second transistor
  • a switching element forming a bypass circuit of the rectifying element circuit
  • a switching circuit for selectively switching and controlling the back gate voltage of the second transistor by at least two stages by controlling on / off of the switching element
  • the control circuit includes: A rectifying element circuit connected to a back gate of the second transistor; a switching element forming a bypass circuit of the rectifying element circuit;
  • a switching circuit that selectively switches and controls the back gate voltage of the second transistor by at least two stages by outputting an on / off control signal to the switching element;
  • the threshold value of the second transistor can be selected stepwise by the on / off control of the switching element, and the oscillation circuit can be driven with low power consumption.
  • a first potential side and a second potential side different in potential from the first potential, and the signal inverting amplifier includes:
  • an oscillation signal having a potential difference between the first potential and the second potential is generated.
  • the signal inverting amplifier can oscillate stably with a sufficient signal amplitude.
  • a potential difference between the first potential and the second potential is set to be larger than an absolute value of an oscillation stop voltage of the signal inversion amplifier.
  • the switching element The switching element,
  • control circuit includes:
  • the back gate voltage of the second transistor be controlled to a different value between a first period during which the oscillation circuit starts and a second period during which the oscillation circuit performs stable oscillation operation.
  • the switching circuit includes:
  • a period from when the power is turned on until a predetermined time elapses is detected as a first period during which the oscillation circuit is started, and after the predetermined period elapses, the first period in which the oscillation circuit stably performs an oscillation operation Operation period detection means for detecting as period 2;
  • the oscillation circuit includes:
  • the back gate voltage is selected so that the short-circuit current flowing through the signal inverting amplifier has a value within a range satisfying a condition that it is larger than the on-state current of a transistor constituting the signal inverting amplifier. It is preferable that a potential difference between the first potential and the second potential is set to be a minimum voltage. Thus, the oscillation circuit can perform a more stable oscillation operation.
  • a constant voltage generation circuit that supplies the oscillation circuit with the second potential with respect to the first potential
  • a constant current source having one end connected to the first potential side and supplying a constant current, formed under the same manufacturing conditions as the second transistor, and one end of which is the constant current source,
  • a constant voltage control transistor that is provided in the constant current path so that the end side is connected to the constant voltage output line side, and that outputs a reference voltage for generating a constant voltage of the second potential;
  • An operational amplifier in which the reference voltage is input to one terminal and a given reference voltage is input to the other terminal;
  • a constant current path is provided such that one end is connected to the constant voltage output line side.
  • a resistance value is controlled by inputting an output of the operational amplifier to a gate, and a potential of the constant voltage output line is And an output transistor for controlling the second potential to a constant voltage.
  • the temperature characteristic of the constant voltage output from the voltage generation circuit can be made similar to the temperature characteristic of the oscillation stop voltage of the oscillation circuit.
  • the absolute value of the constant voltage is set to a small value under the constraint of exceeding the absolute value of the oscillation stop voltage, the oscillation operation of the oscillation circuit can be performed stably.
  • the absolute value of the constant voltage can be reduced, and the power consumption of the oscillation circuit can be further reduced.
  • the variation of the threshold voltage of the signal inverting amplifier due to the management of the manufacturing process can be compensated for by the constant voltage control transistor. Therefore, the yield of the semiconductor device can be improved.
  • the electronic device of the present invention includes:
  • a clock reference signal is formed from the oscillation output of the oscillation circuit, including the above-described oscillation circuit, electronic circuit, or semiconductor device.
  • the electronic device and the timepiece of the present invention can achieve low power consumption while ensuring stable operation of the circuit.
  • 1A and 1B are a schematic diagram of the crystal oscillation circuit of the first embodiment and a timing chart thereof.
  • FIGS. 2A and 2B are a schematic diagram of a switching circuit according to the first embodiment and a timing chart thereof.
  • FIGS. 3A and 3B are a schematic diagram of the crystal oscillation circuit of the second embodiment and a timing chart thereof.
  • FIG. 4 is a schematic diagram of the crystal oscillation circuit of the third embodiment.
  • FIG. 5 illustrates a method of measuring the short-circuit current of the signal inverting amplifier according to the third embodiment.
  • FIG. 6 is a graph showing the relationship between the oscillation stop voltage and the short-circuit current.
  • FIG. 7A and 7B are a schematic diagram of a switching circuit according to the fourth embodiment and a timing chart thereof.
  • FIG. 8 is a schematic diagram of a variation of the crystal oscillation circuit according to the third embodiment.
  • FIG. 9 is a schematic diagram showing gate waveforms and drain waveforms of the crystal oscillation circuits of Examples 1 to 4.
  • FIG. 10 is a schematic diagram showing the circuit of the fifth embodiment.
  • FIG. 11 is a diagram illustrating a comparison example of data in which the source and the back gate of the NMOSFET have the same potential, and data in which the source potential and the back gate potential have different potentials. is there.
  • FIG. 12 is a functional block diagram of a timepiece to which the present invention is applied.
  • FIG. 13 is a functional block diagram of a portable electronic device to which the present invention is applied.
  • FIG. 14 is a schematic diagram of a conventional crystal oscillation circuit and a constant voltage generation circuit.
  • FIG. 15 is an explanatory diagram of the temperature characteristics of the constant voltage I Vreg! And the oscillation stop voltage I Vstol.
  • FIG. 16 is a characteristic diagram of NMOSFET used in the constant voltage generation circuit.
  • FIG. 17 is an explanatory diagram of an electronic circuit including the constant voltage generation circuit and the crystal oscillation circuit according to the second embodiment.
  • FIG. 18 is an explanatory diagram of the crystal oscillation circuit according to the second embodiment.
  • FIG. 19 is a schematic explanatory diagram of the switching circuit.
  • FIG. 20 is a timing chart showing the relationship between the oscillation stop voltage and the selection signal.
  • C FIG. 21 is an explanatory diagram of the constant voltage generation circuit according to the second embodiment.
  • FIG. 22 is an explanatory diagram of constant voltage control using a selection signal.
  • FIG. 23 is an explanatory diagram of the crystal oscillation circuit according to the third embodiment.
  • the power consumption of the oscillation circuit part occupies a larger proportion of the electronic circuits configured on the printed circuit board than other circuit parts. That is, it has been found that saving power consumption in the oscillation circuit portion of an electronic circuit used in a portable electronic device is effective in extending the life of a battery used. . Furthermore, according to this analysis, if the power supply voltage itself is reduced to reduce power consumption, the effect of the variation in the threshold voltage of the MOSFET included in the signal inversion amplifier increases, The problem that the possibility of causing the problem of the oscillation operation failure of the oscillation circuit increases was confirmed.
  • FIG. 14 shows an example of a conventional crystal oscillation circuit 10 and a constant voltage generation circuit 100.
  • the crystal oscillation circuit 10 includes a signal inverting amplifier 14 and a feedback circuit.
  • the feedback circuit comprises a crystal oscillator 12, resistor Rf, capacitor C D for phase compensation, is configured to include a C G, the drain output of the signal inversion amplifier 14, the as the gate input which is 180 degrees out of phase inversion Feedback input to signal inverting amplifier 14 gate.
  • the signal inverting amplifier 14 includes a pair of P-type field effect transistors (hereinafter, referred to as PMOS FETs) 16 and an N-type field effect transistor (hereinafter, referred to as NMOS FETs) 18.
  • the signal inverting amplifiers 14 are respectively connected to a first potential side and a second potential side having a lower voltage, and are driven by receiving power supply by a potential difference between the two potentials.
  • the first potential is set to the ground voltage Vdd
  • the second potential is set to the negative constant voltage Vreg.
  • the crystal oscillation circuit 13 having the above configuration, when a constant voltage Vreg is applied to the signal inverting amplifier 14, the output of the signal inverting amplifier 14 is inverted by 180 degrees and fed back to the gate.
  • the PMO SFET 16 and the NMO SFET 18 constituting the signal inverting amplifier 14 are alternately turned on and off, the oscillation output of the crystal oscillation circuit 10 gradually increases, and finally the crystal oscillator 12 performs a stable oscillation operation.
  • the PMOS FET 16 and the NMOS FET 18 are alternately turned on and off even after stable oscillation. At this time, in the conventional circuit, when the PMOS FET 16 is turned on, almost all of the energy charged in the crystal unit 12 is reduced. Most of them are discharged as they are. Therefore, in the next charging cycle, the crystal oscillator 12 must be charged from the beginning.
  • the temperature characteristics of the constant voltage Vreg supplied to the oscillation circuit 10 and the oscillation stop voltage Vsto of the oscillation circuit 10 are different from each other, which prevents the oscillation circuit 10 from reducing power consumption. It was found to be a major factor.
  • the absolute value I Vsto I of the oscillation stop voltage of the crystal oscillation circuit 10 shown in FIG. be able to.
  • Vstoi K-Vthp
  • ⁇ is 0.8 to 0.9.
  • the oscillation stop voltage Vsto depends on the threshold voltage Vthn of the NMOS FET 18 and the threshold voltage Vthp of the PMOS FET 16.
  • the constant voltage generating circuit 100 includes a constant current source 110, a gain amplifier 112, an NMO SFE T 114 for constant voltage control, and an NMO S FET 116 for output. Have been.
  • the constant current source 110 is provided in a constant current path 150 having one end connected to the ground potential Vdd side and the other end connected to the power supply Vss side. Supply 150.
  • the NMOS transistors 114 and 116 are connected in series to the constant current path 150.
  • the constant voltage control NMOSFET 114 is provided between the constant current source 110 and the constant voltage signal output line 102.
  • the gate of the constant voltage control NMOSFET 114 is short-circuited to the drain, and a reference voltage for generating a constant voltage is output to the signal line 101.
  • the operational amplifier 1 12 receives the reference voltage via its signal line 101 at its positive (hereinafter, referred to as “10”) input terminal, and receives a predetermined reference at its negative (hereinafter, referred to as “1”) input terminal. Voltage Vref is input. The operational amplifier 112 amplifies and outputs the difference voltage.
  • the output NMOS SFET 116 is provided between the signal output line 102 and the power supply voltage Vss.
  • the resistance value of the NMOS FET 116 is controlled by inputting the output of the operational amplifiers 1-2 to the gate.
  • the potential of the output signal line 102 is feedback-controlled to the constant voltage Vreg having the second reference potential.
  • the constant voltage control NMOSFET 114 is supplied with a constant current ID from the constant current source 110. Therefore, a potential difference of aV thnl 1 depending on the threshold voltage Vthnl 1 of the NMOS FET 114 for constant voltage control is generated between the signal line 101 and the output line 102. Therefore, a potential difference of (Vref + Vthnl 1) occurs between the output line 102 and the ground potential Vdd! ).
  • the output voltage Vreg of the constant voltage generation circuit 100 is affected by the reference voltage Vref and the threshold voltage Vthnl 1 of the NMOS FET 114 for constant voltage control. That is, the constant voltage
  • the value of the threshold voltage Vthnl 1 of the constant voltage control NM ⁇ SFET 114 often varies in a semiconductor manufacturing process which is a manufacturing process thereof.
  • the threshold Even when the value voltage Vthnl 1 increases, the constant voltage j Vreg: output from the line 102 also increases at the same time. Therefore, the relationship of Vreg:> I Vstol is always maintained between the constant voltage Vreg and the oscillation stop voltage Vsto. Therefore, the conventional circuit has an advantage that the oscillation operation of the oscillation circuit 10 is ensured, and the yield of IC can be improved.
  • the current value ID of the constant current source 110 that operates the NMOS FET 114 for constant voltage control has temperature dependency. That is, when the constant current source 110 is configured by using, for example, a depletion-type PMOS FET, the constant current ID can be expressed by the following equation.
  • the current amplification factor of the depletion PMOS FET constituting the constant current source is represented by /
  • the absolute value of the threshold voltage is represented by Vth
  • the gate-source voltage is represented by VGS.
  • the constant current ID does not depend on the power supply voltage Vss.
  • the constant current ID is proportional to the temperature-dependent current amplification factor /? And the square of the threshold voltage Vth. Therefore, it can be understood that the value of the constant current ID also fluctuates due to a temperature change. ⁇ o
  • FIG. 15 shows a temperature characteristic of the NMOS FET 114 included in the constant voltage generation circuit 100.
  • the vertical axis represents the constant current ID supplied by the constant current source 110
  • the horizontal axis represents the gate-source voltage VGS of the MOS FET 114.
  • Curve A is when the threshold voltage Vthnl1 of the NMO SFET 114 is low
  • Curve C is when the threshold voltage Vthnl1 is high
  • Curve B is when the threshold voltage Vthnl1 is between A and C.
  • the VGS of the constant voltage control NMOS FET 114 changes with the fluctuation of the constant current ID supplied by the constant current source 110. Accordingly, the constant voltage Vreg fluctuates under the influences of the temperature changes of the constant current ID in the constant current source 110, the threshold voltage Vthnl1 of the NMOS FET 114, and the reference voltage Vref.
  • the oscillation stop voltage Vsto varies depending on the temperature change of the threshold voltage Vthn of the NMOS FET 18 and the threshold voltage Vthp of the PMOS FET 16 because it depends on the above equation (1).
  • the temperature characteristics of the constant voltage Vreg depend on the amount of change in the constant current ID and the amount of change in the voltage (Vref + Vthnl1).
  • the temperature characteristics of the oscillation stop voltage Vsto depend on the amount of change in the threshold voltage (! Vthp! + Vthn). Therefore, it can be understood that the temperature characteristics (temperature coefficients) of the constant voltage Vreg output from the constant voltage generation circuit 100 and the oscillation stop voltage Vsto of the oscillation circuit 10 are different. '
  • FIG. 16 shows an example in which the temperature characteristics of the constant voltage Vreg and the oscillation stop voltage Vsto are different.
  • the relationship between the constant voltage I Vreg i and the temperature of the oscillation stop voltage I Vsto I is shown.
  • the horizontal axis represents the temperature T
  • the vertical axis represents the respective voltages V of the constant voltage Vreg and the oscillation stop voltage Vsto.
  • Vregi>! Is required even at the highest temperature ta in the guaranteed operating temperature range shown in Fig. 16.
  • Vsto conditions must be secured.
  • the temperature ta is, for example, an upper limit temperature for a known heat resistance test of a wristwatch.
  • the constant voltage iVreg! Inevitably becomes larger than necessary, which results in the problem of wasting power.
  • the present inventor has found that it is effective to make the constant voltage Vreg and the oscillation stop voltage Vsto have similar temperature characteristics in order to reduce the power consumption of the circuit.
  • the ratio of the threshold voltage Vth of the M0S FETs 16 and 18 to the power supply voltage Vss becomes large, and it becomes difficult to secure the operation magazine of the M0S FET. Therefore, in the semiconductor device manufacturing process, if a small error occurs in the impurity implantation when forming the M0S FET, the resulting variation in the threshold voltage may reduce the product yield. There was sex.
  • the present inventor can further reduce power consumption by developing an oscillation circuit 10 with less oscillation operation failure even if the impurity implantation has a threshold voltage variation caused by a minute error. We focused on that.
  • FIG. 1A shows an example of the crystal oscillation circuit according to the first embodiment.
  • the members corresponding to those in the circuit shown in FIG. 14 are denoted by the same reference numerals, and description thereof is omitted.
  • the crystal oscillation circuit 10 of the present embodiment includes a signal inverting amplifier 14 and a feedback circuit.
  • the signal inversion amplifier 14 a first potential side, is connected to a lower second potential side this, c where that is configured to be received driving power supplied by the potential difference of both the potential, the The first potential is set to the ground potential Vdd, and the second potential is set to the negative potential Vreg supplied from the constant voltage generation circuit 100 described above.
  • the signal inversion amplifier 14 includes a PM0S FET 16 and an NM0 SFET 18.
  • the PMOS FET 16 has its source and drain connected to the ground (Vdd), the output terminal 11 respectively, and its gate receives a feedback signal.
  • the NMOS FET 18 has its drain connected to the output terminal 11 (here, the drain of FET 16) and its source connected to a control circuit 200 described in detail below. Further, a feedback signal supplied from a feedback circuit is input to the gate of the NMOS FET 18.
  • the characteristic configuration of the present embodiment is that a control circuit 200 for controlling the back gate pressure between the source and the back gate of the FET constituting the signal inverting amplifier 14 is provided.
  • the control circuit 200 of the embodiment is configured to control the back gate voltage of one FET 18 of the pair of MOS FETs 16 and 18 constituting the signal inverting amplifier 14. Has been established.
  • the NM ⁇ S FET 18 to be controlled by the back gate voltage is configured so that the constant voltage Vreg supplied from the constant voltage generation circuit 100 is applied to the back gate.
  • the control circuit 200 controls the potential of the source of the NMOS FET 18 in multiple steps to control the potential between the source and the back gate of the FET 18 as a back gate voltage.
  • the threshold voltage Vthn of the MOS FET 18 is controlled to be switched in multiple stages, and as a result, it is possible to reduce power consumption when the oscillation circuit 10 drives the oscillation.
  • substrate bias effect which is the basis of the back gate control, will be described below.
  • the control circuit 200 controls the threshold voltage Vthn of the NMOS FET 18 constituting the signal inverting amplifier 14 using the substrate bias effect.
  • the back gate voltage expressed as the difference between the source potential and the back gate potential of the NMOS FET 18 is set to a low value close to zero.
  • the oscillation circuit 10 starts oscillating in a state where the threshold voltage Vthn of the NMOS FET 18 is set low.
  • the back gate voltage of the NMOS 18 is controlled to be high by the control circuit 200.
  • the oscillation circuit 10 performs an oscillation operation in a state where the threshold voltage Vthn of the NMOS SFET 18 is set high.
  • the threshold voltage Vthn of the MOSFET 18 changes, and the drain-source with respect to the gate-source voltage in the sub-threshold region.
  • the inter-current characteristics change.
  • the NMOS FET sets the back gate potential to the same potential as the source. Then, the threshold voltage of the NMOS FET decreases and the off-current increases. When the potential of the back gate is made different from that of the source, the threshold voltage of the NMOS SFET increases and the off-current decreases.
  • PMO S FE II shows similar characteristics. For example, when the potential of the back gate is the same as that of the source, the absolute value of the threshold voltage of the PMOS FET decreases and the absolute value of the expendable current increases. Further, when the potential of the back gate is made different from that of the source, the absolute value of the threshold voltage of PMOSF ⁇ increases and the absolute value of the off current decreases.
  • the absolute value of the threshold voltage of the MOSFET is reduced to form a sub-threshold region characteristic. That is, by setting the source and the back gate to the same potential, the absolute value of the threshold voltage of the MOSFET is reduced, and more current flows between the drain and the source. As a result, the switch control of the MOSF is speeded up, the drive capability is improved, and the semiconductor device can operate at high speed.
  • the absolute value of the threshold voltage of the MO SF ⁇ can be increased, and the absolute value of the off-state current can be extremely reduced. Further, when the characteristics are changed to a state where the absolute value of the threshold voltage of the MOSFET is high, the standby current can be extremely reduced, and the power consumption of the semiconductor device can be reduced.
  • Equation (4) expresses the increase in the absolute value of the threshold voltage for the enhancement type MOSFE.
  • ⁇ is a constant
  • 0 f is the fuller potential of the substrate
  • C is.
  • V BG indicates the potential difference between the back gate and the source (back gate voltage).
  • the control circuit 200 of the embodiment includes a rectifying element circuit 202 connected to the MOSFET 18 and a bypass circuit 204 of the rectifying element circuit 202, and a control NM as a switching element provided in the bypass circuit 204. ⁇ ⁇ ⁇ By turning on and off the SFET 210, the back gate voltage of the transistor 18 is selectively set at least in two stages.
  • the rectifying element circuit 200 of the embodiment includes a diode 212 provided in the forward direction between the source of the FET 18 and the line 102 supplying the constant voltage Vreg. Further, the bypass circuit 204 includes a control NMOS FET 210 connected in parallel with the diode 212. The FET 210 is configured so that a selection signal SEL 1 is input to the gate and selectively turned on / off.
  • FIG. 1B shows an operation timing chart of the crystal oscillation circuit 10 of the embodiment.
  • the H-level selection signal SEL 1 is output and the control NMOS transistor 210 turns on.
  • the source of the FET 18 to be controlled is short-circuited to the output line 102.
  • the potential difference between the source and the back gate of the FET 18 is controlled to zero, that is, the back gate voltage is controlled to zero.
  • the threshold voltage Vthn of the F'ET 18 constituting the signal inverting amplifier 14 is set to a small value, and the off-leakage current increases, so that a large amount of current flows between the source and the drain and the oscillation start voltage Absolute value I Vsta I decreases. Therefore, the signal inverting amplifier 14 easily starts its oscillating operation and quickly rises to a stable oscillating state.
  • the selection signal SEL 1 is switched to the L level.
  • the FET 210 is turned off, so that the source of the FET 18 is connected to the line 102 via the diode 212.
  • the current flowing from the ground potential Vdd side to the signal inverting amplifier 14 flows from the source of the FET 18 to the line 102 via the diode 212.
  • the source potential of the FET 18 decreases in absolute value by the forward voltage drop Vf of the diode 212.
  • the threshold voltage Vthn of the NMOS FET 18 is set high, and the off-state current is reduced. That is, under the influence of the forward voltage drop Vf of the diode 212, the potential difference of the voltage applied between the source and the back gate of the NMOS FET 18 becomes the forward voltage drop of the diode 212. Vf.
  • the oscillation circuit 10 when power is supplied to the crystal oscillation circuit 10, the oscillation operation can be easily started by lowering the absolute value I Vstai of the oscillation start voltage in the signal inverting amplifier 14, and the stable oscillation operation can be performed. After the start of the operation, the oscillation operation can be continued with low power consumption by efficiently using the energy stored in the crystal unit 12. Switching circuit
  • FIG. 2A shows a functional block of the switching circuit 300
  • FIG. 2B shows its timing chart.
  • the switching circuit 300 includes a frequency dividing circuit 310, a clock timer setting circuit 320, and a power-on detecting circuit 330.
  • the power-on detection circuit 330 includes a capacitor C 1, a resistor R 1, and a CMOS signal inverting amplifier 306.
  • the capacitor C1 and the resistor R1 are connected in series, and a ground voltage Vdd and a power supply voltage Vss are applied to both ends thereof. Therefore, as shown in FIG. 2B, when the power supply VSS and Vreg are applied to the circuit, the crystal oscillation circuit 10 and the switching circuit 300 are started. Simultaneously with the power-on, in the power-on detection circuit 330, a current flows from the ground potential Vdd side to the power supply potential Vss side via the capacitor C1 and the resistor R1. That is, immediately after the power is turned on, the potential of the line 105, which was the ground potential Vdd, gradually decreases as the charging of the capacitor C1 progresses, and approaches the potential of the power supply Vss.
  • the signal inverting amplifier 300 outputs a power supply voltage on detection signal of the potential of V SS from the line 106, and when the potential of the line 105 falls below the predetermined reference value, The output potential of line 106 is switched from VSS to ground potential Vdd and output.
  • the clock timer reset circuit 320 is set when a power-on detection start signal having a potential of V ss is input via a line 106.
  • the H level selection signal SEL 1 is output to the FET 210 gate of the oscillation circuit 10.
  • the FET 210 is turned on, and the back gate voltage of the FET 18 constituting the signal inverting amplifier 14 is set to zero. For this reason, as described above, the oscillation circuit 10 quickly rises to a stable oscillation state.
  • the frequency dividing circuit 310 divides this clock signal into a predetermined frequency, for example, 1 Hz.
  • the frequency-divided output is output to clock set I 320.
  • the clock resetting circuit 320 is set when the signal of the potential of VSS is input from the signal line 106, and the frequency division output from the frequency dividing circuit 310 is set. The output is controlled to be acceptable. Therefore, when a clock signal divided at a frequency of 1 Hz is input from the frequency divider 310, the clock timer set circuit 310 counts the frequency-divided clock signal, and the power of the clock is set. When the count value reaches a predetermined value, the level of the selection signal SEL1 is switched from H level to L level.
  • the FE included in the oscillation circuit 10 of FIG. T 2 10 is turned off, and the above-mentioned back gate voltage of Vf is applied between the source and back gate of FE ⁇ 18.
  • the threshold voltage of the FET 18 is set to be high, so that the oscillation circuit 10 is controlled to be switched to the low power consumption type stable oscillation state.
  • FIG. 3A shows a modification of the oscillation circuit 10 of the first embodiment
  • FIG. 3B shows an operation timing chart thereof.
  • the oscillation circuit 10 according to this modification is characterized in that the connection relationship between the control circuit 10 and the NMOS FET 18 is changed.
  • the oscillation circuit 10 connects the source of the FET 18 to the line 102 to which the constant voltage Vreg is supplied.
  • the rectifier element circuit 202 and the bypass circuit 204 constituting the control circuit 200 are connected between the back gate of the FET 18 and the power supply potential VSS.
  • the power supply potential VSS used here is a negative potential, and its absolute value I VSSI is set to a value larger than the absolute value I Vreg I of the constant voltage.
  • the FET 210 is selectively turned on / off, and the back gate potential of the FET 18 is multi-stepped. Control switching. Accordingly, the same function and effect as those of the first embodiment can be obtained.
  • selection signal SEL2 of this modification a signal obtained by inverting and outputting the selection signal SEL1 generated by the circuit shown in FIG. 2A using a signal inversion amplifier may be used.
  • the clock signal is counted by the clock reset circuit 320 to detect the start of stable oscillation of the crystal oscillation circuit 10 and switch the voltage level of the selection signal.
  • the voltage level of the selection signal may be switched by the power-on detection circuit 330 without providing the clock timer set circuit 320.
  • adjust the size of the capacitor C 1 and the resistor R 1 of the power-on detection circuit 330, and The power-on detection circuit 330 may be configured so as to obtain a time constant for ensuring a time interval.
  • the present invention is not limited to this, and the present invention is not limited to this.
  • a configuration in which the threshold voltage is similarly controlled by controlling the gate voltage may be adopted.
  • FIG. 4 shows a crystal oscillation circuit 10 according to a second embodiment of the present invention.
  • the members corresponding to the circuits shown in FIGS. 1, 3, and 14 are denoted by the same reference numerals, and description thereof will be omitted.
  • control circuit 200 is capable of controlling the threshold voltage Vthn of the NMOS FET 18 constituting the signal inverting amplifier 14 in three or more stages.
  • the control circuit 200 includes a rectifier element circuit 202 including two diodes 2 14 and 2 12 connected in series in a forward direction, and a bypass circuit 204 for the series-connected circuit of the diodes 2 14 and 2 12. — 1 and a bypass circuit 204-2 for one diode 2 12.
  • Each of the bypass circuits 204-1, 204-12 is on / off controlled using a control NMOS FET 211, 210, respectively.
  • the back gate of the NM SFET 18 constituting the signal inverting amplifier 14 is connected to the supply line 102 of the constant voltage Vreg, and its source is connected to the anode side end of the rectifying element circuit 202. It is connected to one end of the bypass circuit 204-1.
  • the cathode side of the rectifying element circuit 202 and the other end side of each of the bypass circuits 204-1 and 204-2 are connected to a line 102.
  • the selection signals SEL 20 and SEL 10 are applied to the gates of the transistors 216 and 210 that function as the switching elements, respectively.
  • the back gate voltage of the NM 0 SFET 18 is set to 0, Vf, 2 Vf can be arbitrarily selected from among three types of voltages, whereby the threshold value of the FET 18 can be selectively controlled in three stages, and optimal driving of the oscillation circuit 10 can be realized.
  • Switching circuit 300
  • FIG. 7A shows an example of a switching circuit 300 for supplying the selection signals SEL10 and SEL20 to the oscillation circuit 10 of the second embodiment, and FIG. A chart is shown. Members corresponding to those in the above-described circuit are denoted by the same reference numerals, and description thereof is omitted.
  • the switching circuit 300 of the present embodiment includes a logic circuit 350 that outputs selection signals SEL10 and SEL20.
  • the logic circuit 350 is provided between the clock timer set circuit 320 and the crystal oscillation circuit 10 configured as shown in FIGS.
  • the logical circuit 350 generates select signals SEL10 and SEL20 by performing a logical operation on the output signal of the clock timer set circuit 320, and outputs these select signals SEL10 and SEL20 to signal lines 103 and 104.
  • select signals SEL10 and SEL20 are provided between the clock timer set circuit 320 and the crystal oscillation circuit 10 configured as shown in FIGS.
  • the logical circuit 350 generates select signals SEL10 and SEL20 by performing a logical operation on the output signal of the clock timer set circuit 320, and outputs these select signals SEL10 and SEL20 to signal lines 103 and 104.
  • both SEL 10 and SEL 20 may be set to the H level when the power is turned on, and both SEL 10 and SEL 20 may be set to the L level after the stable oscillation starts.
  • the oscillation circuit 10 of the present embodiment can select the back gate voltage from three types as described above.
  • the choices of the back gate voltage are increased, it is possible to more flexibly cope with the variation in the characteristics in the IC manufacturing as compared with the first embodiment.
  • the threshold voltage fluctuates due to manufacturing variations.
  • the optimum back gate voltage can be selected in correspondence with the threshold voltage ⁇ ).
  • FIG. 5 shows, the measurement method of the short current I s flowing through the signal inversion amplifier 14 is shown in Figure 6, the oscillation-stopped voltage of the oscillation circuit 10, the relationship between the short current I s is shown.
  • the relationship shown in FIG. 6 is obtained as an example when the circuit shown in FIG. Short current I s of the signal inversion amplifier 14, as shown in FIG. 5, in a state where the short-circuit common drain and a common gate of the FET 16- 18, and the ground potential V dd to the signal inversion amplifier 14, the constant potential V It can be obtained by measuring the current flowing between V d d and V res when a voltage having a potential difference of reg is applied.
  • the absolute value of the constant voltage V reg supplied to the signal inverting amplifier 14 is set to the oscillation stop voltage V st of the oscillation circuit 10. It is necessary to satisfy the condition that the absolute value of the constant voltage Vres is made smaller as much as possible while satisfying the condition that the absolute value of the constant voltage Vres is larger than the absolute value of the constant voltage Vres .
  • the value of the constant voltage Vres applied from the constant voltage generation circuit 100 to the crystal oscillation circuit 10 can supply the short-circuit current Is so that the voltage of the FET 16 becomes the ON voltage or more. It is necessary to set the absolute value of the constant voltage V reg to the minimum value.
  • within the range of region 1 shown in FIG.
  • the signal inverting amplifier 14 compensates for the on / off operation of the MOS FET. It is necessary to select a back gate voltage so that stable oscillation can be performed within the range shown and the short-circuit current Is can be supplied to the signal inverting amplifier 14 with the least amount.
  • the crystal oscillation circuit 10 Low power consumption can be realized.
  • Such a measurement of the short-circuit current IS is carried out in the IC inspection process before the crystal oscillator 12 is mounted on the board, particularly with a test circuit (not shown) and the test circuit.
  • the test is performed by supplying the back gate voltages to the NMOS SFET 18 included in the signal inverting amplifier 14 using the connected test pad P.
  • the short current Is flowing through the signal inverting amplifier 14 is measured. Based on this measurement result, the voltage at which the short-circuit current I flows and the sock gate voltage at which the ON / OFF operation of the FET 18 is compensated is specified.
  • the IC test is performed on a wafer. Using the test circuit and test pad provided in each IC chip, the short-circuit current is measured for each IC chip. At this time, the test is performed with only the signal inverting amplifier 14 and the control circuit 200 being active and the other elements being inactive.
  • one or more test pads P are provided according to the number of selection signals and the logic of the test circuit.
  • the output voltage levels of the selection signals SEL 10 and SEL 20 are combined according to the combination of the voltage levels of the input signals to the test pad P, and the three types of back gate voltages are selected. Is done.
  • the measurement of the short-circuit current Is is performed in a state where the selection signals SEL10 and SEL20 are input as combinations of different voltage levels.
  • the ground voltage Vdd and the constant voltage Vreg are applied to the signal inverting amplifier 14 by applying the constant voltage Vreg using the monitoring pad MP connected to the output line 102.
  • the optimum back gate voltage among the voltages 0, 'Vf, and 2 Vf is specified, and the signal levels of the corresponding selection signals SEL10 and SEL20 are specified.
  • the logic circuit 350 outputs the selection signals SEL 10 and SEL 20 of the specified level.
  • the logic circuit 350 outputs selection signals SEL 10 and SEL 20 which are set at a level such that a back gate voltage smaller than that at the time of stable oscillation is applied to the FET 18 at the time of startup.
  • the back gate of the NMOS FET 18 is used.
  • the rectifying element circuit 202 includes three or more rectifying elements such as diodes connected in series. May be formed. Modified example
  • FIG. 8 shows a modification of the second embodiment.
  • the source of FET 18 is connected to the line 102 to which the constant voltage Vres is supplied.
  • the back gate potential of the FET 18 is switched and controlled in multiple stages.
  • FIG. 9 shows the back gate control characteristics of the FET 18 included in the signal inverting amplifier 14 shown in the first and second embodiments.
  • the horizontal axis represents time
  • the vertical axis represents the FET 18 gate waveform and drain waveform, respectively.
  • the crystal oscillation circuit 10 amplifies and outputs the gate input with the optimal driving capability of the signal inverting amplifier 14. At this time, the drain output of the FET 18 is inverted by 180 degrees with respect to the gate input.
  • Drain capacitance C D is to cut the harmonic components, to force out selectively only oscillation frequency components, functions as a filter one harmonic oscillation prevention.
  • the feedback circuit that functions to invert the phase of the drain waveform by 180 degrees.
  • the signal inverting amplifier 14 of the crystal oscillation circuit 10 generates the oscillation while the threshold voltage of the FET 18 is optimally controlled by the knock gate voltage. It was confirmed that the work was performed. It was confirmed that the oscillation circuits 10 shown in the first and second embodiments can not only achieve low power consumption but also obtain stable oscillation output characteristics.
  • FIG. 10 shows a preferred embodiment of the constant voltage generation circuit 100 used in the crystal oscillation circuit 10 of the present invention.
  • the members corresponding to the circuits shown in FIGS. 1, 3, 4, 8, and 14 are denoted by the same reference numerals, and description thereof will be omitted.
  • the feature of this embodiment is that the NMO SFET 114 for constant voltage control included in the constant voltage generation circuit 100 and the NMO SFET 18 included in the signal inverting amplifier 14 are formed under the same manufacturing conditions. . As a result, the threshold voltage Vthnl 1 of the constant voltage control NMOS FET 114 and the threshold voltage Vthn of the NMOS FET 18 have the same design value.
  • both FETs 114 and 18 are formed under the same manufacturing conditions by controlling the impurity concentration. Can be.
  • the temperature coefficient of the first constant voltage Vreg depends on (Vref + Vthnl 1), and the temperature coefficient of the absolute value Vstoi of the oscillation stop voltage depends on I Vthpl + Vthn.
  • the temperature coefficient of the first constant voltage Vreg is (Vref + X ⁇ 'Vthn) (where X is Coefficient). Therefore, the temperature characteristics of the first constant voltage Vreg and the absolute value i Vsto ′ of the oscillation stop voltage can be made the same.
  • the constant voltage generation circuit 100 supplies the negative first constant voltage Vreg having such characteristics to the source of the NMOS FET 18.
  • the NM 0 SFET 18 supplies to its back gate a negative second constant voltage V ss (! V 3S
  • the threshold voltage Vthn is controlled.
  • the threshold voltage Vthnl 1 of the NMO SFET 114 for constant voltage control, and the threshold voltage Vthn of the NMO SFET 18 Can be offset.
  • the threshold voltage Vthn of the NMOS FET 18 depends on the voltage applied to the source of the NMOS FET 18 and the voltage applied to the back gate.
  • the back gate voltage V BG of the NMOS FET 18 is expressed by the following equation (5).
  • V BG ! V ss i— iVref — Vthnl 1 ⁇ -(6) Therefore, the variation of the threshold voltage Vthn 11 of the NMO SFET 114 for constant voltage control is caused by the back gate voltage V BG of the NMOS FET 18 It is understood that the threshold voltage Vthn of the NMOS SFET 18 also fluctuates due to this effect.
  • the NMOS FET 18 and the NM 0 SFET 114 for constant voltage control are NMOFETs formed under the same manufacturing conditions. Therefore, by controlling the threshold voltage Vthnl 1 of the NMOS SFET 114 for constant voltage control, it is possible to cancel the variation of the threshold voltage Vthn of the NMOS SFET 18. For example, the if the threshold voltage Vthnl 1 of the constant voltage control NMOS FET 1 14 is high, since the increase in the previous SL back gate voltage V BG is reduced, the threshold value voltage Vthn of the NMO SFET 18 is lowered.
  • FIG. 11 shows a comparative example.
  • the horizontal axis represents the threshold voltage Vthiil of the constant voltage control NMO SFET 114.
  • the vertical axis represents the threshold voltage Vthn of the NMO SFET 18 included in the signal inverting amplifier 14.
  • a dotted line A shows a comparative example in which the substrate bias effect is not applied (the relationship between the NMO SFET 18 in the circuit of FIG. 14 and the NMO SFET 114 for constant voltage control).
  • the solid line B shows the relationship between the NMO SFET 18 and the NMOS FET 114 for constant voltage control in the circuit of FIG.
  • the threshold voltage Vthn of the NMOS FET 18 fluctuated according to the manufacturing variation at the time of impurity implantation in the manufacturing process.
  • the oscillation circuit 10 and the constant voltage generation circuit 100 of the present embodiment the oscillation that automatically cancels the variation in the threshold voltage during IC manufacturing and does a stable oscillation operation without significantly increasing the number of elements.
  • the circuit 10 can be realized.
  • FIG. 12 shows an example of an electronic circuit used in a wristwatch.
  • This wristwatch incorporates a power generation mechanism (not shown).
  • a power generation mechanism (not shown).
  • the rotating weight of the power generation mechanism rotates, and the kinetic energy at that time causes the power generator to rotate at high speed, and from the power generation coil 400 provided on the power generation status side An AC voltage is output.
  • This AC voltage is rectified by the diode 404 and charges the secondary battery 402.
  • the secondary battery 402 forms a main power supply together with the booster circuit 406 and the auxiliary capacitor 408.
  • the booster circuit 406 converts the voltage of the secondary battery 402 to a high voltage that can be clock-driven, and the auxiliary capacitor 400 Store electricity in 8. Then, the clock circuit 440 operates using the voltage of the auxiliary capacitor 408 as a power supply.
  • the clock circuit 450 is configured as a semiconductor device including the oscillation circuit 10 and the constant voltage generation circuit 100 described in any of the above embodiments.
  • This semiconductor device uses a quartz oscillator 12 connected via a terminal to generate an oscillation output of a preset oscillation frequency, here a frequency of 327668 Hz, and generates this oscillation output. Divides the frequency and outputs drive pulses with different polarities every second.
  • This drive pulse is input to the drive coil 422 of the step mode connected to the clock circuit 440.
  • the mouth is rotated every time a drive pulse is supplied, the second hand, minute hand, and hour hand (not shown) are driven, and the time is displayed on the display panel in an analog manner. .
  • the clock circuit 440 of the present embodiment includes a power supply voltage circuit section 420 driven by the above-described voltage V ss supplied from the main power supply, and a predetermined voltage lower than this value from the power supply voltage. It is configured to include a constant voltage generation circuit 100 that generates a constant voltage Vreg, and a constant voltage operation circuit section 4 10 that is driven by the constant voltage Vreg.
  • FIG. 13 shows a more detailed functional block diagram of the clock circuit 44.
  • the constant-voltage operation circuit section 410 includes an externally connected crystal oscillator 12 in part. It comprises a configured crystal oscillation circuit 10, a waveform shaping circuit 409, and a high-frequency frequency dividing circuit 411.
  • the power supply voltage circuit section 420 includes a level shifter 4 12, a middle / low frequency dividing circuit 4 14, and other circuits 4 16.
  • the power supply voltage circuit section 420 and the constant voltage generation circuit 100 are connected to the main power supply.
  • the power supply voltage operation circuit section 430 is driven by the voltage supplied from the power supply circuit.
  • the 8 Hz sine wave output is output to the waveform shaping gate 409.
  • the waveform shaping circuit 409 shapes the sine wave output into a rectangular wave, and then outputs the sine wave output to the high frequency frequency dividing circuit 411.
  • the high frequency dividing circuit 4 1 1 divides the reference frequency 3 2 7 6 8 Hz to 2 0 4 8 Hz, and outputs the divided output via a level shifter 4 1 2 1 Output to 4.
  • the middle / low frequency dividing circuit 414 further divides the signal, which has been frequency-divided to 24048 Hz, to 1 Hz, and inputs the signal to the other circuits 416.
  • the other circuit 4 16 includes a driver circuit for energizing and driving the coil in synchronization with the frequency-divided signal of 1 Hz. Driving Stepmo
  • the power consumption of a circuit increases in proportion to the frequency of the signal, the capacity of the circuit, and in proportion to the square of the supply voltage.
  • the power supply voltage supplied to each part of the circuit may be set to a low value, for example, Vreg.
  • This constant voltage generation circuit 100 can form the minimum constant voltage V reg within a range that compensates for the oscillation operation of the crystal oscillation circuit 10.
  • the clock circuit is composed of a crystal oscillator circuit 10, a waveform shaping circuit 409, a high-frequency divider circuit 411 with high signal frequency, and other circuits 410 Can be roughly divided into As described above, the frequency of this signal is proportional to the power consumption of the circuit. Therefore, the constant voltage generation circuit 100 of the present embodiment generates a lower constant voltage Vreg from the power supply voltage V ss supplied from the main power supply, and supplies this to the circuit section 4100 that handles high frequency signals. are doing. As described above, by lowering the driving voltage supplied to the circuit 410 that handles the high-frequency signal, the power consumption of the entire clock circuit can be reduced without significantly increasing the load on the constant voltage generation circuit 100. Can be effectively reduced.
  • the clock circuit and the electronic circuit including the same include the crystal oscillation circuit 10 according to any of the embodiments and the constant voltage generation circuit 100 connected thereto. I have.
  • the minimum constant voltage can be supplied to the crystal oscillation circuit 10 while securing the operation margin of the signal inverting amplifier, regardless of manufacturing variations, and the power consumption of the electronic circuit and the clock circuit can be reduced. Can be achieved. Therefore, in the portable electronic device or watch as described above, the oscillation operation can be stably performed, the life of the battery used can be extended, and the usability of the portable electronic device or watch can be improved. Can be improved.
  • An oscillation signal inverting amplifier group including a plurality of oscillation signal inverting amplifiers configured using transistors having different threshold voltages, wherein any one of the oscillation signal inverting amplifiers is selectively used;
  • a crystal oscillator connected to the output side and the input side of the oscillation signal inverting amplifier group, and inverting the phase of the output signal of the oscillation signal inverting amplifier group to form the oscillation signal inverting amplifier group;
  • a feedback circuit for inputting feedback including.
  • the oscillation circuit includes:
  • the semiconductor device is formed so as to include a selection circuit for selecting any one of the oscillation signal inversion amplifiers from the oscillation signal inversion amplifier group.
  • the oscillation circuit is preferably formed on the same substrate as the test circuit. Then, in a state where the crystal oscillator is not mounted on the substrate, the respective oscillation signal inverting amplifiers are sequentially selected using the test circuit, and the short-circuit current of each selected oscillation signal inverting amplifier is measured. I do. Then, one oscillation signal inversion amplifier is specified from the oscillation signal inversion amplifier group, and the oscillation signal inversion amplifier is selected by the selection circuit.
  • the selection circuit may be formed on the same substrate as the test circuit.
  • the test circuit is configured to be connected to a test pad and to select each of the oscillation signal inverting amplifiers via the test circuit by controlling a voltage applied to the test pad. Is also good.
  • a signal for selecting each of the oscillation signal inverting amplifiers can be formed by the test circuit.
  • the circuit is formed so as to include a plurality of unit circuits provided corresponding to the oscillation signal inverting amplifier and connected to the plurality of pads.
  • the plurality of unit circuits may include: It is preferable to include one of a fuse, a non-volatile memory, and a storage element, and to form the oscillating signal inverting amplifier by applying a voltage to the pad.
  • a first oscillation signal inverting amplifier including a transistor having a first threshold voltage
  • a second oscillation signal inverting amplifier including a transistor having a second threshold voltage different from the first threshold voltage
  • a configuration is employed in which a first potential side and a second potential side different from the first potential side are connected to each other.
  • the potential difference between the first potential and the second potential is larger than the absolute value of the oscillation stop voltage of the oscillation signal inverting amplifier.
  • the selection of the oscillation signal inverting amplifier includes:
  • the short-circuit current flowing through the selected oscillation signal inverting amplifier must be larger than the ON current of the transistor constituting the selected oscillation signal inverting amplifier.
  • the operation is performed so that the potential difference between the first potential and the second potential becomes a minimum voltage. As a result, a stable screwing operation with low power consumption can be performed more reliably.
  • the constant voltage generation circuit A constant current source having one end connected to the first potential side and supplying a constant current; and a constant current path provided such that one end is connected to the constant current source and the other end is connected to the constant voltage output line.
  • a plurality of constant voltage control transistors for outputting a reference voltage for generating a constant voltage, and- an operational amplifier in which the reference voltage is input to one terminal and a given reference voltage is input to the other terminal;
  • a constant current path is provided such that one end is connected to the constant voltage output line, and a resistance value is controlled by inputting an output of the amplifier to a gate, and a potential of the constant voltage output line is controlled. And an output transistor for controlling the voltage to a constant voltage of the second potential.
  • Each is formed to have a different threshold voltage, and is selectively used.
  • a constant voltage having a value corresponding to the selected constant voltage control transistor can be selectively output.
  • an optimum constant voltage control transistor may be specified by measuring a constant voltage value obtained when each transistor is sequentially selected from a transistor group formed on an IC chip. This makes it possible to obtain a constant voltage generating circuit that outputs an optimum constant voltage without being affected by manufacturing conditions.
  • the test circuit selects each transistor of the constant voltage control circuit, and measures an output voltage of each transistor at a monitor terminal. Based on the measurement result, one transistor is specified from the plurality of transistors, and the transistor is selected by the selection circuit.
  • the transistor group formed on the IC chip When selecting evening, the value of the generated constant voltage can be measured at the monitor terminal. This makes it possible to obtain a constant voltage generation circuit that outputs an optimal constant voltage regardless of the IC manufacturing conditions.
  • the test circuit is preferably formed so as to be connected to a test pad. Then, by controlling a voltage applied to the test pad, each transistor in the constant voltage control circuit is selected via the test circuit.
  • a signal for selecting each transistor of the constant voltage control circuit can be formed using the test circuit, and the reference voltage output from each transistor can be measured.
  • Each transistor includes one of a fuse, a non-volatile memory, and a storage element, and selects a transistor by applying a voltage to the pad.
  • a selection circuit for easily selecting the oscillation signal inverting amplifier can be easily configured by adding any one of a fuse, a nonvolatile memory, and a storage element. .
  • the constant voltage generation circuit is formed so as to supply the output constant voltage to the oscillation circuit.
  • the constant voltage can be adjusted according to the vibration characteristics of the oscillation circuit, so that an optimum constant voltage can be supplied to the oscillation circuit.
  • a semiconductor device including the oscillation circuit, the constant voltage generation circuit, a portable electronic device, a clock, and the like.
  • FIG. 18 shows a constant voltage generating circuit 100 for generating a predetermined constant voltage V reg ,
  • Example 1 of an electronic circuit including a crystal oscillation circuit 10 driven by a voltage Vres is shown.
  • the constant voltage generation circuit 100 includes an FET 132 and a constant current source 130 connected in series between the installation potential V dd side and the power supply V S, and the reference voltage V,. Is configured to be output.
  • the remaining configuration is the same as that of the above-described constant voltage generation circuit 100, and the corresponding members are denoted by the same reference numerals and description thereof will not be repeated.
  • the constant voltage generation circuit 100 outputs a predetermined constant voltage V reg to the crystal oscillation circuit 10 via the output line 102 .
  • the crystal oscillation circuit 10 includes a plurality of signal inverting amplifiers 14-11, 14-2, 14-3 that can be selectively used.
  • the threshold voltage of each of the PMOS FETs 16 and NMOS FETs 18 of the signal inverting amplifiers 14-1, 14-2, 14-3 is determined by the signal inverting amplifiers 14-1, 14-2, 14-13. Each is set to be different.
  • each FE of each of the signal inverting amplifiers 14 1, 14-2, and 14-3 is
  • the threshold voltage of T18 is Vthnl, Vthn2, Vthn3 , and each signal inverting amplifier
  • the threshold voltages of the FETs 16-1 , 14-2 and 14-3 are V thP 1, V thP 2 and V thP 3. At this time, the threshold voltages of the FETs 16 and 18 are set so as to satisfy the following equation.
  • Vthnl Vthn2> Vthn3
  • the threshold voltages of these transistors 16 and 18 are set by controlling the implantation concentration of impurities when forming the transistors.
  • the threshold of each FET 16 is formed so as to have a difference of about 0.1 volt.
  • the absolute value of the threshold value of FE ⁇ 18 is formed so as to have a difference of about 0. volt.
  • the crystal oscillation circuit 10 includes a first selection circuit 30 ⁇ and a second selection circuit 30 ⁇ , and has an optimum threshold value based on the plurality of signal inverting amplifiers 14 1, 14-2, and 14-3. It is configured to select the signal inverting amplifier 14 configured by using FETs 16 and 18 having a voltage.
  • the first selection circuit 30 P includes a plurality of PMOS FETs 32-1, 3-3 provided between each signal inverting amplifier 14-1, 14-2, 14-13 and the ground potential Vdd. Multiple signal inverting amplifiers that invert the selection signals SEL 31, SEL 32, and SEL 33 to the gates of 2-2, 32-3 and these FETs 32-1, 32-2, 32-3 It includes IP 1, IP 2, and IP 3.
  • the second selection circuit 30N includes a plurality of signal inverting amplifiers 14-11 , 14-2 , 14-13 , and a plurality of lines provided between a line 102 for supplying a constant voltage Vree .
  • Each of the gates of the FETs 34-1, 2, 34-2, and 34-3 includes the selection signal SEL 31, SE L32 and SEL33 are directly input.
  • the FETs 32 and 34 corresponding to the H level selection signal are turned on. Then, the signal inverting amplifier 14 connected in series to this is selected. For example, by setting SEL 31 to H level and SEL 32, 33 to L level, the signal inverting amplifier 14 11 is selected, SEL 32 to H level, and SEL 31 to 33 to L level. The signal inverting amplifiers 14 and 12 are selected, and the signal inverting amplifiers 14 and 13 are selected by setting 3 £ 1 ⁇ 33 to 11 levels and SEL 31 and 32 to L level. Will be.
  • the signal inverting amplifier 14 composed of the FETs 16 and 18 having the optimum threshold voltage can be changed from the three signal inverting amplifiers 14-1, 1, 14-2 and 14-3. Can be selected and used.
  • FIG. 19 shows an embodiment of the switching circuit 300 that outputs the selection signals SEL 31, 32 and 33.
  • the switching circuit 300 includes a plurality of unit circuits U 1, U 2, U 3 that output the respective selection signals SEL 31, 32, 33.
  • Each of the unit circuits U1, U2, and U3 includes a corresponding input pad P1, P2, and P3, and signals are externally input through the pads P1, P2, and P3. It is configured as follows.
  • Each unit circuit Ul, U2, and U3 is between the ground potential Vdd side and the power supply potential Vss side.
  • a fuse and a series circuit of a resistor R10 are connected.
  • the pads P1, P2, and P3 are connected to the connection point between the fuse f and the resistor R10, and the input terminal of the signal inverting amplifier 308 is connected. Accordingly, the above-mentioned signals of SEL 10, SEL 20, and SEL 30 are output from the signal inverting amplifier 308 included in each unit circuit Ul, U2, U3.
  • the resistance value of the fuse f is set to a value sufficiently smaller than the resistance value of the resistance value R10.
  • the selection signals SEL 10, SEL 20, and SEL 30 output from these unit circuits Ul, U2, U3 function to control the corresponding FETs 32, 34 on and off, respectively.
  • each of these selection signals SEL10, SEL20, and SEL30 is used to select an optimal signal inverting amplifier 14 from a plurality of signal inverting amplifiers 14-1, 14-2, 14-13.
  • the selection of the signal inverting amplifier 14 is performed by cutting one of the fuses of the unit circuits Ul, U2, and U3.
  • the fuse f of the unit circuits U1, U2, and U3 is cut by selectively applying a high voltage of about 20 volts to each of the pads P1, P2, and P3.
  • a high voltage is applied to the pad P1, and the fuse f of the unit circuit U1 is cut. Then, by stopping the application of the high voltage to the pad P1, the potential of the pad P1 becomes VSS via the resistor R10.
  • the signal inverting amplifier 14 is selected by selectively cutting the fuse f of the unit circuits U l, U 2, and U 3 has been described as an example.
  • the information of the signal inverting amplifier 14 selected by using a nonvolatile memory or a storage element may be stored.
  • FIG. 20 shows an evening chart showing the relationship between the oscillation stop voltage Vsto and the selection signals SEL31 to SEL33.
  • the horizontal axis represents time.
  • the oscillation stop voltage i Vstoj becomes K (! Vthpl
  • the oscillation stop voltage i Vsto I becomes K (: Vth 2 ⁇ + Vthn2).
  • the oscillation stop voltage I Vstol becomes K (
  • the oscillation stop voltage I Vstoi when SEL 31 is at the H level is the lowest, and the oscillation stop voltage i Vstoi is the highest when SEL 33 is at the H level.
  • the fuse f of the unit circuits U1 to U3 is cut at the time of IC inspection.
  • the value of the constant voltage Vres output from the constant voltage generating circuit 100 is measured, and each signal inverting amplifier 14 :! 14 to 13 are measured, and an arbitrary signal inverting amplifier 14 is selected based on the measurement result.
  • Measurement of short-circuit current I s flowing through each signal inversion amplifier 14 is done by connecting the signal inversion amplifier 14 as shown in FIG. 5 described above. At this time, a relationship between the oscillation stop voltage i Vstol and the short-circuit current Is as shown in FIG. 6 is obtained. Since the details have already been described, the description is omitted here.
  • must be within the range of region 1 shown in FIG.
  • a stable twisting occurs within a range where the on / off operation of the transistor is compensated, and It is necessary to select the oscillation signal inverting amplifier 14 through which the lowest short-circuit current Is flows.
  • the optimal oscillation signal inverting amplifier 14 that satisfies the above conditions based on the result of the above-described measurement of the short current Is, it is possible to reduce the power consumption of the crystal oscillation circuit 10. .
  • a test circuit (not shown) and a test pad connected to the test circuit are used to mount each oscillation circuit before mounting the crystal unit 12 on the substrate.
  • Signal inverting amplifier unit 14 Measure the short-circuit current Is of up to 1 4—3. Then, the signal inverting amplifier 14 in which the lowest short-circuit current Is flows in the range where the on-off operation is compensated is specified. The IC test at this time is performed on the wafer.
  • this test uses an oscillation signal inverting amplifier 14 4 ::! Only 14 to 3 and the selection circuits 30 P and 30 N are activated, and the other elements are inactive.
  • test pads are provided according to the number of oscillation signal inverting amplifiers 14 and the logic of the test circuit.
  • the test circuit includes a logic circuit that sets any one of the selection signals SEL 31 to 33 to an H level according to a combination of voltage levels of input signals to the test pad. Then, the measurement of the short-circuit current Is is performed by selectively inputting the H-level selection signal to each of the oscillation signal inverting amplifiers 1411 to 1413 in a pseudo manner using the test circuit. It is performed in the state where it was done. At this time, a negative voltage Vreg equivalent to a constant voltage is applied using the monitoring pad MP connected to the output line 102.
  • the crystal oscillation circuit 10 of the present embodiment can measure the short-circuit current Is of the oscillation signal inverting amplifier 14 at the time of the IC inspection. For this reason, an oscillation circuit 10 using the optimum oscillation signal inverting amplifier 14 can be obtained regardless of the manufacturing conditions, and the yield of products can be improved.
  • the crystal oscillation circuit 10 of the present embodiment has excellent output characteristics and realizes a reduction in power consumption because the oscillation operation is performed by the optimum oscillation signal inverting amplifier 14. be able to.
  • FIG. 21 shows a second embodiment of the constant voltage generation circuit 100 that generates the constant voltage Vres .
  • the constant voltage generating circuit 100 includes a plurality of control NMO SFETs 114-1, 114-2, 114-3 having different threshold voltages, and the plural FETs 114-1, 114-2, 114 And a third selection circuit 40 for selecting an arbitrary FET from among the three.
  • the threshold voltages of the control FETs 114-1, 114-2, and 114-3 are V thn 11, Vthn 12, and V thn 13, the following relationship is established between them. Is formed so that
  • threshold voltages can be set by controlling the implantation concentration of impurities during the formation of the transistor. At this time, for example, each potential difference between Vthnl 1 and Vthnl 12, Vthnl 2 and Vthnl 3 can be set to about 0.1 V.
  • the third selection circuit 40 is connected in series with each of the FETs 114_1, 114-2, and 114-3, and a plurality of FETs 42-1, 42-2, and 42-3 functioning as switching elements.
  • the selection signals SEL41, SEL42, and SEL43 are input to the gates of the FETs 42-1, 42-2, and 42-3.
  • the constant voltage generating circuit 100 selectively turns on FETs 42-1, 42-2, and 42-3 for switching using the selection signals SEL 41, 42, and 43, and controls a control FET 114. Select Since the thresholds of the control FETs 114-1, 114-2, and 114-31 are different as described above, the value of the constant voltage V res is controlled to the potential corresponding to the selected control FET 114.
  • FIG. 22 shows a timing chart of the constant voltage generation circuit 100.
  • i Vreg HI (i VthpO! + Vthn)
  • the selection signal SEL 41 when the selection signal SEL 41 is set to the H level and the FET 1144-1 is selected, the value of the constant voltage is
  • + Vthn1). Assuming that the selection signal SEL 41 is at the L level and SEL41 is at the H level, iVregi H (
  • Vreg. HI (
  • when the SEL 41 is set to the H level is the lowest, and the constant voltage i Vregi is the highest when the SEL 43 is set to the H level.
  • a circuit for generating the selection signals SEL 41 to 43 is the same as the circuit shown in FIG. 19, and thus the description thereof is omitted here.
  • the setting of the constant voltage V re3 ⁇ 4 output from the constant voltage generating circuit 100 must satisfy the following conditions, as in the above-described embodiment .
  • the procedure for selecting the FET 14 to satisfy this condition is performed in the circuit shown in FIG. 18 by the same procedure as that for selecting a desired signal inverting amplifier 14.
  • the voltage level applied to the test pad connected to the test circuit is controlled, and the selection signals SEL41, SEL42, SEL43 are sequentially set to the H level.
  • the value of the constant voltage V reg output from the output line 102 is changed by sequentially turning on the constant voltage control FETs 114-1, 114-2, and 114-3.
  • the value of the constant voltage V reg output from the output line 102 is measured via the monitor pad MP connected to the line 102.
  • the IC test is performed in a wafer state.
  • the constant voltage Vres is measured for each IC chip.
  • Only the control FET 1 14— 1, 1 14-2, 1 14 13 and the third selection circuit 40 are activated, and the other elements are set to the inactive state.
  • the constant voltage Vreg output at this time must satisfy the condition of
  • the short-circuit current Is of the oscillation signal inverting amplifier 14 of the crystal oscillation circuit 10 is measured, and the optimum constant voltage V reg that satisfies the above relationship is specified. Then, the fuse f of the unit circuit U connected to the NM ⁇ S FET 11 necessary for generating the specified constant voltage Vreg is cut off. As a result, one optimal NMO SFE T 114 for constant voltage control is selected.
  • an electronic circuit can be formed by combining the constant voltage generation circuit 100 of the second embodiment and the crystal oscillation circuit 10 of the first embodiment, thereby reducing power consumption.
  • a first selection circuit 30P for forming the selection signals SEL31 to 33 and a second selection circuit 30N for forming the selection signals SEL31 to 33 are required.
  • Pad can be shared.
  • the circuit configurations of the first selection circuit and the second selection circuit can be the same.
  • the signal inverting amplifier 14 and the control FET can be obtained from the measurement results of the short-circuit current of the oscillation signal inversion amplifier 14 of the crystal oscillation circuit 10 and the measurement result of the constant voltage Vreg You can select 1 14 optimal combinations. As a result, it is possible to further reduce power consumption while securing more stable oscillation characteristics.
  • the constant voltage generation circuit 100 according to the second embodiment and the crystal twisting circuit 10 may be used in the circuits shown in FIGS. 12 and 13 according to the first embodiment. Good.
  • a first oscillation signal inverting amplifier including at least one transistor having a first threshold voltage
  • a second oscillation signal inverting amplifier including at least one transistor having a second threshold voltage different from the first threshold voltage
  • a crystal oscillator connected to the output side and the input side of the first and second oscillation signal inversion amplifiers, and inverts the phase of the output signal of the first and second oscillation signal inversion amplifiers.
  • a feedback circuit for feedback input to the oscillation signal inverting amplifier;
  • the first oscillating signal inverting amplifier performs the oscillating operation
  • the second oscillating signal inverting amplifier performs the oscillating operation.
  • the absolute value of the first threshold voltage is set lower than the absolute value of the second threshold voltage.
  • the driving capability of the first signal inverting amplifier for generation is increased, and the absolute value of the second threshold voltage is increased.
  • the driving capability of the second oscillation signal inversion amplifier can be reduced.
  • both the first oscillation signal inverting amplifier and the second oscillation signal inverting amplifier include a transistor of a first conductivity type and a transistor of a second conductivity type.
  • the oscillation signal inverting amplifier can be constituted by the CMOSFET, so that an oscillation circuit that oscillates with low power consumption and excellent characteristics can be obtained.
  • the first period is a period from power-on to stable oscillation
  • the second period is a period from stable oscillation to end of oscillation.
  • the oscillation circuit includes:
  • a period from the power-on to a stable oscillation is detected, the first oscillation signal inversion amplifier is selected, and a period from the stable oscillation to the end of the oscillation is set to the second oscillation signal inversion amplifier.
  • it is formed to make a selection.
  • the oscillation operation is performed by the first oscillation signal inverting amplifier having a large driving capability during a period from power-on to stable oscillation.
  • the power consumption can be reduced by performing the oscillating operation by the second oscillation signal inverting amplifier having a small driving ability.
  • the oscillation signal inverting amplifier switching circuit includes:
  • a power-on detection circuit for detecting power-on to the oscillation circuit
  • the elapsed time from the time when the power is turned on is measured, and from the first period to the
  • the first oscillation signal inverting amplifier is selected, and when the timer detects switching from the first period to the second period, the second It is preferable to form so as to select the signal inverting amplifier for twisting.
  • the time constant of the power-on circuit is adjusted without using the timer 1, and a detection signal at the time of switching from the first period to the second period is output from the power-on circuit. It may be formed as follows.
  • an electronic circuit including the oscillation circuit, a semiconductor device, an electronic device, a clock, and the like.
  • FIG. 23 shows an example of the crystal oscillation circuit according to the third embodiment.
  • members corresponding to those described above are denoted by the same reference numerals, and description thereof is omitted.
  • the crystal oscillation circuit 10 of the present embodiment includes a plurality of signal inverting amplifiers 14-11 and 14-12, and a selection for selectively setting the one signal inverting amplifier 14 to a usable state based on the selection signal SE'L1. And a circuit 30.
  • Each of the signal inverting amplifiers 14-1 and 14-12 is configured to include a PMOS FET 16-1 and 16-2, respectively, and an NMOS FET 18-1 and 18-2.
  • the feature of this embodiment is that the absolute values of the threshold values of the FETs 16-1 and 18-1 constituting the first signal inverting amplifier 14-1 are determined by the FET 1 1 constituting the second signal inverting amplifier 14-2. 6 ⁇ 2, formed smaller than the 3 ⁇ 4 log of the threshold value of 18_2.
  • the difference between the absolute values of the thresholds of FETs 16-1 and 16-2 is about 0.1 to 0.3 V
  • the difference between the absolute values of the thresholds of FETs 18-1 and 18-2 is calculated as follows. Similarly, it should be about 0.1 to 0.3 V.
  • the signal inverting amplifier 14_1 has the characteristic that the driving capability of the oscillation circuit 14 is high but the power consumption is correspondingly large, and that the oscillation circuits 14 and 12 have low driving capability but low power consumption. Will have properties.
  • first and second signal inverting amplifiers 141-1 and 14-2 are connected between the ground potential Vdd side and the line 102 side, respectively, and are driven by a voltage having a potential difference between Vdd and Vreg. You.
  • the selection circuit 30 includes switching elements respectively connected in series on the power supply lines of the first and second signal inverting amplifiers 14-11 and 14-12. Be composed. Specifically, a control FET 32-1 is connected in series to the power supply line on the Vdd side of the first signal inverting amplifier 14-1, and a control FET 35-1 is connected in series to the power supply line on the potential Vreg side. ing. Further, the control FET 32-2 is connected to the power supply line on the Vdd side, and the control FET 35-2 is connected in series to the power supply line on the Vreg side of the second signal inverting amplifier 14-12. .
  • the selection signal SEL 1 is directly input to each gate of the control FETs 32-2 and 35-1. Further, the selection signal SEL 1 is input to the gates of the control FETs 32-1 and 35-2 via the signal inverting amplifier 33.
  • one set of control groups 32-2 and 35-2 and the other set of control FET groups 32-1 and 35-1 can be selectively selected. And the power is supplied to only one of the signal inverting amplifiers 14.
  • the selection signal SEL1 is generated using the circuit shown in FIG. 2A described above. Then, the selection signal SEL1 is output from the circuit 300 according to the timing chart shown in FIG. 2B.
  • the control FETs 32-1 and 35-1 are turned on, and the oscillation circuit 10 is started using the first signal inverting amplifier 14-11.
  • the first signal inverting amplifier 14-11 is configured by using the low threshold voltage FETs 16-1 and 18-1, the oscillation operation with high driving capability is performed and the oscillation is quickly brought to the oscillation stable state. Will be activated.
  • control FETs 32-2 and 35-2 are turned on by the selection signal SEL, so that the second signal inverting amplifier 14-1 is substituted for the first signal inverting amplifier 14-1 described above. — 2 will work.
  • the second signal inverting amplifier 14-12 can maintain a stable oscillation state with low power consumption.
  • the period from the start of the generation operation of the generation circuit 10 to the start of the stable oscillation operation, and the period from the stable generation to the end of the oscillation operation, Signal inverting amplifier with high driving capability ⁇ 4-1 and signal inverting amplifier with low driving capability 14 The two problems of reliable start of oscillation operation and reduction of power consumption can be simultaneously solved by using 1 and 2 properly.
  • crystal oscillation circuit 10 of the present embodiment may be used, for example, as the crystal oscillation circuit 10 shown in FIG. 12 and FIG.

Description

明 細 発振回路、 電子回路、 半導体装置、 電子機器および時計 [技術分野]
本発明は、 発振回路、 電子回路、 半導体装置、 電子機器および時計に関する。 [背景技術]
従来より、 時計や携帯用の電話、 コンピュータ端末などには、 水晶振動子を用 いた発振回路が広く用いられている。 このような携帯用の機器では、 消費電力を 節約し、 電池の長寿命化を図ることが必要となる。
消費電力の節約という観点から、 本発明者は、 携帯用電子機器、 特に腕時計に 使用される電子回路を搭載した半導体装置の消費電力を分析した。 この分析の結 果、 このような半導体装置においては、 その発振回路部分の消費電力が他の回路 部分に比べ大きな割合を占めることが確認された。 すなわち、 本発明者は、 携帯 用電子機器に使用される発振回路部分での消費電力を節減することが、 電池の長 寿命化を図る上で効果的であることを見出した。
[発明の開示]
本発明の目的は、 低消費電力で駆動可能な 振回路、 電子回路、 半導体装置、 電子機器および時計を提供することにある。
本発明の他の目的は、 発振回路の信号反転増幅器に含まれるトランジスタの閾 値電圧のばらつきの影響を低減し、 安定した発振が可能な発扳回路、 電子回路、 半導体装置、 電子機器および時計を提供することにある。
前記目的を達成するため、 本発明の発振回路は、
信号反転増幅器と、
水晶振動子を有し、 前記信号反転増幅器の出力信号を位相反転して、 前記信号 反転増幅器にフィ一ドバック入力するフィ一ドバック回路と、 前記信号反転増幅器を構成する 卜ランジスダのバックゲートと、 ソース間のバ ックゲート電圧を制御する制御回路と、
を含むことを特徴とする。.
本発明によれば、 基板バイアス効果を積極的に利用して、 前記信号反転増幅器 に含まれる前記トランジス夕のソース電位とバックゲート電位とを異ならせるこ とができる。 このため、 前記トランジスタの閾値電圧を制御し、 発振回路の発振 動作時の低消費電力化を図ることができる。
ここにおいて、 前記信号反転増幅器を構成するトランジスタとしては、 電界効 果トランジスタを用いることが好ましい。
また前記信号反転増幅器を構成するトランジスタは、
第 1のト ンジス夕と、 第 2のトランジスタとを含み、
前記制御回路は、
前記第 2のトランジスタのバックゲート電圧を制御する構成を採用することが 好ましい。
さらに前記トランジスタとしては、 デブリーシヨンタイプの電界効果トランジ ス夕を用いることが好ましい。
ここにおいて、 前記第 2のトランジスタのバックゲートを所定の電位に設定さ れている場合には、
前記制御回路は、
前記第 2のトランジスタのソースに接続された整流素子回路と、
前記整流素子回路のバイパス回路を形成するスイッチング素子と、
前記スィツチング素子をオンオフ制御することにより、 前記第 2のトランジス 夕のバックゲート電圧を、 少なくとも 2段階に渡り選択的に切り替え制御する切 替回路と、
を含むように形成することが好ましい。
また、 前記第 2のトランジスタのソースが所定の電位に設定されている場合に は、
前記制御回路は、 前記第 2のトランジスタのバックゲートに接続された整流素子回路と、 前記整流素子回路のバイパス回路を形成するスィツチング素子と、
前記スィツチング素子をオンオフ制御信号を出力することにより、 前記第 2の トランジスダのバックゲ一ト電圧を、 少なくとも 2段階に渡り選択的に切り替え 制御する切替回路と、
を含むように形成することが好ましい。
これにより、 前記スイ ッチン 素子のオンオフ制御により、 前記第 2のトラン ジス夕の閾値を段階的に選択し、 発振回路の駆動を低消費電力で行うことができ る。
また、 前記信号反転増幅器の電源ラインは、
第 1の電位側と、 前記第 1の電位とは電位の異なる第 2の電位側に接続され、 前記信号反転増幅器は、
前記第 1の電位と前記第 2の電位の電位差をもつ発振信号を生成するように形 成することが好ましい。
これにより、 前記信号反転増幅器は、 充分な信号振幅をもって、 安定発振する ことができる。
さらに、 前記第 1の電位と前記第 2の電位による電位差は、 前記信号反転増幅 器の発振停止電圧の絶対値よりも大きく設定することが好ましい。
また、 前記整流素子回路は、
順方向に直列に接続された複数の整流素子を含み、
前記スイッチング素子は、
前記複数の整流素子の内の少なくとも 1個の整流素子のバイパス回路を形成す る構成を採用することが好ましい。
この場合、 前記スイッチング ¾子を複数設け、 複数の整流素子のバイパス回路 を形成することがより好ましい。
これにより、 前記各スイッチング素子のオンオフ制御の組合せにより、 整流素 子による電圧降下を多段階に選択し、 前記第 2のトランジスタのバックゲート電 圧を多段階制御することができる。 従って、 前記第 2のトランジスタの閾値を多 段階に選択でき、 発振回路の低消費電力駆動をより効果的に行うことができる。 ここにおいて、 前記整流素子としては、 例えばダイオード等を用いることがで きる。
また、 前記制御回路は、
発振回路の起動する第 1の期間と、 発振回路が安定して発振動作を行う第 2の 期間とで、 前記第 2のトランジスタのバックゲート電圧を異なる値に制御するこ とが好ましい。
更に前記切替回路は、
電源投入から所与の時間が経過するまでの間を、 発振回路が起動される第 1の 期間として検出し、 前記所与の期間経過後を、 発振回路が安定して発振動作を行 う第 2の期間として検出する動作期間検出手段と、
前記第 2のトランジスタの閾値電圧の絶対値が、 前記第 1の期間では大きく、 前記第 2の期間では小さくなるように、 前記バックゲート電圧を少なくとも 2段 階に渡り切り替え制御する手段と、
を含むように形成することが好ましい。
これにより、 発扳回路を確実に起動し、 しかも安定発振時には発振回路の消費 電力を低減することができる。
特に、 このような構成を採用することにより、 水晶発振回路が安定して発振し ている状態では、 各充放電サイ ルにおいて水晶振動子に充電された電力を完全 に放電しなくても、 安定した発振状態を維持することができる。 これにより、 回 路全体の電力消費をより効果的に低減することができる。
また、 前記発振回路は、
前記信号反転増幅器に流れるショート電流が、 信号反転増幅器を構成するトラ ンジス夕のオン電流よりも大きいという条件を満たす範囲の値となるように、 前 記バックゲート電圧の選択が行なわれるとともに、 前記第 1の電位と前記第 2の 電位による電位差が、 最小の電圧とするように設定されることが好ましい。 これにより、 発振回路は、 より安定した発振動作を行うことができる。
また、 本発明の電子回路は、 前述した発捩回路と、
前記発振回路に、 前記第 1の電位に対する前記第 2の電位を供給する定電圧発 生回路と、
を含み、
前記定電圧発生回路は、
一端側が前記第 1の電位側に接続され、 定電流を供給する定電流源と、 前記第 2のトランジス夕と同一の製造条件にて形成され、 かつその一端側が前 記定電流源側、 他端側が定電圧出力ライン側に接続されるように定電流路に設け られ、 前記第 2の電位の定電圧生成用の参照電圧を出力する定電圧制御用トラン ジス夕と、
前記参照電圧が一方の端子へ入力され、 他方の端子へ所与の基準電圧が入力さ れるオペアンプと、
一端側が定電圧出力ライン側に接続されるように定電流路に設けられ、 前記ォ ぺアンプの出力がゲートに入力されることにより抵钪値が制御され、 前記定電圧 出力ラインの電位を、 前記第 2の電位の定電圧に制御する出力用トランジスタと、 を含むことを特徴とする。
このようにすることにより、 ^電圧発生回路の出力する定電圧の温度特性を、 発振回路の発振停止電圧の温度特性と同様にすることができる。 この結果、 前記 定電圧の絶対値を、 発振停止電圧の絶対値を上回るという制約条件の下で小さな 値に設定しても、 発振回路の発振動作を安定して行う事ができる。 これにより、 前記定電圧の絶対値を小さく し、 発振回路の消費電力をより少なくすることがで ぎる。
さらに、 このような構成を採用することにより、 製造工程の管理などに起因す る前記信号反転増幅器の卜ランジス夕の閾値電圧のばらつきを、 前記定電圧制御 用トランジスタにて補償することができる。 従って、 半導体装置の歩留りを向上 することができる。
また、 本発明の半導体装置は、
前述した発振回路、 又は電子 P路を含むことを特徴とする また、 本発明の電子機器は、
前述した発振回路、 電子回路又は半導体装置を含み、 前記発振回路の発振出力 から動作基準信号を生成することを特徴とする。
また、 本発明の時計は、
前述した発振回路、 電子回路又は半導体装置を含み、 前記発振回路の発振出力 から時計基準信号を形成することを特徴とする。
本発明の電子機器、 時計は、 回路の安定動作を確保しつつ、 低消費電力化を図 ることができる。
[図面の簡単な説明]
図 1 A、 図 I Bは、 実施例 1の水晶発振回路の概略図およびそのタイミングチ ャ一トである。
図 2 A、 図 2 Bは、 実施例 1の切替回路の概略図およびそのタイミングチヤ一 トである。
図 3 A、 図 3 Bは、 実施例 2の水晶発振回路の概略図およびそのタイミングチ ヤートである。
図 4は、 実施例 3の水晶発振回路の概略図である。
図 5は、 実施例 3の信号反転増幅器のショート電流を測定する方法の説明であ る。
図 6は、 発振停止電圧とショート電流との関係を示すグラフである。
図 7 A、 図 7 Bは、 実施例 4の切替回路の概略図およびそのタイミングチヤ一 トである。
図 8は、 実施例 3の水晶発振回路変形例の概略図である。
図 9は、 実施例 1〜4の水晶発振回路のゲート波形と、 ドレイン波形を示す概 略図である。
図 1 0は、 実施例 5の回路を示す概略図である。
図 1 1は、 N M O S F E Tのソースとバックゲートと同電位としたデータと、 ソース電位とバックゲート電位とを異なる電位としたデータの比較例を示す図で ある。
図 1 2は、 本発明が適用された時計の機能ブロック図である。
図 1 3は、 本発明が適用された携帯用電子機器の機能ブロック図である。
図 1 4は、 '従来の水晶発振回路および定電圧発生回路の概略図である。
図 1 5は、 定電圧 I Vreg !と発振停止電圧 I Vsto lの温度特性の説明図である。 図 1 6は、 定電圧発生回路に用いられる N M O S F E Tの特性図である。
図 1 7は、 第 2の実施の形態の定電圧発生回路及び水晶発振回路を含む電子回 路の説明図である。
図 1 8は、 第 2の実施の形態の水晶発振回路の説明図である。
図 1 9は、 切替回路の概略説明図である。
図 2 0は、 発振停止電圧と選択信号との関係を示すタイミングチャートである c 図 2 1は、 第 2の実施の形態の定電圧発生回路の説明図である。
図 2 2は、 選択信号を用いた定電圧の制御の説明図である。
図 2 3は、 第 3の実施の形態の水晶発振回路の説明図である。
[発明を実施するための最良の形態]
次に、 本発明の好適な実施の形態を図面に基づき詳細に説明する。 ぐ従来技術の分析 >
本発明の実施の形態の説明に先立ち、 消費電力の節約という観点に立って本発 明者が行った、 携帯用電子機器の分析、 特に腕時計に使用される電子回路の消費 電力を分析の結果を説明する。
この分析によれば、 プリント基板上に構成される電子回路のうち、 発振回路部 分の消費電力が他の回路部分に比べ大きな割合を占めることが確認された。 すな わち、 携帯用電子機器に使用される電子回路の発振回路部分での消費電力を節减 することが、 使用電池の長寿命化を図る上で効果的であることが見出された。 更に、 この分析によれば、 低消費電力化のために電源電圧自体を下げると、 信 号反転増幅器に含まれる M O S F E Tの閾値電圧のばらつきの影響が大きくなり、 発振回路の発振動作不良という問題を引き起こす可能性が高くなるという問題が 確認された。
以下に、 その詳細を説明する。
従来の回路
図 14には、 従来の水晶発振回路 10および定電圧発生回路 100の一例が示 されている。
この水晶発振回路 10は、 信号反転増幅器 14と、 フィードバック回路とを含 んで構成される。 前記フィードバック回路は、 前記水晶振動子 12、 抵抗 Rf、 位相補償用のコンデンサ CD， CGを含んで構成され、 信号反転増幅器 14のドレ イン出力を、 180度位相反転されたゲート入力として前記信号反転増幅器 14 のゲー卜へフィードバック入力する。
前記信号反転増幅器 14は、 一対の P型電界効果トランジスタ （以下 PMOS FETと記す） 1 6， N型電界効果トランジスタ （以下 NMO S F E Tと記す） 18を含む。 そして、 前記信号反転増幅器 14は、 それぞれ第 1の電位側とこれ よりも低い電圧の第 2の電位側に接続され、 両電位の電位差により電力供給を受 け駆動される。 ここで、 前記第 1の電位は接地電圧 Vddに設定され、 第 2の電位 は負の定電圧 Vregに設定されている。
以上の構成の水晶発振回路 1 3では、 信号反転増幅器 14に定電圧 Vregを印加 すると、 前記信号反転増幅器 14の出力が 1 80度位相反転されてゲートにフィ ードバック入力される。 これにより、 信号反転増幅器 14を構成する PMO S F E T 1 6 , NMO S F E T 18が交互にオンオフ駆動され、 水晶発振回路 10の 発振出力が次第に増加し、 ついには水晶振動子 12が安定した発振動作を行なう ようになる。
第 1の着眼点
水晶発振回路 1 0では、 安定発振後にも常に PMO S F E T 1 6 , NMOSF E T 18が交互にオンオフ駆動される。 この際、 従来の回路では、 前記 PMOS FET 1 6がオン駆動されると、 水晶振動子 12に充電されたエネルギーのほと んどがそのまま放電されてしまう。 従って、 次の充電サイクルにおいて、 水晶振 動子 12をはじめから充電しなければならない。
すなわち、 水晶発振回路 10が安定して発振している状態では、 各充放電サイ クルにおいて水晶振動子 12に充電された電力を完全に放電しなくても、 安定し た発振状態を維持することができる。 しかし、 従来の回路では、 各充放電サイク ルにおいて、 水晶振動子 1 2の充電電力をそのまま放電し、 再度充電するという サイクルを繰り返していた。
本発明者は、 これが回路全体の電力消費を増加させる大きな要因となっていた ことを見いだした。 第 2の着眼点
また、 本発明者は、 従来の回路では、 発振回路 10に供給する定電圧 Vregと、 発振回路 10の発振停止電圧 Vstoの各温度特性が異なることが、 発振回路 10の 低消費電力化を妨げる大きな要因であることを見いだした。
すなわち、 前記 NMO S FE T 18の閾値電圧を Vthn, 前記 PMOSFET 1 6の閾値電圧を Vthpとすると、 図 14に示す水晶発振回路 10の発振停止電圧の 絶対値 I Vsto Iは、 次式で表わすことができる。 Vstoi = K - Vthp |+ Vthn) ·'· ( 1) 前記定数 Κは 0. 8〜0. 9である。 前記式 （ 1) から明らかなように、 発振 停止電圧 Vstoは、 前記 NMO S FE T 18の閾値電圧 Vthn， 前記 PMOS FE T 1 6の閾値電圧 Vthpに依存する。
一方、 定電圧発生回路 100は、 定電流源 1 1 0と、 才ぺアンプ 1 12と、 定 電圧制御用 NMO S FE T 1 14と， 出力用 NMO S FE T 1 16とを含んで構 成されている。
前記定鼋流源 1 10は、 一端が前記アース電位 Vdd側に接続され、 他端が電源 Vss側に接続された定電流路 1 50に設けられ、 常に所定の定電流 IDを定電流路 150に供給する。 この定電流路 1 50には、 前記 NMO S FET 1 14、 1 1 6が直列に接続されている。
前記定電圧制御用 NMOSFET 1 14は、 前記定電流源 1 10と、 定電圧の 信号出力ライン 102の間に位置して設けられている。 そして、 前記定電圧制御 用 NMOSFET 1 14は、 そのゲートがドレインと短絡され、 信号ライン 10 1に向けて定電圧生成用の参照電圧を出力する。
前記オペアンプ 1 1 2は、 そのプラス （以下十と記す） 入力端子に前記信号ラ イン 10 1を介して前記参照電圧が入力され、 そのマイナス （以下一と記す） 入 力端子には所定の基準電圧 Vrefが入力される。 そして、 このオペアンプ 1 12は, その差電圧を増幅出力する。
前記出力用の NMO SFET 1 1 6は、 前記信号出力ライン 102と、 電源電 圧 Vssとの間に位置して設けられている。 そして、 この NMO S F E T 1 1 6は、 そのゲー卜に前記オペアンプ 1 丄 2の出力が入力されることにより、 その抵抗値 が制御される。 これにより、 前記出力信号ライン 102の電位が、 第 2の基準電 位をもつ定電圧 Vregにフィードバック制御される。
前記定電圧制御用 NMOSFET 1 14には、 前記定電流源 1 1 0からの定電 流 I Dが供給されている。 従って、 前記信号線 1 01と出力ライン 1 02との間に は、 前記定電圧制御用 NMO S F E T 1 14の閾値電圧 Vthnl 1に依存した aV thnl 1の電位差が生じる。 よって、 前記出力ライン 1 02と接地電位 Vddの間に は、 ひ (Vref+Vthnl 1 ) の電位差が生じ！)。
このことから、 定電圧発生回路 100の出力電圧 Vregは、 前記基準電圧 Vref と、 定電圧制御用 NMOS FET 1 14の閾値電圧 Vthnl 1の影響を受けること が理解される。 すなわち、 定電圧 |Vreg|は電圧 （Vref+Vthnl 1 ) に比例する c 従って、 従来の構成の水晶発捩冋路 10は、 電圧 （Vreg+Vthnl 1) に依存し た定電圧 Vregを電源として用い、 動作することになる。
しかし、 このような定電圧発生回路 100は、 その製造工程である半導体製造 工程において、 前記定電圧制御用 NM〇 S F E T 1 14の閾値電圧 Vthnl 1の値 がばらつくことが多い。 従来の回路では、 このばらつきにより、 例えば、 前記閾 値電圧 Vthnl 1が大きくなった場合でも、 ライン 102から出力される定電圧 j Vreg:も同時に大きくなる。 このため、 定電圧 Vregと発振停止電圧 Vstoの間に は常に； Vreg:〉 I Vstolの関係が保たれる。 従って、 従来の回路では、 発振回路 10の発振動作が確保され、 I Cの歩留りを向上できるという利点があった。 ところが、 発捩回路 10の低消費電力動作のためには、 発振動作確保 （iVreg ->！ Vstol) という条件を満足しつつ、 定電圧 I Vreg|をできるだけ下げる必要が ある。 しかし、 定電圧 I Vregiを下げるために、 定電流源 1 10から供給される定 電流 IDを少なくすると、 生成される定電圧 Vregが、 温度変化による前記定電流 の変動により大きく変化してしまうという問題が発生する。
以下にこの温度特性について、 詳細に説明する。
定鼋圧発生回路 100において、 定電圧制御用 NMO S F E T 1 14を動作さ せる定電流源 1 10の電流値 IDには、 温度依存性がある。 すなわち、 前記定電流 源 1 10が、 例えば、 デブリーションタイプの PMO S F E Tを用いて構成され ている場合、 定電流 IDは次式で表わすことができる。 ここで、 前記定電流源を構 成するデプリーシヨン PMOS FETの電流増幅率を/?とし、 その閾値電圧の絶 対値を； Vth,とし、 ゲ一トーソース間電圧を VGSとする。
ID= ( 1/2 ) ' β ' (VGS-iVth|) 2 .'· (2) 前記 PMO SFETは、 定電流を形成するためにゲート及びソース間が短絡さ れているので、 前記 VGSは 0Vとなる。 この条件を式 （2) に代入すると、 次式 が得られる。
ID- ( 1/2) ' β · (-Vth) 2 … （3) 式 （3) に示されるように、 定電流 IDは、 電源電圧 Vssには依存しない。 しか し、 定電流 IDは、 温度依存性のある電流増幅率/?と、 閾値電圧 Vthの二乗とに比 例する。 従って、 定電流 IDの値も、 温度変化によって変動することが理解されよ Ό o
図 1 5に、 前記定電圧発生回路 100に含まれる NMO S F E T 1 14の温度 特性を示す。 同図において、 縦軸は前記定電流源 1 1 0が供給する定電流 ID、 横 軸は MO S FET 1 14のゲ一ト · ソース間電圧 VGSを表わす。 ここでは 3種類 の曲線 A〜Cが示されている。 曲線 Aは、 前記 NMO S F E T 1 14の閾値電圧 Vthnl 1が低い場合、 曲線 Cは、 前記閾値電圧 Vthnl 1が高い場合、 曲線 Bは、 前記閾値電圧 Vthnl 1が Aと Cとの中間である場合の特性曲線を示している。 つ まり、 これらの特性曲線からも分かるように、 定電圧制御用 NMO S FET 1 1 4の VGSは、 前記定電流源 1 1 0が供給する定電流 IDの変動によって変化する。 従って、 定電圧 Vregは、 定¾流源 1 10における定電流 IDと、 前記 NMOS FE T 1 14の閾値電圧 Vthnl 1と、 前記基準電圧 Vr e fの夫々の温度変化の 影響を受けて変動する。
一方、 発振停止電圧 Vstoは、 前記した式 （ 1 ) に依存しているので、 NMOS F E T 1 8の閾値電圧 Vthn, PMO S F E T 1 6の閾値電圧 Vthpの温度変化の 影響を受けて変動する。
このように、 定電圧 Vregの温度特性は、 定電流 IDの変化量と、 電圧 （Vref + Vthnl 1) の変化量に依存する。 これに対し、 発振停止電圧 Vstoの温度特性は、 閾値電圧 （！ Vthp!+Vthn) の変化量に依存する。 従って、 定電圧発生回路 10 0の出力する定電圧 Vregと、 発振回路 10の発振停止電圧 Vstoの各温度特性 (温度係数） は異なることが理解されよう。 '
図 16には、 定電圧 Vregと発振停止電圧 Vstoの温度特性が異なる場合の一例 が示されている。 ここでは、 定電圧 I Vreg iと発振停止電圧 I Vsto Iの温度との関 係が示されている。 同図において、 横軸は温度 T、 縦軸は定電圧 Vreg, 発振停止 電圧 Vstoの各電圧 Vを夫々示す。
発振回路 10の発振動作を確保するためには、 図 1 6で示す動作保証温度範囲 での最も高い温度 t aにおいても、 Vregi>！ Vsto；の条件を確保しなければな らない。 ここで、 前記温度 t aは、 例えば、 腕時計の公知の耐熱試験のための上 限温度である。 しかし、 このような条件設定を行うと、 V r e gと V s t oの温度勾配が異な ることから、 動作保証温度範囲での最も低い温度 t bにおいては、 定電圧 iVreg ！が必要以上に大きくなることが避けられず、 この結果、 無駄な電力を消費してし まうという問題が発生する。
すなわち、 従来の定電圧発生回路 100においては、 定電圧 Vregと発振停止電 圧 Vstoの温度勾配の差が大きいため、 高温側 （あるいは低温側） の発振動作を保 証するために、 前記 I Vregi>! Vstoiを条件を常に成立させと、 低温側 （あるい は高温側） での； Vreg が、 発振動作を保証する電圧に対し比較的大きな値となつ てしまい、 結果として、 電力を無駄に消費してしまう。
以上の分析の結果、 本発明者は、 回路の消費電力を低減するためには、 定電圧 Vregと発振停止電圧 Vstoとに同様な温度特性を持たせることが有効であること を見いだした。
第 3の着目点
携帯用電子機器および時計の低消費電力化のためには、 電源電圧自体を下げる ことが有効である。
しかし、 電源電圧自体を下げると、 信号反転増幅器 14に含まれる MO S FE T 1 6, 18の閾値電圧のばらつきの影響が大きくなり、 発振回路 10の発振動 作不良という問題を引き起こす可能性が高くなる。
すなわち、 電源電圧自体を下げると、 電源電圧 Vssに対する、 M0S FE T 1 6， 18の閾値電圧 Vthの割合が大きくなつてしまうため、 M0S FETの動作 マ一ジンの確保が困難となる。 従って、 半導体装置の製造工程において、 M0S FE Tを形成する際の不純物打ち込みに微小な誤差が生ずると、 これによつて引 き起こされる閾値電圧のばらつきにより、 製品の歩留りが低下してしまう可能性 があった。
本発明者は、 このような不純物打ち込みに微小な誤差によって引き起こされる 閾値電圧のばらつきがあっても、 発振動作不良の少ない発振回路 1 0を開発する ことにより、 消費電力をより低減することが可能となることに着目した。
以下に、 上記着目点に基づきなされた本発明の実施の形態を説明する。 ( 1 ) 第 1の実施の形態
まず、 第 1の実施の形態を説明する。 く実施例 1 >
図 1 Aには、 第 1の実施の形態に係る水晶発振回路の一例が示されている。 尚、 前記図 14に示す回路と対応する部材には、 同一符号を付し、 その説明は省略す る。
発振回路
本実施例の水晶発振回路 10は、 信号反転増幅器 14と、 フィ一ドバック回路 とを含んで構成される。
前記信号反転増幅器 14は、 第 1の電位側と、 これより低い第 2の電位側に接 続され、 両電位の電位差により電力供給を受け駆動されるように構成されている c ここで、 前記第 1の電位はアース電位 Vdd、 第 2の電位は前述した定電圧発生回 路 1 00から供給される負の電^電位 Vregに設定されている。
前記信号反転増幅器 14は、 PM0S FET 1 6と、 NM0 SFET 18とを 含んで構成される。 前記 PMO S F E T 16は、 そのソース、 ドレインがアース (Vdd) 、 出力端子 1 1にそれそれ接続され、 そのゲートにはフィードバック信 号が入力されている。
前記 NMO S F E T 18は、 そのドレインが出力端子 1 1 (ここでは F E T 1 6のドレイン） に接続され、 そのソースが、 以下に詳述する制御回路 200に接 続されている。 さらに、 この NMO S F E T 1 8のゲートには、 フィードバック 回路から供給されるフィ一ドバック信号が入力されている。
本実施例の特徴的な構成は、 信号反転増幅器 14を構成する F E Tのバックゲ 一卜と、 ソースとの間のバヅクゲート鼋圧を制御する制御回路 200を設けたこ とにある。
実施例の制御回路 200は、 信号反転増幅器 14を構成する一対の MO S FE T 1 6、 18のうち、 一方の FET 18のバックゲート電圧を制御するように構 成されている。
ここで、 前記バックゲート電圧の制御対象となる NM〇 S FE T 18は、 その バックゲートに、 前記定電圧発生回路 100から供給される定電圧 Vregが印加さ れるように構成されている。
前記制御回路 200は、 この NMO S FE T 18のソースの電位を多段階に切 換制御することにより、 この FET 18のソースとバックゲート間の電位を、 バ ックゲート電圧として制御する c この制御により、 MO S FE T 18の閾値電圧 Vthnは、 多段階に渡り切換制御されることになり、 この結果、 発振回路 10の発 振駆動時における電力消費を節減することが可能となる。
以下に、 このバックゲート制御の基本となる、 基板バイアス効果について説明 する。 基板バイアス
前記制御回路 200は、 基板バイアス効果を利用して、 信号反転増幅器 14を 構成する NMO S F E T 18の閾値電圧 Vthnを制御する。
水晶発振回路 1 0の電源投入時には、 前記 NMO S FE T 18のソース電位と バックゲート電位との差として表されるバックゲート電圧を、 0に近い低い値に 設定する。 これにより、 前記 NMO S FET 18の閾値電圧 Vthnが低く設定され た状態で、 発振回路 10は発振動作を開始する。
そして、 水晶発振回路 10の発振安定後には、 前記制御回路 200にて前記 N MOS FET 18のバックゲート電圧を高く制御する。 これにより、 発振回路 1 0は、 前記 NMO SFET 18の閾値電圧 Vthnが高く設定された状態で発振動作 を行う。
MO S FE T 1 8のソース電位とバックゲート電位の電位差であるバックゲ一 ト電圧を制御すると、 MOSFET 18の閾値電圧 Vthnが変化し、 サブスレヅシ ョルド領域におけるゲ一ト · ソース間電圧に対するドレイン . ソース間電流特性 が変化する。
例えば、 NMO S FETは、 ソースに対してバックゲートの電位を同電位にす ると、 前記 NMO S FE Tの閾値電圧が低下すると共にオフ電流が増加する。 又、 ソースに対して、 バックゲートの電位を異ならせると、 前記 NMO SFETの閾 値電圧が上昇すると共にオフ電流が減少する。
PMO S FE Τも同様な特性を示す。 例えば、 ソースに対してバックゲートの 電位を同電位とすると、 PMOS FETの閾値電圧の絶対値が低下すると共に才 フ電流の絶対値が增加する。 又、 ソースに対してバックゲートの電位を異ならせ ると、 PMO S F Ε Τの閾値電圧の絶対値が上昇すると共にオフ電流の絶対値が 減少する。
この特性を利用して、 例えば MO S F Ε Τの閾値電圧の絶対値を低く して、 サ ブスレツショルド領域特性となる様に形成する。 すなわち、 ソースとバックゲ一 卜とを同電位とすることによって、 M〇 S F Ε Τの閾値電圧の絶対値を低下させ、 且つドレイン一ソース間に電流を多く流れるようにする。 これにより、 MO SF Ε Τのスィツチ制御を高速化させると共にドライブ能力を向上させ、 半導体装置 の高速動作が可能となる。
逆に、 MQSFETのバックゲートに電圧を印加することによって、 MO SF Ε Τの閾値電圧の絶対値を高く し、 且つオフ電流の絶対値を非常に小さくするす ることができる。 また更に、 MO S FE Τの閾値電圧の絶対値が高い状態へと特 性を変化させると、 スタンバイ電流を非常に小さくすることができ、 半導体装置 の低消費電力化が可能となる。
ここで、 基板バイアス効果を表わす式として'、 次式 （4) が挙げられる。 式 (4) は、 エンハンスメン ト型の MO S FE Τについて、 閾値電圧の絶対値の上 昇分について表わしたものである。 ここで、 式 （4) 中の Κは定数， 0 fは基板 のフヱルミ電位， C。はゲート容量， VBGはバックゲート ' ソース間の電位差 （バ ックゲート電圧） を示している。 この式 （4) によれば、 バックゲート電圧 VBG が高くなるほど閾値電圧も上昇することが分かる。
{K · ( 2 φ f +VBG) } ;/2 - 1/Co … （4) 制御回路 次に、 前記制御回路 200の具体例を説明する。
実施例の制御回路 200は、 MOSFET 18と接続される整流素子回路 20 2と、 前記整流素子回路 202のバイパス回路 204とを含み、 前記バイパス回 路 204に設けられたスィツチング素子としての制御用 NM〇 S F E T 2 10を オン 'オフすることにより、 前記トランジスタ 1 8のバックゲート電圧を少なく とも 2段階にわたり選択的に設定するように構成されている。
実施例の整流素子回路 200は、 FET 18のソースと、 定電圧 Vregを供給す るライン 102との間に順方向に設けられたダイォード 2 12を含んで構成され る。 また、 前記バイパス回路 204は、 前記ダイオード 2 12と並列に接続され た制御用 NMO S FE T 2 10を含んで構成される。 この FE T 2 10は、 その ゲ一卜に選択信号 SEL 1が入力され、 選択的にオンオフ制御されるように構成 されている。
図 1 Bには、 実施例の水晶発振回路 10の動作タイミングチヤ一卜が示されて いる。
水晶発振回路 1 0への電源投入時には、 Hレベルの選択信号 SEL 1が出力さ れ、 制御用 NMO S FET 2 10がオンする。 これにより、 制御対象となる FE T 18のソースは、 出力ライン 102と短絡される。 この結果、 FET 18のソ ース、 バックゲート間の電位差がゼロ、 すなわちバックゲート電圧がゼロに制御 される。
この結果、 信号反転増幅器 14を構成する F'E T 18は、 その閾値電圧 Vthnが 小さく設定され、 オフリーク電流が増加するため、 そのソース · ドレイン間に電 流が多く流れるとともに、 発振開始電圧の絶対値 I Vsta Iが低くなる。 このため、 前記信号反転増幅器 14は、 その発振動作を容易に開始し、 安定した発振状態ま で速やかに立ち上がることになる。
そして、 信号反転増幅器 14の発振動作が安定すると、 前記選択信号 SEL 1 が Lレベルに切換制御される。 これにより、 F E T 2 10がオフされるため、 F E T 18のソースはダイオード 2 12を介してライン 102と接続されることに なる。 P
18
これにより、 前記接地電位 Vdd側から信号反転増幅器 14に流れる電流は、 前 記 FET 18のソースから、 前記ダイオード 2 12を介して、 ライン 102に向 かって流れる。 前記電流がダイォ一ド 2 12を通過する際、 FET 18のソース 電位は、 ダイオード 2 12の順方向電圧降下 Vf分だけ絶対値で低下する。 この 結果、 前記 NMO S FE T 18は、 その閾値電圧 Vthnが高く設定され、 オフ電流 が減少する。 すなわち、 前記ダイオード 212の順方向電圧降下 Vfの影響を受 け、 前記 NMO S FE T 18のソース及びバックゲ一ト間に印加される電圧の電 位差は、 前記ダイオード 2 12の順方向降下電圧 Vf となる。 この結果、 バック ゲート電圧が上昇し、 F E T 18の閾値電圧 Vthnが高く設定され、 この結果 FE T 1 8におけるオフリーク電流が減少し、 ソース ' ドレイ ン間電流を低減される ことになる。 これにより、 水晶振動子に蓄積されたェネルギ一の放電が効果的に 抑制され、 少ない消費電力で発 S回路 10を安定して発振させることができる。 このように、 本実施例によれば、 水晶発振回路 10への電源投入時には、 前記 信号反転増幅器 14における発振開始電圧の絶対値 I Vstaiを低下させて発振動作 を容易に開始でき、 安定発振動作が開始されてからは、 水晶振動子 12に蓄積さ れたエネルギーを効率良く使用して低消費電力で発振動作を継続させることがで ぎる。 切替回路
次に、 前記選択信号 S E L 1を形成する切替回路 30◦について説明する。 図 2 Aには、 切替回路 300の機能ブロック、 図 2 Bにはそのタイミングチヤ -トが示されている。
実施例の切替回路 300は、 分周回路 310、 クロヅクタイマーセット回路 3 20、 電源投入検出回路 330を含む。
前記電源投入検出回路 330は、 コンデンサ C 1 , 抵抗 R 1 , CMO S信号反 転増幅器 306により構成されている。
前記コンデンサ一 C 1及び抵抗 R 1は直列に接続され、 その両端には接地電圧 Vdd、 電源電圧 Vssが印加されている。 従って、 図 2 Bに示すように、 回路に電源 VSS、 及び Vregが投入されると、 水 晶発振回路 1 0及び切換回路 3 0 0が起動される。 この電源投入と同時に、 電源 投入検出回路 3 3 0では、 接地電位 Vdd側からコンデンサー C 1、 抵抗 R 1を介 して電源電位 Vss側に向かって電流が流れる。 すなわち、 電源投入直後は、 接地 電位 Vddであったライン 1 0 5の電位は、 コンデンサ一 C 1の充電が進むにつれ、 徐々に低下し、 電源 V ssの電位に近づく。
従って、 信号反転増幅器 3 0 6は、 電源投入直後にはライン 1 0 6から V SSの 電位の電源電圧投入検出信号を出力し、 ライン 1 0 5の電位が所定基準値を下回 ると、 ライン 1 0 6の出力電位を VSSから接地電位 Vddへ切り換えて出力する。 前記クロック夕イマ一セッ ト回路 3 2 0は、 ライン 1 0 6を介して V ssの電位 の電源投入検出開始信号が入力されることによりセッ トされる。 そして、 Hレべ ルの選択信号 S E L 1を、 発振回路 1 0の F E T 2 1 0のゲー卜へ向け出力する。 これにより、 F E T 2 1 0はオンされ、 信号反転増幅器 1 4を構成する F E T 1 8のバックゲート電圧がゼロに設定される。 このため、 前述したように発振回 路 1 0は、 安定した発振状態まで速やかに立ち上がることになる。
このようにして、 水晶発振回路 1 0が発振動作を開始すると、 その出力端子 1 1から出力される発振出力は分^回路 3 1 0に入力される。 この時、 発振回路 1 0の発振出力の周波数が、 例えば 3 2 k H zであると仮定すると、 分周回路 3 1 0はこのクロック信号を所定の周波数、 例えば 1 H zに分周し、 その分周出力を クロック夕イマセッ ト 3 2 0へ出力する。 '
クロック夕イマセッ ト回路 3 2 0は、 前述したように信号ライン 1 0 6から V SSの電位の信号が入力された時点でセッ 卜されており、 分周回路 3 1 0から出力 される分周出力を受け入れ可能な状態に制御されている。 従って、 分周回路 3 1 0から、 1 H zの周波数で分周したクロヅク信号が入力されると、 このクロヅク タイマセッ ト回路 3 1 0は、 この分周クロヅク信号をカウントしていき、 その力 ゥント値が所定値に達した時点で、 選択信号 S E L 1のレベルを Hレベルから L レベルに切換制御する。
これにより、 図 1 Aの発振回路 1 0、 特にその制御回路 2 0 0に含まれる F E T 2 10はオフ制御され、 FE Τ 1 8のソース及びバックゲート間に前述した V fのバックゲート電圧が印加される。 これにより前述したように、 FET 18の 閾値電圧が高く設定されることになるため、 発振回路 10は、 低消費電力型の安 定発振状態に切換制御されることになる。 変形例
図 3Aには、 実施例 1の発振回路 10の変形例が示され、 図 3 Bにはその動作 タイミングチャートが示されている。 この変形例に係る発振回路 10は、 制御回 路 1 0と、 NMO S FET 18との接続関係を変更した点に特徴がある。
この発振回路 1 0は、 FET 1 8のソースを、 定電圧 Vregが供給されるライン 102に接続している。
さらに、 制御回路 200を構成する整流素子回路 202及びバイパス回路 20 4を、 前記 F E T 18のバックゲ一卜と、 電源電位 VSSとの間に接続している。 なお、 ここで使用される電源電位 VSSはマイナスの電位であり、 その絶対値 I V SS Iは、 前記定電圧の絶対値 I Vreg Iよりも大きな値に設定されている。
そして、 前記制御用 NMO S FE T 2 10のゲ一トに選択信号 S E L 2を印加 することにより、 この F E T 2 10を選択的にオン ·オフし、 FET 1 8のバッ クゲート電位を多段階に切換制御する。 これにより、 前記実施例 1と同様な作用 効果を奏することができる。
なお、 この変形例の選択信号 S E L 2としては、 図 2 Aで示す回路で生成され る選択信号 S E L 1を、 更に信号反転増幅器を用いて反転出力したものを用いれ ばよい。
また、 前記実施例では、 クロック夕イマ一セッ ト回路 320によりクロック信 号をカウン卜することにより、 水晶発振回路 10の安定発振開始を検出し、 選択 信号の電圧レベルを切り換える場合を例にとり説明した。 しかし、 このクロック タイマーセッ ト回路 320を設けずに、 前記電源投入検出回路 330により選択 信号の電圧レベルを切り換えるようにしてもよい。 例えば、 電源投入検出回路 3 30のコンデンサ C 1および抵抗 R 1の大きさを調整し、 安定発振関始までの時 間を確保する時定数を得るように、 前記電源投入検出回路 330を構成すればよ い。
また、 前記実施例では、 信号反転増幅器に含まれる一方の FE T 1 8の閾値電 圧を制御する場合を例に取り説明したが、 本発明はこれに限らず、 他方の FET 1 6のバックゲート電圧を制御することにより、 同様にして閾値電圧を制御する 構成を採用しても良い。 く実施例 2 >
図 4には、 本発明の実施例 2にかかる水晶発振回路 1 0が示されている。 尚、 前記図 1 , 3 , 14に示す回路と対応する部材には、 同一符号を付し、 その説明 は省略する。 発振回路 1 0
本実施例の特徴は、 前記制御回路 200を用いて、 信号反転増幅器 14を構成 する NM0 S FET 1 8の閾値 圧 Vthnを 3段階以上にわたり切換制御可能とし たことにある。
前記制御回路 200は、 順方向に直列に接続された 2個のダイオード 2 1 4、 2 1 2を含む整流素子回路 20 2と、 前記ダイォード 2 14、 2 1 2の直列接続 回路に対するバイパス回路 204— 1と、 一方のダイオード 2 12に対するバイ パス回路 204 - 2とを含んで構成される。 各バイパス回路 204— 1、 204 一 2は、 それぞれ制御用 NMO S FE T 2 1 6、 2 1 0を用いてオンオフ制御さ れる。
具体的には、 信号反転増幅器 1 4を構成する NM〇 S F E T 18は、 そのバヅ クゲートが定電圧 Vregの供給ライン 102に接続され、 そのソースが整流素子回 路 2 02のアノード側端部と、 バイパス回路 204— 1の一端側に接続されてい る。
前記整流素子回路 202のカソード側、 および前記各バイパス回路 204— 1、 204 - 2の他端側は、 ライン 1 02に接続されている。 そして、 前記スイチッング素子として機能するトランジスタ 2 16、 2 10の 各ゲートには、 選択信号 SEL 20， SEL 10がそれぞれ印加されている。 以上の構成とすることにより、 前記制御用 NMO S FET 2 10、 2 1 6のォ ンオフ制御を所定の組合せとして行うことにより、 NMOSFET 18のソース 電位、 すなわちバックゲート電位を三段階以上にわたり切換制御することができ る。
すなわち、 FET 2 16、 2 ί 0を共にオフ制御することにより、 接地電位 V dd側から信号反転増幅器 14を介して電源ライン 102側へ流れる電流は、 ダイ オード 2 14、 2 12を通過し、 ダイオード 2個分の順方向電圧降下 2 Vf が発 生する。 従って、 このときには、 F E T 18には 2 V fの値のバックゲ一卜電圧 が印加される。
また、 FET 2 10がオンされ、 FE T 16がオフされると、 前述した電流は ダイオード 2 14、 バイパス回路 204 - 2を介して電源ライン 102へ流れる。 このため、 制御回路 200内での電圧降下はダイォード 2 14での電圧降下 Vfだ けとなる。 従って、 FET 18のバックゲート電圧は Vfに制御される。
さらに、 前記各 FE T 2 16をオンし、 2 10をオフすると、 前述した電流は 全てバイパス回路 204 - 1を介して電源ライン 102へ流れるため、 制御回路 200での電圧降下はほぼ 0となる。 従って、 この場合には、 FET 18のバッ クゲート電圧は 0となる。
以上説明したように、 本実施例によれば、 制御回路 200へ供給される選択信 号 S EL 10、 S E L 20を制御することにより、 N M 0 S F E T 18のバック ゲート電圧を、 0、 Vf、 2 Vfの三種類の電圧の中から任意に選択することが でき、 これにより前記: FE T 18の閾値を三段階にわたり選択的に制御し、 発振 回路 10の最適な駆動を実現することができる。 切替回路 300
図 7 Aには、 前記実施例 2の発振回路 10へ選択信号 SEL 10、 SEL 20 を供給するための切替回路 300の一例が示され、 図 7 Bにはそのタイミングチ ャ一卜が示されている。 なお前述した回路と対応する部材には同一号を付しその 説明は省略する。
前記 NMO SFET 18のソース電圧の選択切替を行うため、 本実施例の切替 回路 300は、 選択信号 S E L 10 , S E L 20を出力する論理回路 350を含 んで構成されている。
前記論理回路 3 50は、 クロックタイマーセッ ト回路 320と、 図 4， 図 8に 示すように構成された水晶発振回路 10との間に設けられている。 そしてこの論 理回路 350は、 前記クロックタイマーセッ ト回路 320の出力信号を論理演算 することにより選択信号 S E L 10， SEL 20を生成し、 これらの選択信号 S E L 10 , S E L 20を信号ライン 103 , 104を介して、 図 4， 図 8に示す 水晶発振回路 10の前記制御用 NMO S FE T 2 10 , 2 16のゲートに夫々入 力する。
例えば電源投入時に S E L 10 , S E L 20を共に Hレベルとし、 安定発振動 作開始後に S E L 10 , S E L 20を共に Lレベルとすればよい。
このようにして、 本実施例の発振回路 10は、 バックゲート電圧を前述したよ うに、 3種類の中から選択することができる。 このように、 バックゲート電圧の 選択肢が増えるため、 実施例 1と比較して、 I C製造上の特性のばらつきに対し て、 より柔軟に対処することができる。 例えば、 製造上のばらつきにより、 閾値 電圧が変動することが考えられるが、 その場合も前記閾値電圧と対応させて、 最 適なバックゲート電圧を選択することができ^)。
次に、 バックゲート電圧の選択の基準を説明する。
まず、 出力ライン 102の負の定電圧 Vregの値と、 信号反転増幅器 14に流れ るショート電流 I sを測定する。 そしてし、 この測定値に基づき、 安定発振時にお けるバックゲート電圧の選択を行う。
図 5には、 信号反転増幅器 14に流れるショート電流 I sの測定方法が示され、 図 6には、 発振回路 10の発振停止電圧と、 ショート電流 I sとの関係が示されて いる。 この図 6に示す関係は、 定電圧発生回路 100として図 4に示す回路を使 用した場合を例に取り求められている。 前記信号反転増幅器 14のショート電流 I sは、 図 5に示すように、 FET 16- 18の共通ゲートと共通ドレインをショートさせた状態で、 信号反転増幅器 14 に接地電位 Vddと、 定電位 Vregの電位差をもつ電圧を印加したときに流れる Vd d— Vres間の電流を測定することにより求められる。
水晶発振回路 10の消費電力を低減化するためには、 信号反転増幅器 14へ供 給する定電圧 Vregの絶対値を、 発振回路 10の発振停止電圧 Vst。の絶対値より 大きな値とするという条件を満たしつつ、 かつ前述した定電圧 Vresの絶対値を出 来るだけ小さくするという条件を満たす必要がある。
すなわち、 前記定電圧発生回路 1 00から水晶発振回路 10へ印加する定電圧 Vresの値は、 FET 1 6の電圧がオン電圧以上の値となるようにショート電流 I sが供給でき、 しかもこの定電圧 Vregの絶対値が必要最低限の値となるように設 定する必要がある。
定電圧の絶対値 i Vreg;は、 定電圧制御用 NMO S F E T 1 14に依存している c 更に、 発振停止電圧 I Vstojは、 NMO S FE T 18のオン電圧以下、 つまり FE T 1 8の閾値電圧 Vthn以下の値を選択する必要がある。
従って、 低消費電力化のためには、 図 6に示す領域 1の範囲内でショート電流 Isおよび発振停止電圧；Vsto|を設定する必要がある。 一方、 この条件を満たし つつ、 近年の電源の定電圧化に对応できる、 信号反転増幅器 14を実現できるバ ヅクゲート電圧を選択するためには、 信号反転増幅器 14が MOS FETのオン オフ動作が補償される範囲で安定発振し、 しかも最も少ないショート電流 I sを信 号反転増幅器 14に流すことができるように、 バックゲート電圧を選択すること が必要となる。
すなわち、 前述したショート電流 I Sの測定結果に従って、 この条件を満たす 前記 NMO S FE T 18の最適なバックゲート電圧を、 前記 0 , Vf , 2Vfの 中から選択することで、 水晶発振回路 1 0の低消費電力化を実現することができ る。
このようなショート電流 ISの測定は、 I Cの検査工程において、 水晶発振子 1 2が基板へ実装される前に、 特に図示しないテスト回路および前記テスト回路と 接続されたテスト用パッ ド Pを使用して、 信号反転増幅器 14に含まれる NMO SFET 18へ前記各バックゲート電圧を供給することにより行われる。 このと き、 前記信号反転増幅器 14に流れるショート電流 I sを測定する。 この測定結果 に基づき、 FET 18のオンオフ動作が補償される範囲でかつ最も低いショート 電流 I が流れるバ、ソクゲート電圧を特定する。
前記 I Cテストは、 ウェハの状態で行なう。 夫々の I Cチップ内に設けられた テス ト回路およびテスト用パッ ドを使用して、 それそれの I Cチップについて前 記ショート電流の測定が行なわれる。 このとき、 前記テス トは、 信号反転増幅器 14および制御回路 200のみをァクティブとし、 他の素子は非ァクティブ状態 にして行なわれる。
ところで、 前記テスト用パッ ド Pは選択信号の数およびテスト回路の論理に応 じて、 1つまたは複数設けられる。 前記テスト回路には、 前記テスト用パッ ド P への入力信号の電圧レベルの組み合わせによって、 前記選択信号 SEL 10 , S EL 20の出力電圧レベルが組み合わされ、 前記 3種類のバックゲート電圧が選 択される。 そして、 ショート電流 I sの測定は、 前記各選択信号 S E L 10 , SE L 20が、 異なる電圧レベルの組み合として入力された状態で行なわれる。 なお、 前記出力ライン 102と接続されたモニタ用パッ ド MPを利用して、 定電圧 Vre gを印加することにより、 前記信号反転増幅器 14に接地電圧 Vddと、 定電圧 Vr egを印加する。
そして、 ショート電流 I s測定後に、 電圧 0，' Vf , 2 Vfのうちの最適なバッ クゲート電圧を特定し、 それと対応する選択信号 S E L 10， SEL 20の信号 レベルを特定する。
そして、 論理回路 350は、 安定発振時には、 この特定されたレベルの選択信 号 S EL 10 , S EL 20を出力する。
また、 論理回路 350は、 起動時には、 安定発振時より小さなバックゲート電 圧を FET 18に印可するようにレベル設定された選択信号 SEL 10 , S E L 20を出力する。
なお、 実施例 2の水晶発振回路 10では、 前記 NMO S FE T 18のバックゲ ート電圧を制御するためのダイォードを 2個として説明したが、 本発明はこれに 限定されるものではなく、 3個以上のダイォ一ド等の整流素子を直列接続して整 流素子回路 202を形成してもよい。 変形例
図 8には、 実施例 2の変形例が示されている。 この変形例に係る発振回路 10 は、 FE T 1 8のソースを、 定電圧 Vresが供給されるライン 102と接続してい る。
そして、 制御回路 200の一端側を FET 18のバヅクゲートに接続すると共 に、 他端側を電源 Vssの供給ライン側に接続する。
そして、 前記制御用 F E T 2 10、 2 16を選択的にオンオフすることにより、 FE T 18のバックゲート電位を多段階に切替制御する。
これにより、 前記第 2実施例と同様な作用効果を奏することができる。 ぐ発振動作の検証〉
図 9には、 前記実施例 1 , 2に示す信号反転増幅器 14に含まれる F E T 18 のバックゲート制御特性が示されている。 同図において、 横軸は時間を表してお り、 縦軸は F E T 18のゲート波形、 ドレイン波形をそれぞれ表している。
最適なバックゲート電圧が、 信号反転増幅器 14の FET 18に供給された場 合を想定すると、 この水晶発振回路 10は、 信号反転増幅器 14の最適な駆動能 力でゲート入力を増幅出力する。 このとき、 ゲート入力に対し、 FET 18のド レイン出力は位相が 1 80度反転される。
ドレイン容量 CDは、 高調波成分をカッ トし、 発振周波数成分だけを選択的に出 力する、 高調波発振防止用のフィルタ一として機能する。 抵抗 Rf , ドレイン容 量 CD， 水晶振動子 12， ゲート容量 C。を含むフィードバック回路は、 ドレイン 波形の位相を 180度反転させるように機能する。
このように、 本実施例 1 , 2の水晶発振回路 10の信号反転増幅器 14は、 ノ ックゲート電圧により FE T 18の閾値電圧が最適に制御された状態で、 発振動 作を行うことが確認された。 前記実施例 1， 2に示す発振回路 10は、 低消費電 力を実現できるばかりでなく、 安定した発振出力特性を得ることができることが 確認された。 く実施例 3 >
図 10には、 本発明の水晶発振回路 10に用いられる定電圧発生回路 100の 好適な実施例が示されている。 尚、 前記図 1 , 3, 4， 8 , 14に示す回路と対 応する部材には、 同一符号を付し、 その説明は省略する。
本実施例の特徴は、 定電圧発生回路 100に含まれる定電圧制御用 NMO S F ET 1 14と、 前記信号反転増幅器 14に含まれる NMO SFET 18とを同一 の製造条件にて形成したことにある。 これにより、 定電圧制御用 NMO S F E T 1 14の閾値電圧 Vthnl 1と、 前記 NMO S F E T 1 8の閾値電圧 Vthnとは設 計上同一の値となる。
すなわち、 前記定電圧制御用 NMO S F E T 1 14、 NMO S FET 18を形 成する際の不純物打ち込み時に、 前記不純物濃度を制御することにより両 F E T 1 14、 18を同一の製造条件にて形成することができる。
第 1の定電圧 Vregの温度係数は （Vref+Vthnl 1 ) に依存し、 発振停止電圧 の絶対値 Vstoiの温度係数は I Vthpl+Vthnに依存する。 本実施例では、 前述し たように、 前記閾値電圧 Vthnl 1は閾値電圧 Vthnと強い相関を持っため、 前記 第 1の定電圧 Vregの温度係数は （Vref + X ·' Vthn) (但し Xは係数） と表わす ことができる。 従って、 前記第 1の定電圧 Vregと、 前記発振停止電圧の絶対値 i Vsto'の温度特性を同一にすることができる。
定電圧発生回路 100は、 このような特性をもつ負の第 1の定電圧 Vregを前記 NMO S FE T 18のソースに供給する。 この NM 0 S F E T 18は、 そのバッ クゲートに、 その絶対値が前記第 1の定電圧 Vregの絶対値よりも大きい負の第 2 の定電圧 Vss (！ V3S|>! Vreg!) が供給されることにより、 その閾値電圧 Vthn が制御されるように構成されている。 これにより、 前記定電圧制御用 NMO S F ET 1 14の閾値電圧 Vthnl 1と、 前記 NMO S FE T 18の閾値電圧 Vthnと のばらつきを相殺することができる。
すなわち、 前記 NMO S FE T 18の閾値電圧 Vthnは、 NMO S FE T 1 8の ソースに印加される電圧と、 バックゲートに印加される電圧に依存する。 ここで、 NMO S FE T 1 8のバヅクゲート電圧 VBGは、 式 （ 5) のようになる。
VBa= ! Vss!-|Vreg; … （5) 前述したように、 ！ Vreg| = l Vref +Vthnl 1であるために、 前記式 （5) を 書き替えると、 式 （6) のようになる。
VBG=!Vssi— iVref — Vthnl 1 ■-· (6) 従って、 前記定電圧制御用 NMO S F E T 1 14の閾値電圧 Vthn 1 1の変動が、 前記 NMOS FET 1 8のバックゲート電圧 VBGに影響を与え、 この影響により 前記 NMO S F E T 18の閾値電圧 Vthnも変動することが理解される。
しかし、 前記 NMOS FET 18と前記定電圧制御用 N M 0 S F E T 1 14は 同一の製造条件にて形成された NMO S FE Tである。 このために、 前記定電圧 制御用 NMO S F E T 1 14の閾値電圧 Vthnl 1を制御することで、 前記 NMO S FET 18の閾値電圧 Vthnのばらつきをキャンセルすることができる。 例えば、 前記定電圧制御用 NMOS FET 1 14の閾値電圧 Vthnl 1が高い場合には、 前 記バックゲート電圧 VBGの上昇が小さくなるため、 前記 NMO SFET 18の閾 値電圧 Vthnが低くなる。 前記定電圧制御用 NMO S F E T 1 14の閾値電圧 Vt hnl 1が低い場合には、 前記バックゲート電圧 VBGの上昇が大きくなるため、 前 記 NMO S F E T 18の閾値電圧 Vthnが高くなる。 図 1 1には、 比較例が示されている。 この比較例は、 前記 NMO S FET 18 のソースをバックゲー卜と同電位とした場合と、 本実施例のようにソース電位と バックゲート電位とを異なる電位とした場合に、 製造上どの程度 NMO S F E T 18の閾値電圧が変動するかを表している。 すなわち、 比較例として、 基板バイ ァス効果を適用した例と、 基板バイァス効果を適用していない例が示されている。 図 1 1において、 横軸は定電圧制御用 NMO S F E T 1 14の閾値電圧 Vthiil 1. 縦軸は信号反転増幅器 14に含まれる NMO S FET 18の閾値電圧 Vthnを表わ している。
図 1 1において、 点線 Aは、 基板バイアス効果を適用していない比較例 （図 1 4の回路における NMO S F E T 18と、 定電圧制御用 NMO S F E T 1 14と の関係） が示されている。 実線 Bは、 図 10の回路における NMO S F E T 18 と定電圧制御用 NMO S FET 1 14との関係が示されている。
比較例 Aに示すように、 基板バイアス効果を用いていない場合には、 NMOS FE T 18の閾値電圧 Vthnは、 製造工程による不純物打ち込み時の製造ばらつき に準じて変動している。
しかし、 基板バイアス効果を用いた比較例 Bにおいては、 MOSの製造工程に おいて、 ばらついた閾値電圧を補正することができる。 このため、 前記 NMOS FE T 18における閾値電圧 Vthnのばらつきが少なくなり、 特性の安定した発振 回路 10が得られる。
特に、 本実施例の発振回路 10および定電圧発生回路 100によれば、 素子数 をさほど増加させることなく、 I C製造時における閾値電圧のばらつきを自動的 に相殺し、 安定した発振動作を行う発振回路 1 0を実現できる。
なお、 図 1 0に示す回路において、 同図に示す発振回路 10にかえ、 図 1 A， 図 2A, 図 3A, 図 4, 図 8に示す発振回路 1 0を用いても、 同様な作用効果を 奏することができることは言うまでもない。 く適用例 >
次に、 図 1 2に腕時計に用いられる電子回路の一例が示されている。
この腕時計は、 図示しない発電機構を内蔵している。 使用者が腕時計を装着し 腕を動かすと、 発電機構の回転錘が回転し、 そのときの運動エネルギーにより発 電ロ一夕が高速回転され、 発電ステータス側に設けられた発電コイル 400から 交流電圧が出力される。
この交流電圧が、 ダイオード 4 0 4で整流され、 二次電池 4 0 2を充電する。 この二次電池 4 0 2は、 昇圧回路 4 0 6および補助コンデンサ 4 0 8と共に主電 源を構成する。
二次電池 4 0 2の電圧が低くて時計の駆動電圧に満たないときには、 昇圧回路 4 0 6により二次電池 4 0 2の電圧を時計駆動可能な高電圧に変換し、 補助コン デンサ 4 0 8に蓄電する。 そして、 この補助コンデンサ 4 0 8の電圧を電源とし て時計回路 4 4 0が動作する。
この時計回路 4 4 0は、 前記いずれかの実施例に記載された発振回路 1 0と定 電圧発生回路 1 0 0を含む半導体装置として構成されている。 この半導体装置は、 端子を介しで接続された水晶振動子 1 2を用いて、 予め設定された発振周波数、 ここで 3 2 7 6 8 H zの周波数の発振出力を生成し、 この発振出力を分周し、 一 秒ごとに極性の異なる駆動パルスを出力する。 この駆動パルスは、 時計回路 4 4 0に接続されたステップモー夕の駆動コイル 4 2 2へ入力される。 これにより、 図示しないステップモ一夕は、 駆動パルスが通電されるごとに口一夕を回転駆動 し、 図示しない時計の秒針、 分針、 時針を駆動し、 時刻を表示板にアナログ表示 することになる。
ここで、 本実施例の時計回路 4 4 0は、 前述した主電源から供給される電圧 V s sにより駆動される電源電圧回路部 4 2 0と、 この電源電圧からこの値よりも低 い所定の一定電圧 Vregを生成する定電圧発生回路 1 0 0と、 この定電圧 Vregに より駆動される定電圧動作回路部 4 1 0とを含んで構成される
図 1 3には、 前記時計回路 4 4 0のより詳細な機能ブロック図が示されている c 定電圧動作回路部 4 1 0は、 外部接続された水晶振動子 1 2を一部に含んで構 成された水晶発振回路 1 0と、 波形整形回路 4 0 9と、 高周波分周回路 4 1 1と を含んで構成される。
前記電源電圧回路部 4 2 0は、 レベルシフタ 4 1 2と、 中低周波分周回路 4 1 4と、 その他の回路 4 1 6とを含んで構成される。 なお、 本実施例の時計回路 4 4 0では、 前記電源電圧回路部 4 2 0と、 定電圧発生回路 1 0 0とは、 主電源か ら供給される電圧により駆動される電源電圧動作回路部 4 3 0を構成している。 前記水晶発振回路 1 0は、 水晶振動子 1 2を用いて基準周波数 f s = 3 2 7 6
8 H zの正弦波出力を波形整形 ' ート 4 0 9に出力する。
前記波形整形回路 4 0 9は、 この正弦波出力を矩形波に整形した後、 高周波分 周回路 4 1 1へ出力する。
前記高周波分周回路 4 1 1は、 基準周波数 3 2 7 6 8 H zを 2 0 4 8 H zまで 分周し、 その分周出力をレベルシフタ 4 1 2を介して中低周波数分周回路 4 1 4 へ出力する。
前記中低周波数分周回路 4 1 4は、 2 0 4 8 H zまで分周された信号を、 さら に 1 H zまで分周し、 その他の回路 4 1 6へ入力する。
前記その他の回路 4 1 6は、 1 H zの分周信号に同期してコイルを通電駆動す るドライバ回路を含んで構成され、 この 1 H zの分周信号に同期して時計用駆動 用ステツプモ一夕を駆動する。
本実施例の時計回路において、 主電源から供給される電源電圧 V ssにより回路 全体が駆動される電源電圧動作回路部 4 1 0以外に、 これにより低い定電圧 V re gで駆動される定電圧動作回路部 4 3 0を設けたのは以下の理由による。
すなわち、 このような時計回路では、 長期間安定した動作を確保するために、 その消費電力を低減することが必要となる。
通常、 回路の消費電力は、 信号の周波数、 回路の容量に比例し、 さらに供給電 源電圧の二乗に比例して増大する。 '
ここで、 時計回路に着目してみると、 回路全体の消費電力を低減するためには、 回路各部に供給する電源電圧を低い値、 例えば V regに設定すれば良い。 この定電 圧発生回路 1 0 0は、 前記水晶発振回路 1 0の発振動作を補償する範囲で最小の 定電圧 V regを形成することができる。
次に、 信号周波数に着目してみると、 時計回路は、 信号周波数が高い水晶発振 回路 1 0、 波形整形回路 4 0 9、 高周波分周回路 4 1 1と、 それ以外の回路 4 1 0とに大別することができる。 この信号の周波数は、 前述したように回路の消費 電力と比例関係がある。 そこで、 本実施例の定電圧発生回路 1 0 0は、 主電源から供給される電源電圧 V ssから、 それより低い定電圧 Vregを生成し、 これを高周波信号を扱う回路部 4 1 0へ供給している。 このように、 前記高周波信号を扱う回路 4 1 0に対して供 給する駆動電圧を低くすることにより、 定電圧発生回路 1 0 0の負担をさほど増 加させることなく、 時計回路全体の消費電力を効果的に低減することができる。 以上述べたように、 本実施例の時計回路およびこれを含む電子回路は、 前記実 施例のいずれかに記載の水晶発振回路 1 0、 それと接続された定電圧発生回路 1 0 0を含んでいる。 このために、 製造ばらつきによらず、 信号反転増幅器の動作 マージンを確保しつつ、 最小の定電圧を前記水晶発振回路 1 0に供給することが できるため、 電子回路、 時計回路の低消費電力化が図れる。 従って、 前述したよ うな、 携帯用の電子機器または時計において、 発振動作を安定して行なうことが できるだけでなく、 使用電池の長寿命化を図ることができ、 携帯用電子機器また は時計の使い勝手を向上することができる。
また、 前記した理由により、 銀電池が内蔵された時計または携帯用電子機器に おいても、 製造上の M O S F E Tのばらつきが生じても、 動作マ一ジンが確保で きる。 更に、 リチウムイオンにより構成される 2次電池を電源とした充電式腕時 計においても、 製造上の M O Sのばらつきが生じても、 動作マージンが確保でき ると共に、 充電時間を短縮化することが可能となる。
( 2 ) 第 2の実施の形態 '
次に本発明の第 2の実施の形態を説明する。
本実施の形態に係る発振回路は、
異なる閾値電圧を有する 卜ランジス夕を用いて構成された複数の発振用信号反 転増幅器を含み、 いずれか 1つの発振用信号反転増幅器が選択使用される発振用 信号反転増幅器群と、
前記発振用信号反転増幅器群の出力側と入力側に接続された水晶振動子を有し、 前記発振用信号反転増幅器群の出力信号を位相反転して、 前記発振用信号反転增 幅器群にフィ一ドバック入力するフィ一ドバック回路と、 を含む。
これより、 前記発振用信号反転増幅器群の中から最適な能力をもつ発振用信号 反転増幅器を選択し、 発振回路の低消費電力化を図ることができる。
前記発振回路は、
前記発振用信号反転増幅器群から、 いずれか 1つの発振用信号反転増幅器を選 択する選択回路を含むように形成することが好ましい。
前記発振回路は、 テス ト回路と同一の基板上に形成することが好ましい。 そし て、 基板上に前記水晶振動子を搭載していない状態で、 前記テスト回路を用いて 前記各発振用信号反転増幅器を順次選択し、 選択された各発振用信号反転増幅器 のショート電流を測定する。 そして、 前記発振用信号反転増幅器群の中から 1つ の発振用信号反転増幅器を特定し、 前記選択回路にて前記発振用信号反転増幅器 を選択する。
このように、 I Cチップまたはウェハ上に形成された発捩用信号反転増幅器群 の各発振用信号反転増幅器のショート電流を測定する。 これにより、 製造条件に 係わらず最適な発振用信号反転増幅器が得られ、 この結果、 製品の歩留りを向上 させることができる。 さらに、 安定かつ低消費電力な発振特性を有する発振回路 を得ることもできる。
なお、 前記選択回路も前記テスト回路と前記同一基板上に形成してもよい。 前記テスト回路は、 テスト用パッ ドと接続され、 前記テスト用パッ ドへの印加 電圧が制御されることによって、 前記テスト回路を介して、 前記各発振用信号反 転増幅器を選択する構成にしてもよい。
このような前記テスト用パッ ドへの印加電圧の組み合わせにより、 前記テスト 回路により、 前記各発振用信号反転増幅器を選択する信号を形成することができ 前記選択回路は、
前記発振用信号反転増幅器と対応して設けられ、 かつ複数のパッ ドと接続され た、 複数の単位回路を含むように形成する事が好ましい。
更に、 前記複数の単位回路は、 夫々フユ一ズ， 不揮発性メモリ， 記憶素子のうちのいずれか 1つを含み、 前記 パッ ドへ電圧を印加することにより、 前記発振用信号反転増幅器を選択するよう に形成する事が好ましい。
前記発振用信号反転増幅器群は、
第 1の閾値電圧を有するトランジスタを含んで構成された第 1の発振用信号反 転増幅器と、
前記第 1の閾値電圧とは異なる第 2の閾値電圧を有するトランジスタを含んで 構成された第 2の発振用信号反転増幅器と、
前記第 1及び第 2の閾値電圧とは異なる第 3の閾値電圧を有するトランジスタ を含んで構成された第 3の発振用信号反転増幅器とを少なくとも含む構成とする 事が好ましい。
このような構成を採用するこ により、 選択される発扳用信号反転増幅器に流 れるソース ' ドレイン電流を最適な値に調整することができ、 この結果、 水晶発 振回路としての発振出力を最適な状態にすることができ、 低消費電力化を図る事 ができる。
前記各発振用信号反転増幅器の電源ラインは、
第 1の電位側と、 前記第 1の電位とは電位の異なる第 2の電位側に接続する構 成を採用する。
このとき、 前記第 1の電位と前記第 2の電位による電位差は、 前記発振用信号 反転増幅器の発振停止電圧の絶対値よりも大 έいものとする。
また、 前記発振用信号反転増幅器の選択は、
選択する発振用信号反転増幅器に流れるショート電流が、 選択する発振用信号 反転増幅器を構成するトランジスタのオン電流よりも大きいという条件を満たす 範囲で行うと共に、
前記第 1の電位と前記第 2の電位の電位差が、 最小の電圧となるように行う。 これにより、 安定しかつ消費電力の少ない発捩動作をより確実に行なうことが できる。
定電圧発生回路は、 一端側が前記第 1の電位側に接続され、 定電流を供給する定電流源と、 一端側が前記定電流源側、 他端側が定電圧出力ライン側に接続されるように定 電流路に設けられ、 定電圧生成用の参照電圧を出力する複数の定電圧制御用トラ ンジス夕と、 - 前記参照電圧が一方の端子へ入力され、 他方の端子へ所与の基準電圧が入力さ れるオペアンプと、
一端側が定電圧出力ライン側に接続されるように定電流路に設けられ、 前記ォ ぺアンプの出力がゲ一卜に入力されることにより抵抗値が制御され、 前記定電圧 出力ラインの電位を、 前記第 2の電位の定電圧に制御する出力用トランジスタと、 を含む。
前記複数の定電圧制御用トランジスタは、
それぞれ異なる閾値電圧を有 るように形成され、 選択的に使用される。
この定電圧発生回路によれば、 選択する定電圧制御用トランジス夕に対応した 値の定電圧を選択出力することができる。 例えば、 I Cチップ上に形成されたト ランジス夕群から、 各トランジスタを順次選択したときに得られる定電圧の値を 測定することにより、 最適な定電圧制御用トランジスタを特定すればよい。 これ により、 製造条件の影響を受けることなく、 最適な定電圧を出力する定電圧発生 回路を得ることができる。
前記定電圧発生回路は、
前記定電圧制御回路における複数のトランジ'ス夕から 1つのトランジスタを選 択する選択回路を含む。
前記定電圧発生回路は、
モニタ端子と接続されるとともに、 テスト回路と同一の基板上に設けらること が好ましい。 そして、 前記テスト回路は、 検査工程において、 前記定電圧制御回 路の各トランジスタを選択し、 前記各トランジスタの出力電圧をモニタ端子にて 測定する。 この測定結果に墓づき、 前記複数のトランジスタの中から 1つのトラ ンジスタを特定し、 前記選択回路にて、 前記トランジスタを選択する。
このように、 I Cチップ上に形成されたトランジスタ群の中から、 卜ランジス 夕を選択する際に、 生成する定電圧の値をモニタ端子にて測定することができる。 これにより、 I Cの製造条件に係わらず、 最適な定電圧を出力する定電圧発生回 路を得ることができる。
前記テスト回路は、 テス 卜用パッ ドと接続されるように形成する事が好ましい。 そして、 前記テスト用パッ ドへの印加電圧を制御することによって、 前記テスト 回路を介して、 前記定電圧制御回路における各トランジスタを選択する。
これにより、 前記テスト回路を用いて、 前記定電圧制御回路の各トランジスタ を選択する信号を形成することができ、 前記各トランジスタの出力する前記参照 電圧を測定することができる。
前記選択回路は、
前記定電圧制御回路における前記複数のトランジス夕と対応して形成され、 か つ複数のパッ ドと接続された、 複数の単位回路を含む。
前記複数の単位回路は、
夫々フューズ， 不揮発性メモリ， 記憶素子のうちのいずれか 1つを含み、 前記 パッ ドへ電圧を印加することにより、 前記トランジスタを選択する。
この定電圧発生回路によれば、 フューズ， 不揮発性メモリ， 記憶素子のうちの いずれか 1つの手段を付加することにより、 容易に前記発振用信号反転増幅器を 選択する選択回路を構成することができる。
前記定電圧発生回路は、 出力する定電圧を、 発振回路へ供給するように形成す る事が好ましい。 これにより、 前記発振回路の ¾振特性に応じて前記定電圧を諷 整することができるので、 前記発振回路へ最適な定電圧を供給することができる。 また、 前記発振回路、 定電圧発生回路を含む半導体装置、 携帯用電子機器、 時 計などを形成することが好ましい。
次に、 前記第 2の実施の形態の具体的な実施例を説明する。 なお、 前述した部 材と対応する部材には、 同一符号を付してその説明は省略する。 く実施例 1 >
図 1 8には、 所定の定電圧 V r e gを発生する定電圧発生回路 1 0 0と、 前記定電 圧 Vresにより駆動される水晶発振回路 10を含む電子回路の実施例 1が示されて いる。
前記定電圧発生回路 100は、 設置電位 Vdd側と、 電源 VS との間に直列に 接続された FET 132および定電流源 130を含み、 オペアンプ 1 12のマイ ナス端子に基準電圧 V,. を出力するように構成されている。 なお、 これ以外の構 成は、 前述した定電圧発生回路 100と同一であるので、 ここでは対応する部材 に同一号としその説明は省略する。
そして、 前記定電圧発生回路 100は、 所定の定電圧 Vregを出力ライン 1 02 を介して水晶発振回路 10へ向け出力する。
前記水晶発振回路 10は、 選択使用可能な複数の信号反転増幅器 14一 1， 1 4— 2, 14— 3を含む。 前記各信号反転増幅器 14一 1， 14- 2, 14 -3 の PMO S FET 16, NMO S FET 18は、 その閾値電圧が、 各信号反転増 幅器 14— 1， 14- 2 , 14一 3毎にそれぞれ異なるように設定されている。 ここにおいて、 前記各信号反転増幅器 14一 1 , 14- 2, 14— 3の各 FE
T 1 8の閾値電圧を、 Vthnl , Vthn2 , Vthn3とし、 さらに各信号反転増幅器
14- 1 , 14- 2, 14— 3の各 FE T 16の閾値電圧を VthP 1， VthP 2 , VthP3とする。 このとき、 各 FET 1 6, 18の閾値電圧は、 次式を満足するよ うに設定されている。
Vthnl > Vthn2 > Vthn3
i Vthpl |>!Vthp2 !>|Vthp3 ί '
これら各トランジスタ 1 6 , 18の閾値電圧は、 トランジスタ形成時における 不純物の打ち込み濃度を制御することにより設定される。 ここでは、 各 FE T 1 6の閾値は、 0. 1ボルト程度の差となるように形成されている。 同様に、 FE Τ 18の閾値の絶対値も、 0. 丄ボルト程度の差となるように形成されている。 この水晶発振回路 1 0は、 第 1の選択回路 30 Ρと、 第 2の選択回路 30 Νを 含み、 前記複数の信号反転増幅器 14一 1 , 14 - 2 , 14— 3から、 最適な閾 値電圧をもつ FET 16, 18を用いて構成された信号反転増幅器 14を選択す るように構成されている。 前記第 1の選択回路 30 Pは、 各信号反転増幅器 1 4一 1 , 14 - 2 , 1 4一 3と、 接地電位 Vddとの間に設けられた複数の PMO S FET 32— 1， 3 2 - 2 , 32— 3と、 これら各 FET 32— 1， 32 - 2 , 32— 3のゲートに、 選 択信号 S EL 3 1 , S E L 32 , S E L 33を反転入力する複数の信号反転増幅 器 I P 1 , I P 2 , I P 3とを含んで構成される。
前記第 2の選択回路 30 Nは、 前記各信号反転増幅器 1 4一 1 , 14 - 2 , 1 4一 3と、 定電圧 Vreeを供給するライン 1 0 2との間に設けられた複数の NMO S FET 34— 1， 34— 2， 34— 3を含んで構成され、 これら各 FE T 34 — 1， 34 - 2, 34— 3の各ゲートには、 前述した選択信号 SE L 3 1 , SE L 3 2 , S E L 33が直接入力されている。
従って、 前記各選択信号 S E L 3 1 , SEL 3 2 , S E L 33のいずれか 1つ を Hレベルとし、 残りを Lレベルとすることにより、 Hレベルの選択信号に対応 した FET 32, 34がオン駆動され、 これに直列に接続された信号反転増幅器 14が選択されることになる。 例えば S E L 3 1を Hレベル、 SE L 32， 33 を Lレベルとすることにより、 信号反転増幅器 1 4一 1が選択され、 SEL 32 を Hレベルとし、 SE L 3 1 , 33を Lレベルとすることにより、 信号反転増幅 器 1 4一 2が選択され、 3 £1^ 33を11レべル、 S E L 3 1 , 32を Lレベルと することにより、 信号反転増幅器 1 4一 3が選択されることになる。
このような構成とすることにより、 最適な閾値電圧をもつ F E T 1 6 , 1 8で 構成された信号反転増幅器 14を、 3つの信号反転増幅器 14一 1， 14— 2, 14— 3の中から選択し、 使用することができる。
図 1 9には、 前記選択信号 S E L 3 1， 32， 33を出力する切換回路 3 00 の実施例が示されている。 この切換回路 300は、 前記各選択信号 S E L 3 1 , 32 , 33を出力する複数の単位回路 U 1， U 2 , U 3を含んで構成されている。 各単位回路 U l、 U 2、 U3は、 それぞれ対応する入力用パッド P 1、 P 2、 P 3を含み、 これらパッド P l、 P 2、 P 3を介して、 外部から信号が入力され るように構成されている。
各単位回路 U l、 U 2、 U 3は、 接地電位 Vdd側と、 電源電位 V s s側との間 に、 フユ一ズ と、 抵抗 R 10の直列回路が接続されている。 そして、 フューズ f と、 抵抗 R 10の接続箇所に、 前記パッ ド P l、 P 2、 P 3がそれそれ接続さ れていると共に、 信号反転増幅器 308の入力端子が接続されている。 従って、 各単位回路 U l、 U2、 U 3に含まれる信号反転増幅器 308から、 前述した S EL 10、 S EL 20、 S E L 30の信号が出力されることになる。
ここにおいて、 前記フューズ fの抵抗値は、 前記抵抗値 R 10の抵抗値より十 分小さい中に設定されてる。
本実施例において、 これら単位回路 U l、 U2、 U 3から出力される選択信号 SEL 10、 SE L 20、 SEL 30は、 対応する FET 32 , 34をそれそれ オン、 オフ制御するように機能する。 ここでは、 これら各選択信号 S E L 10、 SEL 20、 SEL 30は、 複数の信号反転増幅器 14— 1 , 14— 2， 14一 3のなかから最適な信号反転増幅器 14を選択するために用いられる。
信号反転増幅器 14の選択は、 単位回路 U l、 U2、 U 3の一方のフューズを 切断することにより行われる。 前記単位回路 U 1、 U2、 U3のフューズ fの切 断は、 各パッ ド P l、 P 2、 P 3に、 選択的に 20ボルト程度の高電圧を印加す ることにより行われる。
例えば、 パッ ド P 1に高電圧を印加し、 単位回路 U 1のフューズ f を切断する。 その後、 パッ ド P 1への高電圧の印加を停止することにより、 パッ ド P 1の電位 は抵抗 R 10を介して VSSとなる。
ここでは、 単位回路 U l， U 2 , U3のフユ一ズ f を選択的に切断することに より、 信号反転増幅器 14の選択を行う場合を例に取り説明したが、 これ以外に も、 例えば不揮発性メモリや、 記憶素子等を用いて選択する信号反転増幅器 14 の情報を記憶させるように構成してもよい。
図 20には、 発振停止電圧 Vstoと選択信号 S E L 3 1〜33との関係を表す夕 イミングチャートが示されている。 図 20において、 横軸は時間を表わしている。 まず、 選択信号 SE L 3 1が Hレベルとなると、 発振停止電圧 i Vstojは、 K (！ Vthpl |+Vt nl ) (K ： ^数） となる。 そして、 前記選択信号 SEL 31 が Lレベル， 選択信号 S E L 32が Ηレベルとなると、 発振停止電圧 i Vsto Iは、 K (： Vth 2■ + Vthn2 ) となる。 また、 前記選択信号 S E L 32が Lレベル， 選択信号 SEL 33が Hレベルとなると、 発振停止電圧 I Vstolは、 K (| Vthp3 ! + Vthn3 ) となる。 つまり、 S E L 3 1が Hレベルのときの発振停止電圧 I Vs to|が最も低ぐ、 SEL 33が Hレベルのときに発振停止電圧 i Vstoiが最も高く なる。
次に、 信号反転増幅器 14— ί， 14-2, 14— 3の選択のための手順を説 明する。
前記単位回路 U 1〜U 3のフユ一ズ fの切断は、 I Cの検査時に行われる。 まず、 定電圧発生回路 100から出力される定電圧 Vresの値の測定と、 各信号 反転増幅器 14一 ：！〜 14一 3に流れるショート電流 I sを測定し、 この測定結果 に基づき任意の信号反転増幅器 14の選択を行う。
各信号反転増幅器 14に流れるショート電流 I sの測定は、 信号反転増幅器 14 を前述した図 5に示すように接続して行う。 このとき、 図 6に示すような発振停 止電圧 i Vstolとショート電流 I sの関係が得られる。 なお、 この詳細は既に説明 したので、 ここではその説明は省略する。
前述したように、 図 6に示す発振停止電圧 iVstolと発振用信号反転増幅器 14 のショート電流 I sとの関係において、 水晶発振回路 10の消費電力を低減するた めには、 ： Vregi>|Vsto|の条件を満足し、 しかも IVregiをできるだけ低くする という条件を満たさなければならない。
すなわち、 低消費電力化のためには、 ショート電流 I sおよび発振停止電圧 jV sto|が図 6に示す領域 1の範囲内となる必要がある。 一方、 この条件を満たしつ つ、 近年の電源の定電圧化に対応できる発振用信号反転増幅器 14を選択するた めには、 トランジスタのオンオフ動作が補償される範囲で安定発捩し、 かつ、 最 も低いショート電流 I sの流れる発振用信号反転増幅器 14を選択することが必要 となる。
従って、 前述したショート電流 Isの測定の結果に基づき、 前記条件を満たす最 適な発振用信号反転増幅器 14を選択することで、 水晶発振回路 1 0の低消費電 力化を実現することができる。 このために、 I cの検査工程において、 図示しないテス ト回路および前記テス 卜回路と接続されたテスト用パッ ドを使用して、 水晶振動子 1 2の基板への実装 前に、 各発振用信号反転増幅器ニニッ ト 1 4一：！〜 1 4— 3のショート電流 I sを 測定する。 そして、 オンオフ動作が補償される範囲で最も低いショート電流 I s が流れる信号反転増幅器 1 4を特定する。 このときの I Cテストはウェハの状態 で行なう。 すなわち、 夫々の I Cチップ内に設けられたテスト回路およびテスト 用パッ ドを使用して、 それそれの I Cチップについて前記ショート電流 I sの測定 が行なわれる。 また、 このテス 卜は、 発振用信号反転増幅器 1 4—：！〜 1 4— 3 および選択回路 3 0 P , 3 0 Nのみをアクティブとし、 他の素子は非アクティブ 状態に行なわれる。
前記テス卜用パッ ドは、 発振用信号反転増幅器 1 4の数およびテスト回路の論 理に応じて、 1つまたは複数設けられる。 前記テスト回路は、 前記テスト用パッ ドへの入力信号の電圧レベルの組み合わせによって、 前記選択信号 S E L 3 1〜 3 3のいずれか 1つを Hレベルにする論理回路を含む。 そして、 ショート電流 I sの測定は、 前記テス ト回路を用いて、 擬似的に、 各発振用信号反転増幅器 1 4一 丄〜 i 4一 3へ前記 Hレベルの選択信号を夫々選択的に入力した状態で行なわれ る。 このとき、 前記出力ライン 1 0 2と接続されたモニタ用パヅド M Pを利用し て、 定電圧と同等の負の電圧 Vregを印加する。
ショート電流 I s測定後に、 発振用信号反転増幅器 1 4— 1〜 1 4一 3のうちの 最適な発振用信号反転増幅器を^定する。 そして、 特定された発振用信号反転増 幅器 1 4に対応して設けられた単位回路 Uのフューズ f を切断し、 最適な発振用 信号反転増幅器 1 4を 1つ選択する。
以上述べたように、 本実施例の水晶発振回路 1 0は、 発振用信号反転増幅器 1 4のショート電流 I sを I C検査時に測定できる。 このため、 製造条件に係わらず、 最適な発振用信号反転増幅器 1 4を用いた発振回路 1 0が得られることとなり、 製品の歩留りを向上させることができる。
さらに、 本実施例の水晶発振回路 1 0は、 最適の発振用信号反転増幅器 1 4に て発振動作が行なわれているため、 出力特性が良く、 消費電力の低減を実現する ことができる。
なお、 本実施例においては、 異なる閾値電圧を有する発振用信号反転増幅器 1 4が 3種類であるとして説明したが、 例えば 2種類としてもよく、 又は 4種類以 上としてもよい。 実施例 2
図 2 1には、 定電圧 Vresを生成する定電圧発生回路 100の実施例 2が示され ている。
この定電圧発生回路 100は、 閾値電圧の異なる複数の制御用 NMO S F E T 1 14- 1 , 1 14— 2, 1 14— 3と、 前記複数の F E T 1 14— 1 , 1 14 — 2 , 1 14- 3の中から任意の F E Tを選択するための第 3の選択回路 40と を含んで構成される。
前記各制御用 F E T 1 14— 1 , 1 14- 2, 1 14— 3の各閾値電圧を、 V thn 1 1 , Vthn 1 2 , Vthn13とすると、 これらの間には次のような関係が成立 するように形成されている。
Figure imgf000044_0001
これらの閾値電圧は、 卜ランジス夕形成時の不純物の打ち込み濃度を制御する ことにより設定することができる。 このとき、 たとえば、 Vthnl 1と Vthn 12, Vthnl 2と Vthnl 3との各電位差は 0. 1 V程度にすることができる。
前記第 3の選択回路 40は、 前記各 FET 1 14_ 1 , 1 14- 2, 1 14— 3と直列接続され、 スイッチング素子として機能する複数の FET 42— 1 , 4 2— 2， 42— 3を含んで構成 れ、 各 FET 42— 1 , 42 - 2, 42— 3の ゲートには選択信号 S E L 41， S E L 42 , S E L 43が入力されている。 この定電圧発生回路 100は、 選択信号 SEL 41 , 42, 43を用いてスィ ツチング用の FE T 42— 1 , 42 - 2 , 42— 3を選択的にオンし、 任意の制 御用 FET 1 14を選択する。 各制御用 FET 1 14— 1， 1 14- 2 , 1 14 一 3の閾値は前述したように異なるため、 選択された制御用 FET 1 14に対応 した電位に定電圧 Vresの値を制御することができる。 図 22には、 定電圧発生回路 1 00のタイミングチャートが示されている。 こ こにおいて、 前記 FE T 1 14、 1 32の閾値電圧を Vthn、 VthP0とし、 ひを 定数とすると、 定電圧発生回路 1 00から出力される定電圧の値 Vregは次式で表 される。
i Vreg| =ひ ( i VthpO！ + Vthn)
従って、 選択信号 S E L 41を Hレベルとし FET 1 14— 1を選択すると、 定電圧の値は、 |Vreg| =ひ （| VthpO |+ Vthn 1 ) となる。 選択信号 S E L 41 を Lレベル， SEL4 1を Hレベルとすると、 iVregi =ひ （ | VthpO | + Vthn 2 ) となる。 選択信号 S E L 4 1を Lレベル， 選択信号 S E L 43を Hレベルとする と、 |Vreg. =ひ ( | VthpO |+Vthn3) となる。
つまり、 S E L 41が Hレベルにされたときの定電圧： Vreg|が最も低く、 SE L 43が Hレベルにされたときに定電圧 i Vregiが最も高くなる。
なお、 前記選択信号 S E L 4 1〜43の生成のための回路は、 図 19に示す回 路と同様のものを使用するため、 ここではその説明は省略する。
また、 定電圧発生回路 1 00から出力される定電圧 Vre¾の設定は、 前述した実 施例と同様に、 次の条件を満足しなければならない。
なお、 この条件を満足するための FE T 14の選択のための手順は、 図 18に 示す回路において、 所望の信号反転増幅器 14を選択する場合と同様の手順で行 われる。
まず、 テス 卜回路と接続されたテス卜用パッ ドに印加する電圧レベルを制御し て、 選択信号 SEL41 , 42， 43を、 順次 Hレベルに設定する。
そして、 定電圧制御用 FET 1 14— 1 , 1 14- 2, 1 14— 3を順にオン させることにより、 出力ライン 1 02から出力される定電圧 Vregの値を変化させ る。 この出力ライン 102から出力される定電圧 Vregの値は、 ライン 102に接 続されモニタ用パッ ド MPを介して測定される。
このとき、 I Cのテス トはウェハの状態で行われる。 ^れそれの I Cチップ内 に設けられた前記テスト回路、 テスト用パッ ドおよびモニタ用パッ ドを使用し、 各 I Cチップについて、 前記定電圧 Vresの測定が行われる。 なお測定時には、 制 御用 FET 1 14— 1 , 1 14 - 2, 1 14一 3、 第 3の選択回路 40のみがァ クティブとされ、 他の素子は非アクティブ状態に設定される。
このとき出力される定電圧 Vregは、 発振停止電圧 Vstoに対し、 |Vreg|〉iV sto Iという条件を満足しなければならず、 しかも消費電力低減という観点から見 て、 ； Vregiの値をできるだけ低くしなければならない。
このため、 実施例 1で説明したように、 水晶発振回路 10の発振用信号反転増 幅器 14のショート電流 I sを測定し、 前記した関係を満たす最適な定電圧 V reg を特定する。 そして、 前記特定した定電圧 Vregを生成するために必要な NM〇 S FE T 1 1 と接続された単位回路 Uのフューズ fの切断を行なう。 これにより 最適な定電圧制御用 NMO S F E T 1 14が 1つ選択される。
なお、 本実施例においては、 異なる閾値電圧を有する定電圧制御用 F E T 1 1 4を 3種類であるとして説明したが、 例えば 4種類以上の F E T 1 14を用意し、 任意の FETを選択できるように構成してもよい。
また図 17に示されるように、 同時に実施例 2の定電圧発生回路 100と、 実 施例 1の水晶発振回路 10を組み合わせて電子回路を形成し、 低消費電力化を図 ることもできる。
この場合、 前記選択信号 S E L 3 1〜 33を形成する第 1の選択回路 30 Pと、 前記選択信号 SE L 3 1-33を形成する第 2の選択回路 30 Nが必要となるが、 前記モニタ用パッ ドは共用することができる。 また、 前述したように、 前記第 1 の選択回路と第 2の選択回路の回路構成は同一にすることもできる。 なお、 図 1 7のように回路を構成した場合、 水晶発振回路 10の発振用信号反転増幅器 14 のショート電流測定結果と、 定電圧 Vregの測定結果とから、 信号反転増幅器 14 と制御用 FE T 1 14の最適な組み合わせを選択することがでる。 これにより、 より安定した発振特性を確保しつつ、 一層の低消費電力化を図ることができる。 なお、 前述した第 2の実施の形態に係る定電圧発生回路 100と、 水晶発捩回 路 1 0を、 前述した第 1の実施の形態に係る図 1 2 , 13に示す回路に用いても よい。
(3) 第 3の実施の形態 次に、 本発明の第 3の実施の形態を説明する。
本実施の形態に係る発振回路は、
第 1の閾値電圧をもつトランジスタを少なくとも 1つ含む第 1の発振用信号反 転増幅器と、 ·
第 1の閾値電圧とは異なる、 第 2の閾値電圧をもつトランジスタを少なくとも 1つ含む第 2の発振用信号反転増幅器と、
前記第 1および前記第 2の発振用信号反転増幅器の出力側と入力側に接続され た水晶発振子を有し、 前記第 1及び前記第 2の発振用信号反転増幅器の出力信号 を位相反転して、 前記発振用信号反転増幅器にフィードバック入力するフィ一ド バック回路と、
を含む。
そして、 この発振回路は、
第 1の期間では、 前記第 1の発振用信号反転増幅器にて発振動作を行ない、 第 2の期間では、 前記第 2の発振用信号反転増幅器にて発振動作時を行なう。 以上の構成とすることにより、 この発振回路によれば、 前記第 1の期間と、 前 記第 2の期間とで、 夫々駆動能力が異なる発振用信号反転増幅器を使い分けるこ とができる。 従って、 前記フィードバック回路における前記水晶発振子に充電さ れたエネルギーを効率的に利用して、 回路規模を増大させることなく、 安定且つ 消費電力の低い発振動作が可能となる。
前記第 1の閾値電圧の絶対値は、 前記第 2の閾値電圧の絶対値よりも低く設定 することが好ましい。
不純物打ち込みによって、 前記第 1の閾値電圧の絶対値を低くすることで、 前 記第 1の発搌用信号反転増幅器の駆動能力を大きく し、 前記第 2の閾値電圧の絶 対値を高くすることで、 前記第 2の発振用信号反転増幅器の駆動能力を小さくす ることができる。
前記第 1の発振用信号反転増幅器と、 前記第 2の発振用信号反転増幅器は、 ともに第 1導電型の卜ランジス夕と第 2導電型のトランジスタとを含むように形 成することが好ましい。 これにより、 C M O S F E Tにより発振用信号反転増幅器を構成することがで きるので、 低消費電力かつ特性の良い発振を行う発振回路を得ることができる。 前記第 1の期間は電源投入から安定発振までの期間とし、 前記第 2の期間は安 定発振から発振終了までの期間とする。
これにより、 この発振回路によれば、 電源投入時から発振動作が安定するまで の期間と、 発振動作が安定してから発捩動作が終了するまでの期間とで、 駆動能 力の異なる発振用信号反転増幅器を使い分けることができる。 このため、 前記水 晶発振子に充電されたエネルギーを効率よく利用し、 低消費電力化が図れる。 また、 前記発振回路は、
発振用信号反転増幅器切り換え回路を含み、
前記発振用信号反転増幅器切り換え回路は、
前記電源投入から安定発振までの期間を検出し、 前記第 1の発振用信号反転増 幅器の選択を行ない、 前記安定発振から発振終了までの期間に、 前記第 2の発振 用信号反転増幅器の選択を行なうよう形成することが好ましい。
この発振回路によれば、 前記発振用信号反転増幅器切り換え回路を設けること によって、 電源投入から安定発振までの期間には、 駆動能力の大きい前記第 1の 発振用信号反転増幅器にて発振動作を行ない、 安定発振から発振終了までの期間 には駆動能力の小さい前記第 2の発振用信号反転増幅器にて発振動作を行なうこ とで低消費電力化が図れる。
前記発振用信号反転増幅器切り換え回路は、 '
前記発振回路への電源投入を検出する電源投入検出回路と、
電源が投入された時点からの経過時間を測定して、 前記第 1の期間から前記第
2の期間への切り換え時点を検出するタイマーと、
を含み、
前記電源が投入された時点で前記第 1の発振用信号反転増幅器の選択を行ない、 前記タイマーが前記第 1の期間から前記第 2の期間への切り換えを検出した時 点で、 前記第 2の発捩用信号反転増幅器の選択を行なうように形成することが好 ましい。 なお、 前記タイマ一を用いずに、 前記電源投入回路の時定数を調整し、 前記電 源投入回路から、 前記第 1の期間から前記第 2の期間への切り換え時点の検出信 号を出力するように形成してもよい。
また、 前記発振回路を含む電子回路、 半導体装置、 電子機器、 時計などを形成 する事が好ましい。
<実施例〉
図 23には、 この第 3の実施の形態に係る水晶発振回路の一例が示されている。 尚、 本実施例の水晶発振回路において、 前述した部材と対応する部材には、 同 一符号を付し、 その説明は省略する。
本実施例の水晶発振回路 10は、 複数の信号反転増幅器 14一 1、 14一 2と、 選択信号 SE'L 1に基づき前記一方の信号反転増幅器 14を使用可能な状態に選 択設定する選択回路 30とを含んで構成される。
前記各信号反転増幅器 14— 1、 14一 2は、 それぞれ PMOS FET 1 6— 1、 1 6— 2と、 NMO S FE T 18— 1、 18— 2とを含んで構成されている。 この実施例の特徴は、 第 1の信号反転増幅器 14— 1を構成する FET 1 6— 1、 18— 1の閾値の絶対値を、 第 2の信号反転増幅器 14— 2を構成する FE T 1 6— 2、 18 _ 2の閾値の ¾対値より小さく形成したことにある。 具体的に は、 FET 1 6— 1と 16— 2の閾値の絶対値の差を 0. 1〜 0. 3 V程度とし て、 FET 18— 1、 18— 2の閾値の絶対値の差を同様に 0. 1〜0. 3 V程 度とする。
従って、 信号反転増幅器 14 _ 1は、 発振回路 14の駆動能力は高いが、 その 分消費電力も大きいという特性を有し、 発振回路 14一 2は、 駆動能力は低いが、 消費電力は小さいという特性を有することになる。
これら第 1、 第 2の信号反転増幅器 14一 1、 14— 2は、 それぞれアース電 位 Vdd側と、 ライン 102側との間にその両端が接続され、 Vddと Vregの電位差 の電圧により駆動される。
前記選択回路 30は、 このような第 1、 第 2の信号反転増幅器 14一 1、 14 一 2の電力供給ライン上にそれそれ直列に接続されたスィツチング素子を含んで 構成される。 具体的には、 第 1の信号反転増幅器 14— 1の Vdd側の電力供給ラ インに制御用 FET 32— 1、 電位 Vreg側の電力供給ラインに制御用 FET 35 — 1がそれぞれ直列に接続されている。 更に、 第 2の信号反転増幅器 14一 2の、 Vdd側の電力供給ラィンに制御用 F E T 32— 2が、 Vreg側の電力供給ラィンに 制御 FE T 35 - 2がそれそれ直列に接続されている。
そして、 制御用 FET 32— 2、 35 - 1の各ゲートに、 選択信号 SEL 1が 直接入力されている。 更に、 制御用 FE T 32— 1、 35— 2の各ゲートに、 前 記選択信号 SEL 1が、 信号反転増幅器 33を介して入力されている。
従って、 信号反転増幅器 SEL 1のレベルを切り換えることにより、 1組の制 御用 £丁群32— 2、 35— 2と、 他の組の制御用 F E T群 32— 1、 35- 1とが選択的にオンオフされ、 いずれか一方の信号反転増幅器 14にのみに電力 が供給されるようになる。
本実施例において、 前記選択信号 SEL 1は、 前述した図 2 Aに示す回路を用 いて生成される。 そして、 この回路 300から、 この選択信号 SE L 1は、 図 2 Bに示すタイミングチャートに従って出力される。
従って、 水晶発振回路 10の電源投入時には、 制御用 FET 32— 1、 35- 1がオンされ、 第 1の信号反転増幅器 14一 1を用いて発振回路 1 0が起動され る。 この時、 第 1の信号反転増幅器 14一 1は、 低い閾値電圧の F E T 16— 1、 18— 1を用いて構成されているため、 駆動能力の高い発振動作を行い、 速やか に発振安定状態まで起動されることになる。
そして、 発振安定後は、 前記選択信号 SELにより制御用 FET 32— 2、 3 5— 2がオンされるため、 前述した第 1の信号反転増幅器 14— 1に代わり、 第 2の信号反転増幅器 14— 2が動作することになる。
第 2の信号反転増幅器 14一 2は、 その FET 16— 2、 18— 2の閾値電圧 が高いため、 少ない消費電力で安定した発振状態を維持することができる。
このようにして、 本実施例によれば、 発抿回路 10の発抿動作の閲始時から安 定発振動作が開始するまでの間と、 安定発扳後から発振動作終了までの間で、 駆 動能力の高い、 信号反転増幅器 ί 4一 1と、 駆動能力の低い信号反転増幅器 14 一 2とを使い分けることにより、 発振動作の確実な開始と、 消費電力の低減とい う二つの課題を同時に解決することができる。
尚、 本実施例の水晶発振回路 1 0を、 例えば図 1 2、 図 1 3に示す水晶発振回 路 1 0として用いてもよい。

Claims

請 求 の 範 囲
1 . 信号反転増幅器と、
水晶振動子を有し、 前記信号反転増幅器の出力信号を位相反転して、 前記信号 反転増幅器にフィ一ドバック入力するフィ一ドバック回路と、
前記信号反転増幅器を構成するトランジスタのバックゲートと、 ソース間のバ ックゲート電圧を制御する制御回路と、
を含むことを特徴とする発振回路。
2 . 請求項 1において、
前記信号反転増幅器は、
第 1のトランジスタと、 第 2のトランジスタとを含んで構成され、
前記制御回路は、
前記第 2のトランジスタのバックゲート電圧を制御することを特徴とする発振 回路。
3 . 請求項 2において、
前記第 2のトランジスタのバックゲートは所定の電位に設定され、
前記制御回路は、
前記第 2のトランジス夕のソースに接続された整流素子回路と、
前記整流素子回路のバイパス回路を形成するスィツチング素子と、
前記スィ ツチング素子をオンオフ制御することにより、 前記第 2のトランジス 夕のバックゲート電圧を、 少なくとも 2段階に渡り選択的に切り替え制御する切 替回路と、
を含むことを特徴とする発 回路。
4 . 請求項 2において、
前記第 2のトランジスタのソースは所定の電位に設定され、
前記制御回路は、
前記第 2のトランジスタのバックゲートに接続された整流素子回路と、 前記整流素子回路のバイパス回路を形成するスィツチング素子と、 前記スィツチング素子をオンオフ制御信号を出力することにより、 前記第 2の トランジス夕のバックゲート電圧を、 少なくとも 2段階に渡り選択的に切り替え 制御する切替回路と、
を含むこと'を特徴とする発振冋路。
5 . 請求項 3， 4のいずれかにおいて、
前記整流素子回路は、
順方向に直列に接続された複数の整流素子を含み、
前記スィツチング素子は、
前記複数の整流素子の内の少なくとも 1個の整流素子のバイパス回路を形成す ることを特徴とする発振回路。
6 . 請求項 2〜 5のいずれかにおいて、
前記制御回路は、
発振回路の起動する第 1の期間と、 発振回路が安定して発振動作を行う第 2の 期間とで、 前記第 2のトランジスタのバックゲ一ト電圧を異なる値に制御するこ とを特徴とする発振回路。
7 . 請求項 3 , 4のいずれかにおいて、
前記切替回路は、
電源投入から所与の時間が経過するまでの間を、 発振回路が起動される第 1の 期間として検出し、 前記所与の期間絰過後を、 発振回路が安定して発振動作を行 う第 2の期間として検出する動作期間検出手段と、
前記第 2のトランジスタの閾傅電圧の絶対値が、 前記第 1の期間では大きく、 前記第 2の期間では小さくなるように、 前記バックゲート電圧を少なくとも 2段 階に渡り切り替え制御する手段と、
を含むことを特徴とする発振回路。
8 . 請求項 1〜 7のいずれかにおいて、
前記信号反転増幅器の電源ラィンは、
第 1の電位側と、 前記第 1の電位とは電位の異なる第 2の電位側に接続され、 前記信号反転増幅器は、 前記第 1の電位と前記第 2の電位の電位差をもつ発振信号を生成することを特 徴とする発振回路。
9 . 請求項 8において、
前記第 1の電位と前記第 2の電位による電位差は、 前記信号反転増幅器の発振 停止電圧の絶対値よりも大きいものであることを特徴とする発振回路。
1 0 . 請求項 8， 9のいずれかにおいて、
前記信号反転増幅器に流れるショート電流が、 信号反転増幅器を構成するトラ ンジス夕のオン電流よりも大きいという第 1の条件を満たす範囲の値となるよう に、 前記バックゲート電圧が選択されるとともに、 前記第 1の条件を満たす範囲 内で、 前記第 1の電位と前記第 2の電位による電位差が最小の電圧となるように 設定されたことを特徴とする発振回路。
1 1 . 請求項 1〜 1 0のいずれかの発振回路と、
前記発振回路に、 前記第 1の t位に対する前記第 2の電位を供給する定電圧発 生回路と、
を含み、
前記定電圧発生回路は、
一端側が前記第 1の電位側に接続され、 定電流を供給する定電流源と、 前記第 2のトランジスタと同一の製造条件にて形成され、 かつその一端側が前 記定電流源側、 他端側が定電圧出力ライン側に接続されるように定電流路に設け られ、 前記第 2の電位の定電圧生成用の参照 S圧を出力する定電圧制御用トラン ジス夕と、
前記参照電圧が一方の端子へ入力され、 他方の端子へ所与の基準電圧が入力さ れるオペアンプと、
一端側が定電圧出力ライン側に接続されるように定電流路に設けられ、 前記ォ ぺアンプの出力がゲートに入力されることにより抵抗値が制御され、 前記定電圧 出力ラインの電位を、 前記第 2の電位の定電圧に制御する出力用トランジスタと、 を含むことを特徴とする電子回路。
1 2 . 請求項 1〜 1 0のいずれかの発振回路、 又は請求項 1 1の電子回路を含む ことを特徴とする半導体装置。
1 3 . 請求項 1〜 1 0のいずれかの発振回路、 請求項 1 1の電子回路又は請求項 1 2の半導体装置を含み、 前記発振回路の発振出力から動作基準信号を生成する ことを特徴とする電子機器。
1 4 . 請求項 1〜 1 0のいずれかの発振回路、 請求項 1 1の電子回路又は請求項 1 2の半導体装置を含み、 前記発振回路の発振出力から時計基準信号を形成する ことを特徴とする時計。
補正書の請求の範囲
[ 1 9 9 8年 6月 1 8日 （1 8 . 0 6 . 9 8 ) 国際事務局受理：出願当初の請求の 範囲 1— 1 4は新しい請求の範囲 1一 1 2に置き換えられた。 （4頁） ]
1 . 第 1のトランジスタと、 第 2のトランジスタとを含む信号反転増幅器と、 水晶振動子を有し、 前記信号反転増幅器の出力信号を位相反転して、 前記信号 反転増幅器にフィードバック入力するフィードバック回路と、
前記第 2のトランジスタのバックゲートと、 ソース間のバックゲート電圧を制 御する制御回路と、
を含み、
前記第 2のトランジスタのバックゲートは所定の電位に設定され、
前記制御回路は、
前記第 2のトランジスタのソースに接続された整流素子回路と、
前記整流素子回路のバイパス回路を形成するスィッチング素子と、
前記スィツチング素子をオンオフ制御することにより、 前記第 2のトランジス 夕のバックゲート電圧を、 少なくとも 2段階に渡り選択的に切り替え制御する切 替回路と、
を含むことを特徴とする発振回路。
2 . 第 1のトランジスタと、 第 2のトランジスタとを含む信号反転増幅器と、 水晶振動子を有し、 前記信号反転増幅器の出力信号を位相反転して、 前記信号 反転増幅器にフィードバック入力するフィードバック回路と、
前記第 2のトランジス夕のバックゲ一トと、 ソース間のバックゲート電圧を制 御する制御回路と、
を含み、
前記第 2のトランジス夕のソースは所定の電位に設定され、
前記制御回路は、
前記第 2のトランジスタのバックゲートに接続された整流素子回路と、 前記整流素子回路のバイパス回路を形成するスィツチング素子と、
前記スィツチング素子をオンオフ制御信号を出力することにより、 前記第 2の 補正された用紙 （条約第 19条） トランジスタのバックゲート電圧を、 少なくとも 2段階に渡り選択的に切り替え 制御する切替回路と、
を含むことを特徴とする発振回路。
3 . 請求項 1、 2のいずれかにおいて、
前記整流素子回路は、
順方向に直列に接続された複数の整流素子を含み、
前記スィツチング素子は、
前記複数の整流素子の内の少なくとも 1個の整流素子のバイパス回路を形成す ることを特徴とする発振回路。
4 . 請求項 1、 2のいずれかにおいて、
前記制御回路は、
発振回路の起動する第 1の期間と、 発振回路が安定して発振動作を行う第 2の 期間とで、 前記第 2のトランジスタのバックゲート電圧を異なる値に制御するこ とを特徴とする発振回路。
5 . 請求項 1、 2のいずれかにおいて、
前記切替回路は、
電源投入から所与の時間が経過するまでの間を、 発振回路が起動される第 1の 期間として検出し、 前記所与の期間経過後を、 発振回路が安定して発振動作を行 う第 2の期間として検出する動作期間検出手段と、
前記第 2のトランジスタの閾値電圧の絶対値が、 前記第 1の期間では小さく、 前記第 2の期間では大きくなるように、 前記バックゲート電圧を少なくとも 2段 階に渡り切り替え制御する手段と、
を含むことを特徴とする発振回路。
6 . 請求項 1、 2のいずれかにおいて、
前記信号反転増幅器の電源ラインは、
第 1の電位側と、 前記第 1の電位とは電位の異なる第 2の電位側に接続され、 前記信号反転増幅器は、
前記第 1の電位と前記第 2の電位の電位差をもつ発振信号を生成することを特 補正された用紙 （条約第 19条） 徴とする発振回路。
7 . 請求項 6において、
前記第 1の電位と前記第 2の電位による電位差は、 前記信号反転増幅器の発振 停止電圧の絶対値よりも大きいものであることを特徴とする発振回路。
8 . 請求項 6のいずれかにおいて、
前記信号反転増幅器に流れるショート電流が、 信号反転増幅器を構成するトラ ンジス夕のオン電流よりも大きいという第 1の条件を満たす範囲の値となるよう に、 前記バックゲート電圧が選択されるとともに、 前記第 1の条件を満たす範囲 内で、 前記第 1の電位と前記第 2の電位による電位差が最小の電圧となるように 設定されたことを特徴とする発振回路。
9 . 請求項 1、 2のいずれかの発振回路と、
前記発振回路に、 前記第 1の電位に対する前記第 2の電位を供給する定電圧発 生回路と、
を含み、
前記定電圧発生回路は、
一端側が前記第 1の電位側に接続され、 定電流を供給する定電流源と、 前記第 2のトランジスタと同一の製造条件にて形成され、 かつその一端側が前 記定電流源側、 他端側が定電圧出力ライン側に接続されるように定電流路に設け られ、 前記第 2の電位の定電圧生成用の参照電圧を出力する定電圧制御用トラン ジス夕と、 ·
前記参照電圧が一方の端子へ入力され、 他方の端子へ所与の基準電圧が入力さ れるオペアンプと、
一端側が定電圧出力ライン側に接続されるように定電流路に設けられ、 前記ォ ぺアンプの出力がゲートに入力されることにより抵抗値が制御され、 前記定電圧 出力ラインの電位を、 前記第 2の電位の定電圧に制御する出力用トランジスタと、 を含むことを特徴とする電子回路。
1 0 . 請求項 1、 2のいずれかの発振回路、 又は請求項 9の電子回路を含むこと を特徴とする半導体装置。 補正された用紙 （条約第 19条）
1 1 . 請求項 1、 2のいずれかの発振回路、 請求項 9の電子回路又は請求項 1 0 の半導体装置を含み、 前記発振回路の発振出力から動作基準信号を生成すること を特徴とする電子機器。
1 2 . 請求項 1、 2のいずれかの発振回路、 請求項 9の電子回路又は請求項 1 0 の半導体装置を含み、 前記発振回路の発振出力から時計基準信号を形成すること を特徴とする時計。
補正された用紙 （条約第 19条） 条約 1 9条に基づく説明書 請求の範囲第 1項及び第 2項は、 独立項とした。 補正後の第 1項は、 補正前の 第 1項から第 3項を組み合わせたものであり、 補正後の第 2項は、 補正前の第 1 項、 第 2項および第 4項を組み合わせたものである。
補正後の第 3項から第 1 2項は、 補正前の第 5項から第 1 4項に相応する。 従 属関係は、 補正後の請求項に対応するように変更した。 尚、 補正後の第 5項は、 その内容の一部を変更した。
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