WO1994023534A1 - Signal processor - Google Patents

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WO1994023534A1
WO1994023534A1 PCT/JP1994/000503 JP9400503W WO9423534A1 WO 1994023534 A1 WO1994023534 A1 WO 1994023534A1 JP 9400503 W JP9400503 W JP 9400503W WO 9423534 A1 WO9423534 A1 WO 9423534A1
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timing
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Mamoru Ueda
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Sony Corporation
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    • H04N5/945—Signal drop-out compensation for signals recorded by pulse code modulation

Definitions

  • the present invention relates to a signal processing apparatus, for example, a digital video tape recorder (D-VTR) or the like that compresses and records an information amount by performing a discrete cosine transform (DCT) on a video signal. Alternatively, it is suitable for application to a playback device.
  • D-VTR digital video tape recorder
  • DCT discrete cosine transform
  • D-VTRs of this type there are D-VTRs of this type as shown in Fig. 1. That is, in FIG. 1, 1 indicates D-VTR as a whole, and a digital video signal S 1 (FIG. 2 (B)) input from a predetermined video signal generator is input to the DCT shuffle circuit 2.
  • the DCT shuffle circuit 2 has a DCT address circuit 3 attached thereto, and a vertical synchronization signal S (FIG. 2A) is input to the DCT address circuit 3.
  • the DCT shirt full circuit 2 converts the digital video signal S 1 into 8 columns ⁇ 4 rows of DCT blocks per field by the shuffle address generated by the DCT address circuit 3 based on the vertical synchronization signal S. Cut it out. Then, the DCT shuffle circuit 2 collects these DCT blocks by 10 blocks from positions distant from each other on the screen to generate shuffle data S 2 (FIG. 2 (C)), and this shuffle data S 2 To the DCT conversion circuit 4 that follows.
  • the DCT shuffle circuit 2 performs shirt fling processing for each field. Therefore, the shirt full data S 2 output from the DCT shirt full circuit 2 is converted from the digital video signal S 1 to one filter as shown in FIG. 2 (C). —The timing delayed by the root period T 2 is supplied to the DCT conversion circuit 4. The DCT conversion circuit 4 performs discrete cosine transform on the data of each DC ⁇ block, and obtains the DCT data S 3 is supplied to the quantization delay circuit 5 and the quantization level detection circuit 6. The quantization level detection circuit 6 checks a quantization level (quantization width) for realizing the target compression ratio for the DCT data S3. At this time, the quantization level detection circuit 6 requires about 10 block periods as a signal processing time.
  • the quantization delay circuit 5 delays the DCT data S 3 by the processing time, and supplies the DCT data S 3 to the quantization circuit 7 as quantization delay output data S 5. Therefore, as shown in FIG. 2 (D), the quantized delay output data S5 is output from the quantizing level detection circuit 6 at time t3, which is delayed by 10 block periods T3 from the shuttle data S2. It is input to the quantization circuit 7 at the same timing as the output quantization level data S4.
  • the quantization circuit 7 quantizes the quantized delay output data S5 supplied from the quantization delay circuit 5 based on the quantization level data S4 supplied from the quantization level detection circuit 6, and reduces the information amount. Compress. At this time, the quantization circuit 7 performs one field operation on the vertical counter 8 attached thereto based on the period signal for each field obtained from the vertical synchronization signal S. Detects the maximum and minimum quantization levels in the rule, as well as the average value. The detected maximum value and the like are supplied to a quantization monitor (not shown) as detected data S6. As a result, the data compression state in the quantization circuit 7 is monitored.
  • the quantized data S7 obtained in the quantization circuit 7 is supplied to a variable length code circuit 9.
  • the variable-length code circuit 9 performs variable-length coding on the quantized data S7, and generates variable-length code data S9 having a block length defined in the format.
  • the variable length code data S 9 is supplied to the error correction outer code circuit 11.
  • the error-correcting outer code circuit 11 uses a parity timing circuit 12 attached to the error-correction outer code circuit 11 based on the timing obtained from the vertical synchronizing signal S based on the timing.
  • An error-correcting outer code for correcting an error generated in the form of a star is generated, added to the variable-length code data S 9, and supplied to the track shuffle circuit 13.
  • Track Shuffle circuit 1 Te cowpea to the vertical synchronizing signal S v by Ri resulting shuffled address in preparative Rakkua de Les circuits 1 4 provided in association therewith, suitable for track pattern on the magnetic tape
  • the data is rearranged in order, and the track shuffle data S 13 is generated.
  • the track shuffle data S 13 is supplied to the error correction inner code circuit 15.
  • the error correction inner code circuit 15 generates an error correction inner code for correcting a random error, and adds this to the track shuffle data S13.
  • the ID counter 16 provided in association with the error correction inner code circuit 15 has a block number and a scanning line obtained from the vertical synchronization signal S and the color field signal Sc. In ⁇ , force field information and the like corresponding to the cycle in which the phase shift of the carrier having a different phase makes a round is obtained.
  • the error correction inner coding circuit 15 adds the book number and power field information as ID information to the track shuffle data S 13, and uses this as recording data S 12.
  • Send to 17 The recording circuit 17 converts the recording data S12 from 8 [bit] parallel format to 1 [bit] serial format, performs channel coding suitable for magnetic recording, and performs recording on the rotating drum.
  • the data is recorded on a magnetic tape 19 via a magnetic head 18 provided in the printer.
  • the track shuffle circuit 13 performs a data rearrangement process for each 1/3 field. Therefore, the recording data S12 obtained based on the track shuffle data S13 is 1/3 of the quantized delay output data S5 output from the quantization delay circuit 5, as shown in FIG.
  • the signal is output from the error correction inner coding circuit 15 at a time t 4 delayed by the field period T 4.
  • the recorded data S12 in D—VTR 1 is based on the data recorded in 1-bit serial format on a magnetic tape and a block break at the beginning of the data block. 8 [bit] as a delimiter to return to the parallel format A synchronization pattern is added.
  • each playback head runs diagonally across multiple tracks, so that each image can be played back even when the playback of the blocks is not continuous.
  • the block number indicating the order of the blocks is added as ID information in the error correction inner coding circuit 15.
  • the color field information is also added as ID information in the error correction inner coding circuit 15.
  • the data is delayed and output by the time required for the signal processing in each signal processing circuit.
  • data is delayed by one field period T2 (FIG. 2 (C)) and output, and in the quantization delay circuit 5, the 10-block period T Data is delayed by 3 (Fig. 2 (D)).
  • the quantization circuit 7, and the variable-length code circuit 9 the data is delayed by about one block period, respectively, and in the track shuffle circuit 13, the 1/3 field period is used.
  • Data is delayed by T4 (Fig. 2 (E)).
  • the ID counter 16 needs a latch circuit for capturing the color field information with the delay time corresponding to the delay time, and there has been a problem that the configuration is complicated accordingly.
  • these delay phases are all accumulations of the processing time of the signal processing circuit up to the preceding stage, and if the processing time of the signal processing circuit is changed in the development stage, the delay time after the changed signal processing circuit is changed. There was a problem that all timings of the signal processing circuit had to be corrected in accordance with the changed time. Disclosure of the invention
  • the present invention has been made in consideration of the above points, and reliably processes data output with delay in each signal processing circuit regardless of the data delay time due to the signal processing time of each signal processing circuit. And a signal processing device that can be delivered.
  • the present invention includes a plurality of signal processing circuits sequentially connected to block desired data in a predetermined unit and sequentially perform signal processing, and at least one signal processing circuit is provided. Is a timing determined in accordance with the processing timing of another signal processing circuit. At least one signal processing device is configured to perform predetermined signal processing on desired data. The circuit outputs the desired data with timing data indicating processing timing added thereto, and the other signal processing circuits perform signal processing on the desired data based on the timing data. Timing is now set.
  • a plurality of signal processing circuits sequentially connected so as to perform block processing of video data in a predetermined unit and sequentially perform signal processing
  • at least one of the signal processing circuits includes another signal processing circuit.
  • a signal processing device configured to perform predetermined signal processing on video data at a timing determined according to the processing timing of the signal processing circuit
  • at least one signal processing circuit includes a video processing device.
  • Data processing Timing data indicating timing is added and output, and other signal processing circuits set the timing of signal processing for video data based on the timing data.
  • the input digital video signal S 1 is subjected to block transform coding. was shut off-ring as well as blanking ⁇ click of to obtain a shuffled data S 2 1, the blanking di digital video signals S 1 lock number information DB and Color Camera one Fi Lumpur de information D F! Is output as the header data to the shuffle data S 21, and the output of the block shuffle circuit 21 is supplied to the shuffle data S 21.
  • the output of the transform coding circuit 23 is supplied, and the coded data S 22 is quantized to obtain quantized data S 25, and the quantized data S 25 is quantized at the time of the quantization.
  • the data S 26 is obtained, and the header data is added to the variable-length code data S 26.
  • a variable length code circuit 2 6 for adding and outputting, the output of the variable-length code circuit 2 6 is Kyo ⁇ , generates an error correction code data based on the blanking-locking number information D B, the variable-length code circuit an error correction outer code circuit 2 7 to output the added output of 2 6, the output of the error correction outer code circuit 2 7 is supplied, on the basis of the blanking D click number information D BL, the variable-length code data together with obtaining shuffled data S 2 8 and Shah Waffles, shuffle circuit 2 8 for outputting by adding the header data, the output of the shuffling circuit 2 8 is supplied, pro click number information D B and force Rafi one
  • An error correction inner code circuit 29 for generating an error correction inner code based on the root information DFI and adding it to the output of the shuffle circuit 28 for output is provided.
  • Desired data S 1 and the signal processing circuit 2 1-2 9 sequentially through to the data S 1 Thailand Mi ring data DFI when outputting, D BL and or added to DQ, the data I Mi ring data D FI, D BL and or each signal processing in Thailand Mi ring based on D a circuit 2 1 - by executing the processing of 2 9, Ku things to consider processing time in each signal processing circuit, the signal processing circuit 2 Data S 1 can be passed between 1 and 29.
  • FIG. 1 is a block diagram showing the configuration of a conventional recording / reproducing apparatus.
  • FIGS. 2 (A) to 2 (E) are signal waveform diagrams for explaining a data delay state due to the signal processing.
  • FIG. 3 is a schematic diagram for explaining a recording format for recording and reproducing by the recording and reproducing apparatus according to the present invention.
  • Fig. 4 is a schematic diagram for explaining the structure of the sink block.
  • FIGS. 5 (A) and 5 (B) are schematic diagrams used to explain the contents recorded in the sync block identification pattern.
  • FIG. 6 is a block diagram showing a configuration of an embodiment of the recording / reproducing apparatus according to the present invention.
  • FIGS. 7 (A) to 7 (C) are schematic diagrams for explaining the data arrangement handled by the recording / reproducing apparatus.
  • FIG. 3 shows a recording format on a magnetic tape to be recorded by the D-VTR according to the present invention.
  • the digital video signal and the field for one field for every six magnetic recording tracks are shown.
  • Digital audio signals are recorded in blocks. These six recording tracks are segmented every two recording tracks. And the segment numbers 1, 2, and 3 are assigned sequentially from the top of the I field.
  • Track numbers 0 and 1 are assigned to the two recording tracks in each segment, respectively.
  • This single recording track includes a preamble, 126 sync blocks of video data, 6 sync blocks x 4 channels of audio data, and 126 data along the scanning direction of the rotating head. Video data for the sync block is sequentially recorded.
  • each sync block has a length of 180 bytes, as shown in Fig. 4.
  • the synchronization pattern SYNC is recorded in the first two bytes, the identification pattern ID is recorded in the next two bytes, and the next two bytes are recorded.
  • Compressed video data, audio data, or their error correction outer code parity as recorded data DATA is recorded in the byte, and the last 14 bytes contain the identification pattern ID and the error correction for the recorded data DATA.
  • the code parity IP is recorded.
  • the value “2ED 3 (H)” is recorded as a fixed pattern in the synchronization pattern SYNC.
  • the number of the corresponding sync book is recorded in the order shown in Fig. 5 (A).
  • the next byte of the identification pattern ID is recorded as a sector number, and flag information indicating the attribute of the corresponding sink book is recorded as shown in Fig. 5 (II).
  • bit 0 of the LS # of this byte is a discrimination flag indicating a sector of video data when the value is "1" and a sector of audio data when the value is "0".
  • bit 1 a value “0” or “1” is recorded as a track number in the above-described segment number.
  • bits 2 and 3 the above-mentioned segment number values "1", "2", and “3" are recorded in two bits.
  • Bits 4, 5 and 6 record color field information.
  • Bit 7 of MS ⁇ indicates the format of the digital video data. A value of “1” is recorded for component video, and a value of “0” is recorded for composite video.
  • D-VTR 20 shown in Fig. 6 parts corresponding to Fig. 1 are given the same reference numerals.
  • DCT A de-less circuit 2 2 a shuffle address generated based on the vertical sync signal S V, DCT shuffling circuit 2 1 shuffles di digital video signals S 1 on the basis of the Shatsufu Rua de-less, Schaff
  • the data S 21 is generated and supplied to the DCT circuit 23.
  • the DCT shuffling circuit 2 1 At this time, as shown in FIG. 7 (A), the DCT ⁇ de Les circuits 2 2 the generated block number D BL and mosquitoes Ralph I Lumpur de information D FI, the header information It is added to the DCT Bro Kkudeta D SH in.
  • the block number DB is the sync block number of the first byte in the identification pattern ID described above with reference to FIGS. 4 and 5 (A5 (B)), and the bits 0 to 3 of the second byte.
  • the color field information DF! Corresponds to the color field information of bits 4 to 6 of the second byte, corresponding to the generic name of the data identification flag, segment number, and track number. Corresponding.
  • the DCT conversion circuit 2 based on the block number DB and mosquitoes Ralph I Lumpur de information D FI, subjected to discrete cosine transform to each DCT Bro Kkudeta D SH, the DCT data S 2 2 quantization levels Supply to delay circuit 24.
  • the quantization level delay circuit 24 detects the quantization level that determines the quantization width in the subsequent quantization circuit 25 while delaying the DCT data S 22, and as shown in FIG. 7 (B), The quantization level information DQ detected at this time is added as header information to the DCT data D DCT , and this is transmitted to the quantization circuit 25 as quantization level delay output data S 23.
  • Quantizing circuit 2 5 is compressed by quantizing the DCT data D D CT based on the quantization level information D A that is added as a header information. In this case check the beginning and end of the field from the block number D B, who is added as a header information, average value of the quantization level is calculated, the calculation result S 2 4 quantization monitor The compression state can be monitored by outputting it to (not shown).
  • the quantized data S 25 compressed by the quantization circuit 25 is of variable length. It is supplied to the encoding circuit 26 and is subjected to variable-length encoding by the variable-length encoding circuit 26.
  • the variable-length code data S 26 that has been subjected to the variable-length coding is supplied to an error-correcting outer code circuit 27.
  • variable-length code data S 2 6 in block number is added as a header information D BL (FIG. 7 (A) and 7 (B)) Paris tee Ti Mi ring To generate an error-correcting outer code.
  • the shuffle address is obtained from the block number Da (FIGS. 7 (A) and 7 (B)) added to the variable length code data S26. Is generated, the data is rearranged, and this is sent to the error correction inner coding circuit 29 as the track shuffle data S 28.
  • the error correction inner code circuit 29 generates the error correction inner code and adds a synchronization pattern SYNC to generate the recording data S 12 as shown in FIG. 7 (C). It is recorded on a magnetic tape 19 via a 0 and a magnetic head 1.8. At this time, in the error correction inner coding circuit 29, the block number DBL and the field information DFr required as ID information are added again to the data as header information in advance, so that it is renewed. No need to add.
  • the reproduction data S31 reproduced through the reproduction head 31 and the reproduction circuit 32 is input to the correction circuit 33, and the error correction inner code recorded together with the recording data is decoded. Then, the data is corrected and sent to the deshuffle circuit 34.
  • the deshuffling circuit 34 deshuffles the reproduced data rearranged in the order corresponding to the track pattern on the magnetic tape in the original order, and this is the correction circuit 3 which continues as the deshuttered full data S34. Send to 5.
  • the correction circuit 35 corrects a burst-like error in the shirtless data S 3 and sends it to the variable length decoding circuit 36.
  • the variable-length decoding circuit 36 obtains the variable-length decoded data S 35 from the deshuffled data S 34 and sends it to the inverse quantization circuit 37 to perform an inverse quantization process.
  • the data S37 is sent to the DCT conversion circuit 23 described above. Inverse transform processing for the discrete cosine transform is performed. Obtained in this way
  • the DCT-blocked data is arranged in the scanning order and output as the reproduced digital video signal S39 .
  • the D—VTR 20 adds the block number D and the field number D fi as header information to the digital video signal S 1 in the DCT shuttle circuit 2].
  • the quantization level delay circuit 24 adds the quantization level information De as header information.
  • the header information is used as timing information in each signal processing circuit, and signal processing is performed based on the timing of the header information.
  • the signal processing can be performed with accurate timing without considering the processing delay time of the signal processing circuit connected to the subsequent stage.
  • a counter circuit for generating timing for each signal processing in each signal processing circuit, a latch circuit for delaying information and adjusting the phase, and the like can be omitted.
  • the Ri particular good keep adding to the force Ralph I Ichiru de information D FI and base header information, delays in each signal processing circuit the Color Camera monounsaturated I Lumpur de information D FI it with data Thus, the last recorded data S 1 2 can be transmitted. Further, the quantization level information D a detected by the quantization level delay circuit 24 is also superimposed on the data as new header information, so that the next stage of the quantization circuit 25 performs the superimposition.
  • the quantization operation can be performed by checking the quantization level from the data.
  • the conventional D-VTR 1 described above with reference to FIG.
  • the signal connection between complicated circuits, such as sending the quantization level detection data S 4 from the quantization level detection circuit 6 to the quantization circuit 7 separately from the quantization delay output data S 5, can be reduced. Data can be transmitted to the subsequent signal processing circuit without considering the delay time in the signal processing circuit.
  • the timing required for each signal processing is added as header information to the data to be transferred, so that each signal processing circuit If a circuit for obtaining timing necessary for signal processing is added to the circuit, complicated configuration can be avoided.
  • the signal processing can be performed in each signal processing circuit without generating the timing required for the signal processing, the signal processing can be performed without considering the delay time in each signal processing circuit.
  • Processing circuits can be developed. Thus, even if the processing time of each signal processing circuit is changed at the time of development, it is not necessary to change the signal processing circuit provided in the subsequent stage of the signal processing circuit in accordance with the change of the processing time, and the processing can be more easily performed. Development can be done.
  • the present invention relates to a signal processing device comprising a recording or reproducing device such as a digital video tape recorder (DVTR) for compressing and recording an information amount by, for example, performing discrete cosine transform (DCT) on a video signal. It is suitable for application to equipment.
  • a recording or reproducing device such as a digital video tape recorder (DVTR) for compressing and recording an information amount by, for example, performing discrete cosine transform (DCT) on a video signal. It is suitable for application to equipment.
  • DCT discrete cosine transform

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Description

明 細 書 発明の名称
信号処理装置 技術分野
本発明は信号処理装置に関し、 例えばビデオ信号を離散コサイ ン変換 （Di screte Cosine Transform (D C T) ) することによって情報量を圧縮して 記録するディ ジタ ルビデオテープレコーダ （D— V T R ) 等の記録又は再生 装置に適用して好適なものである。 背景技術
従来、 この種の D— V T Rと して図 1 に示すよう なものがある。 すなわち 図 1 において 1 は全体と して D— V T Rを示し、 所定のビデオ信号発生部か ら入力されたディ ジタルビデオ信号 S 1 (図 2 ( B ) ) は D C Tシャッフル 回路 2 に入力される。 D C Tシャッフル回路 2 はこれに付随して D C Tァ ド レス回路 3 を有し、 当該 D C Tア ド レス回路 3 には垂直同期信号 S (図 2 (A) ) が入力される。
従って D C T シャツフル回路 2 は垂直同期信号 S に基づいて D C Tア ド レス回路 3の発生したシャッフルァ ドレスによって、 ディ ジタルビデオ信号 S 1 を 1 フィ ール ド毎に 8列 X 4行の D C Tブロ ックに切り出す。 そして D C T シャッフル回路 2 は、 これらの D C Tブロ ックを画面内のそれぞれ離れ た位置から 10ブロ ックづっ集めてシャッフルデータ S 2 (図 2 ( C ) ) を生 成し、 このシャッフルデータ S 2 を続く D C T変換回路 4 に送出する。
こ こで D C T シャッフル回路 2 は、 1 フィ ール ド毎にシャツフ リ ング処理 を施す。 従ってこの D C Tシャツフル回路 2から出力される シャツフルデー タ S 2 は、 図 2 ( C ) に示すよう に、 ディ ジタルビデオ信号 S 1 から 1 フィ —ル ド期間 T 2 だけ遅延したタィ ミ ングで、 D C Τ変換回路 4 に供給される, D C T変換回路 4 は各 D C Τブロ ックのデータ に対して離散コサイ ン変換 を施し、 D C Tデータ S 3 を量子化遅延回路 5及び量子化レベル検出回路 6 に供給する。 量子化レベル検出回路 6 は、 D C Tデータ S 3 に対して目標圧 縮率を実現するための量子化レベル （量子化幅） を調べる。 このとき量子化 レベル検出回路 6 は、 信号処理時間と して約 1 0ブ u ック期間を要する。 その 処理時間相当だけ量子化遅延回路 5 は D C Tデータ S 3 を遅延させ、 この D C Tデータ S 3 を、 量子化遅延出力データ S 5 と して量子化回路 7 に供給す る。 従って量子化遅延出力データ S 5 は、 図 2 ( D ) に示すよう にシャ ツ フ ルデータ S 2から 1 0プロ ック期間 T 3だけ遅延した時点 t 3 において、 量子 ィ匕レベル検出回路 6から出力される量子化レベルデ一タ S 4 と同じタイ ミ ン グで量子化回路 7 に入力される。
量子化回路 7 は、 量子化レベル検出回路 6から供給される量子化レベルデ ータ S 4 に基づいて量子化遅延回路 5から供給される量子化遅延出力データ S 5 を量子化し、 その情報量を圧縮する。 このとき当該量子化回路 7 は、 こ れに付随して設けられた垂直カ ウ ンタ 8 において、 垂直同期信号 S から得 られる 1 フ ィ ール ド毎の期間信号に基づいて、 1 フ ィ 一ル ド内での量子化レ ベルの最大値及び最小値、 さ らに平均値等を検出する。 そして検出した最大 値等は、 検出データ S 6 と して量子化モニタ （図示せず） に供袷される。 こ れによ り、 量子化回路 7 におけるデータの圧縮状態が監視される。
またこの量子化回路 7 において得られた量子化データ S 7 は、 可変長符号 回路 9 に供給される。 可変長符号回路 9 は、 量子化データ S 7 に可変長符号 化を施し、 フ ォ ーマツ ト に定められたブロ ック長の可変長符号データ S 9 を 生成する。 この可変長符号データ S 9 は誤り訂正外符号回路 1 1 に供給され る。
誤り訂正外符号回路 1 1 は、 これに付随して設けられたパ リ ティ タイ ミ ン グ回路 1 2 において、 垂直同期信号 S から得るタイ ミ ングに基づいて、 バ ース ト状に発生した誤りを訂正するための誤り訂正外符号を生成し、 可変長 符号データ S 9 に付加されて ト ラック シャッフル回路 1 3 に供給される。
ト ラック シャッフル回路 1 3 は、 それに付随して設けられた ト ラックア ド レス回路 1 4 において垂直同期信号 S v よ り得たシャッフルア ドレスによつ て、 磁気テープ上の ト ラックパターンに適した順序にデータを並べ換え、 ト ラック シャッフルデータ S 1 3 を生成する。
ト ラック シャッフルデータ S 1 3 は、 誤り訂正内符号回路 1 5 に供給され る。 誤り訂正内符号回路 1 5 は、 ラ ンダム誤りを訂正するための誤り訂正内 符号を生成し、 これを ト ラック シャッフルデータ S 1 3 に付加する。 この誤 り訂正内符号回路 1 5 に付随して設けられた I Dカ ウ ンタ 1 6 は、 垂直同期 信号 S 及びカ ラーフィ ール ド信号 S c から得られるブロ ック番号及び各走 査ラィ ン ^に位相が異なる搬送波の位相ずれが一巡する周期に対応した力 ラ 一フ ィ ール ド情報等を得る。
そして誤り訂正内符号回路 1 5 は、 ブ n ック番号及び力 ラーフィ ールド情 報を I D情報と して ト ラック シャッフルデータ S 1 3 に付加し、 これを記録 データ S 1 2 と して記録回路 1 7 に送出する。 記録回路 1 7 は、 この記録デ ータ S 1 2 を 8 〔 b i t 〕 パラ レル形式から 1 〔b i t 〕 シ リ アル形式に変換す ると共に磁気記録に適したチャネル符号化を施し、 回転 ドラム上に設けられ た磁気へッ ド 1 8 を介して磁気テープ 1 9上に記録する。
ここで ト ラック シャッフル回路 1 3 は、 1 /3フィ ール ドごとにデータの並 ベ換え処理を行う。 従って、 ト ラック シャッフルデータ S 1 3 に基づいて得 られる記録データ S 1 2 は、 図 2 ( E ) に示すよう に量子化遅延回路 5から 出力される量子化遅延出力データ S 5から 1 /3フィ ール ド期間 T 4だけ遅延 した時点 t 4 において誤り訂正内符号回路 1 5から出力される。
と ころでかかる D— V T R 1 における記録データ S 1 2 には、 データプロ ックの先頭にブ n ックの区切り及び磁気テープ上に 1 〔b i t 〕 シ リ アル形式 で記録されたデータを元の 8 [ b i t 〕 パラ レル形式に戻すための区切りと し て同期パターンが付加されている。
さ らに 2倍速再生時等に、 再生へッ ドが複数の ト ラックを斜めに走耷しデ 一タブロ ックが連続に再生されないときにも画像が再生されるよう に、 各デ 一ブ ックの順番を示すブ nック番号が、 誤り訂正内符号回路 1 5 において I D情報と して付加される。 さ らにカ ラーフ ィ ール ド情報も当該誤り訂正内 符号回路 1 5 において I D情報と して付加される。
また I D情報の次に D C T シャツフル回路 2から誤り訂正内符号回路 1 5 までを通して生成されたビデオデータが記録される。 このビデオデータの先 頭には、 データ圧縮時の量子化レベル情報が量子化回路 7 において量子化レ ベルデ一タ S 4 に基づいて付加される。 さ らに誤り訂正内符号回路 1 5 にお いてラ ンダム誤り訂正用の内パ リ ティデータが付加される。
と ころでかかる構成の D— V T R 1 においては、 各信号処理回路において それぞれ信号処理に要する時間分だけデータが遅延して出力される。 例えば D C T シャ ッ フ ル回路 2 においては 1 フ ィ ール ド期間 T 2 (図 2 ( C ) ) だ けデータが遅延して出力され、 量子化遅延回路 5 においては 10ブ n ック期間 T 3 (図 2 ( D ) ) だけデータが遅延する。 また D C T変換回路 4、 量子化 回路 7及び可変長符号回路 9 においてはそれぞれ約 1 ブロ ック期間だけデー 夕が遅延し、 ト ラック シャ ッフル回路 1 3 においては 1/3フ ィ ール ド期間 T 4 (図 2 ( E ) ) だけデータが遅延する。
従って垂直カ ウ ンタ 8、 パリ ティ タイ ミ ング回路 1 2、 ト ラックア ド レス 回路 1 4及び I Dカウ ンタ 1 6の各タイ ミ ング回路においては、 垂直同期信 号 S v からそれぞれの遅延時間に合わせた位相でタイ ミ ング信号を発生しな ければならない。
またカ ラ ーフィ ール ド情報は、 ディ ジタ ルビデオ信号 S 1 と同じタ イ ミ ン グで入力されるのに対して、 カ ラーフィ ール ド情報を I Dと して付加する誤 り訂正内符号回路 1 5 において入力されるデータ （ ト ラック シャ ッフ ルデ一 タ S 1 3 ) は、 ディ ジタルビデオ信号 S 1 の入力時点 t 1 (図 2 ( A ) 〜 2 ( E ) ) から約 1. 4フ ィ ール ド遅延する。 従って I Dカ ウ ンタ 1 6 において はカ ラーフィ ールド情報を当該遅延時間分だけ遅らせて取り込むためのラッ チ回路が必要となり、 その分構成が複雑化する問題があった。
さ らにこれらの遅延位相はすべてその前段までの信号処理回路の処理時間 の累積であり、 開発段階において信号処理回路の処理時間が変更された場合 には、 当該変更された信号処理回路以降の信号処理回路のタ イ ミ ングはすべ て当該変更された時間に合わせて修正しなければならないという問題があつ た。 発明の開示
本発明は以上の点を考慮してなされたもので、 各信号処理回路の信号処理 時間によるデータの遅延時間によらず、 それぞれの信号処理回路において遅 延して出力されるデータを確実に処理及び受け渡すことができる信号処理装 置を提案しょう とするものである。
かかる課題を解決するため本発明においては、 所望のデータを所定単位で ブロ ック化して順次信号処理を行う よう順次接続された複数の信号処理回路 を有し、 少な く とも 1 つの信号処理回路は、 他の信号処理回路の処理タィ ミ ングに応じて決定されるタィ ミ ングで、 所望のデータ に対し所定の信号処理 を施すよう になされた信号処理装置において、 少な く とも 1 つの信号処理回 路は、 所望のデータ に処理タイ ミ ングを示すタイ ミ ングデータ を付加して出 力し、 他の信号処理回路は、 タイ ミ ングデータを基に、 所望のデータ に対す る信号処理のタ イ ミ ングを設定するよう に した。
また本発明においては、 映像データを所定単位でブ D ック化して順次信号 処理を行う よう順次接続された複数の信号処理回路を有し、 少な く とも 1 つ の信号処理回路は、 他の信号処理回路の処理タイ ミ ングに応じて決定される タ イ ミ ングで、 映像データ に対し所定の信号処理を施すよう になされた信号 処理装置において、 少な く とも 1 つの信号処理回路は、 映像データ に処理タ ィ ミ ングを示すタイ ミ ングデータを付加して出力し、 他の信号処理回路は、 タイ ミ ングデータを基に、 映像データ に対する信号処理のタ イ ミ ングを設定 するよう にした。
また本発明においては、 ディ ジタル映像信号 S 1 に対して所定の信号処理 を行うディ ジタル映像信号の信号処理装置 2 0 において、 入力されたデイ ジ タル映像信号 S 1 をブロ ック変換符号化するためブ Ώ ック化すると共にシャ ッフ リ ングしてシャッフルデータ S 2 1 を得、 ディ ジタル映像信号 S 1 のブ ロ ック番号情報 D B 及びカ ラ一フィ ール ド情報 D F！をヘッダデータ と してシ ャッフルデータ S 2 1 に付加して出力するブロ ック シャッフル回路 2 1 と、 そのブ πック シャッフル回路 2 1 の出力が供給され、 シャッフルデータ S 2 1 に対して、 プロ ック変換符号化して符号化データ S 2 2 を得ると共に、 符 号化データ S 2 2 にへッダデータを付加して出力するブロ ック変換符号化回 路 2 3 と、 そのブ π ック変換符号化回路 2 3の出力が供袷され、 符号化デ一 タ S 2 2 を量子化して量子化データ S 2 5 を得ると共に、 量子化データ S 2 5 にその量子化の際の量子化レベル情報 D a を加えたヘッダデータを付加し て出力する量子化回路 2 5 と、 その量子化回路 2 5の出力が供紿され、 量子 化データ S 2 5 を可変長符号化して可変長符号データ S 2 6 を得ると共に、 可変長符号データ S 2 6 にヘッダデータを付加して出力する可変長符号回路 2 6 と、 その可変長符号回路 2 6の出力が供紿され、 ブ口 ック番号情報 D B に基づいて誤り訂正符号データを生成し、 可変長符号回路 2 6 の出力に付加 して出力する誤り訂正外符号回路 2 7 と、 その誤り訂正外符号回路 2 7の出 力が供給され、 ブ Dック番号情報 D B Lに基づいて、 可変長符号データをシャ ッフルしてシャッフルデータ S 2 8 を得ると共に、 ヘッダデータ に付加して 出力するシャッフル回路 2 8 と、 そのシャッフル回路 2 8の出力が供給され、 プロ ック番号情報 D B 及び力 ラーフィ 一ル ド情報 D F Iに基づいて誤り訂正内 符号を生成し、 シャッフル回路 2 8 の出力に付加して出力する誤り訂正内符 号回路 2 9 とを設けるよう にした。 所望のデータ S 1 を各信号処理回路 2 1〜 2 9 を順次介して出力する際に そのデータ S 1 にタイ ミ ングデータ D F I、 D B L及び又は D Q を付加し、 その タ ィ ミ ングデータ D F I、 D B L及び又は D a に基づく タイ ミ ングで各信号処理 回路 2 1 - 2 9の処理を実行することにより、 各信号処理回路における処理 時間を考慮することな く 、 各信号処理回路 2 1 〜 2 9間でデータ S 1 を受け 渡すことができ る。 図面の簡単な説明
図 1 は従来の記録再生装置の構成を示すブ D ック図である。
図 2 ( A ) 〜 2 ( E ) はその信号処理によるデータの遅延状態の説明に供 する信号波形図である。
図 3 は本発明による記録再生装置で記録再生する記録フォーマツ トの説明 に供する略線図である。
図 4 はそのシンクブロ ックの構造の説明に供する略線図である。
図 5 ( A ) 〜 5 ( B ) はシンク ブロ ックの識別パターンに記録される内容 の説明に供する略線図である。
図 6 は本発明による記録再生装置の一実施例の構成を示すブ π ック図であ る。
図 7 ( A ) 〜 7 ( C ) はその記録再生装置で取り扱うデータ配列の説明に 供する略線図である。
発明を実施するための最良の形態
以下図面について、 本発明の一実施例を詳述する。
図 3 においては本発明による D— V T Rで記録する磁気テープ上の記録フ ォ一マツ ト を示し、 ヘ リ カ ル記録 ト ラック 6本分に 1 フ ィ ール ド分のディ ジ タルビデォ信号及びディ ジタルオーディ オ信号が、 それぞれブロ ック化され て記録される。 この 6本の記録 ト ラックは 2本の記録 ト ラック毎にセグメ ン ト化され、 I フィ ール ド分の先頭から順次セグメ ン ト番号 1 、 2、 3が割り 当てられる。
また各セグメ ン トの 2本の記録 ト ラック には、 それぞれ ト ラック番号 0及 び 1 が割り当てられる。 この 1 本の記録 ト ラック には、 回転へッ ドの走査方 向に沿って、 プリ アンブル、 1 26シンクブロ ック分のビデオデータ、 6 シン クブロ ック X 4 チャ ンネル分のオーディ オデータ及び 126シンクブロ ック分 のビデオデ一タが順次記録される。
こ こで各シンクブロ ックは、 図 4 に示すよう に 180バイ ト長でな り、 先頭 2 バイ 卜 に同期パターン S Y N Cが記録され、 続く 2バイ 卜 に識別パターン I Dが記録され、 続く 1 62バイ ト に記録データ D A T Aと して圧縮されたビ デォデータ、 オーディ ォデータ又はそれらの誤り訂正外符号パリ ティが記録 され、 最後の 14バイ 卜 に識別バタ一ン I D及び記録データ D A T Aについて の誤り訂正内符号パリ ティ I Pが記録される。
実際上同期パターン S Y N Cには、 固定パターンと して例えば値 「 2 E D 3 ( H ) 」 が記録される。 識別パターン I Dと して先頭 1 バイ ト には該当す る シンクブ ックの番号が、 図 5 ( A ) に示すような順序で記録される。 ま た識別バターン I Dと して次の 1 バイ ト分はセクタ番号と して、 該当する シ ンク ブ ックの属性を表すフラグ情報が、 図 5 ( Β ) に示すよう に記録され る。
すなわちこのバイ 卜の L S Βのビッ ト 0 は、 値 「 1 」 のとき ビデオデータ のセクタを表し、 値 「 0」 のときオーディオデータのセク タを表す識別フラ グである。 ビッ ト 1 は、 上述したセグメ ン ト番号内の ト ラック番号と して、 値 「 0」 又は 「 1 」 が記録される。 ビッ ト 2及び 3 は上述したセグメ ン ト番 号の値 「 1 」 、 「 2」 、 「 3」 が 2 ビッ トで記録される。 ビッ ト 4、 5及び 6 はカ ラーフィ ールド情報が記録される。 M S Βのビッ ト 7 はディ ジタルビ デォデータのフォーマッ トを表し、 コ ンポーネ ン ト ビデオのとき値 「 1 」 、 コ ンポジッ ト ビデオのとき値 「 0」 が記録される。 図 6 に示す D— V T R 2 0 において、 図 1 との対応部分については同一符 号を付して示す。 D C Tア ド レス回路 2 2 は、 垂直同期信号 S V に基づいて シャッフルア ドレスを発生し、 D C T シャッフル回路 2 1 は、 このシャツフ ルァ ド レスに基づいてディ ジタルビデオ信号 S 1 をシャッフルし、 シャッフ ルデータ S 2 1 を生成し、 D C T回路 2 3 に供袷する。
このとき D C T シャッフル回路 2 1 は、 図 7 ( A ) に示すよう に、 D C T ァ ド レス回路 2 2 の発生したブロ ック番号 D B L及びカ ラーフ ィ ール ド情報 D FIを、 ヘッダ情報と して D C Tブロ ックデータ D SHに付加する。 なおここで ブロ ック番号 D B は、 図 4及び図 5 ( A 5 ( B ) について上述した識別 パターン I Dにおける 1 イ ト 目のシンクブロ ック番号と、 2バイ ト 目のビ ッ ト 0〜 3のデータ識別フラグ、 セグメ ン ト番号及び ト ラック番号との総称 に対応し、 カ ラーフ ィ ール ド情報 D F！が 2 バイ ト 目のビッ ト 4〜 6 のカ ラー フ ィ ール ド情報に対応する。
D C T変換回路 2 3 はブロ ック番号 D B 及びカ ラーフ ィ ール ド情報 D FIに 基づいて、 各 D C Tブロ ックデータ D SHに対して離散コサイ ン変換を施し、 D C Tデータ S 2 2 を量子化レベル遅延回路 2 4 に供給する。 量子化レベル 遅延回路 2 4 は、 D C Tデータ S 2 2 を遅延させながら、 続く量子化回路 2 5 における量子化幅を決定する量子化レベルを検出し、 図 7 ( B ) に示すよ う に、 このと き検出された量子化レベル情報 D Q をヘッダ情報と して D C T データ D DCT に付加し、 これを量子化レベル遅延出力データ S 2 3 と して量 子化回路 2 5 に送出する。
量子化回路 2 5 はヘッダ情報と して付加された量子化レベル情報 D A に基 づいて D C Tデータ D D CT を量子化して圧縮する。 このときヘッダ情報と し て付加されているブロ ック番号 D Bしからフィ ールドの先頭及び最後を調べて、 量子化レベルの平均値等が演算され、 その演算結果 S 2 4が量子化モニタ （ 図示せず） に出力されるこ とによ り圧縮状態を監視するこ とができ る。
また量子化回路 2 5 において圧縮処理された量子化データ S 2 5 は可変長 符号回路 2 6 に供給され、 可変長符号回路 2 6で可変長符号化される。 ここ で可変長符号化されてなる可変長符号データ S 2 6 は誤り訂正外符号回路 2 7 に供紿される。
誤り訂正外符号回路 2 7 は、 可変長符号データ S 2 6 にヘッダ情報と して 付加されているブロ ック番号 D B L (図 7 ( A ) 及び 7 ( B ) ) からパリ ティ タィ ミ ングを発生して、 誤り訂正外符号を生成する。 また続く ト ラック シャ ッフル回路 2 8 においても同様にして、 可変長符号データ S 2 6 に付加され ているブロ ック番号 D a （図 7 ( A ) 及び 7 ( B ) ) から シャッフルァ ドレ スを発生してデータ を並べ換え、 これを ト ラック シャッフルデータ S 2 8 と して続く誤り訂正内符号回路 2 9 に送出する。
誤り訂正内符号回路 2 9 は、 誤り訂正内符号を生成すると共に、 同期バタ ーン S Y N Cを付加して、 図 7 ( C ) に示すような記録データ S 1 2 を生成 し、 続く記録回路 3 0及び磁気へッ ド 1 . 8 を介して磁気テープ 1 9上に記録 される。 このとき誤り訂正内符号回路 2 9 においては、 I D情報と して必要 なブロ ック番号 D B L及びフィ ール ド情報 D F rが予めヘッダ情報と してデータ に付加されていることにより、 改めて付加する必要はない。
また再生系においては、 再生へッ ド 3 1 及び再生回路 3 2 を介して再生さ れた再生データ S 3 1 を訂正回路 3 3 に入力し、 記録データ と共に記録され ている誤り訂正内符号を用いて訂正処理し、 これをデシャッフル回路 3 4 に 送出する。 デシャッフル回路 3 4 は磁気テープ上の ト ラックパタ―ンに応じ た順序に並べ換えられている再生データを元の順序にデシャッフルし、 これ をデシャツフルデータ S 3 4 と して続く訂正回路 3 5 に送出する。
訂正回路 3 5 はデシャツフルデータ S 3 に対してバース ト状の誤りを訂 正し、 これを続く可変長復合回路 3 6 に送出する。 可変長復合回路 3 6 はデ シャッフルデータ S 3 4から可変長復合データ S 3 5 を得、 これを逆量子化 回路 3 7 に送出することによ り逆量子化処理を施し、 この逆量子化データ S 3 7 を I D C T回路に送出するこ とによ り、 上述の D C T変換回路 2 3 にお ける離散コサイ ン変換に対する逆変換処理を行う。 このよう にして得られた
I D C Tデータ S 3 8 を続く デシャ ッフ ル回路 3 9 に送出することによ り、 D C Tブロ ック化されたデータを走査順に配列し、 再生ディ ジタルビデオ信 号 S 3 9 と して出力する。
以上の構成において、 D— V T R 2 0 はディ ジタルビデオ信号 S 1 に対し て D C T シャ ツ フ ル回路 2 】 においてブロ ック番号 D 及びフィ ールド番号 D f iをヘッダ情報と して付加すると共に、 量子化レベル遅延回路 2 4 におい て量子化レベル情報 D e をヘッダ情報と して付加する。 このヘッダ情報を用 いることにより、 各信号処理回路においては入力データだけからその信号処 理に必要な情報を得ることができると共に、 その情報は処理データ と同タイ ミ ングで入力される。
これによ り このヘッダ情報を各信号処理回路においてタィ ミ ング情報と し て用い、 当該ヘッダ情報のタイ ミ ングに棊づいて信号処理を施すことによ り、 各信号処理回路においてはその前段又は後段に接続される信号処理回路の処 理遅延時間を考慮することなく正確なタィ ミ ングで信号処理を施すことがで き る。 かく するにっき、 各信号処理回路においてそれぞれの信号処理のため のタ イ ミ ングを発生するカ ウ ンタ回路、 情報を遅延させ位相を合わせるため のラッチ回路等を省略することができる。
また力 ラーフ ィ 一ル ド情報 D F Iをべッダ情報と して付加しておく ことによ り、 当該カ ラ一フ ィ ール ド情報 D F Iをそのままデータ と共に各信号処理回路 において遅延して、 最後の記録データ S 1 2 まで伝えることができる。 さ ら に量子化レベル遅延回路 2 4 において検出された量子化レベル情報 D a も新 たなヘッダ情報と してデータ に重畳することによ り、 次段の量子化回路 2 5 においてそのへッダ情報から量子化レベルを調べて量子化演算を行う ことが でき る。
このよう に途中の信号処理回路においても、 新たな情報をヘッダ情報と し て付加することによ り、 図 1 について上述した従来の D— V T R 1 のよう な 量子化レベル検出回路 6から量子化レベル検出データ S 4 を量子化遅延出力 データ S 5 とは別に量子化回路 7 に送出するといった複雑な回路間の信号接 続を削減することができ、 また各信号処理回路における遅延時間を考慮する ことな く 後段の信号処理回路にデータを伝送することができ る。
以上の構成によれば、 各信号処理回路において信号処理を行う際に、 転送 されるデータ に対して、 各信号処理に必要なタイ ミ ングをヘッダ情報と して 付加することにより、 各信号処理回路において信号処理に必要なタ ィ ミ ング を得るための回路を付加するといつた複雑を構成を回避し得る。
またこのよう に各信号処理回路において信号処理に必要なタイ ミ ングを発 生することな く信号処理を施すことができることによ り、 各信号処理回路に おける遅延時間を考慮せずに当該信号処理回路の開発を行う ことができ る。 かく して開発時において各信号処理回路における処理時間が変更されても、 当該信号処理回路の後段に設けられた信号処理回路を当該処理時間の変更に 応じて変更する必要がなく 、 一段と容易に開発を行う ことができる。
なお上述の実施例においては、 本発明を D— V T Rに適用した場合につい て述べたが、 本発明はこれに限らず、 要は複数の信号処理回路を介してデー タ を転送するよう になされた信号処理装置に広く適用することができ る。 産業上の利用可能性
本発明は、 例えばビデオ信号を離散コサイ ン変換 （Discrete Cosine Tran sform (D C T) ) することによって情報量を圧縮して記録するディ ジタル ビデオテープレコーダ （D V T R ) 等の記録又は再生装置でなる信号処理装 置に適用して好適なものである。

Claims

請 求 の 範 囲
1 . 所望のデータを所定単位でブ n ック化して順次信号処理を行う よう順次 接続された複数の信号処理回路を有し、 少なく とも 1 つの信号処理回路は、 他の信号処理回路の処理タイ ミ ングに応じて決定されるタイ ミ ングで、 上記 所望のデータ に対し所定の信号処理を施すよう になされた信号処理装置にお いて、
上記少な く とも 1 つの信号処理回路は、 上記所望のデータ に上記処理タ イ ミ ングを示すタィ ミ ングデータを付加して出力し、
上記他の信号処理回路は、 上記タイ ミ ングデータを基に、 上記所望のデー タ に対する信号処理のタィ ミ ングを設定する
こ とを特徴とする信号処理装置。
2 . 映像データを所定単位でブ n ック化して順次信号処理を行う よう順次接 続された複数の信号処理回路を有し、 少なく とも 1 つの信号処理回路は、 他 の信号処理回路の処理タ イ ミ ングに応じて決定されるタ ィ ミ ングで、 上記映 像データ に対し所定の信号処理を施すよう になされた信号処理装置において、 上記少な く とも 1 つの信号処理回路は、 上記映像データ に上記処理タィ ミ ングを示すタィ ミ ングデータを付加して出力し、
上記他の信号処理回路は、 上記タ イ ミ ングデータを基に、 上記映像デーダ に対する信号処理のタイ ミ ングを設定する
ことを特徴とする信号処理装置。
3. 上記タイ ミ ングデータ は、 上記映像データのカ ラーフ ィ ール ド情報でな る
こ とを特徴とする請求項 2 に記載の信号処理装置。
4. 上記タ イ ミ ングデータは、 所定単位毎にブロ ック分けされた上記映像デ 一夕のブロ ック情報でなる
ことを特徴とする請求項 2 に記載の信号処理装置。
5. 上記タ イ ミ ングデータ は、 上記映像データを量子化する際の量子化レべ ル情報でなる
ことを特徴とする請求項 2 に記載の信号処理装置。
6. ディ ジタル映像信号に対して所定の信号処理を行うディ ジタル映像信号 の信号処理装置において、
入力されたディ ジタル映像信号をプロ ック変換符号化するためプロ ック化 すると共にシャツフ リ ングしてシャッフルデータを得、 上記ディ ジタル映像 信号のブ n ック番号情報及び力 ラ一フィ 一ル ド情報をヘッダデータ と して上 記シャッフルデータ に付加して出力するプ ック シャッフル回路と、
当該ブロ ック シャッフル回路の出力が供給され、 上記シャッフルデータ に 対して、 ブ α ック変換符号化して符号化データを得ると共に、 上記符号化デ 一タ に上記へッダデータを付加して出力するブロ ック変換符号化回路と、 当該プロ ック変換符号化回路の出力が供給され、 上記符号化データを量子 化して量子化データを得ると共に、 上記量子化データ に当該量子化の際の量 子化レベル情報を加えた上記ヘッダデータを付加して出力する量子化回路と、 当該量子化回路の出力が供給され、 上記量子化データを可変長符号化して 可変長符号データを得ると共に、 上記可変長符号データ に上記ヘッダデータ を付加して出力する可変長符号回路と、
当該可変長符号回路の出力が供給され、 上記ブ π ック番号情報に基づいて 誤り訂正符号データを生成し、 上記可変長符号回路の出力に付加して出力す る誤り訂正外符号回路と
を具えることを特徴とする信号処理装置。
7. 上記誤り訂正外符号回路の出力が供給され、 上記ブロ ック番号情報に基 づいて、 上記可変長符号データをシャッフルしてシャツフルデータを得ると 共に、 上記ヘッダデータ に付加して出力する シャッフル回路
を具えることを特徴とする請求項 6 に記載の信号処理装置。
8. 上記シャッフル回路の出力が供給され、 上記ブ ック番号情報及び上記 カ ラーフ ィ 一ル ド情報に基づいて誤り訂正内符号を生成し、 上記シャ ツ フ ル 回路の出力に付加して出力する誤り訂正内符号回路
を具えることを特徴とする請求項 7 に記載の信号処理装置。
9. 上記プロ ック変換符号化を、 離散コサイ ン変換の手法で行う よう にした ことを特徴とする請求項 6 に記載の信号処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660306B1 (ko) * 1995-06-30 2007-03-28 소니 가부시끼 가이샤 데이터셔플링방법및그장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539111B2 (en) * 2002-07-01 2009-05-26 Panasonic Corporation Optical disc, optical disc recording device, optical disc recording method
US8606023B2 (en) * 2006-06-26 2013-12-10 Qualcomm Incorporated Reduction of errors during computation of inverse discrete cosine transform

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0324887A (ja) * 1989-06-21 1991-02-01 Sony Corp ディジタル画像信号の符号化装置
JPH0541800A (ja) * 1991-02-15 1993-02-19 Olympus Optical Co Ltd 画像復号化処理装置および復号化方法
JPH0591494A (ja) * 1991-09-26 1993-04-09 Sony Corp 高能率符号化装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194964A (en) * 1988-09-15 1993-03-16 Canon Kabushiki Kaisha Apparatus for processing color or black and white video signals
DE69031638T2 (de) * 1989-05-19 1998-03-19 Canon Kk System zum Übertragen von Bildinformation
JPH03141752A (ja) * 1989-10-27 1991-06-17 Hitachi Ltd 画像信号伝送方法
JPH0468776A (ja) * 1990-07-04 1992-03-04 Pioneer Electron Corp 情報記録及び静止画再生装置
US5146324A (en) * 1990-07-31 1992-09-08 Ampex Corporation Data compression using a feedforward quantization estimator
DE69130156T2 (de) * 1990-12-28 1999-02-18 Canon K.K., Tokio/Tokyo Verfahren und Gerät zur Bildverarbeitung
TW223690B (ja) * 1991-02-13 1994-05-11 Ampex
CA2062200A1 (en) * 1991-03-15 1992-09-16 Stephen C. Purcell Decompression processor for video applications
US5220325A (en) * 1991-03-28 1993-06-15 At&T Bell Laboratories Hierarchical variable length decoder for digital video data
JP3125451B2 (ja) * 1991-11-05 2001-01-15 ソニー株式会社 信号処理方法
US5831679A (en) * 1991-06-14 1998-11-03 Wavephore, Inc. Network for retrieval and video transmission of information
US5349384A (en) * 1992-01-14 1994-09-20 Sony Corporation Apparatus and methods for transmitting compressed digital image signals
JP3428033B2 (ja) * 1992-02-19 2003-07-22 株式会社日立製作所 ディジタルｖｔｒ
JPH05236427A (ja) * 1992-02-25 1993-09-10 Sony Corp 画像信号の符号化装置及び符号化方法
US5440344A (en) * 1992-04-28 1995-08-08 Mitsubishi Denki Kabushiki Kaisha Video encoder using adjacent pixel difference for quantizer control
US5289577A (en) * 1992-06-04 1994-02-22 International Business Machines Incorporated Process-pipeline architecture for image/video processing
JP3107826B2 (ja) * 1992-06-16 2000-11-13 サムスン エレクトロニクス カンパニー リミテッド 逆互換性を有するｈｄｔｖの記録及び再生システム
US5289276A (en) * 1992-06-19 1994-02-22 General Electric Company Method and apparatus for conveying compressed video data over a noisy communication channel
US5440345A (en) * 1992-07-17 1995-08-08 Kabushiki Kaisha Toshiba High efficient encoding/decoding system
US5396497A (en) * 1993-02-26 1995-03-07 Sony Corporation Synchronization of audio/video information
US5473385A (en) * 1994-06-07 1995-12-05 Tv/Com Technologies, Inc. Clock correction in a video data decoder using video synchronization signals
JP3336754B2 (ja) * 1994-08-19 2002-10-21 ソニー株式会社 デジタルビデオ信号の記録方法及び記録装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0324887A (ja) * 1989-06-21 1991-02-01 Sony Corp ディジタル画像信号の符号化装置
JPH0541800A (ja) * 1991-02-15 1993-02-19 Olympus Optical Co Ltd 画像復号化処理装置および復号化方法
JPH0591494A (ja) * 1991-09-26 1993-04-09 Sony Corp 高能率符号化装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0648051A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660306B1 (ko) * 1995-06-30 2007-03-28 소니 가부시끼 가이샤 데이터셔플링방법및그장치

Also Published As

Publication number Publication date
EP0853431B1 (en) 2001-10-17
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DE69428722T2 (de) 2002-06-20
US5706056A (en) 1998-01-06
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KR0148705B1 (ko) 1998-09-15
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EP0648051A4 (ja) 1995-04-19
US6704356B1 (en) 2004-03-09
EP0853431A2 (en) 1998-07-15

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