WO1992016887A1 - Semiconductor device and built-in power circuit - Google Patents

Semiconductor device and built-in power circuit Download PDF

Info

Publication number
WO1992016887A1
WO1992016887A1 PCT/JP1992/000326 JP9200326W WO9216887A1 WO 1992016887 A1 WO1992016887 A1 WO 1992016887A1 JP 9200326 W JP9200326 W JP 9200326W WO 9216887 A1 WO9216887 A1 WO 9216887A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance element
power supply
load
voltage
circuit
Prior art date
Application number
PCT/JP1992/000326
Other languages
English (en)
French (fr)
Inventor
Kazuto Furumochi
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Publication of WO1992016887A1 publication Critical patent/WO1992016887A1/ja
Priority to US08/262,373 priority Critical patent/US5485117A/en

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
    • G05F1/63—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc using variable impedances in series with the load as final control devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching

Definitions

  • the present invention relates to a power supply circuit suitable for being incorporated in a semiconductor device or the like and having improved follow-up performance with respect to noise caused by the operation of an internal circuit serving as a load.
  • this type of power supply circuit is configured with a variable resistance element, a reference voltage generation source, a comparator, and a resistance element driver, and supplies a power supply voltage to an internal circuit.
  • the resistance value of the variable resistance element changes according to a signal to a control input terminal inserted in a supply path to an internal circuit serving as a load.
  • the reference voltage generation source generates a reference voltage to be a reference of a voltage applied to the internal circuit.
  • the comparator compares a reference voltage obtained from the reference voltage generation source with an applied voltage actually applied to the internal circuit.
  • the resistance element driver drives the variable resistance element according to the output signal of the comparator, and keeps the voltage applied to the internal circuit constant by changing the resistance value.
  • the voltage V DD (normally 3 V) applied to the internal circuit due to the fluctuation of the externally supplied power supply voltage V cc (typically 5 V) or the operation of the internal circuit ) Will fluctuate.
  • V cc typically 5 V
  • the O applied voltage V DD to the internal circuit is kept substantially constant.
  • the idling current of the variable resistance element driver cannot be increased due to a demand for reduction of power consumption.
  • the ability to follow the instantaneous fluctuation (noise) of the DD was poor.
  • the present invention has been made to solve the above-mentioned problems, and the object thereof is to provide a power supply circuit of this type. Therefore, the object of the present invention is to improve the ability to follow the instantaneous fluctuation (noise) of the voltage V DD applied to the internal circuit without increasing the idling current of the variable resistor element. Disclosure of the invention
  • the above object is to provide a variable resistance element which is inserted in a power supply path to an internal circuit serving as a load and whose resistance value changes in accordance with a signal to a control input terminal thereof, and which serves as a reference for a voltage applied to the internal circuit
  • a reference voltage generator for generating a reference voltage
  • a comparator for comparing a reference voltage obtained from the reference voltage generator with an applied voltage actually applied to the internal circuit, and an output signal of the comparator
  • a resistance element driver that keeps the applied voltage to the internal circuit constant by changing the resistance value of the variable resistance element according to This is achieved by using a negative feedback capacitor connected to the control input terminal.
  • FIG. 1 shows an embodiment of the present invention
  • FIG. 2 is a diagram showing an example of the reference voltage generating circuit, the voltage comparing circuit, and the resistance / resistive element driver of FIG. 1;
  • Fig. 3 shows an example of the internal circuit of Fig. 1;
  • Fig. 4 shows waveforms indicating the movement of each node due to internal circuit noise
  • FIG. 5 is a schematic cross-sectional view of a P-channel type MOS FET provided with a capacitor in a semiconductor device incorporating a power supply circuit of the present invention
  • FIG. 6 is a view showing another embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing one embodiment of the present invention.
  • a reference voltage generation circuit that generates a reference voltage N s to be a reference of an applied voltage to an internal circuit 100 serving as a load, such as an SRAM described later, is used as a reference voltage generation circuit 200.
  • the reference voltage N 3 and an internal circuit 1 0 0 applied voltage is actually applied to the V DD (typically 3V) and the voltage comparator circuit 3 0 0 Ru comparator der comparing is Se'.
  • the S voltage comparison circuit 300 drives a variable resistance element Q A (described later) according to the output signal N 2 , and changes the resistance ⁇ to keep the applied voltage V DD to the internal circuit 100 constant.
  • Resistive element driver 400 to be connected is connected.
  • the resistance element resistor 400 has a resistance element R and an N-channel type MOS FET from an external power supply voltage Vcc.
  • the resistance element R may be configured by a P-channel MOS FET.
  • variable resistance element 5 0 0 varying interposed between the external power supply electric EV CC.
  • the variable resistance element 5 0 for example, as shown in FIG, composed of P-channel type MOSFET Q A.
  • the use of the P-channel type makes the internal potential of the internal circuit 100 and the external potential the same. This is for setting a potential.
  • the applied voltage V DD actually applied to the internal circuit 100 is applied between the gate and the drain of the P-channel type MOSFET Q A by the control input terminal P of the variable resistance element 500.
  • Capacitor C for negative feedback to the gate of channel type MOSFET QA! (E.g. 10 O p
  • Such a power supply circuit compares the voltage V DD (normally 3 V) applied to the internal circuit due to the fluctuation of the externally supplied power supply voltage V cc (normally 5 V) or the operation of the internal circuit.
  • V DD normally 3 V
  • V cc normally 5 V
  • the negative feedback to the variable resistance element 500 is passed through the voltage comparator 300 and the variable resistor shifter 400. Hang on.
  • the instantaneous fluctuation (noise) of the internal circuit applied voltage V DD caused by the operation of the internal circuit 100, etc. is controlled by the variable resistance element 500 (P-channel MOSFET Q A ) via the capacitor. A rapid negative feedback is applied to
  • FIG. 2 shows a diagram of an example of the reference voltage generation circuit, the voltage comparison circuit, and the resistance element exciter of FIG.
  • variable resistance element 500 has a P-channel MOSFET whose source terminal is connected to the external power supply E Vcc and whose drain terminal is connected to the internal circuit 100.
  • Q 19 (QA) is used, and a driving signal N described later is
  • the reference voltage generating source 20 the function as the respective gate and drain terminals between resistance elements are short-circuited, and they three series against N-channel type MOSFET column was continued Q 2 ⁇ Q 4, the source With connecting end to the power V cc, the drain terminal to one end Sennyo of the N Chiyan'ne Le-type MO SFET column Q 2 to Q 4, further features that gate end as connected to ground constant current source
  • a constant voltage circuit consisting of a P-channel type M ⁇ SFETQ, Then, as the P-channel-type MO SF ET Q, and N-channel type M 0 SFET column Q 2 ⁇ h and the and summer to obtain the reference voltage N 3 from the connection point £ voltage comparator 3 0 0, mutually symmetrical specific two pairs which have the property P-channel-type MO SFET (Q 5 and Q 10), three pairs having symmetric characteristics (Q E and QH) and each other physician N-channel type MO SFET (Q 7 and Q 12), (Q 8 and Q] 3), (Q 8
  • MO SF ET Q comparison result signal N 2 from a connection point 12, the c variable resistive element ⁇ device 4 0 0 which is output as N 2 ', symmetric pair of P-channel type with one another MOS F ET (Q 15 and Q 17) and consisting of a symmetrical pair N-channel MO SF ET (Q IE and Q 18) to one another amplifier circuit is used. Then, in this amplifier circuit, the comparison result signals N 2 and N 2 ′ supplied to the gate ends of the MO SFET Q ) 6 and the MO SFET Q 18 are amplified, and this is used as a drive signal N, and as a variable resistance element 500. It is supplied to the gate ends of the functioning MO SF ET Q and S.
  • Capacitor C is an essential part of the present invention, has its one end connection point of the P-channel-type MO SFETQ, 9 which functions as an internal circuit 1 0 0 and the variable resistance element 5 0 0 (the P-channel-type MO SFETQ 1 S Drain end), and the other end functions as a variable resistance element 500
  • the P-channel-type MO SF ET Q 19 is connected to the gate terminal of the P-channel-type MO SF ET Q 19 to, when attempting to rapidly increase the applied voltage V DD to the internal circuit 1 0 0
  • the P-channel-type functions as a variable resistive element 5 0 0 M ⁇
  • the potential difference between the gate and source ends of SF ET Q 1 S decreases, the resistance between the source and drain of P-channel type MO SF ET Q 18 increases, and the applied voltage V DD of internal circuit 100 increases.
  • FIG. 3 is a diagram showing an example of the internal circuit of FIG.
  • the internal circuit 100 in FIG. 3 shows a basic circuit of an SRAM (static RAM).
  • 110 is an input buffer
  • 120 is a decoder
  • 130 is a cell array
  • 140 is an amplifier
  • 150 is an output buffer.
  • the input buffer 110 receives the address signals AO to A3, data D, chip select signal CS, and enable signal WE.
  • the low address and the buffer circuit 111 and the column address are input. It consists of 'no buffer circuit 112', data 'in buffer circuit 113', chip, select buffer circuit 114 and write 'enable buffer circuit 115'.
  • the decoder 120 is composed of a row decoder 122 and a column decoder 122, and selects a cell of the cell array 130 according to an address signal.
  • Cell end layer 130 is a matrix of memory cells 13 1 (16 in the figure).
  • the amplifier 140 has a write amplifier circuit 141 for writing and
  • the output buffer 150 is constituted by a sense amplifier circuit 144 for two readings, and the output buffer circuit 151 for outputting read data.
  • the circuit elements of the above-described circuits constituting the internal circuit 100 of the SRAM are driven by the power supply voltage VDD .
  • FIG. 4 shows a waveform diagram of the movement of each node due to internal circuit noise.
  • (a) is a conventional waveform diagram
  • (b) is a waveform diagram of the present invention.
  • FIG. 5 shows a schematic cross-sectional view of a P-channel MOS FET in which a capacitor is provided in a semiconductor device incorporating a power supply circuit of the present invention.
  • the P-channel type MOS FET Q A , Q I 9 shown in FIGS. 1 and 2 has a high-concentration source region 60 2 and a high-density drain region 60 0 by ion implantation or the like into the n-type silicon substrate 61. 3 is formed.
  • the gate 604 is a so-called volume gate
  • the gate 604 is formed on the surface of the gate oxide film between the source region 602 and the drain region 603.
  • a polycrystalline silicon film 604 a is formed strongly, and a metal-based electrode film 604 b is formed on the polycrystalline silicon film 604 a by vapor deposition or the like.
  • the polycrystalline silicon film 604a is formed to have a large contact area with the drain region 603. According to the contact area, the gate and drain have electric capacitance between them. That is, a circuit state similar to that in which the capacitor C is connected between the gate and the drain is obtained. 0
  • An external power supply voltage V cc is applied to the source region 602, and an internal power supply voltage V DD is supplied from the drain region 63 by a drive signal N, input to the gate 604.
  • FIG. 6 shows a diagram of another embodiment of the present invention.
  • Figure 6 is intended which has interposed a resistor R 2 to the signal lines from variable resistive element ⁇ device 4 0 0, and the other configuration is the same as Figure 2.
  • More resistance element R 2 to absorb the noisy's superimposed on a feedback signal from the variable resistor element driver 4 0 0 is the even more increase the feedback function of the capacitor C,.
  • the power supply circuit according to the present invention is useful for a circuit that follows the instantaneous fluctuation (noise) of the voltage applied to the internal circuit without increasing the idling current of the variable resistance element driver. .

Description

明細書
電源回路及びこれを内蔵する半導体装置 技術分野
本発明は、 半導体装置等への内蔵に好適なものであり、 負荷とな る内部回路の動作によるノイズに対する追従性を向上させた電源回 路に関する。 背景技術
近年、 電子回路の高集積化及び高速化の要求とともに、 半導体装 置の微細化が進められている。 しかしながら、 半導体装置の使用電 圧はスケーリ ング法則どうりに変わらないため、 微細化された 卜ラ ンジス夕の電界集中による信頼度の問題がクローズァッブされてい る。 そこで、 半導体装置への使用罨圧を変えること無く信頼度を確 保するために、 外部印加電圧を降下させたのち内部回路に供給する 所謂降圧回路による電源供給が要望されている。
従来、 この種の電源回路は、 可変抵抗素子、 基準電圧発生源、 比 較器、 抵抗素子駆動器を備えて構成され、 内部回路に電源電圧を供 — 9 る。
可変抵抗素子は、 負荷となる内部回路への供給鼋路に介挿された その制御入力端への信号に応じて抵抗値が変化する。 また、 基準電 圧発生源は、 前記内部回路への印加電圧の基準となるべき基準電圧 を発生する。 また、 比較器は、 前記基準電圧発生源から得られる基 準電圧と前記内部回路に実際に印加されている印加電圧とを比較す る。 そして、 抵抗素子駆動器は、 前記比較器の出力信号に従って前 記可変抵抗素子を駆動しその抵抗値変化により内部回路への印加電 圧を一定に保つものである。
このような電源回路にあっては、 外部から供給される電源電圧 V c c (通常 5 V ) の変動あるいは内部回路の動作等に起因して、 内部 回路に印加される電圧 V D D (通常 3 V ) が変動しょうとすると、 こ の変動を打ち消すように可変抵抗素子に対して負帰還が掛かり、 そ の結果、 内部回路へ O印加電圧 V D Dは略一定に保たれる。
しかしながら、 このような従来の電源回路にあっては、 消費電力 低減の要請から、 可変抵抗素子駆動器のアイ ドリング電流を大きぐ とれないため、 内部回路の動作等に起因する内部回路印加電圧 V D D の瞬時変動 （ノイズ） に対する追従性が悪いと言う問題点があった この発明は、 上述の問題点を解決するためになされたものであり、 その目的とするところは、 この種の電源回路において、 可変抵抗素 子驟動器のアイ ドリング電流を増大させることなく、 内部回路印加 電圧 V D Dの瞬時変動 （ノイズ） に対する追従性を向上させることに ある。 発明の開示
上記目的は、 負荷となる内部回路への耠電路に介挿されその制御 入力端への信号に応じて抵抗値が変化する可変抵抗素子と、 前記内 部回路への印加電圧の基準となるべき基準電圧を発生する基準電圧 発生源と、 前記基準電圧発生源から得られる基準電圧と前記内部回 路に実際に印加されている印加電圧とを比較する比較器と、 前記比 較器の出力信号に従って前記可変抵抗素子を驟動してその抵抗値変 化により内部回路への印加電圧を一定に保つ抵抗素子駆動器と、 前 記内部回路へ実際に印加されている印加電圧を前記可変抵抗素子の 制御入力端に負帰還させるコンデンサとで構成することにより達成 される。
これにより、 この種の電源回路において、 可変抵抗素子駆動器の アイ ドリング電流を増大させることなく、 内部回路印加電圧 V D Dの 瞬時変動 （ノイズ） に対する追従性を向上させることができる。 図面の簡単な説明
第 1図は本発明の一実施例を示す図 ； 第 2図は第 1図の基準電圧発生回路、 電圧比較回路及び抵抗抵抗 素子駆動器の一例を示した図 ；
第 3図は第 1図の内部回路の一例を示した図 ；
第 4図は内部回路ノイズによる各ノードの動きを示す波形を示す 図 ；
第 5図は本発明の電源回路を内蔵する半導体装置ににおけるコン デンサが設けられている Pチヤンネル型 MO S F E Tの概略模式断 面を示す図 ；
第 6図は本発明の他の実施例を示す図である。 発明を実施するための最良の形態
第 1図は、 本発明の一実施例を示す図である。 第 1図において、 例えば後述の SRAMのような負荷となる内部回路 1 0 0への印加 電圧の基準となるべき基準電圧 N s を発生する基準電圧発生源で基 準電圧発生回路 2 0 0に、 基準電圧 N3 と内部回路 1 0 0に実際に 印加されている印加電圧 VDD (通常 3V) とを比較する比較器であ る電圧比較回路 3 0 0が接挠される。
S圧比較回路 3 0 0には、 その出力信号 N2 に従って、 可変抵抗 素子 QA (後述する） を駆動し、 その抵抗值の変化により内部回路 1 0 0への印加電圧 VDDを一定に保つ抵抗素子駆動器 4 0 0が接続 される。 この抵抗素子輟動器 4 0 0は、 例えば図に示すように、 外 部電源電圧 Vccより抵抗素子 R , 及び Nチヤンネル型 MO S FET
QB とで構成される。 なお、 抵抗素子 R, は、 Pチャンネル型 M OSFETで構成してもよい。
一方、 内部回路 1 0 0の給電路は、 制御入力端 への信号に応 じて抵抗値が変化する可変抵抗素子 5 0 0が外部電源電 EVCCとの 間で介挿される。 この可変抵抗素子 5 0 0は、 例えば図に示すよう に、 Pチャンネル型 MOSFET QA で構成される。 Pチャンネ ル型を使用するのは、 内部回路 1 0 0の内部電位と外部電位とを同 電位にするためである。
そして、 Pチヤンネル型 MO S F ET QA のゲー ト · ドレイン 間に、 内部回路 1 0 0への実際に印加されている印加電圧 VDDを可 変抵抗素子 5 0 0の制御入力端である Pチャンネル型 MOSFET Q A のゲートに負帰還させるコンデンサ C！ (例えば 1 0 O p
F) が接続されるものである。
このような電源回路は、 外部から供給される電源電圧 Vcc (通常 5 V) の変動あるいは内部回路の動作等に起因して、 内部回路に印 加される電圧 VDD (通常 3V) が比較的緩やかに変動しょうとする と、 電圧比較器 3 0 0、 可変抵抗器翳動器 4 0 0を経由して、 可変 抵抗素子 5 0 0 (Pチャンネル型 MOSFET QA ) に対して負 帰還が掛かる。
一方、 内部回路 1 0 0の動作等に起因する内部回路印加電圧 VDD の瞬時変動 （ノイズ） に対しては、 コンデンサお を介して可変抵 抗素子 5 0 0 (Pチャンネル型 MOSFET QA ) に対して急速 な負帰還が掛かる。
これにより、 抵抗素子駆動器 4 0 0のアイ ドリング電流を増大さ せることなく、 内部回路 1 0 0への印加電圧 VDDの瞬時変動 （ノィ ズ） に対する追従性を向上させることができるものである。
ここで、 第 2図に、 第 1図の基準電圧発生回路、 電圧比較回路及 び抵抗素子驟動器の一例の図を示す。
可変抵抗素子 5 0 0としては、 第 1図に示すように、 そのソース 端を外部電源電 E Vccに接続するとともに、 そのドレイン端を内部 回路 1 0 0に接続するようにした Pチャンネル型 MOSFET Q 19 (QA ) が使用され、 またそのゲート端には後述する駆動信号 N
！ が供給されている。
基準電圧発生源 20 0としては、 それぞれゲート · ドレイン端間 を短絡して抵抗素子として機能させると共に、 それらを 3個直列接 続させた Nチャンネル型 MOSFET列 Q2 ~Q4 と、 そのソース 端を電源 Vccに接続すると共に、 そのドレイン端を前記 Nチヤンネ ル型 MO S F E T列 Q2 〜Q4 の一端と接繞し、 更にそのゲー ト端 をアースに接続して定電流源として機能させた Pチヤンネル型 M〇 S F E T Q , とからなる定電圧回路が使用されている。 そして、 Pチャンネル型 MO S F ET Q , と Nチャンネル型 M 0 S F E T 列 Q2 〜 h との接続点から基準電圧 N3 を得るようになつている £ 電圧比較器 3 0 0 としては、 互いに対称的な特性を有する 2対の Pチャンネル型 MO S F E T (Q5 と Q 10) 、 (QE と Q H) と互 いに対称的な特性を有する 3対の Nチヤンネル型 MO S F E T (Q 7 と Q12) 、 (Q8 と Q】3) 、 (Q8 と Q14) とからなる差動増幅 器が使用されている、 いわゆるカレントミラー型センスアンプであ る。 そして、 この差動増幅器では、 MO S F E T Q7 及び M〇 S F ET Q 13のゲート端に供給される基準電圧 N3 と MO S F ET Q8 及び MO S F ET Q12のゲート端に供給される電源 VDDと を比較し、 その比較結果を MO S F ET Q6 と MO S F E T Q 7 との接銃点及び MO S F ET Q ,。と MO S F ET Q 12の接続 点から比較結果信号 N2 ， N2 ' として出力するようになっている c 可変抵抗素子擊動器 4 0 0としては、 互いに対称的な 1対の P チャンネル型 MOS F ET (Q15と Q17) と互いに対称的な 1対の Nチャンネル型 MO S F ET (QI Eと Q 18) とからなる増幅回路が 使用されている。 そして、 この増幅回路では、 MO S F E T Q ) 6 及び MO S F E T Q 18のゲート端に供給される比較結果信号 N2 及び N2 ' を増幅し、 これを駆動信号 N, として、 可変抵抗素子 5 0 0 として機能する MO S F ET Q ,Sのゲート端に供給するよう になっている。
本発明の要部であるコンデンサ C , は、 その一端を内部回路 1 0 0 と可変抵抗素子 5 0 0 として機能する Pチャンネル型 MO S F E T Q ,9との接続点 （Pチャンネル型 MO S F E T Q 1 Sのドレイ ン端） に接続され、 またその他端を可変抵抗素子 5 0 0 として機能 する Pチャンネル型 MO S F ET Q 19のゲート端に接続されてい 従って、 内部回路 1 0 0への印加電圧 VDDが急激に上昇しようと すると、 可変抵抗素子 5 0 0 として機能する Pチャンネル型 M〇 S F ET Q1 Sのゲート · ソース端間の電位差が小さくなって Pチヤ ンネル型 MO S F ET Q18のソース ' ドレイン間抵抗が増大し、 内部回路 1 0 0の印加電圧 VDDの上昇は瞬時に抑制される。 また、 内部回路 1 0 0への印加電圧 VDDが急激に低下しょうとすると、 可 変抵抗素子 5 0 0 として機能する Pチャンネル型 MO S F ET Q 19のゲート · ソース端間の電位差が大きくなつて Pチヤンネル型 M OS F ET Q18のソース · ドレイン間抵抗が減少し、 内部回路 1 0 0の印加電圧 VDDの低下は瞬時に抑制される。
また、 第 3図は、 第 1図の内部回路の一例を示した図である。 第 3図における内部回路 1 0 0は、 SRAM (スタティ ック RAM) の基本回路を示したものである。
図中、 1 1 0は入力バッファ、 1 2 0はデコーダ、 1 3 0はセル アレイ、 1 4 0はアンプ、 1 5 0は出力バッファである。
入力バッファ 1 1 0は、 アドレス信号 A O〜A 3、 データ D、 チップセレク ト信号 CS、 ィネーブル信号 WEが入力されるもので、 ロ ー ' ア ドレス 'ノ ッファ回路 1 1 1、 コラム ' ア ドレス 'ノく ッ ファ回路 1 1 2、 データ 'イン ·ノ ッファ回路 1 1 3、 チップ，セ レク ト .バッファ回路 1 1 4及びライ ト ' ィネーブル ·バッファ回 路 1 1 5により構成される。
デコーダ 1 2 0は、 行デコーダ 1 2 1及び列デコーダ 1 2 2より 構成され、 ァドレス信号に従い、 セルアレイ 1 3 0のセルを選択す o ■
セル了レイ 1 3 0は、 メモリセル 1 3 1がマトリ クス状 （図では 1 6個） に配列されたものである。
アンプ 1 4 0は、 書き込みのためのライ トアンプ回路 1 4 1及び 2つの読み出しのためのセンスアンプ回路 1 4 2により構成される, そして、 出力バッファ 1 5 0は、 読出しデータを出力するデ一夕 • アウ ト ·バッファ回路 1 5 1 により構成される。
このような SRAMの内部回路 1 0 0を構成する上述の各回路の 回路素子が電源電圧 VDDによって駆動されるものである。
そこで、 第 4図に、 内部回路ノイズによる各ノードの動きの波形 図を示す。 第 4図中、 （ a) は従来型の波形図、 （b) は本発明の 波形図であり、 比較して説明する。
第 4図の （a) に示されるように、 従来回路の場合には、 内部回 路 1 0 0における消費電力の急激な増大により、 時刻 t , において 内部回路電圧 VDDが急激に低下しょうとすると、 これに伴って比較 結果信号 N2 については急激に上昇するものの、 可変抵抗素子駆動 器 4 0 0の動作遅れに起因して、 駆動信号 N, については比較結果 信号 N2 よりも緩やかに低下する。 その結果、 内部回路印加電圧 V DDの値が元の状態まで回復するには比較的大なる時間を要する。
同様にして、 内部回路 1 0 0における消費電力の急激な減少によ り、 時刻 t 2 において内部回路印加電圧 VDDが急激に上昇しようと すると、 これに伴って比較結果信号 N2 については急激に低下する ものの、 可変抵抗素子啄動器 4 0 0の動作遅れに起因して、 靼動信 号 N, については比較結果 N2 よりも緩やかに上昇する。 その結果、 内部回路印加電圧 VDDの値が元の状態まで回復するには比較的大な る時間を要する。
これに対して、 第 4図の （b) に示されるように、 本実施例回路 の場合には、 内部回路 1 0 0における消費電力の急激な増大により、 時刻 t , において内部回路印加電圧 VDDが急激に低下しょうとする と、 これに伴なう比較結果信号 N2 の上昇については従来回路のそ れと同一であるものの、 駆動信号] Sh についてはコンデンサ C , に よる急激な負帰還作用が加わることにより、 従来回路におけるそれ よりも大なる速度で瞬時に低下する。 その結果、 内部回路印加電圧 VDDの値が元の状態まで回復するには比較的僅かな時間で済むこと となる。
同様にして、 内部回路 1 0 0における消費電流の急激な減少によ り、 時刻 t 2 において内部回路印加電圧 VDDが急激に上昇すようと すると、 これに伴なう比較結果信号 N2 の低下については従来回路 のそれと同一であるものの、 駆動信号 についてはコンデンサ C ！ による急激な負帰還作用が加わることにより、 従来回路における それよりも大なる速度で瞬時に上昇する。 その結果、 内部回路印加 電圧 VDDの値が元の状態まで回復するには比較的僅かな時間で済む こととなる。
ここで、 第 1図及び第 2図に示される Pチャンネル型 MO S F E T QA , Q13とコンデンサ C , との接続は、 これら二素子を各々 別個に形成して配線接続することも可能であるが、 第 5図に示すよ うに、 一素子として形成することもできる。
そこで、 第 5図に、 本発明の電源回路を内蔵する半導体装置にお けるコンデンサが設けられる Pチャンネル型 MOS F ETの概略模 式断面図を示す。
第 1図及び第 2図に示される Pチヤンネル型 MOS F ETQA , QI 9は、 n型のシリコン基板 6 0 1面にイオン注入等で高濃度の ソース領域 6 0 2及びドレイン領域 6 0 3が形成される。
ゲート電極 6 0 4が、 いわゆるボリサイ ド · ゲ一トである場合に は、 このソース領域 6 0 2とドレイン領域 6 0 3 との間のゲート酸 化膜表面に、 ゲート 6 0 4を構成する多結晶シリコン膜 6 0 4 a力く 形成され、 多結晶シリコン膜 6 0 4 a上に、 メタル系の電極膜 6 0 4 bが蒸着等により形成される。
この場合、 多結晶シリコン膜 6 0 4 aは、 ドレイン領域 6 0 3 と その接触面積を大に形成される。 この接触面積に応じてゲート ■ ド レイン間に電気的容量を有するようになる。 すなわち、 ゲート . ド レイン間にコンデンサ C , が接続されたものと同様な回路状態とな る 0
そして、 ソース領域 6 0 2には外部電源電圧 V c cが印加され、 ゲー ト 6 0 4に入力される駆動信号 N , により ドレイン領域 6 ϋ 3 より内部電源電圧 V D Dを供給するものである。
次に、 第 6図に、 本発明の他の実施例の図を示す。 第 6図は、 可 変抵抗素子鼷動器 4 0 0からの信号ラインに抵抗素子 R 2 を介挿さ せたもので、 他の構成は第 2図と同様である。 この抵抗素子 R 2 に より、 可変抵抗素子駆動器 4 0 0からの帰還信号に重畳されるノィ ズを吸収させ、 コンデンサ C , からの帰還作用を一層増大させるも のである。 産業上の利用可能性
以上のように、 本発明にかかる電源回路は、 可変抵抗素子駆動器 のアイ ドリ ング電流を増大させることなく、 内部回路印加電圧の瞬 時変動 （ノイズ） に対して追従させるものに有用である。

Claims

請求の範囲
1. 負荷への給電路に介挿されその制御入力端への信号 （N, ) に応じて抵抗値が変化する可変抵抗素子 （ 5 0 0 ) と ；
前記負荷への印加電圧の基準となるべき基準電圧 （N3 ) を発生 する基準電圧発生源 （ 2 0 0 ) と ：
前記基準電圧発生源 （2 0 0 ) から得られる基準電圧 （N3 ) と 前記負荷に印加される印加電圧 （VDD) とを比較する比較器 （ 3 0 0 ) と ；
前記比較器 （ 3 0 0 ) の出力信号 （N2 ) に従って、 前記可変抵 抗素子 （ 5 0 0 ) を駆動しその抵抗値変化により前記負荷への印加 電圧 （VDD) を一定に保つ抵抗素子驟動器 （ 4 0 0 ) と ；
前記負荷に印加される印加電圧 （VDD) を前記可変抵抗素子 （ 5 0 0 ) の制御入力端に負帰還させるコンデンサ （C , ) と ； を有する電源回路。
2. 前記抵抗素子駆動器 （ 4 0 0 ) からの信号ライン上に、 前記 コンデンサ （C】 ) からの帰還作用を増大させる抵抗素子 （R 2 ) を介挿する請求項 1記載の電源回路。
3. 前記負荷をメモリ回路とし、 前記耠電路には前記メモリ回路 の通常動作電源が接続される請求項 1又は 2記載の罨源回路。
4. 前記比較器 （ 3 0 0 ) は、 カレントミラー型センスアンプで 構成される請求項 1乃至 3記載の電源回路。
5. 前記抵抗素子駆動器 （4 0 0 ) は、 電源電位と接地電位との 間に直列に介挿される抵抗素子 （R 1 ) と nチヤンネル型トランジ ス夕からなり、 前記出力信号 （N 2 ) にしたがって前記 nチヤンネ ル型トランジスタはオンオフ動作するものであり、 かつ抵抗素子 (R 1 ) と前記 nチャンネル型トランジスタとの接続点から前記信 号 （N 1 ) が取り出される構成であると共に ：
前記抵抗素子 （R 1 ) を含むすべての素子は MO S型素子として 形成される請求項 1乃至 4記載の電源回路。
6. 請求項 1乃至 5記載の電源回路の可変抵抗素子 （ 5 0 0 ) を 基板 （ 6 0 1 ) 上に形成する際に、 前記基板 （ 6 0 1 ) に形成され るソース領域 （ 6 0 2 ) 及びドレイ ン領域 （ 6 0 3 ) と ；
前記ソース領域 （ 6 0 2 ) と前記ドレイ ン領域 （ 6 0 3 ) との間 であって、 電気的容量を有するように前記ドレイ ン領域 （ 6 0 3 ) との接触面積を大にして形成されるゲ一 ト （ 6 0 4 ) と ：
を含む電源回路を内蔵する半導体装置。
補正された請求の範
[1992年 8月 7日（07.08.92)国際事務局受理；出願当初の請求の範 は取り下げられた;請 求の範囲 1- 3-6は補正された；他の請求の範囲は変 £なし,. （2頁) 1
1. 負荷への辁電路に介挿されその制御入力端への信号 （N】 ) に応じて抵抗値が変化する可変抵抗素子 （5 0 0) と ；
前記負荷への印加電圧の基準となるべき基準電圧 （N3 ) を発生 する基準電圧発生源 （ 2 0 0 ) と ；
前記基準電圧発生源 （ 2 0 0 ) から得られる基準電圧 （N3 ) と 前記負荷に印加される印加電圧 （VDD) とを比較する比較器 （3 0 0) と ；
前記比較器 （ 3 0 0 ) の出力信号 （N2 ) に従って、 前記可変抵 抗素子 （ 5 00 ) を駆動しその抵抗值変化により前記負荷への印加 電圧 （VDD) を一定に保つ抵抗素子駆動器 （ 4 0 0 ) と ；
前記負荷に印加される印加電圧 （VDD) を前記可変抵抗素子 （5 0 0) の制御入力端に負帰還させるコンデンサ （C, ) と ；
前記抵抗素子駆動器 （ 4 0 0 ) からの信号ライン上に設けられ、 前記コンデンサ （C, ) からの帰還作用を増大させる抵抗素子 （R 2 ) と ；
を有する電源回路。
3. 前記負荷をメモリ回路とし、 前 路には前記メモリ回路 の通常衝作《源が接接される It求項 1記載の《£面路。
4. 前記比較器 （ 3 0 0 ) は、 カレントミラー型センスアンプで 構成される請求項 1又は 3記載の電源回路。
5. 前記抵抗素子 動器'（4 0 0 ) は、 電源電位と接地電位との 間に直列に介挿される抵抗素子 （R 1 ) と nチャンネル型トランジ ス夕からなり、 前記出力信号 （N2) にしたがって前記 nチャンネ ル型トランジスタはオンオフ動作するものであり、 かつ抵抗素子 (R 1 ) と前記 nチャンネル型トランジスタとの接続点から前記信 号 （N 1 ) が取り出される構成であると共に ；
前記抵抗素子 （R 1 ) を含むすべての素子は MOS型素子として 形成される請求項 1 , 3又は 4のいずれかに記載の電源回路。
6. 請求項 1、 3ないし 5のいずれか一項に記載の電源回路の可 変抵抗素子 （ 5 0 0 ) を基板 （ 6 0 1 ) 上に形成する際に、 前記基 板 （ 6 0 1 ) に形成されるソース領域 （ 6 0 2 ) 及びドレイ ン領域 ( 6 0 3) と ；
前記ソース領域 （ 6 0 2 ) と前記ドレイン領域 （ 6 0 3 ) との間 であって、 電気的容量を有するように前記ドレイ ン領域 （ 6 0 3 ) との接触面積を大にして形成されるゲート （ 6 0 4 ) と ：
を含む電源回路を内蔵する半導体装置。
PCT/JP1992/000326 1991-03-20 1992-03-18 Semiconductor device and built-in power circuit WO1992016887A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US08/262,373 US5485117A (en) 1991-03-20 1994-06-20 Power circuit and semiconductor device including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3/57218 1991-03-20
JP3057218A JPH04291608A (ja) 1991-03-20 1991-03-20 電源回路

Publications (1)

Publication Number Publication Date
WO1992016887A1 true WO1992016887A1 (en) 1992-10-01

Family

ID=13049392

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1992/000326 WO1992016887A1 (en) 1991-03-20 1992-03-18 Semiconductor device and built-in power circuit

Country Status (4)

Country Link
US (1) US5485117A (ja)
EP (1) EP0539593A4 (ja)
JP (1) JPH04291608A (ja)
WO (1) WO1992016887A1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3712083B2 (ja) * 1995-11-28 2005-11-02 株式会社ルネサステクノロジ 内部電源電位供給回路及び半導体装置
EP0651309A3 (en) * 1993-10-28 1997-07-16 Rockwell International Corp CMOS voltage regulator installed in the vehicle.
FR2719134B1 (fr) * 1994-04-21 1996-06-28 Sgs Thomson Microelectronics Circuit régulateur avec référence Zener.
JP2697637B2 (ja) * 1994-10-26 1998-01-14 日本電気株式会社 半導体装置
GB9423034D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A reference circuit
GB2300531A (en) * 1995-05-02 1996-11-06 Plessey Semiconductors Ltd Reduced swing CMOS output buffer
JP3369807B2 (ja) * 1995-08-30 2003-01-20 株式会社東芝 半導体装置
KR100320672B1 (ko) * 1995-12-30 2002-05-13 김덕중 스위칭 제어 집적회로
US5760631A (en) * 1996-04-24 1998-06-02 Winbond Electronics Corp. Protection circuit for a CMOS integrated circuit
KR100190101B1 (ko) * 1996-10-18 1999-06-01 윤종용 반도체 장치의 내부 전압 변환 회로
GB2319413B (en) * 1996-11-12 2001-06-06 Lsi Logic Corp Driver circuits
US6011427A (en) * 1996-12-20 2000-01-04 Maxim Integrated Products, Inc. High efficiency base current helper
JPH11144465A (ja) * 1997-11-10 1999-05-28 Texas Instr Japan Ltd 半導体記憶装置
US6150878A (en) * 1998-01-12 2000-11-21 Chip Express (Israel) Ltd. Low voltage device operable with a high voltage supply
KR100292626B1 (ko) * 1998-06-29 2001-07-12 박종섭 내부전압강하회로
JP2000196435A (ja) * 1998-12-25 2000-07-14 Nec Corp 出力バッファ回路
KR100319606B1 (ko) * 1999-02-12 2002-01-05 김영환 전압 강압 회로
JP4675008B2 (ja) 2001-09-17 2011-04-20 ルネサスエレクトロニクス株式会社 半導体回路装置
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
JP2006323261A (ja) * 2005-05-20 2006-11-30 Mitsubishi Electric Corp 表示装置の駆動方法
FR2918518B1 (fr) * 2007-07-02 2009-09-25 St Microelectronics Sa Dispositif et procede de controle des interrupteurs d'alimentation
TWI353553B (en) * 2007-12-26 2011-12-01 Asustek Comp Inc Cpu core voltage supply
CN101470511B (zh) * 2007-12-26 2011-03-23 华硕电脑股份有限公司 中央处理单元电压的供应电路
WO2010098773A1 (en) * 2009-02-27 2010-09-02 Hewlett-Packard Development Company, L.P. Variable adapter id circuit
US8760219B2 (en) * 2012-07-09 2014-06-24 Nanya Technology Corp. Current providing circuit and voltage providing circuit
US9728231B1 (en) 2016-05-03 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for data-writing
JP6690868B2 (ja) * 2017-12-13 2020-04-28 三菱電機株式会社 ノイズ検出回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316113A (ja) * 1987-06-18 1988-12-23 Seiko Instr & Electronics Ltd 定電圧回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559694A (en) * 1978-09-13 1985-12-24 Hitachi, Ltd. Method of manufacturing a reference voltage generator device
JPS5798018A (en) * 1980-12-11 1982-06-18 Mitsubishi Electric Corp Circuit for generating reference voltage
JPS59218042A (ja) * 1983-05-26 1984-12-08 Toshiba Corp 半導体集積回路
JPH0748172B2 (ja) * 1988-12-19 1995-05-24 三菱電機株式会社 マイクロコンピュータ
JPH087636B2 (ja) * 1990-01-18 1996-01-29 シャープ株式会社 半導体装置の電圧降下回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316113A (ja) * 1987-06-18 1988-12-23 Seiko Instr & Electronics Ltd 定電圧回路

Also Published As

Publication number Publication date
US5485117A (en) 1996-01-16
EP0539593A4 (en) 1993-10-27
JPH04291608A (ja) 1992-10-15
EP0539593A1 (en) 1993-05-05

Similar Documents

Publication Publication Date Title
WO1992016887A1 (en) Semiconductor device and built-in power circuit
US7301830B2 (en) Semiconductor memory device and semiconductor device and semiconductor memory device control method
JP3874247B2 (ja) 半導体集積回路装置
US6469552B2 (en) Power on reset circuit
US7714617B2 (en) Signal driver circuit having an adjustable output voltage
JP3694793B2 (ja) 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法
US9792960B2 (en) Signal driver circuit having adjustable output voltage for a high logic level output signal
JPH0478220A (ja) 信号遅延回路
JPH0529995B2 (ja)
JPH0810820B2 (ja) Ｃｍｏｓ駆動回路
JP2003330555A (ja) 半導体集積回路およびｉｃカード
US7359277B2 (en) High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation
JPH05175811A (ja) パワーオンリセット回路
JP2809768B2 (ja) 基準電位発生回路
JPH0516119B2 (ja)
JPH0654868B2 (ja) リセツト回路
JP2671650B2 (ja) 半導体集積回路
JP3083654B2 (ja) 出力回路
JP2647029B2 (ja) 高電圧信号デコード回路およびその駆動方法
JP3535811B2 (ja) パルス幅制御回路
JP3159404B2 (ja) 出力ドライバ回路
JP2635915B2 (ja) 出力バッファ回路
JP2994168B2 (ja) 初期状態設定回路
CN117459044A (zh) 一种低压复位电路及复位方法
JPH0614613B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

WWE Wipo information: entry into national phase

Ref document number: 1992906921

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1992906921

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1992906921

Country of ref document: EP