WO1990013085A1 - Memory cartridge - Google Patents

Description

明 細 書 メモリカートリ ッジ 技術分野

一こ-の発明は.メ— 力 トー U -ッ 4こ関する—。—より特定购.には、- の 発明は、 マイクロプロセサを舍むデータ処理装置に着脱自在に装着 されかつバックアップ電源によってバックアップされる外部 RAM を舍む、 メモリカートリツジに関する。 従来技術

たとえば、 昭和 6 3年 （ 1 9 8 8 ) 1 0月 1 2日付で出願公告さ れた特開昭 6 3 - 24553 5号には、 家庭用ビデオゲーム機のよ うなデータ処理装置に対して着脱自在なメモリカートリ ツジが開示 されている。 この従来技術においては、 メモリカートリ .ンジに R A Mを設け、 その RAMを電池によってバックアップするようにして いる。

このよ^な外部 RAMを有する外部メモリカートリ ッジに いて 第 7図に示す電圧不安定期間 T 1または T 2において RAMにデー タが書き込まれると、 そのデータが破壌されてしまうことがある。 通常、 この期間 T 1または T 2では、 データ処理装置においてパヮ 一オン （またはパワーオフ） リセッ トが働いているため、 外部 RA Mへのアクセスはできないが、 パワーオン （またはパワーオフ） リ セッ トが働く期間と第 7図に示す電圧不安定期間 T 1 (または Τ 2 ) とがずれた場合、 電圧不安定期間 Τ 1または Τ 2で外部 R A Mが アクセスされることがある。 何故なら、 データ処理装置の電源が或 る程度以上になればリセッ ト找態は解除されて外部 R A Mへのァク セスも可能になるが、 そのリセッ ト状態の解除は必ずしも電源電圧 が正常動作に必要 ¾鬣圧になつてい _るとは限らないか-らである —こ のときの動作がたまたま外部 R A Mへの書込動作であったとき、 デ 一タが破壌されてしまうのである。

このような問題を解決する方法として、 データ処理装置の電源電 圧を厳密に監視して、 その電源電圧が正常動作可能な大きさに安定 しているときにのみにパワーオン （パワーオフ） リセッ トを解除す る方法もある。

しかしながら、 このような電源電圧監視回路を設けるためには、 余分な部品が必要であり、 したがってシステムとして高価になって しまう。 発明の概要

それゆえに、 この発明の主たる目的は、 簡単な方法で外部 R A M のデータの不所望な書込または消去を防止できる、 メモリカートリ ッジを提供することである。

この発明は、 データ処理装置に着脱自在に装着され得るメモリ力 一トリ ッジであって、 外部 R A M、 外部 R A Mへアクセス可能なこ とを示す第 1の鍵データを発生するように予めプログラムされてい るプログラム R 0 M、 プログラム R O Mから読み出された第 1の鍵 データを保持するための保持手段、 および保持手段によって第 1の 鍵データが保持されているときデータ処理装置からの選択信号に応 答して外部 R A Mを能動化する制御手段を備える、 メモリ力一トリ ッジである。

— ¹ Lクニラ ILQ— Mか b読み さ—れお-テ タが腿ま段 4^持.され- る。 そのデータが第 1の鍵データ以外のデータであるとき、 制御手 段はデータ処理装置からの外部 R AMのアクセスないし選択を許容 しない。 そして、 保持手段に保持されたデータが第 1の鍵データで あるとき、 データ処理装置からの選択信号に応答して、 制御手段に よって選択信号が外部 R A Mに与えられ、 それによつて外部 R A M がアクセス可能になる。

この発明によれば、 プ Gグラム R O Mから鍵データが読み出され たときにのみデータ処理装置が外部 R A Mにアクセス可能にされる ので、 外部 R AMのデータの不所望な書込みや消去が防止できる。 すなわち、 電源電圧が不安定な状態でプログラム R◦ Mの鍵データ を読み出すステップを通過する確率は非常に小さく、 結果的に、 電 源電圧が安定した期間にのみ外部 R A Mが選択されアクセス可能に される。

この発明の上述の目的およびその他の目的， 特徴， 局面および利 点は、 添付図面に関連して行われる以下の実施例の詳細な説明か ら一層明らかとなろう。 図面の簡単な説明

第 1図はこの発明の一実施例のバンク切換回路を示す回路図であ る。

第 2図はこの発明が適用され得るゲーム装置の一例を示す斜視図 である。

一一第 3図は第 2図実施例の全体構成を示す _ブ ック—図で-あ一る。一…一一 第 4図ば第 3図に示す C P Uコアのァドレス空間を示すメモリマ ッフ ある ό

第 5図はプログラム R O Mの一部を示す図解図である。

第 6図はこの実施例の動作を示すフロー図である。

第 7図ばデータ処理装置本体の電源電圧の状態を示す図解図であ る。 発明を実施するための最良の形態

第 2図はこの発明が適用され得る携帯用液晶ゲーム装置の一例を 示す斜視図である。 ただし、 この発明はこのような携帯用液晶ゲー ム装置にだけでなく、 本体に着脱自在に装着されるメモリカートリ ッジであつてバックァ 'ンブ電池によつてバックアップされる R A M を内蔵する全てのメモリカートリッジに適用可能であることを予め 指摘しておく。

この携帯用液晶ゲーム装置 （以下、 単に 「ゲーム装置」 という） 1 0は本体 1 2を舍み、 その本体 1 2の上面には、 ドッ トマトリク ス方式に従って表示セグメント力、'ドッ ト配列された L C Dパネル 1 4が設けられる。

この本体 1 2の裏面上部には、 図示レない揷入口が設けられ、 そ の揷入口には、 第 2図において 2点鎮線で示すようにメモリカート リ ッジ 1 6が着脱自在に装着される。 そして、 このメモリカートリ ッジ 1 6にはプログラム R OMが内蔵され、 このプログラム R OM にはゲームプログラムデータが予め記億さ _れ 。—. -した _が - て、 リカートリ ッジ 1 6がゲーム装置 1 0の本体 1 2に装着されると、 ゲームプログラムが実行され、 L CDバネル 1 4上にゲームのため の画像が表示される。

そして、 本体 1 2の上面にはそのようにして L CDパネル 1 4に 表示されたゲームキャラクタを移動させたりするとき操作する十字 キ一スィッチ 1 8が設けられる。 この十字キーは 4つの方向指示部 を有し、 そのいずれかを押して、 ゲームキャラクタを上または下も しくは左または右に動かすことができる。

第 3図を参照して、 上述のメモリカートリ ッジ 1 6は、 3 2ビン コネクタ 20によって、 本体 1 2内に内蔵された C P U 22に接続 される。 C P U 22は、 CP Uコア 2 4を舍み、 この CP Uコア 2 4がコント α—ルバス 26 a , ァドレスバス 26 bおよびデータバ ス 26 cによって 32ビンコネクタ 2 0に接続される。 そのため、 メモリカートリ ッジ 1 6が装着されたとき、 C P Uコア 24とメモ リカートリ ッジ 1 6とが接続される。

C P Uコア 2 4にはさらに、 ポート 2 7を介して第 2図に示す十 字キースィ ッチ 1 8などのキーマトリクスが接続される。 そして、 C P Uコア 24に関連して、 内部 RAM (ワーキング RAM) 28 および内部 ROM 30が設けられる。 内部 ROM 30はメモリ切換 面路 32によって選択されているときのみ、 CPUコア 2 4によつ てアクセスされる。

CP Uコア 24は、 DMAコントローラ 3 4の制御の下で、 ライ y/ ッ—フ - 3H介 て、一 L— CD a 卜口 ラー 3 - 8 Jこ表示-デー を 出力する。 そして、 L C Dコントローラ 38は、 L CD表示 RAM ィンタフヱース 40を介して、 表示 RAM 42に接続される。 表示 RAM 42は、 図示しないが、 キャラクタ RAMおよび VRAMを 舍む。 したがって、 L CDコントローラ 38は、 CP Uコア 2 4か ら出力された表示データを表示 RAM 42からの L CDドライブ信 号に変換する。 すなわち、 C P Uコア 24からの表示データがキヤ ラクタ RAMおよび VRAMのァドレスを指定し、 キャラクタ R A Mおよび VRAMからは、 キャラクタ （またはォブジヱク ト） 信号 およびバックグラウンド （背景） 信号が出力され、 それぞれの信号 が L CDコントローラ 38によって合成されて L CDドライブ信号 となる。

そして、 この L CDドライブ信号は、 L C Dドライブ信号バッフ ァ 44を介して、 L CDコモンドライバ 46および L CDセグメン トドライバ 48に与えられる。 したがって、 L CDコモンドライバ 46および L CDセグメントドライバ 48によって、 CP Uコア 2 4からの表示データに従った画像が L CDパネル 1 4上に表示され る。 なお、 輝度ボリユーム 50が設けられ、 この輝度ボリユーム 5 0 はし C Dバッファァンプ 5 2に接続され、 したがって輝度ボリユー ム 5 0を操作することによって、 しじ0バネル1 4上の輝度を調整 することができる。

先に説明したように、 この発明に従ったメモリカートリ ッジ 1 6 丄ま ニタ処理装置すなわち C P U 22に対.し—て着脱自在 .装着さ— れる。 メモリカートリ ッジ 1 6は、 CP U22の C P Uコア 2 4を 作動させるためのプログラムデータを記憶するプログラム R OM 5 4を舍む。 このプログラム ROM 54は、 たとえば 2 Mビッ トのメ モリ領域を有する。 メモリカートリ ッジ 1 6はさらにプログラム R OM54のバンクを切り換えるためのバンク切換回路 5 6を有し、 そのバンク切換回路 5 6には外部 RAM 58が舍まれる。 ただし、 この外部 RAM 58は、'バンク切換回路 56と別に設けられてもよ い。

そして、 バンク切換面路 5 6すなわち外部 RAM5 8には、 たと えばリチウム電池のような電池 6 0からのバックァップ電源が印加 される。 すなわち、 電池 60からの電圧は順方向のダイオード 62 aを通して外部 RAM58に印加される。 しかしながら、 外部 RA M 5 8へは、 さらに本体側からの電圧 V c cが順方向のダイォード 62 bを通して印加される。 したがって、 電池 6 0からの電圧は、 本体側の電源電圧 V c cがダイオード 62 aの逆バイアス電圧以下 のときにのみ外部 RAM58に印加される。

C P Uコア 24に接続されたコン トロールバス 2 6 a, ア ドレス バス 26 bおよびデータバス 2 6 cがコネクタ 20を通して、 メモ リカートリ ッジ 1 6のプログラム ROM 54およびバンク切換画路 56に接続される。

なお、 CPU 2 2に関連して、 第 2図に示すように本体 1 2には 電源スィ ツチ 6 4が設けられ、 この電源スィ ツチ 6 4を介して電源 印如さ^^ その霄蘊 -Y cには U—セ― 上面.路— 6— が接続 され、 このリセッ ト画路 66を経た電源 V c cが所定レベル以下の とき、 CP Uコア 24はリセッ ト信号を出力してすべての画路を不 能動化する。 そして、 このリセッ ト回路 66からの電圧すなわち電 源電圧 V c cが所定レベルになったとき、 C P Uコア 24はそのリ セツ ト状態を解除して全体を能動化する。

CP Uコア 2 4のァドレス空間は第 4図に示すように、 7ドレス " 0 ϋ 00 H " からア ドレス " D F F F Η " までである。 ただし " Η" は 1 6進数であることを示す。 ア ドレス " 0 00 H〜7 F F F Η" がメモリカート V ッジ 1 6のプログラム R ΟΜ 54に割り付け られている。 そして、 ア ドレス "8 000 H〜9 F F FH" が表示 RAM 42に割り付けられ、 ァ ドレス "AO 0 0 H〜B F F F H" が外部 RAM 58に割り付けられ、 ア ドレス "C 0 00 H〜D F F FH" が内部 RAM 30に割り付けられる。 この実施例では、 外部 R AM 5 8は 2048ビッ ト （ = 5 1 2 X 4ビッ ト） であるため、 実際には、 CP Uコア 24のァ ドレス空間 "A 0 00 H〜A 1 F F H" が外部 RAM5 &のために使用される。

なお、 プログラム ROM5 4は前述のように 2 Mビッ ト （= 1 6 kバイ ト X 1 6 ) であるため、 バンク切換画路 5 6によって、 ノ ン ク 1からバンク 1 5までの合計 1 5バンクが適宜選択して使用され る。

なお、 プログラム ROM54のためのアドレス " 0 0 0 0 H〜3 F F F H" は、 常駐エリアとして使用されるいわゆるホームバンク である。

第 1図を参照して、 バンク切換画路 56は、 前述のように外部 R AM 5 8を舍 。 この外部 RAM 5 8のァドレス入力 AO〜A 8に は、 C P Uコア 24のァドレスバス 2 6 bのァドレスビッ ト A0〜 A8がコネクタ 20を介して接続される。 ただし、 リセッ ト信号ノ RE S ( "/" は反転記号である。 以下同様） が " 1 " のときにの みァンドゲートを介してァドレスデータが外部 RAM 5 8に与えら れる。 リセッ ト信号ノ R E Sは、 前述のように、 リセッ ト回路 66 からの電圧すなわち電源電圧 V c cが所定レベルに達するまでは " 0 " であり、 電圧安定期間 （第 6図の T 3 ) のとき " 1 " となる。 上述のリセッ ト信号/ RE Sはさらに、 第 1 レジスタ （R e g 0 ) 68のクリァ入力， 第 2レジスタ （R e g 1 ) 70のクリァ入力 およびァンドゲート 7 2〜82のそれぞれの一方入 として与えら れる。

上述の C P Uコア 24のデータバス 2 6 cの下位 4ビッ ト D 0〜 D 3は、 コネクタ 2 0を介して、 第 1 レジスタ 68 , 第 2レジスタ 70および外部 RAM 58のそれぞれのデータ入力 D 0〜D 3に与 られる。 第 1レジスタ 68はプログラム ROM 5 4からの "鍵データ" を ストアするためのレジスタであり、 そして第 2レジスタ 70はプロ グラム ROM 54のバンク選択データをストァするためのレジスタ である。

第 1レジスタ 68の出力 Q 0〜Q 3は 4入力ァンドゲート 8 4の それぞれの入力として与えられる。 この き、 ffij¾Q 0および Q 2 のみが反転されてアンドゲート 8 4に与えられる。 そして、 アンド ゲート 84の出力は、 ァンドゲート 7 4および 7 6の出力のそれぞ れの反転とともに、 3入力アンドゲート 86の一入力として与えら れる。 アンドゲート 8 6の出力が前述のアンドゲート 72の他方入 力に与えられる。

なお、 アンドゲート Ί 4の他方入力には、 CP Uコア 2 4からの チップセレク ト信号/ CSが、 コネクタ 20を介して与えられる。 このチップセレク ト信号 ZCSは、 CPUコア 2 4が外部 RAM 5 8をアクセスするときに CP Uコア 24から出力される。

また、 前述のアンドゲート 7 6および 78のそれぞれの他方入力 には、 CPUコア 24のァドレスバス 26 bの上位 2ビッ ト A 1 4 および A 1 5が、 コネクタ 2 0を介してそれぞれ与えられる。 これ らアンドゲート 76および 78のそれぞれの出力は、 反転されて、 それぞれが 4入力のナンドゲート 8 8および 90のそれぞれの入力 として与えられる。 アンドゲート 7 6の出力はさらに、 アンドゲー ト 92〜1 00のそれぞれの一方入力に与えられる。 そして、 アン ドゲート 7 8の出力はさらに、 反転されてナンドゲート 1 0 2の一 方入力に与えられる。

アンドゲート 8 0の他方入力には C P Uコア 24からの書込信号 /WRがコネクタ 20を介して与えられ、 アンドゲート 8 2には C P Uコア 24からの読出信号/ RDがコネクタ 20を介して与えら れる。 そして、 ァンドゲート 80の出力は反転されて、 ナンドゲー ト 8.一 _ _ 8 ,お _よ一—び― 90 - -—の—そ "—れ—ぞ― ~れ—― -―の --一 - " *入力として与 られ とともに.、 外部 RAM58の書込信号 ZWRとして与えられる。 さらに、 アン ドゲート 8 2の出力は、 反転されて前述のナンドゲート 1 0 2の他 方入力に与えられ、 このナンドゲート 1 02の出力はプログラム R OM54を選択するための選択信号 R OMZC Sとなる。

そして、 前述のナンドゲート 88の出力は第 1 レジスタ 68のク ロック入力として与えられ、 ナンドゲート 90の出力は第 2レジス タ 70のクロック入力として与えられる。

第 2レジスタ 70の反転出カノ Q 0〜ノ Q 3が 4入力ァンドゲ一 ト 1 04のそれぞれの入力に与えられる。 そして、 ァンドゲート 1 0 4の出力は前述のアンドゲート 9 4の他方入力に与えられ、 アン ドゲート 92の他方入力には第 2レジスタ 70からの出力 Q0が与 えられる。 これらアンドゲ一ト 92および 9 の出力はオアゲート 1 06を経て、 プログラム ROM5 4のためのァドレスビッ RO MA 1 4となる。 そして、 アンドゲート 9 4, 9 8および.1 0 0の それぞれの他方入力には第 2レジスタ 7 0の出力 Q 1， Q 2および Q3が与えられ、 それぞれの出力はプログラム R OM 5 4のァドレ スビッ ト ROMA 1 5 , ROMA 1 6および R OMA 1 7となる。 したがって、 これらアンドゲート 96〜 1 0 0は、 プログラム RO M5 の常駐エリアのァドレス "4 0 0 0 H" 以上のァドレスデー タすなわちバンク 1〜バンク 1 5の指定データを発生する。

第 5図に示すように、 プログラム R OM 5 4には、 任意のプログ ラムァドレスに、 外部 RAM58の鍵を開くためのプログラムをス .上21"る—プロ— ラムスぇ2ー -¹および一えの— を iめ-る めのプ. ログラムをストアするプログラムステップ P S 2を舍む。 プロダラ ムステップ P S 1は、 たとえば LD AO 1 0 1 (アキュムレータに データ " 0 1 0 1 " をロードせよ） と LDR e g O A (アキュムレ ータのデータを R e 0すなわち第 1 レジスタ 6 8にロードせよ） というプログラムを舍む。 プログラムステップ P S 2は、 たとえば L D A 0 0 00 (アキュムレータにデータ " 0 0 0 0 " をロードせ よ） および L D R e g 0 A (アキュムレータのデータを R e g 0す なわち第 1 レジスタ 68にロードせよ） を含む。

したがって、 プログラム ROM54のプログラムステップ P S 1 が実行されたとき、 データ入力 D O〜D 3には "0 1 0 1 " がロー ドされる。 したがって、 第 1レジスタ 6 8がナンドゲート 88から のラッチ信号を受けたとき、 第 1レジスタ 68にはそのデータ "0 1 0 1 " がロードされ、 7ンドゲート 84の出力が " 1 " となる。 一方、 C P Uコア 24は、 このとき、 外部 RAM 5 8のチップセレ ク ト信 ノ C Sを出力しているため、 ァドレスビッ ト A 1 4力く "0 " になったときすなわち内部 RAM 28から外部 RAM 5 8に切り 換えられたとき、 後続のァンドゲート 8 6から " 1 " が出力され、 その出力がァンドゲート 72に与えられる。 このァンドゲ一ト 72 の他方入力には前述のように電.源電圧 V c cが不安定な期間に "0 " となりかつ電源電圧 V c cが安定したとき " 1 " となるリセッ ト 信号/ RESが与えられる。 したがって、 アンドゲート 7 2は、 電 源電圧が安定したときとき外部 RAM 5 8のチップセレク ト信号 R AMC Sを外部 R AM 20に与える。 このようにして、 プログラム ROM 5 4から第 1 レジスタ 6 8に鍵を開けるためのデータたとえ ば "0 1 0 1 " がロードされかつ電源電圧が安定したときにのみ外 部 RAM 5 8が選択される。 なお、 "第 1の鍵データ" としては、 "0 1 0 1 " 以外に任意のデータが利用可能である。

また、 プログラム ROM5 4のプログラムステップ P S 2が実行 されたとき、 第 1 レジスタ 68にはデータ " 0 0 0 0 " がストアさ れる。 したがって、 7ンドゲート 8 4の出力は " 0 " であり、 その ためにアンドゲート 86の出力も " 0 " となり、 アンドゲート 7 2 の出力すなわち外部 RAM選択信号 RAMC Sは "0 " に保持され る。 したがつて、 プログラム ROM5 4のプログラムステップ P S 2を実行した後には、 外部 RAM5 8はもはやアクセスできない。 このようにして、 プログラムステップ P S 2は外部 RAM 58の鍵 を閉める。 なお、 " 0000 " 以外の任意のデータが鍵を閉めるた めの第 2の鍵データとして利用されてもよい。

第 6図を参照して、 電源スィ ツチ 6 4 (第 2図および第 3図） が 投入されると、 C P Uコア 24は、 リセッ ト回路 66からの出力電 圧が所定レベルに達するまで、 ステップ S 1においてパワーオンリ セッ ト状態とする。 そして、 続くステップ S 2において、 プロダラ ム ROM 5 のプログラムを実行して、 そのプログラムに基づいて 適宜データ処理を行う。

そして、 ステップ S 3では、 先に説明したプログラムステップ P S 1を実行して、 外部 RAM 5 8の鍵を開ける。 そして、 C P Uコ ァ ² ^^ ^φ ^^' Αに い Τ、 外—部- R— AM 5.8 のデーター.. の書込みを行い、 ステップ S 5においてその書込終了が検出される と、 続くステクプ S 6において、 C P Uコア 24は先に説明したプ ログラムステップ P S 2を実行する。 それによつて、 外部 R AM5 8の鍵が閉められる。 その後、 ステップ S 7において適宜他のプロ グラム処理を実行し、 電源スィツチ 64のオフによって終了する。 このようにして、 CP Uコア 2 4はプログラム ROM5 4のプロ グラムステップ P S 1すなわちステップ S 3、 およびプログラムス テツプ P S 2すなわちステップ S 6を実行し、 外部 RAM 5 8の鍵 を開閉し、 その期間だけ、 外部 RAM 58をアクセスしてデータの 書込または読出を行うことができる。

なお、 この発明は、 上述の実施例のようなゲーム装置としてだけ ではなく、 バックアップされた外部 RAMを有する外部メモリを装 着する形式の任意のデータ処理装置に適用可能である。

この発明が詳細に説明され図示されたが、 それは単なる図解およ び一例として用いたものであり、 限定であると解されるべきではな いことは明らかであり、 この発明の精神および範囲は添付されたク レームの文言によってのみ限定される。

Claims

請求の範囲

1 データ処理装置に着脱自在に装着されるメモリ力一トリ ッジ であって、 次のものを備える ：

外部 R A M；

前記外部 R A Mへアクセス可能なことを示す,第 1の鍵データを発

—ま^:るよう され-て—い—る 2 5ク:—ラム 101;

前記プログラム R 0 Μから読み出された前記第 1の鍵データを保 持するための保持手段；および

前記保持手段によつて前記第 1の鍵データが保持されているとき 前記データ処理装置からの選択信号に応答して前記外部 R A Mを能 動化する制御手段。

2 請求の範囲第 1項に従属するメモリカートリ ッジであって、 前記プログラム R 0 Mはさらに前記外部 R A Mへのアクセスを禁止 する第 2の鍵データを発生するように予めプログラムされていて、 前記第 2の鍵データが前記保持手段に保持されたとき前記外部 R A Mを不能動化するための第 2の制御手段をさらに備える。