WO1984002999A1 - Apparatus for processing pcm signal - Google Patents

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WO1984002999A1
WO1984002999A1 PCT/JP1984/000025 JP8400025W WO8402999A1 WO 1984002999 A1 WO1984002999 A1 WO 1984002999A1 JP 8400025 W JP8400025 W JP 8400025W WO 8402999 A1 WO8402999 A1 WO 8402999A1
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pcm
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Tadashi Fukami
Kentaro Odaka
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Sony Corp
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    • G11B27/032—Electronic editing of digitised analogue information signals, e.g. audio or video signals on tapes

Definitions

  • the present invention is suitable for a PCM signal processing device, and particularly for a device for converting an audio signal into a PCM for recording and reproducing.
  • one word is composed of, for example, several words of 16 bits of data per word.
  • An error detection and correction code such as CRC and noise word is added to the data to detect and correct a reading error bit during reproduction.
  • Normal random errors and burst errors can be corrected to correct data using error detection and correction codes.However, when there are too many errors that cannot be corrected, the location of the error is detected and the error before and after the error is detected. The data is used to correct errors such as interpolation processing and previous value hold.
  • the rotating head may play back and scan over multiple tracks. In this case as well, it is not recognized as an error, and therefore, abnormal noise due to pulse noise occurs without correction or correction.
  • An object of the present invention is to provide a PCM signal processing apparatus which solves the above-mentioned problem and is capable of detecting an error which cannot be detected only by an error detection code and preventing occurrence of noise.
  • one block of data is composed of a plurality of PCM data
  • one segment of data is composed of a plurality of blocks.
  • a PCM signal processing device to which a data error detection code and a segment address to which the block belongs are attached, and each block in one segment has the segment address described above.
  • a detection circuit for detecting a match / mismatch is provided, and data correction processing is performed based on a mismatch detection signal.
  • FIG. 1 is a partial plan view of a magnetic tape used as a recording medium in an audio PCM recording / reproducing apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing the structure of data for one block recorded on a track of a magnetic tape.
  • FIG. 3 is a block diagram showing the main part of the error detection system of the recording / reproducing apparatus of the embodiment.
  • FIG. 4 is a block diagram of the coincidence detection circuit of FIG.
  • FIG. 5 is a time chart showing the operation of FIGS. 3 and 4.
  • Fig. 1 is a partial plan view of a magnetic tape 1 used as a recording medium.
  • This magnetic tape is wound around a rotating head drum in a range of about 90 + ⁇ , and the magnetic tape 1 is rotated to a rotation 2 having different azimuths from each other.
  • Audio PCM signals are recorded while tracks 2 are alternately formed on the pads.
  • the sample value (for one word) of the audio signal is quantized by, for example, 16 bits.
  • one block is composed of six words, and 256 blocks are one track. Recorded in 2.
  • One track's worth of data is called one segment.
  • Figure 2 shows the data structure of one block.
  • the head of each block starts with a data sync SYNC, then applies address data ADR, and then inserts several words of data D. Note that this data contains the 'reality words P and Q' by the cross-interleave method.
  • a CRC code error detection code
  • Address data ADR consists of segment address S-ADR and block address B-ADR. Segment address S — ADR is the same data within one segment (track), and is data that advances by each track.
  • the block address is data that advances in each block, is reset for each segment, and changes, for example, from 1 to 256 in the same segment.
  • the segment address S-ADR is used to detect erroneous data that cannot be detected by CRC, and the reproduction is performed based on the detection result as described later.
  • the signal is being processed.
  • Undetectable error data refers to the case where the unrecorded remaining data recorded on the front side in the hatched area 3 in Fig. 1 is reproduced as described above, or multiple rotation heads during variable speed reproduction as indicated by arrow 4. This occurs when replay scanning is performed over track 2. In these cases, an error is not determined by the CRC check, and therefore, the conventional device does not perform any error correction and error correction, resulting in a pulsed noise.
  • FIG. 3 is a block diagram showing a main part of an error detection system of the recording / reproducing apparatus of the present embodiment
  • FIG. 4 is a block diagram of the coincidence detection circuit of FIG.
  • FIG. 5 is a timing chart showing the operation of FIGS. 3 and 4.
  • a rotating head intermittently obtains a reproduced signal a shown in FIG. 5B in segment units.
  • the reproduced signal a is supplied to a CRC check circuit 6 via a demodulation circuit 5, and the presence or absence of an error is checked for each block.
  • the output of the demodulation circuit 5 is delayed until the result of the CRC check is obtained, that is, after being delayed by one block by the delay circuit 7, and then sent to the serial novarrel conversion circuit 8, where the parallel output d is output.
  • the data is written to RAMI1 via the 3-state buffer 9 (n-bit parallel) and the internal data bus 10.
  • the written data is read out after undergoing processing such as deinterleaving and error correction, and is sent to the DZA converter 12 via the internal data bus 10 and the intercept circuit 13. Converted to analog audio signal.
  • the CRC check circuit 6 If it is determined in the CRC check circuit 6 that error data is included in a certain block, its check output (high level) Is supplied to the tri-state notcher 9 via the OR gate 14, and this buffer is cut off to inhibit writing of erroneous data to the RAM 11. At the same time, as is well known, a pointer indicating an error portion is set up, and error correction is performed using correct data and error correction code (P, Q parity word) in RAMI 1.
  • the CRC check circuit 6 is reset by a reset signal b for each block. When the output of the CRC check circuit 6 is at a low level (in the case of correct data), the write enable signal WE is supplied to the tristate buffer 9 via the OR gate 14 and this nota buffer is output. Is turned on (passed).
  • the n-bit parallel output d of the serial / parallel conversion circuit 8 is supplied to the match detection circuit 15, and the segment address S—ADR match shown in FIG. Discrepancies are checked on a block-by-block basis.
  • the coincidence detection circuit 15 includes a latch means at one block interval, and a segment address of a certain profile stored in the latch means. ⁇ Detected a mismatch between the data and the next block's segment-less data.
  • the match detection circuit 15 detects a mismatch of the segment address S—ADR, it is detected that such erroneous data has occurred.
  • the non-coincidence detection output of the coincidence detection circuit 15 is given to the interpolator 13 to perform processing such as interpolating the average value (primary interpolation), interpolating the nth order, and interpolating the zeroth order (previous value hold). Will be Therefore, no pulse-like noise is generated in the reproduced sound, and a high-quality reproduced sound is obtained. Can be obtained. Note that signal muting may be performed instead of the trapping process.
  • the coincidence detection circuit 15 can be formed, for example, as shown in FIG.
  • the n-bit output of the serial / parallel conversion circuit 8 shown in FIG. 3 is a parallel output exclusive of n bits.
  • the latch is connected to the latch circuit 19 via the OR gate 18. Is done.
  • the latch circuit 19 is reset for each segment by the segment pulse c shown in FIG. 5A.
  • the latch operation is performed by the latch clock e for each block.
  • the segment pulse is recorded on the 60 Hz reference signal synchronized with the head rotation or on the side of tape 1. It may be a pulse formed based on a control signal or the like obtained.
  • the latch clock e may be, for example, a pulse formed based on the data sink SYNC for each block shown in FIG.
  • the output of the latch circuit 19 is returned to the other inputs of the exclusive OR gate 18. Therefore, if the segment address data A—ADR in the latch circuit 19 matches the segment address data input of the next block, the output of the exclusive OR gate 18 will be The level of the latch circuit 19 becomes low, and the data in the latch circuit 19 becomes all zero. The logical sum of each digit of the latch data is supplied to the flip-flop 21 via the inverter 20. If the segment address data matches for each block, the output f of the inverter 20 is at a high level as shown in Fig. 5C.
  • any bit of the exclusive OR 18 output goes high, thus the corresponding bit of the latch circuit 19 is set to a 1 Therefore, the output of the inverter 20 is low level at the mismatch block as shown by f 'in Fig. 5C. fall into.
  • the non-coincidence detection pulse f ' is generated, for example, at the proxies located at the beginning and end of the hatched portion 3 in FIG.
  • the flip-flop 21 is set by the non-coincidence detection pulse f 'as shown in Fig. 5D, and reset by the next segment pulse c.
  • the reset noise of the flip flop 21 is formed in the D flip flop 22 based on the segment clock c and the bit clock g.
  • the output h (Fig. 5D) of flip-flop 21 is sent to D flip-flop 23, where it is delayed by one segment as shown in Fig. 5E.
  • the signal is given as an interception signal i to the interception circuit 13 in FIG.
  • the entire segment including the error data of the output data of the RAM 1 is interpolated by the interpolation circuit 13.
  • the output data of the D / A converter 12 shown in FIG. 5F is one segment segment for PCM processing such as deinterleave and error correction, in contrast to the reproduced data shown in FIG. 5B. Therefore, the interpolation signal i delayed by one segment by the D flip-flop 23 corresponds to the erroneous data portion of the DA conversion output.
  • OR gate 24 in FIG. 5 is provided with a pointer signal j indicating an error data portion that could not be corrected by error detection and correction using CRC and parity code, and The interpolation processing described above is performed at the position indicated by the pointer for the data whose correction is incomplete.
  • Indirect interpolation processing can be performed when the segment addresses do not match by using the interpolation processing by the pointer described above. For example, as shown by the dotted line in FIG. 3, upon receiving the mismatch detection pulse f ′ shown in FIG. 5C from the match detection circuit 15, pulses corresponding to the mismatch sections f ′ to f ′ are obtained. If the JK flip-flop 25 is provided and its output is supplied to OR gate 14, the tri-state buffer 9 is turned off and the data is stored in the RAM 11 1 during the segment address mismatch. Is not written to. Then, since error correction using a correction code cannot be performed in the RAM 11 for this part, the above-mentioned pointer is activated and the pointer signal j is obtained via the OR gate 24 in FIG. Supplied to 13. As a result, data error correction is performed on the mismatched part.
  • the present invention has been described based on the embodiment in which the present invention is applied to a rotary head type PCM recording / reproducing apparatus, the present invention can also be applied to, for example, a fixed head type audio PCM recording / reproducing apparatus.
  • a predetermined amount of data consisting of 256 blocks is regarded as one segment, and the same segment address is assigned to each block in this one segment, so that the address mismatch portion
  • the same data correction processing as described above can be performed.
  • the segment address to which the block belongs is added to the data of each block, and since the segment address of each block matches or is not matched, the same segment address is detected. Even if error data that cannot be detected by the error detection code is included in the packet, this can be detected and signal processing can be performed so that pulse noise does not occur. Can be obtained.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

明 細 書 P C M 信 号 の 処 理 装 置
技術分野
本発明は P C M信号の処理装置に閬し、 特にオーディオ信号を P C M化し、 記録再生する装置に用いて最適なものである。
背景技術
オーディオ信号などを P C M化し、 記録再生するような P C M レ コーダにあっては、 通常、 1 ワー ド当り例えば 1 6 ビッ トから成る データの数ワー ド分を 1 ブロ ック とし、 各ブロ ックに C R C、 ノヽ 'リ ティ · ワー ド等の誤り検出訂正符号を付け、 再生時に読み取り不良 ビ ッ 卜の検出及び訂正を行っている。 通常のラ ンダム誤りやバース ト誤りについては、 誤り検出訂正符号でもって正しいデータに直す ことができるが、 訂正不可能なほど多 く の誤りが発生したときには その発生箇所を検出してその前後のデータを用いて補間処理、 前値 ホールドなどの誤りの補正を行っている。
ところが、 誤り として検出されることがな く 、 従って、 誤り訂正 も或いは誤り補正もされないような誤りデータが存在する。 例えば 磁気テープなどの記録媒体に一旦 P C M信号を記録した後にこれを 消去して別の P C M信号を記録するような場合、 ゴミ の付着等によ つて前回の P C M信号が部分部に残っていてこれが再生されると、 誤り検出訂正回路 （検査回路） では誤り と見なされることはな く 、 従って、 誤り訂正も補正も行われないことになる。 このためク リ ッ クノ ィズのような P C M記録に特有のバルス性ノ ィ ズ （異音） が発 生する。 また磁気テープと回転ヘッ ドとを用いた V T Rタイ プのシ ステムでは、 記録テープ速度と異なる再生チープ速度で変速再生
(ス口一再生やファス ト再生） する場合やミ ス ト ラ ツキングが生じ た場合に、 複数のトラ ックにまたがって回転へツ ドが再生走査する ことがある。 この場合も誤り と認識されることはなく、 従って、 訂 正も捕正も行われないまま、 パルス性ノ ィ ズによる異音が発生する , 発明の開示
本発明の目的は、 上述の問題を解消し、 誤り検出符号のみでは検 出できないような誤りを検出してノ ィ ズ発生を防止し得るようにし た P C M信号処理装置を提供することである。
本発明の P C M信号の処理装置は、 複数の P C Mデータで 1 プロ ックのデータが構成され、 複数のブロ ックで 1 セグメ ン トのデータ が構成されていると共に、 各ブロ ックにはデータ誤り検出符号及び そのブロ ッ クが所属するセグメ ン トァ ドレスが夫々付されている P C M信号の処理装置であって、 1 セグメ ン ト内の各プロ ックについ て上記セグメ ン トア ド レスの一致 · 不一致を検出する検岀回路を備 え、 不一致検出信号に基づいてデータの補正処理を行うようにした ものである。 このように構成することにより、 誤り検出符号のみで は検出できないような誤りデータを検出してパルス性ノ ィ ズが発生 しないように信号処理を行う ことができ、 従って極めて高品質の信 号処理を行う こ とができる。
図面の簡単な説明 ：- ―
第 1図は本発明の実施例のオーディォ P C M記録再生機において 記録媒体として用いられる磁気デープの部分平面図である。
第 2図は磁気テープの ト ラ ックに記錄される 1 ブロ ック分のデー タの構造を示す線図である。
第 3図は実施例の記録再生機の誤り検出系の要部を示すプロ ック 図である。
第 4図は第 3図の一致検出回路のプロ ック図である。
第 5図は第 3図及び第 4図の動作を示すタイ ムチヤ一 トである。 発明を実施するための最良の形態
以下本発明を回転へッ ド形オーディオ P C M記録再生機に適用し た実施例につき図面を参照して説明する。
第 1図は記錄媒体として用いられる磁気テープ 1 の部分平面図で、 こ の磁気テープは回転へッ ド ドラムに約 9 0 · + αの範囲で巻きつ けられ、 互いにアジマスの異なる回転 2 へッ ドで ト ラ ック 2が交互 に形成されながらオーディオ P C M信号が記録される。 オーディオ 信号の標本値 （ 1 ワー ド分） は例えば 1 6 ビ 'ン トで量子化され、 例 えば 6 ワー ド分を 1 ブロ ック とし、 2 5 6 ブロ ックが 1本の トラ ッ ク 2 に記録される。 1 ト ラ ック分のデータを 1 セグメ ン ト と称して いる。
第 2図は 1 プロ ックのデータ構造を示している。 各プロ ックの先 頭はデータ シンク S Y N Cで始まり、 次にァ ドレスデータ A D R力 付され、 その後に数ワー ド分のデータ Dが挿入される。 なおこのデ ータ中にはク ロスイ ンタ一リ ーブ手法によるノ、'リ ティ · ワー ド P 、 Qが舍まれている。 更にデータ Dに対する C R Cコー ド （誤り検出 符号） が付されて 1 ブロ ック としてのデータが完結する。 ア ドレス データ A D Rはセグメ ン トァ ドレス S — A D Rとブロ ックァ ドレス B — A D R とから成る。 セグメ ン トア ドレス S — A D Rは、 1 セグ メ ン ト （ ト ラ ック） 中では同一データであり、 ト ラ ックごとに歩進 するようなデータである。 またブロ ックァ ドレスはブロ ックごとに 歩進するようなデータであり、 各セグメ ン トごとにリ セッ 卜され、 同一セグメ ン ト内では例えば 1〜 2 5 6 まで変化する。 本実施例のオーディオ P C M記録再生機においてば、 再生の際に 上記セグメ ン ト ア ド レス S— A D Rを用いて C R Cでは検出不能な 誤りデータを検出し、 その検出結果に基づいて後述の如く再生信号 の処理を行っている。 検出不能な誤りデータとは、 既述のように第 1図の斜線部 3において前面記録された消し残りのデータが再生さ れる場合や、 矢印 4のように変速再生時に回転へッ ドが複数 トラ ッ ク 2 にまたがって再生走査する場合に生ずる。 これらの場合には、 C R Cチヱ フ クで誤り と判定されることがなく 、 従って、 従来装置 では誤り訂正、 誤り捕正は全く行われずにパルス状のノ イ ズとなる。 第 3図は本実施例の記錄再生機の誤り検出系の要部を示すプロ ッ ク図で、 第 4図は第 3図の一致検出回路のブロ ック図である。 また 第 5図は第 3図及び第 4図の動作を示すタ イ ムチャ ー トである。
第 3図において、 回転へッ ド （図示せず） からは第 5図 Bに示す 再生信号 a がセグメ ン ト単位で間欠的に得られる。 この再生信号 a ば復調回路 5を経て C R Cチェ ック回路 6 に与えられ、 1 ブロ ック ごとに誤りの有無がチヱ ックされる。 また復調回路 5 の出力は C R Cチヱ フ ク の結果がでるまで、 即ち、 1 ブロ ック分遅延回路 7で遅 延されてから、 シ リ アルノバラレル変換回路 8 に送られ、 そのパラ レル出力 d が ト ラ イ ステー トノ ッ フ ァ ー 9 ( n ビッ ト並列） 及び内 部データバス 1 0を介して R A M I 1 に書き込まれる。
書き込まれたデータはデ ' イ ンター リ ーブ、 誤り訂正などの処理 を受けてから読み岀され、 内部データバス 1 0、 捕間回路 1 3を介 して D Z A変換器 1 2に送られ、 アナログ · オーディォ信号に変換 される。
C R Cチヱ フ ク回路 6において、 或るブロ ック内に誤りデータが 含まれることが判定された場合には、 そのチヱ ック出力 （高レベル） がオアゲー ト 1 4を介して トライ ステー ト ノ ツファー 9に与えられ、 このバッファ 一が遮断となって誤りデータが R A M 1 1 に書き込ま れるのが禁止される。 これと同時に周知のように誤り部分を示すボ イ ンタが立ち、 R A M I 1 内の正しいデータ及び誤り訂正符号 （ P、 Qパ リ テ ィ一 ' ワー ド） を用いて誤り訂正が行われる。 なお C R C チェ ック回路 6 はブロ ックごとにリ セッ ト信号 bでリセ ッ トされる。 また C R Cチヱ ッ ク回路 6 の出力が低レベル （正しいデータの場合） のときには、 ライ トイ ネーブル信号 W Eがオアゲー ト 1 4を介して ト ライ ステー トノ ッ ファ ー 9 に与えられ、 このノ ツ ファ ーがオ ン (通過） 状態となる。
一方、 第 3図に示すようにシリ アルノパラ レル^換回路 8 の n ビ ッ トパラ レル出力 d は一致検出回路 1 5 に与えられ、 第 2図に示す セグメ ン ト ァ ドレス S — A D Rの一致 ' 不一致がブロ ッ ク ごとにチ ヱ ックされる。 この一致検出回路 1 5 は、 第 4図で詳述するように、 1 ブロ ッ ク間隔のラ ッチ手段を備え、 このラ ッチ手段に保存された 或るプロ フ クのセグメ ン トァ ドレス ♦ データ と 1 つ後のプロ ッ クの セグメ ン トァ ド レス · データとの一致不一致を検出している。
第 1図の斜線部 3 で示すような消し残り都分が再生された場合又 は矢印 4で示すような ト ラ ック 2をまたがる再生が行われた場合、 再生デ一タは実質的に誤りであるが、 C R Cチヱ ック回路 6ではこ れを判定することができない。 しかし一致検出回路 1 5 でセグメ ン トァ ド レス S — A D Rの不一致が検出されるので、 このよう な誤デ ータが発生したことが検知される。 一致検出回路 1 5 の不一致検出 出力は補間回路 1 3 に与えられ、 平均値捕間 （ 1 次補間） 、 n次補 間、 ゼロ次捕間 （前値ホ ール ド） などの処理が行われる。 従って再 生音声にパルス状のノ イ ズが発生することがな く 、 高品質の再生音 を得ることができる。 なお捕間処理の代わりに信号のミ ューティ ン グを行ってもよい。
一致検出回路 1 5 は例えば第 4図のように搆成できる。 第 3図の シ リ アルノパラ レル変換回路 8 の n ビ ッ トノ、'ラ レル出力 dは n ビ ッ ト並列のェク スクルーシブ . オアゲー ト 1 8を介してラ ッチ回路 1 9 にラ ッチされる。 このラ ッチ回路 1 9 ば第 5図 Aに示すセグメ ン トバルス cでもって、 1 セグメ ン トごとにリ セ ッ トされる。 そし てブロ ックごとにラ ツチクロ ック eでもってラ ツチ動作が行われる < なおセグメ ン トバルスは、 へッ ドの回転に同期した 6 0 Hzの基準信 号或いはテープ 1 の側緣に記録されたコ ン ト ロ ール信号などに基づ いて形成されたパルスであ ってよい。 またラ ツチクロ フ ク e は例え ば第 2図に示すブロ ックごとのデータシ ンク S Y N Cに基づいて形 成されたパルスであ ってよい。
ラ ッ チ回路 1 9 の出力はェク スク ルー シブ ' オアゲー ト 1 8 の他 の入力に戻される。 従ってラ ッチ回路 1 9内のセグメ ン ト ア ド レス データ A— A D Rとつぎのブロ ックのセグメ ン トァ ド レスデータ入 力とがー致すれば、 ェクスクルーシブ ' オアゲー ト 1 8 の出力は低 レベルとなり、 従って、 ラ ッチ回路 1 9内のデータは全て零となる , ラ ッチデータの各桁の論理和ばィ ンバータ 2 0を介してフリ ップフ ロ ップ 2 1 に与えられる。 ブロ ックごとにセグメ ン トア ド レスデー タが一致していれば、 イ ンバータ 2 0 の出力 f は第 5図 Cの如く高 レベルである。
セグメ ン ト ァ ド レスの不一致が発生する と、 ェク スクルー シブ . オアゲー ト 1 8 の出力の何れかのビ ッ 卜が高レベルとなり、 従って ラ ッチ回路 1 9 の対応ビッ トが a 1 " となるから、 イ ンバータ 2 0 の出力は第 5図 Cの f ' のように不一致ブロ ックにおいて低レペル に落ちる。 この不一致検出パルス f ' は例えば第 1図の斜線部 3の 始端及び終端に位置するプロ フクにおいて発生する。
不一致検出パルス f ' によってフ リ ップフロ ップ 2 1 は第 5図 D のようにセ ッ 卜 され、 次のセグメ ン トパルス c でリ セ ッ ト される。 なぉフ リ ップフ ロ ッ ブ 2 1 の リ セ ッ ト ノヽ 'ルスは、 セグメ ン トノ ルス c とビッ トク ロ ック g とに基づいて Dフリ ップフロ ップ 2 2 におい て形成される。
フ リ ップフ ロ ップ 2 1 の出力 h (第 5図 D ) は Dフ リ ップフロ ッ プ 2 3 に送られ、 こ こで第 5図 Eのように 1 セグメ ン ト分遅延され てから、 捕間信号 i としてオアゲー ト 2 4を介して第 3図の捕間回 路 1 3 に与えられる。 そして補間回路 1 3 によって R A M I 1 の出 力データのう ちの誤りデータを含むセグメ ン ト全体が補間処理され る。 なお第 5図 Bに示す再生データに対して第 5図 Fに示す D / A 変換器 1 2 の出力データは、 デ ' イ ンター リ ーブ、 誤り訂正などの P C M処理のために 1 セグメ ン ト分遅れているから、 Dフリ ップフ ロ ツプ 2 3 によって 1 セグメ ン ト分遅延された補間信号 i と D A 変換出力の誤データの部分とは対応している。
なお第 5図のオアゲー ト 2 4の他の入力には、 C R C及びパリ テ ィ · ヮー ドを用いた誤り検出訂正によって訂正しきれなかった誤り データ部分を示すボイ ンタ信号 j が与えられ、 誤り訂正が不完全な データにたいしてはボィ ンタが示す位置において上述の補間処理が 亍われる。
上述のポィ ンタによる補間処理を利用してセグメ ン トァ ド レスが 不一致のときに間接的な補間処理を行う ことができる。 例えば第 3 図の点線で示すように一致検出回路 1 5から第 5図 Cに示す不一致 検出パルス f ' を受けて不一致区間 f ' 〜 f ' に対応するバルスを 得る J Kフリ ップフロ ップ 2 5を設け、 その出力をオアゲー ト 1 4 に供給すれば、 セグメ ン ト ア ド レスが不一致の区間では トライ ステ 一ドバッファー 9がオフとなってデータが R A M 1 1 に書き込まれ ない。 するとこの部分については R A M 1 1内で訂正符号を用いた 誤り訂正が不能となるので、 既述のボイ ンタが立ちボイ ンタ信号 j が第 4図のオアゲ— ト 2 4を介して捕簡回路 1 3に供給される。 こ の結果、 不一致部分についてデータの誤り補正が行われる。
以上本発明を回転へッ ド形 P C M記録再生機に適用した実施例に ¾づいて説明したが、 本発'明は例えば固定へッ ド形オーディオ P C M記録再生機等にも適用することもできる。 この場合、 例えば 256 ブロ ックから成る所定量のデータが 1 セグメ ン ト とされ、 この 1 セ グメ ン ト内の各ブロ ツクにば同一のセグメ ン トア ド レスが付されて ァ ドレス不一致部分で上述と同様のデータ補正処理が行われるよう に構成することができる。
本発明は上述の如く、 各ブロ ックのデータにそのプロ ックが所属 するセグメ ン トァ ド レスを付し、 各ブロ ックのセグメ ン トァ ド レス の一致 ' 不一致を検出したので同一セグメ ン ト内に誤り検出符号で は検出できないような誤りデータが含まれていても、 これを検出し てパルス性ノ ィ ズが発生しないよう に信号処理を行う ことができ、 従って、 極めて高品質の再生信号を得ることができる。

Claims

請 求 の 範 囲
1 . 複数の P C Mデータで 1 ブロ ックのデータが構成され、 複数の ブロ フ ク で 1 セグメ ン トのデータが構成されていると共に、 各プロ フ ク にはデータ誤り検出符号及びそのプロ ッ ク が所属する セグメ ン トア ド レスが夫々付されている P C M信号の処理装置であつて、 1 セグメ ン ト内の各ブロ ッ クについて上記セグメ ン トァ ド レスの一致 - 不一致を検出する検出回路を備え、 不一致検出信号に基づいてデ ータ の補正処理を行う ことを特徴とする P C M信号の処理装置。
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