TWI828991B - 形成具有更薄隧道氧化物之分離閘記憶體單元的方法 - Google Patents
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- TWI828991B TWI828991B TW110122676A TW110122676A TWI828991B TW I828991 B TWI828991 B TW I828991B TW 110122676 A TW110122676 A TW 110122676A TW 110122676 A TW110122676 A TW 110122676A TW I828991 B TWI828991 B TW I828991B
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 47
- 230000008021 deposition Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 32
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 229910018503 SF6 Inorganic materials 0.000 claims description 6
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 6
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 6
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 6
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000007667 floating Methods 0.000 description 29
- 238000000151 deposition Methods 0.000 description 26
- 239000000463 material Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一種形成記憶體單元之方法，其包括於半導體基板之上表面上方形成第一多晶矽區塊，且該第一多晶矽區塊具有以銳邊會合之頂表面及側表面；形成氧化物層，其具有位於該上表面上方之第一部分、直接位於該側表面上之第二部分、及直接位於該銳邊上之第三部分；進行以不均勻方式薄化該氧化物層的蝕刻，使得該第三部分較該等第一及第二部分薄；進行使該氧化物層之該等第一、第二及第三部分增厚的氧化物沉積，其中於該氧化物沉積後，該第三部分較該等第一及第二部分薄；及形成第二多晶矽區塊，其具有直接位於該氧化物層之該第一部分上之一部分及直接位於該氧化物層之該第三部分上之另一部分。
Description
[相關申請案] 本申請案主張2020年7月9日提出申請之美國臨時申請案第63/049,775號、及2021年2月18日提出申請之美國專利申請案第17,179,057號之權利。
本發明係關於分離閘非揮發性記憶體單元，及更特定言之係關於形成該等單元之方法。
已知曉分離閘型記憶體單元陣列。舉例來說，美國專利5,029,130 (其針對所有用途以引用的方式併入本文中)揭示一種分離閘記憶體單元及其形成，其包括在基板中形成源極區域及汲極區域且其間具有一通道區域。一浮動閘設置於通道區域之一部分上方且控制其傳導性，及一控制閘設置於通道區域之其他部分上方且控制其傳導性。控制閘向上且在浮動閘上方延伸。於浮動閘與控制閘之間的絕緣稱為隧道介電材料(例如，氧化物)，因為電子在抹除操作期間(其中向控制閘施加高正電壓)隧穿此介電材料。
圖1A至1F顯示根據習知方法形成分離閘記憶體單元之步驟。提供具有上表面10a之矽半導體基板10 (例如，矽晶圓)。將一層介電材料(例如二氧化矽，以下稱為氧化物)12形成於基板10之上表面10a上。將一層多晶矽14形成於氧化物層12上。將一層氮化矽(以下稱為氮化物)16形成於多晶矽層14上，如圖1B所示。利用光阻遮蔽晶圓，亦即，沉積光阻，使用遮罩選擇性地暴露，及使用光微影製程選擇性地移除，從而留下經殘留光阻覆蓋之部分的下伏材料，同時使其他部分的下伏材料 (在此為氮化物層16)暴露出來。通過光阻中之開口選擇性地蝕刻氮化物層16之經暴露部分以使部分的下伏多晶矽層14暴露出來。使用氧化製程(例如，熱氧化)氧化多晶矽層14之經暴露部分，從而於多晶矽層14上形成氧化物區域18，如圖1C所示(於光阻移除後)。
使用氮化物蝕刻來移除氮化物層16的殘留部分。使用各向異性多晶矽蝕刻來移除多晶矽層14之經暴露部分，從而留下在氧化物區域18下方之自多晶矽層14殘留的第一多晶矽區塊14a(第一多晶矽區塊14a將構成記憶體單元之浮動閘)，如圖1D所示。使用氧化物蝕刻來移除氧化物層12之經暴露部分(亦即，不在多晶矽層14之殘留部分下方的彼等部分)。此蝕刻亦將導致氧化物區域18的少量薄化。然後藉由沉積(其將導致氧化物區域18之少量增厚)及／或藉由氧化(其對氧化物區域18沒有影響)於結構上方形成氧化物層20。接著將多晶矽層形成於結構上(亦即，於氧化物層20及氧化物區域18上)。然後經由將光阻形成於多晶矽層上並圖案化來將多晶矽層圖案化，從而使部分的多晶矽層暴露出來。經由多晶矽蝕刻選擇性地移除多晶矽層之經暴露部分，從而留下第二多晶矽區塊22，如圖1E所示(於光阻移除後)。經由絕緣材料沉積及各向異性蝕刻將絕緣間隔件24形成於第二多晶矽區塊22之側面上，及進行植入以於基板10中形成源極區域26及汲極區域28。最終結構示於圖1F。
以上技術產生非揮發性記憶體單元，其各具有由多晶矽層14之殘留部分形成的浮動閘14a、呈第二多晶矽區塊22形式的控制閘、毗鄰浮動閘14a之一端的源極區域26、及毗鄰呈第二多晶矽區塊22形式之控制閘之一端的汲極區域28、與在源極區域26及汲極區域28之間延伸之基板的通道區域10b。浮動閘14a係設置於通道區域10b之第一部分上方並控制其傳導性，及呈第二多晶矽區塊22形式的控制閘係設置於通道區域10b之第二部分上方並控制其傳導性。此技術有許多優點。首先，藉由氧化形成氧化物區域18產生具有內凹頂表面的浮動閘14a，該頂表面以面向呈第二多晶矽區塊22形式之控制閘的銳邊14b終止於浮動閘14a的側表面，其提高抹除期間的隧穿效能及效率(亦即，抹除操作包括將高電壓置於呈第二多晶矽區塊22形式的控制閘上以引起電子自浮動閘14a之銳邊14b隧穿通過氧化物層20、及至呈第二多晶矽區塊22形式的控制閘)。呈第二多晶矽區塊22形式的控制閘具有垂直位於基板10上方且與其絕緣之下部部分用來控制其中之通道區域10b之傳導性，及向上且在浮動閘14a上方延伸用於電壓耦合且鄰近於浮動閘銳邊14b用於抹除的第二部分。其次，使用相同的氧化物層20作為字線氧化物(亦即，用來使呈第二多晶矽區塊22形式的控制閘與基板10絕緣的氧化物層部分20a)，作為間隙氧化物(亦即，用來使浮動閘14a之側面與呈第二多晶矽區塊22形式之控制閘絕緣的氧化物層部分20b)，及作為隧道氧化物(亦即，使浮動閘14a之銳邊14b與電子在抹除操作中隧穿通過的控制閘22絕緣的氧化物層部分20c)。用來形成字線氧化物20a、間隙氧化物20b及隧道氧化物20c的共同製造步驟簡化、促進且降低製造成本。
前述技術的一項缺點係氧化物層20之厚度必須足夠厚以提供呈第二多晶矽區塊22形式之控制閘的期望效能，同時足夠薄以容許在抹除操作期間自浮動閘14a隧穿至呈第二多晶矽區塊22形式的控制閘。因此，平衡此等考慮因素，存在由呈第二多晶矽區塊22形式之控制閘之操作效能驅動之氧化物層20之厚度的下限，其意謂氧化物層20之隧道氧化物部分20c係不必要地厚且因此限制抹除效能及效率，及限制耐用效能。然而，與字線氧化物分開地形成隧道氧化物會增加製造複雜度、時間及成本。
將期望提高浮動閘與控制閘之間的記憶體單元抹除效率，而不會不利地影響控制閘作為字線之效能，其中在兩個位置中使用相同的氧化物層。
前述問題及需求藉由一種形成記憶體裝置的方法來解決，該方法包括：
於半導體基板之上表面上形成第一氧化物層；
於該第一氧化物層上形成第一多晶矽區塊，其中該第一多晶矽區塊包括頂表面及側表面，及其中該頂表面以銳邊終止於該側表面；
經由進行第一氧化物沉積形成第二氧化物層，其中該第二氧化物層包括位於該上表面上方之第一部分、直接位於該側表面上之第二部分、及直接位於該銳邊上之第三部分；
進行以不均勻方式薄化該第二氧化物層之蝕刻，使得該第二氧化物層之該第三部分較該第二氧化物層之該等第一及第二部分薄；
進行使該第二氧化物層之該等第一、第二及第三部分增厚的第二氧化物沉積，其中於該第二氧化物沉積後，該第二氧化物層之該第三部分較該第二氧化物層之該等第一及第二部分薄；
形成具有直接位於該第二氧化物層之該第一部分上之第一部分及直接位於該第二氧化物層之該第三部分上之第二部分的第二多晶矽區塊；及
於該半導體基板中形成源極區域及汲極區域，於其間界定該半導體基板之通道區域，其中該第一多晶矽區塊係設置於該通道區域之第一部分上方及該第二多晶矽區塊之該第一部分係設置於該通道區域之第二部分上方。
本發明之其他目的及特徵將經由回顧說明書、申請專利範圍及隨附圖式而明白。
本發明係一種形成記憶體單元之技術，其中針對隧道氧化物、間隙氧化物及字線氧化物兩者使用相同的氧化物層，但隧道氧化物較字線氧化物薄。
圖2A至2D揭示本發明方法之步驟。該製程使用以上針對圖1A至1D所述的相同步驟開始。以圖1D中之結構開始，使用氧化物蝕刻來移除氧化物層12之經暴露部分(亦即，不在浮動閘14a - 第一多晶矽區塊14a下方的彼等部分)，及薄化氧化物區域18(如前所述)。然後藉由氧化物沉積(例如，高溫氧化物(HTO)沉積)將氧化物層30形成於結構上，如圖2A所示(對應於圖1A至1D之右手邊的記憶體單元)。氧化物層30包括在上表面上方、在本具體例中直接在基板10之上表面10a上延伸之第一部分30a(字線部分)、直接在浮動閘14a之側面上延伸的第二部分30b (間隙部分)、及直接設置於浮動閘14a之銳邊14b上的第三部分30c(隧道氧化物部分)。在此階段，氧化物層30之第一、第二及第三部分30a、30b、30c具有大致相同的厚度。氧化物層30使經薄化氧化物區域18之厚度進一步增加。
然後進行受控蝕刻來以不均勻方式薄化(亦即，減小厚度)氧化物層30。明確言之，已發現可選擇蝕刻參數，以致蝕刻製程以較氧化物層30之第一及第二部分30a/30b快的速率移除氧化物層30之第三部分30c，從而留下較氧化物層第一及第二部分30a/30b薄的氧化物層第三部分30c。明確言之，選擇射頻(RF)功率、壓力及氣體組成，使得氧化物層第三部分30c上之蝕刻速率較氧化物層第一及第二部分30a/30b之蝕刻速率大。RF功率決定離子轟擊強度，其繼而與電場相關。銳邊14b處的電場較結構的平坦部分強，其可經利用來加速銳邊14b處的蝕刻速率。用於蝕刻的RF功率應足夠高以為氧化物層第三部分30c提供較快的蝕刻速率。已確定在150-350瓦範圍內之RF功率相對於氧化物層第一／第二部分30a/30b於氧化物層第三部分30c上提供充分高的蝕刻速率。至多約350瓦時，RF功率愈高，於氧化物層第三部分30c上的相對蝕刻速率就愈高。用於蝕刻之壓力應足夠低，以為氧化物層第三部分30c提供較快速的相對蝕刻速率。已確定於30-100 毫托(mTorr)範圍內之蝕刻壓力相對於氧化物層第一／第二部分30a/30b於氧化物層第三部分30c上提供充分高的蝕刻速率。已確定大於100毫托之蝕刻壓力不會相對於氧化物層第一／第二部分30a/30b為氧化物層第三部分30c提供充分高的蝕刻速率。最後，蝕刻氣體應足夠乾淨以提供選擇性蝕刻而不使蝕刻後之殘留氧化物層第一／第二／第三部分30a/30b/30c的品質降級。已確定與四氟化碳(CF4)、三氟化氮(NF3)或六氟化硫(SF6)混合的氧及氬提供良好品質的蝕刻結果。於受控蝕刻後，氧化物層第三部分30c之厚度T
3小於氧化物層第一部分30a之厚度T
1且小於氧化物層第二部分30b之厚度T
2，如圖2B所示。作為非限制性實例，氧化物層第三部分30c之厚度T
3可較氧化物層第一部分30a之厚度T
1薄大約25Å(25埃)至35Å(35埃)。
於受控蝕刻後，進行使氧化物層第一／第二／第三部分30a/30b/30c增厚(亦即，增加其厚度)的第二氧化物沉積(例如，HTO)。於第二氧化物沉積後，氧化物層第三部分30c仍較氧化物層第一及第二部分30a/30b薄(亦即，氧化物層第三部分30c之厚度T
3小於氧化物層第一部分30a之厚度T
1且小於氧化物層第二部分30b之厚度T
2)，如圖2C所示。於第二氧化物沉積後之厚度T
3係將使銳邊14b與控制閘22分離之氧化物層第三部分30c的最小厚度。第二氧化物沉積較佳為實質上等形的，因此於第二氧化物沉積後提供與第二氧化物沉積前大致相同之於T
3與T
1之間的最終厚度變化(亦即，作為非限制性實例，於第二氧化物沉積後，氧化物層第三部分30c之厚度T
3可較氧化物層第一部分30a之厚度T
1薄大約25Å(25埃)至35Å (35埃)。
進行如以上針對圖1E所述的多晶矽層沉積及圖案化以形成由第二多晶矽區塊22所形成的控制閘。呈第二多晶矽區塊22之形式的各個控制閘藉由氧化物層第三部分30c與浮動閘銳邊14b間隔／絕緣，藉由氧化物層第二部分30b與浮動閘之側面14a間隔／絕緣，及藉由氧化物層第一部分30a與基板10間隔／絕緣。在此具體例中，由第二多晶矽區塊22所形成的控制閘具有直接位於氧化物層第一部分30a上之第一部分及直接位於氧化物層第三部分30c上之第二部分。進行以上針對圖1F所述之其餘步驟以得到圖2D中所示之最終結構(展示一對記憶體單元，右手邊的記憶體單元包括圖2C之浮動閘14及氧化物層部分30a/30b/30c)。
前述製造方法產生包括具減小厚度之使浮動閘14a之銳邊14b與控制閘22分離及絕緣之氧化物層第三部分30c的記憶體單元，其由於氧化物層第三部分30c之減小厚度使電子可更容易地隧穿通過而提高抹除效率。氧化物層第三部分30c之減小厚度亦降低捕獲率(trap-up rates)並提高耐用性。使浮動閘14a之側面與呈第二多晶矽區塊22之形式的控制閘分離及絕緣的氧化物層第二部分30b較氧化物層第三部分30c厚，以減少操作期間的不良干擾作用並提供浮動閘14a與呈第二多晶矽區塊22形式之控制閘之間的更佳隔離。使呈第二多晶矽區塊22之形式的控制閘與基板10分離及絕緣的氧化物層第一部分30a亦較氧化物層第三部分30c厚，以提供呈第二多晶矽區塊22形式之控制閘的更佳操作效能。
較佳地，但非必要，氧化物層第二部分30b可具有較氧化物層第一部分30a大的厚度(例如，氧化物層第二部分30b之厚度T
2較氧化物層第一部分30a之厚度T
1大)，其可提供改良的資料保留效能。此可由於受控蝕刻以較垂直定向氧化物層第二部分30b大的速率將水平定向氧化物層第一部分30a作為目標而達成。應注意用於第一及第二氧化物沉積的等形氧化物沉積技術不需為完全等形的，而係可於垂直與水平表面之間具有小的變化(例如，作為非限制性實例，可進行HTO沉積，使得沉積於垂直表面上之氧化物厚度較沉積於水平表面上之氧化物薄15%)。此意謂第一及第二氧化物沉積本身將產生較氧化物層第一部分30a薄的氧化物層第二部分30b。然而，受控蝕刻可超過對此氧化物沉積變化的補償，使得於第二氧化物沉積後，氧化物層第二部分30b之總厚度T
2較氧化物層第一部分之總厚度T
1厚。
前述製造方法的其他優點包括以下事實：氧化物層第一／第二／第三部分30a/30b/30c之品質經由使用兩種氧化物沉積形成其等而改良。舉例來說，由對氧化物層30之受控蝕刻所引起的任何針孔、微溝槽、底切或其他偏差藉由用來使氧化物層30增厚的第二氧化物沉積填補或以其他方式移除。
圖3A及3B揭示本發明之替代具體例之方法步驟。該製程使用以上針對圖1A至1D所述的相同步驟開始。以圖1D中之結構開始且聚焦於右手邊的記憶體單元，接著藉由氧化物沉積(例如，高溫氧化物(HTO)沉積)於結構上形成氧化物層30，如圖3A所示。此替代具體例與先前描述具體例之不同處在於省略用來移除氧化物層12之經暴露部分的氧化物蝕刻(如圖2A所示)。因此，氧化物層30之氧化物層第一部分30a形成於氧化物層12上(亦即，覆蓋但不直接位於基板表面10a上)，從而於基板表面10a上產生較厚的總氧化物，如圖3A所示。視情況，可進行濕式清潔或浸漬，以於沉積氧化物層30之前及／或之後使氧化物厚度變平坦。然後對圖3A之結構進行以上針對圖2B至2D所述的相同步驟(受控氧化物蝕刻、第二氧化物沉積、多晶矽層沉積及圖案化、間隔件形成、源極／汲極植入)，從而得到圖3B中所示之最終結構。圖3B中之結構基本上與圖2D中者相同，僅除了在控制閘22下方之氧化物係氧化物層12及氧化物層30之氧化物層第三部分30a的組合。經由於此結構部分中留下氧化物層12可容許進一步薄化氧化物層部分30c(亦即，於氧化物層第三部分30c與呈第二多晶矽區塊22形式之控制閘下方之總氧化物厚度(亦即，氧化物層12及第一部分30a(一起形成字線部分)之總厚度)之間的較大相對厚度差)。
應瞭解本發明並不受限於以上所述及說明於文中的具體例，而係涵蓋任何及所有屬於隨附申請專利範圍之範疇內的變化。舉例來說，文中提及本發明並不意欲限制任何申請專利範圍或請求項的範疇，而僅係提及一或多個可由一或多個請求項涵蓋的特徵。以上說明的材料、製程及數值實例僅係例示性，而不應將其視為限制申請專利範圍。此外，如由申請專利範圍及說明書所明瞭，並非所有方法步驟皆需以所說明或所主張之確切順序進行。
應注意如文中所使用，術語「於…上方」及「於…上」皆包括性地包含「直接位於…上」(其間未設置中間材料、元件或空間)及「間接位於…上」(其間設置中間材料、元件或空間)。同樣地，術語「毗鄰」包括「直接毗鄰」(其間未設置中間材料、元件或空間)及「間接毗鄰」(其間設置中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未設置中間材料、元件或空間)及「間接安裝至」(其間設置中間材料、元件或空間)，及「電耦合」包括「直接電耦合」(其間無將元件電連接在一起之中間材料或元件)及「間接電耦合」(其間有將元件電連接在一起之中間材料或元件)。舉例來說，「於一基板上方」形成一元件可包括直接於基板上形成元件，其間沒有中間材料／元件，以及間接地於基板上形成元件，其間具有一或多個中間材料／元件。
10:矽半導體基板
10a:矽半導體基板之上表面
10b:通道區域
12:介電材料
14:多晶矽
14a:第一多晶矽區塊；浮動閘
14b:浮動閘的銳邊
16:氮化矽
18:氧化物區域
20:氧化物層
20a:氧化物層部分；字線氧化物
20b:氧化物層部分；間隙氧化物
20c:氧化物層部分；隧道氧化物
22:第二多晶矽區塊
24:絕緣間隔件
26:源極區域
28:汲極區域
30:氧化物層
30a:第一部分(字線部分)
30b:第二部分(間隙部分)
30c:第三部分(隧道氧化物部分)
T
1:氧化物層第一部分30a之厚度
T
2:氧化物層第二部分30b之厚度
T
3:氧化物層第三部分30c之厚度
圖1A至1F係繪示用來形成記憶體單元之習知步驟的橫截面側視圖。
圖2A至2D係繪示根據本發明具體例用來形成記憶體單元之步驟的橫截面側視圖。
圖3A及3B係繪示根據本發明具體例之替代具體例用來形成記憶體單元之步驟的橫截面側視圖。
10:矽半導體基板
10a:矽半導體基板之上表面
14a:第一多晶矽區塊；浮動閘
14b:浮動閘的銳邊
18:氧化物區域
30a:第一部分(字線部分)
30b:第二部分(間隙部分)
30c:第三部分(隧道氧化物部分)
T1:氧化物層第一部分30a之厚度
T2:氧化物層第二部分30b之厚度
T3:氧化物層第三部分30c之厚度
Claims (10)
- 一種形成記憶體單元之方法，其包括：於半導體基板之上表面上形成第一氧化物層；於該第一氧化物層上形成第一多晶矽區塊，其中該第一多晶矽區塊包括頂表面及側表面，及其中該頂表面以銳邊終止於該側表面；經由進行第一氧化物沉積形成第二氧化物層，其中該第二氧化物層包括位於該上表面上方之第一部分、直接位於該側表面上之第二部分、及直接位於該銳邊上之第三部分；進行以不均勻方式薄化該第二氧化物層之該等第一、第二及第三部分的蝕刻，使得該第二氧化物層之該第三部分較該第二氧化物層之該等第一及第二部分薄，及該第二氧化物層之該第二部分較該第二氧化物層之該第一部分厚；進行使該第二氧化物層之該等第一、第二及第三部分增厚的第二氧化物沉積，其中於該第二氧化物沉積後，該第二氧化物層之該第三部分較該第二氧化物層之該等第一及第二部分薄，及該第二氧化物層之該第二部分較該第二氧化物層之該第一部分厚；形成具有直接位於該第二氧化物層之該第一部分上之第一部分及直接位於該第二氧化物層之該第三部分上之第二部分的第二多晶矽區塊；及於該半導體基板中形成源極區域及汲極區域，於其間界定該半導體基板之通道區域，其中該第一多晶矽區塊係設置於該通道區域之第一部分上方及該第二多晶矽區塊之該第一部分係設置於該通道區域之第二部分上方。
- 如請求項1之方法，其中，於該進行該第二氧化物沉積後，該第二氧化物層之該第三部分具有較該第二氧化物層之該第一部分之厚度小大約25埃至35埃的厚度。
- 如請求項1之方法，其中，該第一多晶矽區塊之該頂表面係內凹的。
- 如請求項1之方法，其中，該形成第一多晶矽區塊包括氧化該第一多晶矽區塊之該頂表面，使得該頂表面係內凹的。
- 如請求項1之方法，其中，該形成該第二氧化物層包括直接於該第一氧化物層上形成該第二氧化物層之該第一部分。
- 如請求項1之方法，其進一步包括：移除該第一氧化物層之毗鄰於該第一多晶矽區塊之該側表面且不在該第一多晶矽區塊下方的部分，其中該形成該第二氧化物層包括直接於該上表面上形成該第二氧化物層之該第一部分。
- 如請求項1之方法，其中，該進行該蝕刻包括使用介於大約150瓦至350瓦之間的蝕刻射頻功率。
- 如請求項1之方法，其中，該進行該蝕刻包括使用介於大約30毫托至100毫托之間的蝕刻壓力。
- 如請求項1之方法，其中，該進行該蝕刻包括使用包含氧及氬、以及四氟化碳(CF4)、三氟化氮(NF3)或六氟化硫(SF6)的蝕刻氣體。
- 如請求項1之方法，其中，該進行該蝕刻包括使用介於大約150瓦至350瓦之間的蝕刻射頻功率，及使用介於大約30毫托至100 毫托之間的蝕刻壓力，及使用包含氧及氬、以及四氟化碳(CF4)、三氟化氮(NF3)或六氟化硫(SF6)的蝕刻氣體。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063049775P | 2020-07-09 | 2020-07-09 | |
| US63/049,775 | 2020-07-09 | ||
| US17/179,057 US11488970B2 (en) | 2020-07-09 | 2021-02-18 | Method of forming split gate memory cells with thinner tunnel oxide |
| US17/179,057 | 2021-02-18 | ||
| WOPCT/US21/19297 | 2021-02-23 | ||
| PCT/US2021/019297 WO2022010546A1 (en) | 2020-07-09 | 2021-02-23 | Method of forming split gate memory cells with thinner tunnel oxide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202218124A TW202218124A (zh) | 2022-05-01 |
| TWI828991B true TWI828991B (zh) | 2024-01-11 |
Family
ID=79173447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110122676A TWI828991B (zh) | 2020-07-09 | 2021-06-22 | 形成具有更薄隧道氧化物之分離閘記憶體單元的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11488970B2 (zh) |
| EP (1) | EP4179570B1 (zh) |
| JP (1) | JP7403706B2 (zh) |
| KR (1) | KR102523710B1 (zh) |
| CN (1) | CN116058089B (zh) |
| TW (1) | TWI828991B (zh) |
| WO (1) | WO2022010546A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11362218B2 (en) * | 2020-06-23 | 2022-06-14 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinned side edge tunnel oxide |
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Family Cites Families (19)
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| JP4578938B2 (ja) | 2004-11-08 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置 |
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| JP5834909B2 (ja) | 2011-12-28 | 2015-12-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| US10700077B2 (en) * | 2018-01-02 | 2020-06-30 | Microchip Technology Incorporated | Memory cell with a flat-topped floating gate structure |
-
2021
- 2021-02-18 US US17/179,057 patent/US11488970B2/en active Active
- 2021-02-23 CN CN202180047930.0A patent/CN116058089B/zh active Active
- 2021-02-23 WO PCT/US2021/019297 patent/WO2022010546A1/en unknown
- 2021-02-23 JP JP2023500044A patent/JP7403706B2/ja active Active
- 2021-02-23 KR KR1020227042223A patent/KR102523710B1/ko active IP Right Grant
- 2021-02-23 EP EP21713496.4A patent/EP4179570B1/en active Active
- 2021-06-22 TW TW110122676A patent/TWI828991B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202218124A (zh) | 2022-05-01 |
| KR102523710B1 (ko) | 2023-04-19 |
| EP4179570A1 (en) | 2023-05-17 |
| JP2023526693A (ja) | 2023-06-22 |
| WO2022010546A1 (en) | 2022-01-13 |
| CN116058089B (zh) | 2024-01-30 |
| CN116058089A (zh) | 2023-05-02 |
| US11488970B2 (en) | 2022-11-01 |
| EP4179570B1 (en) | 2024-05-22 |
| JP7403706B2 (ja) | 2023-12-22 |
| US20220013531A1 (en) | 2022-01-13 |
| KR20220165828A (ko) | 2022-12-15 |
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