JP2023526693A - 薄膜化されたトンネル酸化物を有するスプリットゲート型メモリセルを形成する方法 - Google Patents
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Abstract
メモリセルを形成する方法は、半導体基板の上面の上方に、かつ最上面及び側面が鋭角縁部で交わる第１のポリシリコンブロックを形成するステップと、上面の上方に第１の部分、側面に直接第２の部分、及び鋭角縁部に直接第３の部分を有する酸化物層を形成するステップと、第３の部分が第１及び第２の部分より薄くなるように、酸化物層を不均一な方法で薄くするエッチングを実行するステップと、酸化物層の第１、第２、及び第３の部分を厚くする酸化物堆積を実行するステップであって、酸化物堆積の後、第３の部分は、第１及び第２の部分より薄い、実行するステップと、酸化物層の第１の部分に直接一方の部分及び酸化物層の第３の部分に直接別の部分を有する第２のポリシリコンブロックを形成するステップと、を含む。【選択図】図２Ｃ
Description
（関連出願）
本出願は、２０２０年７月９日出願の米国仮特許出願第６３／０４９，７７５号及び２０２１年２月１８日出願の米国特許出願第１７，１７９，０５７号の利益を主張するものである。
本出願は、２０２０年７月９日出願の米国仮特許出願第６３／０４９，７７５号及び２０２１年２月１８日出願の米国特許出願第１７，１７９，０５７号の利益を主張するものである。
（発明の分野）
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
スプリットゲート型メモリセルアレイは、既知である。例えば、全ての目的に対して参照により本明細書に組み込まれる米国特許第５，０２９，１３０号は、スプリットゲート型メモリセル及びその形成を開示しており、この開示は、ソース領域及びドレイン領域を、これらの領域間にチャネル領域を有して基板内に形成することを含む。浮遊ゲートがチャネル領域内の一方の部分の上方に配設されて、その導電性を制御し、制御ゲートがチャネル領域内の他方の部分の上方に配設されて、その導電性を制御する。制御ゲートは、浮遊ゲートの上かつ上方に延在する。浮遊ゲートと制御ゲートとの間の絶縁体は、トンネル誘電体材料（例えば、酸化物）と称される。なぜなら、正の高電圧を制御ゲートに印加する消去動作中に電子がこの誘電体材料をトンネリングするためである。
図１Ａ～図１Ｆは、従来の方法に従って、スプリットゲート型メモリセルを形成するステップを示す。上面１０ａを有するシリコン半導体基板１０（例えば、シリコンウェハ）が提供される。誘電体材料の層（例えば、以下、酸化物と称される、二酸化ケイ素）１２は、基板１０の上面１０ａに形成される。ポリシリコンの層１４は、酸化物層１２に形成される。図１Ｂに示すように、窒化ケイ素の層（以下、窒化物と称される）１６は、ポリシリコン層１４に形成される。ウェハをフォトレジストでマスキングする（すなわち、フォトレジストを堆積させ、マスクを使用して選択的に露出させ、フォトリソグラフィプロセスを使用して選択的に除去し、残留するフォトレジストによって覆われた下地材料の部分を残す一方で、下地材料（ここでは、窒化物層１６）の他の部分を露出させたままにする。）窒化物層１６の露出部分を、フォトレジストの開口部を通して選択的にエッチングして、下地ポリシリコン層１４の部分を露出させる。ポリシリコン層１４の露出部分を、酸化プロセス（例えば、熱酸化）を使用して酸化させ、（フォトレジスト除去後）図１Ｃに示されるように、ポリシリコン層１４に酸化物領域１８を形成する。
窒化物エッチングを使用して、窒化物層１６の残留部分を除去する。図１Ｄに示すように、異方性ポリシリコンエッチングを使用して、ポリシリコン層１４の露出部分を除去し、酸化物領域１８の下に、ポリシリコン層１４から残留する第１のポリシリコンブロック１４ａを残す（第１のポリシリコンブロック１４ａは、メモリセルの浮遊ゲートを構成する）。酸化物層１２の露出部分（すなわち、ポリシリコン層１４の残留部分の下にはない部分）を、酸化物エッチングを使用して除去する。このエッチングにより、酸化物領域１８もわずかに薄くなる。次いで、酸化物層２０を、堆積（酸化物領域１８をわずかに厚くする）及び／又は酸化（酸化物領域１８に影響を及ぼさない）のいずれかによって構造の上方に形成する。次いで、ポリシリコン層を、構造に（すなわち、酸化物層２０及び酸化物領域１８に）形成する。次いで、ポリシリコン層にフォトレジストを形成及びパターニングすることによってパターニングし、ポリシリコン層の部分を露出させたままにする。ポリシリコン層の露出部分を、ポリシリコンエッチングによって選択的に除去して、図１Ｅに示されるように（フォトレジスト除去後）、第２のポリシリコンブロック２２を残す。絶縁スペーサ２４を、絶縁材料堆積及び異方性エッチングによって第２のポリシリコンブロック２２の側面に形成して、基板１０内のソース領域２６及びドレイン領域２８を形成するために注入を実行する。最終構造を図１Ｆに示す。
上記の技術は、ポリシリコン層１４の残留部分から形成された浮遊ゲート１４ａ、第２のポリシリコンブロック２２の形態の制御ゲート、浮遊ゲート１４ａの端に隣接するソース領域２６、及び第２のポリシリコンブロック２２の形態の制御ゲートの端に隣接するドレイン領域２８を各々有し、ソース及びドレイン領域２６／２８の間に延在する基板のチャネル領域１０ｂを有する、不揮発性メモリセルを生成する。浮遊ゲート１４ａは、チャネル領域１０ｂの第１の部分の上方に位置付けられ、その第１の部分の導電性を制御し、第２のポリシリコンブロック２２の形態の制御ゲートは、チャネル領域１０ｂの第２の部分の上方に位置付けられ、その第２の部分の導電性を制御する。この技術には多くの利点がある。第一に、酸化によって酸化物領域１８を形成することにより、凹状の最上面を有する浮遊ゲート１４ａが得られ、この最上面は、第２のポリシリコンブロック２２の形態の制御ゲートに面する鋭角縁部１４ｂの浮遊ゲート１４ａの側面で終端し、これにより、消去中のトンネリング性能及び効率を向上させる（すなわち、消去動作は、第２のポリシリコンブロック２２の形態の制御ゲートに高電圧を加えて、電子を浮遊ゲート１４ａの鋭角縁部１４ｂから、酸化物層２０を介して、第２のポリシリコンブロック２２の形態の制御ゲートにトンネリングさせるステップを含む）。第２のポリシリコンブロック２２の形態の制御ゲートは、その中のチャネル領域１０ｂの導電性を制御するために基板１０の垂直方向の上方にあり、かつ基板１０から絶縁された下部と、電圧結合のために浮遊ゲート１４ａの上方に、かつ消去のために浮遊ゲートの鋭角縁部１４ｂに近接して延在する第２の部分と、を有する。第二に、同じ酸化物層２０を、ワード線酸化物（すなわち、第２のポリシリコンブロック２２の形態の制御ゲートを基板１０から絶縁するために使用される酸化物層部分２０ａ）として、ギャップ酸化物（すなわち、第２のポリシリコンブロック２２の形態の制御ゲートから浮遊ゲート１４ａの側面を絶縁するために使用される酸化物層部分２０ｂ）として、及びトンネル酸化物（すなわち、電子が消去動作においてトンネリングする制御ゲート２２から浮遊ゲート１４ａの鋭角縁部１４ｂを絶縁する酸化物層部分２０ｃ）として、使用する。ワード線酸化物２０ａ、ギャップ酸化物２０ｂ、及びトンネル酸化物２０ｃを形成するための一般的な製造ステップは、製造の簡素化、迅速化、及びコストの削減をもたらす。
上述の技術の１つの欠点は、酸化物層２０の厚さが、第２のポリシリコンブロック２２の形態の制御ゲートに対して所望の性能を提供するのに十分な厚さでなければならないが、消去動作中に浮遊ゲート１４ａから第２のポリシリコンブロック２２の形態の制御ゲートへのトンネリングを可能にするのに十分な薄さでなければならないことである。したがって、これらの考慮事項のバランスをとると、第２のポリシリコンブロック２２の形態の制御ゲートの動作性能によって駆動される酸化物層２０の厚さには下限があり、これは、酸化物層２０のトンネル酸化物部分２０ｃが不必要に厚くなり、したがって消去の性能及び効率を制限し、また耐久性能を制限することを意味する。しかしながら、トンネル酸化物をワード線酸化物とは別個に形成すると、製造の複雑さ、時間及びコストを増加させる。
ワード線としての制御ゲートの性能に悪影響を及ぼすことなく、浮遊ゲートと制御ゲートとの間のメモリセル消去効率を高め、同じ酸化物層が両方の場所で使用されることが望ましい。
上述の問題及びニーズは、メモリデバイスを形成するための方法であって、
半導体基板の上面に第１の酸化物層を形成するステップと、
第１の酸化物層に第１のポリシリコンブロックを形成するステップであって、第１のポリシリコンブロックは、最上面及び側面を含み、最上面は、鋭角縁部において側面で終端する、形成するステップと、
第１の酸化物堆積を実行することによって第２の酸化物層を形成するステップであって、第２の酸化物層は、上面の上方に第１の部分と、側面に直接第２の部分と、鋭角縁部に直接第３の部分とを含む、形成するステップと、
第２の酸化物層の第３の部分が第２の酸化物層の第１及び第２の部分より薄くなるように、第２の酸化物層を不均一な方法で薄くするエッチングを実行するステップと、
第２の酸化物層の第１、第２、及び第３の部分を厚くする第２の酸化物堆積を実行するステップであって、第２の酸化物堆積後に、第２の酸化物層の第３の部分は、第２の酸化物層の第１及び第２の部分より薄い、実行するステップと、
第２の酸化物層の第１の部分に直接第１の部分と、第２の酸化物層の第３の部分に直接第２の部分と、を有する、第２のポリシリコンブロックを形成するステップと、
ソース領域及びドレイン領域の間に半導体基板のチャネル領域を画定する、半導体基板内にソース領域及びドレイン領域を形成するステップであって、第１のポリシリコンブロックは、チャネル領域の第１の部分の上方に配設され、第２のポリシリコンブロックの第１の部分は、チャネル領域の第２の部分の上方に配設される、形成するステップと、を含む、方法によって対処される。
半導体基板の上面に第１の酸化物層を形成するステップと、
第１の酸化物層に第１のポリシリコンブロックを形成するステップであって、第１のポリシリコンブロックは、最上面及び側面を含み、最上面は、鋭角縁部において側面で終端する、形成するステップと、
第１の酸化物堆積を実行することによって第２の酸化物層を形成するステップであって、第２の酸化物層は、上面の上方に第１の部分と、側面に直接第２の部分と、鋭角縁部に直接第３の部分とを含む、形成するステップと、
第２の酸化物層の第３の部分が第２の酸化物層の第１及び第２の部分より薄くなるように、第２の酸化物層を不均一な方法で薄くするエッチングを実行するステップと、
第２の酸化物層の第１、第２、及び第３の部分を厚くする第２の酸化物堆積を実行するステップであって、第２の酸化物堆積後に、第２の酸化物層の第３の部分は、第２の酸化物層の第１及び第２の部分より薄い、実行するステップと、
第２の酸化物層の第１の部分に直接第１の部分と、第２の酸化物層の第３の部分に直接第２の部分と、を有する、第２のポリシリコンブロックを形成するステップと、
ソース領域及びドレイン領域の間に半導体基板のチャネル領域を画定する、半導体基板内にソース領域及びドレイン領域を形成するステップであって、第１のポリシリコンブロックは、チャネル領域の第１の部分の上方に配設され、第２のポリシリコンブロックの第１の部分は、チャネル領域の第２の部分の上方に配設される、形成するステップと、を含む、方法によって対処される。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本発明は、トンネル酸化物、ギャップ酸化物、及びワード線酸化物に同じ酸化物層が使用されるメモリセルを形成する技術であるが、トンネル酸化物は、ワード線酸化物より薄い。
図２Ａ～図２Ｄは、本発明の方法のステップを開示する。プロセスは、図１Ａ～図１Ｄに関して上述したのと同じステップを使用して開始する。図１Ｄの構造から出発して、酸化物層１２の露出部分（すなわち、浮遊ゲート１４ａ－第１のポリシリコンブロック１４ａの下にはない部分）を、酸化物エッチングを使用して除去し、（上記のように）酸化物領域１８を薄くする。次いで、図２Ａ（図１Ａ～図１Ｄの右側メモリセルに対応する）に示されるように、酸化物層３０が、酸化物堆積（例えば、高温酸化物（high temperature oxide、ＨＴＯ）堆積）によって構造に形成される。酸化物層３０は、上面の上方に、本実施形態では、基板１０の上面１０ａに直接延在する第１の部分３０ａ（ワード線部分）と、浮遊ゲート１４ａの側面に直接延在する第２の部分３０ｂ（ギャップ部分）と、浮遊ゲート１４ａの鋭角縁部１４ｂに直接配設された第３の部分３０ｃ（トンネル酸化物部分）と、を含む。この段階で、酸化物層３０の第１、第２、及び第３の部分３０ａ、３０ｂ、３０ｃは、ほぼ同じ厚さを有する。酸化物層３０は、薄くされた酸化物領域１８の厚さを更に増す。
次いで、制御されたエッチングを実行して、不均一な方法で酸化物層３０を薄くする（すなわち、厚さを減らす）。具体的には、エッチングパラメータは、エッチングプロセスが、酸化物層３０の第１及び第２の部分３０ａ／３０ｂより速い速度で酸化物層３０の第３の部分３０ｃを除去し、酸化物層の第３の部分３０ｃを酸化物層の第１及び第２の部分３０ａ／３０ｂより薄く残すように選択され得ることが発見されている。具体的には、無線周波数（ＲＦ）電力、圧力、及びガス組成は、酸化物層の第３の部分３０ｃのエッチング速度が、酸化物層の第１及び第２の部分３０ａ／３０ｂのエッチング速度より大きくなるように選択される。ＲＦ電力はイオン衝撃強度を決定し、このイオン衝撃強度は、次いで電場に関連する。鋭角縁部１４ｂの電場は、構造の平面部分よりも強く、これは、鋭角縁部１４ｂでのエッチング速度を加速するために利用され得る。エッチングに使用されるＲＦ電力は、酸化物層の第３の部分３０ｃにより速いエッチング速度を提供するのに十分に高くなければならない。１５０～３５０ワットの範囲内のＲＦ電力は、酸化物層の第１／第２の部分３０ａ／３０ｂに対して酸化物層の第３の部分３０ｃに十分に高いエッチング速度を提供することが確定している。最大約３５０ワットまで、ＲＦ電力が高いほど、酸化物層の第３の部分３０ｃに対する相対的なエッチング速度が高くなる。エッチングに使用される圧力は、酸化物層の第３の部分３０ｃのより速い相対的なエッチング速度を提供するのに十分に低くなければならない。３０～１００ミリトール（ｍＴｏｒｒ）の範囲内のエッチング圧力は、酸化物層の第１／第２の部分３０ａ／３０ｂに対して、酸化物層の第３の部分３０ｃに十分に高いエッチング速度を提供することが確定している。１００ｍＴｏｒｒを超えるエッチング圧力は、酸化物層の第１／第２の部分３０ａ／３０ｂに対して酸化物層の第３の部分３０ｃに十分に高いエッチング速度を提供しないことが確定している。最後に、エッチング後、残留する酸化物層の第１／第２／第３の部分３０ａ／３０ｂ／３０ｃの品質を劣化させることなく、選択的なエッチングを提供するために、エッチングガスは十分にきれいでなければならない。酸素及びアルゴンは、四フッ化炭素（ＣＦ４）、三フッ化窒素（ＮＦ３）又は六フッ化硫黄（ＳＦ６）のいずれかと混合され、良好な品質のエッチング結果を提供することが確定している。制御されたエッチング後、酸化物層の第３の部分３０ｃの厚さＴ3は、図２Ｂに示されるように、酸化物層の第１の部分３０ａの厚さＴ1未満及び酸化物層の第２の部分３０ｂの厚さＴ2未満である。非限定的な例として、酸化物層の第３の部分３０ｃの厚さＴ3は、酸化物層の第１の部分３０ａの厚さＴ1よりも約２５Å（２５オングストローム）～３５Å（３５オングストローム）薄くてよい。
制御されたエッチング後、第２の酸化物堆積（例えば、ＨＴＯ）を実行し、酸化物層の第１／第２／第３の部分３０ａ／３０ｂ／３０ｃを厚くする（すなわち、その厚さを増加させる）。第２の酸化物堆積後、酸化物層の第３の部分３０ｃは、図２Ｃに示されるように、酸化物層の第１及び第２の部分３０ａ／３０ｂより依然として薄い（すなわち、酸化物層の第３の部分３０ｃの厚さＴ3は、酸化物層の第１の部分３０ａの厚さＴ1未満及び酸化物層の第２の部分３０ｂの厚さＴ2未満である）。第２の酸化物堆積後の厚さＴ3は、制御ゲート２２から鋭角縁部１４ｂを分離する、酸化物層の第３の部分３０ｃの最小厚さである。第２の酸化物堆積は、好ましくは実質的に共形であり、したがって、第２の酸化物堆積の後、第２の酸化物堆積前と同様、Ｔ3とＴ1との間にほぼ同じ最終厚さ変動を提供する（すなわち、非限定的な例として、第２の酸化物堆積後、酸化物層の第３の部分３０ｃの厚さＴ3は、酸化物層の第１の部分３０ａの厚さＴ1よりも約２５Å（２５オングストローム）～３５Å（３５オングストローム）薄くてよい）。
図１Ｅに関して上述したようなポリシリコン層の堆積及びパターニングを実行して、第２のポリシリコンブロック２２で形成された制御ゲートを形成する。第２のポリシリコンブロック２２の形態の各制御ゲートは、酸化物層の第３の部分３０ｃによって浮遊ゲートの鋭角縁部１４ｂから離間／絶縁され、酸化物層の第２の部分３０ｂによって浮遊ゲート１４ａの側面から離間／絶縁され、及び酸化物層の第１の部分３０ａによって基板１０から離間／絶縁される。この実施形態では、第２のポリシリコンブロック２２で形成された制御ゲートは、酸化物層の第１の部分３０ａに直接第１の部分を有し、第３の部分３０ｃに直接第２の部分を有する。図１Ｆに関して上述した残りのステップを実行すると、図２Ｄに示される最終構造が得られる（一対のメモリセルを示し、右側メモリセルは、図２Ｃの浮遊ゲート１４及び酸化物層の部分３０ａ／３０ｂ／３０ｃを含む）。
上記の製造方法は、消去効率の向上のために、制御ゲート２２から浮遊ゲート１４ａの鋭角縁部１４ｂを分離及び絶縁する、厚さが減らされた酸化物層の第３の部分３０ｃを含むメモリセルをもたらす。なぜなら、電子は、酸化物層の第３の部分３０ｃを、その低減された厚さにより、より容易にトンネリングできるからである。酸化物層の第３の部分３０ｃの厚さを減らすと、トラップアップ率も減らし、耐久性を高める。第２のポリシリコンブロック２２の形態の制御ゲートから浮遊ゲート１４ａの側面を分離及び絶縁する酸化物層の第２の部分３０ｂは、動作中の有害な妨害効果を低減し、浮遊ゲート１４ａと第２のポリシリコンブロック２２の形態の制御ゲートとの間のより良好な隔離を提供するために、酸化物層の第３の部分３０ｃより厚い。基板１０から第２のポリシリコンブロック２２の形態の制御ゲートを分離及び絶縁する酸化物層の第１の部分３０ａもまた、第２のポリシリコンブロック２２の形態の制御ゲートのより良好な動作性能のために、酸化物層の第３の部分３０ｃより厚い。
好ましくは、必ずしもそうではないが、酸化物層の第２の部分３０ｂは、酸化物層の第１の部分３０ａより大きい厚さを有することができ（例えば、酸化物層の第２の部分３０ｂの厚さＴ2は、酸化物層の第１の部分３０ａの厚さＴ1より大きい）、これにより、改善されたデータ保持性能を提供することができる。これは、制御されたエッチングが垂直に配向された酸化物層の第２の部分３０ｂより高い速度で水平に配向された酸化物層の第１の部分３０ａを標的とするため、達成することができる。第１及び第２の酸化物堆積のための共形酸化物堆積技術は、完全に共形である必要はないが、垂直表面と水平表面との間に小さな変動を有することができる（例えば、非限定的な例として、垂直表面に堆積された酸化物の厚さが、水平表面に堆積された酸化物より１５％薄くなるように、ＨＴＯ堆積を実行することができる）ことに留意されたい。これは、第１及び第２の酸化物堆積自体が酸化物層の第２の部分３０ｂを酸化物層の第１の部分３０ａより薄くすることを意味する。しかしながら、制御されたエッチングは、この酸化物堆積の変動を補償する以上のものであり得るため、第２の酸化物堆積後、酸化物層の第２の部分３０ｂの総厚さＴ2は、酸化物層の第１の部分の総厚さＴ1より厚い。
上記の製造方法の他の利点には、酸化物層の第１／第２／第３の部分３０ａ／３０ｂ／３０ｃの品質が、２つの酸化物堆積を使用して形成することによって改善されるという事実が含まれる。例えば、酸化物層３０への制御されたエッチングによって引き起こされる任意のピンホール、マイクロトレンチ、アンダーカット、又は他の異常は、酸化物層３０を厚くするために使用される第２の酸化物堆積によって充填されるか、又は別様に除去される。
図３Ａ～図３Ｂは、本発明の代替の実施形態の方法のステップを開示する。プロセスは、図１Ａ～図１Ｄに関して上述したのと同じステップを使用して開始する。図１Ｄの構造から開始して、右側メモリセルに注目すると、次いで、図３Ａに示すように、酸化物層３０を酸化物堆積（例えば、高温酸化物（ＨＴＯ）堆積）によって構造に形成する。この代替の実施形態は、（図２Ａに示すように）酸化物層１２の露出部分を除去するために使用される酸化物エッチングが省略されているという点で、前述の実施形態とは異なる。したがって、酸化物層３０の酸化物層の第１の部分３０ａは、酸化物層１２（すなわち、基板表面１０ａに直接ではなく、基板表面１０ａの上方）に形成され、図３Ａに示されるように、基板表面１０ａにより厚い総酸化物をもたらす。任意選択的に、酸化物層３０の堆積の前及び／又は後に、酸化物の厚さを均一にするために、湿式洗浄又は浸漬を実行することができる。次いで、図２Ｂ～図２Ｄに関して上述した同じステップ（制御された酸化物エッチング、第２の酸化物堆積、ポリシリコン層堆積及びパターニング、スペーサ形成、ソース／ドレイン注入）を、図３Ａの構造に実行し、図３Ｂに示される最終構造をもたらす。図３Ｂの構造は、制御ゲート２２の下の酸化物が酸化物層１２と酸化物層３０の酸化物層の第３の部分３０ａとの組み合わせであることを除いて、図２Ｄの構造と本質的に同じである。構造のこの部分に酸化物層１２を残すことにより、酸化物層の部分３０ｃの更なる薄化が可能になり得る（すなわち、酸化物層の第３の部分３０ｃと第２のポリシリコンブロック２２の形態の制御ゲートの総酸化物厚さ、すなわち、酸化物層１２及び第１の部分３０ａの総厚（共にワード線部分を形成する）の間の相対的な厚さの差が大きい）。
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップが図示又は特許請求されている厳密な順序で行われる必要はない。
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。
Claims (11)
- メモリセルを形成する方法であって、
半導体基板の上面に第１の酸化物層を形成するステップと、
前記第１の酸化物層に第１のポリシリコンブロックを形成するステップであって、前記第１のポリシリコンブロックは、最上面及び側面を含み、前記最上面は、鋭角縁部において前記側面で終端する、形成するステップと、
第１の酸化物堆積を実行することによって第２の酸化物層を形成するステップであって、前記第２の酸化物層は、前記上面の上方に第１の部分と、前記側面に直接第２の部分と、前記鋭角縁部に直接第３の部分とを含む、形成するステップと、
前記第２の酸化物層の前記第３の部分が前記第２の酸化物層の前記第１及び第２の部分より薄くなるように、前記第２の酸化物層を不均一な方法で薄くするエッチングを実行するステップと、
前記第２の酸化物層の前記第１、第２、及び第３の部分を厚くする第２の酸化物堆積を実行するステップであって、前記第２の酸化物堆積後に、前記第２の酸化物層の前記第３の部分は、前記第２の酸化物層の前記第１及び第２の部分より薄い、実行するステップと、
前記第２の酸化物層の前記第１の部分に直接第１の部分を有する第２のポリシリコンブロックと、前記第２の酸化物層の前記第３の部分に直接第２の部分とを形成するステップと、
ソース領域及びドレイン領域の間に前記半導体基板のチャネル領域を画定する、前記半導体基板内に前記ソース領域及び前記ドレイン領域を形成するステップであって、前記第１のポリシリコンブロックは、前記チャネル領域の第１の部分の上方に配設され、前記第２のポリシリコンブロックの前記第１の部分は、前記チャネル領域の第２の部分の上方に配設される、形成するステップと、を含む、方法。 - 前記第２の酸化物堆積を実行するステップの後、前記第２の酸化物層の前記第３の部分は、前記第２の酸化物層の前記第１の部分の厚さよりも約２５オングストローム～３５オングストローム薄い厚さを有する、請求項１に記載の方法。
- 前記第２の酸化物堆積の後、前記第２の酸化物層の前記第２の部分は、前記第２の酸化物層の前記第１の部分より厚い、請求項１に記載の方法。
- 前記第１のポリシリコンブロックの前記最上面は、凹状である、請求項１に記載の方法。
- 前記第１のポリシリコンブロックを形成するステップは、前記最上面が凹状であるように、前記第１のポリシリコンブロックの前記最上面を酸化するステップを含む、請求項１に記載の方法。
- 前記第２の酸化物層を前記形成するステップは、前記第２の酸化物層の前記第１の部分を前記第１の酸化物層に直接形成するステップを含む、請求項１に記載の方法。
- 前記第１のポリシリコンブロックの前記側面に隣接し、かつ前記第１のポリシリコンブロックの下にない前記第１の酸化物層の一部分を除去するステップであって、前記第２の酸化物層を前記形成するステップは、前記第２の酸化物層の前記第１の部分を前記上面に直接形成するステップを含む、除去するステップを更に含む、請求項１に記載の方法。
- 前記エッチングを実行するステップは、約１５０ワット～３５０ワットのエッチング無線周波数電力を使用するステップを含む、請求項１に記載の方法。
- 前記エッチングを実行するステップは、約３０ミリトール～１００ミリトールのエッチング圧力を使用するステップを含む、請求項１に記載の方法。
- 前記エッチングを実行するステップは、四フッ化炭素（ＣＦ４）、三フッ化窒素（ＮＦ３）、又は六フッ化硫黄（ＳＦ６）と共に、酸素及びアルゴンを含むエッチングガスを使用するステップを含む、請求項１に記載の方法。
- 前記エッチングを実行するステップは、約１５０ワット～３５０ワットのエッチング無線周波数電力を使用するステップと、約３０ミリトール～１００ミリトールのエッチング圧力を使用するステップと、四フッ化炭素（ＣＦ４）、三フッ化窒素（ＮＦ３）、又は六フッ化硫黄（ＳＦ６）と共に、酸素及びアルゴンを含むエッチングガスを使用するステップと、を含む、請求項１に記載の方法。
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