TWI783279B - 鋁基氮化鎵積體電路 - Google Patents

鋁基氮化鎵積體電路 Download PDF

Info

Publication number
TWI783279B
TWI783279B TW109136100A TW109136100A TWI783279B TW I783279 B TWI783279 B TW I783279B TW 109136100 A TW109136100 A TW 109136100A TW 109136100 A TW109136100 A TW 109136100A TW I783279 B TWI783279 B TW I783279B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
barrier layer
electrical contact
disposed
Prior art date
Application number
TW109136100A
Other languages
English (en)
Other versions
TW202129968A (zh
Inventor
丹尼爾 沛卓
詹姆斯 Ｇ 費蘭札
邦尼特 庫瑪 史瑞瓦斯塔瓦
安德魯 普羅德曼
肯尼斯 富蘭西斯 富蘭德斯
丹尼斯 麥可 莫菲
萊斯利 Ｐ 格林
彼得 Ｒ 斯圖布勒
Original Assignee
美商美國亞德諾半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美國亞德諾半導體公司 filed Critical 美商美國亞德諾半導體公司
Publication of TW202129968A publication Critical patent/TW202129968A/zh
Application granted granted Critical
Publication of TWI783279B publication Critical patent/TWI783279B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Ceramic Products (AREA)

Abstract

氮化鎵基單晶微波積體電路(MMIC)可包含鋁(Al)基金屬。電晶體中閘 極、源極及汲極之電接點可包括含鋁金屬材料。此外，連接器、電感器及互連元件亦可包含Al基金屬。可在互補金屬氧化物半導體(CMOS)製造廠中以用於製作矽基半導體元件之設備製作鎵基MMIC。

Description

鋁基氮化鎵積體電路
本發明概關於與鋁基氮化鎵積體電路相關之元件及方法，但不以此為限。
由複合半導體材料構造之電子元件可具有提供相對於典型矽基電子元件而言有所改善之操作特性。例如，與矽基電子元件相比，複合半導體元件可具有較大之帶隙及更高的臨界擊穿場。為了說明，氮化鎵(GaN)係可具有3.2電子伏特(electronvolt,eV)之帶隙，而矽具有1.1eV之帶隙，且GaN可具有3MV/cm之臨界擊穿場，而Si具有0.3MV/cm之臨界擊穿場。如此一來，與典型矽基電子元件相比，複合半導體元件可於更高電壓下作業，並且於更高溫度下更為熱穩定。此外，複合半導體材料較矽基半導體材料更高之電子移動率可導致電子於包含複合半導體材料之電子元件中更快速移動。因此，包括複合半導體材料之電子元件可較包括矽基材料之電子元件以更高頻率作業。
一種具有一鋁(Al)基氮化鎵(GaN)單晶微波積體電路之元件係可 包含基板，其具有阻障層及通道層。阻障層可設於基板上並可包含AlGaN材料。阻障層亦可包括汲極區、源極區及閘極區。通道層係可設於基板之表面與阻障層之間。通道層可包括GaN材料。單晶微波積體電路亦可包含設於阻障層之閘極區上之閘極電接點，設於阻障層之源極區上之源極電接點，以及設於阻障層之汲極區上之汲極電接點。閘極電接點可包括含有Al之第一金屬材料。源極電接點及汲極電接點可包括含有Al之第二金屬材料。
一種用以形成鋁(Al)基氮化鎵(GaN)單晶微波積體電路之程序可包含提供基板及形成包含AlGaN材料且包括汲極區、源極區及閘極區之阻障層。亦可形成通道層，設於基板之表面與阻障層之間。通道層可包括GaN材料。程序亦可包含於阻障層之閘極區上設置閘極電接點層。閘極電接點層可包括含有Al之第一金屬材料。此外，程序可包含以閘極電接點層之第一金屬材料形成閘極電接點，以及於阻障層之汲極區及源極區上設置源極與汲極電接點層。源極與汲極電接點層可包括含Al之第二金屬材料。再者，程序可包含使用源極與汲極電接點層之第二金屬材料形成源極電接點及汲極電接點。
100:程序
102:基板/晶圓
104:前端元件製作
106:後端元件製作
108:單晶微波積體電路(MMIC)
110:多項第一Al基程序
112:多項第二Al基程序
114:電子元件
200:單晶微波積體電路(MMIC)
202:基板
204:通道層
206:阻障層
208:閘極電接點
210:閘極區
212:第一歐姆接點
214:源極區
216:第二歐姆接點
218:汲極區
220:第一極板
222:第二極板
224:第一介電質材料
226:第一連接器
228:阻抗元件
230:第二連接器
232:額外金屬元件
234:第三連接器
236:第二介電質材料
238:第二額外金屬元件
240:第四連接器
242:貫穿通孔
244:金屬層
300:程序
302:基板
304:GaN通道層
306:AlGaN阻障層
308:操作
310:閘極接點
312:第一處理作業
314:操作
316:源極接點
318:汲極接點
320:第二處理作業
322:操作
324:第一Al基結構特徵
326:第二Al基結構特徵
328:第三處理作業(操作)
330:操作
332:介電質層
334:第四處理作業
336:操作
338:第三Al基結構特徵
340:第四Al基結構特徵
342:第五Al基結構特徵
344:第五處理作業
346:操作
348:額外介電質層
400:程序
402:基板
404:GaN通道層
406:AlGaN阻障層
408:閘極接點
410:源極接點
412:汲極接點
414:操作
416:Al基罩幕層
418:操作
420:開口
422:操作
424:貫穿基板通孔
426:操作
428:金屬材料
500:程序
502:層體
504:第一介電質層
506:厚度
508:電性結構特徵
510:連接器
512:操作
514:第一互連元件部分
516:第二介電質層
518:厚度
520:操作
522:開口
524:操作
526:第三介電質層
528:第二互連元件部分
530:第一或下方部位
532:第二或上方部位
534:厚度
600:程序
602:基板
604:GaN通道層
606:AlGaN阻障層
608:光阻層
610:作業
612:開口
614:長度
616:操作
618:RELACS材料層
620:操作
622:固化RELACS層
624:操作
626:開口
628:長度
630:閘極電接點
632:操作
700:程序
702:操作
704:操作
706:操作
708:操作
710:操作
712:操作
714:操作
附圖未必按照比例描繪，且於各圖中，相似之符號可指稱類似之組件。具有不同後綴字母之數字可能代表相似組件之不同實例。附圖旨在提供說明範例，而非以任何方式限制本文所描述之各種實施例。
圖1之示意圖描繪一種用於電子元件中之單晶微波積體電路之範例製造程序。
圖2之示意圖描繪一種範例單晶微波積體電路之至少部分剖視圖，其中該部 分具有Al基電性結構特徵。
圖3之示意圖描繪一種用於在具有鋁(Al)氮化鎵(GaN)/GaN半導體層之基板上形成電性結構特徵之範例程序。
圖4之示意圖係一種用於在具有AlGaN/GaN半導體層之基板中製作貫穿基板通孔之範例程序。
圖5之示意圖係一種用於在具有AlGaN/GaN半導體層之MMIC上製作Al基互連元件之範例程序。
圖6之示意圖係一種用於製作閘極電接點之範例程序，此程序係利用化學收縮輔助降低微影增強(reduced enhancement of lithography by assist of chemical shrink,RELACS)技法。
圖7之流程圖描繪用於為具有AlGaN/GaN半導體層之單晶微波積體電路製作電性結構特徵之範例程序。
積體電路組件之製作可使用氮化鎵(GaN)為半導體材料。例如，高電子移動率電晶體(high electron mobility transistor,HEMT)等電晶體可採用GaN製成。在HEMT中，GaN層係耦接於與其具有不同帶隙及極化電場之另一層。例如，可將GaN層與AlGaN層耦接。於GaN層與AlGaN層間形成介面，其具有相對高之電子移動率。此介面可為二維電子氣體(2DEG)。當電壓施加於AlGaN層之一部分時，上述2DEG內便會產生電子移動。
GaN基電晶體可用於功率電路系統，例如高功率積體電路及功率轉換積體電路。GaN基電晶體亦可用於單晶微波積體電路(monolithic microwave integrated circuit,MMIC)。MMIC可包括運作頻率在電磁輻射微波範圍內之電子組件。例如，MMIC可包括運作頻率約300兆赫(MHz)至約300吉赫(GHz)之電子組件。
包括GaN基電子組件之電路系統通常係利用金(Au)基材料形成GaN基電晶體之閘極、源極及汲極電接點。此外，包括GaN基半導體元件之積體電路在連接器、互連元件、電容器極板及貫穿基板通孔之形成程序中亦常使用Au基材料。然而，利用Au製造GaN基半導體具有若干缺點。例如，若積體電路中包括以Au製成之GaN基半導體，則其所需之處理設備不同於包括矽(Si)基半導體元件時所用之處理設備。亦即，包括Si基半導體元件之積體電路在製造程序上與製作具有含金GaN基半導體元件之積體電路不同。Au亦可能造成在Si基半導體元件中之缺陷。因此，Au通常並不用於利用Si基製造程序製作之前端元件及互連元件，且所有關乎Si基半導體元件製作之Au基處理均必須與Si基半導體元件製造程序隔離執行。據此，與Si基製造程序相較之下，使用Au製作GaN基半導體元件將使GaN基半導體元件之製造成本高昂且效率低落。
再者，使用Au製造GaN基半導體元件可能對製作於特定晶圓上之電子組件造成限制。舉例而言，使用Au製作之GaN基半導體元件可能使形成於晶圓上之電子組件尺寸及特性受限，例如受限之閘極尺寸。因此，在包含Au電性結構特徵之習知GaN基半導體元件中，個別晶圓上無法設置具有不同功能之電子組件。根據一或多個範例，使用Au電性結構特徵製作之習知GaN基半導體元件無法同時兼具較高頻應用(例如至少3吉赫(GHz)或至少5GHz)所需之電晶體電性結構特徵及較高電壓應用(例如至少30V、至少50V、至少80V或至少100V)所需之電晶體電性結構特徵。
在此所述實施方式係關於使用Al基材料製造GaN基半導體元 件。於範例案例中，在此所描述之實施方式可用於製造具有含Al基金屬電子組件之GaN基半導體元件之單晶微波積體電路。舉例而言，Al基金屬可用於製作GaN基電晶體中閘極、源極及汲極之電接點。此外，Al基金屬可用於製作GaN基半導體元件之連接器、互連元件及電容器極板。依據本發明程序所製作之GaN基半導體元件無需使用Au基金屬。因此，所述GaN基半導體元件可使用與製造Si基半導體元件相同之設備製造，且可直接在用於生產Si基半導體元件之工廠製造。如此一來，即無需添購GaN基半導體元件專用設備並/或與Si基半導體元件隔離製造。據此，藉由實施本發明之程序，可較製作含Au基電子組件之GaN基半導體元件具有更佳流程並降低相關成本。
再者，含Al基電子組件之GaN基半導體元件可能較以Au基電子組件製成之GaN基半導體具有更佳之性能。詳言之，具有Al基電子組件之GaN基半導體元件於製造時使用之清潔及沖洗程序較製造Au基電子組件時所使用這更為完善。因此，Al基金屬所結合之基板表面可更為潔淨且較少汙染，從而降低製成之GaN基半導體元件出現缺陷及陷阱之可能，達成改善GaN基半導體元件電子組件性能之功效。並且，在此所述之實施方式可縮短GaN基半導體元件中所含電晶體之閘極長度，有助於提升GaN基半導體元件中所含電晶體之運作速度。
圖1之示意圖描繪一種用於電子元件中之單晶微波積體電路之範例製造程序100。程序100可包括提供基板102。基板102可由數種材料形成。例如，基板102可由藍寶石製成。在其他範例中，基板102可由碳化矽(SiC)製成。於其他範例中，基板102可由Si製成。基板102可為圓形，直徑約150毫米(mm)至約300mm。於說明範例中，基板102之直徑可為約130mm至約170mm、約180mm至約220mm或約140mm至約210mm。此外，基板102之初始厚度可為約250微米至約800微米。基板102厚度可能在程序100中由約80mm降低至約125mm。 在其他範例中，基板102可稱為晶圓，且可用於製造多個積體電路。舉例而言，使用該基板102可製成數百乃至於數千，甚至數百萬個積體電路。
積體電路之電子組件可在前端元件製作104及後端元件製作106中製成。前端元件製作104可包括積體電路電子組件之製造，例如製造用於將電晶體、電容器及連接器等電子組件彼此相連之電接點。後端元件製作106可包括製造用以將積體電路耦接至用於容納或固定積體電路之封裝材料及/或印刷電路板之電子組件。在說明範例中，程序100可利用基板102製作單晶微波積體電路(MMIC)108。
用於執行上述前端元件製作104及後端元件製作106中之至少一者之製造廠可使得基板102上之Au量降至最低。於一或多個說明範例中，前端元件製作104及後端元件製作106中之至少一者可使得前端元件製作104及後端元件製作106中之至少一者完成後，基板上之Au量不多於每平方釐米基板102約100×1010個Au原子、不多於每平方釐米基板102約50×1010個Au原子、不多於每平方釐米基板102約25×1010個Au原子、不多於每平方釐米基板102約10×1010個Au原子、不多於每平方釐米基板102約5×1010個Au原子、不多於每平方釐米基板102約1×1010個Au原子或不多於每平方釐米基板102約0.5×1010個Au原子。此外，在前端元件製作104及後端元件製作106中之至少一者完成後，基板102可能完全不含Au原子。
於各種實施方式中，用於執行前端元件製作104之一或多項程序之環境可使得存有之Au量降至最低，從而使得前端元件製作104之一或多項程序執行後，每平方釐米基板102不多於約100×1010個Au原子、每平方釐米基板102不多於約50×1010個Au原子、每平方釐米基板102不多於約25×1010個Au原子、每平方釐米基板102不多於約10×1010個Au原子、每平方釐米基板102不多於約5 ×1010個Au原子、每平方釐米基板102不多於約1×1010個Au原子或每平方釐米基板102不多於約0.5×1010個Au原子。此外，在前端元件製作104之一或多項程序於可減少Au存在之環境中執行後，後端元件製作106之一或多項程序可在用於形成Au基電性結構特徵之環境中執行，且基板102表面存有之Au量可為至少每平方釐米150×1010個Au原子。在其他實施方式中，待前端元件製作104之一或多項程序在可減少Au量之環境中執行後，後端元件製作106之一或多項程序可在用於形成銅(Cu)基電性結構特徵之環境中執行，且基板102表面存有之Cu量可為每平方釐米至少0.04×1010個Cu原子。在一或多個範例中，待前端元件製作104之一或多項程序在可減少Au及Cu存在量之環境中執行後，後端元件製作106之一或多項程序可在用於形成Cu基電性結構特徵及Au基電性結構特徵中之至少一者之環境中執行。
於前端元件製作104執行前，可先在基板102上設置多個層體。例如，基板102可包括用於在基板102上形成電子組件之AlGaN/GaN層。於說明範例中，可在GaN通道層上形成AlGaN阻障層。AlGaN阻障層可覆蓋GaN通道層之至少一部分。AlGaN阻障層及GaN通道層可用於形成電晶體之閘極區、源極區及汲極區。在某些案例中，AlGaN層之至少一或多個部分可包括摻雜物。AlGaN阻障層與GaN通道層間之介面可產生通道，供電子在電晶體之源極區與汲極區之間流動。
於各種實施方式中，基板102與AlGaN/GaN層之間可設置額外層體。例如，基板102與AlGaN/GaN層之間可設有一或多個成核層。一或多個成核層可包括GaN、AlGaN及AlN中之至少一者，且可用於長成GaN通道層及AlGaN阻障層。此外，基板102與AlGaN/GaN層之間可設有一或多個緩衝層。一或多個緩衝層可減少基板102與AlGaN/GaN層間因基板物理特性差異所產生之應變，例 如基板102與AlGaN/GaN層之晶格常數及/或熱膨脹係數。
前端元件製作104可包括一或多項第一Al基程序110。一或多項第一Al基程序110可利用含Al之材料製作MMIC 108電子組件之結構特徵。例如，一或多項第一Al基程序110可包括設置一或多種Al基金屬之一或多個層體，並以設置之一或多種Al基金屬之一或多個層體形成一或多個圖案。使用一或多種Al基金屬之一或多個層體形成之一或多個圖案可對應於MMIC 108中包含之各種電子組件。
舉例而言，一或多項第一Al基程序110可包括在AlGaN阻障層之閘極區上形成閘極電接點。閘極電接點可包括TiN/Al材料。TiN/Al材料可包括至少一層TiN及至少一層Al。於說明範例中，閘極電接點可形成一肖特基閘極。一或多個第一Al基程序110亦可包括在AlGaN阻障層之源極區形成源極電接點，以及在AlGaN阻障層之汲極區形成汲極電接點。源極電接點及汲極電接點可包括Ti/Al材料。Ti/Al材料可包括至少一層Ti及至少一層Al。
此外，一或多項第一Al基程序110亦可包括形成一或多個電容器。一或多個電容器之極板可包括Al基金屬，且介電質材料可設於一或多個電容器之極板之間。於說明範例中，可使用Al基金屬在AlGaN阻障層上形成電容器之第一極板。繼而可在AlGaN阻障層及其上所形成之例如阻抗元件、連接器、電晶體之電接點等電性結構特徵之上方設置介電質材料。在某些實施方式中，介電質材料可包括SiN。可使用使用Al基金屬在介電質材料層上形成電容器之第二極板，其位置對應於電容器第一極板之位置。如此一來，介電質材料可設於兩個電容器極板之間。Al基金屬可包括至少約85% Al重量比、至少約88%Al重量比、至少約90%Al重量比、至少約92%Al重量比、至少約95%Al重量比、至少約98%Al重量比或至少約99%Al重量比。
一或多個連接器亦可在一或多項第一Al基程序110中形成。一或多個連接器可電性耦接MMIC 108之電子組件。例如，一或多個連接器可彼此耦接一或多個阻抗元件、一或多個電容器、一或多個閘極電接點、一或多個汲極電接點、一或多個源極電接點或其組合。一或多個連接器可包括金屬條、線及/或球。此外，連接器可自Al基金屬形成。
一或多項第一Al基程序110可利用Al基金屬製作MMIC 108之一或多個通孔。一或多個通孔可貫穿基板102及一或多個設於基板102上之層體。舉例而言，一或多個通孔可貫穿基板102以及設於基板102上之GaN通道層及AlGaN阻障層。一或多個通孔亦可貫穿位於基板102與AlGaN/GaN層間之額外層體，例如一或多個成核層及/或一或多個緩衝層。可使用Al基金屬為罩幕材料，於一或多個通孔所在之位置形成圖案。此外，可使用Al基金屬填充一或多個通孔。
再者，一或多項第一Al基程序110亦可包括使用一或多種Al基金屬形成一或多個電感器。一或多個電感器之製造方式可為使用線圈型態之一或多種Al基金屬製作多個層體。一或多個電感器可形成於介電質層上。在實施例中，可將一或多個電感器設於介電質材料內或包封於介電質材料中。
可藉由一或多項第一Al基程序110在晶圓102上形成具有不同閘極長度之閘極電接點，其中，晶圓102可包含SiC且其直徑為約130mm至約170mm。例如，可藉由該一或多項第一Al基程序110在晶圓102上形成具有第一閘極長度之第一電子組件，並在晶圓102上形成具有第二閘極長度之第二電子組件，其中第二閘極長度不同於第一閘極長度。在一或多個說明範例中，第一閘極長度可為約100nm至約300nm或約125nm至約200nm。第二閘極長度可為約400nm至約1500nm或約500nm至約1000nm。在一或多個範例中，第一電子組件可於 較高頻率運作，例如至少3吉赫(GHz)。第二電子組件可於較高電壓運作，例如至少50V。
後端元件製作106可包括製造可將MMIC 108耦接至MMIC 108外部電接點之電子組件。後端元件製作106可包括一或多項第二Al基程序112。於說明範例中，一或多項第二Al基程序112可包括使用一或多種Al基金屬以形成一或多個用於將MMIC 108耦接至封裝基板電接點之互連元件。一或多項第二Al基程序112亦可包括使用一或多種Al基金屬以形成一或多個用於將MMIC108耦接至印刷電路板之電接點之互連元件。在各種範例中，一或多個互連元件之製作方式可為在連續之一或多個介電質材料層堆疊設置多個一或多種Al基金屬層。以一或多項第二Al基程序112製成之一或多個互連元件具有大於習知金(Au)基互連元件之厚度。
待實施前端元件製作104及後端元件製作106而在基板102上製成MMIC108後，可切割基板102，將形成於基板102上之MMIC108分開，藉此取得個別MMIC108。而後可將一或多個MMIC放置於至少一電子元件114中。於各種案例中，一電子元件114可使用一或多個MMIC108在電子元件114與一或多個額外電子元件之間傳遞訊息。
圖2之示意圖描繪一種範例單晶微波積體電路(MMIC)200之至少部分剖視圖，其中其部分具有Al基電性結構特徵。MMIC200可包括基板202。基板202之材質可為各種供AlGaN/GaN層設置於其上之材料。例如，基板202可形成自且包括含藍寶石材料。於其他範例中，基板202可形成自且包括含SiC材料。再者，基板202可形成自且包括含矽材料。
通道層204可設於基板202上。通道層204之材質可為含GaN材料。通道層204之厚度可為約1微米至約15微米，約2微米至約12微米，或約3微 米至約10微米。此外，阻障層206可形成於通道層204之至少一部分上。阻障層206之材質可為含AlGaN材料。阻障層206之厚度可為約1奈米至約50奈米、約5奈米至約40奈米或約10奈米至約30奈米。
於至少某些實施方式中，通道層204及阻障層206可利用化學氣相沉積技法形成。通道層204及阻障層206中之至少一者可包括一或多種摻雜物。一或多個摻雜物可促使電子在MMIC之源極區與汲極區間轉移。於各種實施方式中，一或多種摻雜物可改變通道層204及阻障層206中之至少一者之物理特性，藉此最大程度降低通道層204及/或阻障層206與基板202間之應力及/或應變。
MMIC200亦可包括設於閘極區210上方之閘極電接點208。閘極區210可設於通道層204及阻障層206中之至少一者內。閘極區210可至少實質不含一或多種摻雜物。於說明範例中，閘極電接點208之材質可為TiN/Al金屬材料。在此等案例中，閘極電接點208可包括一或多個TiN層及一或多個Al層。
此外，MMIC200可包括第一歐姆接點212。第一歐姆接點212可為設於源極區214上之源極電接點。源極區214可由通道層204及阻障層206中至少一者之一部分所構成。再者，MMIC200可包括第二歐姆接點216。第二歐姆接點216可為設於汲極區218上之汲極電接點。汲極區218可由通道層204及阻障層206中至少一者之一部分所構成。源極區214及汲極區218可各自包括一或多種摻雜物，例如n型摻雜物或p型摻雜物，以促進電子在源極區214與汲極區218之間轉移。第一歐姆接點212及第二歐姆接點216可形成自且包括Ti/Al材料。於此等情況下，第一歐姆接點212及第二歐姆接點216可包括一或多個Ti層及一或多個Al層。於說明範例中，閘極電接點208、第一歐姆接點212、第二歐姆接點216及區域210、214、218可為高電子移動率電晶體(high electron mobility transistor,HEMT)之一部分。
MMIC200可包括電容器之第一極板220及第二極板222。第一介 電質材料224可設於第一極板220與第二極板222之間。第一極板220及第二極板222可形成自且包括Al基金屬。亦即，第一極板220及第二極板222之實質量可包括Al。除設於通道層204及/或阻障層206上之電性結構特徵以外，第一介電質材料224亦可設於通道層204及阻障層206上方。第一介電質材料224可包括SiN材料。
MMIC200亦可包括第一連接器226耦接於第一歐姆接點212。第一連接器226之材質可為Al基金屬且可將第一歐姆接點212耦接至MMIC200之其他電子組件。此外，MMIC200可包括阻抗元件228。於說明範例中，阻抗元件228可包括電阻器。阻抗元件228可形成自且包括含矽及鉻(Cr)之材料。於圖2之說明範例中，阻抗元件228可經由第二連接器230而耦接於第二歐姆接點216。第二連接器230之材質可為Al基金屬。
阻抗元件228亦可經由第三連接器234而耦接於額外金屬元件232。額外金屬元件232可設於第二介電質材料236上。在某些實施方式中，額外金屬元件232可為互連元件。額外金屬元件232亦可為電感器。額外金屬元件232之材質可為Al基金屬。此外，第三連接器234之材質可為Al基金屬。第二介電質材料236可不同於第一介電質材料224。例如，第二介電質材料236可包括SiO2材料或Si2N3材料。在其他範例中，第二介電質材料236與第一介電質材料224可為相同之介電質材料。
MMIC200可包括第二額外金屬元件238。於圖2之說明範例中，第二額外金屬元件238可經由第四連接器240而耦接於電容器之第二極板222。第二額外金屬元件238可設於第二介電質材料236上。此外，第二額外金屬元件238可包括互連元件。第二額外金屬元件238亦可包括電感器，於各種實施方式中。第二額外金屬元件238之材質可為Al基金屬。再者，第四連接器240之材質可為Al基金屬。雖然未示於圖2之說明範例中，但第一額外金屬元件232及第二額外 金屬元件238可至少部分設於另一介電質材料層內。於此等情況下，額外介電質材料層可包括與第二介電質材料236相同之介電質材料或者額外層介電質材料可不同於第二介電質材料236。
MMIC200亦可包括貫穿通孔242。貫穿通孔242可貫穿基板202、通道層204及阻障層206。貫穿通孔242可至少部分受到填充。例如，該貫穿通孔242可至少部分填充有Al基金屬。於圖2之說明範例中，貫穿通孔242係耦接於第一歐姆接點212。貫穿通孔242亦可耦接於金屬層244。金屬層244可用於將MMIC200耦接至一或多個位於MMIC200外部之元件或電子組件。舉例而言，金屬層244可用於將MMIC200耦接至積體電路封裝及/或耦接至印刷電路板。金屬層244之材質可為Al基材料。
圖3之示意圖描繪一種用於在基板302上形成具有AlGaN/GaN半導體層之電性結構特徵之範例程序300。基板302可包括含Si基板、含藍寶石基板或含SiC基板。AlGaN/GaN半導體層可由GaN通道層304及AlGaN阻障層306所構成。雖然未示於圖3之說明範例，但基板302與GaN通道層304之間可設有額外層體，例如一或多個成核層或一及/或多個緩衝層。此外，額外層體可設於GaN通道層304與AlGaN阻障層306之間，例如一或多個間隙層及/或一或多個夾層。
程序300可包括，於操作308，形成閘極接點310使用互補金屬氧化物半導體(CMOS)相容金屬。例如，閘極接點可形成自且包括含Al金屬。於說明範例中，閘極接點310可形成自且包括TiN/Al材料，因此閘極接點310包括一或多個TiN層及一或多個Al層。閘極接點310可設置於AlGaN阻障層306之閘極區上。閘極接點310之形成方式可為在AlGaN阻障層306上設置罩幕層，並對應於閘極接點310之設計而將罩幕層圖案化。罩幕層可包括一或多種聚合物材料，在某些實施方式中。例如，至少一罩幕層可包括光阻。在其他範例中，罩幕層可包括用於RELACS程序之聚合物材料。此外，罩幕層可包括一或多個介電質材料。 舉例而言，罩幕層可包括SiN。
在AlGaN阻障層306上設置罩幕層之後，即可對罩幕層進行圖案化。在某些實施方式中，可使用微影程序圖案化罩幕層。依據圖案去除罩幕層之部分。罩幕層部分之去除可透過一或多項化學程序達成。一或多個化學程序可包括一或多個蝕刻程序，於各種實施方式中。可將用以形成閘極接點310之金屬材料設置於罩幕層經去除部分後之一或多個剩餘區域。再者，待沉積用以形成閘極接點之金屬材料之後，再利用一或多項蝕刻程序而對沉積金屬材料進行部分去除。
形成閘極接點310後，可執行一或多項第一處理作業312。第一處理作業312可為於AlGaN阻障層306及/或該GaN通道層304上製作額外結構特徵提供準備。第一處理作業312可包括一或多項去除罩幕層多個部分之作業。例如，在第一處理作業312中，可透過一或多項作業去除AlGaN阻障層306上之光阻。此外，第一處理作業312亦可包含執行一或多項清潔作業及/或一或多項沖洗作業。
於操作314，可形成源極接點及汲極接點。源極接點316之形成方式可為在AlGaN阻障層306之源極區設置CMOS相容金屬。汲極接點318之形成方式可為在AlGaN阻障層306之汲極區設置CMOS相容金屬。CMOS相容金屬可為含Al金屬材料。於說明範例中，CMOS相容金屬可包括Ti/Al金屬。Ti/Al金屬可包括一或多個Ti層及一或多個Al層。在設置CMOS相容金屬以形成源極接點316及汲極接點318之前，可先對AlGaN阻障層306進行掘入蝕刻。
源極接點316及汲極接點318之形成方式可為在AlGaN阻障層306上設置一或多個罩幕層，並對應於源極接點316及汲極接點318之設計而將一或多個罩幕層圖案化。於各種實施方式中，用以形成源極接點316及汲極接點318之罩幕層可與用以形成閘極接點310之罩幕層為同一者。亦即，可設置並圖案化 罩幕層，使其包含對應於閘極接點310之第一部分、對應於源極接點316之第二部分以及對應於汲極接點318之第三部分。用以形成源極接點316及汲極接點318之一或多個罩幕層亦可與用以形成閘極接點310之罩幕層為不同罩幕層。例如，可設置第一罩幕層，而後將之圖案化，使其包含對應於該閘極接點310之區域，並設置一或多個額外罩幕層，再將之圖案化，使其包含對應於源極接點316之區域及對應於汲極接點318之區域。用以形成源極接點316及汲極接點318之一或多個罩幕層可包括一或多種聚合物材料。舉例而言，用以形成源極接點316及汲極接點318之一或多個罩幕層可包括光阻。此外，用以形成源極接點316及汲極接點318之一或多個罩幕層可包括一或多個介電質材料。於說明範例中，用以形成源極接點316及汲極接點318之一或多個罩幕層可包括SiN。
用以形成源極接點316及汲極接點318之一或多個罩幕層之圖案化方式為依據圖案對一或多個罩幕層進行部分去除。可利用一或多個微影程序圖案化用以形成源極接點316及汲極接點318之一或多個罩幕層。此外，可利用一或多個化學程序圖案化用以形成源極接點316及汲極接點318之一或多個罩幕層。例如，可利用一或多個蝕刻程序圖案化用以形成源極接點316及汲極接點318之一或多個罩幕層。可依據圖案對罩幕層進行部分去除。罩幕層之部分去除可透過一或多項化學程序達成。於各種實施方式中，一或多個化學程序可包括一或多項蝕刻程序。用以形成源極接點316之金屬材料及用以形成汲極接點318之金屬材料可待完成罩幕層之部分去除後再設置於圖案之一或多個區域內。再者，在用以形成閘極接點之金屬材料設置完成後，可利用一或多項蝕刻程序對設置之金屬材料進行部分去除。用以形成源極接點316及汲極接點318之沉積金屬材料亦可在源極接點316及汲極接點318之形成過程中經歷一或多個退火程序。
用以形成閘極接點310、源極接點316及汲極接點318之程序與習 知技術中用以形成GaN基電晶體閘極接點、源極接點及汲極接點之程序不同。例如，習知GaN基電晶體是使用金屬剝離程序製成。與之對照，本案之閘極接點310、源極接點316及汲極接點318之製作過程是先於AlGaN阻障層306上設置金屬材料，而後對已設置之金屬材料進行蝕刻。金屬材料可利用蒸鍍程序沉積於AlGaN阻障層306上。此外，用以形成閘極接點310、源極接點316及汲極接點318之金屬材料可利用噴濺程序設置於AlGaN阻障層306上。再者，於各種實施方式中，可在沉積金屬材料以於AlGaN阻障層306上形成閘極接點310、源極接點316及汲極接點318之前可執行一或多項清潔程序。一或多項清潔程序有助於準備AlGaN阻障層306之表面，提升金屬材料對AlGaN阻障層306之黏附。藉由提升金屬材料對AlGaN阻障層306之黏附，可使依據程序300所製成MMIC具有較習知GaN基半導體元件製造程序所製成者更佳之改善。
待源極接點316及汲極接點318形成於AlGaN阻障層306上後，可執行一或多項第二處理作業320。一或多項第二處理作業320可提供在AlGaN阻障層306及/或GaN通道層304上製作額外結構特徵之準備。一或多項第二處理作業320可包括一或多項對用以形成源極接點316及汲極接點318之一或多個罩幕層進行部分去除之作業。例如，一或多項第二處理作業320中可包括用以將AlGaN阻障層306上光阻及/或介電質材料去除之一或多項作業。此外，一或多項第二處理作業320亦可包含一或多項清潔作業及/或一或多項沖洗作業。
於操作322中，可形成第一層Al基結構特徵。例如，可形成第一Al基結構特徵324並可形成第二Al基結構特徵326。第一Al基結構特徵324及第二Al基結構特徵326可形成自且包括Al基金屬。Al基金屬可包括至少85%Al重量比。第一Al基結構特徵324及第二Al基結構特徵326之形成方式可為在AlGaN阻障層306上設置一數量之Al基金屬。第一Al基結構特徵324及第二Al基結構特徵326之形成方式可為依據圖案而在AlGaN阻障層306上設置Al基金屬。圖案可由一或 多個罩幕層形成。一或多個罩幕層可包含聚合物材料，例如光阻。此外，一或多個罩幕層可包含介電質材料，例如SiN。用於製作第一Al基結構特徵324及第二Al基結構特徵326之圖案可經由依據圖案對一或多個罩幕層進行部分去除而形成。透過例如一或多項光學微影程序等一或多項化學程序對一或多個罩幕層進行部分去除，可產生圖案。此外，可透過一或多項蝕刻程序對一或多個罩幕層進行部分去除而產生圖案。
於說明範例中，第一Al基結構特徵324及第二Al基結構特徵326中之至少一者可為用於將積體電路中之電子組件彼此耦接之連接器。例如，第一Al基結構特徵324可為用於將源極接點316耦接至積體電路之一或多個額外電子組件之連接器。此外，第二Al基結構特徵326可為用於將汲極接點318耦接至積體電路之一或多個額外電子組件之連接器。再者，第一Al基結構特徵324及第二Al基結構特徵326中之至少一者之至少一部分可為電容器之極板。
雖然於圖3之說明範例中，第一Al基結構特徵324及第二Al基結構特徵326係設置於AlGaN阻障層306上，但在其他實施方式中，第一Al基結構特徵324之至少第一部分可設於AlGaN阻障層306上，且第一Al基結構特徵324之第二部分可設於另一層上，例如GaN通道層304。並且，第二Al基結構特徵326之至少一部分可設於AlGaN阻障層306上，且第二Al基結構特徵326之第二部分可設於另一層上，例如GaN通道層304。
可在AlGaN阻障層306及/或GaN通道層304上形成額外電子組件(未示於圖3之說明範例)。例如，一或多個阻抗元件可形成於AlGaN阻障層306及/或GaN通道層304中之至少一者上。於說明範例中，一或多個阻抗元件可包括一或多個薄膜電阻器。一或多個薄膜電阻器可包括陶瓷基材，陶瓷基材上設有金屬材料。金屬材料可包括一數量之Ni及一數量之Cr。一或多個阻抗元件可透過一或多種適當技法而耦接於AlGaN阻障層306及/或GaN通道層304。於各種實施 方式中，一或多個阻抗元件可使用黏膠而耦接於AlGaN阻障層306及/或GaN通道層304。
於操作328，可在第一Al基結構特徵形成後執行一或多項第三處理作業328。一或多項第三處理作業328可提供準備，以利於AlGaN阻障層306及/或GaN通道層304設置額外層體及/或形成額外電子組件。一或多項第三處理作業328可包括用以對一或多個罩幕層進行部分去除之一或多項作業，藉此形成第一Al基結構特徵324及第二Al基結構特徵326。例如，一或多項第三處理作業328中可包括用以去除GaN通道層304上及/或AlGaN阻障層306上光阻及/或介電質材料之一或多項作業。此外，一或多項第三處理作業328亦可包括一或多項清潔作業及/或一或多項沖洗作業。
於操作330，可形成介電質層332。介電質層332可形成於GaN通道層304之至少一部分上。介電質層332亦可形成於AlGaN阻障層306之至少一部分上。此外，介電質層332可形成於設置在GaN通道層304及/或AlGaN阻障層306之電子組件上。例如，介電質層332可設於閘極接點310之至少一部分、源極接點316之至少一部分、汲極接點318之至少一部分、第一Al基結構特徵324之至少一部分及/或第二Al基結構特徵326之至少一部分上。
介電質層332可利用一或多種沉積技法形成。例如，介電質層332可利用一或多種化學氣相沉積技法形成。此外，介電質層332可利用一或多種原子沉積技法形成。介電質層332亦可利用一或多項化學程序及/或一或多項機械程序圖案化。舉例而言，介電質層332可利用一或多項化學機械拋光(chemical mechanical polishing,CMP)技法圖案化。介電質層332可包括SiO2材料。此外，介電質層332可包括Si2N3材料。再者，介電質層332可包括SiN材料。
雖然於圖3之說明範例中，介電質層332係直接設於GaN通道層304、AlGaN阻障層306、接點310、316、318及Al基結構特徵324、326上方，但 在其他實施方式中，一或多個中間介電質層可設於介電質層332與一或多個結構特徵304、306、310、316、318、324、326之間。於說明範例中，介電質層332與一或多個結構特徵304、306、310、316、318、324、326之間可設有由SiN所構成之中間介電質層。
一或多項第四處理作業334可於操作330形成介電質層332後執行。一或多項第四處理作業334可提供準備，以利於介電質層332上形成額外電子組件。一或多項第四處理作業334中可包含一或多項清潔作業及/或一或多項沖洗作業。
於操作336，可形成第二Al基結構特徵。第二Al基結構特徵可包括第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342。第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342可形成自且包括Al基金屬。Al基金屬可包含至少85%Al重量比。第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342之形成方式可為在介電質層332上設置一數量之Al基金屬。第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中至少一者可透過依據由介電質層332所形成之圖案設置Al基金屬而形成。在其他實施方式中，Al基金屬可依據由一或多個罩幕層所形成之圖案而設置。一或多個罩幕層可包含聚合物材料，例如光阻。用於製作第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中至少一者之圖案可經由依據該圖案對一或多個罩幕層進行部分去除而形成。透過例如一或多項光學微影程序等一或多項化學程序對一或多個罩幕層進行部分去除，可產生圖案。此外，可透過一或多項蝕刻程序對一或多個罩幕層進行部分去除而產生圖案。
於說明範例中，第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中之至少一者可為用於將積體電路中電子組件彼此耦 接之連接器。此外，第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中至少一者之至少一部分可為電容器之極板。再者，第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中至少一者之至少一部分可為電感器。於其他範例中，第三Al基結構特徵338、第四Al基結構特徵340及第五Al基結構特徵342中至少一者之至少一部分可包含互連元件之至少一部分。
待第二Al基結構特徵形成於操作336後，可執行一或多項第五處理作業344。一或多項第五處理作業344提供準備，以利於介電質層332上設置額外層體及/或形成額外電子組件。一或多項第五處理作業344可包括用於對一或多個罩幕層進行部分去除之一或多項作業，藉此形成Al基結構特徵338、340、342。例如，可於一或多項第五處理作業344中包含用以去除介電質層332上光阻及/或介電質材料之一或多項作業。此外，一或多項第五處理作業344亦可包含一或多項清潔作業及/或一或多項沖洗作業。
於操作346，可形成額外介電質層348。額外介電質層348可形成於介電質層332之至少一部分上。額外介電質層348亦可形成於第三Al基結構特徵338、第四Al基結構特徵340及/或第五Al基結構特徵342之至少一部分上。額外介電質層348可利用一或多種沉積技法形成。例如，額外介電質層348可利用一或多種化學氣相沉積技法形成。此外，額外介電質層348利用一或多種原子沉積技法形成。額外介電質層348之圖案化亦可利用一或多種化學程序及/或一或多種機械程序達成。舉例而言，額外介電質層348可透過一或多種化學機械拋光(CMP)技法圖案化。額外介電質層348之材料可與介電質層332相同。或者，額外介電質層348之材料可與介電質層332不同。額外介電質層348可包括SiO2材料。再者，額外介電質層348可包括Si2N3材料。額外介電質層348亦可包括SiN材料。
於各種實施方式中，可執行額外作業以產生在基板302上設有上 述結構特徵之GaN基積體電路。例如，可製作互連元件，或者，在某些範例中，可放大依據程序300所製作之互連元件部分，例如第三電性結構特徵338及/或第五電性結構特徵342。此外，可在基板302內形成通孔。用於製作貫穿基板通孔之範例程序將參照圖4詳述如下，且用於製作較厚互連元件之範例程序將參照圖5詳述如下。
圖4之示意圖係一種用於在具有AlGaN/GaN半導體層之基板402上製作貫穿基板通孔之範例程序400。基板402可包括含Si基板、含藍寶石基板或含SiC基板。AlGaN/GaN半導體層可由GaN通道層404及AlGaN阻障層406構成。雖然未示於圖4之說明範例，但基板402與GaN通道層404之間可設有額外層體，例如一或多個成核層及/或一或多個緩衝層。此外，GaN道層404與AlGaN阻障層406之間可設置額外層體，例如一或多個間隙層及/或一或多個夾層。閘極接點408、源極接點410及汲極接點412可位於AlGaN阻障層406上。閘極接點408可形成自且包括TiN/Al金屬材料。源極接點410及汲極接點412可各自形成自且包括Ti/Al金屬材料。圖4之說明範例中所示基板402及基板402上之結構特徵可對應於基板402之至少一部分及基板402上所設結構特徵之至少一部分之截面。
於操作414，可在基板402上設置Al基罩幕層416。Al基罩幕層416可設置於基板402上與AlGaN/GaN半導體層所在之表面相對且實質平行之另一表面。在於基板402上設置Al基罩幕層416之前，可先對基板402表面進行一或多項清潔作業及/或一或多項沖洗作業，以利Al基罩幕層416設置於表面上。再者，雖然圖4之說明範例中之結構特徵是設於基板402及AlGaN/GaN半導體層上，但亦可有其他未示結構特徵設置於基板402、GaN通道層404及AlGaN阻障層406中之至少一者上。
Al基罩幕層416可經由蒸鍍程序而沉積於基板402上。此外，Al基罩幕層416可經由噴濺程序而沉積於基板402上。雖然未示於圖4之說明範例， 但Al基罩幕層416與基板402之間亦可設有一或多個額外層體。例如，一或多個額外阻障層可設於Al基罩幕層416與基板402之間。於說明範例中，設於Al基罩幕層416與基板402間之阻障層可包括介電質材料。
Al基罩幕層416可於操作418圖案化。在Al基罩幕層416上圖案化之方式可包括依據圖案而對Al基罩幕層416進行部分蝕刻。例如，可於Al基罩幕層416蝕刻出開口420。開口420可經由一或多個反應離子蝕刻程序而蝕刻於Al基罩幕層416。開口420亦可經由一或多項電漿蝕刻程序而蝕刻於Al基罩幕層416。
操作422可形成貫穿基板通孔424。製作貫穿基板通孔424之過程可包括依據形成為Al基罩幕層416之圖案而去除基板402之多個部分、GaN通道層404之多個部分以及AlGaN阻障層406之多個部分。例如，貫穿基板通孔424在基板402、GaN通道層404及AlGaN阻障層406上之位置可對應於Al基罩幕層416上開口420之位置。可利用一或多項化學程序對基板402、GaN通道層404及AlGaN阻障層406進行蝕刻。例如，可利用一或多項電漿蝕刻程序製作出貫穿基板通孔424。於其他範例中，貫穿基板通孔424之製作可利用一或多項雷射鑽孔作業而達成。
在製成貫穿基板通孔424後，於操作426，可對貫穿基板通孔424進行至少部分填充。貫穿基板通孔424可至少部分填充有金屬材料428。舉例而言，金屬材料428可為Al基金屬。於圖4之說明範例中，填充於貫穿基板通孔424內之金屬材料428可形成連結，用於使源極接點410與具有基板402及其上結構特徵之積體電路上耦接之其他連接器及/或電子組件相連。
圖5之示意圖係一種用於在具有AlGaN/GaN半導體層之MMIC上製作Al基互連元件之範例程序500。可在層體502上形成一或多個Al基互連元件。層體502可包括用於製作GaN基半導體元件之基板。例如，層體502可包括GaN通道層。於其他範例中，層體502可包括AlGaN阻障層。於更多範例中，層 體502可包括介電質材料層。
第一介電質層504可設於層體502上。第一介電質層504可包括含SiN介電質層。第一介電質層504亦可包括含SiO2介電質層。此外，第一介電質層504可包括含Si2N3介電質層。第一介電質層504可利用一或多種沉積技法形成。例如，第一介電質層504可利用一或多種化學氣相沉積技法形成。此外，第一介電質層504可使用一或多種原子沉積技法形成。再者，可對第一介電質層504施用一或多項化學程序及/或一或多項機械程序。舉例而言，可使用一或多種化學機械拋光(CMP)技法於第一介電質層504上圖案化。
第一介電質層504具有厚度506可為至少約1微米、至少約2微米、至少約3微米或至少約4微米。再者，第一介電質層504之厚度506可不大於約10微米、不大於約8微米、不大於約6微米或不大於約5微米。於說明範例中，第一介電質層504之厚度506可為約1微米至約10微米，或約2微米至約5微米。
第一介電質層504可包覆電性結構特徵508之至少一部分。電性結構特徵508可包括源極接點、汲極接點、閘極接點、阻抗元件、電容器極板、連接器或其一或多種組合。電性結構特徵508可耦接於連接器510。連接器510之至少一部分受第一介電質層504所包覆。電性結構特徵508可包括一數量之Al。此外，連接器510可包括一數量之Al。於說明範例中，連接器510可包括Al基金屬。
於操作512，可於第一介電質層504上設置Al基金屬，再設置第二介電質層516。設置於第一介電質層504上之Al基金屬可用於形成第一互連元件部分514。第一互連元件部分514之形成方式可為在第一介電質層504上設置第一數量之Al基金屬。第一數量之Al基金屬可透過蒸鍍程序或噴濺程序而設置於第一介電質層504上。此外，第一數量之Al基金屬可設置於第一介電質層504上，使其位置對應於連接器510之位置。
設置於第一介電質層504上之第一數量Al基金屬可經圖案化而形 成第一互連元件部分514。第一數量Al基金屬可使用一或多個罩幕層圖案化。一或多個罩幕層可設置於第一介電質層504上並依據圖案成形。一或多個罩幕層之圖案可使用一或多項光學微影程序形成。一或多個罩幕層之圖案亦可使用一或多項蝕刻程序形成。一或多個罩幕層之圖案可包括與第一互連元件部分514形狀尺寸相對應之開口，且Al基金屬可設置於開口內。一或多個罩幕層可包括聚合物材料，例如一光阻。此外，一或多個罩幕層可包括介電質材料。於說明範例中，一或多個罩幕層可包括第二介電質層516。
於其他實施方式中，第一數量之Al基金屬可設置於第一介電質層504上，並按照第一互連元件部分514之形狀尺寸蝕刻。而後第二介電質層516可設置於第一互連元件部分514及第一介電質層504上方。
第二介電質層516可具有厚度518。厚度518可不同於第一介電質層504之厚度506。於說明範例中，第二介電質層516之厚度518可為約2微米至約12微米、約2.5微米至約8微米或約3微米至約6微米。此外，第一互連元件部分514之厚度可為約2微米至約6微米。
於操作520，可在第二介電質層516中形成開口522。開口522可經由一或多項蝕刻作業而形成於第二介電質層516中。此外，開口522可經由一或多項化學機械拋光作業而形成於第二介電質層516中。
再者，在程序500中，操作524設置第二數量之Al基金屬及第三介電質層526。第二數量之Al基金屬可設置於開口522內並向上延伸至第二介電質層516之頂部而形成第二互連元件部分528。第二數量之Al基金屬可透過蒸鍍程序或噴濺程序而設置於開口522內並設置於第二介電質層516上。
設於第二介電質層516上之第二數量Al基金屬可經圖案化處理而形成第二互連元件部分528。開口522可定義第二互連元件部分528之第一或下方部位530，且第二互連元件部分528之第二或上方部位532可使用一或多個罩幕層 形成。於實施例中，第一或下方部位530亦可稱為第一互連元件部分514與第二互連元件部分528間之「連接部分」。一或多個罩幕層可設置於第二介電質層516上，並依據圖案成形。一或多個罩幕層之圖案可使用一或多項光學微影程序形成。一或多個罩幕層之圖案亦可使用一或多項蝕刻程序形成。一或多個罩幕層之圖案可包括對應於第二互連元件部分528之第二或上方部位532形狀尺寸之開口，且開口中可設置Al基金屬。一或多個罩幕層可包括聚合物材料，例如光阻。此外，一或多個罩幕層可包括介電質材料。於說明範例中，一或多個罩幕層可包括第三介電質層526。
於額外實施方式中，第二數量之Al基金屬可設置於第二介電質層516上，並按照第二互連元件部分528之形狀尺寸蝕刻。而後第三介電質層526可設置於第二互連元件部分528及第二介電質層516上方。第三介電質層526可具有厚度534可為約2微米至約12微米、約2.5微米至約8微米或約3微米至約6微米。此外，第二互連元件部分528之厚度可為約2微米至約6微米。
根據程序500所形成之含Al基金屬互連元件不同於以習知GaN基半導體處理所製成之Au基金屬互連元件。此外，相較於使用Au基金屬並透過習知GaN基半導體處理技術所製成之互連元件，利用程序500所製作之互連元件可具有較大之厚度。
圖6之示意圖係一種用於在具有AlGaN/GaN半導體層之基板602上製作閘極電接點之範例程序600，其係利用化學收縮輔助降低微影增強(RELACS)技法。圖6之說明範例代表以RELACS技法製成之基板602至少一部分及AlGaN/GaN半導體層至少一部分之截面。AlGaN/GaN半導體層可包括GaN通道層604及AlGaN阻障層606。此外，光阻層608可設於AlGaN阻障層606上。
程序600可包括光阻層608之圖案化及開口形成作業610。開口612之位置可透過一或多項光學微影作業圖案化。開口612之形成方式可為依據圖案 去除光阻層608之一部分。可利用一或多項化學蝕刻作業將對應於開口612之光阻層608部分去除。開口612可具有長度614。開口612之長度614可為約175nm至約500nm或約200nm至約400nm。
於操作616，RELACS材料層618設置於開口612內，且覆蓋光阻層608之剩餘部分。RELACS材料層618可包括聚合物材料。此外，操作620係用於使RELACS材料層618固化。RELACS材料層618之固化方式可為使RELACS材料層618接觸高溫。RELACS材料層618之固化方式亦可為使RELACS材料層618接觸一定波長範圍之電磁輻射。RELACS材料層618之成分可與光阻層608中之成分相互作用，使硬化後形成之固化RELACS層622包含至少一部分RELACS材料層618。於說明範例中，RELACS材料層618之部分及光阻層608之部分可經歷交聯反應而形成固化RELACS層622。
再者，於操作624，開口626之形成方式可為去除RELACS材料層618中未固化之部分。開口626之形成方式可為實施一或多項化學程序而將RELACS材料層618中未固化之部分去除。此外，一或多個罩幕層可用於去除RELACS材料層618中未固化之部分。開口626之長度628可小於上述長度614。長度628可為約50nm至約150nm。長度628可對應於閘極電接點之閘極長度。
操作632可形成閘極電接點630。閘極電接點630之形成方式可為將金屬材料設置於開口626內，並覆蓋固化RELACS層622。閘極電接點630之形成方式可為對設置於開口626內及固化RELACS層622上之金屬材料施加一或多項蝕刻程序。閘極電接點630之形成方式亦可為對設置於開口626內及固化RELACS層622上之金屬材料施加一或多項退火程序。於說明範例中，閘極電接點630可形成自且包括具有一或多層TiN及一或多層Al之TiN/Al材料。
圖7之流程圖描繪用於為具有AlGaN/GaN半導體層之單晶微波積體電路製作電性結構特徵之範例程序700。程序700可包括，於操作702，提供具 有AlGaN/GaN半導體層之基板。例如，GaN基通道層設於基板表面上。此外，AlGaN基阻障層可設於GaN基通道層之至少一部分上。於說明範例中，可將基板自初始厚度修薄至修改厚度。初始厚度可為約250微米至約500微米且修改厚度可為約100微米至約200微米。再者，基板可包含含矽基板、含碳化矽基板或含藍寶石基板。
於操作704，可為單晶微波積體電路中一或多個電晶體之一或多個閘極區、一或多個源極區及一或多個汲極區形成電接點。一或多個閘極區、一或多個源極區及一或多個汲極區可形成於AlGaN阻障層中。電接點之形成方式為在對應於一或多個閘極區、一或多個源極區及一或多個汲極區之AlGaN阻障層處設置一或多個金屬層。一或多個金屬層可依據對應於一或多個閘極區、一或多個汲極區及一或多個源極區位置之圖案而設置。圖案可使用一或多個罩幕層形成。此外，可利用一或多個光學微影程序及一或多個蝕刻程序產生一或多個圖案化金屬層，其金屬層包括單晶微波積體電路中一或多個電晶體之一或多個閘極區、一或多個汲極區及一或多個源極區之電接點。一或多個閘極區之電接點可形成自且包括含Al金屬。例如，一或多個閘極電接點可形成自且包括TiN/Al金屬材料。再者，一或多個汲極區及一或多個源極區之電接點可包括含Al金屬。舉例而言，一或多個汲極電接點及一或多個源極電接點可形成自且包括Ti/Al金屬材料。
此外，單晶微波積體電路之Al基電子組件可於操作706中形成。Al基電子組件可形成自且包括具有至少約85%Al重量比、至少約95%Al重量比或更高比例之Al。形成單晶微波積體電路之電子組件之過程可包括，於操作708，產生一或多個連接器。一或多個連接器可使單晶微波積體電路中所包含之電子組件構成電性連接。例如，一或多個連接器可將一或多個閘極電接點耦接至單晶微波積體電路之其他電子組件。一或多個連接器亦可將一或多個汲極電接點 耦接至單晶微波積體電路之額外電子組件。再者，一或多個連接器可將一個源極電接點耦接至單晶微波積體電路之額外電子組件。一或多個連接器可將電容器耦接至單晶微波積體電路之電子組件。於特定範例中，一或多個連接器可將電容器耦接至單晶微波積體電路中電晶體之電接點。一或多個連接器亦可將阻抗元件耦接至單晶微波積體電路之電子組件。於說明範例中，一或多個連接器可將阻抗元件耦接至單晶微波積體電路中電晶體之電接點。
在單晶微波積體電路中形成Al基電子組件之過程亦可包括，於操作710，產生一或多個互連元件。一或多個互連元件可將單晶微波積體電路耦接至封裝材料及/或耦接至印刷電路板。此外，一或多個互連元件可經由一或多個連接器而耦接至單晶微波積體電路之額外電子組件。例如，一或多個互連元件中之一個互連元件可經由一或多個連接器中之一個連接器而耦接於電容器。再者，一或多個互連元件中之一個互連元件可經由一或多個連接器中之一個連接器而耦接於阻抗元件。
可使用多層介電質材料製作一或多個互連元件。於說明範例中，一或多個互連元件之製作方式可為藉由對上下堆疊之介電質層進行圖案化而將Al基金屬區域上下堆疊。例如，待互連元件之第一金屬區域層形成後，可於第一金屬區域上設置介電質層，並對介電質層進行圖案化處理，使其能夠支撐互連元件之額外第二金屬區域層。介電質層可形成自且包括SiN、SiO2或Si2N3。
此外，於操作712中，形成單晶微波積體電路之Al基組件可包括製作一或多個電感器。一或多個電感器可經由一或多個連接器而耦接至單晶微波積體電路之電子組件。一或多個電感器之製作方式可為設置一或多層Al基金屬並將之圖案化。在範例實施方式中，一或多個電感器可採用類似於製作一或多個互連元件之技法製成。亦即，一或多個電感器可藉由以介電質層為支撐，堆疊多個金屬層而形成。
於操作714，可形成一或多個貫穿基板通孔。一或多個貫穿基板通孔可包括貫穿基板及AlGaN/GaN半導體層至少一部分之各自路徑。一或多個貫穿基板通孔可將單晶微波積體電路之電子組件耦接至設於基板下方之Al基罩幕層。罩幕層可用於形成對應於貫穿基板通孔個別位置之圖案。罩幕層亦可將單晶微波積體電路耦接至封裝材料及/或印刷電路板。於說明範例中，貫穿基板通孔可至少部分填充有金屬材料。例如，貫穿基板通孔可至少部分填充有Al基金屬。
在此所述之每一非限制性態樣或範例可單獨實施，亦可以各種置換或組合方式結合於其他一或多個範例。
本發明主體之多種態樣以非限制性清單之方式編號羅列如下。
態樣1.一種用以形成鋁(Al)基氮化鎵(GaN)單晶微波積體電路之程序，其係包含：提供基板，具有：阻障層，包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括一GaN材料；在阻障層之閘極區上設置閘極電接點層，閘極電接點層包括含有Al之第一金屬材料；以閘極電接點層之第一金屬材料形成閘極電接點；於阻障層之汲極區及源極區上設置源極與汲極電接點層，源極與汲極電接點層包括含Al之第二金屬材料；及使用源極與汲極電接點層之第二金屬材料形成源極電接點及汲極電接點。
態樣2. 態樣1之程序，包含：在阻障層之至少第一部分上設置第一數量之Al基金屬；自第一數量之Al基金屬形成第一電性結構特徵；在阻障層之至少第二部分上設置第二數量之Al基金屬；及自第二數量之Al基金屬形成第二電性結構特徵。
態樣3. 態樣2之程序，包含：對第一數量之Al基金屬施加罩幕層；使該罩幕層形成圖案；及依據圖案之至少一部分而去除第一數量之Al基金屬之 一部分以形成該第一電性結構特徵。
態樣4. 態樣3之程序，其中去除第一數量之Al基金屬之部分係使用一或多項蝕刻程序而達成。
態樣5. 態樣1至4中任一者之程序，其中基板包括碳化矽(SiC)且其直徑為約140mm至約210mm。
態樣6. 態樣5之程序，其中基板之表面具有每平方釐米不多於1×1010個金原子。
態樣7. 態樣2之程序，包含：於第一電性結構特徵上且於第二電性結構特徵上設置一數量之介電質材料；於介電質材料對齊於第一電性結構特徵之部分上設置第三數量之Al基金屬；及自第三數量之Al基金屬形成第三電性結構特徵；其中第一電性結構特徵為電容器之第一極板，且第三電性結構特徵為電容器之第二極板，介電質材料之一部分設於第一極板與第二極板之間。
態樣8. 態樣7之程序，包含：去除介電質材料之一部分以形成通往源極電接點之路徑，路徑不含介電質材料；將第四數量之Al基金屬設置於介電質材料之額外部分上及路徑中；及自第四數量之Al基金屬形成連接器，連接器係耦接於源極電接點。
態樣9. 態樣2之程序，包含：將一數量之阻抗元件金屬設置於阻障層一部分及載體層一部分中之至少一者上；及自一數量之阻抗元件金屬形成阻抗元件；且其中：第二數量之Al基金屬係設置於阻抗元件之至少一部分上；且第二電性結構特徵係為位於阻抗元件與額外電子組件間之連接器。
態樣10. 態樣1至9中任一者之程序，其中第一金屬材料包括至少一層Al及至少一層氮化鈦(TiN)且第二金屬材料包括至少一層Al及至少一層鈦(Ti)。
態樣11. 態樣1之程序，包含：在基板之額外表面上形成包括Al 基金屬之罩幕層，基板之額外表面至少實質平行於基板之表面；使罩幕層形成圖案；依據圖案而去除罩幕層之一部分、基板之一部分、通道層之一部分及阻障層之一部分以形成貫穿罩幕層、基板、通道層及阻障層之通孔；及設置一數量之Al基金屬以至少部分填充通孔。
態樣12.一種用以形成鋁(Al)基氮化鎵(GaN)單晶微波積體電路之程序，其係包含：提供基板，具有：阻障層，包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括GaN材料；於阻障層上形成經圖案化之第一聚合物材料層，其中圖案化層包括位於第一聚合物材料中之第一開口，第一開口具有第一長度，且第一聚合物材料為光敏性質；在圖案化層上及第一開口之一部分內形成第二聚合物材料層而形成第二開口，第二開口具有小於第一長度且對應於閘極電接點形狀之第二長度；在圖案化層之至少一部分上及第二開口內設置閘極電接點層，閘極電接點層包括含Al之金屬材料；及使用閘極電接點層形成閘極電接點。
態樣13. 態樣12之程序，其中基板包括含藍寶石基板、含碳化矽(SiC)基板或含矽(Si)基板。
態樣14. 態樣12或態樣13之程序，其中第一長度為至少約0.30微米且第二長度為至少約0.10微米至不大於約0.25微米。
態樣15. 態樣12至14中任一者之程序，其中第二聚合物材料包括至少能夠在接觸電磁輻射波長範圍及/或溫度範圍時與第一聚合物材料產生反應之成分。
態樣16. 態樣12至15中任一者之程序，包含：於阻障層之汲極區及源極區上設置源極與汲極電接點層，源極與汲極電接點層包括含Al之額外金屬材料；及使用源極與汲極電接點層之額外金屬材料形成源極電接點及汲極電接點。
態樣17. 態樣16之程序，包含：藉由去除一數量之基板而減薄基板之初始厚度，從而製成具有修改厚度之修改基板；於修改基板之額外表面形成Al基金屬層，修改基板之額外表面至少實質平行於基板之表面；對Al基金屬層施加罩幕層；使罩幕層形成圖案；依據圖案而去除Al基金屬層之一部分、修改基板之一部分、通道層之一部分及阻障層之一部分，以形成貫穿Al基金屬層、修改基板、通道層及阻障層之通孔；及設置一數量之Al基金屬以至少部分填充通孔。
態樣18. 態樣17之程序，其中基板之初始厚度為約250微米至約500微米，且基板之修改厚度為約100微米至約200微米。
態樣19.一種用以形成鋁(Al)基氮化鎵(GaN)單晶微波積體電路之程序，其係包含：提供基板，具有：阻障層，包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括GaN材料；使用含有Al之第一金屬材料於阻障層之閘極區上形成閘極電接點；使用含Al之第二金屬材料在阻障層之源極區上形成源極電接點，並在阻障層之汲極區形成汲極電接點，第二金屬材料不同於第一金屬材料；在閘極電接點、源極電接點、汲極電接點及阻障層之露出部分及通道層之露出部分兩者中之至少一者上設置第一介電質材料層；在第一介電質材料層上形成第一Al基金屬區域之圖案；在第一Al基金屬區域之圖案及第一介電質材料層上設置第二介電質材料層；依據第二圖案而去除第二介電質材料層之一部分，藉此產生使第一Al基金屬區域之一部分露出之凹穴；於凹穴內設置一數量之Al基金屬，俾使其數量之Al基金屬填充於凹穴以在凹穴內產生Al基金屬之連接部分且使其數量之Al基金屬之多餘部分溢流至第二介電質材料層上；及使用其數量之Al基金屬之多餘部分在第二介電質材料層上形成第二Al基金屬區域，第二Al基金屬區域經由連接部分而耦接於第一Al基金屬區域。
態樣20. 態樣19之程序，其中第一Al基金屬區域、第二Al基金屬區域及連接部分包含互連元件之至少一部分耦接於設於阻障層或設於通道層上之電子組件。
態樣21. 態樣19或態樣20之程序，其中第一Al基金屬區域、第二Al基金屬區域及連接部分包含電感器之至少一部分。
態樣22. 態樣19至21中任一者之程序，其中：第一Al基金屬區域、第二Al基金屬區域及連接部分之加總厚度為至少約6微米；且第一介電質材料層及第二介電質材料層包含氧化矽(SiO2)及三氮化二矽(Si2N3)中之至少一者。
態樣23. 態樣19至22中任一者之程序，包含於第二介電質材料層上設置至少一額外介電質材料層，俾使第二Al基金屬區域受至少一額外介電質材料層所覆蓋。
態樣24.一種具有鋁(Al)基氮化鎵(GaN)單晶微波積體電路之元件，其係包含：基板，具有：阻障層，設於基板上，阻障層包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括GaN材料；閘極電接點，設於阻障層之閘極區上，閘極電接點包括含有Al之第一金屬材料；源極電接點，設於阻障層之源極區上，源極電接點包括含Al之第二金屬材料；及汲極電接點，設於阻障層之汲極區上，汲極電接點包括該含Al之第二金屬材料。
態樣25.態樣24之元件，包含電容器包括第一極板、第二極板及設於第一極板與第二極板間之介電質材料，其中：第一極板之至少一部分設於載體層及/或位在載體層之一部分上之阻障層上；第二極板設於介電質材料上；且第一極板及第二極板包括Al基金屬。
態樣26. 態樣24之元件，其中第一極板之一部分係設於源極電接點上且與之接觸。
態樣27. 態樣25之元件，其中：介電質材料屬於設置在阻障層之至少一部分、通道層之至少一部分及設於阻障層與通道層中之至少一者上之電性結構特徵上之介電質材料層；Al基金屬包括至少95%Al重量比；且介電質材料層包括二氧化矽(SiO2)或三氮化二矽(Si2N3)。
態樣28. 態樣27之元件，包含：連接器耦接於源極電接點，連接器包括貫穿介電質材料層之第一部分及設於介電質材料層上之第二部分，連接器包括Al基金屬。
態樣29. 態樣24至28中任一者之元件，包含：阻抗元件，設於通道層與阻障層中之至少一者上；及連接器，耦接於阻抗元件及汲極電接點，連接器包括Al基金屬。
態樣30. 態樣24至29中任一者之元件，包含：通孔，貫穿基板及通道層與阻障層中之至少一者，通孔至少部分填充有Al基金屬且通孔係耦接於設於阻障層與載體層中至少一者之電性結構特徵上。
態樣31. 態樣30之元件，其中通孔係耦接於源極電接點。
態樣32. 態樣24至31中任一者之元件，其中第一金屬材料包括至少一層Al及至少一層氮化鈦(TiN)且第二金屬材料包括至少一層Al及至少一層鈦(Ti)。
態樣33. 態樣24至33中任一者之元件，其中閘極電接點之至少一部分之長度為約100nm至約300nm。
態樣34. 態樣33之元件，其中：基板包括碳化矽(SiC)；且元件包括設於阻障層之額外閘極區上之額外閘極電接點，額外閘極電接點包括第一金屬材料且額外閘極電接點之長度之至少一部分為約500nm至約1000nm。
態樣35.態樣24至34中任一者之元件，其中：基板係含藍寶石基板、含碳化矽(SiC)基板或含矽(Si)基板；且基板之厚度不大於約200微米。
態樣36. 態樣24至35中任一者之元件，其中基板上設有通道層及阻障層之表面為基板之第一表面，且基板包括至少實質平行於第一表面之第二表面；且元件包含設於第二表面上之Al基金屬層。
態樣37. 一種具有鋁(Al)基氮化鎵(GaN)單晶微波積體電路之元件，其係包含：基板，具有：阻障層，設於基板上，阻障層包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括GaN材料；複數介電質層，設於通道層及阻障層上方；互連元件之第一部分，設於複數介電質層中之第一介電質層內，互連元件之第一部分包括Al基金屬；及互連元件之第二部分，耦接於互連元件之第一部分且設於複數介電質層中之第二介電質層內，互連元件之第二部分包括Al基金屬。
態樣38. 態樣37之元件，包含：閘極電接點，設於阻障層之閘極區上，閘極電接點包括含Al之第一金屬材料；源極電接點，設於阻障層之源極區上，源極電接點包括含Al之第二金屬材料；及汲極電接點，設於阻障層之汲極區上，汲極電接點包括含Al之第二金屬材料。
態樣39. 態樣38之元件，其中互連元件係經由設於複數介電質層中之第三介電質層內之連接器而耦接於源極電接點。
態樣40. 態樣37至39中任一者之元件，包含設於通道層與阻障層中之至少一者上之阻抗元件，且其中互連元件係經由設於複數介電質層中之第三介電質層內之連接器而耦接於阻抗元件。
態樣41. 態樣37至40中任一者之元件，其中互連元件之第一部分連同互連元件之第二部分之整體厚度為至少3.5微米。
態樣42. 態樣37至41中任一者之元件，包含：電感器元件之第一部分，設於複數介電質層中之介電質層內，電感器元件之第一部分包括Al基金屬；及電感器元件之第二部分，耦接於電感器元件之第一部分且設於複數介電 質層中額外介電質層內，電感器元件之第二部分包括Al基金屬。
態樣43. 態樣37至42中任一者之元件，其中互連元件中第一部分之第一部位具有一第一長度，且互連元件中第一部分之第二部位具有小於第一長度之第二長度，互連元件中第一部分之第二部位毗鄰互連元件之第二部分。
態樣44. 態樣37至43中任一者之元件，包含通孔，貫穿基板及通道層與阻障層中之至少一者，通孔至少部分填充有Al基金屬且通孔係耦接於設於阻障層與通道層中之至少一者上之電性結構特徵。
態樣45. 一種用以形成氮化鎵(GaN)單晶微波積體電路之程序，其係包含：提供基板包括碳化矽(SiC)，基板具有：一直徑，約140mm至約210mm；阻障層，包含AlGaN材料且包括汲極區、源極區及閘極區；及通道層，設於基板之表面與阻障層之間，通道層包括GaN材料；及在環境中於阻障層上產生一或多個電性結構特徵，使得在一或多個電性結構特徵之製作後，基板之表面具有每平方釐米不多於約1×1010個金(Au)原子。
態樣46. 態樣45之程序，包含：在阻障層之閘極區上設置閘極電接點層，閘極電接點層包括第一金屬材料；以閘極電接點層之第一金屬材料形成閘極電接點；於阻障層之汲極區及源極區上設置源極與汲極電接點層，源極與汲極電接點層包括第二金屬材料；及使用源極與汲極電接點層之第二金屬材料形成源極電接點及汲極電接點。
態樣47. 態樣46之程序，其中第一金屬材料包括鋁(Al)且第二金屬材料包括Al。
態樣48. 態樣46或態樣47之程序，包含：依據第一圖案而蝕刻閘極電接點層之一部分以形成閘極電接點；及依據第二圖案蝕刻源極與汲極電接點層之一或多個部分以形成汲極電接點及源極電接點。
以上詳細說明包括對於附圖之參照，附圖亦屬於詳細說明之一部 分。圖中以範例方式顯示可用於實施本發明之具體實施例。此等實施例在此亦稱為「範例」。此等範例可包括圖中所示及文中所述以外之元件。然而，本發明亦應包含僅具有所示及所繪元件之範例。此外，本發明亦包含使用所示及所繪元件任何組合或置換之範例(或其一或多種態樣)，不論是關於在此所描繪敘述之一特定範例(或其一或多種態樣)，或關於其他範例(或其一或多種態樣)。
若本文與任何參照文件出現使用不一致，應以本文之用法為準。
於本文中，「一」之用法如同一般專利文件中之用法，可包括一或多於一，不受任何「至少一」或「一或多」之其他實例或使用所影響。本文中之用與「或」係用於非排他性之指稱，因此，除非另有說明，否則「A或B」包括「A但非B」、「B但非A」及「A及B」。本文中，「包括」及「在其中」等語之用法分別等於「包含」及「其中」等語之普通英文等效表述。並且，於以下請求項中，「包括」及「包含」等語為開放性質，亦即，包括此等用語所導引元件以外元件之系統、元件、物品、組成、配方或程序仍應屬於本發明請求項之範疇。此外，於以下之請求項中，「第一」、「第二」及「第三」等等用語僅為標示之目的，並非用於表示對於所稱對象之數值要求。
以上敘述之目的在於說明而非限制。例如，上述範例(或其一或多種態樣)可彼此結合運用。熟悉此技藝人士經閱讀以上說明後應可用其他實施例。摘要係符合37 C.F.R.§1.72(b)之要求，使讀者能夠快速明瞭本發明之技術性質，其提交目的並非用於解讀或限制請求項之範圍或意涵。並且，在以上詳細說明中，或已將各種特徵分組說明以利描述，但此舉並非表示未經主張之發明特為任何請求項之必要條件。實則是發明主體可不需具備特定所述實施例中之所有特徵。因此，以下請求項在此如同範例或實施例併入詳細說明中，其中各項本身即代表一單獨實施例，且此等實施例可彼此相互結合而成為各種組合或 置換。本發明主體之範疇應取決於所附請求項，連同此等請求項有權主張之完整等效範圍。
100:程序
102:基板/晶圓
104:前端元件製作
106:後端元件製作
108:單晶微波積體電路(MMIC)
110:多項第一Al基程序
112:多項第二Al基程序
114:電子元件

Claims (20)

  1. 一種具有鋁(Al)基氮化鎵(GaN)單晶微波積體電路之元件，其係包含：一基板，具有：一阻障層，設於該基板上，該阻障層包含一AlGaN材料且包括一汲極區、一源極區及一閘極區；及一通道層，設於該基板之一表面與該阻障層之間，該通道層包括一GaN材料，其中該阻障層僅覆蓋該通道層的一部分；一閘極電接點，設於該阻障層之該閘極區上，該閘極電接點包括一含有Al之第一金屬材料；一源極電接點，設於該阻障層之該源極區上，該源極電接點包括一含Al之第二金屬材料；及一汲極電接點，設於該阻障層之該汲極區上，該汲極電接點包括該含Al之第二金屬材料。
  2. 如請求項1所述之元件，包含一電容器包括一第一極板、一第二極板及設於該第一極板與該第二極板間之一介電質材料，其中：該第一極板之至少一部分設於一載體層及/或位於該載體層之一部分上之該阻障層上；該第二極板係設於該介電質材料上；及該第一極板及該第二極板包括一Al基金屬。
  3. 如請求項2所述之元件，其中：該介電質材料屬於設於該阻障層之至少一部分、該通道層之至少一部分 及設於該阻障層及該通道層中之至少一者上之電性結構特徵上之一介電質材料層；該Al基金屬包括至少95%Al重量比；及該介電質材料層包括二氧化矽(SiO2)或三氮化二矽(Si2N3)。
  4. 如請求項3所述之元件，包含：一連接器耦接於該源極電接點，該連接器包括貫穿該介電質材料層之一第一部分及設於該介電質材料層上之一第二部分，該連接器包括該Al基金屬。
  5. 如請求項1所述之元件，包含：一通孔，該通孔貫穿該基板及該通道層與該阻障層中之至少一者，該通孔至少部分填充有一Al基金屬且該通孔係耦接於設於該阻障層與該載體層中至少一者上之一電性結構特徵。
  6. 如請求項1所述之元件，其中該第一金屬材料包括至少一層Al及至少一層氮化鈦(TiN)且該第二金屬材料包括至少一層鋁及至少一層鈦(Ti)。
  7. 如請求項1所述之元件，其中：該閘極電接點之至少一部分具有一長度為約100nm至約300nm；該基板包括碳化矽(SiC)；該基板之厚度不大於約200微米；且該元件包括設於該阻障層之一額外閘極區上之一額外閘極電接點，該額外閘極電接點包括該第一金屬材料，且該額外閘極電接點之長度之至少一部分為約500nm至約1000nm。
  8. 一種具有一鋁(Al)基氮化鎵(GaN)單晶微波積體電路之元件，其 係包含：一基板，具有：一阻障層，設於該基板上，該阻障層包含一AlGaN材料且包括一汲極區、一源極區及一閘極區；及一通道層，設於該基板之一表面與該阻障層之間，該通道層包括一GaN材料；複數介電質層，設於該通道層及該阻障層上方；一互連元件之一第一部分，設於該複數介電質層中之一第一介電質層內，該互連元件之該第一部分包括一Al基金屬；及該互連元件之一第二部分，耦接於該互連元件之該第一部分且設於該複數介電質層中之一第二介電質層內，該互連元件之該第二部分包括該Al基金屬。
  9. 如請求項8所述之元件，包含：一閘極電接點，設於該阻障層之該閘極區上，該閘極電接點包括含有Al之一第一金屬材料；一源極電接點，設於該阻障層之該源極區上，該源極電接點包括含Al之一第二金屬材料；及一汲極電接點，設於該阻障層之該汲極區上，該汲極電接點包括含Al之該第二金屬材料。
  10. 如請求項8所述之元件，其中該互連元件係經由設於該複數介電質層之一第三介電質層中之一連接器而耦接於該源極電接點。
  11. 如請求項8所述之元件，包含設於該通道層與該阻障層中之至 少一者上之一阻抗元件，且其中該互連元件係經由設於該複數介電質層中之一第三介電質層內之一連接器而耦接於該阻抗元件。
  12. 如請求項8所述之元件，其中該互連元件之該第一部分連同該互連元件之該第二部分之整體厚度為至少3.5微米。
  13. 如請求項8所述之元件，包含：一電感器元件之一第一部分，設於該複數介電質層中之一介電質層內，該電感器元件之該第一部分包括該Al基金屬；及該電感器元件之一第二部分，耦接於該電感器元件之該第一部分且設於該複數介電質層中之一額外介電質層內，該電感器元件之該第二部分包括該Al基金屬。
  14. 如請求項8所述之元件，其中該互連元件中該第一部分之一第一部位具有一第一長度，且該互連元件中該第一部分之一第二部位具有小於該第一長度之一第二長度，該互連元件中該第一部分之該第二部位毗鄰該互連元件之該第二部分。
  15. 如請求項8所述之元件，包含一通孔，該通孔貫穿該基板及該通道層與該阻障層中之至少一者，該通孔至少部分填充有一Al基金屬且該通孔係耦接於設於該阻障層及該通道層中之至少一者上之一電性結構特徵。
  16. 一種用以形成一鋁(Al)基氮化鎵(GaN)單晶微波積體電路之程序，其係包含：提供一基板，該基板具有：一阻障層，包含一AlGaN材料且包括一汲極區、一源極區及一閘極區；及一通道層，設於該基板之一表面與該阻障層之間，該通道層包括一GaN材料，其中該阻障層僅覆蓋該通道層的一部分；在 該阻障層之該閘極區上設置一閘極電接點層，該閘極電接點層包括含有Al之一第一金屬材料；以該閘極電接點層之該第一金屬材料形成一閘極電接點；於該阻障層之該汲極區及該源極區上設置一源極與汲極電接點層，該源極與汲極電接點層包括含Al之一第二金屬材料；及使用該源極與汲極電接點層之該第二金屬材料形成一源極電接點及一汲極電接點。
  17. 如請求項16所述之程序，包含：在該阻障層之至少一第一部分上設置一第一數量之一Al基金屬；對該第一數量之該Al基金屬施加一罩幕層；使該罩幕層形成一圖案；依據該圖案之至少一部分而去除該第一數量之該Al基金屬之一部分以形成一第一電性結構特徵；在該阻障層之至少一第二部分上設置一第二數量之該Al基金屬；及自該第二數量之該Al基金屬形成一第二電性結構特徵。
  18. 如請求項17所述之程序，包含：於該第一電性結構特徵上且於該第二電性結構特徵上設置一數量之一介電質材料；於該介電質材料對齊於該第一電性結構特徵之一部分上設置一第三數量之該Al基金屬；自該第三數量之該Al基金屬形成一第三電性結構特徵，其中該第一電性結構特徵為一電容器之一第一極板，且該第三電性結構特徵為該電容器之一 第二極板，該介電質材料之一部分設於該第一極板與該第二極板之間；去除該介電質材料之一部分以形成通往該源極電接點之一路徑，該路徑不含該介電質材料；於該介電質材料之一額外部分上及該路徑內設置一第四數量之該Al基金屬；及自該第四數量之該Al基金屬形成一連接器，該連接器耦接於該源極電接點。
  19. 如請求項16所述之程序，包含：在該基板之一額外表面上形成包括該Al基金屬之一罩幕層，該基板之該額外表面至少實質平行於該基板之該表面；使該罩幕層形成一圖案；依據該圖案而去除該罩幕層之一部分、該基板之一部分、該通道層之一部分及該阻障層之一部分以形成貫穿該罩幕層、該基板、該通道層及該阻障層之一通孔；及設置一數量之該Al基金屬以至少部分填充該通孔。
  20. 如請求項16所述之程序，其中：該第一金屬材料包括至少一層Al及至少一層氮化鈦(TiN)；該第二金屬材料包括至少一層Al及至少一層鈦(Ti)；該基板包括碳化矽(SiC)且具有直徑為約140mm至約210mm；且在形成該Al基GaN單晶微波積體電路之過程中，該基板之表面具有每平方釐米不多於1×1010之金原子。
TW109136100A 2019-10-22 2020-10-19 鋁基氮化鎵積體電路 TWI783279B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962924466P 2019-10-22 2019-10-22
US62/924,466 2019-10-22
US17/061,075 US11569182B2 (en) 2019-10-22 2020-10-01 Aluminum-based gallium nitride integrated circuits
US17/061,075 2020-10-01

Publications (2)

Publication Number Publication Date
TW202129968A TW202129968A (zh) 2021-08-01
TWI783279B true TWI783279B (zh) 2022-11-11

Family

ID=75492207

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109136100A TWI783279B (zh) 2019-10-22 2020-10-19 鋁基氮化鎵積體電路

Country Status (2)

Country Link
US (3) US11569182B2 (zh)
TW (1) TWI783279B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009417B2 (en) * 2021-05-20 2024-06-11 Macom Technology Solutions Holdings, Inc. High electron mobility transistors having improved performance
US12015075B2 (en) 2021-05-20 2024-06-18 Macom Technology Solutions Holdings, Inc. Methods of manufacturing high electron mobility transistors having a modified interface region
TWI839891B (zh) * 2022-10-13 2024-04-21 財團法人工業技術研究院 具有平衡應力的半導體基板
CN117116764B (zh) * 2023-10-20 2024-02-06 深圳市至信微电子有限公司 一种氮化镓器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201001669A (en) * 2008-04-02 2010-01-01 Univ Hong Kong Science & Techn Assembly, method and system of integrated HEMT and lateral field-effect rectifier
WO2012017389A1 (en) * 2010-08-02 2012-02-09 Selex Sistemi Integrati S.P.A. Manufacturing of scalable gate length high electron mobility transistors

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571071B1 (ko) 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7508267B1 (en) 2007-09-28 2009-03-24 Rockwell Collins, Inc. GaN based digital controlled broadband MMIC power amplifier
US8384129B2 (en) 2009-06-25 2013-02-26 The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
CN104170089B (zh) 2012-02-28 2017-05-31 皇家飞利浦有限公司 用于ac led的硅衬底上的氮化镓led与氮化铝镓/氮化镓器件的集成
JP6007771B2 (ja) * 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
US9425276B2 (en) 2013-01-21 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistors
US9660064B2 (en) 2013-12-26 2017-05-23 Intel Corporation Low sheet resistance GaN channel on Si substrates using InAlN and AlGaN bi-layer capping stack
US20150371987A1 (en) * 2014-06-23 2015-12-24 International Rectifier Corporation Group III-V HEMT Having a Diode Controlled Substrate
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
CN104733522B (zh) 2015-04-07 2018-06-05 杭州电子科技大学 AlGaN/GaN HEMT压力传感器工艺实现方法
US9871107B2 (en) 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
CN105206664B (zh) 2015-10-29 2019-05-07 杭州士兰微电子股份有限公司 基于硅衬底的hemt器件及其制造方法
US10777672B2 (en) 2016-03-28 2020-09-15 Intel Corporation Gallium nitride transistors for high-voltage radio frequency switches
US10354879B2 (en) * 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
DE102017210711A1 (de) * 2016-06-27 2017-12-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement
US10224285B2 (en) * 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
CN107170673A (zh) * 2017-05-19 2017-09-15 北京华进创威电子有限公司 具有石墨烯掩埋散热层和源接地的GaNMMIC器件及制备方法
CN107170671A (zh) * 2017-06-22 2017-09-15 广东省半导体产业技术研究院 一种基于离子注入的GaN功率器件及其制造方法
US10153273B1 (en) * 2017-12-05 2018-12-11 Northrop Grumman Systems Corporation Metal-semiconductor heterodimension field effect transistors (MESHFET) and high electron mobility transistor (HEMT) based device and method of making the same
US11152677B2 (en) * 2018-11-12 2021-10-19 Qorvo Us, Inc. Integration of self-biased magnetic circulators with microwave devices
US11257940B2 (en) * 2020-01-14 2022-02-22 Cree, Inc. Group III HEMT and capacitor that share structural features

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201001669A (en) * 2008-04-02 2010-01-01 Univ Hong Kong Science & Techn Assembly, method and system of integrated HEMT and lateral field-effect rectifier
WO2012017389A1 (en) * 2010-08-02 2012-02-09 Selex Sistemi Integrati S.P.A. Manufacturing of scalable gate length high electron mobility transistors
US20130189817A1 (en) * 2010-08-02 2013-07-25 Marco Peroni Manufacturing of scalable gate length high electron mobility transistors

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IEEE ELECTRON DEVICE LETTERS, VOL. 35, NO. 5, MAY 2014; *
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 65, NO. 2, FEBRUARY 2018 *
Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs; *

Also Published As

Publication number Publication date
US20230133481A1 (en) 2023-05-04
TW202129968A (zh) 2021-08-01
US11569182B2 (en) 2023-01-31
US20210118871A1 (en) 2021-04-22
US20230154875A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
TWI783279B (zh) 鋁基氮化鎵積體電路
CN106169470B (zh) 具有形成于空腔之上的导电特征的装置及其对应的方法
JP3834589B2 (ja) 半導体装置の製造方法
TWI515859B (zh) 內連線結構和其製作方法
JP2020508278A (ja) 加工基板に集積されているｒｆデバイス
CN103137476A (zh) 具有钝化以及栅极电介质多层结构的GaN高压HFET
US10192805B2 (en) Thermally conductive and electrically isolating layers in semiconductor structures
CN103545360A (zh) 高电子迁移率晶体管及其形成方法
US9490214B2 (en) Semiconductor device and method of fabricating the same
CN111312808B (zh) 半导体装置及其制造方法
KR101856687B1 (ko) 고전자이동도 트랜지스터 및 그의 제조방법
TWI751687B (zh) 具有減量熱致彎曲度的半導體結構
US11257759B1 (en) Isolation in a semiconductor device
KR20190032161A (ko) 반도체 소자 및 이의 제조 방법
CN111223824B (zh) 半导体装置及其形成方法
CN111446289B (zh) 基于石墨烯覆盖层的氮化镓器件结构及其制备方法
US11171085B2 (en) Semiconductor device structure with magnetic layer and method for forming the same
CN110890414B (zh) 半导体装置及其制造方法
KR20230066361A (ko) 면-대-면 배열로 결합된 화합물 반도체 디바이스
TW202404026A (zh) 用於熱管理之集成鑽石基材
CN114171501A (zh) 一种射频半导体器件结构及其制造方法
CN114093827A (zh) 半导体装置和半导体装置的制造方法