TWI759385B - 信號處理裝置及固態成像裝置 - Google Patents

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Abstract

本發明提供一種成像裝置，該成像裝置包括：差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；及複數個像素，其包含一第一像素及一第二像素，其中該第一像素包含一第一光電轉換器、一第一重設電晶體及該第一放大電晶體，且其中該第二像素包含一第二光電轉換器、一第二重設電晶體及該第二放大電晶體，其中該第一重設電晶體耦合至一第一重設電壓，且其中該第二重設電晶體耦合至不同於該第一重設電壓之一第二重設電壓。

Description

信號處理裝置及固態成像裝置
本發明技術係關於一信號處理裝置及一固態成像裝置，且特定而言係關於可提供實現高轉換效率之一差動放大器電路之一信號處理裝置及一固態成像裝置。
近年來，互補金屬氧化物半導體(CMOS)影像感測器已變得普遍。對於CMOS影像感測器而言，源極隨耦器電路被廣泛地用作讀取已由排列成一像素陣列單元(例如，參考PTL1)之複數個像素光電轉換之信號電荷之電路。 另外，存在一信號讀出組態，該信號讀出組態除了一源極隨耦器電路(例如，參考PTL 2)之外亦使用一源極接地電路或一差動放大器電路。 [引證案列表] [專利文獻] [PTL 1] JP 2005-311487A [PTL 2] JP 2008-271280A
[技術問題] 然而，雖然在其中使用一差動放大器電路執行信號讀出之一情形中可以高轉換效率讀取一信號，但仍可能存在一缺點，且因此需要進一步改良。 考慮到上述情況，期望提供實現高轉換效率之一差動放大器電路。 [問題解決方案] 根據本發明，提供一種成像裝置。該成像裝置包括：差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；及複數個像素，其包含一第一像素及一第二像素，其中該第一像素包含一第一光電轉換器、一第一重設電晶體及該第一放大電晶體，且其中該第二像素包含一第二光電轉換器、一第二重設電晶體及該第二放大電晶體，其中該第一重設電晶體耦合至一第一重設電壓，且其中該第二重設電晶體耦合至不同於該第一重設電壓之一第二重設電壓。 此外根據本發明，提供一種成像裝置。該成像裝置包括：第一差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；第二不同放大器電路，其包括一第三放大電晶體及一第四放大電晶體；複數個像素，其包含一第一像素、一第二像素、一第三像素及一第四像素，其中該第一像素包含一第一光電轉換器及該第一放大電晶體，該第二像素包含一第二光電轉換器及該第二放大電晶體，該第三像素包含一第三光電轉換器及該第三放大電晶體，且該第四像素包含一第四光電轉換器及該第四放大電晶體，一第一信號線耦合至該第一像素，一第二信號線耦合至該第二像素，一第三信號線耦合至該第三像素，一第四信號線耦合至該第四像素，一第一開關電路經組態以耦合該第一信號線與該第二信號線，一第二開關電路經組態以耦合該第二信號線與該第三信號線，且一第三開關電路經組態以耦合該第三信號線與該第四信號線。 [本發明之有利效應] 根據本發明技術之第一實施例及第二實施例，可提供實現高轉換效率之一差動放大器電路。 注意，本文中所闡述之效應未必具限制性，且可展現本發明中所闡述之任何效應。
[相關申請案之交叉參考] 此申請案主張2017年4月11日提出申請之日本優先權專利申請案JP 2017-078184之權益，該日本優先權專利申請案之全部內容以引用方式併入本文中。 下文將參考圖式闡述本發明技術之實施例。注意，將按照以下次序提供說明。 1.本發明技術之概述 2.固態成像裝置之組態 3.第一實施例：其中透過外部應用及負回饋設定重設電壓之組態 4.第二實施例：其中水平地連接一參考側放大器電晶體之組態 5.經修改實例 6.電子設備之組態 7.固態成像裝置之使用實例 8.應用於移動物件之實例 ＜1.本發明技術之概述＞ 在一CMOS影像感測器中，在一像素陣列單元中被二維地配置成一矩陣形狀之若干單位像素(下文亦將被稱為一像素)中之每一者中皆設置有：一光電二極體(PD)，其用作一光電轉換單元；一浮動擴散單元(FD)，在其中由光電二極體光電地轉換之電子被轉換成一電壓；及一放大器電晶體，其接收作為一閘極輸入之浮動擴散單元(FD)獲得之一電壓，且通常藉由使用放大器電晶體(下文亦將被稱為源極隨耦器型讀出)之一源極隨耦器電路執行讀出(例如，參考上述PTL 1)。 另一方面，存在具有一類似像素組態(例如，參考上述PTL 2)的其中由一源極接地電路執行讀出之一組態及其中由一差動放大器電路(下文將被稱為差動型放大讀出)執行讀出之一組態。 然而，在一像素中，一光電二極體所產生之電子被轉換成一電壓，其中電壓轉換效率(μV/e-)/電子係根據一FD節點之一寄生電容。以信號電子之數目為依據的FD節點之一電壓振幅ΔVfd係經由一放大器電晶體自該像素讀取，該像素被二維地配置於一像素陣列單元中。 在此時，一讀取信號上疊加有雜訊。舉例而言，圖1中圖解說明雜訊之主要來源。 亦即，存在以下雜訊：雜訊Vn_pix (μVrms)，其出現於一像素900中之一放大器電晶體914中；雜訊Vn_afe (μVrms)，其出現於放大經由垂直信號線(VSL) 922自經二維配置像素讀取之電壓之類比前端(AFE) 931中；及雜訊Vn_adc (μVrms)，其出現於類比轉數位轉換器(ADC) 932中。 在下文之說明中，雜訊Vn_pix將被定義為轉換成出現於FD節點中之電壓雜訊之雜訊，雜訊Vn_afe將被定義為轉換成出現於垂直信號線922周圍之電壓雜訊之雜訊，且雜訊Vn_adc將被定義為轉換成出現於類比轉數位轉換器932之輸入節點中之雜訊的雜訊。 在一源極隨耦器型讀出組態中，垂直信號線(VSL) 922之一電壓振幅ΔVvsl之一增益Asf係FD節點之電壓振幅ΔVfd之增益之0.8到1.0倍，且因此可滿足以下公式(1)。 ΔVvsl=Asf×ΔVfd … (1) 在此處，FD節點之一電子-電壓轉換之轉換效率(μV/e-)被設定為ηfd。亦即，在垂直信號線922之電子-電壓轉換之轉換效率(μV/e-)被設定為ηvsl之一情形中，可滿足以下公式(2)。 ηvsl= Asf×ηfd … (2) 另外，若信號電子之數目被設定為Nsig_e，則可使用以下公式(3)來表達各元素。 ΔVvsl=ηvsl×Nsig_e=ηfd×Asf×Nsig_e … (3) 注意，在此處為簡單起見，在類比前端(AFE) 931中，若疊加於無電壓放大(亦即係一增益之一倍)之一A/D轉換之一輸出上之雜訊被轉換成出現於垂直信號線922中之電壓雜訊以設定Vn_total (μVrms)，則雜訊係Vn_adc、Vn_afe及Afd×Vn_pix之總和(均方)。 此指示，雜訊Vn_total基於電子數目Nsig_e而疊加於VSL信號振幅ΔVvsl上。在此處，在涉及到影像品質時確定與信號電子之一數目相關聯之所疊加雜訊量很重要，且因此若將雜訊轉換成FD節點(單元：e-rms)中之電子之數目，則滿足以下公式(4)。 [數學式1]
Figure 02_image001
… (4) 然而，在公式(4)中，由於如上文之公式(2)中所闡述地，滿足ηvsl =Asf×ηfd，因此若Asf增大，則Vn_adc及Vn_afe可微受影響。另外，若ηfd增大，則Vn_adc、Vn_afe及Vn_pix可微受影響。 Asf係源極隨耦器電路之一電壓增益，如上文所闡述地通常係0.8到1.0，且在邏輯上係1.0或更小，且因此難以改良。ηfd係基於FD節點周圍所存在之寄生電容之一總和Cfd而判定，且因此可滿足以下公式(5)。 ηfd=e/Cfd … (5) 然而，在公式(5)中，e表示電子量子之1.602×10到19庫侖之一整數。在消減一容量以減少雜訊上存在一實體限制，且在其中複數個像素共用一電晶體以減少像素間距之一組態中，Cfd會增大，且因此使增大ηfd更加困難。 注意，圖2圖解說明其中在像素900-11、900-12、900-21及900-22中之每一者中獨立地讀取信號之一情形中之一組態，像素900-11、900-12、900-21及900-22係配置成一像素陣列單元之若干像素之一實例，其中無共用像素。 另外，圖3圖解說明以下一情形中之一組態：其中四個像素900-11、900-12、900-21及900-22處於一像素共用狀態中且因此像素900-11之一浮動擴散單元(FD) 921及一放大器電晶體914亦被其他像素使用。 在上述源極隨耦器型讀出組態中，由於Asf之一值係源極隨耦器型讀出之約一倍，因此若既不可能增大精細像素之ηfd亦不可能將ηvsl設計得較高，則因此不可能減少雜訊。 與此同時，舉例而言，差動型放大讀出具有圖4中所圖解說明之一組態。 亦即，在差動型放大讀出組態中，垂直信號線(VSL) 922之電壓振幅ΔVvsl之一增益Adif係基於一VSL節點之間的寄生電容Cgd之一量而判定，寄生電容Cgd係一FD節點之一寄生電容Cfd之一部分。注意，Cgd可包含一有意添加電容以及作為一佈線電容的一電晶體之一寄生電容等，以便調整增益Adif。 在上述差動型放大讀出組態中，在其中一差動放大器電路之一開環增益被設定為Av之一情形中，滿足以下公式(6)。 ηvsl=e /{Cgd + Cfd / Av} … (6) 同樣地，當差動型放大讀出組態中出現之總雜訊被轉換成FD節點中之電子之數目時，滿足以下公式(7)。 [數學式2]
Figure 02_image003
… (7) 在公式(7)中，若增大ηvsl及ηfd，則可明顯減少雜訊。 在此處，當比較圖1中所圖解說明之源極隨耦器型讀出組態之公式(4)與圖4中所圖解說明之差動型放大讀出組態之公式(7)時，可關於Vn_adc及Vn_afe敘述以下內容。 亦即，在公式(4)中，由於ηvsl具有如公式(2)中所展示之關係ηvsl=Asf×ηfd，且Asf至多係1.0，因此公式(8)具有以下關係。 ηvsl≦ηfd=e/Cfd … (8) 與此同時，在公式(7)中，由於ηvsl具有如公式(6)中之關係ηvsl=e/{Cgd+Cfd/Av}，Av通常係約數十到一百，因此可抑制Cfd之一影響，且因此公式(9)具有以下關係。 ηvsl÷e/Cgd … (9) 如上文所闡述，在源極隨耦器型讀出組態中，當難以減小公式(8)中之Cfd時，絕不可能增大ηvsl。 另一方面，在差動型放大讀出組態中，由於基於公式(9) Cgd係Cfd之一部分，因此Cgd具有比Cfd小之一值且係寄生於放大器電晶體914上之一電容(如圖4中所圖解說明)，且因此Cgd不會阻礙電容減小，即使採用其中複數個像素共用電晶體之結構(如圖3中)亦不會。 亦即，ηvsl在差動型放大讀出組態中具有比在源極隨耦器型讀出組態中更高之一值，自雜訊角度來看此係有利的。然而，過去所使用之一差動型放大讀出組態具有兩個問題。 第一個問題係，一初始FD電位(其係一參考電位)必須被設定為電荷可從一光電轉換器911 (諸如一光電二極體(PD))被轉移之一電壓及必須被設定為可確定振幅之一動態範圍以讀取足夠量之信號電荷之一電壓。 在圖4中所圖解說明之電路組態中，一初始FD電位係高的且有利於轉移電荷，且因此大量信號電荷可被轉移，但另一方面，一低初始FD電位致使一輸出電壓之振幅較大。注意，在光電二極體(PD) (其係光電轉換器911)之一極性被逆轉之一情形中，所逆轉電位設定係有利的。 因此，重要的是要將一初始FD電位設定在電荷可自光電轉換器911被轉移且可獲得像素之一輸出電壓之大振幅下。 然而，由於一差動放大器電路具有一高放大增益，因此存在以下問題，即輸入信號之不均勻因元件特性、電源供應、溫度等之不均勻而被放大，且因此導致輸出信號之顯著不均勻。特定而言，當一大輸入信號在一重設時間處被接收時，該重設之一輸出位準自一電壓可讀取範圍偏離且變得不定。 在此處，上述PTL2揭示可在重設時間處藉由將一輸出位準饋送回至一輸入來抑制元件特性、電源供應、溫度等之不均勻以判定每一像素之一初始FD電位，但一浮動擴散單元(FD)重設時間處之一電位位準係基於一電流鏡電晶體、一讀出電晶體及一負載MOS電晶體之接通電阻之一比率而判定。然後，若此等電晶體之大小及驅動電流得以判定，則電位位準被判定為實質上均一的。 特定而言，一讀出電晶體係配置於構成一像素陣列單元之一像素內之一電晶體，難以自由地調整電晶體之一大小，且通常難以控制一初始FD電位之設定，使得電荷自一光電二極體之一轉移與一像素之一輸出電壓之振幅相容。 與此同時，在圖5A中所圖解說明之差動型放大讀出中，根據一驅動信號RST，當一重設操作完成且一重設電晶體913處於一關斷狀態中時，一FD電位與一VSL電位具有圖5B中所圖解說明之關係。 亦即，當重設電晶體913處於關斷狀態中時，浮動擴散單元(FD) 921與外部佈線電斷開連接以處於一浮動狀態中，且浮動擴散單元(FD) 921之FD電位主要由於與重設電晶體913之一閘極電極之電容性耦合而被降低到一低位準。在重設電晶體913之一接通狀態與關斷狀態之間的一切換時刻形成的一FD電位變差ΔVFD 被稱為重設饋通。 另外，當一重設饋通量差動型放大讀出中之一讀出側與一參考側之間顯著地不同時，該差被放大成一增益之一倍數且被輸出至垂直信號線(VSL) 922，且一重設位準自一電壓可讀取範圍偏離，且因此一初始信號位準變得不穩定。 如上文所闡述，在差動型放大讀出組態中，當實現高轉換效率(一放大率)時，有必要阻止可能由重設饋通導致的一重設位準自一可讀取範圍之偏離且有必要判定一最佳初始FD電位。此係第一個問題。 第二個問題係，在差動型放大讀出組態中，雜訊之最終總和增加達一像素中所包含之放大器電晶體中出現之雜訊量，此乃因參考側上之差動對之電晶體被添加至該像素上。 在此處，關注用於圖1中所圖解說明之源極隨耦器型讀出組態之公式(4)及用於圖4中所圖解說明之差動型放大讀出組態之公式(7)中之雜訊Vn_pix，在兩個公式中ηfd變成e/Cfd，且因此ηfd不存在差異。 然而，由於在圖4中所圖解說明之差動型放大讀出組態中出現於參考側放大器電晶體上之雜訊亦被疊加，因此雜訊量加倍。由於在差動型放大讀出組態中Vn_pix分量在總雜訊中加倍，因此在於源極隨耦器型讀出組態相比時，就雜訊而言該組態係不利的。此係第二個問題。 根據本發明之技術(本發明技術)提出對第一問題及第二問題之一解決措施。 亦即，為了解決第一問題，在差動型放大讀出組態中，一參考像素之一重設電壓經組態以在外部被施加且一讀取像素之一重設電壓經組態以自垂直信號線被逆向回饋回去，且因此可停止可能由重設饋通導致的一重設位準自一可讀取範圍之偏離且可控制讀取像素之一FD電位以便在一重設時間處具有一所要值，同時實現高轉換效率(一放大率)。 另外，為了解決第二問題，在差動型放大讀出組態中，一參考像素之一放大器電晶體的一源極側上之一節點、一汲極側上之一節點及源極側及汲極側兩者上之節點在一像素陣列單元之若干行中之每一者處被連接(彼此連接)，且因此可抑制一雜訊增加同時實現高轉換效率(一放大率)。 下文將藉由例示第一實施例及第二實施例來闡述本發明技術之細節。換言之，第一實施例將被闡述為解決第一問題之一第一措施，且第二實施例將被闡述為解決第二問題之一第二措施。 注意，用於解決第一問題之第一措施及用於解決第二問題之第二措施可作為個別措施解決問題，且一個措施可與另一措施組合。 亦即，可藉由將第一措施與第二措施組合來解決第一問題及第二問題，且因此可展現出兩個措施之效應。同樣地，當第二措施與第一措施組合時亦可解決第一問題，且因此可展現出兩個措施之效應。 ＜2.固態成像裝置之組態＞ (固態成像裝置之組態實例) 圖6係圖解說明應用本發明技術之一固態成像裝置之一實施例之一組態之一實例之一圖式。 圖6之一CMOS影像感測器10係使用一互補金屬氧化物半導體(CMOS)之一固態成像裝置之一實例。CMOS影像感測器10經由一光學透鏡系統(未圖解說明)自一物體接收入射光(影像光)，在像素單元中將在一成像平面上形成一影像之一入射光量轉換成電信號，且然後輸出該等信號以作為像素信號。 在圖6中，CMOS影像感測器10包含：一像素陣列單元11、一垂直驅動單元12、一行讀出電路單元13、一行信號處理單元14、一水平驅動單元15、一系統控制單元16、一信號處理單元17及一資料儲存單元18。 像素陣列單元11、垂直驅動單元12、行讀出電路單元13、行信號處理單元14、水平驅動單元15、系統控制單元16、信號處理單元17及資料儲存單元18形成於一個層壓半導體基板(晶片)或彼此電連接之複數個層壓半導體基板(晶片)上。 像素陣列單元11包含單位像素(像素)，該等單位像素各自具有一光電轉換單元(例如一光電二極體)、被二維地配置成一矩陣形狀，該光電轉換單元光電地轉換以一入射光量為依據之一電荷量，累積所轉換電荷，且然後輸出所轉換電荷以作為信號。 注意，像素陣列單元11可包含一區域，在該區域中，除了發揮效用之像素(有效像素)之外，經組態以不具有用於光電轉換之光電二極體之虛設像素及等效於有效像素(惟像素為一光接收表面屏蔽掉光以阻擋來自外部之光入射這一事實除外)之屏蔽像素被二維地配置成一矩陣形狀。 另外，在下文之說明中，以一入射光量為依據之一光學電荷量可被簡述為「電荷」，且一單位像素可被簡述為一「像素」。 像素陣列單元11進一步包含：像素驅動線31，其沿圖式之一左右方向(一像素列陣列方向)形成以用於矩陣形像素陣列之列中之每一者；及垂直像素導線32，其沿圖式之一上下方向(一像素行陣列方向)形成以用於每一行。對應於每一列，像素驅動線31中之每一者之一端連接至垂直驅動單元12之一輸出端。 行讀出電路單元13包含至少一電路，其在像素陣列單元11中所包含之一選定列中將一恆定電流供應至每一行像素；一電流鏡電路，其構成一高增益放大器；及一讀出模式開關，其與像素陣列單元11中之一選定像素中所包含之一電晶體一起構成一放大器，且行讀出電路單元13將一光學電荷信號轉換成一電壓信號且將該信號輸出至垂直像素導線32。 垂直驅動單元12係由一移位暫存器、一位址解碼器等構成之一像素驅動單元，且同時驅動像素陣列單元11中之所有像素，或者以列為單位驅動某些像素。儘管未圖解說明垂直驅動單元12之一具體組態，但該單元包含一讀出掃描系統及一清除掃描系統、統一清除或統一轉移。 讀出掃描系統以列為單位選擇性地循序掃描像素單元中之像素陣列單元11以自像素讀取信號。關於一列驅動(一滾動快門操作)情形中之清除，在比讀出掃描早一快門操作所花費之一時間(一快門速度時間)的一時間處對經受由讀出掃描系統進行之讀出掃描之讀出列執行清除掃描。 另外，在一全域曝光(一全域快門操作)情形中，在一統一轉移之前，執行統一清除達快門速度時間。此清除會自一讀出列中之一像素之一光電轉換元件清除(重設)不必要電荷。另外，清除(重設)不必要電荷能夠執行一所謂的電子快門操作。 在此處，電子快門操作係指在摒棄留存於光電轉換元件中之不必要光學電荷之後開始一新曝光(開始一光學電荷累積)之一操作，摒棄不必要光學電荷就在該操作之前。透過藉由讀出掃描系統執行之一讀出操作而讀取之一信號對應於在一先前讀出操作或電子快門操作之後緊接著入射之一光量。 在驅動若干列之一情形中，自一先前讀出操作之一讀出時序或一電子快門操作之清除時序至一當前讀出操作之一讀出操作之一讀出時序之一週期係一像素之一光學電荷累積時間(一曝光時間)。在全域曝光情形中，自統一清除至統一轉移之一時間係累積時間(曝光時間)。 將自被垂直驅動單元12選定並掃描之一像素列之像素輸出之像素信號經由垂直像素導線32中之每一者供應至行信號處理單元14。行信號處理單元14對自選定列中之像素輸出之像素信號執行預定信號處理，且暫時地保存已處理像素信號，該信號輸出係經由用於像素陣列單元11之每一像素行之垂直像素導線32進行。 具體而言，行信號處理單元14執行至少一雜訊移除程序(舉例而言，一相關雙取樣(CDS)程序)來作為信號處理。由行信號處理單元14執行之相關雙取樣移除像素所獨有之固定型樣雜訊，諸如重設雜訊、放大器電晶體之臨限值之不均勻等。注意，除了雜訊移除程序功之外，行信號處理單元14亦可具有(舉例而言)一類比轉數位(A/D)轉換功能從而以一數位信號形式輸出一信號位準。 水平驅動單元15係由一移位暫存器、一位址解碼器等構成且循序地選擇對應於行信號處理單元14之像素行之單元電路。由行信號處理單元14處理之像素信號由於由水平驅動單元15執行之選擇性掃描而被循序地輸出至信號處理單元17。 系統控制單元16係由一時序產生器構成，該時序產生器產生各種時序信號等且基於時序產生器所產生之各種時序信號而對垂直驅動單元12、行信號處理單元14、水平驅動單元15等執行驅動控制。 CMOS影像感測器10進一步包含信號處理單元17及資料儲存單元18。信號處理單元17具有至少一相加處理功能且對自行信號處理單元14輸出之像素信號等執行各種信號處理，諸如一相加程序。資料儲存單元18在信號處理期間暫時地儲存由信號處理單元17執行之信號處理所必需之資料。 信號處理單元17及資料儲存單元18可係設置於與CMOS影像感測器10分離之一基板上之一外部信號處理單元(舉例而言，一數位信號處理器(DSP)或軟體處理)，且可與CMOS影像感測器10安裝於同一基板上。 (像素組態實例) 接下來，將參考圖7闡述在圖6之像素陣列單元11中被二維地配置成一矩陣形狀之一像素100之一電路組態之一實例。 在圖7中，像素100包含一光電轉換單元111、一轉移電晶體112、一重設電晶體113、一放大器電晶體114及一選擇電晶體115。另外，像素100中形成有一浮動擴散單元(FD) 121。 另外，像素100連接至一SEL驅動線、一RST驅動線及一TRG驅動線，上述驅動線係有一端連接至垂直驅動單元12之像素驅動線31，且像素100連接至一垂直信號線22、一垂直重設輸入線61及一垂直電流供應線62，上述線係有一端連接至行讀出電路單元13之垂直像素導線32。 用作光電轉換單元111之一光電二極體之一陽極係接地的，且該光電二極體之一陰極連接至轉移電晶體112之一源極。轉移電晶體112之一汲極連接至重設電晶體113之一源極及放大器電晶體114之一閘極，且兩個連接相交處之一點形成浮動擴散單元(FD) 121。 另外，重設電晶體113之一汲極連接至垂直重設輸入線61，且放大器電晶體114之一源極連接至垂直電流供應線62。放大器電晶體114之一汲極連接至選擇電晶體115之一源極，且選擇電晶體115之一汲極連接至垂直信號線(VSL) 22。 轉移電晶體112之一閘極、重設電晶體113之一閘極及選擇電晶體115之一閘極各自經由像素驅動線31 (TRG驅動線、RST驅動線及SEL驅動線)連接至垂直驅動單元12 (圖6)，且脈衝作為驅動信號被供應至上述閘極。 接下來，將闡述圖7中所圖解說明之像素100之基本功能。 重設電晶體113根據自垂直驅動單元12 (圖6)供應而來之一驅動信號RST接通或關斷浮動擴散單元(FD) 121中所累積之電荷之一放電。 舉例而言，當重設電晶體113被供以一高(H)位準驅動信號RST時，浮動擴散單元(FD) 121由藉由垂直重設輸入線61施加之一電壓箝位，且浮動擴散單元(FD) 121中所累積之電荷被致使放電(重設)。另外，當一低(L)位準驅動信號RST被供應至重設電晶體113時，浮動擴散單元(FD) 121與垂直重設輸入線61電斷開連接以處於浮動狀態中。 與此同時，光電轉換單元111根據一光量而光電地轉換入射光，且產生並累積電荷。轉移電晶體112根據自垂直驅動單元12 (圖6)供應而來之一驅動信號TRG而接通或關斷電荷自光電轉換單元111至浮動擴散單元(FD) 121之一轉移。 舉例而言，當供應一H位準驅動信號TRG時，轉移電晶體112將光電轉換單元111中所累積之電荷轉移至浮動擴散單元(FD) 121，且當供應一L位準驅動信號TRG時，電荷轉移停止。注意，當轉移電晶體112停止電荷至浮動擴散單元(FD) 121之轉移時，經光電轉換之電荷累積於光電轉換單元111中。 浮動擴散單元(FD) 121具有累積經由轉移電晶體112自光電轉換單元111轉移而來之電荷之一功能，且根據在重設電晶體113處於關斷狀態中的浮動狀態中之所累積電荷量而調變浮動擴散單元(FD) 12之一電位。 放大器電晶體114用作一放大器，其接收連接至其閘極之浮動擴散單元(FD) 121之一電位之一改變作為一輸入信號，且放大器電晶體之一輸出電壓信號經由選擇電晶體115而被輸出至垂直信號線22。 選擇電晶體115根據供應自垂直驅動單元12 (圖6)之一驅動信號SEL而接通或關斷電壓信號自放大器電晶體114至垂直信號線22之輸出。 舉例而言，當供應一H位準驅動信號SEL時，選擇電晶體115將一電壓信號輸出至垂直信號線22，且當供應一L位準驅動信號SEL時，選擇電晶體停止輸出電壓信號。因此，經由連接至複數個像素100之垂直信號線22可獲得一選定像素100之僅一輸出。 如上文所闡述，根據供應自垂直驅動單元12 (圖6)之驅動信號(TRG、RST及SEL)驅動像素100。 ＜3.第一實施例＞ 接下來，將參考圖8至圖24闡述作為一第一實施例之一差動型放大讀出組態，該差動型放大讀出組態用於停止可由重設饋通導致的一重設位準自一可讀取範圍之偏移且控制一讀取像素之一FD電位以便在重設時間處具有一所要值同時實現高轉換效率(一放大率)。 (差動像素讀出電路組態之實例) 圖8係圖解說明根據第一實施例之一差動像素讀出電路之一組態之一實例之一電路圖。 在圖8中，一差動像素讀出電路50包含：一讀取像素100S，其讀取信號電荷；一參考像素100R，其給出無一信號電荷之一參考電壓；一電流鏡電路51，其包含一PMOS電晶體；及一負載MOS電路52，其將一恆定電流供應至像素。 舉例而言，讀取像素100S具有四個像素電晶體及一光電轉換單元111S (諸如一光電二極體(PD))，該四個像素電晶體係一轉移電晶體112S、一重設電晶體113S、一放大器電晶體114S及一選擇電晶體115S。 用作光電轉換單元111S之光電二極體之一端之一陽極電極係接地的，且係光電二極體之另一端之一陰極電極連接至轉移電晶體112S之一源極。轉移電晶體112S之一汲極連接至重設電晶體113S之一源極及放大器電晶體114S之一閘極，且兩個連接相交處之一點形成一浮動擴散單元(FD) 121S。 重設電晶體113S之一汲極連接至一讀出側垂直重設輸入線61S。放大器電晶體114S之一源極連接至一讀出側垂直電流供應線62S。放大器電晶體114S之一汲極連接至選擇電晶體115S之一源極，且選擇電晶體115S之一汲極連接至一讀出側垂直信號線22S。 轉移電晶體112S之一閘極、重設電晶體113S之一閘極及選擇電晶體115S之一閘極經由像素驅動線31 (圖6)連接至垂直驅動單元12 (圖6)，且脈衝作為驅動信號(TRG1、RST1及SEL1)分別被供應至上述閘極。 在此處，讀出側垂直信號線22S連接至讀出側垂直重設輸入線61S、電流鏡電路51之一讀出側PMOS電晶體511S之一汲極及差動像素讀出電路50之一輸出端子53。 另外，讀出側垂直重設輸入線61S連接至讀出側垂直信號線22S及選定讀取像素100S之一浮動擴散單元121S (亦即，放大器電晶體114S之一輸入端子)，且當重設電晶體113S接通時，差動像素讀出電路50之一輸出信號被逆向地回饋回去。 舉例而言，參考像素100R具有四個像素電晶體及一光電轉換單元111R (諸如一光電二極體(PD))，該四個像素電晶體係一轉移電晶體112R、一重設電晶體113R、一放大器電晶體114R及一選擇電晶體115R。 係用作光電轉換單元111R之光電二極體之一端之一陽極電極係接地的，且係光電二極體之另一端之一陰極電極連接至轉移電晶體112R之一源極。轉移電晶體112R之一汲極連接至重設電晶體113R之一源極及放大器電晶體114R之一閘極，且兩個連接相交處之一點形成一浮動擴散單元(FD) 121R。 重設電晶體113R之一汲極連接至一參考側垂直重設輸入線61R。放大器電晶體114R之一源極連接至一參考側垂直電流供應線62R。放大器電晶體114R之一汲極連接至選擇電晶體115R之一源極，且選擇電晶體115R之一汲極連接至一參考側垂直信號線22R。 轉移電晶體112R之一閘極、重設電晶體113R之一閘極及選擇電晶體115R之一閘極經由像素驅動線31 (圖6)連接至垂直驅動單元12 (圖6)，且脈衝作為驅動信號(TRG2、RST2及SEL2)分別被供應至上述閘極。 在此處，參考側垂直信號線22R連接至電流鏡電路51之一參考側PMOS電晶體511R之一汲極及一閘極以及讀出側PMOS電晶體511S之一閘極。 另外，在重設時間處，參考側垂直重設輸入線61R連接至一電源供應器Vrst，且一任意輸入電壓信號被施加至透過此佈線選定之參考像素100R之浮動擴散單元121R，亦即放大器電晶體114R之一輸入端子。 讀出側垂直電流供應線62S及參考側垂直電流供應線62R在一連接點(Vcom )處彼此連接，且然後連接至係一恆定電流源之負載MOS電路52。 在具有上述組態之差動像素讀出電路50中，讀取像素100S之放大器電晶體114S與參考像素100R之放大器電晶體114R構成一差動放大器(一差動放大器電路)，且因此經由輸出端子53輸出以由讀取像素100S之光電轉換單元111S偵測到之一信號電荷為依據之一電壓信號。 (驅動差動像素之實例) 接下來，將參考圖9之流程圖來闡述驅動構成圖8中所圖解說明之差動像素讀出電路50之一像素之一實例。 注意，圖9之上部部分展示關於被分別施加至讀取像素100S中之選擇電晶體115S、重設電晶體113S及轉移電晶體112S之閘極之驅動信號SEL1、RST1及TRG1之一時序表。 另外，圖9之下部部分展示關於被分別施加至參考像素100R中之選擇電晶體115R、重設電晶體113R及轉移電晶體112R之閘極之驅動信號TRG2、RST2及SEL2之一時序表。注意，圖9中之一時間方向係自圖式之左側至右側之方向。 首先，當在自一時間t1 至一時間t2 之一週期中施加高位準脈衝作為驅動信號RST1及驅動信號TRG1時，重設電晶體113S使讀取像素100S之光電轉換單元111S及浮動擴散單元121S中所累積之電荷放電。 因此，光電轉換單元111S中所累積之電荷至此被清除，且自來自一物體之光獲得之新電荷在自時間t2 至一時間t5 之一週期中累積於光電轉換單元111S中。 接下來，當在自一時間t3 至一時間t7 之一週期中，在選定讀取像素100S及參考像素100R中將驅動信號SEL1及SEL2自一L位準切換至一H位準時，負載MOS電路52沿自放大器電晶體114S及放大器電晶體114R之源極至汲極之一方向供應一電流。 因此，接收選定讀取像素100S之浮動擴散單元121S之一FD電位作為一輸入電壓信號之差動放大器電路操作，且放大電壓信號被輸出至讀出側垂直信號線22S。此狀態持續直至在時間t7 處驅動信號SEL1及SEL2自H位準切換至L位準為止。 注意，在自時間t1 至時間t3 之一週期中，參考像素100R之驅動信號SEL2、RST2及TRG2並不作用於讀取像素100S之信號讀出。 此外，當在自時間t3 至時間t4 之一週期中施加H位準脈衝作為驅動信號RST1及驅動信號RST2時，讀取像素100S及參考像素100R使浮動擴散單元121S及浮動擴散單元121R中所累積之電荷放電，且因此將信號位準初始化(重設)。 在此時，差動像素讀出電路50之輸出端子53經由讀出側垂直重設輸入線61S及重設電晶體113S電連接至讀取像素100S (其係差動像素讀出電路50之一個輸入)之浮動擴散單元121S。 因此，在差動像素讀出電路50中，將輸出端子53之一信號逆向地回饋回至係一個輸入側之浮動擴散單元121S，且因此輸出端子進入至一虛擬接地狀態中，且因此透過一外部應用固定至電源供應器Vrst之另一輸入側的浮動擴散單元121R、浮動擴散單元121S及輸出端子53處於相同電位下。 接下來，當在自時間t4 至時間t5 之一週期中施加L位準脈衝作為驅動信號RST1及驅動信號RST2時，在讀取像素100S及參考像素100R中浮動擴散單元121S與讀出側垂直重設輸入線61S電斷開連接，且浮動擴散單元121R與參考側垂直重設輸入線61R電斷開連接，且因此若干區中之每一者進入至浮動狀態中。 在此時，由於讀取像素100S之浮動擴散單元121S與參考像素100R之浮動擴散單元121R具有實質上相同之結構，因此在一重設關斷時間處該等區展示出實質上相同之電位改變(重設饋通)，且因此浮動擴散單元121S之一FD電位與浮動擴散單元121R之一FD電位展示出實質上相同之移動。 因此，在一重設接通時間處來自差動像素讀出電路50之輸出端子53之一輸出幾乎不因電壓Vrst改變，此狀態係差動放大讀出之一重設狀態(一初始狀態)，且該狀態之一輸出位準係一重設位準(一初始位準)。此重設狀態持續直至在時間t5 處信號電荷被轉移且係重設位準之一電壓被讀取為止。 接下來，當在自時間t5 至一時間t6 之一週期中以一脈衝形式施加讀取像素100S之驅動信號TRG1時，讀取像素100S之光電轉換單元111S中所累積之電荷由轉移電晶體112S轉移至浮動擴散單元121S。 然後，在讀取像素100S中，所轉移電荷調變浮動擴散單元121S，且當此電壓作為一電壓信號被輸入至放大器電晶體114S之閘極時，以所累積電荷量為依據之一電壓信號被輸出至讀出側垂直信號線22S。此信號讀出狀態持續直至驅動信號SEL1及SEL2在時間t7 處變成L位準，且在彼時間期間係信號位準之電壓被讀取為止。 注意，行信號處理單元14 (圖6)執行相關雙取樣以藉由獲得重設位準與信號位準讀取之間的差來移除雜訊(如上文所闡述)，且藉此可讀取被移除雜訊之一像素信號。 (差動像素讀出電路之其他電路組態之實例) (A)讀取像素與參考像素位於同一列中之配置 圖10係圖解說明在其中一讀取像素與一參考像素被配置於同一列中之一情形中之一組態之一電路圖。 圖10圖解說明一差動像素讀出電路50A之一實例，在差動像素讀出電路50A中係一有效像素之一像素用作配置於像素陣列單元11中之參考像素100R，接近於同一列中之讀取像素100S之該像素在成像期間累積且讀取自一物體獲得之一信號。 在此時，有效像素可切換至參考像素100R且可累積並讀取一信號，且可藉由以下方式讀取被二維地配置於像素陣列單元11中之所有有效像素：掃描若干對讀取像素100S與參考像素100R之位址同時藉由使用(舉例而言)像素驅動線31 (圖6)及行讀出電路單元13 (圖6)之開關來交替該等對。 注意，儘管在圖10之像素陣列單元11中讀取像素100S與參考像素100R位於同一列中且被配置成彼此水平毗鄰，但可在讀取像素100S與參考像素100R之間插入與差動驅動無關之一像素。 在此情形中，垂直貫通導線(垂直信號線22、垂直重設輸入線61及垂直電流供應線62)的數目/行及A/D轉換器之數目可被設定得較小，但必須增加橫穿像素陣列單元11之像素驅動線31之數目/列，此乃因必須獨立地驅動同一列中之兩個像素之驅動信號(TRG及RST)。 另外，在圖10之像素陣列單元11中，可切換在同一列中彼此水平毗鄰之讀取像素100S與參考像素100R之位置。 (B)讀取像素與參考像素在同一行中之配置 圖11係圖解說明在其中一讀取像素與一參考像素被配置於同一行中之一情形中之一組態之一電路圖。 圖11圖解說明一差動像素讀出電路50B之一實例，在差動像素讀出電路50中，係一有效像素之一像素用作配置於像素陣列單元11中之參考像素100R，接近且毗鄰於同一行中之讀取像素100S之該像素在成像期間累積且讀取自一物體獲得之一信號。 在此時，有效像素可切換至參考像素100R且可累積並讀取一信號，且可藉由以下方式讀取被二維地配置於像素陣列單元11中之所有有效像素：掃描若干對讀取像素100S與參考像素100R之位址同時藉由使用(舉例而言)像素驅動線31 (圖6)及行讀出電路單元13 (圖6)之開關交替該等對。 注意，儘管在圖11之像素陣列單元11中讀取像素100S與參考像素100R位於同一行中且被配置成彼此垂直毗鄰，但可在讀取像素100S與參考像素100R之間插入與差動驅動無關之一像素。 在此情形中，儘管橫穿像素陣列單元11之像素驅動線31之數目/列不增加，但必須增加垂直貫通導線(垂直信號線22、垂直重設輸入線61及垂直電流供應線62)之數目/行及A/D轉換器之數目。 另外，在圖11之像素陣列單元11中，可切換在同一行中彼此垂直毗鄰之讀取像素100S與參考像素100R之位置。 (C)讀取像素與參考像素在不同列及行中之配置 圖12係圖解說明在其中一讀取像素與一參考像素彼此接近但被配置於不同列及行中之一情形中之一組態之一電路圖。 圖12圖解說明一差動像素讀出電路50C之一實例，在差動像素讀出電路50C中，係一有效像素之一像素用作配置於像素陣列單元11中之參考像素100R，該像素在成像期間累積並讀取自一物體獲得之一信號且接近於讀取像素100S但位於一不同列及行中。 在此時，有效像素可切換至參考像素100R且可累積並讀取一信號，且可藉由以下方式讀取被二維地配置於像素陣列單元11中之所有有效像素：掃描若干對讀取像素100S與參考像素100R之位址同時藉由使用(舉例而言)像素驅動線31 (圖6)及行讀出電路單元13 (圖6)之開關來交替該等對。 注意，儘管在圖12之像素陣列單元11中，讀取像素100S及參考像素100R呈最接近之對角配置，但可在讀取像素100S與參考像素100R之間插入與差動驅動無關之一像素。 在此情形中，儘管垂直貫通導線(垂直信號線22、垂直重設輸入線61及垂直電流供應線62)之數目/行類似於圖10中所圖解說明之組態中之數目，但讀取像素100S及參考像素100R之驅動信號(SEL、TRG及RST)必須獨立於一對一第一非對角像素及一第二非對角像素(亦即，非作用之一對非對角像素)而被驅動，且因此必須增加橫穿像素陣列單元11之像素驅動線31之數目/列。 另外，在圖12之像素陣列單元11中，可切換在不同列及行中彼此毗鄰之讀取像素100S與參考像素100R之位置。 (D)參考專用像素在每一行中之配置 圖13係圖解說明在其中在每一行中皆配置一參考專用像素之一情形中之一組態之一電路圖。 圖13圖解說明一差動像素讀出電路50D之一實例，其中配置於每一行中以作為參考像素100R而配置於像素陣列單元11中之一參考專用像素與讀取一信號之一經二維配置有效像素構成一像素對(一差動對)。 在此處，在像素陣列單元11中，參考像素100R係一參考專用像素，其等效於配置於其周圍環境中之每一行中之一有效像素。另外，在像素陣列單元11中，所有經二維配置有效像素僅作為讀取像素100S由像素驅動線31掃描，且其信號被讀取。 (E)參考專用虛設像素在每一行中之配置 圖14係圖解說明在其中在每一行中皆配置一參考專用虛設像素之一情形中之一組態之一電路圖。 圖14圖解說明一差動像素讀出電路50E之一實例，其中配置於每一行中以作為參考像素100R而配置於像素陣列單元11中之一參考專用虛設像素與讀取一信號之一經二維配置有效像素形成一像素對(一差動對)。 在此處，在像素陣列單元11中，參考像素100R係參考專用虛設像素且係一偽像素，其展示出與配置於周圍環境中之每一行中之一有效像素之特性類似之重設饋通特性。另外，在像素陣列單元11中，所有經二維配置有效像素僅作為讀取像素100S由像素驅動線31掃描，且因此其信號被讀取。 在此處，參考像素100R用作參考專用虛設像素以作為(舉例而言)有效像素或為不具有光電轉換單元111R (諸如一光電二極體)之一像素阻擋光之一像素。 注意，參考像素100R可係具有與用作一有效像素之讀取像素100S相同之佈局組態之一像素，惟其中參考像素為有效像素阻擋光或不具有光電轉換單元111R之組態除外。另外，儘管參考像素100R可具有與用作有效像素之讀取像素100S不同之一佈局組態，但參考像素亦可係重設饋通特性經調整以與讀取像素100S之重設饋通特性相同之一偽像素。 (F)其中使用疊接電流鏡電路之組態 圖15係圖解說明其中使用一疊接電流鏡電路之一組態之一電路圖。 圖15圖解說明一差動像素讀出電路50F之一實例，在差動像素讀出電路50F中，一疊接電流鏡電路54對行讀出電路單元13之一電流鏡電路進行組態。 在圖15之差動像素讀出電路50F中，與圖8中所圖解說明之差動像素讀出電路50不同，一上部行讀出電路單元13具有疊接電流鏡電路54而非電流鏡電路51。 在疊接電流鏡電路54中，一對一讀出側PMOS電晶體541S與一參考側PMOS電晶體541R以及一對一讀出側PMOS電晶體542S與一參考側PMOS電晶體542R經設置以構成疊接電流鏡電路。 亦即，讀出側PMOS電晶體541S之一汲極連接至讀出側PMOS電晶體542S之一源極，且讀出側PMOS電晶體542S之一汲極連接至輸出端子53及讀出側垂直信號線22S。 與此同時，參考側PMOS電晶體541R之一汲極連接至參考側PMOS電晶體541R之一閘極、讀出側PMOS電晶體541S之一閘極及參考側PMOS電晶體542R之一源極。另外，參考側PMOS電晶體542R之一汲極連接至參考側PMOS電晶體542R之一閘極、讀出側PMOS電晶體542S之一閘極及參考側垂直信號線22R。 (G)其中可切換讀取像素與參考像素之組態 圖16及圖17係圖解說明其中可切換一讀取像素與一參考像素之組態之電路圖。 圖16圖解說明一差動像素讀出電路50G-1之一組態之一實例，其中像素在由行讀出電路單元13之開關SW切換之前配置於像素陣列單元11中。與此同時，圖17圖解說明一差動像素讀出電路50G-2之一組態之一實例，其中像素在由行讀出電路單元13之開關SW切換之前配置於像素陣列單元11中。 在圖16之差動像素讀出電路50G-1中，在被二維地配置於像素陣列單元11中之像素當中例示在同一列彼此毗鄰配置之一第一像素100-1及一第二像素100-2。另外，當開關SW1至SW8在上部行讀出電路單元13中執行一切換操作時，在像素陣列單元11中，第一像素100-1用作讀取像素100S且第二像素100-2用作參考像素100R。 另一方面，當開關SW1至SW8在圖17之差動像素讀出電路50G-2中之上部行讀出電路單元13中執行切換操作時，在像素陣列單元11中，第一像素100-1用作參考像素100R且第二像素100-2用作讀取像素100S。 亦即，在差動像素讀出電路50G中，當上部行讀出電路單元13之開關SW1至SW8執行切換操作時，在像素陣列單元11中，第一像素100-1自讀取像素100S (圖16)切換成參考像素100R (圖17)且第二像素100-2自參考像素100R (圖16)切換成讀取像素100S (圖17)。 換言之，可以說，關於差動像素讀出電路50G，儘管當設置於上部行讀出電路單元13中之開關SW1至SW8執行切換操作時，形成差動對(差動對)之像素對具有相同關係，但讀取像素100S之組態與參考像素100R之組態可至彼此切換。 (驅動可切換像素之實例) 在此處，將參考圖18之時序表闡述驅動圖16及圖17中所圖解說明之可切換像素之一實例。 注意，圖18之上部部分圖解說明關於被分別施加至第一像素100-1及第二像素100-2之選擇電晶體115、重設電晶體113、轉移電晶體112之閘極之驅動信號SEL1、RST1及TRG1及驅動信號SEL2、RST2及TRG2之一時序表。 與此同時，圖18之下部部分圖解說明開關SW1至SW8之一時序表，從而指示設置於上部行讀出電路單元13中之開關SW1至SW8之接通及關斷時序。注意，圖18中之一時間方向係自圖式之左側至右側之一方向。 首先，當在自一時間t1 至一時間t2 之一週期中，開關SW8處於接通狀態中且施加H位準脈衝以作為驅動信號RST1及驅動信號TRG1時，將第一像素100-1之光電轉換單元111及浮動擴散單元121中所累積之電荷放電。 因此，光電轉換單元111中所累積之電荷至此在第一像素100-1中被清除，且在自時間t1 至一時間t7 之一週期中自來自一物體之光獲得之新電荷累積於光電轉換單元111中。 接下來，當在自一時間t3 至一時間t4 之一週期中開關SW5處於接通狀態中且施加H位準脈衝以作為驅動信號RST2及驅動信號TRG2時，將第二像素100-2之光電轉換單元111及浮動擴散單元121中所累積之信號電荷放電。 因此，光電轉換單元111中所累積之電荷至此在第二像素100-2中被清除，且在自時間t4 至一時間t12 之一週期中自來自一物體之光獲得之新電荷累積於光電轉換單元111中。 接下來，當在自一時間t5 至一時間t14 之一週期中，在選定第一像素100-1及第二像素100-2中驅動信號SEL1及SEL2自L位準切換至H位準時，負載MOS電路52沿自第一像素100-1及第二像素100-2之放大器電晶體114之源極至汲極之一方向供應一電流。 此外，當在自時間t5 至時間t9 之一週期中開關SW2、SW3、SW5及SW8處於接通狀態中時，選定第一像素100-1及第二像素100-2以及行讀出電路單元13之電流鏡電路51等效於一差動像素讀出電路(例如，圖8之差動像素讀出電路50)，其中第一像素100-1被設定為讀取像素100S且第二像素100-2被設定為參考像素100R。 因此，選定第一像素100-1及第二像素100-2之浮動擴散單元121之FD電位之間的一差被放大為一輸入電壓信號且被輸出至垂直信號線22。 接下來，當在自時間t5 至一時間t6 之一週期中施加H位準脈衝以作為驅動信號RST1及驅動信號RST2時，第一像素100-1及第二像素100-2之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續至時間t7 ，且在彼時間期間讀取一電壓以作為第一像素100-1之一重設位準。 當在自時間t7 至一時間t8 之一週期中施加一H位準脈衝以作為驅動信號TRG1時，第一像素100-1之光電轉換單元111中所累積之電荷由轉移電晶體112轉移至浮動擴散單元121。 然後，當第一像素100-1之浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之一電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至在時間t9 處開關SW2、SW3、SW5及SW8處於關斷狀態中為止，且在彼時間期間第一像素100-1之信號位準之一電壓被讀取。 接下來，當在自一時間t10 至時間t14 之週期中開關SW1、SW4、SW6及W7處於接通狀態中時，選定第一像素100-1及第二像素100-2以及行讀出電路單元13之電流鏡電路51等效於一差動像素讀出電路(例如，圖8之差動像素讀出電路50)，其中第二像素100-2被設定為讀取像素100S且第一像素100-1被設定為參考像素100R。 因此，選定第一像素100-1及第二像素100-2之浮動擴散單元121之FD電位之間的一差被放大為一輸入電壓信號且被輸出至垂直信號線22。 接下來，當在自一時間t10 至一時間t11 之一週期中施加H位準脈衝以作為驅動信號RST1及驅動信號RST2時，第一像素100-1及第二像素100-2之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續直至時間t12 為止，且在彼時間期間讀取一電壓以作為第二像素100-2之一重設位準。 當在自時間t12 至一時間t13 之一週期中施加一H位準脈衝以作為驅動信號TRG2時，第二像素100-2之光電轉換單元111中所累積之電荷由轉移電晶體112轉移至浮動擴散單元121。 然後，當第一像素100-2之浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之一電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至在時間t14 處開關SW1、SW2、SW6及SW7處於關斷狀態中為止，且在彼時間期間讀取一電壓以作為第二像素100-2之信號位準。 注意，行信號處理單元14 (圖6)執行相關雙取樣以藉由獲得重設位準與信號位準讀取之間的一差來在第一像素100-1及第二像素100-2中之每一者中移除雜訊(如上文所闡述)，且藉此可讀取被移除雜訊之一像素信號。 (H)在其中可切換SF模式與差動模式之一情形中之組態 期望在差動型放大讀出中，透過(舉例而言)具有一寬動態範圍之源極隨耦器型讀出執行讀取以在一明亮時刻獲得高轉換效率。亦即，可藉由在源極隨耦器型讀出(其在下文將被稱為一SF模式)與差動型放大讀出(其在下文將被稱為一差動模式)之間適當地切換來執行更適當讀出。 圖19至圖21係圖解說明其中可切換SF模式與差動模式之組態之電路圖。 圖19圖解說明一像素讀出電路50H-1之一組態之一實例，其中像素配置於像素陣列單元11中，像素陣列單元11由行讀出電路單元13之開關SW切換至SF模式。另一方面，圖20及圖21圖解說明像素讀出電路50H-2及50H-3之組態之實例，其中像素配置於像素陣列單元11中，像素陣列單元11由行讀出電路單元13之開關SW切換至差動模式。 在圖19之像素讀出電路50H-1中，在被二維地配置於像素陣列單元11中之像素當中例示在同一列中彼此毗鄰配置之第一像素100-1及第二像素100-2。 在圖19之像素讀出電路50H-1中，行讀出電路單元13之開關SW0、SW11至SW17及SW21至SW27執行一切換操作以轉變至SF模式，且藉此第一像素100-1及第二像素100-2獨立地執行源極隨耦器型讀出。 注意，在圖19之像素讀出電路50H-1中，利用電路佈線中之粗線強調之部分係在SF模式中之操作期間有效之部分。 與此同時，在圖20之像素讀出電路50H-2中，行讀出電路單元13之開關SW0、SW11至SW17及SW21至SW27執行一切換操作以轉變至差動模式，且藉此在像素陣列單元11中第一像素100-1被設定為讀取像素100S且第二像素100-2被設定為參考像素100R，且因此執行第一像素100-1之差動型放大讀出。 注意，在圖20之像素讀出電路50H-2中，利用電路佈線中之粗線強調之部分係在差動模式之操作期間有效之部分。 另外，在圖21之像素讀出電路50H-3中，行讀出電路單元13之開關SW0、SW11至SW17及SW21至SW27執行切換操作以轉變至差動模式，且藉此在像素陣列單元11中第一像素100-1被設定為參考像素100R且第二像素100-2被設定為讀取像素100S，且因此執行第二像素100-2之差動型放大讀出。 注意，在圖21之像素讀出電路50H-3中，利用電路佈線中之粗線強調之部分係在差動模式之操作期間有效之部分。 如上文所闡述，在像素讀出電路50H中，行讀出電路單元13之開關SW0、SW11至SW17及SW21至SW27執行切換操作，且因此在像素陣列單元11中第一像素100-1切換成對應於SF模式(圖19)之一像素且切換成對應於差動模式之讀取像素100S (圖20)或參考像素100R (圖21)，並且第二像素100-2切換成對應於SF模式(圖19)之一像素且切換成對應於差動模式之參考像素100R (圖20)或讀取像素100S (圖21)。 換言之，在像素讀出電路50H中，當執行差動型放大讀出時，透過行讀出電路單元13之開關SW0、SW11至SW17及SW21至SW27之切換操作，可執行源極隨耦器型讀出且可替換形成一差動對(一差動對)之一像素對之一組態。 (在SF模式中驅動之實例) 在此處，將參考圖22之時序表闡述驅動切換至圖19中所圖解說明之SF模式之像素之一實例。 注意，圖22之上部部分圖解說明關於被分別施加至第一像素100-1及第二像素100-2中之選擇電晶體115、重設電晶體113及轉移電晶體112之閘極之驅動信號SEL1、RST1及TRG1以及驅動信號SEL2、RST2及TRG2之一時序表。 與此同時，圖22之下部部分圖解說明關於開關SW0、SW11至SW17及SW21至SW27之一時序表，從而指示行讀出電路單元13中之開關SW0、SW11至SW17及SW21至SW27之接通及關斷時序。注意，圖22中之一時間方向係自圖式之左側至右側之一方向。 然而，為說明方便起見，圖22之時序表將基本上被闡述為對應於上述圖18之時序表，但圖22之驅動實例與圖18之驅動實例具有一差異，特定而言該差異在於在自一時間t3 至一時間t5 之一週期中及在自一時間t10 至一時間t14 之一週期中之驅動不作用於第一像素100-1及第二像素100-2之讀出。 首先，當在自一時間t1 至一時間t2 之一週期中，開關SW17及SW27處於接通狀態中且施加H位準脈衝以作為驅動信號RST1、RST2、TRG1及TRG2時，將第一像素100-1及第二像素100-2之光電轉換單元111及浮動擴散單元121中所累積之電荷放電。 因此，第一像素100-1及第二像素100-2中之光電轉換單元111中所累積之電荷至此被清除，且在自時間t1 至一時間t7 之一週期中自來自一物體之光獲得之新電荷累積於光電轉換單元111中。 接下來，當在自一時間t5 至一時間t9 之一週期中，在選定第一像素100-1及第二像素100-2中驅動信號SEL1及SEL2自一L位準切換至一H位準時，負載MOS電路52沿自第一像素100-1及第二像素100-2之放大器電晶體114之源極至汲極之方向供應一電流。 此外，當在自時間t5 至時間t9 之週期中開關SW12、SW14、SW17、SW22、SW24及SW27處於接通狀態中且其他開關SW處於關斷狀態中時，選定第一像素100-1及第二像素100-2之讀出電路等效於一源極隨耦器型讀出電路。 因此，選定第一像素100-1及第二像素100-2中之浮動擴散單元121之FD電位被放大為一輸入電壓信號且被輸出至垂直信號線22。 接下來，當在自時間t5 至一時間t6 之一週期中施加H位準脈衝以作為驅動信號RST1及RST2時，第一像素100-1及第二像素100-2之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續直至一時間t7 為止，且在彼時間期間讀取電壓以作為第一像素100-1及第二像素100-2之重設位準。 當在自時間t7 至一時間t8 之一週期中施加H位準脈衝以作為驅動信號TRG1及TRG2時，第一像素100-1及第二像素100-2之光電轉換單元111中所累積之電荷由轉移電晶體112轉移至浮動擴散單元121。 然後，當在第一像素100-1及第二像素100-2中浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為電壓信號時，以所累積電荷量為依據之電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至在時間t9 處開關SW12、SW14、SW17、SW22、SW24及SW27處於關斷狀態中為止，且在彼時間期間讀取電壓以作為第一像素100-1及第二像素100-2之信號位準。 注意，行信號處理單元14 (圖6)執行相關雙取樣以藉由獲得重設位準與信號位準讀取之間的一差(如上文所闡述)在第一像素100-1及第二像素100-2中之每一中移除雜訊，且藉此可讀取被移除雜訊之一像素信號。 (在差動模式中驅動之實例) 接下來，將參考圖23之時序表闡述驅動切換至圖20及圖21中所圖解說明之差動模式之像素之一實例。 注意，圖23之上部部分圖解說明關於被施加至第一像素100-1及第二像素100-2之選擇電晶體115、重設電晶體113及轉移電晶體112之閘極之驅動信號SEL1、RST1、TRG1、SEL2、RST2及TRG2之一時序表。 與此同時，圖23之下部部分圖解說明關於開關SW0、SW11至SW17及SW21至SW27之一時序表，從而指示開關SW0、SW11至SW17及SW21至SW27在行讀出電路單元13中之接通及關斷時序。注意，圖23中之一時間方向係自圖式之左側至右側之一方向。 然而，為說明之方便起見，將基本上將圖23之時序表闡述為對應於上述圖18之時序表，但圖23之驅動實例與圖18之驅動實例具有一差異，特定而言在於開關SW數目之一增加及切換控制方面，此乃因必須在SF模式與差動模式之間切換且在讀取像素100S與參考像素100R之間切換。 亦即，在圖23之時序表中，施加H位準脈衝以作為驅動信號SEL1、RST1、TRG1、SEL2、RST2及TRG2之時序類似於圖18之時序表中之時序。 與此同時，在圖23之時序表中，在自一時間t5 至一時間t9 之一週期中，開關SW0、SW11至SW17及SW21至SW27當中之開關SW0、SW13、SW15、SW21、SW23及SW26處於接通狀態中且其他開關SW處於關斷狀態中。因此，在像素陣列單元11中，第一像素100-1被設定為讀取像素100S且第二像素100-2被設定為參考像素100R，且因此執行第一像素100-1之差動型放大讀出。 另外，在圖23之時序表中，在自一時間t10 至一時間t14 之一週期中，開關SW0、SW11至SW17及SW21至SW27當中之開關SW0、SW11、SW13、SW16、SW23及SW25處於接通狀態中，且其他開關SW處於關斷狀態中。因此，在像素陣列單元11中，第一像素100-1被設定為參考像素100R且第二像素100-2被設定為讀取像素100S，且因此執行第二像素100-2之差動型放大讀出。 如上文所闡述，在像素讀出電路50H中，當開關SW0、SW11至SW17及SW21至SW27在行讀出電路單元13中執行切換操作時，讀出可易於在差動模式與SF模式中之讀出之間切換。因此，舉例而言，在一明亮時刻電路可切換至具有一寬動態範圍之源極隨耦器型讀出。 (自第一實施例之組態獲得之效應) 接下來，將參考圖24闡述當採用其中透過一外部應用設定一重設電壓之一組態且根據第一實施例之負回饋時獲得之一效應。 注意，圖24之上部部分圖解說明關於分別被施加至讀取像素100S之選擇電晶體115S、重設電晶體113S及轉移電晶體112S之閘極之驅動信號SEL1、RST1及TRG1之一時序表。 另外，圖24之中間部分圖解說明關於分別被施加至參考像素100R之選擇電晶體115R、重設電晶體113R及轉移電晶體112R之閘極之驅動信號TRG2、RST2及SEL2之一時序表。 由於圖24之上部部分及中間部分中之時序表類似於上述圖9中所圖解說明之時序表，因此對其之一說明將被適當地省略，然而，圖24之下部部分中之時序表圖解說明電壓VVRD 、VFD 、VVSL 及VCOM 之波形之一時序表。 VVRD 表示施加至垂直重設輸入線(VRD) 61之一電壓之一波形，VFD 表示浮動擴散單元(FD) 121之一FD電位之一波形，VVSL 表示施加至連接至輸出端子53之垂直信號線(VSL) 22之一電壓(一VSL電位)之一波形，且VCOM 表示施加至連接至負載MOS電路52之垂直電流供應線62之一電壓之一波形。 在此處，關注自一時間t3 至一時間t4 之一週期，當施加H位準脈衝以作為驅動信號RST1及RST2時，讀取像素100S及參考像素100R之浮動擴散單元121S及浮動擴散單元121R中所累積之電荷被放電且信號位準被初始化(重設)。 在此時，在差動像素讀出電路50中，輸出端子53透過讀出側垂直重設輸入線61S及重設電晶體113S電連接至浮動擴散單元121S。因此，在差動像素讀出電路50中輸出端子53之一信號被逆向地回饋回至一輸入側上之浮動擴散單元121S且該輸出端子進入到虛擬接地狀態中，且因此在另一輸入側上透過外部應用固定至電源供應器Vrst之浮動擴散單元121R及浮動擴散單元121S以及輸出端子53處於相同電位下。 然後，當在自時間t4 至一時間t5 之一週期中施加L位準脈衝以作為驅動信號RST1及RST2時，浮動擴散單元121S與讀出側垂直重設輸入線61S電斷開連接，浮動擴散單元121R與參考側垂直重設輸入線61R電斷開連接，且因此讀取像素100S及參考像素100R中之區進入到浮動狀態中。 在此時，由於讀取像素100S之浮動擴散單元121S與參考像素100R之浮動擴散單元121R具有實質上相同結構，因此在重設關斷(重設饋通)時間處該等區展示出實質上相同電位改變，且因此浮動擴散單元121S之一FD電位與浮動擴散單元121R之一FD電位展示出實質上相同移動。 因此，在重設接通時間處來自差動像素讀出電路50之輸出端子53之一輸出幾乎不因電壓Vrst改變，在差動放大讀出中此狀態係重設狀態(一初始狀態)，且該狀態之一輸出位準係一重設位準(一初始位準)。此重設狀態持續直至在時間t5 處信號電荷被轉移且係重設位準之一電壓被讀取為止。 藉由執行上述差動放大讀出，可停止可能由重設饋通導致的重設位準自一可讀取範圍之偏移同時實現高轉換效率(一放大率)，然而，藉由採用其中透過一外部應用及負回饋設定重設電壓之組態，在重設時間處讀取像素100S之FD電位可受控制以便具有第一實施例中之一所要值。 舉例而言，已知一操作點不利於具有高轉換效率(放大率)之一放大器電路中之轉移，然而，電荷可自光電轉換單元111S被轉移，且可藉由控制讀取像素100S之FD電位以便具有一所要值來設定獲得一像素之一輸出電壓之高振幅之一初始FD電壓。 至此對第一實施例之說明結束。 ＜4.第二實施例＞ 接下來，將參考圖25至圖32闡述用於透過差動型放大讀出抑制一雜訊增加同時實現高轉換效率(放大率)之一組態以作為一第二實施例。 (像素讀出電路之組態之實例) 圖25係圖解說明根據第二實施例之一像素讀出電路之一組態之一實例之一電路圖。 在圖25中，像素讀出電路係由配置於一像素陣列單元11中之像素100、由PMOS電晶體511構成之一電流鏡電路51及將恆定電流供應至像素之負載MOS電路52構成。 在像素陣列單元11中，當像素100位於一ith 列及一jth 行中時像素100被表示為像素100-ij，且一像素100-11具有四個像素電晶體，該像素100-11包含一光電轉換單元111(諸如一光電二極體(PD))以及(舉例而言)一轉移電晶體112、一重設電晶體113、一放大器電晶體114及一選擇電晶體115。 在像素100-11中，重設電晶體113之一汲極連接至一重設輸入線61-1。放大器電晶體114之一源極連接至一垂直電流供應線62-1。放大器電晶體114之一汲極連接至選擇電晶體115S之一源極，且選擇電晶體115之一汲極連接至一垂直信號線22-1。 轉移電晶體112、重設電晶體113及選擇電晶體115之閘極經由像素驅動線31 (圖6)連接至垂直驅動單元12，且脈衝作為驅動信號(TRGi、RSTi及SELi)分別被供應至上述閘極。 另外，儘管一像素100-12除了一光電轉換單元111之外亦具有四個像素電晶體，如像素100-11一樣，但像素100-12與上述像素100-11不同，不同之處在於驅動信號(TRGj、RSTj及SELj)被供應至其一轉移電晶體112、一重設電晶體113及一選擇電晶體115之閘極。 亦即，儘管像素陣列單元11中之像素100具有類似組態，但供應至奇數行中之像素之轉移電晶體112、重設電晶體113及選擇電晶體115之閘極之驅動信號與供應至偶數行中之像素之上述電晶體之閘極之驅動信號不同。 更具體而言，驅動信號(TRGi、RSTi及SELi)被供應至奇數行中之像素100-11及一像素100-13，且驅動信號(TRGj、RSTj及SELj)被供應至偶數行中之像素100-12及一像素100-14。 在此處，將開關FEN、DAEN、DAS1及DAS2設置於圖25之像素讀出電路中，且當此等開關執行接通或關斷操作時，SF模式與差動模式彼此切換。 另外，將開關DAHZ設置於圖25之像素讀出電路之上部部分及下部部分中，且當上部部分中之開關DAHZ處於接通狀態中時，各自由一對PMOS電晶體511構成之若干電流鏡電路51之偏壓電壓橫向地連接。與此同時，當下部部分中之開關DAHZ處於接通狀態中時，係各自由一NMOS電晶體構成之負載MOS電路52之恆定電流源節點橫向地連接。 注意，下文將參考圖26及圖27之電路圖闡述切換至差動模式之像素讀出電路之一組態，且下文將參考圖29之時序表闡述其一驅動實例。另外，將參考圖28之電路圖闡述切換至SF模式之像素讀出電路之一組態，且下文將參考圖30之時序表闡述其一驅動實例。 (差動模式之組態) 圖26及圖27係圖解說明其中在差動模式中讀取像素與參考像素可切換之一組態之電路圖。 在圖26及圖27中，圖解說明配置於像素陣列單元11中之像素之一組態之一實例，該像素用作一像素讀出電路，其係藉由將開關SFEN設定成處於關斷狀態中且將開關DAEN設定成處於接通狀態中而被切換至差動模式。 另外，當在圖26之像素讀出電路中開關DAS1被設定成處於接通狀態中且開關DAS2被設定成處於關斷狀態中時，舉例而言，在配置於像素陣列單元11中之像素當中奇數行中之像素100-11及像素100-13被設定為參考像素100R且偶數行中之像素100-12及像素100-14被設定為讀取像素100S。藉此，執行差動型放大讀出。 另一方面，當在圖27之像素讀出電路中，開關DAS1被設定成處於關斷狀態中且開關DAS2被設定成處於接通狀態中時，舉例而言，在配置於像素陣列單元11中之像素當中奇數行中之像素100-11及像素100-13被設定為讀取像素100S，且偶數行中之像素100-12及像素100-14被設定為參考像素100R。藉此，執行差動型放大讀出。 在此處，在圖26及圖27之像素讀出電路中，上部部分中之開關DAHZ處於接通狀態中且各自由一對PMOS電晶體511構成之若干電流鏡電路51之偏壓電壓橫向地連接(圖式中之HC1)。另外，當下部部分中之開關DAHZ處於接通狀態中時，係各自由一NMOS電晶體構成之負載MOS電路52之恆定電流源節點橫向地連接(圖式中之HC2)。 由於上述橫向連接，參考像素100R中之每一者之放大器電晶體114R之源極側及汲極側彼此連接，且根據橫向連接之數目減小橫向連接節點中之每一者處出現之雜訊。 在此處，儘管可藉由在橫向連接HC1及橫向連接HC2當中形成至少一個橫向連接來減小在橫向連接節點處出現之雜訊，但當橫向連接HC1及橫向連接HC2兩者皆形成時，可改良雜訊減小效應。 另外，儘管不僅當上部部分中之所有開關DAHZ被設定成處於接通狀態中以實現橫向連接HC1時而且當某些開關DAHZ處於接通狀態中時亦可減小在橫向連接節點處出現之雜訊，但用於橫向連接HC1之更大數目個橫向連接可進一步改良雜訊減小效應。同樣地，可藉由將所有或某些下部部分中之開關DAHZ設定成處於接通狀態中以實現橫向連接HC2來減小在橫向連接節點處出現之雜訊。 亦即，儘管橫向連接單元有助於隨著行數目增大而增強雜訊減小效應，但並不限於其中配置於像素陣列單元11中之所有像素之像素對(差動對)被連接之一情形，且若以兩個或兩個以上行為單位形成橫向連接，則仍可獲得雜訊減小效應。 舉例而言，可針對諸如R (紅色)、G (綠色)及B (藍色)等色彩單獨地形成橫向連接，或可根據視角在複數個區中形成橫向連接，且此等區域可根據一模式切換。上部部分及下部部分中之開關DAHZ根據供應至該等開關之DAHZ信號執行切換操作，且藉此可任意地分離一橫向連接。 如上文所闡述，在像素讀出電路中可致使參考像素100R之所有或某些放大器電晶體114R之源極側、汲極側以及源極側及汲極側兩者彼此連接。 注意，在圖26之像素讀出電路中，像素100-11及像素100-13之參考像素100R之垂直信號線22連接至PMOS電晶體511-1之汲極及閘極以及電流鏡電路51之PMOS電晶體511-2之閘極。 在圖26之參考像素100R中，在重設時間處，垂直重設輸入線61連接至一電源供應器Vrst，且一任意輸入電壓信號被施加至經由此佈線選定之浮動擴散單元121，亦即放大器電晶體114之輸入端子。 另外，在圖26之像素讀出電路中，像素100-12及像素100-14中之讀取像素100S之垂直信號線22連接至垂直重設輸入線61、電流鏡電路51之PMOS電晶體511-2之汲極及輸出端子Vout。 在圖26之讀取像素100S中，垂直重設輸入線61連接至選定讀取像素100之垂直信號線22及浮動擴散單元121 (亦即放大器電晶體114之輸入端子)，且當重設電晶體113接通時，像素讀出電路之一輸出信號被逆向地回饋回至電路。 與此同時，在圖27之像素讀出電路中，像素100-11及像素100-13中之讀取像素100S之垂直信號線22連接至垂直重設輸入線61、電流鏡電路51之PMOS電晶體511-2之汲極及輸出端子Vout。 在圖27之讀取像素100S中，垂直重設輸入線61連接至選定讀取像素100之垂直信號線22及浮動擴散單元121 (亦即放大器電晶體114之輸入端子)，且當重設電晶體113接通時，像素讀出電路之一輸出信號被逆向地回饋回至電路。 另外，在圖27之像素讀出電路中，像素100-12及像素100-14中之參考像素100R之垂直信號線22連接至PMOS電晶體511-2 1之汲極及閘極以及電流鏡電路5之PMOS電晶體511-1之閘極。 在圖27之參考像素100R中，在重設時間處，垂直重設輸入線61連接至電源供應器Vrst，且一任意輸入電壓信號經由此佈線被施加至選定參考像素100R之浮動擴散單元121，亦即放大器電晶體114之輸入端子。 亦即，圖26及圖27之像素讀出電路具有與根據上述第一實施例之差動像素讀出電路(例如，圖8之差動像素讀出電路50)類似之一組態，且透過差動型放大讀出，可停止可能由重設饋通導致的一重設位準自一可讀取範圍之偏移且控制讀取像素100S之FD電位以便在重設時間處具有所要值同時實現高轉換效率。 (SF模式之組態) 圖28係圖解說明像素讀出電路在SF模式中之一組態之一實例之一電路圖。 圖28圖解說明配置於像素陣列單元11中之像素之一組態之一實例，該像素用作一像素讀出電路，其係藉由將開關SFEN設定成處於接通狀態中且將開關DAEN、DAS1及DAS2設定成處於關斷狀態中而切換至SF模式。 在圖28之像素讀出電路中，藉由將開關SFEN設定成處於接通狀態中且將開關DAEN、DAS1及DAS2設定成處於關斷狀態中，配置於像素陣列單元11中之所有像素(亦即舉例而言，像素100-11至像素100-14全部)獨立地執行源極隨耦器型讀出。 注意，在圖28之像素讀出電路中，諸如差動模式中之此等橫向連接未形成，此乃因上部部分及下部部分中之開關DAHZ處於關斷狀態中。 (在差動模式中驅動之實例) 在此處，將參考圖29之時序表闡述驅動切換至圖26及圖27中所圖解說明之差動模式之像素之一實例。 注意，圖29之一上部部分展示關於被分別施加至像素100-11及像素100-12之選擇電晶體115、重設電晶體113及轉移電晶體112之閘極之驅動信號SELi、RSTi及TRGi以及驅動信號SELj、RSTj及TRGj之一時序表。 另外，圖29之中間部分展示關於開關SFEN、DAEN、DAS1、DAS2及DAHZ之一時序表，從而指示開關SFEN、DAEN、DAS1、DAS2及DAHZ之接通及關斷時序。此外，圖29之一下部部分展示關於輸出端子Voutk及Voutk+1之電壓波形之一時序表。圖29中之一時間方向係自圖式之左側至右側之一方向。 注意，儘管在圖18或圖23之時序表中的自時間t1 至時間t5 之週期中形成之操作在圖29之時序表中被省略，但與在自時間t1 至時間t5 之週期中形成之操作類似之一操作實際上被執行。 當在自一時間t1 至一時間t11 之一週期中，在像素100-11及像素100-12中驅動信號SELi及SELj切換成處於一H位準下時，負載MOS電路52沿自像素100-11及像素100-12之放大器電晶體114之源極至汲極之方向供應電流。 此外，當在自時間t1 至一時間t6 之一週期中開關DAEN及DAS1處於接通狀態中時，選定像素100-11及像素100-12以及電流鏡電路51等效於一差動像素讀出電路，其中像素100-12被設定為讀取像素100S且像素100-11被設定為參考像素100R。 因此，選定像素100-11及像素100-12之浮動擴散單元121之FD電位之間的一差被放大成一輸入電壓信號且被輸出至垂直信號線22。 接下來，當在自一時間t2 至一時間t3 之一週期中施加H位準脈衝以作為驅動信號RSTi及驅動信號RSTj時，像素100-11及像素100-12之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續直至一時間t4 為止，且在彼時間期間讀取一電壓以作為像素100-12之一重設位準。 當在自時間t4 至一時間t5 之一週期中施加一H位準脈衝以作為驅動信號TRGj時，像素100-12之光電轉換單元111中所累積之電荷由浮動擴散單元121之轉移電晶體112轉移。 然後，當在像素100-12中浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之一電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至在時間t6 處開關DAS1處於關斷狀態中為止，且在彼時間期間讀取一電壓以作為像素100-12之一信號位準(圖式中之Voutk+1之電壓波形)。 接下來，當在自時間t6 至時間t11 之一週期中開關DAS2像開關DAS1一樣進入到接通狀態而非關斷狀態中且因此開關DAEN及DAS2處於接通狀態中時，選定像素100-11及像素100-12以及電流鏡電路51等效於一差動像素讀出電路，其中像素100-12被設定為參考像素100R且像素100-11被設定為讀取像素100S。 因此，選定像素100-11及像素100-12之浮動擴散單元121之FD電位之間的一差被放大成一輸入電壓信號且被輸出至垂直信號線22。 接下來，當在自一時間t7 至時間t8 之一週期中施加H位準脈衝以作為驅動信號RSTi及驅動信號RSTj時，像素100-11及像素100-12之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續直至一時間t9 為止，且在彼時間期間讀取一電壓以作為像素100-11之一重設位準。 當在自時間t9 至時間t10 之一週期中施加一H位準脈衝以作為驅動信號TRGj時，像素100-11之光電轉換單元111中所累積之電荷由浮動擴散單元121之轉移電晶體112轉移。 然後，當在像素100-11中浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之一電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至在時間t11 處開關DAS2處於關斷狀態中為止，且在彼時間期間讀取一電壓以作為像素100-11之一信號位準(圖式中之Voutk之電壓波形)。 在此處，在時間t1 至時間t11 之整個週期中開關DAHZ持續地處於接通狀態中，各自由一對PMOS電晶體511構成之若干電流鏡電路51之偏壓電壓橫向地連接，且此外係各自由一NMOS電晶體構成之若干負載MOS電路52之恆定電流源節點亦橫向地連接。因此，根據橫向連接之數目，橫向連接節點中之每一者處出現之雜訊被減小。 注意，行信號處理單元14 (圖6)執行相關雙取樣以在像素100-11及像素100-12中之每一者中藉由獲得重設位準與信號位準讀取之間的一差來移除雜訊(如上文所闡述)，且藉此可讀取被移除雜訊之一像素信號。 藉由如上文所闡述地將開關SFEN設定成處於關斷狀態中且將開關DAEN設定成處於接通狀態中，電路切換至差動模式且藉此差動型放大讀出被執行。另外，藉由將開關DAS1及DAS2切換成僅處於接通或關斷狀態中，可交替地切換讀取像素100S與參考像素100R來執行讀出。 另外，藉由將開關DAHZ設定成處於接通狀態中，各自由一對PMOS電晶體511構成之若干電流鏡電路51之偏壓電壓橫向地連接，且藉由橫向地連接具有讀取像素100S與參考像素100R之像素對(一差動對)之一共同電壓之恆定電流源節點，可根據橫向連接之數目減小橫向連接節點中之每一者處出現之雜訊。 (在SF模式中驅動之實例) 接下來，將參考圖30之時序表闡述驅動切換至圖28中所圖解說明之SF模式之像素之一實例。 注意圖30關於驅動信號SELi、RSTi及TRGi、驅動信號SELj、RSTj及TRGj、開關SFEN、DAEN、DAS1、DAS2及DAHZ之時序表，且輸出端子Voutk及Voutk+1之電壓波形對應於圖29關於該等元件之時序表。 當在自一時間t1 至一時間t6 之一週期中，驅動信號SELi切換至一H位準時，負載MOS電路52沿自像素100-11之放大器電晶體114之源極至汲極之方向供應一電流。 注意，當在自時間t1 至時間t6 之週期中，開關DAEN、DAS1及DAS2被設定成處於關斷狀態中而開關SFEN被設定成處於接通狀態中時，選定像素100-11之讀出電路等效於一源極隨耦器型讀出電路。因此，選定像素100-11中之浮動擴散單元121之一FD電位被放大成一輸入電壓信號且被輸出至垂直信號線22。 當在自一時間t2 至一時間t3 之一週期中施加一H位準脈衝以作為驅動信號RSTi時，像素100-11之浮動擴散單元121中所累積之電荷被放電且一信號位準被初始化(重設)。 此重設狀態持續直至一時間t4 為止，且在彼時間期間讀取一電壓以作為像素100-11之一重設位準。 當在自時間t4 至一時間t5 之一週期中施加一H位準脈衝以作為驅動信號TRGi時，像素100-11之光電轉換單元111中所累積之電荷由浮動擴散單元121之轉移電晶體112轉移。 然後，當在像素100-11中浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之一電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至時間t6 為止，且在彼時間期間讀取一電壓以作為像素100-11之信號位準(圖式中之Voutk之電壓波形)。 接下來，當在自時間t6 至一時間t11 之一週期中驅動信號SELi切換至一L位準且此外驅動信號SELj切換至一H位準時，負載MOS電路52沿自像素100-12之放大器電晶體114之源極至汲極之方向供應一電流。 注意，由於在自時間t6 至時間t11 之週期中開關SFEN持續處於接通狀態中且開關DAEN、DAS1及DAS2持續處於關斷狀態中(如在自時間t1 至時間t6 之週期中)，選定像素100-12之讀出電路等效於一源極隨耦器型讀出電路。 接下來，當在自一時間t7 至一時間t8 之一週期中施加一H位準脈衝以作為驅動信號RSTj時，像素100-12之浮動擴散單元121中所累積之電荷被放電且信號位準被初始化(重設)。 此重設狀態持續直至一時間t9 為止，且在彼時間期間讀取一電壓以作為像素100-12之一重設位準。 當在自時間t9 至時間t10 之一週期中施加一H位準脈衝以作為驅動信號TRGj時，像素100-12之光電轉換單元111中所累積之電荷由浮動擴散單元121之轉移電晶體112轉移。 然後，當在像素100-12中浮動擴散單元121由於所轉移電荷而被調變且然後浮動擴散單元121之一電壓被輸入至放大器電晶體114之閘極以作為一電壓信號時，以所累積電荷量為依據之電壓信號被輸出至垂直信號線22。 此信號讀出狀態持續直至時間t11 為止，且在彼時間期間讀取一電壓以作為像素100-12之信號位準(圖式中之Voutk+1之電壓波形)。 由於在SF模式中驅動之情形中之圖30中，開關DAHZ在自時間t1 至時間t11 之週期中處於關斷狀態中，因此電流鏡電路51之偏壓電壓及係負載MOS電路52之恆定電流源節點橫向地連接。 另外，行信號處理單元14 (圖6)執行相關雙取樣以在像素100-11及像素100-12中之每一者中獲得重設位準與信號位準讀取之間的一差來移除雜訊(如上文所闡述)，且藉此可讀取被移除雜訊之一像素信號。 (差動模式之其他組態) 圖31係圖解說明在其中讀取像素與參考像素之數目在差動模式中不同之一情形中之一組態之一電路圖。 在圖26及圖27中所圖解說明之差動模式之上述組態中，讀取像素100S與參考像素100R之數目之比率係1:1。在此處，在其中關於參考像素100R而形成橫向連接之情形中，參考像素100R之數目不必與讀取像素100S之數目相同。 儘管係圖31中之像素100-11及像素100-13的奇數行中之像素被設定為(舉例而言)參考像素100R，但因不使用參考像素100-13，參考像素100R之數目可與讀取像素100S之數目不同。 舉例而言，執行以下控制以便具有上文之組態。亦即，若在開關DAEN及DAS1當中關於參考像素100-13之開關DAEN及DAS1在圖31之組態中被表示為開關DAEN’及DAS1’，則當關於除了參考像素100-13之外的像素100之開關DAEN及DAS1處於一接通狀態中且關於參考像素100-13之開關DAEN’及DAS1’處於一關斷狀態中時，將參考像素100-13設定為不使用且與橫向連接斷開連接。 注意，當提及關於圖31中之參考像素100-13之開關DAEN’及DAS1’時，存在兩個開關DAEN’及一個開關DAS1’。另外，當參考像素100-13被設定為不使用時，關於參考像素100-13之負載MOS電路52 (被圖式中之虛線框線A環繞之負載MOS電路52)處於一關斷狀態中。 藉由如上文所闡述地將某些參考像素100R設定為不使用，可藉由不連接某些參考像素100R以形成橫向連接來減少參考像素之數目。在此時，在與被設定為不使用之參考像素100R之數目相同之數目下，負載MOS電路52可被設定為處於一關斷狀態中，且因此可減少電力消耗。 另外，在此時，參考像素100R之一雜訊減小效應係參考像素100R之數目N之1/√N倍，且因此雜訊減小效應減弱；然而，若連接充足數目個參考像素，參考像素100R之雜訊不突出，且因此可獲得一電力消耗效應。 (自第二實施例之組態獲得之效應) 接下來，將參考圖32闡述藉由採用橫向連接組態作為第二實施例而獲得之一效應。 在第二實施例中，當開關DAHZ處於接通狀態中且因此電流鏡電路51之偏壓電壓及係負載MOS電路52之恆定電流源節點橫向地連接時，可根據橫向連接之數目減小橫向連接節點中之每一者處出現之雜訊，且其原因如下。 可獲得以下一結構：其中可透過差動型放大讀出放大垂直信號線(VSL) 22的每個電子之一電壓振幅，且可透過輸入轉換(每個信號電子之輸入轉換)減小由差動對之放大器電晶體114導致的出現於垂直信號線22及連續級中之雜訊分量，且一抑制雜訊效應增強。 在若干參考像素100R中之每一者中，出現於參考像素100R之放大器電晶體114中之隨機雜訊不相關，且因此藉由致使橫向連接節點彼此連接，可將雜訊在一起相消並減小。 可換言之，隨著參考像素100R側之共用且連接之放大器電晶體114之數目以及因此參考像素100R中所導致之雜訊可被減小，上述電路組態相當於用作一大電晶體。 在此處，若連接參考像素100R之數目被設定為Npix_ref ，則由參考像素100R導致之雜訊被減小至1/√Npix_ref 倍。 舉例而言，在其中1920×1080個像素被排列成像素陣列單元11且存在參考像素100R分別與若干行耦合而以平行的行為單位讀取信號像素之一情形中，獲得1/√1920÷0.02，且施加至上述公式(7)之Vn_pix2之翻倍係數係1.02。 在此時，由於滿足1/√(1.02×Vn_pix2) ÷1.01×Vn_pix之關係，隨著雜訊、其影響可被抑制至1%或更低且係Vn_adc與Vn_afe之均方，且因此參考像素100R之影響可係一可忽視位準。 圖32展示：在其中垂直軸線表示總雜訊(e-rms)且水平軸線表示橫向地連接行(行)之數目之一情形中，當Vn_adc與Vn_afe之總和係100 (μVrms)，且Vn_pix係100 (μVrms)，ηfd係100 (μV/e-)且ηvsl係400 (μV/e-)時，連接參考像素100R之數目與總雜訊Vn_total之間的一關係。依據圖32中所展示之關係，顯然隨著連接參考像素100R之數目增大，雜訊減小效應增強。 至此對第二實施例之說明結束。 ＜5.修改實例＞ (層壓型組態) 圖33係圖解說明可應用本發明技術之一實施例之一層壓型固態成像裝置之一組態之一實例之一圖式。 圖33A圖解說明一非層壓型固態成像裝置之一示意性組態之一實例。CMOS影像感測器10 (圖6)具有如圖33A中所圖解說明之一個晶粒(半導體基板) 811。此晶粒811上安裝有：一像素區域812，其中二維地配置有若干像素；一控制電路813，其驅動像素且執行各種控制；及一邏輯電路814，其用於信號處理。 圖33B及圖33C圖解說明層壓型固態成像裝置之示意性組態之實例。CMOS影像感測器10 (圖6)具有兩個層壓晶粒：如圖33B及圖33C中所圖解說明之一感測器晶粒821及一邏輯晶粒824，其等電連接至彼此以對一個半導體晶片進行組態。 在圖33B中，感測器晶粒821上安裝有像素區域812及控制電路813，且邏輯晶粒824上安裝有邏輯電路814，邏輯電路814包含用於信號處理之一信號處理電路。 在圖33C中，感測器晶粒821上安裝有像素區域812，且邏輯晶粒824上安裝有控制電路813及邏輯電路814。 (信號處理裝置之組態) 儘管上文已闡述了諸如CMOS影像感測器10等固態成像裝置以作為一實例，但本發明技術並不限於固態成像裝置且可適用於執行各種信號處理之信號處理裝置。注意，在讀取像素100S及參考像素100R中，用作浮動擴散單元(FD)之浮動擴散單元121S及浮動擴散單元121R亦可被稱為取樣保持電路。換言之，讀出側放大器電晶體114S係根據來自複數個輸入通道之輸入信號而提供且放大經由取樣保持電路輸入之一輸入信號，且參考側放大器電晶體114R與每一讀出側放大器電晶體114S形成一對。 ＜6.電子設備之組態＞ 圖34係圖解說明具有應用本發明技術之一實施例之一固態成像裝置之一電子設備之一組態之一實例之一方塊圖。 電子設備1000係一電子設備，舉例而言：一成像裝置，其包含一數位靜態相機、一視訊相機等；或行動終端裝置，其包含一智慧型電話、一平板終端機等。 電子設備1000由以下各項構成：一固態成像裝置1001、一DSP電路1002、一圖框記憶體1003、一顯示單元1004、一記錄單元1005、一操作單元1006及一電源供應器單元1007。另外，在電子設備1000中，DSP電路1002、圖框記憶體1003、顯示單元1004、記錄單元1005、操作單元1006及電源供應器單元1007經由一匯流排線1008彼此連接。 固態成像裝置1001對應於上述CMOS影像感測器10 (圖6)，其中關於二維地配置於像素陣列單元11 (圖6)中之複數個像素100執行差動型放大讀出或源極隨耦器型讀出。 在此處，可對差動型放大讀出進行組態，使得在外部施加參考像素100R之一重設電壓且自垂直信號線22逆向地回饋回讀取像素100S之一重設電壓。另外，在差動型放大讀出期間在像素陣列單元之行中，參考像素之放大器電晶體之源極側上之節點、汲極側上之節點或者源極側及汲極側上之節點可連接至彼此(與彼此連接)。 DSP電路1002係一相機信號處理電路，其處理自固態成像裝置1001供應而來之信號。DSP電路1002輸出藉由處理來自固態成像裝置1001之信號而獲得之影像資料。圖框記憶體1003以圖框為單位暫時地儲存由DSP電路1002處理之影像資料。 顯示單元1004由一面板型顯示裝置(舉例而言一液晶面板、一有機EL (電致發光)面板等)構成，且顯示由固態成像裝置1001擷取之移動影像或靜止影像。記錄單元1005在諸如一半導體記憶體或一硬碟等一記錄媒體中記錄由固態成像裝置1001擷取之移動影像或靜止影像之影像資料。 操作單元1006遵循一使用者所執行之操作而輸出操作命令以達成電子設備1000之各種功能。電源供應器單元1007適當地將電力供應至此等供應目標，所供應電力係DSP電路1002、圖框記憶體1003、顯示單元1004、記錄單元1005及操作單元1006之操作電力。 如上文所闡述地對電子設備1000進行組態。本發明技術適用於如上文所闡述之固態成像裝置1001。具體而言，CMOS影像感測器10 (圖6)可適用於固態成像裝置1001。 在差動型放大讀出期間，藉由將本發明技術應用至固態成像裝置1001，可在外部施加參考像素100R之一重設電壓且可自垂直信號線22S逆向地回饋回讀取像素100S之一重設電壓。因此，由於差動型放大讀出，不僅可停止可能由重設饋通導致的一重設位準自一可讀取範圍之偏離，而且可控制讀取像素100S之一FD電位以便在重設時間處具有一所要值同時實現高轉換效率(一放大率)。 另外，在差動型放大讀出期間，藉由將本發明技術應用至固態成像裝置1001，在像素陣列單元之行中參考像素之放大器電晶體之源極側上之節點、汲極側上之節點或者源極側及汲極側上之節點可連接至彼此(與彼此連接)。因此，由於差動型放大讀出，可抑制一雜訊增加同時實現高轉換效率(一放大率)。 ＜7.固態成像裝置之使用實例＞ 圖35係圖解說明應用本發明技術之一實施例之固態成像裝置之一使用實例之一圖式。 CMOS影像感測器10 (圖6)可用於各種情形中，舉例而言在其中如下文將闡述地感測光(諸如可見光、紅外線光、紫外線光或X射線)之情形中。換言之，CMOS影像感測器10亦可應用於用於其中擷取待提供以供觀看之影像之觀看領域中之裝置，以及舉例而言，交通、家用電器、醫療與保健、安全、美容、體育運動及農業領域，如圖35中所圖解說明。 在觀看領域中，具體而言，CMOS影像感測器10可用於用以擷取待提供以供觀看之影像之一裝置中(例如，圖34之電子設備1000)，舉例而言一數位相機、一智慧型電話或具有相機功能之一行動電話。 在交通領域中，舉例而言，CMOS影像感測器10可用於為交通而設置之一裝置中，諸如拍攝一車輛之一前方、一後方、一周圍及一內部以用於安全駕駛(包含自動停止、覺察駕駛員狀態等)之一車輛中感測器、用於監視一駕駛車輛或一道路之一監控相機及量測車輛之間的距離之一距離量測感測器。 在家用電器領域中，舉例而言，CMOS影像感測器10可用於設置於一家用電器中之一裝置(舉例而言一電視接收器盒、一冰箱或一空調)中以用於拍攝一使用者之一姿勢且遵循該姿勢而對設備執行一操作。另外，在醫療與保健領域中，CMOS影像感測器10可用於為醫療與保健而設置之一裝置中，舉例而言一內視鏡、使用紅外線光接收拍攝血管之一裝置等。 在安全領域中，CMOS影像感測器10可用於為安全起見而設置之一裝置中，舉例而言用於犯罪預防中一監控相機、用於人鑒認之一相機等。在美容領域中，CMOS影像感測器10可用於為美容而提供之一裝置中，舉例而言拍攝皮膚之一皮膚檢查裝置、拍攝頭皮之一顯微鏡。 在體育運動領域中，CMOS影像感測器10可用於為體育運動而設置之一裝置中，舉例而言一動作相機或專用於體育運動目的之一可穿戴相機等。另外，在農業領域中，CMOS影像感測器10可用於為農業而設置之一裝置中，舉例而言用於監視農場及農作物狀態之一相機。 ＜8.行動物件之應用實例＞ 根據本發明之一實施例之該技術(本發明技術)可適用於各種產品。舉例而言，根據本發明之一實施例之技術被實施為安裝於任何類型之行動物件(諸如汽車、電動車輛、混合電動車輛、摩托車、自行車、個人行動裝置、飛機、飛行器、船及機器人)上之裝置。 圖36係圖解說明一車輛控制系統之一示意性組態實例之一方塊圖，該車輛控制系統係可應用根據本發明技術之一實施例之一技術之一行動物件控制系統之一實例。 一車輛控制系統12000包含經由一通信網路12001連接之複數個電子控制單元。在圖36中所圖解說明之實例中，車輛控制系統 12000包含一駕駛路線控制單元12010、一主體系統控制單元12020、一車輛外部資訊偵測單元12030、一車輛內部資訊偵測單元12040及一集成式控制單元12050。另外，作為集成式控制單元12050、一微電腦12051、一音訊及影像輸出區段12052、一車輛中網路介面(I/F) 12053之功能組態。 駕駛路線控制單元12010根據各種程式控制與車輛之駕駛路線相關之裝置之操作。舉例而言，駕駛路線控制單元12010用作一控制裝置，即一驅動力產生裝置，諸如產生車輛驅動力之一內燃引擎或驅動馬達、將驅動力轉移至車輪之一驅動力傳遞機構、調整車輛之轉向角度之一轉向機構、產生車輛制動力之一制動裝置等。 主體系統控制單元12020根據各種程式控制附接至車輛主體之各種裝置之操作。舉例而言，主體系統控制單元12020用作一控制裝置，即一無鑰匙進入系統、一智慧鑰匙系統、一動力窗裝置或各種燈，諸如一頭燈、一倒車燈、一制動燈、一閃光信號燈或霧燈。在此情形中，主體系統控制單元12020可接收自用於代替鑰匙或各種開關之信號之一可攜式裝置傳輸之無線電波。主體系統控制單元12020接收此等無線電波或信號，且控制車輛門鎖裝置、動力窗裝置、燈等。 車輛外部資訊偵測單元12030偵測關於上面安裝有車輛控制系統12000之一車輛之外部之資訊。舉例而言，一成像區段12031連接至車輛外部資訊偵測單元12030。車輛外部資訊偵測單元12030致使成像區段12031擷取車輛外部之一影像且接收所擷取影像。車輛外部資訊偵測單元12030可基於所接收影像而執行用於一道路上之一人、一車輛、一障礙、一標誌、字母等之一物件偵測程序或一距離偵測程序。 成像區段12031係一光感測器，其接收光且根據所接收光量而輸出一電信號。成像區段12031可輸出電信號作為一影像或距離量測資訊。另外，由成像區段12031接收之光可係可見光或可係不可見光(諸如紅外線光)。 車輛內部資訊偵測單元12040偵測車輛內部之資訊。舉例而言，車輛內部資訊偵測單元12040連接至偵測駕駛員之狀態之一駕駛員狀態偵測區段12041。舉例而言，駕駛員狀態偵測區段12041可包含對駕駛員進行成像之一相機。車輛內部資訊偵測單元12040可基於自駕駛員狀態偵測區段12041輸入之偵測資訊而計算駕駛員疲勞度或駕駛員集中度或判定駕駛員是否瞌睡。 舉例而言，微電腦12051可基於由在車輛內部及外部之車輛外部資訊偵測單元12030或車輛內部資訊偵測單元12040獲取之資訊而計算驅動力產生裝置、轉向機構或制動裝置之一控制目標值，且將一控制指令輸出至駕駛路線控制單元12010。舉例而言，微電腦12051可基於車輛間距離、恆定車輛速度駕駛、車輛碰撞警報、車道偏離警報等而執行協作控制以執行包含車輛碰撞避免或影響減小、後續駕駛等一先進駕駛輔助系統(ADAS)之功能。 此外，微電腦12051可基於由車輛周圍區域上之車輛外部資訊偵測單元12030或車輛內部資訊偵測單元12040獲取之資訊而控制驅動力產生裝置、轉向機構、制動裝置等，藉此執行協作控制以達成允許車輛自動行進而無需一駕駛員之任何操作之自動駕駛目的等。 另外，微電腦12051可基於由車輛外部資訊偵測單元12030獲取之關於車輛外部之資訊而將一控制指令輸出至主體系統控制單元12020。舉例而言，微電腦12051可根據由車輛外部資訊偵測單元12030偵測到之一前方車輛或一迎面而來車輛之位置而控制一頭燈，且可執行協作控制以達成防眩目的，諸如將一高光束切換至一低光束。 音訊及影像輸出區段12052將一聲音及一影像中之至少一者之一輸出信號傳輸至一輸出裝置，該輸出裝置能夠在視覺上或在聽覺上將資訊通知車輛之一乘客或車輛外部。在圖36之實例中，一音訊揚聲器12061、一顯示區段12062及一儀表板12063被例示為輸出裝置。舉例而言，顯示區段12062可包含一板上顯示器及一抬頭顯示器中之至少一者。 圖37係圖解說明成像區段12031之一安裝位置之一實例之一圖式。 在圖37中，車輛12100包含如成像區段12031之成像區段12101、12102、12103、12104及12105。 舉例而言，成像區段12101、12102、12103、12104及12105定位於前端、一側鏡、後保險槓、後門及一車輛12100之車廂中之擋風玻璃之上部部分處。附接至前端之成像區段12101及附接至車廂中之擋風玻璃之上部部分之成像區段12105主要獲取車輛12100前方區域之影像。附接至側鏡之成像區段12102及12103主要獲取車輛12100之側面上區域之影像。附接至後保險槓或後門之成像區段12104主要獲取車輛12100後方區域之影像。設置於車輛內部、定位於擋風玻璃上方之成像區段12105主要用於偵測前方車輛、行人、障礙、交通信號、交通標誌、交通道等。 另外，圖37圖解說明成像區段12101至12104之成像範圍之一實例。一成像範圍12111表示附接至前端之成像區段12101之成像範圍。成像範圍12112及12113分別表示附接至側鏡之成像區段12102及12103之成像範圍。一成像範圍12114表示附接至後保險槓或後門之成像區段12104之成像範圍。舉例而言，由成像區段12101至12104擷取之覆疊影像資料提供俯視車輛12100之一上方影像。 成像區段12101至12104中之至少一者可具有獲取距離資訊之一功能。舉例而言，成像區段12101至12104中之至少一者可係包含複數個影像感測器之一立體相機或可係包含用於相位差偵測之像素之一影像感測器。 舉例而言，微電腦12051可藉由以下方式提取在一預定速度(舉例而言，0或更大km/h)下沿與車輛12100實質上相同方向行進之一3維物件(如一前方車輛)：特定而言基於自成像區段12101至12104獲得之距離資訊而獲得至成像範圍12111至12114內之每一3維物件之一距離及距離之一時間改變(相對於車輛12100之速度)來使用車輛12100之一行進道路上之一最靠近3維物件。此外，微電腦12051可在一前方車輛之前提前設定要確保之一車輛間距離且執行自動制動控制(亦包含後續停止控制)或自動加速控制(亦包含後續震動控制)。以此方式，可執行協作控制以達成允許車輛自動行進而無需一駕駛員之任何操作之自動駕駛等目的。 舉例而言，微電腦12051可基於自成像區段12101至12104獲得之距離資訊而分類並提取關於3維物件(如諸如摩托車、一般性車輛、大車輛、行人及電桿等其他3維物件)之3維物件資料且可使用其他3維物件來自動地避開障礙。舉例而言，微電腦12051識別車輛12100周圍之障礙，如車輛12100之一駕駛員可看到之障礙及難以看到之障礙。然後由於碰撞風險被設定為等於或大於一設定值，因此微電腦12051可判定指示與每一障礙之一碰撞危險之一碰撞風險，且在其中存在一碰撞可能性之情況中經由音訊揚聲器12061或顯示區段12062將一警報輸出給駕駛員，或可執行駕駛輔助以藉由執行被迫減速來避免碰撞或經由駕駛路線控制單元12010避免轉向。 成像區段12101至12104中之至少一者可係偵測紅外線光之一紅外線相機。舉例而言，微電腦12051可藉由判定在成像區段12101至12104之所擷取影像中是否存在行人來辨別一行人。舉例而言，可在以下過程中辨別行人：其中在用作紅外線相機之成像區段12101至12104之所擷取影像中提取特徵點之一過程，及其中指示一物件之一輪廓之一系列特徵點經受一圖案匹配程序以判定是否存在行人之一過程。微電腦12051判定在成像區段12101至12104之所擷取影像中存在行人。當行人被辨別時，音訊及影像輸出區段12052控制顯示區段12062，使得將用於強調之一矩形輪廓線疊加於所辨別行人上以供顯示。另外，音訊及影像輸出區段12052控制顯示區段12062，使得指示行人之一圖標等顯示在一所要位置處。 上文已闡述了可應用根據本發明之一實施例之技術之車輛控制系統之實例。在上述組態中，根據本發明之一實施例之技術可應用於成像區段12101。具體而言，圖1之CMOS影像感測器10可應用於成像區段12031。藉由將根據本發明之一實施例之技術應用於成像區段12031，差動型放大讀出使得可不僅停止可能由重設饋通導致的一重設位準自一可讀取範圍之偏離而且可控制一讀取像素之一FD電位，以便在重設時間處具有一所要值同時實現高轉換效率(一 放大率)或可抑制雜訊增加。因此，舉例而言，可獲取所具有較高品質之擷取影像，且可更準確地辨別包含行人等障礙。 注意，本發明技術之一實施例並不限於上述實施例，且可在不背離本發明技術之主旨之範疇內做出各種修改。 另外，本發明技術亦可如下進行組態。 (1) 一種成像裝置，其包括： 差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；及 複數個像素，其包含一第一像素及一第二像素，其中該第一像素包含一第一光電轉換器、一第一重設電晶體、及該第一放大電晶體，且其中該第二像素包含一第二光電轉換器、一第二重設電晶體及該第二放大電晶體， 其中該第一重設電晶體耦合至一第一重設電壓，且 其中該第二重設電晶體耦合至不同於該第一重設電壓之一第二重設電壓。 (2) 根據(1)之成像裝置，其中該差動放大器電路進一步包括電流鏡電路，該電流鏡電路包含：一第一電流鏡電晶體，其耦合至該第一放大電晶體；及一第二電流鏡電晶體，其耦合至該第二放大電晶體。 (3) 根據(1)之成像裝置，其中該第一放大電晶體及該第二放大電晶體耦合至一電流源。 (4) 根據(1)之成像裝置，其中該差動放大器電路進一步包括複數個開關。 (5) 根據(4)之成像裝置，其中該複數個開關包含： 一第一開關，其耦合於該第一重設電壓與該第一放大電晶體之間；及 一第二開關，其耦合於該第二重設電壓與該第一放大電晶體之間。 (6) 根據(5)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第一開關及該第二開關之操作以將該第一放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (7) 根據(5)之成像裝置，其中該複數個開關進一步包含： 一第三開關，其耦合於該第一重設電壓與該第二放大電晶體之間；及 一第四開關，其耦合於該第二重設電壓與該第二放大電晶體之間。 (8) 根據(7)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第三開關及該第四開關之操作以將該第二放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (9) 一種成像裝置，其包括： 第一差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體； 第二不同放大器電路，其包括一第三放大電晶體及一第四放大電晶體； 複數個像素，其包含一第一像素、一第二像素、一第三像素及一第四像素，其中該第一像素包含一第一光電轉換器及該第一放大電晶體，該第二像素包含一第二光電轉換器及該第二放大電晶體，該第三像素包含一第三光電轉換器及該第三放大電晶體，且該第四像素包含一第四光電轉換器及該第四放大電晶體； 一第一信號線，其耦合至該第一像素； 一第二信號線，其耦合至該第二像素； 一第三信號線，其耦合至該第三像素； 一第四信號線，其耦合至該第四像素； 一第一開關電路，其經組態以耦合該第一信號線與該第二信號線； 一第二開關電路，其經組態以耦合該第二信號線與該第三信號線；及 一第三開關電路，其經組態以耦合該第三信號線與該第四信號線。 (10) 根據(9)之成像裝置，其中該第一差動放大器電路進一步包括第一複數個開關。 (11) 根據(10)之成像裝置，其中該第一複數個開關包含： 一第一開關，其耦合於一第一重設電壓與該第一放大電晶體之間；及 一第二開關，其耦合於一第二重設電壓與該第一放大電晶體， 其中該第一重設電壓與該第二重設電壓不同。 (12) 根據(11)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第一開關及該第二開關之操作以將該第一放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (13) 根據(11)之成像裝置，其中該第一複數個開關進一步包含： 一第三開關，其耦合於該第一重設電壓與該第二放大電晶體之間；及 一第四開關，其耦合於該第二重設電壓與該第二放大電晶體之間。 (14) 根據(13)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第三開關及該第四開關之操作以將該第二放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (15) 根據(13)之成像裝置，其中該第二差動放大器電路進一步包括第二複數個開關。 (16) 根據(15)之成像裝置，其中該第二複數個開關包含： 一第五開關，其耦合於該第一重設電壓與該第三放大電晶體之間；及 一第六開關，其耦合於該第二重設電壓與該第三放大電晶體之間。 (17) 根據(16)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第四開關及該第五開關之操作以將該第三放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (18) 根據(16)之成像裝置，其中該第二複數個開關進一步包含： 一第七開關，其耦合於該第一重設電壓與該第四放大電晶體之間；及 一第八開關，其耦合於該第二重設電壓與該第四放大電晶體之間。 (19) 根據(18)之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第七開關及該第八開關之操作以將該第四放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。 (20) 根據(9)之成像裝置，其進一步包括一控制器，該控制器經組態以： 在一參考像素模式中，將該第一開關電路及該第三開關電路設定成一接通狀態；且 在一源極隨耦器像素模式中，將該第二開關電路設定成一接通狀態。 (21) 一種信號處理裝置，其包含： 一差動放大器電路，其包含 一讀出側放大器電晶體，其係根據來自複數個輸入通道之輸入信號中之每一者而設置，且經由一取樣保持電路放大該所輸入信號輸入，及 一參考側放大器電晶體，其與每一讀出側放大器電晶體形成一對， 其中該差動放大器電路之一輸出被設定為該讀出側放大器電晶體側上之一取樣保持電路中之負回饋，且 一任意電壓被設定於該參考側放大器電晶體側上之一取樣保持電路中。 (22) 一種固態成像裝置，其組態有根據(21)之信號處理裝置， 其中輸入通道及該取樣保持電路包含於像素中，該等像素在一像素陣列單元中被二維地配置成一矩陣形狀，且 該等像素中之每一者包含 一光電轉換單元， 一轉移電晶體，其轉移由光電轉換單元光電地轉換之電荷， 一電荷/電壓轉換單元，其將由轉移電晶體轉移之電荷轉換成一電壓信號，及 一重設電晶體，其重設該電荷/電壓轉換單元。 (23) 根據(22)之固態成像裝置， 其中該像素進一步包含選擇該像素之一選擇電晶體，且 該選擇電晶體選擇包含讀出側放大器電晶體之一讀取像素與包含參考側放大器電晶體之一參考像素的一任意對。 (24) 根據(22)或(23)之固態成像裝置， 其中以行為單位讀取各自包含該參考側放大器電晶體之參考像素。 (25) 根據(22)至(24)中任一項之固態成像裝置， 其中包含參考側放大器電晶體之一參考像素具有與執行累積及一信號讀出之一有效像素相同之組態：即含轉移電晶體及電荷/電壓轉換單元。 (26) 根據(22)至(25)中任一項之固態成像裝置， 其中該像素能夠經受源極隨耦器型讀出，且 該固態成像裝置進一步包含執行源極隨耦器型讀出與差動型放大讀出之間的切換之一切換單元。 (27) 根據(22)至(25)中任一項之固態成像裝置，其進一步包含： 一切換單元，其執行包含讀出側放大器電晶體之一讀取像素與包含參考側放大器電晶體之一參考像素之間的切換。 (28) 根據(27)之固態成像裝置， 其中，在經由讀出側放大器電晶體中之轉移電晶體讀取之一信號由與參考側放大器電晶體一起形成之一差動對讀取之後，互補地切換讀出側放大器電晶體及參考側放大器電晶體之連接，且在切換之前經由參考側放大器電晶體中之轉移電晶體讀取之一信號在切換之前由與讀出側放大器電晶體一起形成之一差動對讀取。 (29) 根據(27)或(28)之固態成像裝置， 其中切換單元將與執行累積及一讀出信號之一有效像素接近之一有效像素設定成包含參考側放大器電晶體之一參考像素。 (30) 根據(22)至(29)中任一項之固態成像裝置， 其中複數個參考側放大器電晶體中之所有或某些參考側放大器電晶體之源極側、汲極側或源極側與汲極側彼此連接。 (31) 一種信號處理裝置，其包含： 一差動放大器電路，其包含 一讀出側放大器電晶體，其係根據來自複數個輸入通道之輸入信號中之每一者而設置且放大該輸入信號，及 一參考側放大器電晶體，其與每一讀出側放大器電晶體形成一對， 其中複數個參考側放大器電晶體中之所有或某些參考側放大器電晶體之源極側、汲極側或源極側與汲極側彼此連接。 (32) 一種固態成像裝置，其組態有根據(31)之信號處理裝置， 其中輸入通道包含於在一像素陣列單元中被二維地配置成一矩陣形狀之像素中，且 該等像素中之每一者包含 一光電轉換單元， 一轉移電晶體，其轉移由該光電轉換單元光電地轉換之電荷， 一電荷/電壓轉換單元，其將由該轉移電晶體轉移之電荷轉換成一電壓信號，及 一重設電晶體，其重設該電荷/電壓轉換單元。 (33) 根據(32)之固態成像裝置， 其中該像素進一步包含選擇該像素之一選擇電晶體，且 該選擇電晶體選擇包含該讀出側放大器電晶體之一讀取像素與包含該參考側放大器電晶體之一參考像素的一任意對。 (34) 根據(32)或(33)之固態成像裝置， 其中以行為單位讀取各自包含參考側放大器電晶體之參考像素，且 參考像素之數目與讀取像素之數目相同或比讀取像素之數目小，該等參考像素之參考側放大器電晶體彼此連接，該等讀取像素各自包含讀出側放大器電晶體。 (35) 根據(32)至(34)中任一項之固態成像裝置， 其中包含參考側放大器電晶體之一參考像素具有與執行累積及一信號讀出之一有效像素相同之組態：即含轉移電晶體及電荷/電壓轉換單元。 (36) 根據(32)至(35)中任一項之固態成像裝置， 其中該像素能夠經受源極隨耦器型讀出，且 該固態成像裝置進一步包含執行源極隨耦器型讀出與差動型放大讀出之間的切換之一切換單元。 (37) 根據(32)至(35)中任一項之固態成像裝置，其進一步包含： 一切換單元，其執行包含讀出側放大器電晶體之一讀取像素與包含參考側放大器電晶體之一參考像素之間的切換。 (38) 根據(37)之固態成像裝置， 其中，在經由讀出側放大器電晶體中之轉移電晶體讀取之一信號由與參考側放大器電晶體一起形成之一差動對讀取之後，互補地切換讀出側放大器電晶體及參考側放大器電晶體之連接，且在切換之前經由參考側放大器電晶體中之轉移電晶體讀取之一信號在切換之前由與讀出側放大器電晶體一起形成之一差動對讀取。 (39) 根據(37)或(38)之固態成像裝置，其中 其中切換單元將與執行累積及一讀出信號之一有效像素接近之一有效像素設定成包含參考側放大器電晶體之一參考像素。 (40) 根據(32)至(39)中任一項之固態成像裝置， 其中輸入信號係經由一取樣保持電路被輸入至讀出側放大器電晶體及參考側放大器電晶體， 差動放大器電路之一輸出被設定為讀出側放大器電晶體側上之一取樣保持電路中之負回饋，且 一任意電壓被設定於參考側放大器電晶體側上之一取樣保持電路中。
10‧‧‧互補金屬氧化物半導體影像感測器 11‧‧‧像素陣列單元 12‧‧‧垂直驅動單元 13‧‧‧行讀出電路單元 14‧‧‧行信號處理單元 15‧‧‧水平驅動單元 16‧‧‧系統控制單元 17‧‧‧信號處理單元 18‧‧‧資料儲存單元 22‧‧‧垂直信號線 22-1‧‧‧垂直信號線 22R‧‧‧參考側垂直信號線 22S‧‧‧讀出側垂直信號線 31‧‧‧像素驅動線 32‧‧‧垂直像素導線 50‧‧‧差動像素讀出電路 50A‧‧‧差動像素讀出電路 50B‧‧‧差動像素讀出電路 50C‧‧‧差動像素讀出電路 50D‧‧‧差動像素讀出電路 50E‧‧‧差動像素讀出電路 50F‧‧‧差動像素讀出電路 50G-1‧‧‧差動像素讀出電路 50G-2‧‧‧差動像素讀出電路 50H-1‧‧‧像素讀出電路 50H-2‧‧‧像素讀出電路 50H-3‧‧‧像素讀出電路 51‧‧‧電流鏡電路 52‧‧‧負載金屬氧化物半導體電路 53‧‧‧輸出端子 54‧‧‧疊接電流鏡電路 61‧‧‧垂直重設輸入線 61-1‧‧‧重設輸入線 61R‧‧‧參考側垂直重設輸入線 61S‧‧‧讀出側垂直重設輸入線 62‧‧‧垂直電流供應線 62-1‧‧‧垂直電流供應線 62R‧‧‧參考側垂直電流供應線 62S‧‧‧讀出側垂直電流供應線 100‧‧‧像素 100-1‧‧‧第一像素 100-2‧‧‧第二像素 100-11‧‧‧像素 100-12‧‧‧像素 100-13‧‧‧像素 100-14‧‧‧像素 100R‧‧‧參考像素 100S‧‧‧讀取像素 111‧‧‧光電轉換單元 111R‧‧‧光電轉換單元 111S‧‧‧光電轉換單元 112‧‧‧轉移電晶體 112R‧‧‧轉移電晶體 112S‧‧‧轉移電晶體 113‧‧‧重設電晶體 113R‧‧‧重設電晶體 113S‧‧‧重設電晶體 114‧‧‧放大器電晶體 114R‧‧‧放大器電晶體 114S‧‧‧放大器電晶體 115‧‧‧選擇電晶體 115R‧‧‧選擇電晶體 115S‧‧‧選擇電晶體 121‧‧‧浮動擴散單元 121R‧‧‧浮動擴散單元 121S‧‧‧浮動擴散單元 511-1‧‧‧P金屬氧化物半導體電晶體 511-2‧‧‧P金屬氧化物半導體電晶體 511R‧‧‧參考側P金屬氧化物半導體電晶體 511S‧‧‧讀出側P金屬氧化物半導體電晶體 541R‧‧‧參考側P金屬氧化物半導體電晶體 541S‧‧‧讀出側P金屬氧化物半導體電晶體 542R‧‧‧參考側P金屬氧化物半導體電晶體 542S‧‧‧讀出側P金屬氧化物半導體電晶體 811‧‧‧晶粒 812‧‧‧像素區域 813‧‧‧控制電路 814‧‧‧邏輯電路 821‧‧‧感測器晶粒 824‧‧‧邏輯晶粒 900‧‧‧像素 900-11‧‧‧像素 900-12‧‧‧像素 900-21‧‧‧像素 900-22‧‧‧像素 911‧‧‧光電轉換器 913‧‧‧重設電晶體 914‧‧‧放大器電晶體 921‧‧‧浮動擴散單元 922‧‧‧垂直信號線 931‧‧‧類比前端 932‧‧‧類比轉數位轉換器 1000‧‧‧電子設備 1001‧‧‧固態成像裝置 1002‧‧‧數位信號處理器電路 1003‧‧‧圖框記憶體 1004‧‧‧顯示單元 1005‧‧‧記錄單元 1006‧‧‧操作單元 1007‧‧‧電源供應器單元 1008‧‧‧匯流排線 12000‧‧‧車輛控制系統 12001‧‧‧通信網路 12010‧‧‧駕駛路線控制單元 12020‧‧‧主體系統控制單元 12030‧‧‧車輛外部資訊偵測單元 12031‧‧‧成像區段 12040‧‧‧車輛內部資訊偵測單元 12041‧‧‧駕駛員狀態偵測區段 12050‧‧‧集成式控制單元 12051‧‧‧微電腦 12052‧‧‧音訊及影像輸出區段 12053‧‧‧車輛中網路介面 12061‧‧‧音訊 12062‧‧‧顯示區段 12063‧‧‧儀表板 12100‧‧‧車輛 12101‧‧‧成像區段 12102‧‧‧成像區段 12103‧‧‧成像區段 12104‧‧‧成像區段 12105‧‧‧成像區段 12111‧‧‧成像範圍 12112‧‧‧成像範圍 12113‧‧‧成像範圍 12114‧‧‧成像範圍 Cfd‧‧‧寄生電容之一總和/寄生電容 Cgd‧‧‧寄生電容 DAEN‧‧‧開關 DAEN’‧‧‧開關 DAHZ‧‧‧開關 DAS1‧‧‧開關 DAS1’‧‧‧開關 DAS2‧‧‧開關 HC1‧‧‧橫向連接 HC2‧‧‧橫向連接 RST‧‧‧驅動信號 RST1‧‧‧驅動信號 RST2‧‧‧驅動信號 RSTi‧‧‧驅動信號 RSTj‧‧‧驅動信號 SEL‧‧‧驅動信號/H位準驅動信號/L位準驅動信號 SEL1‧‧‧驅動信號 SEL2‧‧‧驅動信號 SELi‧‧‧驅動信號 SELj‧‧‧驅動信號 SFEN‧‧‧開關 SW0至SW27‧‧‧開關 t1至t14‧‧‧時間 TRG‧‧‧驅動信號/H位準驅動信號/L位準驅動信號 TRG1‧‧‧驅動信號 TRG2‧‧‧驅動信號 TRGi‧‧‧驅動信號 TRGj‧‧‧驅動信號 Vcom‧‧‧連接點 VCOM‧‧‧電壓 VFD‧‧‧電壓 Vn_adc‧‧‧雜訊 Vn_afe‧‧‧雜訊 Vn_pix‧‧‧雜訊 vout‧‧‧輸出端子 voutk‧‧‧輸出端子 voutk+1‧‧‧輸出端子 Vrst‧‧‧電源供應器/電壓 VVRD‧‧‧電壓 VVSL‧‧‧電壓
[圖1] 圖1係圖解說明在一源極隨耦器型讀出組態中出現雜訊之一部位之一電路圖。 [圖2] 圖2係圖解說明在其中不共用像素之一情形中之一組態之一電路圖。 [圖3] 圖3係圖解說明在其中共用像素之一情形中之一組態之一電路圖。 [圖4] 圖4係圖解說明在一差動型放大讀出組態中出現雜訊之一部位之一電路圖。 [圖5] 圖5係用於闡述一重設饋通及一差動運算點之問題之一圖式。 [圖6] 圖6係圖解說明應用本發明技術之一固態成像裝置之一實施例之一組態之一實例之一圖式。 [圖7] 圖7係圖解說明一像素之一組態之一實例之一電路圖。 [圖8] 圖8係圖解說明根據一第一實施例之一差動像素讀出電路之一組態之一實例之一電路圖。 [圖9] 圖9係展示其中驅動構成差動像素讀出電路之一像素之一實例之一時序表。 [圖10] 圖10係圖解說明其中一讀取像素與一參考像素被配置於同一列中之一情形中之一組態之一電路圖。 [圖11] 圖11係圖解說明其中一讀取像素與一參考像素被配置於同一行中之一情形中之一組態之一電路圖。 [圖12] 圖12係圖解說明在其中一讀取像素與一參考像素彼此接近但被配置於不同列及行中之一情形中之一組態之一電路圖。 [圖13] 圖13係圖解說明在其中在每一行中皆配置一參考專用像素之一情形中之一組態之一電路圖。 [圖14] 圖14係圖解說明在其中在每一行中皆配置一參考專用虛設像素之一情形中之一組態之一電路圖。 [圖15] 圖15係圖解說明其中使用一疊接電流鏡電路之一組態之一電路圖。 [圖16] 圖16係圖解說明其中可切換一讀取像素與一參考像素之一組態之一電路圖。 [圖17] 圖17係圖解說明其中可切換一讀取像素與一參考像素之一組態之一電路圖。 [圖18] 圖18係展示驅動可切換成一讀取像素及一參考像素之像素之一實例之一時序表。 [圖19] 圖19係圖解說明切換至一SF模式之像素之一組態之一電路圖。 [圖20] 圖20係圖解說明切換至一差動模式之像素之一組態之一電路圖。 [圖21] 圖21係圖解說明切換至一差動模式之像素之一組態之一電路圖。 [圖22] 圖22係展示切換至SF模式之一像素之驅動之一實例之一時序表。 [圖23] 圖23係展示驅動切換至差動模式之一像素之一實例之一時序表。 [圖24] 圖24係用於闡述藉由採用第一實施例而獲得之一效應之一圖式。 [圖25] 圖25係圖解說明根據一第二實施例之一像素讀出電路之一組態之一實例之一電路圖。 [圖26] 圖26係圖解說明處於一差動模式中之一像素讀出電路之一組態之一實例之一電路圖。 [圖27] 圖27係圖解說明處於一差動模式中之一像素讀出電路之一組態之一實例之一電路圖。 [圖28] 圖28係圖解說明處於一SF模式中之一像素讀出電路之一組態之一實例之一電路圖。 [圖29] 圖29係展示驅動切換至差動模式之像素之一實例之一時序表。 [圖30] 圖30係展示驅動切換至SF模式之像素之一實例之一時序表。 [圖31] 圖31係圖解說明在於差動模式中讀取像素與參考像素之數目不同之一情形中之一組態之一電路圖。 [圖32] 圖32係用於闡述藉由採用第二實施例而獲得之一效應之一圖式。 [圖33] 圖33係圖解說明可應用本發明技術之一實施例之一層壓型固態成像裝置之一組態之一實例之一圖式。 [圖34] 圖34係圖解說明一電子設備之一組態之一實例之一方塊圖，該電子設備具有應用本發明技術之一實施例之一固態成像裝置。 [圖35] 圖35係圖解說明應用本發明技術之一實施例之固態成像裝置之一使用實例之一圖式。 [圖36] 圖36係圖解說明一車輛控制系統之一示意性組態之一實例之一方塊圖。 [圖37] 圖37係圖解說明一車輛外部資訊偵測區段及成像區段之安裝位置之一實例之一闡釋性圖式。
11‧‧‧像素陣列單元
13‧‧‧行讀出電路單元
22R‧‧‧參考側垂直信號線
22S‧‧‧讀出側垂直信號線
50‧‧‧差動像素讀出電路
51‧‧‧電流鏡電路
52‧‧‧負載金屬氧化物半導體電路
53‧‧‧輸出端子
61R‧‧‧參考側垂直重設輸入線
61S‧‧‧讀出側垂直重設輸入線
62R‧‧‧參考側垂直電流供應線
62S‧‧‧讀出側垂直電流供應線
100R‧‧‧參考像素
100S‧‧‧讀取像素
111R‧‧‧光電轉換單元
111S‧‧‧光電轉換單元
112R‧‧‧轉移電晶體
112S‧‧‧轉移電晶體
113R‧‧‧重設電晶體
113S‧‧‧重設電晶體
114R‧‧‧放大器電晶體
114S‧‧‧放大器電晶體
115R‧‧‧選擇電晶體
115S‧‧‧選擇電晶體
121R‧‧‧浮動擴散單元
121S‧‧‧浮動擴散單元
511R‧‧‧參考側P金屬氧化物半導體電晶體
511S‧‧‧讀出側P金屬氧化物半導體電晶體
RST1‧‧‧驅動信號
RST2‧‧‧驅動信號
SEL1‧‧‧驅動信號
SEL2‧‧‧驅動信號
TRG1‧‧‧驅動信號
TRG2‧‧‧驅動信號
VCOM‧‧‧電壓
Vout‧‧‧輸出端子
Vrst‧‧‧電源供應器/電壓

Claims (20)

  1. 一種成像裝置，其包括：差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；及複數個像素，其包含一第一像素及一第二像素，其中該第一像素包含一第一光電轉換器、一第一重設電晶體、及該第一放大電晶體，且其中該第二像素包含一第二光電轉換器、一第二重設電晶體及該第二放大電晶體，其中該第一重設電晶體耦合至一第一重設電壓，且其中該第二重設電晶體耦合至不同於該第一重設電壓之一第二重設電壓。
  2. 如請求項1之成像裝置，其中該差動放大器電路進一步包括電流鏡電路，該電流鏡電路包含：一第一電流鏡電晶體，其耦合至該第一放大電晶體；及一第二電流鏡電晶體，其耦合至該第二放大電晶體。
  3. 如請求項1之成像裝置，其中該第一放大電晶體及該第二放大電晶體耦合至一電流源。
  4. 如請求項1之成像裝置，其中該差動放大器電路進一步包括複數個開關。
  5. 如請求項4之成像裝置，其中該複數個開關包含：一第一開關，其耦合於該第一重設電壓與該第一放大電晶體之間；及一第二開關，其耦合於該第二重設電壓與該第一放大電晶體之間。
  6. 如請求項5之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第一開關及該第二開關之操作以將該第一放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。
  7. 如請求項5之成像裝置，其中該複數個開關進一步包含：一第三開關，其耦合於該第一重設電壓與該第二放大電晶體之間；及一第四開關，其耦合於該第二重設電壓與該第二放大電晶體之間。
  8. 如請求項7之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第三開關及該第四開關之操作以將該第二放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。
  9. 一種成像裝置，其包括：第一差動放大器電路，其包括一第一放大電晶體及一第二放大電晶體；第二不同放大器電路，其包括一第三放大電晶體及一第四放大電晶體；複數個像素，其包含一第一像素、一第二像素、一第三像素及一第四像素，其中該第一像素包含一第一光電轉換器及該第一放大電晶體，該 第二像素包含一第二光電轉換器及該第二放大電晶體，該第三像素包含一第三光電轉換器及該第三放大電晶體，且該第四像素包含一第四光電轉換器及該第四放大電晶體；一第一信號線，其耦合至該第一像素；一第二信號線，其耦合至該第二像素；一第三信號線，其耦合至該第三像素；一第四信號線，其耦合至該第四像素；第一開關電路(switch circuitry)，其經組態以將該第一信號線與該第二信號線耦合至一第一電流源；第二開關電路，其經組態以耦合該第二信號線與該第三信號線；及第三開關電路，其經組態以將該第三信號線與該第四信號線耦合至一第二電流源。
  10. 如請求項9之成像裝置，其中該第一差動放大器電路進一步包括第一複數個開關。
  11. 如請求項10之成像裝置，其中該第一複數個開關包含：一第一開關，其耦合於一第一重設電壓與該第一放大電晶體之間；及一第二開關，其耦合於一第二重設電壓與該第一放大電晶體之間，其中該第一重設電壓與該第二重設電壓不同。
  12. 如請求項11之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第一開關及該第二開關之操作以將該第一放大電晶體選擇性地耦 合至該第一重設電壓或該第二重設電壓。
  13. 如請求項11之成像裝置，其中該第一複數個開關進一步包含：一第三開關，其耦合於該第一重設電壓與該第二放大電晶體之間；及一第四開關，其耦合於該第二重設電壓與該第二放大電晶體之間。
  14. 如請求項13之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第三開關及該第四開關之操作以將該第二放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。
  15. 如請求項13之成像裝置，其中該第二差動放大器電路進一步包括第二複數個開關。
  16. 如請求項15之成像裝置，其中該第二複數個開關包含：一第五開關，其耦合於該第一重設電壓與該第三放大電晶體之間；及一第六開關，其耦合於該第二重設電壓與該第三放大電晶體之間。
  17. 如請求項16之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第四開關及該第五開關之操作以將該第三放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。
  18. 如請求項16之成像裝置，其中該第二複數個開關進一步包含：一第七開關，其耦合於該第一重設電壓與該第四放大電晶體之間；及 一第八開關，其耦合於該第二重設電壓與該第四放大電晶體之間。
  19. 如請求項18之成像裝置，其進一步包括一控制器，該控制器經組態以控制該第七開關及該第八開關之操作以將該第四放大電晶體選擇性地耦合至該第一重設電壓或該第二重設電壓。
  20. 如請求項9之成像裝置，其進一步包括一控制器，該控制器經組態以：在一差動模式(differential mode)中，將該第一開關電路及該第三開關電路設定成一接通狀態(on state)；且在一源極隨耦器像素模式中，將該第二開關電路設定成一接通狀態。
TW106144369A 2017-04-11 2017-12-18 信號處理裝置及固態成像裝置 TWI759385B (zh)

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