以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.本技術の概要
2.固体撮像装置の構成
3.第1の実施の形態:リセット電圧を外部印加及び負帰還で設定する構成
4.第2の実施の形態:参照側の増幅トランジスタを横繋ぎする構成
5.第3の実施の形態:有効画素行を参照行として選択する例
6.第4の実施の形態:1行ずつ読出し、1つのFD行を参照行として選択する例
7.第5の実施の形態:2行ずつ読出し、一対のFD行を参照行として選択する例
8.第6の実施の形態:2行ずつ読出し、1つのFD行を参照行として選択する例
9.第7の実施の形態:ダミー行を参照行として選択する例
10.第8の実施の形態:前回と異なるダミー行を参照行として選択する例
11.第9の実施の形態:前回と異なる有効画素行を参照行として選択する例
12.第10の実施の形態:黒レベルのオフセットを補正する例
13.変形例
14.電子機器の構成
15.固体撮像装置の使用例
16.移動体への応用例
<1.本技術の概要>
CMOSイメージセンサでは、画素アレイ部に行列状に2次元配置された単位画素(以下、画素ともいう)に、光電変換部としてのフォトダイオート゛(PD)と、フォトダイオードで光電変換された電子を電圧変換する浮遊拡散領域(FD:Floating Diffusion)と、浮遊拡散領域(FD)で得られる電圧をゲート入力とする増幅トランジスタを有し、この増幅トランジスタを用いたソースフォロア回路による読み出し(以下、ソースフォロア型の読み出しという)を行うのが一般的である。
一方で、画素は同様の構成ながら、ソース接地回路による読み出しを行う構成や、差動増幅回路による読み出し(以下、差動型の増幅読み出しという)を行う構成がある(例えば、上述した特許文献1参照)。
ところで、画素において、フォトダイオードで発生した電子は、FDノードの寄生容量に応じた1電子当たりの電圧変換効率(μV/e-)で電圧に変換される。この信号電子数に応じたFDノードの電圧振幅ΔVfdが、増幅トランジスタを介して、画素アレイ部に2次元配置された画素から読み出される。
このとき、読み出される信号には、ノイズが重畳される。このノイズの主な発生源としては、例えば、図1に示すようなものがある。
すなわち、画素900内の増幅トランジスタ914が発生するノイズVn_pix(μVrms)と、2次元配置された画素から垂直信号線(VSL)922経由で読み出された電圧を増幅するなどのアナロク゛回路(AFE:Analog Front End)931が発生するノイス゛Vn_afe(μVrms)と、アナロク゛テ゛シ゛タル変換回路(ADC:Analog Digital Converter)932が発生するノイズVn_adc(μVrms)がある。
以下の説明では、ノイズVn_pixは、FDノードで発生する電圧ノイズに入力換算したもの、ノイズVn_afeは、垂直信号線922で発生する電圧ノイズに換算したもの、ノイズVn_adcは、アナログデジタル変換回路932の入力ノードで発生するノイズに換算したものとして定義する。
ソースフォロア型の読み出しの構成では、FDノート゛の電圧振幅ΔVfdに対する、垂直信号線(VSL)922の電圧振幅ΔVvslのケ゛インAsfは、0.8~1.0倍となるので、下記の式(1)の関係を満たすことになる。
ΔVvsl = Asf × ΔVfd ・・・(1)
ここで、FDノードにおける電子電圧変換の変換効率(μV/e-)を、ηfdとする。すなわち、垂直信号線922における電子電圧変換の変換効率(μV/e-)を、ηvslとした場合、下記の式(2)の関係を満たすことになる。
ηvsl = Asf × ηfd ・・・(2)
また、信号電子数を、Nsig_e とすると、下記の式(3)の関係により表すことができる。
ΔVvsl =ηvsl × Nsig_e =ηfd × Asf × Nsig_e・・・(3)
なお、ここでは、簡単のためにアナログ回路(AFE)931では、電圧増幅をしない、すなわち、ゲインが1倍であるとして、AD変換の出力に重畳するノイズを、垂直信号線922で発生する電圧ノイズに換算して、Vn_total(μVrms)とすると、Vn_adcと、Vn_afeと、Afd × Vn_pixとの和(二乗平均)となる。
これは、電子数Nsig_eによるVSL信号振幅ΔVvslに対して、Vn_totalのノイズが重畳していることを表している。ここで、画質の観点からすれば、ある信号電子数に対して、ノイズがどれだけ重畳しているかが重要となるため、ノイズをFDノードにおける電子数に換算(単位:e-rms)すると、下記の式(4)の関係を満たすことになる。
ただし、式(4)において、上述した式(2)により、ηvsl = Asf × ηfdの関係となるから、Asfを大きくすれば、Vn_adc及びVn_afeの影響を小さくすることができる。また、ηfdを大きくすれば、Vn_adc,Vn_afe,及びVn_pixの影響を小さくすることができる。
Asfは、上述したように、ソースフォロア回路の電圧ゲインで、一般的に0.8~1.0であり、論理的には1.0以下であるため、その改善が難しい。ηfdは、FDノードからみた寄生容量の合計Cfdで決まるものであり、下記の式(5)の関係を満たしている。
ηfd = e / Cfd ・・・(5)
ただし、式(5)において、eは、電子素量で、1.602 × 10-19クローンの定数である。ノイズ低減のために、容量削減をするためには、物理的な限界があり、さらに、画素ピッチを縮小するために、トランジスタを複数の画素で共有する構造を採用すると、Cfdが大きくなって、ηfdを大きくすることがさらに困難となる。
なお、図2には、画素アレイ部に配置された画素の一例として、画素900-11、画素900-12、画素900-21、及び画素900-22の各画素で、画素共有がなされずに、各画素で独立して信号が読み出される場合の構成を示している。
また、図3には、画素900-11、画素900-12、画素900-21、及び画素900-22の4つの画素で画素共有がなされ、画素900-11の浮遊拡散領域(FD)921と増幅トランジスタ914が、他の画素でも利用される場合の構成を示している。
このように、ソースフォロア型の読み出しの構成では、Asfの値が1倍程度であるから、微細画素において、ηfdを大きくすることができなくなると、ηvslも大きく設計することができず、結果として、ノイズ低減ができなくなってしまう。
一方で、差動型の増幅読み出しは、例えば、図4に示すような構成からなる。
すなわち、差動型の増幅読み出しの構成では、垂直信号線(VSL)922の電圧振幅ΔVvslのゲインAdifは、FDノードの寄生容量Cfdの一部であるVSLノードとの寄生容量分Cgdで決定される。なお、Cgdは、トランジスタの寄生容量だけでなく、ゲインAdifを調整するために、配線容量等で意図的に付加した容量をも含む場合がある。
このような差動型の増幅読み出しの構成においては、差動増幅回路のオープンループゲインを、Avとした場合に、下記の式(6)の関係を満たしている。
ηvsl = e / {Cgd + Cfd / Av} ・・・(6)
同様に、差動型の増幅読み出しの構成におけるトータルノイズを、FDノードにおける電子数に換算すると、下記の式(7)の関係を満たすことになる。
この式(7)の関係から、ηvslやηfdを大きくすれば、ノイズを低減できることは、明らかである。
ここで、図1のソースフォロア型の読み出しの構成の式(4)と、図4の差動型の増幅読み出しの構成の式(7)とを比較すれば、Vn_adc及びVn_afeについて、次のようなことが言える。
すなわち、式(4)においては、ηvslが、式(2)により、ηvsl = Asf × ηfd の関係を有し、さらに、Asfが、最大でも1.0であることから、下記の式(8)の関係が成立することになる。
ηvsl ≦ ηfd = e / Cfd ・・・(8)
一方で、式(7)においては、ηvslが、式(6)により、ηvsl = e / {Cgd + Cfd /Av} の関係を有し、さらに、Avは、一般的に、数10~100程度となるため、Cfdの影響を抑えることができ、下記の式(9)の関係が成立することになる。
ηvsl ≒ e / Cgd ・・・(9)
このように、ソースフォロア型の読み出しの構成では、式(8)の関係から、Cfdを小さくすることが難しい状況では、ηvslを大きくする手段がない。
それに対し、差動型の増幅読み出しの構成では、式(9)の関係において、Cgdは、Cfdの一部であるため、Cfdよりも小さい値であって、図4に示すように、増幅トランジスタ914に寄生する容量であるため、トランジスタを複数の画素で共有する構造(図3)を採用したとしても、容量削減の妨げとはならない。
すなわち、ソースフォロア型の読み出しの構成よりも、差動型の増幅読み出しの構成のほうが、ηvslとして、より大きな値とすることができ、ノイズの観点で有利となる。一方で、従来の差動型の増幅読み出しの構成には、2つの問題点がある。
第1に、基準電位である初期FD電位は、フォトダイオード(PD)等の光電変換部911からの電荷が転送できる電圧に設定する必要があり、かつ、十分な信号電荷を読み出すために、振幅のダイナミックレンジを確保できる電圧に設定する必要がある。
図4に示した回路構成では、初期FD電位は、高いほうが電荷の転送には有利で、多くの信号電荷を転送することができるが、一方で、初期FD電位が低いほうが、出力電圧の振幅は大きくとれる。なお、光電変換部911としてのフォトダイオード(PD)の極性が逆の場合には、それぞれが逆の電位設定が有利とされる。
そのため、光電変換部911からの電荷転送が可能で、かつ、画素の出力電圧の振幅が大きくとれる初期FD電位を設定することが重要となる。
しかしながら、差動増幅回路では、増幅ゲインが高いため、素子特性や電源、温度等のバラツキによって、入力信号のバラツキが増幅され、結果として、大きな出力信号のバラツキとなることが問題となっている。特に、リセット時に、大きい入力信号が入ってくると、リセットの出力レベルが、読み出し可能な電圧レンジを外れて不定になってしまう。
ここで、上述した特許文献1には、画素ごとに、リセット時に出力レベルを入力に帰還させて初期FD電位を決めることで、素子特性や電源、温度等のバラツキを抑えることが開示されているが、このリセット時の浮遊拡散領域(FD)の電位レベルは、カレントミラートランジスタ、読み出しトランジスタ、及び負荷MOSトランジスタのオン抵抗の比で決まるものである。そして、これらのトランジスタのサイズと駆動電流を決めると、ほぼ一義的に電位レベルが決まってしまう。
特に、読み出しトランジスタは、画素アレイ部を構成する画素内に配置されるトランジスタであって、そのサイズを自由に調整することは難しく、フォトダイオードからの電荷転送と、画素の出力電圧の振幅を両立させる初期FD電位設定をコントロールすることは、一般的に難しい。
一方で、図5Aに示すように、差動型の増幅読み出しでは、リセット動作が完了し、駆動信号RSTに応じてリセットトランジスタ913がオフ状態とされると、FD電位とVSL電位は、図5Bに示すような関係となる。
すなわち、リセットトランジスタ913をオフ状態にすると、浮遊拡散領域(FD)921は、外部配線から電気的に遮断され、フローティング状態(浮遊状態)になるが、主に、リセットトランジスタ913のゲート電極との容量カップリングによって、浮遊拡散領域(FD)921のFD電位は、低レベル側に押し下げられる。このリセットトランジスタ913のオン状態とオフ状態の切り替えでのFD電位の変動量ΔVを、リセットフィードスFDルーと呼ぶ。
そして、差動型の増幅読み出しの場合には、読み出し側と参照側のリセットフィードスルー量が大きく異なると、その差分は、ゲイン倍に増幅されて、垂直信号線(VSL)922に出力されるため、読み出し可能な電圧レンジを外れ、初期信号レベルが、不安定になってしまう。
このように、差動型の増幅読み出しの構成においては、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、最適な初期FD電位を決定する必要がある。これが、第1の問題点である。
第2に、差動型の増幅読み出しの構成においては、最終的なノイズの総和が、差動対の参照側のトランジスタが追加されることで、画素内の増幅トランジスタが発生するノイズの分だけ大きくなることである。
ここで、ノイズVn_pixに注目すれば、図1のソースフォロア型の読み出しの構成での式(4)と、図4の差動型の増幅読み出しの構成での式(7)では、ηfdはともに、e / Cfdとなることから、ηfdに差はない。
しかしながら、図4に示した差動型の増幅読み出しの構成においては、参照側の増幅トランジスタが発生するノイズも重畳されるため、それに応じてノイズが2倍となってしまう。このように、差動型の増幅読み出しの構成のほうが、ソースフォロア型の読み出しの構成と比べて、トータルノイズとして、Vn_pix成分が2倍となるため、ノイズの観点から不利とされる。これが、第2の問題点である。
本開示に係る技術(本技術)では、このような第1の問題点と第2の問題点を解決するための手段を提案する。
すなわち、第1の問題点に対しては、差動型の増幅読み出しの構成において、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線から負帰還をかける構成とすることで、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御することができるようにする。
また、第2の問題点に対しては、差動型の増幅読み出しの構成において、参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続(結線)することで、高い変換効率(増幅率)を実現しつつ、ノイズ増加を抑圧することができるようにする。
以下、本技術の具体的な内容を、第1の実施の形態と、第2の実施の形態によって説明する。すなわち、第1の問題点を解決するための第1の手段として、第1の実施の形態を説明し、第2の問題点を解決するための第2の手段として、第2の実施の形態を説明する。
なお、第1の問題点を解決するための第1の手段と、第2の問題点を解決するための第2の手段は、それ単独の手段によって、問題点を解決してもよいし、一方の手段が、他方の手段と組み合わされるようにしてもよい。
すなわち、第1の手段を、第2の手段と組み合わせることで、第1の問題だけでなく、第2の問題をも解決することができ、その結果として双方の効果を得ることができる。同様にまた、第2の手段を、第1の手段と組み合わせることで、第1の問題をも解決することができ、その結果として双方の効果を得ることができる。
<2.固体撮像装置の構成>
(固体撮像装置の構成例)
図6は、本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
図6のCMOSイメージセンサ10は、CMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像装置の一例である。CMOSイメージセンサ10は、光学レンズ系(不図示)を介して被写体からの入射光(像光)を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
図6において、CMOSイメージセンサ10は、画素アレイ部11、垂直駆動部12、カラム読出し回路部13、カラム信号処理部14、水平駆動部15、システム制御部16、信号処理部17、及びデータ格納部18を含んで構成される。
これら画素アレイ部11、垂直駆動部12、カラム読出し回路部13、カラム信号処理部14、水平駆動部15、システム制御部16、信号処理部17、及びデータ格納部18は、同一又は電気的に接続された複数の積層半導体基板(チップ)上に形成されている。
画素アレイ部11には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換部(例えば、フォトダイオード)を有する単位画素(画素)が、行列状に2次元配置されている。
なお、画素アレイ部11には、有効な画素(有効画素)の他に、光電変換を行うフォトダイオードを持たない構造のダミー画素や、受光面を遮光して外部からの光入射を遮断していること以外は有効画素と等価な遮光画素が、行列状に2次元配置されている領域を含む場合がある。
また、以下の説明では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合がある。
画素アレイ部11にはさらに、行列状の画素配列に対して行ごとに画素駆動線31が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直画素配線32が図の上下方向(画素列の画素の配列方向)に沿って形成されている。画素駆動線31の一端は、垂直駆動部12の各行に対応した出力端に接続されている。
カラム読出し回路部13は少なくとも、画素アレイ部11内の選択行画素に列ごとに定電流を供給する回路、高ゲインアンプを構成するカレントミラー回路、読出しモード切替スイッチから成り、画素アレイ部11内の選択画素内のトランジスタと共に増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線32に出力する。
垂直駆動部12は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部12は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、画素から信号を読み出すために、画素アレイ部11の画素を行単位で順に選択走査する。行駆動(ローリングシャッタ動作)の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。
また、グローバル露光(グローバルシャッタ動作)の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。この掃き出しにより、読み出し行の画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。そして、不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、直前まで光電変換素子に溜まっていた不要な光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。
行駆動の場合は、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素における光電荷の蓄積時間(露光時間)となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間(露光時間)となる。
垂直駆動部12によって選択走査された画素行の各画素から出力される画素信号は、垂直画素配線32の各々を通してカラム信号処理部14に供給される。カラム信号処理部14は、画素アレイ部11の画素列ごとに、選択行の各画素から垂直画素配線32を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム信号処理部14は、信号処理として少なくとも、ノイズ除去処理、例えば、相関二重サンプリング(CDS:Correlated Double Sampling)処理を行う。このカラム信号処理部14による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部14にノイズ除去処理以外に、例えば、AD(アナログ-デジタル)変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部15は、シフトレジスタやアドレスデコーダなどによって構成され、カラム信号処理部14の画素列に対応する単位回路を順番に選択する。この水平駆動部15による選択走査により、カラム信号処理部14で信号処理された画素信号が順番に信号処理部17に出力される。
システム制御部16は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部12、カラム信号処理部14、及び水平駆動部15などの駆動制御を行う。
CMOSイメージセンサ10はさらに、信号処理部17及びデータ格納部18を備えている。信号処理部17は、少なくとも加算処理機能を有し、カラム信号処理部14から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部18は、信号処理部17での信号処理に当たって、その処理に必要なデータを一時的に格納する。
これら信号処理部17及びデータ格納部18については、CMOSイメージセンサ10とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ10と同じ基板上に搭載しても構わない。
(画素の構成例)
次に、図7を参照して、図6の画素アレイ部11に行列状に2次元配置されている画素100の回路構成例について説明する。
図7において、画素100は、光電変換部111、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、及び選択トランジスタ115から構成される。また、画素100においては、浮遊拡散領域(FD:Floating Diffusion)121が形成される。
また、画素100においては、垂直駆動部12に一端が接続される画素駆動線31であるところのSEL駆動線、RST駆動線、及びTRG駆動線、並びにカラム読出し回路部13に一端が接続される垂直画素配線32であるところの垂直信号線22、垂直リセット入力線61、及び垂直電流供給線62が接続されている。
光電変換部111としてのフォトダイオードのアノードは接地されており、フォトダイオードのカソードは、転送トランジスタ112のソースに接続されている。転送トランジスタ112のドレインは、それぞれリセットトランジスタ113のソース及び増幅トランジスタ114のゲートに接続されており、この接続点が浮遊拡散領域(FD)121を構成している。
また、リセットトランジスタ113のドレインは、垂直リセット入力線61に接続されており、増幅トランジスタ114のソースは、垂直電流供給線62に接続されている。増幅トランジスタ114のドレインは、選択トランジスタ115のソースに接続されており、選択トランジスタ115のドレインは、垂直信号線(VSL)22に接続されている。
転送トランジスタ112のゲート、リセットトランジスタ113のゲート、及び選択トランジスタ15のゲートは、画素駆動線31(TRG駆動線、RST駆動線、及びSEL駆動線)を介して、垂直駆動部12(図6)にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。
次に、図7に示した画素100の基本機能について説明する。
リセットトランジスタ113は、垂直駆動部12(図6)から供給される駆動信号RSTに従って、浮遊拡散領域(FD)121に蓄積されている電荷の排出をオン/オフする。
例えば、リセットトランジスタ113は、H(High)レベルの駆動信号RSTが供給されると、浮遊拡散領域(FD)121は、垂直リセット入力線61を通して印可される電圧にクランプされ、浮遊拡散領域(FD)121に蓄積されていた電荷を排出(リセット)する。また、リセットトランジスタ113に、L(Low)レベルの駆動信号RSTが供給されると、浮遊拡散領域(FD)121は垂直リセット入力線61と電気的に切断され、浮遊状態になる。
一方、光電変換部111は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。転送トランジスタ112は、垂直駆動部12(図6)から供給される駆動信号TRGに従って、光電変換部111から浮遊拡散領域(FD)121への電荷の転送をオン/オフする。
例えば、転送トランジスタ112は、Hレベルの駆動信号TRGが供給されると、光電変換部111に蓄積されている電荷を浮遊拡散領域(FD)121に転送し、Lレベルの駆動信号TRGが供給されると、電荷の転送を停止する。なお、転送トランジスタ112が、浮遊拡散領域(FD)121への電荷の転送を停止している間、光電変換された電荷は、光電変換部111に蓄積される。
浮遊拡散領域(FD)121は、光電変換部111から転送トランジスタ112を介して転送されてくる電荷を蓄積する機能を持ち、リセットトランジスタ113がオフした浮遊状態では、その蓄積された電荷量に応じて浮遊拡散領域(FD)121の電位は変調される。
増幅トランジスタ114は、そのゲートに接続された浮遊拡散領域(FD)121の電位変動を入力信号とする増幅器として働き、その出力電圧信号は、選択トランジスタ115を介して垂直信号線22に出力される。
選択トランジスタ115は、垂直駆動部12(図6)から供給される駆動信号SELに従って、増幅トランジスタ114からの電圧信号の垂直信号線22への出力をオン/オフする。
例えば、選択トランジスタ115は、Hレベルの駆動信号SELが供給されると、電圧信号を垂直信号線22に出力し、Lレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。これにより複数の画素100が接続された垂直信号線22において、選択した画素100の出力のみを取り出すことが可能となる。
このように、画素100は、垂直駆動部12(図6)から供給される駆動信号(TRG,RST,SEL)に従って駆動される。
<3.第1の実施の形態>
次に、図8ないし図24を参照しながら、第1の実施の形態として、差動型の増幅読み出しによって、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御するための構成について説明する。
(差動画素読出し回路の構成例)
図8は、第1の実施の形態の差動画素読出し回路の構成例を示す回路図である。
図8において、差動画素読出し回路50は、信号電荷の読み出しを行う読出画素100Sと、信号電荷なしの基準電圧を与える参照画素100Rと、PMOSトランジスタからなるカレントミラー回路51と、画素に定電流を供給する負荷MOS回路52とで構成される。
読出画素100Sは、フォトダイオード(PD)等の光電変換部111Sに加えて、例えば、転送トランジスタ112S、リセットトランジスタ113S、増幅トランジスタ114S、及び選択トランジスタ115Sの4つの画素トランジスタを有している。
光電変換部111Sとしてのフォトダイオードは、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ112Sのソースに接続されている。転送トランジスタ112Sのドレインは、それぞれリセットトランジスタ113Sのソース及び増幅トランジスタ114Sのゲートに接続されており、この接続点が、浮遊拡散領域(FD)121Sを構成している。
リセットトランジスタ113Sのドレインは、読出し側垂直リセット入力線61Sに接続されている。増幅トランジスタ114Sのソースは、読出し側垂直電流供給線62Sに接続されている。増幅トランジスタ114Sのドレインは、選択トランジスタ115Sのソースと接続され、選択トランジスタ115Sのドレインは、読出し側垂直信号線22Sと接続されている。
転送トランジスタ112Sのゲート、リセットトランジスタ113Sのゲート、及び選択トランジスタ115Sのゲートには、画素駆動線31(図6)を介して、垂直駆動部12(図6)と接続され、駆動信号(TRG1,RST1,SEL1)としてのパルスがそれぞれ供給される。
ここで、読出し側垂直信号線22Sは、読出し側垂直リセット入力線61S、カレントミラー回路51の読出し側PMOSトランジスタ511Sのドレイン、及び当該差動画素読出し回路50の出力端子53に接続される。
また、読出し側垂直リセット入力線61Sは、読出し側垂直信号線22Sに接続され、選択された読出画素100Sの浮遊拡散領域121S、すなわち、増幅トランジスタ114Sの入力端子に接続され、リセットトランジスタ113Sがオンしているとき、当該差動画素読出し回路50の出力信号が、負帰還される。
参照画素100Rは、フォトダイオード(PD)等の光電変換部111Rに加えて、例えば、転送トランジスタ112R、リセットトランジスタ113R、増幅トランジスタ114R、及び選択トランジスタ115Rの4つの画素トランジスタを有している。
光電変換部111Rとしてのフォトダイオードは、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ112Rのソースに接続されている。転送トランジスタ112Rのドレインは、それぞれリセットトランジスタ113Rのソース及び増幅トランジスタ114Rのゲートに接続されており、この接続点が、浮遊拡散領域(FD)121Rを構成している。
リセットトランジスタ113Rのドレインは、参照側垂直リセット入力線61Rに接続されている。増幅トランジスタ114Rのソースは、参照側垂直電流供給線62Rに接続されている。増幅トランジスタ114Rのドレインは、選択トランジスタ115Rのソースと接続され、選択トランジスタ115Rのドレインは、参照側垂直信号線22Rと接続されている。
転送トランジスタ112Rのゲート、リセットトランジスタ113Rのゲート、及び選択トランジスタ115Rのゲートには、画素駆動線31(図6)を介して、垂直駆動部12(図6)と接続され、駆動信号(TRG2,RST2,SEL2)としてのパルスがそれぞれ供給される。
ここで、参照側垂直信号線22Rは、カレントミラー回路51の参照側PMOSトランジスタ511Rのドレイン及びゲート、並びに読出し側PMOSトランジスタ511Sのゲートに接続される。
また、参照側垂直リセット入力線61Rは、電源Vrstに接続されており、リセット時には、この配線を通じて選択された参照画素100Rの浮遊拡散領域121R、すなわち、増幅トランジスタ114Rの入力端子に、任意の入力電圧信号が印加される。
読出し側垂直電流供給線62S及び参照側垂直電流供給線62Rは、接続点(Vcom)で互いに接続された後、一定電流源である負荷MOS回路52に接続されている。
以上のような構成を有する差動画素読出し回路50においては、読出画素100Sの増幅トランジスタ114Sと、参照画素100Rの増幅トランジスタ114Rとが、差動増幅器(差動増幅回路)を構成することで、読出画素100Sの光電変換部111Sで検出された信号電荷に応じた電圧信号が、出力端子53を介して出力される。
(差動画素の駆動例)
次に、図9のタイミングチャートを参照して、図8に示した差動画素読出し回路50を構成する画素の駆動例について説明する。
なお、図9の上段には、読出画素100Sにおいて、選択トランジスタ115Sと、リセットトランジスタ113Sと、転送トランジスタ112Sのゲートにそれぞれ印加される駆動信号SEL1,RST1,TRG1のタイミングチャートが示されている。
また、図9の下段には、参照画素100Rにおいて、選択トランジスタ115Rと、リセットトランジスタ113Rと、転送トランジスタ112Rのゲートにそれぞれ印加される駆動信号TRG2,RST2,SEL2のタイミングチャートが示されている。なお、図9において、時間の方向は、図中の左側から右側に向かう方向とされる。
まず、時刻t1ないし時刻t2の期間において、駆動信号RST1と駆動信号TRG1として、Hレベルのパルスが印加されると、読出画素100Sの光電変換部111S及び浮遊拡散領域121Sに蓄積されている電荷が、リセットトランジスタ113Sによって排出される。
これにより、これまで光電変換部111Sに蓄積されていた電荷が掃き出され、時刻tから時刻t25までの期間においては、新たに被写体からの光から得られた電荷が、光電変換部111Sに蓄積されることになる。
次に、時刻t3ないし時刻t7の期間において、選択された読出画素100S及び参照画素100Rで、駆動信号SEL1,SEL2が、LレベルからHレベルに切り替えられると、増幅トランジスタ114S及び増幅トランジスタ114Rのソースからドレインに向けて、負荷MOS回路52から電流が供給される。
これにより、選択された読出画素100Sの浮遊拡散領域121SのFD電位を入力電圧信号とする差動増幅回路が動作して、読出し側垂直信号線22Sに増幅された電圧信号が出力されるようになる。この状態は、時刻t7において、駆動信号SEL1,SEL2が、HレベルからLレベルに切り替えられるまで継続される。
なお、時刻t1ないし時刻t3の期間において、参照画素100Rの駆動信号SEL2,RST2,TRG2は、読出画素100Sの信号読出しには寄与しない。
さらに、時刻t3ないし時刻t4の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、読出画素100S及び参照画素100Rで、浮遊拡散領域121S及び浮遊拡散領域121Rに蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このとき、差動画素読出し回路50の出力端子53は、読出し側垂直リセット入力線61S及びリセットトランジスタ113Sを通じて、差動画素読出し回路50の入力の1つである読出画素100Sの浮遊拡散領域121Sに電気的に接続される。
その結果として、差動画素読出し回路50では、出力端子53が一方の入力側の浮遊拡散領域121Sに負帰還されて仮想接地状態となるため、電源Vrstに外部印加で固定されている他方の入力側の浮遊拡散領域121Rと、浮遊拡散領域121S及び出力端子53とが同電位となる。
次に、時刻t4ないし時刻t5の期間において、駆動信号RST1及び駆動信号RST2として、Lレベルのパルスが印加されると、読出画素100S及び参照画素100Rでは、浮遊拡散領域121Sは、読出し側垂直リセット入力線61Sと電気的に切断され、浮遊拡散領域121Rは、参照側垂直リセット入力線61Rと電気的に切断され、それぞれ浮遊状態となる。
このとき、読出画素100Sの浮遊拡散領域121Sと、参照画素100Rの浮遊拡散領域121Rは、ほぼ等価な構造であるから、リセットオフ時の電位変動(リセットフィードスルー)もほぼ同じで、浮遊拡散領域121SのFD電位と、浮遊拡散領域121RのFD電位は、ほぼ同じ動きをする。
そのため、差動画素読出し回路50の出力端子53からの出力は、リセットオン時の電圧Vrstから、ほとんど変化せず、この状態が差動増幅読出しにおけるリセット状態(初期状態)となり、この出力レベルが、リセットレベル(初期レベル)とされる。このリセット状態は、時刻t5で、信号電荷の転送が行われるまで続き、リセットレベルとしての電圧が読み出される。
次に、時刻t5ないし時刻t6の期間において、読出画素100Sの駆動信号TRG1が、パルス状に印加されると、読出画素100Sの光電変換部111Sに蓄積された電荷が、転送トランジスタ112Sによって、浮遊拡散領域121Sに転送される。
そして、読出画素100Sでは、この転送された電荷によって、浮遊拡散領域121Sが変調され、これが、増幅トランジスタ114Sのゲートに電圧信号として入力されると、読出し側垂直信号線22Sに、蓄積電荷量に応じた電圧信号が出力される。この信号読出し状態は、時刻t7で、駆動信号SEL1,SEL2が、Lレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
なお、カラム信号処理部14(図6)では、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
(差動画素読出し回路の他の回路構成例)
(A)読出画素と参照画素を同一行に配置
図10は、読出画素と参照画素を同一行に配置する場合の構成を示す回路図である。
図10には、差動画素読出し回路50Aにおいて、画素アレイ部11に配置される参照画素100Rとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素100Sに近接する同一行の画素を用いた例を示している。
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素100Rに切り替え可能で、例えば、画素駆動線31(図6)とカラム読出し回路部13(図6)の切り替えスイッチによって、読出画素100Sと参照画素100Rの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部11に、2次元配置された全有効画素を読み出すことが可能となる。
なお、図10の画素アレイ部11では、読出画素100Sと参照画素100Rとが同一行で、左右に隣接して配置されているが、読出画素100Sと参照画素100Rとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
この場合、1カラム当たりの貫通縦配線(垂直信号線22、垂直リセット入力線61、及び垂直電流供給線62)と、AD変換器の数を少なくすることができるが、同一行の2画素の駆動信号(TRG,RST)を独立に駆動する必要性から、画素アレイ部11を横切る画素駆動線31の1行当たりの数を増やす必要はある。
また、図10の画素アレイ部11において、同一行で左右に隣接した読出画素100Sと参照画素100Rとは、入れ替えるようにしてもよい。
(B)読出画素と参照画素を同一列に配置
図11は、読出画素と参照画素を同一列に配置する場合の構成を示す回路図である。
図11には、差動画素読出し回路50Bにおいて、画素アレイ部11に配置される参照画素100Rとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素100Sに近接する同一列の画素を用いた例を示している。
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素100Rに切り替え可能で、例えば、画素駆動線31(図6)とカラム読出し回路部13(図6)の切り替えスイッチによって、読出画素100Sと参照画素100Rの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部11に、2次元配置された全有効画素を読み出すことが可能となる。
なお、図11の画素アレイ部11では、読出画素100Sと参照画素100Rとが同一列で、上下に隣接して配置されているが、読出画素100Sと参照画素100Rとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
この場合、画素アレイ部11を横切る画素駆動線31の1行当たりの数は増加しないが、1カラム当たりの貫通縦配線(垂直信号線22、垂直リセット入力線61、及び垂直電流供給線62)と、AD変換器の数を増やす必要はある。
また、図11の画素アレイ部11において、同一列で上下に隣接した読出画素100Sと参照画素100Rとは、入れ替えるようにしてもよい。
(C)読出画素と参照画素を異なる行及び列に配置
図12は、読出画素と参照画素が近接するが、異なる行及び列に配置する場合の構成を示す回路図である。
図12には、差動画素読出し回路50Cにおいて、画素アレイ部11に配置される参照画素100Rとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素100Sに近接するが、行及び列が異なる画素を用いた例を示している。
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素100Rに切り替え可能で、例えば、画素駆動線31(図6)とカラム読出し回路部13(図6)の切り替えスイッチによって、読出画素100Sと参照画素100Rの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部11に、2次元配置された全有効画素を読み出すことが可能となる。
なお、図12の画素アレイ部11では、読出画素100Sと参照画素100Rとが、対角で、かつ最も近接して配置されているが、読出画素100Sと参照画素100Rとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
この場合、1カラム当たりの貫通縦配線(垂直信号線22、垂直リセット入力線61、及び垂直電流供給線62)は、図10に示した構成と同様であるが、第1非対角画素100-1と第2非対角画素100-2との画素ペア、すなわち、非活性である非対角の画素ペアと、読出画素100Sと参照画素100Rの駆動信号(SEL,TRG,RST)を独立に駆動する必要性から、画素アレイ部11を横切る画素駆動線31の1行当たりの数を増やす必要はある。
また、図12の画素アレイ部11において、行及び列が異なって隣接した読出画素100Sと参照画素100Rとは、入れ替えるようにしてもよい。
(D)カラムごとに参照専用の画素を配置
図13は、カラムごとに参照専用の画素を配置する場合の構成を示す回路図である。
図13には、差動画素読出し回路50Dにおいて、画素アレイ部11に配置される参照画素100Rとしての、カラムごとに配置された参照専用の画素と、2次元配置された信号読み出しを行う有効画素とで画素ペア(差動対)を構成する例を示している。
ここで、画素アレイ部11において、参照画素100Rは、参照専用の画素であって、その周辺に、列ごとに配置された有効画素と等価な画素である。また、画素アレイ部11において、2次元配置された全有効画素は、画素駆動線31により読出画素100Sとしてのみ走査され、その信号が読み出される。
(E)カラムごとに参照専用のダミー画素を配置
図14は、カラムごとに参照専用のダミー画素を配置する場合の構成を示す回路図である。
図14には、差動画素読出し回路50Eにおいて、画素アレイ部11に配置される参照画素100Rとしての、カラムごとに配置された参照専用のダミー画素と、2次元配置された信号読み出しを行う有効画素とで画素ペア(差動対)を構成する例を示している。
ここで、画素アレイ部11において、参照画素100Rは、参照専用のダミー画素であって、その周辺に、列ごとに配置された有効画素と同様のリセットフィードスルー特性を示す擬似画素である。また、画素アレイ部11において、2次元配置された全有効画素は、画素駆動線31により読出画素100Sとしてのみ走査され、その信号が読み出される。
ここで、参照画素100Rは、参照専用のダミー画素として、例えば、有効画素に遮光を施した画素や、フォトダイオード等の光電変換部111Rを持たない画素とすることができる。
なお、参照画素100Rとしては、有効画素に遮光を施したり、光電変換部111Rを持たないようにしたりすること以外の構成は、有効画素としての読出画素100Sと同一のレイアウト構成を有する画素とすることができる。また、参照画素100Rとしては、有効画素としての読出画素100Sとは異なるレイアウト構成となるが、リセットフィードスルー特性が読出画素100Sのそれと同一になるように調整された擬似画素とすることもできる。
(F)カスコード型カレントミラー回路を用いた構成
図15は、カスコード型カレントミラー回路を用いた構成を示す回路図である。
図15には、差動画素読出し回路50Fにおいて、カラム読出し回路部13のカレントミラー回路として、カスコード型カレントミラー回路54を構成する例を示している。
図15の差動画素読出し回路50Fでは、図8に示した差動画素読出し回路50と比べて、上段のカラム読出し回路部13において、カレントミラー回路51の代わりに、カスコード型カレントミラー回路54が設けられている。
カスコード型カレントミラー回路54においては、読出し側PMOSトランジスタ541Sと参照側PMOSトランジスタ541Rの対とともに、読出し側PMOSトランジスタ542Sと参照側PMOSトランジスタ542Rの対が設けられ、カスコード型のカレントミラー回路を構成している。
すなわち、読出し側PMOSトランジスタ541Sのドレインと、読出し側PMOSトランジスタ542Sのソースとが接続され、読出し側PMOSトランジスタ542Sのドレインは、出力端子53及び読出し側垂直信号線22Sに接続されている。
一方で、参照側PMOSトランジスタ541Rのドレインは、参照側PMOSトランジスタ541Rのゲートと、読出し側PMOSトランジスタ541Sのゲートと、参照側PMOSトランジスタ542Rのソースに接続されている。また、参照側PMOSトランジスタ542Rのドレインは、参照側PMOSトランジスタ542Rのゲートと、読出し側PMOSトランジスタ542Sのゲートと、参照側垂直信号線22Rに接続されている。
(G)読出画素と参照画素を切り替え可能な構成
図16及び図17は、読出画素と参照画素を切り替え可能な構成を示す回路図である。
図16には、差動画素読出し回路50G-1として、カラム読出し回路部13のスイッチSWによる切り替え前の、画素アレイ部11に配置される画素の構成の例を示している。一方で、図17には、差動画素読出し回路50G-2として、カラム読出し回路部13のスイッチSWによる切り替え後の画素アレイ部11に配置される画素の構成の例を示している。
図16の差動画素読出し回路50G-1において、画素アレイ部11には、2次元配置される画素のうち、同一行に隣接して配置される第1画素100-1と第2画素100-2が例示されている。また、上段のカラム読出し回路部13において、スイッチSW1ないしSW8がスイッチング動作を行うことで、画素アレイ部11では、第1画素100-1が、読出画素100Sとされ、第2画素100-2が、参照画素100Rとされている。
一方で、図17の差動画素読出し回路50G-2では、上段のカラム読出し回路部13において、スイッチSW1ないしSW8がスイッチング動作を行うことで、画素アレイ部11では、第1画素100-1が、参照画素100Rとされ、第2画素100-2が、読出画素100Sとされている。
すなわち、差動画素読出し回路50Gにおいては、上段のカラム読出し回路部13のスイッチSW1ないしSW8がスイッチング動作を行うことにより、画素アレイ部11では、第1画素100-1が、読出画素100S(図16)から参照画素100R(図17)に切り替えられ、第2画素100-2が、参照画素100R(図16)から読出画素100S(図17)に切り替えられる。
換言すれば、差動画素読出し回路50Gにおいては、上段のカラム読出し回路部13に設けられたスイッチSW1ないしSW8を切り替えることで、差動対をなす画素ペア(差動ペア)の関係は同じであるが、読出画素100Sの構成と、参照画素100Rの構成とが入れ替えられていると言える。
(切り替え可能な画素の駆動例)
ここで、図18のタイミングチャートを参照して、図16及び図17に示した切り替え可能な画素の駆動例について説明する。
なお、図18の上段には、第1画素100-1と、第2画素100-2において、選択トランジスタ115と、リセットトランジスタ113と、転送トランジスタ112のゲートにそれぞれ印加される駆動信号SEL1,RST1,TRG1と、駆動信号SEL2,RST2,TRG2のタイミングチャートが示されている。
一方で、図18の下段には、上段のカラム読出し回路部13において、スイッチSW1ないしSW8のオン/オフのタイミングを示すSW1ないしSW8のタイミングチャートが示されている。なお、図18において、時間の方向は、図中の左側から右側に向かう方向とされる。
まず、時刻t1ないし時刻t2の期間において、スイッチSW8がオン状態となって、さらに、駆動信号RST1と駆動信号TRG1として、Hレベルのパルスが印加されると、第1画素100-1の光電変換部111及び浮遊拡散領域121に蓄積されている電荷が排出される。
これにより、第1画素100-1では、これまで光電変換部111に蓄積されていた電荷が掃き出され、時刻t1ないし時刻t7の期間においては、新たに被写体からの光から得られた電荷が、光電変換部111に蓄積されることになる。
次に、時刻t3ないし時刻t4の期間において、スイッチSW5がオン状態となり、駆動信号RST2と駆動信号TRG2として、Hレベルのパルスが印加されると、第2の画素100-2の光電変換部111及び浮遊拡散領域121に蓄積されている信号電荷が排出される。
これにより、第2の画素100-2では、これまで光電変換部111に蓄積されていた電荷が掃き出され、時刻t4ないし時刻t12の期間においては、新たに被写体からの光から得られた電荷が、光電変換部111に蓄積されることになる。
次に、時刻t5ないし時刻t14の期間において、選択された第1画素100-1及び第2画素100-2で、駆動信号SEL1,SEL2が、LレベルからHレベルに切り替えられると、第1画素100-1及び第2画素100-2の増幅トランジスタ114のソースからドレインに向けて、負荷MOS回路52から電流が供給される。
さらに、時刻t5ないし時刻t9の期間において、スイッチSW2,SW3,SW5,SW8がオン状態とされると、選択された第1画素100-1及び第2画素100-2と、カラム読出し回路部13のカレントミラー回路51は、読出画素100Sを、第1画素100-1とし、参照画素100Rを、第2画素100-2とする差動画素読出し回路(例えば、図8の差動画素読出し回路50)と等価になる。
これにより、選択された第1画素100-1及び第2画素100-2の浮遊拡散領域121のFD電位差を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
次に、時刻t5ないし時刻t6の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第1画素100-1及び第2画素100-2で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t7まで続き、その間に、第1画素100-1のリセットレベルとしての電圧が読み出される。
時刻t7ないし時刻t8の期間において、駆動信号TRG1として、Hレベルのパルスが印加されると、第1画素100-1では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、第1画素100-1では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t9において、スイッチSW2,SW3,SW5,SW8がオフ状態とされるまで続き、その間に、第1画素100-1の信号レベルとしての電圧が読み出される。
次に、時刻t10ないし時刻t14の期間において、スイッチSW1,SW4,SW6,SW7がオン状態とされると、選択された第1画素100-1及び第2画素100-2と、カラム読出し回路部13のカレントミラー回路51は、読出画素100Sを、第2画素100-2とし、参照画素100Rを、第2画素100-2とする差動画素読出し回路(例えば、図8の差動画素読出し回路50)と等価になる。
これにより、選択された第1画素100-1及び第2画素100-2の浮遊拡散領域121のFD電位差を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
次に、時刻t10ないし時刻t11の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第1画素100-1及び第2画素100-2で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t12まで続き、その間に、第2画素100-2のリセットレベルとしての電圧が読み出される。
時刻t12ないし時刻t13の期間において、駆動信号TRG2として、Hレベルのパルスが印加されると、第2画素100-2では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、第1画素100-2では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t14において、スイッチSW1,SW4,SW6,SW7がオフ状態とされるまで続き、その間に、第2画素100-2の信号レベルとしての電圧が読み出される。
なお、カラム信号処理部14(図6)では、第1画素100-1及び第2画素100-2のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
(H)SFモードと差動モードを切り替え可能な構成
ところで、差動型の増幅読み出しは、高い変換効率が得られるために、例えば、明時には、ダイナミックレンジの大きいソースフォロア型の読み出しで、読み出しが行われることが望ましい。すなわち、ソースフォロア型の読み出し(以下、SFモードという)と、差動型の増幅読み出し(以下、差動モードという)とを適宜切り替えることで、より適切な読み出しを行うことができる場合がある。
図19ないし図21は、SFモードと差動モードとを切り替え可能な構成を示す回路図である。
図19には、画素読出し回路50H-1として、カラム読出し回路部13のスイッチSWによりSFモードに切り替えられた、画素アレイ部11に配置される画素の構成の例を示している。一方で、図20及び図21には、画素読出し回路50H-2,50H-3として、カラム読出し回路部13のスイッチSWにより差動モードに切り替えられた、画素アレイ部11に配置される画素の構成の例を示している。
図19の画素読出し回路50H-1において、画素アレイ部11には、2次元配置される画素のうち、同一行に隣接して配置される第1画素100-1と第2画素100-2が例示されている。
図19の画素読出し回路50H-1において、カラム読出し回路部13のスイッチSW0,SW11ないしSW17,SW21ないしSW27が、スイッチング動作を行い、SFモードに遷移することで、第1画素100-1と第2画素100-2を独立に、ソースフォロア型の読み出しが行われる。
なお、図19の画素読出し回路50H-1において、回路の配線のうち、太線で強調した部分が、SFモードでの動作時に有効とされる部分である。
一方で、図20の画素読出し回路50H-2において、カラム読出し回路部13のスイッチSW0,SW11ないしSW17,SW21ないしSW27が、スイッチング動作を行い、差動モードに遷移することで、画素アレイ部11では、第1画素100-1が読出画素100Sとされ、第2画素100-2が参照画素100Rとされて、第1画素100-1の差動型の増幅読み出しが行われる。
なお、図20の画素読出し回路50H-2において、回路の配線のうち、太線で強調した部分が、差動モードでの動作時に有効とされる部分である。
また、図21の画素読出し回路50H-3において、カラム読出し回路部13のスイッ
チSW0,SW11ないしSW17,SW21ないしSW27が、スイッチング動作を行い、差動モードに遷
移することで、画素アレイ部11では、第1画素100-1が参照画素100Rとされ、第2画素100-2が読出画素100Sとされて、第2画素100-2の差動型の増幅読み出しが行われる。
なお、図21の画素読出し回路50H-3において、回路の配線のうち、太線で強調した部分が、差動モードでの動作時に有効とされる部分である。
このように、画素読出し回路50Hにおいては、カラム読出し回路部13のスイッチSW0,SW11ないしSW17,SW21ないしSW27が、スイッチング動作を行うことにより、画素アレイ部11では、第1画素100-1が、SFモードに対応した画素(図19)のほか、差動モードに対応した読出画素100S(図20)又は参照画素100R(図21)に切り替えられ、第2画素100-2が、SFモードに対応した画素(図19)のほか、差動モードに対応した参照画素100R(図20)又は読出画素100S(図21)に切り替えられる。
換言すれば、画素読出し回路50Hにおいては、カラム読出し回路部13に設けられたスイッチSW0,SW11ないしSW17,SW21ないしSW27を切り替えることで、ソースフォロア型の読み出しを行うだけでなく、差動型の増幅読み出しを行う際には、差動対をなす画素ペア(差動ペア)の構成を入れ替えることができる。
(SFモードの駆動例)
ここで、図22のタイミングチャートを参照して、図19に示したSFモードに切り替えられた画素の駆動例について説明する。
なお、図22の上段には、第1画素100-1と、第2画素100-2において、選択トランジスタ115と、リセットトランジスタ113と、転送トランジスタ112のゲートにそれぞれ印加される駆動信号SEL1,RST1,TRG1と、駆動信号SEL2,RST2,TRG2のタイミングチャートが示されている。
一方で、図22の下段には、カラム読出し回路部13において、スイッチSW0,スイッチSW11ないしSW17,及びスイッチSW21ないしSW27のオン/オフのタイミングを示すSW0,SW11ないしSW17,SW21ないしSW27のタイミングチャートが示されている。なお、図22において、時間の方向は、図中の左側から右側に向かう方向とされる。
ただし、説明の都合上、図22のタイミングチャートは、上述した図18に示したタイミングチャートと基本的に対応するように記述しているが、図22の駆動例では、時刻tないし時刻t35の期間と、時刻t10ないし時刻t14の期間での駆動が、第1画素100-1と第2画素100-2の読み出しに寄与していない点が、特に、図18の駆動例とは異なっている。
まず、時刻t1ないし時刻t2の期間において、スイッチSW17,SW27がオン状態となって、さらに、駆動信号RST1,RST2と駆動信号TRG1,TRG2として、Hレベルのパルスが印加されると、第1画素100-1及び第2画素100-2の光電変換部111及び浮遊拡散領域121に蓄積されている電荷が排出される。
これにより、第1画素100-1及び第2画素100-2では、これまで光電変換部111に蓄積されていた電荷が掃き出され、時刻t1ないし時刻t7の期間においては、新たに被写体からの光から得られた電荷が、光電変換部111に蓄積されることになる。
次に、時刻t5ないし時刻t9の期間において、選択された第1画素100-1及び第2画素100-2で、駆動信号SEL1,SEL2が、LレベルからHレベルに切り替えられると、第1画素100-1及び第2画素100-2の増幅トランジスタ114のソースからドレインに向けて、負荷MOS回路52から電流が供給される。
さらに、時刻t5ないし時刻t9の期間において、スイッチSW12,SW14,SW17及びスイッチSW22,SW24,SW27がオン状態とされ、それ以外のスイッチSWがオフ状態とされると、選択された第1画素100-1及び第2画素100-2の読出し回路は、ソースフォロア型の読出し回路と等価になる。
これにより、選択された第1画素100-1及び第2画素100-2では、浮遊拡散領域121のFD電位を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
次に、時刻t5ないし時刻t6の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第1画素100-1及び第2画素100-2では、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t7まで続き、その間に、第1画素100-1及び第2画素100-2のリセットレベルとしての電圧が読み出される。
時刻t7ないし時刻t8の期間において、駆動信号TRG1及び駆動信号TRG2として、Hレベルのパルスが印加されると、第1画素100-1及び第2画素100-2では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、第1画素100-1及び第2画素100-2では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t9において、スイッチSW12,SW14,SW17及びスイッチSW22,SW24,SW27がオフ状態とされるまで続き、その間に、第1画素100-1及び第2画素100-2の信号レベルとしての電圧が読み出される。
なお、カラム信号処理部14(図6)では、第1画素100-1及び第2画素100-2のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
(差動モードの駆動例)
次に、図23のタイミングチャートを参照して、図20及び図21に示した差動モードに切り替えられた画素の駆動例について説明する。
なお、図23の上段には、第1画素100-1と、第2画素100-2において、選択トランジスタ115と、リセットトランジスタ113と、転送トランジスタ112のゲートにそれぞれ印加される駆動信号SEL1,RST1,TRG1と、駆動信号SEL2,RST2,TRG2のタイミングチャートが示されている。
一方で、図23の下段には、カラム読出し回路部13において、スイッチSW0,スイッチSW11ないしSW17,及びスイッチSW21ないしSW27のオン/オフのタイミングを示すSW0,SW11ないしSW17,SW21ないしSW27のタイミングチャートが示されている。なお、図23において、時間の方向は、図中の左側から右側に向かう方向とされる。
ただし、説明の都合上、図23のタイミングチャートは、上述した図18に示したタイミングチャートと基本的に対応するように記述しているが、図23の駆動例は、図18の駆動例と比べて、読出画素100Sと参照画素100Rを切り替えるだけでなく、SFモードと差動モードを切り替える必要があるため、スイッチSWの数が増加しており、そのスイッチング制御が異なっている。
すなわち、図23のタイミングチャートにおいて、駆動信号SEL1,RST1,TRG1と、駆動信号SEL2,RST2,TRG2として、Hレベルのパルスが印加されるタイミングは、図18のタイミングチャートと同様である。
一方で、図23のタイミングチャートでは、時刻t5ないし時刻t9の期間において、スイッチSW0,スイッチSW11ないしSW17,及びスイッチSW21ないしSW27のうち、スイッチSW0,SW13,SW15,SW21,SW23,SW26がオン状態となり、それ以外のスイッチSWがオフ状態となる。これにより、画素アレイ部11では、第1画素100-1が読出画素100Sとされ、第2画素100-2が参照画素100Rとされて、第1画素100-1の差動型の増幅読み出しが行われる。
また、図23のタイミングチャートでは、時刻t10ないし時刻t14の期間において、スイッチSW0,スイッチSW11ないしSW17,及びスイッチSW21ないしSW27のうち、スイッチSW0,SW11,SW13,SW16,SW23,SW25がオン状態となり、それ以外のスイッチSWがオフ状態となる。これにより、画素アレイ部11では、第1画素100-1が参照画素100Rとされ、第2画素100-2が読出画素100Sとされて、第2画素100-2の差動型の増幅読み出しが行われる。
以上のように、画素読出し回路50Hでは、カラム読出し回路部13において、スイッチSW0,スイッチSW11ないしSW17,及びスイッチSW21ないしSW27がスイッチング動作を行うことで、差動モードでの読み出しと、SFモードでの読み出しとを、容易に切り替えることができる。そのため、例えば、明時において、ダイナミックレンジの大きいソースフォロア型の読み出しに切り替えることができる。
(第1の実施の形態の構成で得られる効果)
次に、図24を参照しながら、第1の実施の形態として、リセット電圧を外部印加及び負帰還で設定する構成を採用することで得られる効果を説明する。
なお、図24の上段には、読出画素100Sにおいて、選択トランジスタ115Sと、リセットトランジスタ113Sと、転送トランジスタ112Sのゲートにそれぞれ印加される駆動信号SEL1,RST1,TRG1のタイミングチャートが示されている。
また、図24の中段には、参照画素100Rにおいて、選択トランジスタ115Rと、リセットトランジスタ113Rと、転送トランジスタ112Rのゲートにそれぞれ印加される駆動信号TRG2,RST2,SEL2のタイミングチャートが示されている。
図24の上段と中段のタイミングチャートは、上述した図9に示したタイミングチャートと同様であるため、その説明は適宜省略するが、図24のタイミングチャートには、下段に、VVRD,VFD,VVSL,VCOMの電圧波形のタイミングチャートが示されている。
ただし、VVRDは、垂直リセット入力線(VRD)61に印加される電圧の波形を示し、Vは、浮遊拡散領域(FFDD)121のFD電圧(FD電位)の波形を示し、VVSLは、出力端子53に接続された垂直信号線(VSL)22に印加される電圧(VSL電位)の波形を示し、VCOMは、負荷MOS回路52に接続された垂直電流供給線62に印加される電圧の波形を示している。
ここで、時刻t3ないし時刻t4の期間に注目すれば、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、読出画素100S及び参照画素100Rで、浮遊拡散領域121S及び浮遊拡散領域121Rに蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このとき、差動画素読出し回路50において、出力端子53は、読出し側垂直リセット入力線61S及びリセットトランジスタ113Sを通じて、浮遊拡散領域121Sに電気的に接続される。その結果として、差動画素読出し回路50では、出力端子53が一方の入力側の浮遊拡散領域121Sに負帰還されて仮想接地状態となるため、電源Vrstに外部印加で固定されている他方の入力側の浮遊拡散領域121Rと、浮遊拡散領域121S及び出力端子53とが同電位となる。
その後、時刻t4ないし時刻t5の期間において、駆動信号RST1及び駆動信号RST2として、Lレベルのパルスが印加されると、読出画素100S及び参照画素100Rでは、浮遊拡散領域121Sは、読出し側垂直リセット入力線61Sと電気的に切断され、浮遊拡散領域121Rは、参照側垂直リセット入力線61Rと電気的に切断され、それぞれ浮遊状態となる。
このとき、読出画素100Sの浮遊拡散領域121Sと、参照画素100Rの浮遊拡散領域121Rは、ほぼ等価な構造であるから、リセットオフ時の電位変動(リセットフィードスルー)もほぼ同じで、浮遊拡散領域121SのFD電位と、浮遊拡散領域121RのFD電位は、ほぼ同じ動きをする。
そのため、差動画素読出し回路50の出力端子53からの出力は、リセットオン時の電圧Vrstから、ほとんど変化せず、この状態が差動増幅読出しにおけるリセット状態(初期状態)となり、この出力レベルが、リセットレベル(初期レベル)とされる。このリセット状態は、時刻t5で、信号電荷の転送が行われるまで続き、リセットレベルとしての電圧が読み出される。
このように、差動増幅読出し行うことで、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制することが可能になるが、第1の実施の形態では、さらに、リセット電圧を外部印加及び負帰還で設定する構成を採用することで、リセット時の読出画素100SのFD電位(FD電圧)を所望の値に制御することができるようにしている。
例えば、高い変換効率(増幅率)の増幅回路では、動作点が転送に不利になることが知られているが、読出画素100SのFD電位を所望の値に制御することで、光電変換部111Sからの電荷転送が可能で、かつ、画素の出力電圧の振幅が大きく取れる初期FD電圧を設定するといったことが可能となる。
以上、第1の実施の形態について説明した。
<4.第2の実施の形態>
次に、図25ないし図32を参照しながら、第2の実施の形態として、差動型の増幅読み出しによって、高い変換効率(増幅率)を実現しつつ、ノイズ増加を抑圧するための構成について説明する。
(画素読出し回路の構成例)
図25は、第2の実施の形態の画素読出し回路の構成例を示す回路図である。
図25において、画素読出し回路は、画素アレイ部11に配置される画素100と、PMOSトランジスタ511からなるカレントミラー回路51と、画素に定電流を供給する負荷MOS回路52とで構成される。
画素アレイ部11において、画素100のi行j列を、画素100-ijで表せば、画素100-11は、フォトダイオード(PD)等の光電変換部111に加えて、例えば、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、及び選択トランジスタ115の4つの画素トランジスタを有している。
画素100-11において、リセットトランジスタ113のドレインは、リセット入力線61-1に接続されている。増幅トランジスタ114のソースは、垂直電流供給線62-1に接続されている。増幅トランジスタ114のドレインは、選択トランジスタ115Sのソースと接続され、選択トランジスタ115のドレインは、垂直信号線22-1と接続されている。
転送トランジスタ112のゲート、リセットトランジスタ113のゲート、及び選択トランジスタ115のゲートには、画素駆動線31(図6)を介して、垂直駆動部12と接続され、駆動信号(TRGi,RSTi,SELi)としてのパルスがそれぞれ供給される。
また、画素100-12は、画素100-11と同様に、光電変換部111に加えて、4つの画素トランジスタを有しているが、転送トランジスタ112、リセットトランジスタ113、及び選択トランジスタ115のゲートに、駆動信号(TRGj,RSTj,SELj)が供給される点で異なっている。
すなわち、画素アレイ部11において、各画素100は、同様の構成からなるが、転送トランジスタ112、リセットトランジスタ113、及び選択トランジスタ115のゲートに供給される駆動信号が、例えば、奇数列の画素と偶数列の画素とで異なる。
より具体的には、奇数列の画素100-11や画素100-13に対しては、駆動信号(TRGi,RSTi,SELi)が供給され、偶数列の画素100-12や画素100-14に対しては、駆動信号(TRGj,RSTj,SELj)が供給される。
ここで、図25の画素読出し回路には、スイッチSFEN、スイッチDAEN、スイッチDAS1、及びスイッチDAS2が設けられ、これらのスイッチがオン/オフのスイッチング動作を行うことで、SFモードと差動モードとが切り替えられる。
また、図25の画素読出し回路には、上段と下段にスイッチDAHZが設けられ、上段のスイッチDAHZがオン状態になることで、PMOSトランジスタ511の対からなるカレントミラー回路51のバイアス電圧が横繋ぎで接続される。一方で、下段のスイッチDAHZがオン状態になることで、NMOSトランジスタ等から構成される負荷MOS回路52による定電流源ノードが横繋ぎで接続される。
なお、差動モードに切り替えられた場合の画素読出し回路の構成については、後述する図26及び図27の回路図を参照して説明し、その駆動例は、後述する図29のタイミングチャートを参照して説明する。また、SFモードに切り替えられた場合の画素読出し回路の構成については、図28の回路図を参照して説明し、その駆動例は、後述する図30のタイミングチャートを参照して説明する。
(差動モードの構成)
図26及び図27は、差動モード時に、読出画素と参照画素を切り替え可能な構成を示す回路図である。
図26及び図27には、画素読出し回路として、スイッチSFENをオフ状態とし、かつ、スイッチDAENをオン状態とすることで、差動モードに切り替えられた、画素アレイ部11に配置される画素の構成の例を示している。
また、図26の画素読出し回路では、スイッチDAS1をオン状態とし、かつ、スイッチDAS2をオフ状態とすることで、画素アレイ部11に配置される画素のうち、例えば、奇数列の画素100-11及び画素100-13が参照画素100Rとされ、偶数列の画素100-12及び画素100-14が読出画素100Sとされる。これにより、差動型の増幅読み出しが行われる。
一方で、図27の画素読出し回路では、スイッチDAS1をオフ状態とし、かつ、スイッチDAS2をオン状態とすることで、画素アレイ部11に配置される画素のうち、例えば、奇数列の画素100-11及び画素100-13が読出画素100Sとされ、偶数列の画素100-12及び画素100-14が参照画素100Rとされる。これにより、差動型の増幅読み出しが行われる。
ここで、図26及び図27の画素読出し回路では、上段のスイッチDAHZがオン状態となって、PMOSトランジスタ511の対からなるカレントミラー回路51のバイアス電圧が横繋ぎで接続されている(図中のHC1)。また、下段のスイッチDAHZがオン状態となって、NMOSトランジスタ等から構成される負荷MOS回路52による定電流源ノードが横繋ぎで接続されている(図中のHC2)。
このような横繋ぎを行うことで、各参照画素100Rの増幅トランジスタ114Rでは、そのソース側とドレイン側の両方が結線され、各々の横繋ぎノードで発生するノイズが、横繋ぎ数に応じて抑圧されることになる。
ここでは、横繋ぎHC1及び横繋ぎHC2のうち、少なくとも一方の横繋ぎを行うことで、横繋ぎノードで発生するノイズを抑圧することができるが、横繋ぎHC1及び横繋ぎHC2の両方の横繋ぎを行うことで、ノイズ抑圧の効果をより高めることができる。
また、横繋ぎHC1を実現するための上段のスイッチDAHZの全てがオン状態になる場合に限らず、スイッチDAHZの一部がオン状態になることでも、横繋ぎノードで発生するノイズを抑圧することは可能であるが、横繋ぎHC1の横繋ぎ数が多いほうがノイズ抑圧の効果をより高めることができる。同様に、横繋ぎHC2を実現するための上段のスイッチDAHZの全部又は一部がオン状態になることで、横繋ぎノードで発生するノイズを抑圧することができる。
すなわち、横繋ぎの単位は、カラム数が多ければ多いほど、ノイズ抑圧効果は大きくなるが、画素アレイ部11に配置された画素配列の全ての画素ペア(差動対)を接続する場合に限らず、2カラム以上の単位で横繋ぎをすれば、ノイズ低減の効果を得ることができる。
例えば、R(赤色)、G(緑色)、B(青色)の色別に分離して横繋ぎをしたり、あるいは、画角に応じて複数の領域で横繋ぎをしたり、それらの領域をモードに応じて切り替えられるようにしてもよい。上段又は下段のスイッチDAHZにおいては、各スイッチに供給されるDAHZ信号に応じて、スイッチング動作がなされ、横繋ぎを任意に切り離すことができる。
このように、画素読出し回路において、参照画素100Rの増幅トランジスタ114Rでは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線することができる。
なお、図26の画素読出し回路において、画素100-11や画素100-13等の参照画素100Rでは、垂直信号線22は、カレントミラー回路51のPMOSトランジスタ511-1のドレイン及びゲート、並びにPMOSトランジスタ511-2のゲートに接続される。
図26の参照画素100Rにおいて、垂直リセット入力線61は、電源Vrstに接続されており、リセット時には、この配線を通じて選択された浮遊拡散領域121、すなわち、増幅トランジスタ114の入力端子に、任意の入力電圧信号が印加される。
また、図26の画素読出し回路において、画素100-12や画素100-14等の読出画素100Sでは、垂直信号線22は、垂直リセット入力線61、カレントミラー回路51のPMOSトランジスタ511-2のドレイン、及び出力端子Voutに接続される。
図26の読出画素100Sにおいて、垂直リセット入力線61は、垂直信号線22に接続され、選択された読出画素100の浮遊拡散領域121、すなわち、増幅トランジスタ114の入力端子に接続され、リセットトランジスタ113がオンしているとき、画素読出し回路の出力信号が、負帰還される。
一方で、図27の画素読出し回路において、画素100-11や画素100-13等の読出画素100Sでは、垂直信号線22は、垂直リセット入力線61、カレントミラー回路51のPMOSトランジスタ511-2のドレイン、及び出力端子Voutに接続される。
図27の読出画素100Sでは、垂直リセット入力線61は、垂直信号線22に接続され、選択された読出画素100の浮遊拡散領域121、すなわち、増幅トランジスタ114の入力端子に接続され、リセットトランジスタ113がオンしているとき、画素読出し回路の出力信号が、負帰還される。
また、図27の画素読出し回路において、画素100-12や画素100-14等の参照画素100Rでは、垂直信号線22は、カレントミラー回路51のPMOSトランジスタ511-2のドレイン及びゲート、並びにPMOSトランジスタ511-1のゲートに接続される。
図27の参照画素100Rでは、垂直リセット入力線61は、電源Vrstに接続されており、リセット時には、この配線を通じて選択された参照画素100Rの浮遊拡散領域121、すなわち、増幅トランジスタ114の入力端子に、任意の入力電圧信号が印加される。
すなわち、図26及び図27の画素読出回路にお?ては、上述した第1の実施の形態の差動画素読出し回路(例えば、図8の差動画素読出し回路50)と同様の構成を有し、この差動型の増幅読み出しによって、高い変換効率を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素100SのFD電位を所望の値に制御することができる。
(SFモードの構成)
図28は、SFモード時の画素読出し回路の構成例を示す回路図である。
図28には、画素読出し回路として、スイッチSFENをオン状態とし、かつ、スイッチDAEN,DAS1,DAS2をオフ状態とすることで、SFモードに切り替えられた、画素アレイ部11に配置される画素の構成の例を示している。
図28の画素読出し回路では、スイッチSFENをオン状態とし、かつ、スイッチDAEN,DAS1,DAS2をオフ状態とすることで、画素アレイ部11に配置される全ての画素、すなわち、例えば、画素100-11ないし画素100-14のそれぞれを独立に、ソースフォロア型の読み出しが行われる。
なお、図28の画素読出し回路においては、上段及び下段のスイッチDAHZがオフ状態となって、差動モードの場合のような横繋ぎの接続は行われていない。
(差動モードの駆動例)
ここで、図29のタイミングチャートを参照して、図26及び図27に示した差動モードに切り替えられた画素の駆動例について説明する。
なお、図29の上段には、画素100-11と、画素100-12において、選択トランジスタ115と、リセットトランジスタ113と、転送トランジスタ112のゲートにそれぞれ印加される駆動信号SELi,RSTi,TRGiと、駆動信号SELj,RSTj,TRGjのタイミングチャートが示されている。
また、図29の中段には、スイッチSFEN,DAEN,DAS1,DAS2,DAHZのオン/オフのタイミングを示すSFEN,DAEN,DAS1,DAS2,DAENのタイミングチャートが示されている。さらに、図29の下段には、出力端子Voutk,Voutk+1の電圧波形のタイミングチャートが示されている。なお、図29において、時間の方向は、図中の左側から右側に向かう方向とされる。
なお、図29のタイミングチャートにおいては、図18や図23のタイミングチャートの時刻t1ないし時刻t5の期間に示した動作を省略しているが、実際には、この時刻t1ないし時刻t5の期間に示した動作と同様の動作が行われる。
時刻t1ないし時刻t11の期間において、画素100-11及び画素100-12で、駆動信号SELi,SELjがHレベルに切り替えられると、画素100-11及び画素100-12の増幅トランジスタ114のソースからドレインに向けて、負荷MOS回路52から電流が供給される。
さらに、時刻t1ないし時刻t6の期間において、スイッチDAEN,DAS1がオン状態とされると、選択された画素100-11及び画素100-12と、カレントミラー回路51は、読出画素100Sを、画素100-12とし、参照画素100Rを、画素100-11とする差動画素読出し回路と等価になる。
これにより、選択された画素100-11及び画素100-12の浮遊拡散領域121のFD電位差を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
次に、時刻t2ないし時刻t3の期間において、駆動信号RSTi及び駆動信号RSTjとして、Hレベルのパルスが印加されると、画素100-11及び画素100-12で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t4まで続き、その間に、画素100-12のリセットレベルとしての電圧が読み出される。
時刻t4ないし時刻t5の期間において、駆動信号TRGjとして、Hレベルのパルスが印加さると、画素100-12では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、画素100-12では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t6において、スイッチDAS1がオフ状態とされるまで続き、その間に、画素100-12の信号レベルとしての電圧が読み出される(図中のVoutk+1の電圧波形)。
次に、時刻t6ないし時刻t11の期間において、スイッチDAS1がオフ状態となる代わりに、スイッチDAS2がオン状態となって、スイッチDAEN,DAS2がオン状態とされると、選択された画素100-11及び画素100-12と、カレントミラー回路51は、参照画素100Rを、画素100-12とし、読出画素100Sを、画素100-11とする差動画素読出し回路と等価になる。
これにより、選択された画素100-11及び画素100-12の浮遊拡散領域121のFD電位差を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
次に、時刻t7ないし時刻t8の期間において、駆動信号RSTi及び駆動信号RSTjとして、Hレベルのパルスが印加されると、画素100-11及び画素100-12で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t9まで続き、その間に、画素100-11のリセットレベルとしての電圧が読み出される。
時刻t9ないし時刻t10の期間において、駆動信号TRGiとして、Hレベルのパルスが印加されると、画素100-11では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、画素100-12では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t11において、スイッチDAS2がオフ状態とされるまで続き、その間に、画素100-12の信号レベルとしての電圧が読み出される(図中のVoutkの電圧波形)。
ここで、時刻t1ないし時刻t11の期間においては、常に、スイッチDAHZがオン状態となって、PMOSトランジスタ511の対からなるカレントミラー回路51のバイアス電圧が横繋ぎで接続され、さらに、NMOSトランジスタ等から構成される負荷MOS回路52による定電流源ノードが横繋ぎで接続されている。そのため、各々の横繋ぎノードで発生するノイズが、横繋ぎ数に応じて抑圧されている。
なお、カラム信号処理部14(図6)では、画素100-11及び画素100-12のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
このように、スイッチSFENをオフ状態とし、かつ、スイッチDAENをオン状態とすることで、差動モードに切り替えられ、差動型の増幅読み出しが行われる。また、スイッチDAS1とスイッチDAS2とを排他的にオン/オフを切り替えることで、読出画素100Sと参照画素100Rを交互に切り替えての読み出しが可能となる。
また、スイッチDAHZがオン状態となることで、PMOSトランジスタ511の対からなるカレントミラー回路51のバイアス電圧が横繋ぎで接続されるとともに、読出画素100Sと参照画素100Rの画素ペア(差動対)のコモン電圧となる定電流源ノードを横繋ぎで接続することで、各々の横繋ぎノードで発生するノイズを、横繋ぎ数に応じて抑圧することができる。
(SFモードの駆動例)
次に、図30のタイミングチャートを参照して、図28に示したSFモードに切り替えられた画素の駆動例について説明する。
なお、図30において、駆動信号SELi,RSTi,TRGiと、駆動信号SELj,RSTj,TRGjと、スイッチSFEN,DAEN,DAS1,DAS2,DAHZと、出力端子Voutk,Voutk+1の出力波形のタイミングチャートは、図29に示したタイミングチャートと対応している。
時刻t1ないし時刻t6の期間において、駆動信号SELiがHレベルに切り替えられると、画素100-11の増幅トランジスタ114のソースからドレインに向けて、負荷MOS回路52から電流が供給される。
なお、時刻t1ないし時刻t6の期間において、スイッチSFFNがオン状態とされる一方で、スイッチDAEN,DAS1,DAS2がオフ状態とされることで、選択された画素100-11の読出し回路は、ソースフォロア型の読出し回路と等価になる。これにより、選択された画素100-11で、浮遊拡散領域121のFD電位を入力電圧信号として増幅して、垂直信号線22に出力するようになる。
時刻t2ないし時刻t3の期間において、駆動信号RSTiとして、HレベルのHレベルのパルスが印加されると、画素100-11で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t4まで続き、その間に、画素100-11のリセットレベルとしての電圧が読み出される。
時刻t4ないし時刻t5の期間において、駆動信号TRGiとして、Hレベルのパルスが印加されると、画素100-11では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、画素100-11では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t6まで続き、その間に、画素100-11の信号レベルとしての電圧が読み出される(図中のVoutkの電圧波形)。
次に、時刻t6ないし時刻t11の期間において、駆動信号SELiがLレベルに切り替えられ、さらに、駆動信号SELjがHレベルに切り替えられると、画素100-12の増幅トランジスタ114のソースからドレインに向けて、負荷MOS回路52から電流が供給される。
なお、時刻t6ないし時刻t11の期間においては、時刻t1ないし時刻t6の期間と同様に、スイッチSFFNがオン状態とされ、かつ、スイッチDAEN,DAS1,DAS2がオフ状態とされる状態が継続しているため、選択された画素100-12の読出し回路は、ソースフォロア型の読出し回路と等価になる。
次に、時刻t7ないし時刻t8の期間において、駆動信号RSTjとして、Hレベルのパルスが印加されると、画素100-12で、浮遊拡散領域121に蓄積されていた電荷が排出され、信号レベルが初期化(リセット)される。
このリセット状態は、時刻t9まで続き、その間に、画素100-12のリセットレベルとしての電圧が読み出される。
時刻t9ないし時刻t10の期間において、駆動信号TRGjとして、Hレベルのパルスが印加されると、画素100-12では、光電変換部111に蓄積された電荷が、転送トランジスタ112によって、浮遊拡散領域121に転送される。
そして、画素100-12では、この転送された電荷によって、浮遊拡散領域121が変調され、これが、増幅トランジスタ114のゲートに電圧信号として入力されると、垂直信号線22に、蓄積電荷量に応じた電圧信号が出力される。
この信号読み出し状態は、時刻t11まで続き、その間に、画素100-12の信号レベルとしての電圧が読み出される(図中のVoutk+1の電圧波形)。
なお、SFモードでの駆動の場合、図30の時刻t1ないし時刻t11の期間において、スイッチDAHZがオフ状態となるため、カレントミラー回路51のバイアス電圧や、負荷MOS回路52による定電流源ノードについて、横繋ぎの接続はなされていない。
また、カラム信号処理部14(図6)では、画素100-11及び画素100-12のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
(差動モードの他の構成)
図31は、差動モード時に、読出画素と参照画素の個数が異なる場合の構成を示す回路図である。
上述した図26及び図27に示した差動モードの構成においては、読出画素100Sと参照画素100Rの数が、1:1の関係となっている。ここで、参照画素100Rについて、横繋ぎを行う場合には、参照画素100Rの個数は、読出画素100Sの個数と必ずしも同一の個数である必要はない。
例えば、図31においては、画素100-11や画素100-13等の奇数列の画素が参照画素100Rとなっているが、参照画素100-13を不使用とすることで、参照画素100Rの個数が、読出画素100Sの個数と異なっている。
このような構成にするには、例えば、次のような制御が行われる。すなわち、図31の構成において、スイッチDAEN,DAS1のうち、参照画素100-13に対するスイッチDAEN,DAS1を、スイッチDAEN',DAS1'で表せば、参照画素100-13以外の他の画素100に対するスイッチDAEN,DAS1がオン状態のときに、参照画素100-13に対するスイッチDAEN',DAS1'をオフ状態とすれば、参照画素100-13が不使用とされ、横繋ぎから切断することができる。
なお、図31において、参照画素100-13に対するスイッチDAEN',DAS1'は、スイッチDAEN'が2カ所とされ、スイッチDAS1'が1カ所とされる。また、参照画素100-13に対する負荷MOS回路52(図中の点線の枠A内の負荷MOS回路52)は、参照画素100-13が不使用とされると、オフ状態となる。
このように、参照画素100Rの一部を不使用とすることで、横繋ぎに繋がる参照画素100Rの一部を接続せずに、その個数を減らすことができる。このとき、不使用とした参照画素100Rの数だけ、負荷MOS回路52をオフ状態とすることが可能となって、消費電力を削減することができる。
また、このとき、参照画素100Rのノイズ削減効果は、参照画素100Rの個数Nに対して、1/√N倍であるため、ノイズ低減効果は下がるが、十分な個数が接続されていれば、参照画素100Rのノイズが支配的にならず、電力削減効果が得られる。
(第2の実施の形態の構成で得られる効果)
次に、図32を参照しながら、第2の実施の形態として、横繋ぎの構成を採用することで得られる効果を説明する。
第2の実施の形態では、スイッチDAHZがオン状態となって、カレントミラー回路51のバイアス電圧や、負荷MOS回路52による定電流源ノードが横繋ぎされることで、各々の横繋ぎノードで発生するノイズを、横繋ぎ数に応じて抑圧することができるが、その理由は次の通りである。
差動型の増幅読み出しによって、1電子当たりの垂直信号線(VSL)22の電圧振幅を増幅し、垂直信号線22以降で発生するノイズ成分を、入力換算(信号1電子当たりで入力換算)で、低減することができる構造でありながら、差動対の増幅トランジスタ114によるノイズ増加を抑制する効果が得られる。
参照画素100Rの増幅トランジスタ114で発生するランダムノイズは、それぞれの参照画素100Rで無相関であるため、横繋ぎのノードを結線することで、ノイズが打ち消し合って抑圧することが可能となる。
これは、参照画素100R側の増幅トランジスタ114を共通化して結線した数だけ大きなトランジスタを用いているのと等価であって、それによって、参照画素100Rに起因するノイズが抑えられているとも言い換えられる。
ここで、接続した参照画素100Rの数を、Npix_refとすると、参照画素100Rに起因するノイズは、1/√Npix_ref倍に抑圧される。
例えば、画素アレイ部11に、1920×1080画素が配列される場合において、カラム並列で信号画素を読み出し、各カラムに対となる参照画素100Rがある場合、1/√1920 ≒0.02 となり、上述した式(7)のVn_pix^2にかかる2倍の係数は、1.02とされる。
このとき、ノイズとしては、√(1.02×Vn_pix^2)≒ 1.01 × Vn_pixであることから、その影響は、1%以下まで抑圧することができ、さらに、Vn_adcとVn_afeとの二乗平均であることから、参照画素100Rの影響はさらに無視できるレベルとなる。
図32には、縦軸を、トータルノイズ(e-rms)とし、横軸を、横繋ぎしたカラム数(列)とした場合に、Vn_adcとVn_afeとの和が100(μVrms),Vn_pixが100(μVrms)であって、ηfdが100(μV/e-),ηvslが400(μV/e-)である場合ときの参照画素100Rの接続数と、トータルノイズVn_totalとの関係を表している。図32に示した関係から、参照画素100Rの接続数が多ければ多いほど、ノイズ抑圧効果が大きくなることは明らかである
。
以上、第2の実施の形態について説明した。
<5.第3の実施の形態>
上述の第1の実施の形態では、CMOSイメージセンサ10は、読出しを行う読出行が移動するにつれて、参照画素の行も移動させ、常に読出画素の近傍の画素を参照画素としていた。有効領域の画素には、製造上の寸法バラツキ等に起因した特性バラツキが生じるが、常に読出画素の近傍の画素を参照画素とすることにより、有効画素領域のトポロジに起因した変換効率等の特性バラツキや面内差等を排除できる、という効果が得られる。この第3の実施の形態では、読出画素の近傍の画素を参照画素とする際の読出画素-参照画素の位置関係の具体例を例示する。
図33は、本技術の第3の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。同図は、画素1列あたりの読出し行時間単位のアクセス順を示している。同図は、図11に例示した参照画素が読出画素の同列の有効画素領域にあるケースである。また、図33において、2入力1出力の1つのスイッチSW1aは、図16に例示したスイッチSW1およびSW2に該当する。また、カラム信号処理部14には、列ごとにADC141が設けられる。
読出画素は参照画素の1行前の行アドレスに位置し、読出画素のローリング読出しに伴い、読出画素と参照画素との相対的な位置関係を維持するように参照画素がアクセスされる。この例では、参照画素として、1行前のタイミングで読出しが完了した画素を選択している。画素のアクセスはシステム制御部16により制御され、垂直駆動部12によって駆動信号が送信される。
以下、有効画素からなる行を「有効画素行」と称する。また、読出画素からなる行を「読出行」と称し、参照画素からなる行を「参照行」と称する。垂直駆動部12は、有効画素行を順に読出行として選択し、その読出行に隣接する行を参照行として選択する。これらの読出行と参照行との差分を増幅した信号が、カラム読出し回路部13により読み出される。
図34は、本技術の第3の実施の形態における読出画素および参照画素が隣接しない場合の両者の位置関係の一例を示す図である。同図は、参照行が読出行に隣接しない例である。垂直信号線を読出画素と共有していない画素を参照画素とすれば、同図のように隣り合う必要はない。また、同図のように参照画素は読出しが完了していない画素を選択しても良い。スイッチSW1aは、読出画素の信号が出力される垂直信号線がADC141に接続されるように制御される。
図35は、本技術の第3の実施の形態における読出画素および参照画素が行方向に隣接する場合の両者の位置関係の一例を示す図である。同図は、画素2列あたりの読出し行時間単位のアクセス順を示す。同図は、参照画素が読出画素に対し水平方向の隣接位置にある例であり、図10に例示した参照画素が読出画素の同行の有効画素領域にあるケースを示している。垂直駆動部12は、読出画素と参照画素を入れ替えながら、同行を維持しつつ読出しアクセスを行う。
例えば、垂直駆動部12は、i行目を読み出す場合に、i行内の奇数列を読出画素として選択し、その行内の偶数列を参照画素として選択する。そして、カラム読出し回路部13は、差動増幅回路によりi行内の奇数列の読出しを行う。次に垂直駆動部12は、i行内の偶数列を読出画素として選択し、その行内の奇数列を参照画素として選択する。すなわち、垂直駆動部12は、行内で読出画素と参照画素とを入れ替える。そして、カラム読出し回路部13は、差動増幅回路によりi行内の奇数列の読出しを行う。次に水平同期信号の周期である水平同期周期が経過すると垂直駆動部12は、i+1行内の奇数列を読出画素として選択し、その行内の偶数列を参照画素として選択する。以下、同様の制御が繰り返される。
ここで、水平同期信号の周波数は、垂直同期信号より高いものとする。垂直同期信号は、1枚のフレームを読み出すタイミングを示す周期信号であり、水平同期信号は、フレーム内の行を読み出すタイミングを示す周期信号である。
図36は、本技術の第3の実施の形態における読出画素および参照画素の位置関係の異なる例を示す図である。同図は、参照画素が読出画素に対し水平方向の隣接位置にある場合と、斜め方向に隣接位置にある場合とが混在する。図10に例示した参照画素が読出画素の同行の有効画素領域にあるケースと、図12に例示した参照画素が読出画素と異行異列の有効画素領域にあるケースを示している。参照画素は前の行に読出しが完了した画素であることを維持しつつ読出しアクセスを行う。
例えば、垂直駆動部12は、i行目を読み出す場合に、i行内の奇数列を読出画素として選択し、i-1行内の偶数列(言い換えれば、斜め下の画素)を参照画素として選択する。そして、カラム読出し回路部13は、差動増幅回路によりi行内の奇数列の読出しを行う。次いで垂直駆動部12は、i行内の偶数列を読出画素として選択し、その行内の奇数列を参照画素として選択する。そして、カラム読出し回路部13は、差動増幅回路によりi行内の偶数列の読出しを行う。次に水平同期周期が経過すると、垂直駆動部12は、i+1行内の奇数列を読出画素として選択し、i行内の偶数列を参照画素として選択する。以下、同様の制御が繰り返される。
このように、本技術の第3の実施の形態によれば、有効画素を参照画素として選択し、読出画素および参照画素のそれぞれの電位の差分を増幅した信号を読み出すため、ダミー画素や遮光画素を配置する必要が無くなる。
<6.第4の実施の形態>
上述の第1の実施の形態では、画素ごとに、浮遊拡散領域や選択トランジスタを配置していたが、画素数が多くなるほど、画素アレイ部11の回路規模が増大してしまう。この第4の実施の形態のCMOSイメージセンサ10は、隣接する複数の画素が浮遊拡散領域を共有する点において第1の実施の形態と異なる。
図37は、本技術の第4の実施の形態における画素の一構成例を示す図である。同図におけるaは、画素ブロック230の一構成例を示す回路図である。同図におけるbは、画素ブロック230を簡易化した図である。
画素アレイ部11には、複数の画素ブロック230が二次元格子状に配列される。画素ブロック230のそれぞれには、列方向に画素210および220が配列される。
画素210は、光電変換部211、転送トランジスタ212、リセットトランジスタ213、浮遊拡散領域214、増幅トランジスタ215および選択トランジスタ216を備える。画素220は、光電変換部221および転送トランジスタ222を備える。
転送トランジスタ212は、垂直駆動部12の制御に従って光電変換部211から浮遊拡散領域214へ電荷を転送するものである。転送トランジスタ222は、垂直駆動部12の制御に従って光電変換部221から浮遊拡散領域214へ電荷を転送するものである。
浮遊拡散領域214は、転送された電荷を電圧信号に変換するものである。なお、浮遊拡散領域214は、特許請求の範囲に記載の電荷電圧変換部の一例である。
リセットトランジスタ213は、垂直駆動部12の制御に従って浮遊拡散領域214をリセットするものである。
選択トランジスタ216は、垂直駆動部12の制御に従って、電圧信号を垂直信号線VSLへ出力するものである。
このように、隣接する一対の画素は、浮遊拡散領域214、増幅トランジスタ215および選択トランジスタ216を共有する。このため、浮遊拡散領域214(FD:Floating Diffusion)を共有する画素ブロック230の行を以下、「FD行」と称する。
図38は、本技術の第4の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。同図はFD2画素共有構造の例である。読出画素はPD(
(Photo Diode)単位だが、参照画素は、転送トランジスタを開かず、PDと無関係のため、FD単位で図示する。同図は、画素1列あたりの読出し行時間単位のアクセス順を示す。参照画素は、読出画素のFDと相対的な位置関係を維持しつつアクセスされる。
例えば、垂直駆動部12は、i行目のFD行を読み出す場合、そのi行内の一対の有効画素行の一方を読出行として選択し、i-1行目のFD行内の一対の有効画素行の両方を参照行として選択する。そして、カラム読出し回路部13は、差動増幅回路により読出行の読出しを行う。次に水平同期周期が経過すると垂直駆動部12は、i行目のFD行内の一対の有効画素行の他方を読出行として選択し、画素ブロック230のi-1行目のFD行内の一対の有効画素行の両方を参照行として選択する。そして、カラム読出し回路部13は、差動増幅回路により読出行の読出しを行う。次いで水平同期周期が経過すると、i+1行目のFD行内の一対の有効画素行の一方を読出行として選択し、i行目のFD行内の一対の有効画素行の両方を参照行として選択する。以下、同様の制御が繰り返される。
このように、本技術の第4の実施の形態によれば、垂直駆動部12は、浮遊拡散領域を共有する一対の画素を配置し、それらから順に電圧信号を読み出すため、浮遊拡散領域を共有しない場合と比較して画素アレイ部11の回路規模を削減することができる。
<7.第5の実施の形態>
上述の第4の実施の形態では、有効画素行を1行ずつ順に読み出していたが、行数が多いほど1フレームの読出しが完了するまでの時間が長くなる。この第5の実施の形態のCMOSイメージセンサ10は、2行を同時に読み出す点において第4の実施の形態と異なる。
図39は、本技術の第5の実施の形態におけるカラム読出し回路部13の一構成例を示すブロック図である。この第5の実施の形態のカラム読出し回路部13には、列ごとに単位読出し回路300が配置される。
図40は、本技術の第5の実施の形態における単位読出し回路300の一構成例を示す回路図である。この単位読出し回路300は、マルチプレクサ311と、スイッチ321、331、341および351と、PMOSトランジスタ322、332、342および352とを備える。また、単位読出し回路300は、スイッチ323乃至325と、スイッチ333および334と、スイッチ343および344と、スイッチ353および354と、負荷MOS回路313とを備える。
また、画素アレイ部11には、垂直リセット入力線VRD0乃至VRD3と、垂直信号線VSL0乃至VSL3とが配線される。
4m(mは整数)行目のFD行内のリセットトランジスタ213は、垂直リセット入力線VRD0に接続され、その行内の選択トランジスタ216は、垂直信号線VSL0に接続される。また、4m+1行目のFD行内のリセットトランジスタ213は、垂直リセット入力線VRD1に接続され、その行内の選択トランジスタ216は、垂直信号線VSL1に接続される。同様に、4m+2行目のFD行内のリセットトランジスタ213は、垂直リセット入力線VRD2に接続され、その行内の選択トランジスタ216は、垂直信号線VSL2に接続される。4m+3行目のFD行内のリセットトランジスタ213は、垂直リセット入力線VRD3に接続され、その行内の選択トランジスタ216は、垂直信号線VSL3に接続される。また、列内の全画素は、接続点VCOMを介して負荷MOS回路313に接続される。
マルチプレクサ311は、垂直駆動部12の制御に従って垂直信号線VSL0乃至3のうち2つを出力端子VoutnおよびVoutn+1に接続するものである。これらの出力端子を介して画素信号がカラム信号処理部14へ出力される。
スイッチ321は、垂直駆動部12の制御に従って垂直リセット入力線VRD0を電源Vrstに接続するものである。同様に、スイッチ331、341および351は、垂直駆動部12の制御に従って垂直リセット入力線VRD1、VRD2およびVRD3のそれぞれを電源Vrstに接続する。
PMOSトランジスタ322、332、342および352は、電源VDDに並列に接続される。また、これらのトランジスタのゲートは接続されている。PMOSトランジスタ322のドレインは垂直信号線VSL0に接続され、PMOSトランジスタ332のドレインは垂直信号線VSL1に接続される。PMOSトランジスタ342のドレインは垂直信号線VSL2に接続され、PMOSトランジスタ352のドレインは垂直信号線VSL3に接続される。
スイッチ323は、垂直駆動部12の制御に従ってPMOSトランジスタ322のゲートおよびドレインを短絡するものである。同様に、スイッチ333、343および353は、垂直駆動部12の制御に従ってPMOSトランジスタ332、342および352のそれぞれのゲートおよびドレインを短絡するものである。
スイッチ324は、垂直駆動部12の制御に従って垂直リセット入力線VRD0と垂直信号線VSL0とを接続するものである。同様に、スイッチ334、344および354は、垂直駆動部12の制御に従って垂直リセット入力線VRD1、VRD2およびVRD3と垂直信号線VSL1、VSL2およびVSL3とを接続するものである。
スイッチ325は、垂直駆動部12の制御に従って、スイッチ321等やPMOSトランジスタ322等からなるカレントミラー回路のバイアス電圧を水平信号線368を介して横繋ぎで接続するものである。
また、画素ブロック230のそれぞれの増幅トランジスタ215のソース側、ドレイン側、又はソース側とドレイン側の両方のノードは、各列間で接続(結線)されている。
垂直駆動部12は、隣接する一対の有効画素行を同時に読出行として選択し、それらの読出行に隣接する一対のFD行(言い換えれば、2対の有効画素行)を参照行として選択する。垂直駆動部12は、スイッチ321、331、341および351のうち参照行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。また、垂直駆動部12は、スイッチ323、333、343および353のうち参照行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。垂直駆動部12は、スイッチ324、334、344および354のうち読出行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。また、垂直駆動部12は、差動読出しの期間においてスイッチ325をオン状態にする。
なお、カラム読出し回路部13は、SFモードの読出しを行っていないが、スイッチを追加して、SFモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図19や図20に例示したように、垂直リセット入力線VRD0等の接続先を電源VDDに切り替えるスイッチ(SW27)を追加する。さらに、負荷MOS回路313の接続先を増幅トランジスタから垂直信号線VSL0等に切り替えるスイッチ(SW23およびSW24)と、増幅トランジスタの接続先を電源VDDに切り替えるスイッチ(SW17、SW22)とを追加すればよい。
図41は、本技術の第5の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、FD2画素共有構造で、読出画素2行同時読出しのケースである。2行同時読出しを行うため、読出画素2個に対し参照画素2個で2つの差動対を構成する場合、ADCは画素1列あたり2個配置される。同図では読出画素1つに対して参照画素1つはFDが2行離れており、読出画素2つに対して参照画素2つはFDが2行離れている。それぞれの参照画素は、それぞれの読出画素のFDと相対的な位置関係を維持しつつアクセスされる。
例えば、列ごとにADC141-1および141-2が配置される。垂直駆動部12は、i+1行目のFD行の上側の画素行とi+2行目のFD行の下側の画素行とを読出行として選択し、i行目およびi-1行目のFD行を参照行として選択する。マルチプレクサ311は、4本の垂直信号線のうち読出行に対応する2本をADC141-1および141-2に接続する。
次に水平同期周期が経過すると垂直駆動部12は、i+2行目のFD行の上側の画素行とi+3行目のFD行の下側の画素行とを読出行として選択し、i+1行目およびi行目のFD行を参照行として選択する。以下、同様の制御が繰り返される。
このように、本技術の第5の実施の形態によれば、FDを共有する一対の行を同時に読出行として選択するため、1行ずつ読み出す場合と比較して読出し速度を向上させることができる。
<8.第6の実施の形態>
上述の第5の実施の形態では、垂直駆動部12は、一対の有効画素行を読出行として選択し、一対のFD行(言い換えれば、2対の有効画素行)を参照行として選択していた。しかし、この構成では、垂直信号線および垂直リセット入力線を列ごとに4本配線する必要があり、有効画素行を1つずつ選択する第1の実施の形態と比較して、垂直方向の配線数が増大してしまう。この第6の実施の形態のCMOSイメージセンサ10は、1つのFD行(言い換えれば、一対の有効画素行)を参照行として選択することにより、垂直方向の配線数を削減する点において第1の実施の形態と異なる。
図42は、本技術の第6の実施の形態における単位読出し回路300の一構成例を示す回路図である。この第6の実施の形態の単位読出し回路300は、PMOSトランジスタ352と、スイッチ351、353および354とが設けられない点において第5の実施の形態と異なる。
また、画素アレイ部11には、垂直リセット入力線VRD3および垂直信号線VSL3が配線されない。マルチプレクサ311は、垂直信号線VSL0乃至VSL2のいずれか2つを出力端子VoutnおよびVoutn+1に接続する。
そして、垂直駆動部12は、隣接する一対の有効画素行を同時に読出行として選択し、それらの読出行に隣接する1つのFD行(言い換えれば、一対の有効画素行)を参照行として選択する。
なお、カラム読出し回路部13は、SFモードの読出しを行っていないが、スイッチを追加して、SFモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図19や図20に例示したように、垂直リセット入力線VRD0等の接続先を電源VDDに切り替えるスイッチなどを追加すればよい。
図43は、本技術の第6の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、FD2画素共有構造で、読出画素2行同時読出しのケースである。2行同時読出しを行うため、読出画素2個に対し参照画素1個で差動対を構成する。参照画素数は読出画素数に対して少なくても良い。同図では読出画素1つに対して参照画素はFDが2行離れており、読出画素2つに対して参照画素はFDが1行離れている。それぞれの参照画素は、それぞれの読出画素のFDと相対的な位置関係を維持しつつアクセスされる。
例えば、垂直駆動部12は、i行目のFD行の上側の画素行とi+1行目のFD行の下側の画素行とを読出行として選択し、i-1行目のFD行を参照行として選択する。次に水平同期周期が経過すると垂直駆動部12は、i+1行目のFD行の上側の画素行とi+2行目のFD行の下側の画素行とを読出行として選択し、i行目のFD行を参照行として選択する。以下、同様の制御が繰り返される。
このように、本技術の第6の実施の形態によれば、垂直駆動部12は、1つのFD行(一対の有効画素行)を参照行として選択するため、一対のFD行を参照行として選択する第5の実施の形態と比較して垂直方向の配線数を削減することができる。
<9.第7の実施の形態>
上述の第1の実施の形態では、読出画素と参照画素とを入れ替えていたが、それらの画素を入れ替えるための多数のスイッチをカラム読出し回路部13に配置する必要があり、それらのスイッチの分、カラム読出し回路部13の回路規模が増大してしまう。この第7の実施の形態のCMOSイメージセンサ10は、参照画素の位置を固定し、読出画素と参照画素とを入れ替える制御を行わない点において第1の実施の形態と異なる。
図44は、本技術の第7の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、参照画素専用のダミー画素、もしくは有効画素の垂直方向端にある有効画素を参照画素として選択し、差動対を構成する。図13および図14に例示した回路構成例に紐づくアクセス例である。これらの図に例示するように参照画素と読出画素との入れ替えは不要であるため、カラム読出し回路部13において、入れ替えのためのスイッチは設けられない。読出画素の読出しに関わらず、参照画素の絶対的な位置はダミー画素で固定される。
例えば、下端のI(Iは、整数)行にダミー画素が配列され、I行以外の領域は、有効画素領域に該当する。垂直駆動部12は、i行目の有効画素行を読出行として選択し、I行目のダミー行を参照行として選択する。そして、カラム読出し回路部13は、差動増幅回路によりi行の読出しを行う。次に水平同期周期が経過すると垂直駆動部12は、i+1行目の有効画素行を読出行として選択し、I行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。
このように、本技術の第7の実施の形態によれば、参照画素の位置を固定し、読出画素と参照画素とを入れ替えずに読出しを行うため、読出画素と参照画素とを入れ替えるためのスイッチが不要となり、回路規模を削減することができる。
<10.第8の実施の形態>
上述の第7の実施の形態では、参照画素の位置を固定していた。しかし、参照画素の位置が固定されている場合、閾値電圧Vthなどのバラツキやリークなどの大きいダミー画素がある列の出力は他のカラムとオフセット・ゲインなどの出力特性が異なり、縦筋状の固定パターンノイズとなる。この第8の実施の形態のCMOSイメージセンサ10は、読出しのたびに参照画素の位置を変更する点において第7の実施の形態と異なる。
図45は、本技術の第8の実施の形態におけるCMOSイメージセンサ10の一例を示す図である。第8の実施の形態の垂直駆動部12は、読出行選択部121および参照行選択部122を備える。また、第8の実施の形態の画素アレイ部11には、複数の有効画素240が二次元格子状に配列される有効画素領域111と、複数のダミー画素250が二次元格子状に配列されるダミー画素領域112とが設けられる。第8の実施の形態のシステム制御部16は、乱数生成部161およびタイミング制御部162を備える。なお、画素アレイ部11は、特許請求の範囲に記載の画素部の一例である。
タイミング制御部162は、垂直駆動部12、カラム読出し回路部13、カラム信号処理部14および水平駆動部15のそれぞれの動作タイミングを制御するものである。このタイミング制御部162は、水平同期信号を生成して垂直駆動部12および乱数生成部161に供給する。
乱数生成部161は、水平同期信号に同期して乱数を生成するものである。この乱数生成部161は、水平同期信号の周期が経過するたびに線形帰還シフトレジスタなどを用いて疑似乱数を生成し、参照行選択部122に供給する。
読出行選択部121は、水平同期信号に同期して読出行を選択するものである。この読出行選択部121は、水平同期信号の周期が経過するたびに、有効画素行を順に読出行として選択する。選択された有効画素は、受光量に応じたFD電位を信号電位として生成する。
参照行選択部122は、水平同期信号に同期して参照行を選択するものである。この参照行選択部122は、水平同期信号の周期が経過するたびに、乱数に基づいて(言い換えればランダムに)前回と異なるダミー行を今回のダミー行として選択する。選択された参照画素は、所定のFD電位を参照電位として生成する。なお、参照行選択部122は、ランダムに参照行を選択しているが、前回と異なる参照行を選択することができるのであれば、この構成に限定されない。例えば、参照行選択部122は、一定の順序で前回と異なるダミー行を参照行として選択することもできる。
カラム読出し回路部13は、列ごとに参照電位と信号電位との差分に応じた信号を画素信号として読み出す。なお、カラム読出し回路部13は、特許請求の範囲に記載の読出し回路部の一例である。
図46は、本技術の第8の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、1画素列あたりダミー画素を3個有する場合の時間方向の画素アクセス順を示す。ダミー画素は有効画素によらず3個のうちどれか1つがランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部16により生成される。
例えば、I行、I-1行乃至I-3行の3行にダミー画素250が配列され、それ以外には有効画素240が配列される。垂直駆動部12は、i行目の有効画素行を読出行として選択し、乱数に基づいてI-2行目のダミー行を参照行として選択する。次に水平同期信号の周期が経過すると垂直駆動部12は、i+1行目の有効画素行を読出行として選択し、乱数に基づいてI-1行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。
図47は、本技術の第8の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。同図は、参照画素をフレーム単位でもランダムにする例を示す。時間はフレーム単位であり、あるi行目を読出しするときのフレーム毎の参照画素の位置を示す。同じ読出画素を読み出しているが、ダミー画素は3個のうちどれか1つがフレーム毎にランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部16により生成される。
例えば、垂直駆動部12は、pフレーム目においてi行目の有効画素行を読出行として選択し、乱数に基づいてI-2行目のダミー行を参照行として選択する。次に垂直同期信号が経過すると垂直駆動部12は、p+1フレーム目においてi行目の有効画素行を読出行として選択し、乱数に基づいてI-1行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。上述したように水平同期信号の周期(行)ごとに参照行を変更するだけでなく、垂直同期信号の周期(フレーム)ごとにおいても参照行を変更することが望ましい。
このように、本技術の第8の実施の形態によれば、読出行を読み出すたびに参照行の位置を変更するため、参照行の位置を固定にする場合と比較して固定パターンノイズを軽減することができる。
<11.第9の実施の形態>
上述の第8の実施の形態では、ダミー行をランダムに参照行として選択していたが、この構成では、複数のダミー行を配置する必要があり、ダミー領域の分、画素アレイ部11内の有効画素領域の割合が低下してしまう。この第9の実施の形態のCMOSイメージセンサ10は、有効画素行をランダムに参照行として選択する点において第8の実施の形態と異なる。
図48は、本技術の第9の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。この第9の実施の形態の参照行選択部122は、読出行の近傍の有効画素行のいずれかをランダムに参照行として選択する点において第8の実施の形態と異なる。
同図は、参照画素を有効画素内で選択する場合において、フレーム単位でランダムに参照画素をアクセスする例を示す。時間はフレーム単位であり、あるi行目を読出しするときのフレーム毎の参照画素の位置を示す。同じ読出画素を読み出しているが、参照画素は読出画素と垂直信号線を共有しない近傍の有効画素のどれか1つがフレーム毎にランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部16により生成される。例えば、読出行に対する参照行のアドレスは相対的に-3行,-1行,+1行,+3行のどれかからランダムに選ばれる。
例えば、垂直駆動部12は、読出行が選択されるたびに、ランダムに参照行を選択する。また、pフレーム目においてi行目の有効画素行を読出行として選択し、乱数に基づいてi+1行目の有効画素行を参照行として選択する。次に垂直同期信号の周期が経過すると垂直駆動部12は、p+1フレーム目においてi行目の有効画素行を読出行として選択し、乱数に基づいてi+1行目の有効画素行を参照行として選択する。以下、同様の制御が繰り返される。
このように、本技術の第9の実施の形態によれば、有効画素行を参照行として選択するため、ダミー行を削減することができる。これにより、画素アレイ部11内の有効画素領域の割合を高くすることができる。
<12.第10の実施の形態>
上述の第2の実施の形態では、一対の有効画素を参照画素および読出画素として選択し、差動読出しを行っていたが、暗電流により画像データの画質が低下するおそれがある。例えば、他画素に光が入ったときに、差動型増幅器の同相ノードが変動し、横方向のオフセットによりストリーキングと呼ばれる横筋が発生する。有効画素に強い光が入り、出力信号振幅が大きいときに、アンプトランジスタやPMOSアクティブ負荷のチャネル長変調効果により差動アンプの電流バランスが崩れる。そして、その有効画素では、横つなぎのノードを介して他画素から電流を奪い、もしくは奪われることで電流バランスを調整しようという作用が働く。これにより、強い光が入っていない(例えば黒レベル)の画素出力にオフセットが乗ってしまい、ストリーキングが生じる。この第10の実施の形態のCMOSイメージセンサ10は、一対の遮光画素から差動読出しを行って、黒レベルのオフセットを補正する点において第1の実施の形態と異なる。
図49は、本技術の第10の実施の形態におけるCMOSイメージセンサ10の一例を示す図である。この第10の実施の形態において、システム制御部16には、乱数生成部161が配置されない。また、第10の実施の形態の垂直駆動部12は、有効画素行選択部123および遮光画素行選択部124が配置される。また、第10の実施の形態の画素アレイ部11には、有効画素領域111と、複数の遮光画素260が二次元格子状に配列された遮光画素領域113とが設けられる。
有効画素行選択部123は、水平方向に隣接する一対の有効画素240の一方を読出画素、他方を参照画素として選択する。また、遮光画素行選択部124は、水平方向に隣接する一対の遮光画素260の一方を読出画素、他方を参照画素として選択する。
図50は、本技術の第10の実施の形態における単位読出し回路300の一構成例を示す回路図である。第10の実施の形態のカラム読出し回路部13には、2列ごとに単位読出し回路300が配置される。
第10の実施の形態の単位読出し回路300は、マルチプレクサ311および312と、スイッチ321、331、341および351と、PMOSトランジスタ322、332、342および352とを備える。また、単位読出し回路300は、スイッチ323乃至325と、スイッチ333および334と、スイッチ343乃至345と、スイッチ353および354と、負荷MOS回路313および314と、スイッチ365とを備える。
また、画素アレイ部11内の単位読出し回路300に対応する2列ごとに、垂直リセット入力線VRD0、VRD1、VRD2およびVRD3と、垂直信号線VSL0、VSL1、VSL2およびVSL3が配線される。
垂直リセット入力線VRD0および垂直信号線VSL0は、有効画素領域内の奇数列に接続される。垂直リセット入力線VRD2および垂直信号線VSL2は、遮光画素領域内の奇数列に接続される。また、垂直リセット入力線VRD1および垂直信号線VSL1は、有効画素領域内の偶数列に接続される。垂直リセット入力線VRD3および垂直信号線VSL3は、遮光画素領域内の偶数列に接続される。
マルチプレクサ311は、垂直駆動部12の制御に従って垂直信号線VSL0およびVSL1の一方を出力端子Voutksに接続する。マルチプレクサ312は、垂直駆動部12の制御に従って垂直信号線VSL2およびVSL3の一方を出力端子Voutkdに接続する。
負荷MOS回路313は、接続点VCOM1を介して有効画素領域内の2列に接続され、負荷MOS回路314は、接続点VCOM2を介して遮光画素領域内の2列に接続される。
スイッチ365は、垂直駆動部12の制御に従って接続点VCOM1と接続点VCOM2とを接続する。また、接続点VCOM2は、横繋ぎで水平信号線369を介して接続されている。
スイッチ321および331と、PMOSトランジスタ322および332と、スイッチ323乃至325と、スイッチ333および334とは、左側のカレントミラー回路を構成し、残りの素子は右側のカレントミラー回路を構成する。
そして、左側のカレントミラー回路は、垂直リセット入力線VRD0およびVRD1と、垂直信号線VSL0およびVSL1とに接続され、水平方向に隣接する一対の有効画素240の一方を読出有効画素、他方を参照有効画素として差動増幅回路を構成する。一方、右側のカレントミラー回路は、垂直リセット入力線VRD2およびVRD3と、垂直信号線VSL2およびVSL3とに接続され、水平方向に隣接する一対の遮光画素260の一方を読出遮光画素、他方を参照遮光画素として差動増幅回路を構成する。
また、差動読出しの期間において、垂直駆動部12は、スイッチ365をオン状態に制御する。また、差動読出し期間において、参照有効画素の電位を平均化する際に垂直駆動部12は、スイッチ325をオン状態にし、参照遮光画素の電位を平均化する際に垂直駆動部12は、スイッチ345をオン状態にする。
上述の構成により、参照画素の増幅トランジスタのソースまたはドレイン、あるいは、その両方のノードと、遮光画素の増幅トランジスタのソースまたはドレイン、あるいは、その両方のノードとが横繋ぎに接続される。
また、マルチプレクサ311は、一対の有効画素から差動読出しされた信号を有効画素信号としてカラム信号処理部14に出力し、マルチプレクサ312は、一対の遮光画素から差動読出しされた信号を遮光画素信号としてカラム信号処理部14に出力する。ここで、横繋ぎの構成により、参照有効画素および参照遮光画素のそれぞれの電位が平均化され、その平均化された電位と読出有効画素のFD電位との差分に応じた信号が有効画素信号として読み出される。同様に、その平均化された電位と読出遮光画素のFD電位との差分に応じた信号が遮光画素信号として読み出される。
なお、カラム読出し回路部13は、SFモードの読出しを行っていないが、スイッチを追加して、SFモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図19や図20に例示したように、垂直リセット入力線VRD0等の接続先を電源VDDに切り替えるスイッチなどを追加すればよい。
図51は、本技術の第10の実施の形態におけるカラム信号処理部14の一構成例を示すブロック図である。この第10の実施の形態のカラム信号処理部14は、単位読出し回路300ごとにADC141-1および141-2を備える。また、カラム信号処理部14は、ストリーキング補正部142を備える。このストリーキング補正部142は、加算平均処理部143および減算処理部144を備える。
ADC141-1は、出力端子Voutksからのアナログの有効画素信号をデジタル信号Dskに変換し、減算処理部144に供給するものである。ADC141-2は、出力端子Voutkdからのアナログの遮光画素信号をデジタル信号Ddkに変換し、加算平均処理部143に供給ものである。
加算平均処理部143は、AD変換した遮光画素信号(Ddk)のそれぞれの平均値を黒レベルのオフセットとして算出するものである。加算平均処理部143は、算出したオフセットDdaveを減算処理部144に供給する。
減算処理部144は、AD変換した有効画素信号のそれぞれから、オフセットDdaveを減算し、信号処理部17へ出力するものである。これにより、黒レベルのオフセットが補正される。
横繋ぎによりビクティム画素数/アグレッサー画素数比が大きくなり、ストリーキングが改善する。水平方向に遮光画素を配置すれば、オフセットを補正することができる。しかし、この場合には、画素アレイ部11の面積が増大してしまう。これに対して、CMOSイメージセンサ10では、既存の垂直方向の遮光画素を流用するため、画素アレイ部11の面積や配線の増大を抑制することができる。
図52は、本技術の第10の実施の形態における水平信号線368を追加した単位読出し回路の一構成例を示す回路図である。また、スイッチ346および356も追加される。スイッチ346は、垂直駆動部12の制御に従って、遮光画素に接続された垂直信号線VSL2を水平信号線368に接続するものである。スイッチ356は、垂直駆動部12の制御に従って、遮光画素に接続された垂直信号線VSL3を水平信号線368に接続するものである。水平信号線368を介して、垂直信号線VSL2またはVSL3が隣接する列と横繋ぎされる。
垂直駆動部12は、垂直信号線VSL2に対応する遮光画素を読出遮光画素とする場合にスイッチ346をオン状態にし、スイッチ356をオフ状態にする。また、垂直駆動部12は、垂直信号線VSL3に対応する遮光画素を読出遮光画素とする場合にスイッチ346をオフ状態にし、スイッチ356をオン状態にする。これにより、各列の参照画素のFD電位に加え、各列の読出遮光画素のFD電位が平均化される。
このように、本技術の第10の実施の形態によれば、一対の遮光画素から差動読出しを行って黒レベルのオフセットを算出するため、そのオフセットの減算によりストリーキングを抑制することができる。
<13.変形例>
(積層型の構成)
図53は、本技術を適用し得る積層型の固体撮像装置の構成例を示す図である。
図53Aは、非積層型の固体撮像装置の概略構成例を示している。CMOSイメージセンサ10(図6)は、図33Aに示すように、1枚のダイ(半導体基板)811を有する。このダイ811には、画素が2次元配置された画素領域812と、画素の駆動その他の各種の制御を行う制御回路813と、信号処理するためのロジック回路814とが搭載されている。
図53B及び図53Cは、積層型の固体撮像装置の概略構成例を示している。CMOSイメージセンサ10(図6)は、図33B及び図33Cに示すように、センサダイ821とロジックダイ824との2枚のダイが積層され、電気的に接続されて、1つの半導体チップとして構成されている。
図53Bでは、センサダイ821には、画素領域812と制御回路813が搭載され、ロジックダイ824には、信号処理を行う信号処理回路を含むロジック回路814が搭載されている。
図53Cでは、センサダイ821には、画素領域812が搭載され、ロジックダイ824には、制御回路813及びロジック回路814が搭載されている。
(信号処理装置の構成)
上述した説明では、CMOSイメージセンサ10等の固体撮像装置を一例に説明したが、本技術は、固体撮像装置に限らず、各種の信号処理を行う信号処理装置に適用することができる。なお、読出画素100Sと参照画素100Rにおいて、フローティングディフュージョン(FD)としての浮遊拡散領域121Sと浮遊拡散領域121Rは、サンプルホールド回路であるとも言える。すなわち、読出し側の増幅トランジスタ114Sは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される入力信号を増幅するものであり、参照側の増幅トランジスタ114Rは、読出し側の増幅トランジスタ114Sの各々と対になるものである。
<14.電子機器の構成>
図54は、本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。電子機器1000は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
電子機器1000は、固体撮像装置1001、DSP回路1002、フレームメモリ1003、表示部1004、記録部1005、操作部1006、及び、電源部1007から構成される。また、電子機器1000において、DSP回路1002、フレームメモリ1003、表示部1004、記録部1005、操作部1006、及び電源部1007は、バスライン1008を介して相互に接続されている。
固体撮像装置1001は、上述したCMOSイメージセンサ10に対応しており、画素アレイ部11に2次元状に配置される複数の画素に対して、差動型の増幅読み出しやソースフォロア型の読み出しが行われる。
ここで、差動型の増幅読み出しの際には、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線22Sから負帰還をかける構成とすることができる。また、差動型の増幅読み出しの際に参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続(結線)することができる。
DSP回路1002は、固体撮像装置1001から供給される信号を処理するカメラ信号処理回路である。DSP回路1002は、固体撮像装置1001からの信号を処理して得られる画像データを出力する。フレームメモリ1003は、DSP回路1002により処理された画像データを、フレーム単位で一時的に保持する。
表示部1004は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置1001で撮像された動画又は静止画を表示する。記録部1005は、固体撮像装置1001で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
操作部1006は、ユーザによる操作に従い、電子機器1000が有する各種の機能についての操作指令を出力する。電源部1007は、DSP回路1002、フレームメモリ1003、表示部1004、記録部1005、及び、操作部1006の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
電子機器1000は、以上のように構成される。本技術は、以上説明したように、固体撮像装置1001に適用される。具体的には、CMOSイメージセンサ10は、固体撮像装置1001に適用することができる。
固体撮像装置1001に本技術を適用することで、差動型の増幅読み出しの際には、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線22Sから負帰還をかける構成とすることができる。そのため、差動型の増幅読み出しによって、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素の浮遊拡散領域の電位を所望の値に制御することができる。
また、固体撮像装置1001に本技術を適用することで、差動型の増幅読み出しの際には、参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続(結線)することができる。そのため、差動型の増幅読み出しによって、高い変換効率(増幅率)を実現しつつ、ノイズ増加を抑圧することができる。
<15.固体撮像装置の使用例>
図55は、本技術を適用した固体撮像装置の使用例を示す図である。
CMOSイメージセンサ10は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。すなわち、図22に示すように、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、CMOSイメージセンサ10を使用することができる。
具体的には、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置(例えば、図34の電子機器1000)で、CMOSイメージセンサ10を使用することができる。
交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、CMOSイメージセンサ10を使用することができる。
家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、CMOSイメージセンサ10を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、CMOSイメージセンサ10を使用することができる。
セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、CMOSイメージセンサ10を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、CMOSイメージセンサ10を使用することができる。
スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、CMOSイメージセンサ10を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、CMOSイメージセンサ10を使用することができる。
<16.移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図56は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図56に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図56の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図57は、撮像部12031の設置位置の例を示す図である。
図57では、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図57には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12101に適用され得る。具体的には、図1のCMOSイメージセンサ10は、撮像部12031に適用することができる。撮像部12031に本開示に係る技術を適用することにより、差動型の増幅読み出しによって、高い変換効率(増幅率)を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御したり、あるいは、ノイズ増加を抑圧したりすることができるため、例えば、より高品質な撮像画像を取得して、より正確に歩行者等の障害物を認識することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
(1)それぞれが複数の画素からなる複数の行が設けられた画素部と、
所定周期が経過するたびに前記複数の行のいずれかを読出行として選択して前記読出行内の前記複数の画素のそれぞれに受光量に応じた信号電位を生成させる読出行選択部と、
前記所定周期が経過するたびに前回と異なる行を前記複数の行の中から今回の参照行として選択して前記参照行内の前記複数の画素のそれぞれに所定の参照電位を生成させる参照行選択部と、
前記信号電位と前記参照電位との差に応じた信号を読み出す読出し回路部と
を具備する固体撮像装置。
(2)所定の乱数を生成する乱数生成部をさらに具備し、
前記参照行選択部は、前記乱数に基づいて前記参照行を選択する
前記(1)記載の固体撮像装置。
(3)前記複数の行は、光電変換を行う有効画素からなる有効画素行と光電変換を行わないダミー画素からなるダミー画素行とを含み、
前記読出行選択部は、前記有効画素行のいずれかを前記読出行として選択し、
前記参照行選択部は、前記ダミー画素行のいずれかを前記参照行として選択する
前記(1)または(2)に記載の固体撮像装置。
(4)前記複数の行は、光電変換を行う有効画素からなる有効画素行を含み、
前記読出行選択部は、前記有効画素行を前記読出行として選択し、
前記参照行選択部は、前記有効画素行のうち前記読出行と異なる行を前記参照行として選択する
前記(1)または(2)に記載の固体撮像装置。
(5)前記参照行選択部は、所定方向に垂直な方向において前記読出行に隣接する有効画素行を前記参照行として選択する
前記(4)記載の固体撮像装置。
(6)前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
前記(4)記載の固体撮像装置。
(7)前記読出行選択部は、いずれかの有効画素行を前記読出行として選択し、
前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
前記(4)記載の固体撮像装置。
(8)前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、それぞれが前記電荷電圧変換部を共有する2対の有効画素行を前記参照行として選択する
前記(4)記載の固体撮像装置。
(9)前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、前記電荷電圧変換部を共有する一対の有効画素行を前記参照行として選択する
前記(4)記載の固体撮像装置。
(10)前記所定周期は、水平同期信号の周期であり、
前記参照行選択部は、前記水平同期信号より周波数の低い所定の垂直同期信号の周期が経過するたびに前回の前記読出行に対応する前記参照行とは異なる行を前記参照行として選択する
前記(1)から(9)のいずれかに記載の固体撮像装置。
(11)前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記読出し側増幅トランジスタの出力を負帰還として設定し、前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
前記(1)から(10)のいずれかに記載の固体撮像装置。
(12)前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と
、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
前記(11)記載の固体撮像装置。
(13)前記複数の画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
前記(12)に記載の固体撮像装置。
(14)前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出される
前記(12)または(13)に記載の固体撮像装置。
(15)前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
前記(12)から(14)のいずれかに記載の固体撮像装置。
(16)前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに具備する
前記(12)から(15)のいずれかに記載の固体撮像装置。
(17)前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
前記(12)から(15)のいずれかに記載の固体撮像装置。
(18)前記読出し回路部は、前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
前記(17)記載の固体撮像装置。
(19)前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
前記(17)または(18)に記載の固体撮像装置。
(20)複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
前記(12)から(19)のいずれかに記載の固体撮像装置。
(21)前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
前記(1)記載の固体撮像装置。
(22)前記入力チャネルは、画素アレイ部に行列状に2次元配置される画素に含まれ、
前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
前記(21)記載の固体撮像装置。
(23)前記画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
前記(22)に記載の固体撮像装置。
(24)前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出され、
前記参照側の増幅トランジスタが結線されている前記参照画素の数は、前記読出し側の増幅トランジスタを含む読出画素の数と同一であるか、あるいは前記読出画素の数よりも少ない
前記(22)または(23)に記載の固体撮像装置。
(25)前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
前記(22)から(24)のいずれかに記載の固体撮像装置。
(26)前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに有する
前記(22)から(25)のいずれかに記載の固体撮像装置。
(27)前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
前記(22)から(25)に記載の固体撮像装置。
(28)前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
前記(27)に記載の固体撮像装置。
(29)前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
前記(27)または(28)に記載の固体撮像装置。
(30)前記入力信号は、サンプルホールド回路を介して、前記読出し側の増幅トランジスタと
、前記参照側の増幅トランジスタに入力され、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記差動増幅回路の出力を負帰還として設定し、
前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
前記(22)から(29)のいずれかに記載の固体撮像装置。
(31)前記読出し回路部は、オン状態の場合には前記複数の参照側の増幅トランジスタの全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線するスイッチをさらに備える
前記(22)から(30)のいずれかに記載の固体撮像装置。
(32)それぞれが光電変換を行う複数の有効画素とそれぞれが光電変換を行わない複数の遮光行とが設けられた画素部と、
前記複数の有効画素のうち一対の有効画素の一方を読出有効画素として当該読出有効画素に受光量に応じた電位を生成させるとともに前記一対の有効画素の他方を参照有効画素として当該参照有効画素に所定の電位を生成させる有効画素行選択部と、
前記複数の遮光画素のうち一対の遮光画素の一方を読出遮光画素として当該読出遮光画素に暗電流に応じた電位を生成させるとともに前記一対の有効画素の他方を参照遮光画素として当該参照遮光画素に所定の電位を生成させる遮光画素行選択部と、
前記読出し有効画素の電位と前記参照有効画素および前記参照遮光画素のそれぞれの電位を平均化した電位との差に応じた信号を読み出すとともに前記読出し遮光画素の電位と前記平均化した電位との差に応じた信号を読み出す読出し回路と
を具備する固体撮像装置。