JP2021082883A - イベント検出装置 - Google Patents

Abstract

【課題】イベントの発生を検出する装置を小型化する。【解決手段】第１の光電変換素子と、第２の光電変換素子と、第１の光電変換素子と第２の光電変換素子の電圧の差に対応する差信号を生成する回路として、差動増幅回路とを備え、差動増幅回路からの信号により信号の変化であるイベントの発生を検出する。差動増幅回路を構成するトランジスタは、第１の光電変換素子を含む第１の画素と、第２の光電変換素子を含む第２の画素に分散して配置されている。本技術は、例えば、画素の電気信号の変化であるイベントを検出するセンサ等に適用できる。【選択図】図９

Description

本技術はイベント検出装置に関し、例えば、画素の輝度変化をイベントとして検出する装置をより小型化するようにしたイベント検出装置に関する。

画素の輝度変化をイベントとして、イベントが発生した場合に、イベントの発生を表すイベントデータを出力するイメージセンサが提案されている（例えば、特許文献１を参照）。

ここで、垂直同期信号に同期して撮像を行い、ラスタスキャン形式でフレームデータを出力するイメージセンサは、同期型のイメージセンサということができる。これに対して、イベントデータを出力するイメージセンサは、イベントデータが発生した画素の随時読み出しを行うため、非同期型のイメージセンサということができる。非同期型のイメージセンサは、例えば、DVS(Dynamic Vision Sensor)と呼ばれる。

特表2017-535999号公報

非同期型のイメージセンサによりイベントの発生を検出する装置の小型化が望まれている。

本技術は、このような状況に鑑みてなされたものであり、非同期型のイメージセンサによりイベントの発生を検出する装置を小型化することができるようにするものである。

本技術の一側面のイベント検出装置は、第１の光電変換素子と、第２の光電変換素子と、前記第１の光電変換素子と前記第２の光電変換素子の電圧の差に対応する差信号を生成する回路として、差動増幅回路とを備え、前記差動増幅回路からの信号により信号の変化であるイベントの発生を検出するイベント検出装置である。

本技術の一側面のイベント検出装置においては、第１の光電変換素子と、第２の光電変換素子と、第１の光電変換素子と第２の光電変換素子の電圧の差に対応する差信号を生成する回路として、差動増幅回路が備えられ、差動増幅回路からの信号により信号の変化であるイベントの発生が検出される。

イベント検出装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

本技術を適用したイベント検出装置の一実施の形態の構成を示す図である。 ＤＶＳチップの構成例を示す図である。 画素アレイ部の構成例を示す図である。 画素ブロックの構成例を示す図である。 イベント検出部の構成例を示す図である。 電流電圧変換部の構成例を示す図である。 減算部と量子化部の構成例を示す図である。 量子化部の他の構成例を示す図である。 第１の実施の形態における画素アレイ部の構成例を示す図である。 読出画素と参照画素の配置について説明するための図である。 第１の実施の形態における画素アレイ部の動作について説明するための図である。 第２の実施の形態における画素アレイ部の構成例を示す図である。 第２の実施の形態における画素アレイ部の動作について説明するための図である。 第３の実施の形態における画素アレイ部の構成例を示す図である。 第４の実施の形態における画素アレイ部の構成例を示す図である。 読出画素と参照画素の配置について説明するための図である。 読出画素と参照画素の配置について説明するための図である。 読出画素と参照画素の配置について説明するための図である。 読出画素と参照画素の配置について説明するための図である。 第４の実施の形態における画素アレイ部の他の構成例を示す図である。 第５の実施の形態における画素アレイ部の構成例を示す図である。 第５の実施の形態における画素アレイ部の他の構成例を示す図である。 第６の実施の形態における画素アレイ部の構成例を示す図である。 第６の実施の形態における画素アレイ部の他の構成例を示す図である。 第７の実施の形態における画素アレイ部の構成例を示す図である。 第７の実施の形態における画素アレイ部の他の構成例を示す図である。 第８の実施の形態における画素アレイ部の構成例を示す図である。 第８の実施の形態における画素アレイ部の他の構成例を示す図である。 第９の実施の形態における画素アレイ部の構成例を示す図である。 第９の実施の形態における画素アレイ部の他の構成例を示す図である。 第１０の実施の形態における画素アレイ部の構成例を示す図である。 第１０の実施の形態における画素アレイ部の他の構成例を示す図である。 第１１の実施の形態における画素アレイ部の構成例を示す図である。 第１２の実施の形態における画素アレイ部の構成例を示す図である。 第１３の実施の形態における画素アレイ部の構成例を示す図である。 第１４の実施の形態における画素アレイ部の構成例を示す図である。 第１４の実施の形態における画素アレイ部の動作について説明するための図である。 第１５の実施の形態における画素アレイ部の構成例を示す図である。 第１５の実施の形態における画素アレイ部の動作について説明するための図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。

＜本技術を適用したデータ処理チップの一実施の形態＞

図１は、本技術を適用したデータ処理チップの一実施の形態の構成例を示す図である。

データ処理チップは、１チップの半導体チップであり、複数のダイ（基板）としてのセンサダイ（基板）１１とロジックダイ１２とが積層されて構成される。なお、データ処理チップは、１個のダイで構成することもできるし、３個以上のダイを積層して構成することもできる。

図１のデータ処理チップにおいて、センサダイ１１には、イベント生成部２１（としての回路）が構成され、ロジックダイ１２には、データ処理部２２が構成されている。なお、イベント生成部２１については、その一部を、ロジックダイ１２に構成することができる。また、データ処理部２２については、その一部を、センサダイ１１に構成することができる。

イベント生成部２１は、入射光の光電変換を行って電気信号を生成する画素を有し、画素の電気信号の変化であるイベントの発生を表すイベントデータを生成する。イベント生成部２１は、イベントデータを、データ処理部２２に供給する。すなわち、イベント生成部２１は、例えば、同期型のイメージセンサと同様に、画素において、入射光の光電変換を行って電気信号を生成する撮像を行うが、フレーム形式の画像データを生成するのではなく、又は、フレーム形式の画像データを生成するとともに、画素の電気信号の変化であるイベントの発生を表すイベントデータを生成する。

データ処理部２２は、イベント生成部２１からのイベントデータに応じてデータ処理を行い、そのデータ処理の結果であるデータ処理結果を出力する。

イベント生成部２１は、イベントデータを、垂直同期信号に同期して出力するわけではないので、非同期型のイメージセンサということができる。非同期型のイメージセンサは、例えば、DVS(Dynamic Vision Sensor)とも呼ばれる。以下では、区別を容易にするために、イベント生成部２１が構成されているセンサダイ１１を、DVSチップ１１と称する。

＜DVSチップの構成例＞
図２は、DVSチップ１１の構成例を示すブロック図である。

DVSチップ１１は、画素アレイ部３１、駆動部３２、アービタ３３、及び、出力部３４を備える。

画素アレイ部３１には、複数の画素が二次元格子状に配列される。また、画素アレイ部３１は、それぞれが所定数の画素からなる複数の画素ブロックに分割される。以下、水平方向に配列された画素または画素ブロックの集合を「行」と称し、行に垂直な方向に配列された画素または画素ブロックの集合を「列」と称する。

画素ブロックは、画素の光電変換によって生成される電気信号としての光電流に所定の閾値を超える変化が発生した場合に、その光電流の変化をイベントとして検出する。イベントが検出された場合、画素ブロックは、イベントの発生を表すイベントデータの出力を要求するリクエストをアービタ３３に出力する。

駆動部３２は、画素アレイ部３１に制御信号を供給することにより、画素アレイ部３１を駆動する。

アービタ３３は、画素アレイ部３１を構成する画素ブロックからのリクエストを調停し、イベントデータの出力の許可又は不許可を表す応答を画素ブロックに返す。イベントデータの出力の許可を表す応答を受け取った画素ブロックは、イベントデータを出力部３４に出力する。

出力部３４は、画素アレイ部３１を構成する画素ブロックが出力するイベントデータに必要な処理を施し、データ処理部２２（図１）に供給する。

ここで、画素の電気信号としての光電流の変化は、画素の輝度変化とも捉えることができるので、イベントは、画素の輝度変化（閾値を超える輝度変化）であるともいうことができる。

イベントの発生を表すイベントデータには、少なくとも、イベントとしての輝度変化が発生した画素ブロックの位置を表す位置情報（座標等）が含まれる。その他、イベントデータには、輝度変化の極性（正負）を含ませることができる。

＜画素アレイ部３１の構成例＞
図３は、図２の画素アレイ部３１の構成例を示すブロック図である。

画素アレイ部３１は、複数の画素ブロック４１を有する。画素ブロック４１は、I行×J列（I及びJは整数）に配列された１以上としてのI×J個の画素５１、及び、イベント検出部５２を備える。画素ブロック４１内の１以上の画素５１は、イベント検出部５２を共有している。

画素５１は、被写体からの入射光を受光し、光電変換して電気信号としての光電流を生成する。画素５１は、生成した光電流を、イベント検出部５２に供給する。

イベント検出部５２は、アービタ３３からのリセット信号によるリセット後に、画素５１のそれぞれからの光電流の所定の閾値を超える変化を、イベントとして検出する。イベント検出部５２は、イベントを検出した場合、イベントの発生を表すイベントデータの出力を要求するリクエストを、アービタ３３（図２）に供給する。そして、イベント検出部５２は、リクエストに対して、イベントデータの出力を許可する旨の応答を、アービタ３３から受け取ると、イベントデータを、出力部３４に出力する。

ここで、光電流の所定の閾値を超える変化をイベントとして検出することは、同時に、光電流の所定の閾値を超える変化がなかったことをイベントとして検出していると捉えることができる。

＜画素ブロック４１の構成例＞
図４は、図３の画素ブロック４１の構成例を示す回路図である。

画素ブロック４１は、図３で説明したように、１以上の画素５１と、イベント検出部５２とを備える。

画素５１は、光電変換素子６１を備える。光電変換素子６１は、例えば、PD(Photodiode)で構成され、入射光を受光し、光電変換して電荷を生成する。

画素ブロック４１を構成するI×J個の画素５１は、ノード６０を介して、その画素ブロック４１を構成するイベント検出部５２に接続されている。したがって、画素５１（の光電変換素子６１）で生成された光電流は、ノード６０を介して、イベント検出部５２に供給される。その結果、イベント検出部５２には、画素ブロック４１内のすべての画素５１の光電流の和が供給される。したがって、イベント検出部５２では、画素ブロック４１を構成するI×J個の画素５１から供給される光電流の和の変化がイベントとして検出される。

図３の画素アレイ部３１では、画素ブロック４１が１以上の画素５１で構成され、その１以上の画素５１で、イベント検出部５２が共有される。したがって、画素ブロック４１が、複数の画素５１で構成される場合には、１個の画素５１に対して、１個のイベント検出部５２を設ける場合に比較して、イベント検出部５２の数を少なくすることができ、画素アレイ部３１の規模を抑制することができる。

なお、画素ブロック４１が、複数の画素５１で構成される場合、画素５１ごとに、イベント検出部５２を設けることができる。画素ブロック４１の複数の画素５１で、イベント検出部５２を共有する場合には、画素ブロック４１の単位でイベントが検出されるが、画素５１ごとに、イベント検出部５２を設ける場合には、画素５１の単位で、イベントを検出することができる。

＜イベント検出部５２の構成例＞
図５は、図３のイベント検出部５２の構成例を示すブロック図である。

イベント検出部５２は、電流電圧変換部８１、バッファ８２、減算部８３、量子化部８４、及び、転送部８５を備える。

電流電圧変換部８１は、画素５１からの光電流（の和）を、その光電流の対数に対応する電圧（以下、光電圧ともいう）に変換し、バッファ８２に供給する。

バッファ８２は、電流電圧変換部８１からの光電圧をバッファリングし、減算部８３に供給する。

減算部８３は、アービタ３３からのリセット信号に従ったタイミングで、現在の光電圧と、現在と微小時間だけ異なるタイミングの光電圧との差を演算し、その差に対応する差信号を、量子化部８４に供給する。

量子化部８４は、減算部８３からの差信号をデジタル信号に量子化し、差信号の量子化値を、イベントデータとして、転送部８５に供給する。

転送部８５は、量子化部８４からのイベントデータに応じて、そのイベントデータを、出力部３４に転送（出力）する。すなわち、転送部８５は、イベントデータの出力を要求するリクエストを、アービタ３３に供給する。そして、転送部８５は、リクエストに対して、イベントデータの出力を許可する旨の応答をアービタ３３から受け取ると、イベントデータを、出力部３４に出力する。

＜電流電圧変換部８１の構成例＞
図６は、図５の電流電圧変換部８１の構成例を示す回路図である。

電流電圧変換部８１は、トランジスタ９１ないし９３で構成される。トランジスタ９１及び９３としては、例えば、N型のMOS FETを採用することができ、トランジスタ９２としては、例えば、P型のMOS FETを採用することができる。

トランジスタ９１のソースは、トランジスタ９３のゲートと接続され、トランジスタ９１のソースとトランジスタ９３のゲートとの接続点には、画素５１からの光電流が供給される。トランジスタ９１のドレインは、電源VDDに接続され、そのゲートは、トランジスタ９３のドレインに接続される。

トランジスタ９２のソースは、電源VDDに接続され、そのドレインは、トランジスタ９１のゲートとトランジスタ９３のドレインとの接続点に接続される。トランジスタ９２のゲートには、所定のバイアス電圧Vbiasが印加される。バイアス電圧Vbiasによって、トランジスタ９２はオン／オフし、このトランジスタ９２のオン／オフにより、電流電圧変換部８１の動作もオン／オフする。

トランジスタ９３のソースは接地される。

電流電圧変換部８１において、トランジスタ９１のドレインは電源VDD側に接続されており、ソースフォロアになっている。ソースフォロアになっているトランジスタ９１のソースには、画素５１（図４）が接続され、これにより、トランジスタ９１（のドレインからソース）には、画素５１の光電変換素子６１で生成された電荷による光電流が流れる。トランジスタ９１は、サブスレッショルド領域で動作し、トランジスタ９１のゲートには、そのトランジスタ９１に流れる光電流の対数に対応する光電圧が現れる。以上のように、電流電圧変換部８１では、トランジスタ９１により、画素５１からの光電流が、その光電流の対数に対応する光電圧に変換される。

電流電圧変換部８１において、トランジスタ９１のゲートは、トランジスタ９２のドレインとトランジスタ９３のドレインとの接続点に接続されており、その接続点から、光電圧が出力される。

＜減算部８３及び量子化部８４の構成例＞
図７は、図５の減算部８３及び量子化部８４の構成例を示す回路図である。後述するように、画素５１（ＰＤ６１）からの読み出しは、差動増幅回路を用いた読み出しを行い、２画素の信号の差分を出力する構成とする場合を例に挙げて説明する。また減算部８３と量子化部８４にも、差動増幅回路を適用した場合を例に挙げて説明する。

そのような差動増幅回路が適用されている減算部８３と量子化部８４の説明を容易とするために、そのような適用がされていない従来の減算部８３と量子化部８４について、図７を参照して説明し、DVSチップ１１に含まれるイベント検出部５２の構成について説明を加える。

減算部８３は、コンデンサ１０１、オペアンプ１０２、コンデンサ１０３、及び、スイッチ１０４を備える。量子化部８４は、コンパレータ１１１を備える。

コンデンサ１０１の一端は、バッファ８２（図５）の出力端子に接続され、他端は、オペアンプ１０２の入力端子（反転入力端子）に接続される。したがって、オペアンプ１０２の入力端子には、コンデンサ１０１を介して光電圧が入力される。

オペアンプ１０２の出力端子は、コンパレータ１１１の非反転入力端子(+)に接続される。コンデンサ１０３の一端は、オペアンプ１０２の入力端子に接続され、他端は、オペアンプ１０２の出力端子に接続される。

スイッチ１０４は、コンデンサ１０３の両端の接続をオン／オフするように、コンデンサ１０３に接続される。スイッチ１０４は、リセット信号に従ってオン／オフすることにより、コンデンサ１０３の両端の接続をオン／オフする。

スイッチ１０４をオンにした際のコンデンサ１０１のバッファ８２（図５）側の光電圧をVinitと表すとともに、コンデンサ１０１の容量（静電容量）をC1と表すこととする。オペアンプ１０２の入力端子は、仮想接地になっており、スイッチ１０４がオンである場合にコンデンサ１０１に蓄積される電荷Qinitは、式（１）により表される。
Qinit = C1 ×Vinit ・・・（１）

また、スイッチ１０４がオンである場合には、コンデンサ１０３の両端の接続はオフにされる（短絡される）ため、コンデンサ１０３に蓄積される電荷はゼロとなる。

その後、スイッチ１０４がオフになった場合の、コンデンサ１０１のバッファ８２（図５）側の光電圧を、Vafterと表すこととすると、スイッチ１０４がオフになった場合にコンデンサ１０１に蓄積される電荷Qafterは、式（２）により表される。
Qafter = C1×Vafter ・・・（２）

コンデンサ１０３の容量をC2と表すとともに、オペアンプ１０２の出力電圧をVoutと表すこととすると、コンデンサ１０３に蓄積される電荷Q2は、式（３）により表される。
Q2 = -C2×Vout ・・・（３）

スイッチ１０４がオフする前後で、コンデンサ１０１の電荷とコンデンサ１０３の電荷とを合わせた総電荷量は変化しないため、式（４）が成立する。
Qinit = Qafter + Q2 ・・・（４）

式（４）に式（１）ないし式（３）を代入すると、式（５）が得られる。
Vout = -(C1/C2)×(Vafter - Vinit) ・・・（５）

式（５）によれば、減算部８３では、光電圧Vafter及びVinitの減算、すなわち、光電圧VafterとVinitとの差Vafter - Vinitに対応する差信号(Vout)の算出が行われる。式（５）によれば、減算部８３の減算のゲインはC1/C2となる。通常、ゲインを最大化することが望まれるため、C1を大きく、C2を小さく設計することが好ましい。一方、C2が小さすぎると、kTCノイズが増大し、ノイズ特性が悪化するおそれがあるため、C2の容量削減は、ノイズを許容することができる範囲に制限される。また、画素ブロック４１ごとに減算部８３を含むイベント検出部５２が搭載されるため、容量C1やC2には、面積上の制約がある。これらを考慮して、容量C1及びC2の値が決定される。

コンパレータ１１１は、減算部８３からの差信号と、反転入力端子(-)に印加された所定の閾値（電圧）Vth(>0)とを比較することにより、差信号を量子化し、その量子化により得られる量子化値を、イベントデータとして、転送部８５に出力する。

例えば、コンパレータ１１１は、差信号が閾値Vthを超えている場合、1を表すH(High)レベルを、イベントの発生を表すイベントデータとして出力し、差信号が閾値Vthを超えていない場合、0を表すL(Low)レベルを、イベントが発生していないことを表すイベントデータとして出力する。

転送部８５は、量子化部８４からのイベントデータに応じて、イベントとしての光量変化が発生したと認められる場合、すなわち、差信号(Vout)が閾値Vthより大である場合に、リクエストをアービタ３３に供給し、イベントデータの出力の許可を表す応答を受け取った後に、イベントの発生を表すイベントデータ（例えば、Hレベル）を、出力部３４に出力する。

＜量子化部８４の他の構成例＞
図８は、図５の量子化部８４の他の構成例を示すブロック図である。なお、図中、図７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図８において、量子化部８４は、コンパレータ１１１及び１１２、並びに、出力部１１３を有する。

したがって、図８の量子化部８４は、コンパレータ１１１を有する点で、図７の場合と共通する。但し、図８の量子化部８４は、コンパレータ１１２及び出力部１１３を新たに有する点で、図７の場合と相違する。

図８の量子化部８４を有するイベント検出部５２（図５）では、イベントの他、イベントとしての光量変化の極性も検出される。

図８の量子化部８４では、コンパレータ１１１は、差信号が閾値Vthを超えている場合、1を表すHレベルを、正極性のイベントの発生を表すイベントデータとして出力し、差信号が閾値Vthを超えていない場合、0を表すLレベルを、正極性のイベントが発生していないことを表すイベントデータとして出力する。

また、図８の量子化部８４では、コンパレータ１１２の非反転入力端子(+)には、閾値Vth'(<Vth)が供給され、コンパレータ１１２の反転入力端子(-)には、減算部８３からの差信号が供給される。いま、説明を簡単にするため、閾値Vth'が、例えば、-Vthに等しいこととする。

コンパレータ１１２は、減算部８３からの差信号と、反転入力端子(-)に印加された閾値Vth'とを比較することにより、差信号を量子化し、その量子化により得られる量子化値を、イベントデータとして出力する。

例えば、コンパレータ１１２は、差信号が閾値Vth'より小さい場合（負の値の差信号の絶対値が閾値Vthを超えている場合）、1を表すHレベルを、負極性のイベントの発生を表すイベントデータとして出力する。また、コンパレータ１１２は、差信号が閾値Vth'より小さくない場合（負の値の差信号の絶対値が閾値Vthを超えていない場合）、0を表すLレベルを、負極性のイベントが発生していないことを表すイベントデータとして出力する。

出力部１１３は、コンパレータ１１１及び１１２が出力するイベントデータに応じて、正極性のイベントの発生を表すイベントデータ、負極性のイベントの発生を表すイベントデータ、又は、イベントが発生していないことを表すイベントデータを、転送部８５に出力する。

転送部８５は、量子化部８４の出力部１１３からのイベントデータに応じて、正極性又は負極性のイベントとしての光量変化が発生したと認められる場合、リクエストをアービタ３３に供給し、イベントデータの出力の許可を表す応答を受け取った後に、正極性又は負極性のイベントの発生を表すイベントデータ（1を表すHパルス、又は、-1を表すLパルス）を、出力部３４に出力する。

量子化部８４を図７の構成とした場合には、イベントの発生が正極性のみの１ビット（０または１）で出力され、図８の構成とした場合には、イベントの発生が１．５ビット（１、０、または、−１）で出力される。

＜差分型の増幅読み出しについて＞
上記したDVSチップ１１は、画素アレイ部３１を含み、画素アレイ部３１は、ＰＤ６１が行列状に２次元配置されている。ＰＤ６１を含むセンサとしては、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサがある。

CMOSイメージセンサでは、画素アレイ部に行列状に２次元配置された画素に、光電変換部としてのフォトダイオード（PD）と、フォトダイオードで光電変換された電子を電圧変換する浮遊拡散領域（FD：Floating Diffusion）と、浮遊拡散領域（FD）で得られる電圧をゲート入力とする増幅トランジスタを有し、この増幅トランジスタを用いたソースフォロア回路による読み出し（以下、ソースフォロア型の読み出しという）を行うのが一般的である。

一方で、画素は同様の構成ながら、ソース接地回路による読み出しを行う構成や、差動増幅回路による読み出し（以下、差動型の増幅読み出しという）を行う構成がある。差動型の増幅読み出しの場合、高い変換効率で信号を読み出すことができるという利点がある。

このような利点を得られる差動型の増幅読み出しをDVSチップ１１に適用することで、高い変換効率で信号を読み出すことができる。DVSチップ１１に、差動型の増幅読み出しを適用した場合について以下に説明を加える。

＜第１の実施の形態＞
図９は、第１の実施の形態におけるDVSチップ１１の構成を示す図である。図９では、DVSチップ１１のうち、画素アレイ部３１の構成を示す。また、第１の実施の形態における画素アレイ部３１であることを示すために、画素アレイ部３１ａと記述する。

図９では、画素アレイ部３１ａ内に含まれる列方向に配置されている２画素を示している。図９中、上側の画素５１Ｓを読出画素とし、下側の画素５１Ｒを参照画素とする。以下に説明する本実施の形態は、差動型の読出しを行う画素アレイ部３１であり、読出画素と参照画素との差分を読出し、出力する構成とされている。

以下に説明する差動型の読出しの場合、読出画素のトランジスタと、参照画素のトランジスタとが、差動増幅回路を構成し、読出画素のＰＤで検出された信号電荷に応じた電圧信号が、出力される。

また読出画素は、信号の蓄積及び読み出しの他に、参照画素に切り替え可能で、例えば画素駆動線の切り替えスイッチによって、読出画素と参照画素の画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部３１に、２次元配置された全有効画素を読み出すことが可能となる。

図９に示した例では、列方向（図中縦方向）に配置されている２画素のうち一方を読出画素５１Ｓとし、他方を参照画素５１Ｒとした例を示している。また以下の説明では、図９に示したように、列方向に配置されている２画素を読出画素５１Ｓと参照画素５１Ｒに設定した場合を例に挙げて説明を続けるが、読出画素５１Ｓと参照画素５１Ｒは、列方向配置されている２画素に限定される記載ではない。

図示はしないが、行方向（横方向）に配置されている２画素のうちの一方を読出画素５１Ｓとし、他方を参照画素５１Ｒとした場合にも本技術を適用できる。また、読出画素５１Ｓと参照画素５１Ｒは、隣接していなくても良く、例えば、１画素や２画素離れた位置にある２画素であっても良い。

また参照画素５１Ｒは、列方向または行方向に配置されている画素に共通して用いられる参照画素として、専用に設けられている画素であっても良い。

また、図１０に示すように、アイドル画素５１Ｉが設定される読み出しが行われるような場合にも本技術は適用できる。アイドル画素５１Ｉは、読出画素５１Ｓ、参照画素５１Ｒのどちらにも設定されていない画素であり、後述する差動増幅回路を構成しない画素として設定されている画素である。

なお、アイドル画素５１Ｉも、読出画素５１Ｓや参照画素５１Ｒに設定され、画素アレイ部３１に、２次元配置された全有効画素を読み出すことが可能な構成とされている。

図１０を参照するに、読出画素５１Ｓは図中上側の行に配置され、参照画素５１Ｒは図中下側の行に配置されている。

上側の行に注目すると、アイドル画素５１Ｉ−１、読出画素５１Ｓ−１、アイドル画素５１Ｉ−２、読出画素５１Ｓ−２、アイドル画素５１Ｉ−３の順に配置されている。この読出画素５１Ｓ−１と読出画素５１Ｓ−２は、同時に信号が読み出される。

下側の行に注目すると、参照画素５１Ｒ−１、アイドル画素５１Ｉ−４、参照画素５１Ｒ−２、アイドル画素５１Ｉ−５、参照画素５１Ｒ−３の順に配置されている。

図１０に示した場合、例えば、読出画素５１Ｓ−１と参照画素５１Ｒ−１がペアとされ、後述するように、読出画素５１Ｓ−１と参照画素５１Ｒ−１で差動増幅回路が形成され、差動型の読み出しが行われる。

また同様に、例えば、読出画素５１Ｓ−２と参照画素５１Ｒ−２がペアとされ、後述するように、読出画素５１Ｓ−２と参照画素５１Ｒ−２で差動増幅回路が形成され、差動型の読み出しが行われる。

この場合、読出画素５１Ｓの左下側に配置されている画素が、参照画素５１Ｒに設定される例である。このように、読出画素５１Ｓと参照画素５１Ｒは、異なる行であり、異なる例に配置されているようにすることも可能である。

ここでは、図９に示したように、読出画素５１Ｓと参照画素５１Ｒは、列（縦方向）に配置されている場合を例に挙げて説明を続ける。

図９を参照した説明に戻る。図９に示した画素５１Ｓは、ＰＤ６１Ｓ、ＰＲＣ（信号処理回路）３１１Ｓ、コンデンサ３１２Ｓ、スイッチ３１３Ｓ、NMOSトランジスタ３１４Ｓ、PMOSトランジスタ３１５Ｓ、ＯＲ回路３１６Ｓ、およびスイッチ３１７Ｓを備える。

同様に画素５１Ｒは、ＰＤ６１Ｒ、ＰＲＣ３１１Ｒ、コンデンサ３１２Ｒ、スイッチ３１３Ｒ、NMOSトランジスタ３１４Ｒ、PMOSトランジスタ３１５Ｒ、ＯＲ回路３１６Ｒ、およびスイッチ３１７Ｒを備える。

画素５１Ｓと画素５１Ｒは、同様の構成をしているため、画素５１Ｓを例に挙げて説明する。ＰＤ６１Ｓは、ＰＲＣ３１１Ｓと接続されている。図４を参照して説明したように、ＰＤ６１からの信号は、イベント検出部５２に供給される。イベント検出部５２の構成は、図５を参照して説明したような構成を有し、ＰＤ６１からの信号は、電流電圧変換部８１に供給される。

ＰＲＣ３１１Ｓは、ＰＤ６１Ｓからの信号を処理する処理回路として設けられている。ＰＲＣ３１１Ｓは、イベント検出部５２の電流電圧変換部８１に該当し、例えば、ＰＤ６１Ｓからの信号を電圧信号に変換する処理を実行する。ＰＲＣ３１１は、コンデンサ３１２Ｓと接続されている。

コンデンサ３１２Ｓは、スイッチ３１３Ｓの一端と、NMOSトランジスタ３１４Ｓのゲートに接続されている。NMOSトランジスタ３１４Ｓのソースは、電流供給線３１９に接続されている。電流供給線３１９は、一定電流源である負荷MOS回路３２０に接続されている。NMOSトランジスタ３１４Ｓのドレインは、PMOSトランジスタ３１５Ｓのドレインに接続されている。

一定電流源である負荷MOS回路３２０は、図９に示したように、２画素共有で設けられていても良いし、画素毎に設けられている構成としても良い。さらには、列方向で配置されている複数の画素５１（２以上の画素５１）で共有される構成としても良い。

PMOSトランジスタ３１５Ｓのゲートは、参照画素である画素５１Ｒ内のPMOSトランジスタ３１５Ｒのゲートと接続されている。PMOSトランジスタ３１５Ｓのソースは、電源VDD（不図示）に接続されている。

読出画素である画素５１Ｓ内のPMOSトランジスタ３１５Ｓのドレインは、スイッチ３１８Ｓの一端と接続されている。スイッチ３１８Ｓの他端は、垂直信号線３２１に接続されている。スイッチ３１８Ｓは、画素５１Ｓが読み出し対象の画素に設定されているとき閉じられる構成とされている。

スイッチ３１７Ｓの一端は、ACK信号線３２２に接続され、他端はＯＲ回路３１６Ｓの２入力のうちの１入力側に接続されている。ACK信号線３２２は、アービタ３３（図２）と接続されている。詳細は後述するが、ACK信号線を介して、信号ACKenが供給されたとき、スイッチ３１７Ｓは閉じられる。

図９に示した構成において、PMOSトランジスタ３１５ＳとPMOSトランジスタ３１５Ｒは、カレントミラー回路を構成している。またこのカレントミラー回路を構成するPMOSトランジスタ３１５ＳとPMOSトランジスタ３１５Ｒを含み、NMOSトランジスタ３１４ＳとNMOSトランジスタ３１４Ｒを加えた部分は、差動増幅回路を構成している。

この場合、PMOSトランジスタ３１５Ｓ，３１５Ｒは、信号を読み出す側のMOSトランジスタとして機能し、NMOSトランジスタ３１４Ｓ，３１４Ｒは、信号を入力する側のMOSトランジスタとして機能する。

読み出し側のMOSトランジスタを、NMOSトランジスタとし、入力側のMOSトランジスタをPMOSトランジスタとした構成であっても良い。

また、この差動増幅回路を構成するPMOSトランジスタ３１５Ｓ、PMOSトランジスタ３１５Ｒ、NMOSトランジスタ３１４Ｓ、およびNMOSトランジスタ３１４Ｒを含む部分は、イベント検出部５２の量子化部８４（図５，図７）に該当する。

図７を参照して説明したように、量子化部８４は、減算部８３からの信号、換言すれば、ＰＤ６１からの信号と、所定の閾値（電圧）Vth(>0)とを比較することにより、差信号を量子化し、その量子化により得られる量子化値を、イベントデータとして、転送部８５に出力する。図９に示した構成においては、所定の閾値は、参照画素である画素５１Ｒから供給される信号である。

図９に示した画素アレイ部３１ａにおいては、読出画素である画素５１ＳのNMOSトランジスタ３１４Ｓのゲート側に供給される電圧値ＶdiffSと、参照画素である画素５１ＲのNMOSトランジスタ３１４Ｒのゲート側に供給される電圧値ＶdiffRのどちらが大きいかを表す差分値が、スイッチ３１８Ｓに供給され、垂直信号線３２１を介して転送部８５（図５）に供給される。

電圧値ＶdiffSは、読出画素における光量の時間変化量を表し、電圧値ＶdiffSは、参照画素における光量の時間変化量を表す。画素５１Ｓと画素５１Ｒは、図９に示すように、異なる位置に配置されている画素である。よって、図９に示した構成は、読出画素と参照画素の光量の時間変化量を、空間差分で読み出す構成を有しているといえる。

図１１のタイミングチャートを参照し、図９に示した画素アレイ部３１ａにおける読出し動作について説明する。時刻ｔ１１において、スイッチ３１８Ｓを閉じる指示を出す信号SELaがＨレベルの信号とされる。信号SELaがＨレベルの信号にされることで、スイッチ３１８Ｓは閉じられ、読出画素である画素５１Ｓから、垂直信号線３２１に信号が出される。

垂直信号線３２１に印加される信号（図１１中、ＶＳＬと記載した信号）は、時刻ｔ１１から徐々に大きくなり、一定の値まで達する。信号ACKは、カラム回路（不図示）が信号を受け取った時点でＨレベルにされる信号である。時刻ｔ１２において、信号ACKがＨレベルにされる。その後、時刻ｔ１３において、信号ACKenがＨレベルにされる。この信号ACKenは、リセットの開始を示す信号である。

信号ACKenがＨレベルにされると、スイッチ３１３Ｓは閉じられ、ＯＲ回路３１６Ｓとコンデンサ３１２Ｓが接続された状態となる。スイッチ３１３Ｓは、スイッチ１０４（図７）と同様の役割を有し、オンの状態にされることで、コンデンサ３１２Ｓがリセットされる。このコンデンサ３１２Ｓをリセットするためのリセット信号は、グローバルなリセット信号RST Gと、信号ACKenによるリセット信号RST PaとのＯＲの関係で生成される。

垂直信号線３２１に印加される信号が０レベルになると、信号ACKenは、Ｌレベルの信号へと切り替えられる（時刻t１４）。信号ACKenが、Ｌレベルの信号となることで、スイッチ３１３Ｓは開放される。時刻ｔ１５において、信号SELaがＬレベルに切り替えられることで、スイッチ３１８Ｓが開放される。また、時刻ｔ１５において、信号ACKもＬレベルに切り替えられることで、スイッチ３１７Ｓが開放される。

図９に示した構成において、図１１に示したタイミングチャートに基づく処理が実行されると、リセットは画素５１Ｓと画素５１Ｒにおいて、同期して行われることになる。

図９に示した構成によれば、回路構成を小さくすることができる。ここで比較のため、再度、図７を参照する。図７は、イベント検出部５２を構成する減算部８３と量子化部８４の構成例を示す図であった。図７に示した構成は、画素５１（画素ブロック４１、図４）毎に設けられている。よって、画素５１毎に、コンパレータ１１１を備えていることになる。画素５１毎にコンパレータ１１１を備える構成した場合、コンパレータ１１１を配置するための面積が大きくなり、画素アレイ部３１の小型化を妨げる一因となってしまう可能性があった。

図９に示した構成によれば、コンパレータ１１１を有さない構成とされている。図９に示した画素アレイ部３１ａは、コンパレータ１１１（量子化部８４）に該当する部分は有しているが、その部分は２画素に渡って構成されている。また、図９に示した画素アレイ部３１ａにおいては、減算部８３に該当する部分は、コンパレータ１１１に該当する部分に含まれている。よって、図９に示した画素アレイ部３１ａは、小型化できる構成である。

また、読出画素と参照画素は隣接した画素である。すなわち、閾値電圧を供給する参照画素は、読出画素付近にあるため、閾値電圧を画素付近で生成する構成とすることができる。よって、高速な読み出しを実現することができる。また、隣接する画素を用いるため、温度特性をキャンセルでき、フリッカの影響を抑制することができる。

＜第２の実施の形態＞
図１２は、第２の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｂの構成を示す図である。第１の実施の形態における画素アレイ部３１ａ（図９）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

第２の実施の形態における画素アレイ部３１ｂは、第１の実施の形態における画素アレイ部３１ａと比較し、コンデンサ３４１Ｓ，３４１Ｒ、スイッチ３４２Ｓ，３４２Ｒ、およびスイッチ３４３Ｓ，３４３Ｒが追加された構成とされている点以外は、同様である。

コンデンサ３４１Ｓは、NMOSトランジスタ３１４Ｓのゲートとドレインを接続する位置に配置されている。同じくコンデンサ３４１Ｒは、NMOSトランジスタ３１４Ｒのゲートとドレインを接続する位置に配置されている。

図１２に示した画素アレイ部３１ｂにおいても、上側の画素５１Ｓを読出画素とし、下側の画素５１Ｒを参照画素とするが、図１２に示した構成では、読出画素と参照画素を入れ替えることができる構成とされている。

画素５１Ｓ内には、スイッチ３４２Ｓとスイッチ３４３Ｓが配置されている。スイッチ３４２Ｓは、画素５１Ｓを読出画素として機能させるときに閉じられるスイッチである。スイッチ３４３Ｓは、画素５１Ｓを読出画素として機能させないときに閉じられるスイッチであり、画素５１Ｒを参照画素として機能させるときに閉じられるスイッチである。

スイッチ３４２Ｓとスイッチ３４３Ｓは、一方が閉じられているときには、他方は開放されている状態となるように制御される。スイッチ３４２Ｓが閉じられているときには、読出画素としての画素５１Ｓと参照画素としての画素５１Ｒの差分が垂直信号線３２１に供給される状態にされる。スイッチ３４３Ｓが閉じられているときには、PMOSトランジスタ３１５Ｓのドレイン側にかかる電圧が、ＯＲ回路３１６Ｓの１入力側に供給される状態にされる。

画素５１Ｒ内には、スイッチ３４２Ｒとスイッチ３４３Ｒが配置されている。スイッチ３４２Ｒは、画素５１Ｒを読出画素として機能させるときに閉じられるスイッチである。スイッチ３４３Ｒは、画素５１Ｒを読出画素として機能させないときに閉じられるスイッチであり、画素５１Ｓを参照画素として機能させるときに閉じられるスイッチである。

スイッチ３４２Ｒとスイッチ３４３Ｒは、一方が閉じられているときには、他方は開放されている状態となるように制御される。スイッチ３４２Ｒが閉じられているときには、読出画素としての画素５１Ｒと参照画素としての画素５１Ｓの差分が垂直信号線３２１に供給される状態にされる。スイッチ３４３Ｒが閉じられているときには、PMOSトランジスタ３１５Ｒのドレイン側にかかる電圧が、ＯＲ回路３１６Ｒの１入力側に供給される状態にされる。

スイッチ３４２Ｓ、スイッチ３４２Ｒは、読出画素として機能するときに閉じられるスイッチであり、一方が閉じられているとき、他方は開放されている状態となるように制御される。スイッチ３４３Ｓ、スイッチ３４３Ｒは、参照画素として機能するときに閉じられるスイッチであり、一方が閉じられているとき、他方は開放されている状態となるように制御される。

図１２では、列方向に配置されている２画素の一方を読出画素、他方を参照画素とする場合を例に挙げて説明しているため、上記したようなスイッチの制御となる。列方向に配置されている複数の画素の１つを読出画素とし、その読出画素に隣接する画素を参照画素として、順次読出画素（参照画素）を切り替えながら読出しを行う構成とすることもできる。

複数の画素を順次読出画素に設定し、読出しを行う場合、読出画素に設定された画素５１内のスイッチ３４２が閉じられ、垂直信号線３２１と接続される。また、参照画素に設定された画素５１内のスイッチ３４３は、閉じられ、PMOSトランジスタ３１５のドレイン側にかかる電圧が、ＯＲ回路３１６の１入力にかかる状態にされる。読出画素または参照画素に設定された画素５１以外の画素５１のスイッチ３４２とスイッチ３４３は、開放された状態とされる。

図１２に示した状態は、図中上側に示した画素５１Ｓが読出画素に設定され、図中下側に示した画素５１Ｓが参照画素に設定されている状態を示している。このような設定の場合、画素５１Ｓ内のスイッチ３４２Ｓは閉じられ、スイッチ３４３Ｓは開放されている状態である。また、画素５１Ｒ内のスイッチ３４２Ｒは開放され、スイッチ３４３Ｒは閉じられている状態である。

図１２に示したスイッチの状態の場合、図９に示した画素アレイ部３１ａの状態と同様となり、参照画素５１ＲのPMOSトランジスタ３１５Ｒのドレインとゲート、および読出画素５１ＳのPMOSトランジスタ３１５Ｓのゲートが接続された状態となる。よって、第１の実施の形態と同じく、読出画素と参照画素の差分が垂直信号線３２１に供給される構成となる。

また第１の実施の形態と同じく、差動増幅回路を構成するPMOSトランジスタ３１５Ｓ、PMOSトランジスタ３１５Ｒ、NMOSトランジスタ３１４Ｓ、およびNMOSトランジスタ３１４Ｒを含む部分と、スイッチ３４２Ｓ，３４２Ｒとスイッチ３４３Ｓ，３４３Ｒをさらに含む部分は、イベント検出部５２の量子化部８４（図５，図７）に該当する。

図１２に示した第２の実施の形態における画素アレイ部３１ｂにおいても、第１の実施の形態と同じく、読出画素である画素５１ＳのNMOSトランジスタ３１４Ｓのゲート側に供給される電圧値ＶdiffSと、参照画素である画素５１ＲのNMOSトランジスタ３１４Ｒのゲート側に供給される電圧値ＶdiffRのどちらが大きいかを表す差分値が、スイッチ３４２Ｓに供給され、垂直信号線３２１を介して転送部８５（図５）に供給される。

電圧値ＶdiffSは、読出画素における光量の時間変化量を表し、電圧値ＶdiffRは、参照画素における光量の時間変化量を表す。画素５１Ｓと画素５１Ｒは、図１２に示すように、異なる位置に配置されている画素である。よって、図１２に示した構成も第１の実施の形態と同じく、読出画素と参照画素の光量の時間変化量を、空間差分で読み出す構成を有しているといえる。

また、図１２に示した構成によれば、コンパレータ１１１を有さない構成とされているため、画素アレイ部３１ｂを小型化できる。

図１３のタイミングチャートを参照し、図１２に示した画素アレイ部３１ｂにおける読出し動作について説明する。図１２に示した画素アレイ部３１ｂは、複数の画素５１で同期してリセットする場合と、非同期でリセットする場合とに対応している。まず、複数の画素５１で同期してリセットする場合の読出し動作について説明を加える。

信号SELaと信号ACKenは、行毎の同期信号とされている。また、信号SELaと信号ACKenは、画素５１外から供給される制御信号とされている。図１２には図示していないが、例えば、画素５１Ｓの左側や右側の行方向にも、他の画素５１Ｓが配置されている。信号SELaと信号ACKenは、行方向に配置されている画素５１に対して、同タイミングで供給される信号である。

信号SELaは、読出し有効信号であり、Ｈレベルにされると、スイッチ３４２がオンの状態にされ、垂直信号線３２１に信号が出される状態にされる。この信号SELaは、時刻t２１から時刻t２４の間、Ｈレベルとされ、その間、スイッチ３４２、例えば、図１２におけるスイッチ３４２Ｓは閉じられた状態とされる。

時刻ｔ２２において、信号ACKenがＨレベルにされると、それまで垂直信号線３２１に供給されていた信号（以下、VSL信号と記述する）が、ＯＲ回路３１６Ｓの一方の入力に伝搬される。ＯＲ回路３１６ＳにVSL信号が伝搬されると、グローバルなリセット信号RST GとＯＲの関係でリセット信号が、ＯＲ回路３１６Ｓで生成され、出力される。このリセット信号を有効とすることで、すなわちこの場合、スイッチ３１３ＳをＯＲ回路３１６Ｓの出力側と接続することで、画素５１ＳのＶdiffsがリセットされる。

このような読出し動作が繰り返し行われることで、各画素５１から信号が読み出される。

次に複数の画素５１において、非同期でリセットする場合の読出し動作について説明を加える。非同期でリセットする場合も、タイミングチャートとしては、図１１に示したタイミングチャートとなる。

信号SELaは、行毎の同期信号とされている。また、信号SELaは、画素５１外から供給される制御信号とされている。非同期のリセットの場合、信号ACKenは、画素５１内から供給される制御信号とされている。

信号SELaは、上記した場合と同じく、時刻t２１から時刻t２４の間、Ｈレベルとされ、その間、スイッチ３４２、例えば、図１２におけるスイッチ３４２Ｓが閉じられた状態とされる。スイッチ３４２Ｓが閉じられることで、垂直信号線３２１にVSL信号が供給される。

画素アレイ部３１ｂ外に設けられているカラム回路（不図示）は、VSL信号の供給を受けると信号ACKenを生成する。具体的には、VSL信号がHighとして読み出されたカラムに対してのみ信号ACKenはＨレベルにされる。VSL信号がHighとして読み出されないカラムに対しては、信号ACKenは、Ｌレベルのままとされる。

このように信号ACKenが制御されることで、VSL信号がHighの画素５１、換言すれば輝度の変化があった画素５１のみを、信号ACKenによる制御対象とすることができる。Ｈレベルの信号ACKenの供給を受けた画素５１Ｓにおいては、VSL信号が、ＯＲ回路３１６Ｓのリセット信号RST Paとして伝搬される状態となる。

この後の動作は上記した場合と同様である。このように、信号ACKenをVSL信号がHighの画素５１のみに供給されるようにすることで、輝度変化のあった画素５１のみを対象としたリセットを行うことができる。

なお、上記および以下に説明する実施の形態において、グローバルなリセット信号RST Gは、一例であり、必須の構成ではない。

第２の実施の形態における画素アレイ部３１ｂも、小型化できる。また、第１の実施の形態と同じく、閾値電圧を供給する参照画素は、読出画素付近にあるため、閾値電圧を画素付近で生成する構成とすることができる。よって、高速な読み出しを実現することができる。また、隣接する画素を用いるため、温度特性をキャンセルでき、フリッカの影響を抑制することができる。このような効果は、以下に説明する第３乃至第１５の実施の形態においても同様に期待できる効果である。

＜第３の実施の形態＞
図１４は、第３の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｃの構成を示す図である。第３の実施の形態における画素アレイ部３１ｃの構成のうち、第２の実施の形態における画素アレイ部３１ｂ（図１２）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

第３の実施の形態における画素アレイ部３１ｃは、第２の実施の形態における画素アレイ部３１ｂと比較し、共有量子化部３６１が追加された構成とされている点が異なり、他の点は同様である。

共有量子化部３６１は、画素５１と垂直信号線３２１ｃとの間に設けられる。すなわち、第３の実施の形態における画素アレイ部３１ｃは、画素５１から読み出された信号は、共有量子化部３６１を介して、垂直信号線３２１ｃに供給される構造となっている。

共有量子化部３６１は、PMOSトランジスタ３７１、NMOSトランジスタ３７２、およびスイッチ３７３を備える構成とされている。画素５１から読み出された信号は、共有量子化部３６１のPMOSトランジスタ３７１のゲートに供給される構成とされている。PMOSトランジスタ３７１のドレインは、スイッチ３７３の一端と、NMOSトランジスタ３７２のドレインに接続されている。

スイッチ３７３は、画素５１Ｓが読出画素に設定されているとき、および画素５１Ｒが読出画素に設定されているときに、閉じられ、垂直信号線３２１Ｃと接続される構成とされている。

NMOSトランジスタ３７２のゲートには、信号Vonと信号Voffが時分割に切り替えられて供給される。信号Vonと信号Voffは、図８を参照した説明において、閾値Vthと閾値Vth’に該当する。ここでは、信号Vonは、閾値Vthに該当し、信号Voffは、と閾値Vth’に該当するとして説明を続ける。

共有量子化部３６１を設けることで、イベントの他、イベントとしての光量変化の極性も検出できる構成となる。

図８の量子化部８４と同じく、共有量子化部３６１は、画素５１側から供給される差信号が、時分割で供給される信号Vonよりも大きい場合、Ｈレベルを、正極性のイベントの発生を表すイベントデータとして出力し、差信号が信号Vonより大きくない場合、0を表すＬレベルを、正極性のイベントが発生していないことを表すイベントデータとして出力する。

また共有量子化部３６１は、差信号が信号Voffより小さい場合（負の値の差信号の絶対値が信号Voffより大きい場合）、１を表すＨレベルを、負極性のイベントの発生を表すイベントデータとして出力する。また、共有量子化部３６１は、差信号が信号Voffより小さくない場合（負の値の差信号の絶対値が信号Voffより大きくない場合）、0を表すＬレベルを、負極性のイベントが発生していないことを表すイベントデータとして出力する。

このように、共有量子化部３６１を設けることで、正極性のイベントの発生を表すイベントデータ、負極性のイベントの発生を表すイベントデータ、又は、イベントが発生していないことを表すイベントデータを、転送部８５に出力する構成とすることができる。

図１４に示した画素アレイ部３１ｃにおいては、差動増幅回路を構成するPMOSトランジスタ３１５Ｓ、PMOSトランジスタ３１５Ｒ、NMOSトランジスタ３１４Ｓ、およびNMOSトランジスタ３１４Ｒを含む部分と、スイッチ３４２Ｓ，３４２Ｒとスイッチ３４３Ｓ，３４３Ｒをさらに含む部分は、イベント検出部５２の減算部８３（図５，図８）に該当し、共有量子化部３６１は、量子化部８４（図５，図８）に該当する。

図１４に示した共有量子化部３６１は、画素５１Ｓと画素５１Ｒの２画素で共有される量子化部として記載しているが、２以上の画素で共有される量子化部として設けることも可能である。共有量子化部３６１を、複数（ｎ個とする）の画素５１で共有される量子化部として設けた場合、ｎ個の画素５１が読出画素に設定されているときには、スイッチ３７３は閉じられているように制御される。

第３の実施の形態においても、画素アレイ部３１ｃを小型化することが可能である。第３の実施の形態における画素アレイ部３１ｃは、共有量子化部３６１を備えるが、２画素以上の画素に共通して設けられるため、１画素毎に設ける場合よりも少ない個数となる。よって、共有量子化部３６１を備える構成とした場合であっても、画素アレイ部３１ｃを小型化できる。

＜第４の実施の形態＞
図１５は、第４の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｄの構成を示す図である。第２の実施の形態における画素アレイ部３１ｂ（図１２）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

第１乃至第３の実施の形態では、列方向に配置されている２画素に注目した構成であったが、第４の実施の形態では、さらに行方向に配置されている画素にも注目した構成である。

図１５では、画素アレイ部３１ｄに配置されている２×２の４画素を図示している。図中、左側に示した画素５１Ｓ−１と画素５１Ｒ−１は、図１４に示した画素５１Ｓと画素５１Ｒに該当するとする。この画素５１Ｓ−１の図中右隣の画素を５１Ｓ−２とし、画素５１Ｒ−１の図中右隣の画素を５１Ｒ−２とする。この場合、画素５１Ｓ−１と画素５１Ｓ−２が読出画素として設定され、画素５１Ｒ−１と画素５１Ｒ−２が参照画素として設定されている状態である。

図１５では、説明の都合上、図中右側に示した画素５１Ｓ−２と画素５１Ｒ−２は、構成を一部省略して記載してあるが、図中左側に示した画素５１Ｓ−１と画素５１Ｒ−１と同様の構成とされている。以下の説明においても、一部省略して図示してあるが、画素アレイ部３１内の画素５１は、基本的に同一の構成とされている。

第４の実施の形態における画素アレイ部３１ｄの画素５１は、第２の実施の形態における画素アレイ部３１ｂの画素５１と同様の構成であるが、隣接する画素と接続されている点が異なる。図１５に示した例では、参照画素同士が接続されている。以下、横方向に配置されている参照画素同士を接続する構成を、適宜、横繋ぎの構成と記述する。

第１乃至第３の実施の形態と同じく、第４の実施の形態においても読出画素と参照画素は接続されている。具体的には画素５１Ｓ−１のPMOSトランジスタ３１５Ｓ−１のゲートと、画素５１Ｒ−１のPMOSトランジスタ３１５Ｒ−１のゲートは接続されている。また、画素５１Ｓ−２のPMOSトランジスタ３１５Ｓ−２のゲートと、画素５１Ｒ−２のPMOSトランジスタ３１５Ｒ−２のゲートも接続されている。

さらに、参照画素に設定されている画素５１Ｒ−１のPMOSトランジスタ３１５Ｒ−１のゲートと画素５１Ｒ−２のPMOSトランジスタ３１５Ｒ−２のゲートも接続されている。よって、図１５に示した画素５１Ｓ−１、画素５１Ｒ−１、画素５１Ｒ−２、および画素５１Ｓ−２は、それぞれに含まれるPMOSトランジスタ３１５のゲートが接続された状態とされている。

このような接続は、カレントミラー回路を横繋ぎした構成ともいえる。すなわち、画素５１Ｓ−１のPMOSトランジスタ３１５Ｓ−１と、画素５１Ｒ−１のPMOSトランジスタ３１５Ｒ−１が接続されていることで、カレントミラー回路が構成されている。また、画素５１Ｓ−２のPMOSトランジスタ３１５Ｓ−２と、画素５１Ｒ−２のPMOSトランジスタ３１５Ｒ−２が接続されていることで、カレントミラー回路が構成されている。そして、この２つのカレントミラー回路は、横繋ぎで接続されている。

このように、参照画素同士を接続することで、信号電圧と同じ回路で参照電圧を生成することができ、温度特性をキャンセルする構成とすることができる。また、フリッカの影響を画素回路の中でキャンセルすることができる構成とすることができる。よって、ノイズを低減した読み出しを行うことができる。

なお、参照画素は読出画素に順次設定されることで、読み出しが行われる構成とした場合、図１５に示すように、行方向（図中横方向）に設けられた画素５１間にスイッチ３９１を設けた構成としても良い。例えば、図１５に示した構成においては、画素５１Ｒ−１と画素５１Ｒ−２の間にスイッチ３９１が設けられている。このスイッチ３９１は、参照画素に設定された画素５１同士を接続するスイッチとして設けられている。換言すれば、参照画素以外に設定されているときには、開放されるスイッチとして設けられている。

横方向に配置されている参照画素５１Ｒを接続した横繋ぎの構成を適用した場合、読出画素５１Ｓと参照画素５１Ｒの関係の一例としては、図１６に示すような関係がある。図１６は、１つの読出画素５１Ｓ−１に対して、複数の参照画素５１Ｒが対応付けられた場合を示している。

読み出し行に設定された図中上側の行は、読出画素５１Ｓ−１以外の画素は、アイドル画素５１Ｉに設定されている。参照行に設定された図中下側の行は、横繋ぎ構成のため、参照画素５１Ｒ−１乃至５１Ｒ−５が接続された状態とされている。

読み出し行に設定されている行に位置するアイドル画素５１Ｉは、順次、読出画素５１Ｓに設定され、横繋ぎされている参照画素５１Ｒ−１乃至５１Ｒ−５からの信号との差分が算出される。

なお、図１６では、読み出し行に設定された行内に、１つの読出画素５１Ｓが設定される場合を示したが、図１７に示すように、複数の画素が、読出画素５１Ｓに設定され、同時に信号が読み出されるように構成することもできる。

図１７は、横繋ぎ構成とした場合の、読出画素５１Ｓと参照画素５１Ｒの他の関係の一例を示す図である。また、図１７に示した例は、読み出し行に設定された行内に、複数の読出画素５１Ｓが設定された場合の例である。

図１７に示した例は、読み出し行に設定された行内の画素全てを、読み出し画素として設定した場合を示している。図１７では、読み出し画素として、読出画素５１Ｓ−１乃至５１Ｓ−５が設定されている。

図１７に示した例において、参照画素は、図１６に示した例と同じく、参照画素の行として設定された行内の全ての画素が横繋ぎ構成で接続されている場合を示している。

このように、複数の読出画素５１Ｓを設定し、横繋ぎされた参照画像５１Ｒとの差分が、同時にそれぞれの読出画素５１Ｓで算出され、出力されるように構成することもできる。

また、図１８に示すように、参照画素５１Ｒは、参照画素の行に設定された行内の全ての画素を接続するのではなく、所定の画素数だけ離れた位置にある参照画素同士を接続する構成とすることもできる。

図１８に示した例では、図中下側に示した参照画素の行に設定された行内のうち、参照画素５１Ｒ−１、参照画素５１Ｒ−２、および参照画素５１Ｒ−３が設定され、その間の画素は、アイドル画素５１Ｉ−４とアイドル画素５１Ｉ―５に設定されている。

図１８に示した例では、参照画素５１Ｒ−１乃至５１Ｒ−３が横繋ぎで接続されている。次のタイミングでは、アイドル画素５１Ｉ−４とアイドル画素５１Ｉ−５が、参照画素５１Ｒに設定され、横繋ぎ接続される。

図１８では、読み出し画素の行に設定された行内のうち、読出画素５１Ｓ−１と読出画素５１Ｓ−２が設定され、その間の画素は、アイドル画素５１Ｉ−１乃至５１Ｉ−３に設定されている。

読出画素５１Ｓ−１と読出画素５１Ｓ−２は、横繋ぎに接続されている参照画素５１Ｒ−１乃至５１Ｒ−３からの信号を参照信号とした差分を、それぞれ算出し、同時に出力する。

このように、参照画素５１Ｒを横繋ぎ構成とした場合、読出画素５１Ｓと参照画素５１Ｒは、１対多の関係で読み出しが行われる。

さらに、図１９に示すように、参照画素５１Ｒは、複数の行に配置されていても良い。

図１９では、読み出し行に設定された行内のうち、読出画素５１Ｓ−１、読出画素５１Ｓ−２、読出画素５１Ｓ−３、および読出画素５１Ｓ−４が設定され、その間の画素は、アイドル画素５１Ｉ−１乃至５１Ｉ−４に設定されている。

読み出し行の次の行（図中中段）は、参照画素の行に設定され、その行内のうち、参照画素５１Ｒ−１と参照画素５１Ｒ−２が設定され、その間の画素は、アイドル画素５１Ｉ−５乃至５１Ｉ−１０に設定されている。

さらに、参照画素の行の次の行（図中下段）も、参照画素の行に設定され、その行内のうち、参照画素５１Ｒ−３と参照画素５１Ｒ−４が設定され、その間の画素は、アイドル画素５１Ｉ−１１乃至５１Ｉ−１６に設定されている。

複数行（この場合２行）にわたって配置されている参照画素５１Ｒ−１乃至５１Ｒ−４は、横繋ぎ構成により接続されている。ここでは、横繋ぎ構成と記述しているが、行方向（横方向）に配置されている画素だけでなく、列方向（縦方向）に配置されている画素も接続される構成とすることができる。

ここでは、図１９に示したように、２行にわたって配置されている参照画素５１Ｒ−１乃至５１Ｒ−４が接続されている場合を例に挙げて説明しているが、２以上の行にわたって配置されている参照画素５１Ｒが接続される構成とすることもできる。

読出画素５１Ｓ−１と読出画素５１Ｓ−２は、接続されている参照画素５１Ｒ−１乃至５１Ｒ−４からの信号を参照信号とした差分を、それぞれ算出し、同時に出力する。

第４の実施の形態においても、画素アレイ部３１ｄの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

図１５に示した第４の実施の形態における画素アレイ部３１ｄは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図２０に示すように、電流源を横繋ぎする構成としても良い。

図２０に示した画素アレイ部３１ｄは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第５の実施の形態＞
図２１は、第５の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｅの構成を示す図である。第３の実施の形態における画素アレイ部３１ｃ（図１４）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図２１を参照して説明した第４の実施の形態における画素アレイ部３１ｄは、第２の実施の形態における画素アレイ部３１ｂ（図１２）に対して横方向（行方向）に配置されている参照画素を接続する構成（横繋ぎの構成）であった。このような横繋ぎの構成は、第３の実施の形態における画素アレイ部３１ｃに対しても適用できる。

図２１に示した第５の実施の形態における画素アレイ部３１ｅは、第３の実施の形態における画素アレイ部３１ｃに対して横繋ぎの構成を適用した構成とされている。すなわち、共有量子化部３６１ｅが、読出画素間および参照画素間に設けられた構成とされている。

共有量子化部３６１ｅは、図１４に示した共有量子化部３６１と同様の構成を有し、読出画素と参照画素の差分として出力された信号と、閾値信号Ｖonまたは閾値信号ＶOFFを比較した結果を、垂直信号線３２１ｃに出力する構成とされている。また、第４の実施の形態の画素アレイ部３１ｄと同じく、画素５１Ｓ−１、画素５１Ｒ−１、画素５１Ｒ−２、および画素５１Ｓ−２は、それぞれに含まれるPMOSトランジスタ３１５のゲートが接続された状態とされている。

このように、共有量子化部３６１ｅを備える構成とすることもできる。第５の実施の形態においても、画素アレイ部３１ｅの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

図２１に示した第５の実施の形態における画素アレイ部３１eは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図２２に示すように、電流源を横繋ぎする構成としても良い。

図２２に示した画素アレイ部３１eは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第６の実施の形態＞
図２３は、第６の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｆの構成を示す図である。第６の実施の形態における画素アレイ部３１ｆにおいて、第５の実施の形態における画素アレイ部３１ｅ（図２１）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図２３に示した第６の実施の形態における画素アレイ部３１ｆは、第５の実施の形態の画素アレイ部３１ｅにメモリ部４１１を追加した構成とされている点が異なる。

メモリ部４１１は、メモリ４１２を含む構成とされている。メモリ部４１１は、共有量子化部３６１ｆと垂直信号線３２１ｆの間に設けられている。共有量子化部３６１ｅ（図２１）内に設けられていたスイッチ３７３は、メモリ部４１１を設けた場合、共有量子化部３６１ｆ内には設けられず、メモリ部４１１と垂直信号線３２１ｆとの間に設けられる構成とされる。

すなわち、共有量子化部３６１ｆの出力は、メモリ部４１１のメモリ４１２に直接的に入力される構成とされ、メモリ４１２に記憶された信号は、スイッチ３７３ｆを介して、垂直信号線３２１ｆに出力される構成とされている。

選択されている読出画素と参照画素の組のところに設けられているスイッチ３７３ｆは閉じられ、選択されていない読出画素と参照画素の組のところに設けられているスイッチ３７３ｆは開放された状態となるようにスイッチ３７３ｆは制御される。

メモリ４１２は、共有量子化部３６１ｆからの出力結果を一時的に記憶し、スイッチ３７３ｆが閉じられたときに、記憶している信号を、垂直信号線３２１ｆに出力する構成とされている。メモリ４１２には、共有量子化部３６１からの正極性のイベントの発生を表すイベントデータ、負極性のイベントの発生を表すイベントデータ、またはイベントが発生していないことを表すイベントデータが記憶される。

図２３に示した第６の実施の形態における画素アレイ部３１fは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図２４に示すように、電流源を横繋ぎする構成としても良い。

図２４に示した画素アレイ部３１fは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第７の実施の形態＞
メモリ４１２を複数設けることで、正極性のイベントの発生を表すイベントデータと負極性のイベントの発生を表すイベントデータを、それぞれ記憶するメモリ部４１１を備える構成とすることもできる。第７の実施の形態として、２つのイベントデータをそれぞれ記憶するメモリを有する画素アレイ部３１ｇについて説明する。

図２５は、第７の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｇの構成を示す図である。第７の実施の形態における画素アレイ部３１ｇにおいて、第６の実施の形態における画素アレイ部３１ｆ（図２３）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図２５に示した第７の実施の形態における画素アレイ部３１ｇは、メモリ部４１１ｇ内に、onメモリ４２１とoffメモリ４２２を有する構成とされている点が異なる。

onメモリ４２１は、共有量子化部３６１fに閾値信号Ｖonが供給され、正極性のイベントの発生を表すイベントデータが検出されたときに、正極性のイベントの発生を表すイベントデータを記憶するメモリである。offメモリ４２２は、共有量子化部３６１fに閾値信号Ｖoffが供給され、負極性のイベントの発生を表すイベントデータが検出されたときに、負極性のイベントの発生を表すイベントデータを記憶するメモリである。

第６、第７の実施の形態においても、画素アレイ部３１f，３１gの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

なお、第６，第７の実施の形態は、図１４に示した第３の実施の形態と組み合わせることも可能である。すなわち第６，第７の実施の形態におけるメモリ部４１１（メモリ部４１１ｇ）を、図１４に示した画素アレイ部３１ｃに含まれる共有量子化部３６１の後段に設ける構成とすることもできる。

図２５に示した第７の実施の形態における画素アレイ部３１ｇは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図２６に示すように、電流源を横繋ぎする構成としても良い。

図２６に示した画素アレイ部３１ｇは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第８の実施の形態＞
図２７は、第８の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｈの構成を示す図である。第８の実施の形態における画素アレイ部３１ｈにおいて、第５の実施の形態における画素アレイ部３１ｅ（図２１）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

第３の実施の形態における画素アレイ部３１ｃ、第５の実施の形態における画素アレイ部３１ｅ、第６の実施の形態における画素アレイ部３１ｆ、第７の実施の形態における画素アレイ部３１ｇは、それぞれ共有量子化部３６１を備える点で共通している。また共有量子化部３６１は、正極性または負極性のイベントの発生を表すイベントデータを出力する点で共通している。

第８の実施の形態における画素アレイ部３１ｈとして、正極性のイベントの発生を表すイベントデータを出力する共有量子化部と、負極性のイベントの発生を表すイベントデータを出力する共有量子化部の２つを備える画素アレイ部３１ｈについて説明する。

図２７に示した第８の実施の形態における画素アレイ部３１ｈは、第５の実施の形態の画素アレイ部３１ｅの共有量子化部３６１ｅが、共有量子化部４３１と共有量子化部４３２の２つの量子化部で構成されている点が異なる。

共有量子化部４３１は、PMOSトランジスタ４４１、NMOSトランジスタ４４２、およびスイッチ４４３を備える構成とされている。同様に、共有量子化部４３２は、PMOSトランジスタ４５１、NMOSトランジスタ４５２、およびスイッチ４５３を備える構成とされている。

画素５１から読み出された信号は、共有量子化部４３１のPMOSトランジスタ４４１のゲートと、共有量子化部４３２のPMOSトランジスタ４５１のゲートにそれぞれ供給される構成とされている。

共有量子化部４３１のNMOSトランジスタ４４２には閾値信号Ｖonが供給される。共有量子化部４３１は、正極性のイベントの発生を表すイベントデータを検出する。共有量子化部４３１により、正極性のイベントの発生を表すイベントデータが検出された場合であり、スイッチ４４３が閉じられているとき、垂直信号線４４４に信号が供給される。

共有量子化部４３２のNMOSトランジスタ４５２には閾値信号Ｖoffが供給される。共有量子化部４３２は、負極性のイベントの発生を表すイベントデータを検出する。共有量子化部４３２により、負極性のイベントの発生を表すイベントデータが検出された場合であり、スイッチ４５３が閉じられているとき、垂直信号線４５４に信号が供給される。

このように２つの共有量子化部４３１，４３２を備え、正極性と負極性のイベントをそれぞれ検出する構成とすることもできる。

第８の実施の形態においても、画素アレイ部３１ｈの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

なお、第８の実施の形態は、図１４に示した第３の実施の形態と組み合わせることも可能である。すなわち第８の実施の形態における共有量子化部４３１と共有量子化部４３２を、図１４に示した画素アレイ部３１ｃに含まれる共有量子化部３６１の後段に設ける構成とすることもできる。

図２７に示した第８の実施の形態における画素アレイ部３１ｈは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図２８に示すように、電流源を横繋ぎする構成としても良い。

図２８に示した画素アレイ部３１ｈは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第９の実施の形態＞
図２９は、第９の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｉの構成を示す図である。第９の実施の形態における画素アレイ部３１ｉにおいて、第４の実施の形態における画素アレイ部３１ｄ（図１５）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

第９の実施の形態における画素アレイ部３１ｉは、カレントミラー回路を構成する部分を、画素５１外に設けた構成としている点が、第１乃至第８の実施の形態における画素アレイ部３１と異なる。

読出画素に設定されている画素５１Ｓ−１と参照画素に設定されている画素５１Ｒ−１に対するカレントミラー回路として、PMOSトランジスタ５１１−１とPMOSトランジスタ５１２−１が、画素５１外であり、画素アレイ部３１内に設けられている。また、スイッチ５１３−１とスイッチ５１４−１も、画素５１外であり、画素アレイ部３１内に設けられている。

また、画素５１Ｓ−１内には、スイッチ５０１Ｓ−１が設けられ、スイッチ５０１Ｓ−１が閉じられたときには、PMOSトランジスタ５１１−１のドレインとNMOSトランジスタ３１４Ｓのドレインが接続される状態となる。同様に画素５１Ｒ−１内には、スイッチ５０１Ｒ−１が設けられ、スイッチ５０１Ｒ−１が閉じられたときには、PMOSトランジスタ５１２−１のドレインとNMOSトランジスタ３１４Ｒのドレインが接続される状態となる。

PMOSトランジスタ５１１−１は、例えば、図１５に示した画素アレイ部３１ｄの画素５１Ｓ−１内のPMOSトランジスタ３１５Ｓ−１に該当する。PMOSトランジスタ５１２−１は、例えば、図１５に示した画素アレイ部３１ｄの画素５１Ｒ−１内のPMOSトランジスタ３１５Ｒ−１に該当する。また、スイッチ５１３−１は、例えば、図１５に示した画素アレイ部３１ｄの画素５１Ｓ−１内のスイッチ３４３Ｓに該当する。また、スイッチ５１４−１は、例えば、図１５に示した画素アレイ部３１ｄの画素５１Ｓ−１内のスイッチ３４２Ｓに該当する。

スイッチ５１４−１は、画素５１Ｓ−１を読出画素として機能させるときに閉じられるスイッチである。スイッチ５１３−１は、画素５１Ｓを読出画素として機能させないときに閉じられるスイッチであり、画素５１Ｒ−１を参照画素として機能させるときに閉じられるスイッチである。

スイッチ５１３−１とスイッチ５１４−１は、一方が閉じられているときには、他方は開放されている状態となるように制御される。スイッチ３１４−１が閉じられているときには、読出画素としての画素５１Ｓ−１と参照画素としての画素５１Ｒ−１の差分が垂直信号線５１６−１に供給される状態にされる。またスイッチ３１３−１が閉じられているときには、読出画素としての画素５１Ｒ−１と参照画素としての画素５１Ｓ−１の差分が垂直信号線５１５−１に供給される状態にされる。

このような画素５１Ｓ−１と画素５１Ｒ−１における構成と同様の構成が、画素５１Ｓ−２と画素５１Ｒ−２においても形成されている。すなわち、読出画素に設定されている画素５１Ｓ−２と参照画素に設定されている画素５１Ｒ−２に対するカレントミラー回路として、PMOSトランジスタ５１１−２とPMOSトランジスタ５１２−２、スイッチ５１３−２、およびスイッチ５１４−２が、画素５１外であり、画素アレイ部３１内に設けられている。

カレントミラー回路同士は、横繋ぎ線５３１により接続されている。横繋ぎ線５３１には、PMOSトランジスタ５１１−１のゲートとPMOSトランジスタ５１２−１のゲートを接続する配線と、スイッチ５１３−１とスイッチ５１４−１を接続する配線が接続されている。また、横繋ぎ線５３１には、PMOSトランジスタ５１１−２のゲートとPMOSトランジスタ５１２−２のゲートを接続する配線と、スイッチ５１３−２とスイッチ５１４−２を接続する配線が接続されている。

この場合、カレントミラー回路のバイアス電圧が横繋ぎで接続された状態となる。このように、横繋ぎを行うことで、ノイズの発生を抑制することができる。

図２９に示したように、横繋ぎ線５３１にスイッチ５３２を設けても良い。スイッチ５３２が閉じられることで、カレントミラー回路のバイアス電圧が横繋ぎの状態となるため、そのような横繋ぎの状態と、横繋ぎではない状態を、スイッチ５３２の開閉により制御できる構成とすることもできる。

図２９に示した例では、カレントミラー回路の部分は、画素５１Ｓ−１と画素５１Ｒ−１の２画素で共有される例を示したが、２以上の画素５１で共有される構成とすることも可能である。換言すれば、カレントミラー回路は、複数行で共有する回路として設けることが可能である。

カレントミラー回路を構成するPMOSトランジスタ５１１，５１２を画素５１外に構成することで、画素５１の構成を小型化することができる。また、カレントミラー回路を複数の画素５１で共有する構成とすることで、画素アレイ部３１ｉの構成を小型化することができる。よって第９の実施の形態においても、画素アレイ部３１ｉの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

図２９に示した第９の実施の形態における画素アレイ部３１ｉは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図３０に示すように、電流源を横繋ぎする構成としても良い。

図３０に示した画素アレイ部３１ｉは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第１０の実施の形態＞
図３１は、第１０の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｊの構成を示す図である。第１０の実施の形態における画素アレイ部３１ｊにおいて、第９の実施の形態における画素アレイ部３１ｉ（図２９）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３１に示した第１０の実施の形態における画素アレイ部３１ｊは、第９の実施の形態における画素アレイ部３１ｉ（図２９）から、カレントミラー回路を画素アレイ部３１外に配置した点以外は、同一である。

すなわち、図３１に示した第１０の実施の形態における画素アレイ部３１ｊと、図２９に示した第９の実施の形態における画素アレイ部３１ｉは、同一の構成であるが、画素５１外であるが画素アレイ部３１ｉ内に形成されていたカレントミラー回路が、画素５１外であり、さらに画素アレイ部３１ｊ外である位置にカレントミラー回路が形成されている点が異なる。

カレントミラー回路を構成するPMOSトランジスタ５１１，５１２、スイッチ５１３，５１４などは、周辺回路に形成することができる。例えば、図１に示したようにデータ処理チップを形成した場合、DVSチップ１１に積層されるロジックダイ１２にカレントミラー回路を形成した構成とすることができる。

カレントミラー回路を、画素アレイ部３１外に設けることで、画素アレイ部３１の構成を小型化することができる。よって第１０の実施の形態においても、画素アレイ部３１jの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

図３１に示した第１０の実施の形態における画素アレイ部３１ｊは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図３２に示すように、電流源を横繋ぎする構成としても良い。

図３２に示した画素アレイ部３１ｊは、隣り合う画素の電流源が接続されている。具体的には、列方向に配置されている画素５１Ｓ−１と画素５１Ｒ−１の電流源（負荷MOS回路３２０）と、その隣の列の列方向に配置されている画素５１Ｓ−２と画素５１Ｒ−２の電流源（負荷MOS回路３２０）が横繋ぎ構成で接続されている。電流源（負荷MOS回路３２０）を接続する配線上にスイッチ３９２を設けた構成としても良い。

換言すれば、画素５１Ｓ−１と画素５１Ｒ−１に配線されている電流供給線３１９と、画素５１Ｓ−２と画素５１Ｒ−２に配線されている電流供給線３１９が接続される構成としても良い。また、電流供給線３１９間に、スイッチ３９２が設けられた構成とすることもできる。

スイッチ３９２は、スイッチ３９２と同時にオンまたはオフされる。よって、図１６乃至１９に示したように、参照画素５１Ｒが設定された場合、参照画素５１Ｒ同士を接続するスイッチ３９１とスイッチ３９２はオンにされる（閉じられる）。このように、電流源も横繋ぎされる構成とすることもできる。

＜第１１の実施の形態＞
図３３は、第１１の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１kの構成を示す図である。第１１の実施の形態における画素アレイ部３１kにおいて、第１０の実施の形態における画素アレイ部３１ｊ（図３１）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３３に示した第１１の実施の形態における画素アレイ部３１ｋは、図３１に示した第１０の実施の形態における画素アレイ部３１ｊと比較して、画素５１内に、メモリ５５１を追加した構成とされている点が異なり、他の点は同一である。

図３３では、図３１に示した画素アレイ部３１ｊの右側に位置する画素５１Ｓ−２と画素５１Ｒ−２を図示していないが、図３１に示した場合と同じく、横繋ぎ構成で接続されている。なお、以下の実施の形態においても図３３と同じく、右側に図示していた画素５１Ｓ−２と画素５１Ｒ−２は図示しないが、横繋ぎ構成とされている。

画素５１Ｓにはメモリ５５１Ｓが設けられ、画素５１Ｒにはメモリ５５１Ｒが設けられている。メモリ５５１Ｓは、画素５１Ｓが読出画素に設定されているときに、イベントが検出された場合、そのイベントデータを記憶する。同様に、メモリ５５１Ｒは、画素５１Ｒが読出画素に設定されているときに、イベントが検出された場合、そのイベントデータを記憶する。

このように画素５１内に、メモリ５５１を設け、イベントデータを記憶する構成とすることで、歪み（アーチファクト）の発生を軽減することができる。例えば、上の行と下の行の読み出しのタイミングが異なると、動きの速い物体を撮影しているときなどには、その読み出しタイミングの違いにより、歪みが発生してしまう可能性があった。

メモリ５５１を設けることで、２フェーズ（２-Phase）のグローバルシャッタを実現することができる。図３３に示した構成において、スイッチ５１４の開閉を制御する信号を制御信号SELaとし、スイッチ５１３の開閉を制御する信号を制御信号SELbとする。また、メモリ５５１Ｓにイベントデータを書き込むタイミングを制御する信号を制御信号Mem WRaとし、メモリ５５１Ｒにイベントデータを書き込むタイミングを制御する信号を制御信号Mem WRbとする。

制御信号SELaと制御信号Mem WRaは、全ての奇数行で共有される信号とし、制御信号SELbと制御信号Mem WRbは、全ての偶数行で共有される信号とする。

フェーズ１のときには、制御信号SELaと制御信号Mem WRaがアクティブな状態とされ、奇数行の画素５１に輝度変化の結果（イベントデータ）が書き込まれる。フェーズ２のときには、制御信号SELbと制御信号Mem WRｂがアクティブな状態とされ、偶数行の画素５１に輝度変化の結果（イベントデータ）が書き込まれる。このような、２フェーズのグローバルシャッタを実現することができる。

第１１の実施の形態においても、画素アレイ部３１ｋの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。また歪みを低減した撮影を行うことが可能となる。

図３３に示した第１１の実施の形態における画素アレイ部３１ｋは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図示はしないが、例えば図３２に示した構成を適用し、電流源を横繋ぎする構成としても良い。

＜第１２の実施の形態＞
図３４は、第１２の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｍの構成を示す図である。第１２の実施の形態における画素アレイ部３１ｍにおいて、第１１の実施の形態における画素アレイ部３１ｋ（図３３）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３４に示した第１２の実施の形態における画素アレイ部３１ｍは、図３３に示した第１１の実施の形態における画素アレイ部３１ｋと比較して、画素５１内に、量子化部５５２を追加した構成とされている点が異なり、他の点は同一である。

画素５１Ｓには量子化部５５２Ｓが設けられ、画素５１Ｒには量子化部５５２Ｒが設けられている。

図３４に示した第１２の実施の形態における画素アレイ部３１ｍは、画素５１内に、量子化部５５２と量子化部５５２により量子化された結果を記憶するメモリ５５１を備える。量子化部５５２とメモリ５５１は、例えば、図２３に示した画素アレイ部３１ｆにおける共有量子化部３６１ｆとメモリ４１２に相当する部分とすることができる。

メモリ５５１を備えることで、上記したように、歪みの少ないグローバルシャッタを実現することができる。さらに量子化部５５２を設けることで、動作速度を向上させることができる。画素アレイ部３１ｍは、上記した実施の形態と同じく、差動増幅回路を備える構成とされている。画素アレイ部３１ｍは、さらに、増幅機能を有する量子化部５５２を、差動増幅回路の後段に備える構成とされている。よって、増幅率を上げることができ、動作速度を向上させることができる。

量子化部５５２に２つの閾値を記憶させ、その２つの閾値を用いた量子化が行われるようにすることもできる。２つの閾値とは、例えば、図２３に示した画素アレイ部３１ｆにおける共有量子化部３６１ｆに入力される閾値信号Ｖonと閾値信号Ｖoffに該当する閾値とすることができる。２つの閾値を量子化部５５２に設定しておくことで、輝度が上がる、すなわち正極性の場合と、輝度が下がる、すなわち負極性の場合とを検出することが可能となる。

第１２の実施の形態においても、画素アレイ部３１ｍの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。また歪みを低減した撮影を行うことが可能となる。

図３４に示した第１２の実施の形態における画素アレイ部３１ｍは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図示はしないが、例えば図３２に示した構成を適用し、電流源を横繋ぎする構成としても良い。

＜第１３の実施の形態＞
図３５は、第１３の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｎの構成を示す図である。第１３の実施の形態における画素アレイ部３１ｎにおいて、第１０の実施の形態における画素アレイ部３１ｊ（図３１）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３５に示した第１３の実施の形態における画素アレイ部３１ｎは、図３１に示した第１０の実施の形態における画素アレイ部３１ｊと比較して、画素５１外に、量子化部５７１を追加した構成とされている点が異なり、他の点は同一である。

図３５に示した第１３の実施の形態における画素アレイ部３１ｎは、画素アレイ部３１ｎ外に量子化部５７１を備える。この量子化部５７１は、例えば、図１４に示した第３の実施の形態における画素アレイ部３１ｃの共有量子化部３６１に該当し、複数の画素５１に共有して用いられる量子化部として設けることができる。

量子化部５７１に２つの閾値を記憶させ、その２つの閾値を用いた量子化が行われるようにすることもできる。２つの閾値とは、例えば、図２３に示した画素アレイ部３１ｆにおける共有量子化部３６１ｆに入力される閾値信号Ｖonと閾値信号Ｖoffに該当する閾値とすることができる。２つの閾値を量子化部５７１に設定しておくことで、輝度が上がる、すなわち正極性の場合と、輝度が下がる、すなわち負極性の場合とを検出することが可能となる。

第１３の実施の形態においても、画素アレイ部３１ｎの構成を小型化することができる。また、ノイズを低減した高効率での読み出しを行うことができる。

図３５に示した第１３の実施の形態における画素アレイ部３１ｎは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図示はしないが、例えば図３２に示した構成を適用し、電流源を横繋ぎする構成としても良い。

＜第１４の実施の形態＞
図３６は、第１４の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｐの構成を示す図である。第１４の実施の形態における画素アレイ部３１ｐにおいて、第４の実施の形態における画素アレイ部３１ｄ（図１５）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３６に示した第１４の実施の形態における画素アレイ部３１ｐは、図１５に示した第４の実施の形態における画素アレイ部３１ｄと比較して、画素５１に、コンデンサ６０１とコンデンサ６０２が追加された構成とされている点が異なり、他の点は同一である。

図３６には、図１５に示した画素５１Ｓ−２と画素５１Ｒ−２に該当する画素５１は図示していないが、横繋ぎ構成とされ、図示していない画素５１Ｒ−２と接続されている。後述する図３８においても、同様である。

画素５１Ｓは、コンデンサ６０１Ｓとコンデンサ６０２Ｓを有する。コンデンサ６０１Ｓの一端には、外部から、所定の電圧値を有する信号ＶTHa1が供給され、他端は、NMOSトランジスタ３１４Ｓのゲート側に接続されている。同じく、コンデンサ６０２Ｓの一端には、外部から、所定の電圧値を有する信号ＶTHa2が供給され、他端は、NMOSトランジスタ３１４Ｓのゲート側に接続されている。

同様に、画素５１Ｒは、コンデンサ６０１Ｒとコンデンサ６０２Ｒを有する。コンデンサ６０１Ｒの一端には、外部から、所定の電圧値を有する信号ＶTHb1が供給され、他端は、NMOSトランジスタ３１４Ｒのゲート側に接続されている。同じく、コンデンサ６０２Ｒの一端には、外部から、所定の電圧値を有する信号ＶTHb2が供給され、他端は、NMOSトランジスタ３１４Ｒのゲート側に接続されている。

図３６に示した画素アレイ部３１ｐの構成は、横繋ぎの構成が採用されている例である。コンデンサ６０１やコンデンサ６０２は、横繋ぎでの容量のばらつきを緩和することを目的の１つとして設けられている。

図３６に示した画素アレイ部３１ｐの構成では、差動増幅回路に該当する部分は、イベント検出部５２の量子化部８４（図５）として動作する。図３６に示した画素アレイ部３１ｐの動作について、図３７のタイミングチャートを参照して説明する。

ここでは、画素５１Ｓが読出画素であり、画素５１Ｒが参照画素である場合を例に挙げて説明する。横繋ぎの構成が採用されているため、参照画素が配置されている行（参照行）の平均電圧との比較がされる。具体的には、読出画素に設定された画素５１Ｓに対して、参照行の平均電圧との比較が行われ、画素５１Ｓの輝度変化が高くなるか、低くなるか、または変化がないかの状態がイベントデータとして検出される。

時刻ｔ５１において、制御信号SELaがＨレベルにされることで、画素５１Ｓが読出画素に設定され、スイッチ３４２Ｓがオンの状態にされる。時刻t５１から時刻t５４の間、制御信号SELbは、Ｌレベルの信号のまま維持され、信号ＶTHa1は、Ｈレベルのまま維持され、信号ＶTHa2は、Ｌレベルまま維持される。

時刻ｔ５２から時刻t５３において、ＯＦＦイベント、すなわちこの場合、負極性のイベントの検出が行われる。時刻ｔ５２において、信号ＶTHｂ1は、ＨレベルからＬレベルに切り替えられ、信号ＶTHb2はＬレベルが維持される。すなわちこの場合、信号ＶTHｂ1と信号ＶTHb2は、共にＬレベルに設定されている。信号ＶTHｂ1と信号ＶTHb2がＬレベルであるときに、垂直信号線３２１への出力がHighとなる場合、負極性のイベントが検出されたことになる。

時刻ｔ５３から時刻t５４において、ＯＮイベント、すなわちこの場合、正極性のイベントの検出が行われる。時刻ｔ５３において、信号ＶTHｂ1は、ＬレベルからＨレベルに切り替えられ、信号ＶTHb2はＬレベルからＨレベルに切り替えられる。信号ＶTHb1と信号ＶTHb2がともにＨレベルのときに、垂直信号線３２１への出力がLOWとなる場合、正極性のイベントが検出されたことになる。

このように、画素５１内にコンデンサを設け、参照画素とされた画素５１に供給する信号ＶTHｂ1、信号ＶTHｂ2を制御することで、差動増幅回路に該当する部分を、量子化部として機能させ、イベントの発生を検出することができる。第１４の実施の形態においても、画素アレイ部３１pの構成を小型化することができる。

図３６に示した第１４の実施の形態における画素アレイ部３１ｐは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図示はしないが、例えば図３２に示した構成を適用し、電流源を横繋ぎする構成としても良い。

＜第１５の実施の形態＞
図３８は、第１５の実施の形態におけるDVSチップ１１のうちの画素アレイ部３１ｑの構成を示す図である。第１５の実施の形態における画素アレイ部３１ｑにおいて、第１４の実施の形態における画素アレイ部３１ｐ（図３６）と同一の部分には、同一の符号を付し、その説明は適宜省略する。

図３８に示した第１５の実施の形態における画素アレイ部３１ｑは、図３６に示した第１４の実施の形態における画素アレイ部３１ｐと比較して、共有量子化部３６１ｑを追加した構成とされている点が異なり、他の点は同一である。また、共有量子化部３６１ｑは、図２１に示した第５の実施の形態における画素アレイ部３１ｅの共有量子化部３６１ｅに該当し、同様の構成を有し、基本的に同様の動作を行う。

図３８に示した画素アレイ部３１ｑの構成では、差動増幅回路に該当する部分は、イベント検出部５２の減算部８３（図５）として動作する。また、図３８に示した画素アレイ部３１ｑの構成では、共有量子化部３６１ｑは、イベント検出部５２の量子化部８４（図５）として動作する。図３８に示した画素アレイ部３１ｑの動作について、図３９のタイミングチャートを参照して説明する。

図３９のＡに示したタイミングチャートを参照する。制御信号SELa、制御信号SELbＶTHa1、信号ＶTHa2、信号ＶTHb1、および信号ＶTHb2は、図３７に示した場合と同様である。すなわち、画素５１Ｓや画素５１Ｒで行われる動作は、第１４の実施の形態における画素アレイ部３１ｐの画素５１Ｓや画素５１Ｒと同様である。

共有量子化部３６１ｑ内のNMOSトランジスタ３７２には、信号Vonと信号Voffが時分割で供給される。図３９のＡに示したタイミングチャートにおいては、信号Vonと信号Voffは、一定値の信号とされ、時刻ｔ６１から時刻ｔ６４までレベルが変化することがない信号とされている。このように、共有量子化部３６１ｑに供給される信号は、一定値とし、共有量子化部３６１ｑのバイアス電圧を１つにした制御を行う。

または、図３９のＢに示したタイミングチャートに基づく制御が行われるようにしても良い。図３９のＢに示したタイミングチャートは、信号Vonと信号Voffが時分割で供給される例を示している。

時刻ｔ７２から時刻ｔ７３において、負極性のイベントを検出するときには、信号Voff（Ｌレベルの信号）が供給される。時刻ｔ７３から時刻ｔ７４において、正極性のイベントを検出するときには、信号Von（Ｈレベルの信号）が供給される。

このように、共有量子化部３６１ｑを備える構成とし、イベントの発生を検出するようにしても良い。第１５の実施の形態においても、画素アレイ部３１ｑの構成を小型化することができる。

図３８に示した第１５の実施の形態における画素アレイ部３１ｑは、カレントミラー回路を横繋ぎ構成した構成であった。さらに、図示はしないが、例えば図３２に示した構成を適用し、電流源を横繋ぎする構成としても良い。

第４乃至第１５の実施の形態においては、行方向での横繋ぎの構成を適用した場合を例に挙げて説明したが、ブロック毎に横繋ぎ構成を適用した構成としても良い。

第１乃至第１５の実施の形態においては、画素５１単位で処理する場合を例に挙げて説明したが、ブロック毎に処理される場合にも適用できる。

また、第１乃至第１５の実施の形態においては、読出画素や参照画素が、順次切り替えられて読み出しが行われる例を挙げて説明したが、所定の画素を参照画素として固定し、その固定された参照画素との差分が読み出されるようにしても良い。また参照画素としては遮光された画素であっても良い。

なお、第１乃至第１５の実施の形態を組み合わせた実施の形態も可能である。

本技術を適用することで、画素面積を小さくすることができる。また、閾値電圧を画素付近で生成する構成とすることができる。よって、高速な読み出しを実現することができる。また、隣接する画素を用いるため、温度特性をキャンセルでき、フリッカの影響を抑制することができる。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図４０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図４１は、撮像部１２０３１の設置位置の例を示す図である。

図４１では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図４１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１）
第１の光電変換素子と、
第２の光電変換素子と、
前記第１の光電変換素子と前記第２の光電変換素子の電圧の差に対応する差信号を生成する回路として、差動増幅回路と
を備え、
前記差動増幅回路からの信号により信号の変化であるイベントの発生を検出する
イベント検出装置。
（２）
前記差動増幅回路を構成するトランジスタは、前記第１の光電変換素子を含む第１の画素と、前記第２の光電変換素子を含む第２の画素に分散して配置されている
前記（１）に記載のイベント検出装置。
（３）
前記第１の画素と前記第２の画素のうちの一方を読出画素、他方を参照画素としたとき、前記差動増幅回路は、前記読出画素からの信号と前記参照画素からの信号の差分を出力する
前記（２）に記載のイベント検出装置。
（４）
前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタのうち、第１のトランジスタは前記第１の画素に含まれ、前記第２のトランジスタは前記第２の画素に含まれる
前記（２）に記載のイベント検出装置。
（５）
前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタは、前記第１の画素と前記第２の画素が配置されている画素アレイ部に含まれる
前記（２）に記載のイベント検出装置。
（６）
前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタは、前記第１の画素と前記第２の画素が配置されている画素アレイ部外に配置されている
前記（２）に記載のイベント検出装置。
（７）
前記第１の画素内の信号のリセットと、前記第２の画素内の信号のリセットは、外部からの信号により同期して行われる
前記（２）乃至（６）のいずれかに記載のイベント検出装置。
（８）
前記第１の画素内の信号のリセットと、前記第２の画素内の信号のリセットは、それぞれの画素内で生成される信号により非同期で行われる
前記（２）乃至（６）のいずれかに記載のイベント検出装置。
（９）
前記第１の画素と前記第２の画素は、ぞれぞれ、前記読出画素に設定されたときに閉じられる第１のスイッチと、前記参照画素に設定されたときに閉じられる第２のスイッチをさらに備える
前記（３）乃至（８）のいずれかに記載のイベント検出装置。
（１０）
前記第１のスイッチを介して出力された信号と、所定の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する量子化部をさらに備える
前記（９）に記載のイベント検出装置。
（１１）
前記量子化部からの出力を記憶するメモリ部をさらに備える
前記（１０）に記載のイベント検出装置。
（１２）
前記メモリ部は、第１の閾値と比較された結果を記憶する第１のメモリと、第２の閾値と比較された結果を記憶する第２のメモリを含む
前記（１１）に記載のイベント検出装置。
（１３）
前記第１のスイッチを介して出力された信号と、第１の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する第１の量子化部と、
前記第１のスイッチを介して出力された信号と、第２の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する第２の量子化部と
をさらに備える前記（９）に記載のイベント検出装置。
（１４）
前記参照画素は接続され、
前記参照画素に含まれ、前記差動増幅回路に含まれるカレントミラー回路を構成するトランジスタが接続されている
前記（３）乃至（１３）のいずれかに記載のイベント検出装置。
（１５）
前記第１の画素は、前記イベントの発生を表すイベントデータを記憶する第１のメモリを含み、
前記第２の画素は、前記イベントの発生を表すイベントデータを記憶する第２のメモリを含み、
前記第１のメモリへの書き込みと前記第２のメモリの書き込みは、異なるタイミングで行われる
前記（２）乃至（１４）のいずれかに記載のイベント検出装置。
（１６）
前記第１の画素は、前記差動増幅回路からの出力と所定の閾値とを比較する第１の量子化部を含み、
前記第２の画素は、前記差動増幅回路からの出力と所定の閾値とを比較する第２の量子化部を含み、
前記第１のメモリは、前記第１の量子化部からの出力を記憶し、
前記第２のメモリは、前記第２の量子化部からの出力を記憶する
前記（１５）に記載のイベント検出装置。
（１７）
前記差動増幅回路からの出力と所定の閾値とを比較する量子化部をさらに備え、
前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタ、および前記量子化部は、前記第１の画素と前記第２の画素が配置されている画素アレイ部外に配置されている
前記（２）に記載のイベント検出装置。
（１８）
第１の閾値信号が供給される第１のコンデンサと、第２の閾値信号が供給される第２のコンデンサがさらに備えられ、
前記第１のコンデンサと前記第２のコンデンサは、光電変換素子と差動増幅回路を構成するトランジスタとの間に接続されている
前記（１）に記載のイベント検出装置。
（１９）
前記第１の閾値信号と前記第２の閾値信号は、前記差動増幅回路に参照信号を供給する参照画素に供給される
前記（１８）に記載のイベント検出装置。
（２０）
前記差動増幅回路からの出力と第１の閾値との比較結果を、前記イベントとして検出するとき、前記第１の閾値信号と前記第２の閾値信号は共にＨレベルの信号とされ、
前記差動増幅回路からの出力と第２の閾値との比較結果を、前記イベントとして検出するとき、前記第１の閾値信号と前記第２の閾値信号は共にＬレベルの信号とされる
前記（１９）に記載のイベント検出装置。

１１ DVSチップ， １２ ロジックダイ， ２１ イベント生成部， ２２ データ処理部， ３１ 画素アレイ部， ３２ 駆動部， ３３ アービタ， ３４ 出力部， ４１ 画素ブロック， ５１ 画素， ５２ イベント検出部， ６０ ノード， ６１ 光電変換素子， ８１ 電流電圧変換部， ８２ バッファ， ８３ 減算部， ８４ 量子化部， ８５ 転送部， ９１ トランジスタ， ９２ トランジスタ， ９３ トランジスタ， １０１ コンデンサ， １０２ オペアンプ， １０３ コンデンサ， １０４ スイッチ， １１１，１１２ コンパレータ， １１３ 出力部， ３１２コンデンサ， ３１３，３１４ スイッチ， ３１５ PMOSトランジスタ， ３１６ ＯＲ回路， ３１７，３１８ スイッチ， ３１９ 電流供給線， ３２０ 負荷MOS回路， ３２１ 垂直信号線， ３２２ ACK信号線， ３２３ スイッチ， ３４１ コンデンサ， ３４２，３４３ スイッチ， ３６１ 共有量子化部， ３７１ PMOSトランジスタ， ３７２ NMOSトランジスタ， ３７３ スイッチ， ３９１，３９２ スイッチ， ４１１ メモリ部， ４１２ メモリ， ４２１ onメモリ， ４２２ offメモリ， ４３１，４３２ 共有量子化部， ４４１ PMOSトランジスタ， ４４２ NMOSトランジスタ， ４４３スイッチ， ４４４ 垂直信号線， ４５１ PMOSトランジスタ， ４５２ NMOSトランジスタ， ４５３ スイッチ， ４５４ 垂直信号線， ５０１ スイッチ， ５１１，５１２ PMOSトランジスタ， ５１３，５１４ スイッチ， ５１５，５１６ 垂直信号線， ５３１ 横繋ぎ線， ５３２ スイッチ， ５５１ メモリ， ５５２ 量子化部， ５７１ 量子化部， ６０１，６０２ コンデンサ

Claims (20)

1. 第１の光電変換素子と、
   第２の光電変換素子と、
   前記第１の光電変換素子と前記第２の光電変換素子の電圧の差に対応する差信号を生成する回路として、差動増幅回路と
   を備え、
   前記差動増幅回路からの信号により信号の変化であるイベントの発生を検出する
   イベント検出装置。
2. 前記差動増幅回路を構成するトランジスタは、前記第１の光電変換素子を含む第１の画素と、前記第２の光電変換素子を含む第２の画素に分散して配置されている
   請求項１に記載のイベント検出装置。
3. 前記第１の画素と前記第２の画素のうちの一方を読出画素、他方を参照画素としたとき、前記差動増幅回路は、前記読出画素からの信号と前記参照画素からの信号の差分を出力する
   請求項２に記載のイベント検出装置。
4. 前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタのうち、第１のトランジスタは前記第１の画素に含まれ、前記第２のトランジスタは前記第２の画素に含まれる
   請求項２に記載のイベント検出装置。
5. 前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタは、前記第１の画素と前記第２の画素が配置されている画素アレイ部に含まれる
   請求項２に記載のイベント検出装置。
6. 前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタは、前記第１の画素と前記第２の画素が配置されている画素アレイ部外に配置されている
   請求項２に記載のイベント検出装置。
7. 前記第１の画素内の信号のリセットと、前記第２の画素内の信号のリセットは、外部からの信号により同期して行われる
   請求項２に記載のイベント検出装置。
8. 前記第１の画素内の信号のリセットと、前記第２の画素内の信号のリセットは、それぞれの画素内で生成される信号により非同期で行われる
   請求項２に記載のイベント検出装置。
9. 前記第１の画素と前記第２の画素は、それぞれ、前記読出画素に設定されたときに閉じられる第１のスイッチと、前記参照画素に設定されたときに閉じられる第２のスイッチをさらに備える
   請求項３に記載のイベント検出装置。
10. 前記第１のスイッチを介して出力された信号と、所定の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する量子化部をさらに備える
    請求項９に記載のイベント検出装置。
11. 前記量子化部からの出力を記憶するメモリ部をさらに備える
    請求項１０に記載のイベント検出装置。
12. 前記メモリ部は、第１の閾値と比較された結果を記憶する第１のメモリと、第２の閾値と比較された結果を記憶する第２のメモリを含む
    請求項１１に記載のイベント検出装置。
13. 前記第１のスイッチを介して出力された信号と、第１の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する第１の量子化部と、
    前記第１のスイッチを介して出力された信号と、第２の閾値とを比較した比較結果を前記イベントの発生を表すイベントデータとして出力する第２の量子化部と
    をさらに備える請求項９に記載のイベント検出装置。
14. 前記参照画素は接続され、
    前記参照画素に含まれ、前記差動増幅回路に含まれるカレントミラー回路を構成するトランジスタが接続されている
    請求項３に記載のイベント検出装置。
15. 前記第１の画素は、前記イベントの発生を表すイベントデータを記憶する第１のメモリを含み、
    前記第２の画素は、前記イベントの発生を表すイベントデータを記憶する第２のメモリを含み、
    前記第１のメモリへの書き込みと前記第２のメモリの書き込みは、異なるタイミングで行われる
    請求項２に記載のイベント検出装置。
16. 前記第１の画素は、前記差動増幅回路からの出力と所定の閾値とを比較する第１の量子化部を含み、
    前記第２の画素は、前記差動増幅回路からの出力と所定の閾値とを比較する第２の量子化部を含み、
    前記第１のメモリは、前記第１の量子化部からの出力を記憶し、
    前記第２のメモリは、前記第２の量子化部からの出力を記憶する
    請求項１５に記載のイベント検出装置。
17. 前記差動増幅回路からの出力と所定の閾値とを比較する量子化部をさらに備え、
    前記差動増幅回路に含まれるカレントミラー回路を構成する第１のトランジスタと第２のトランジスタ、および前記量子化部は、前記第１の画素と前記第２の画素が配置されている画素アレイ部外に配置されている
    請求項２に記載のイベント検出装置。
18. 第１の閾値信号が供給される第１のコンデンサと、第２の閾値信号が供給される第２のコンデンサがさらに備えられ、
    前記第１のコンデンサと前記第２のコンデンサは、光電変換素子と差動増幅回路を構成するトランジスタとの間に接続されている
    請求項１に記載のイベント検出装置。
19. 前記第１の閾値信号と前記第２の閾値信号は、前記差動増幅回路に参照信号を供給する参照画素に供給される
    請求項１８に記載のイベント検出装置。
20. 前記差動増幅回路からの出力と第１の閾値との比較結果を、前記イベントとして検出するとき、前記第１の閾値信号と前記第２の閾値信号は共にＨレベルの信号とされ、
    前記差動増幅回路からの出力と第２の閾値との比較結果を、前記イベントとして検出するとき、前記第１の閾値信号と前記第２の閾値信号は共にＬレベルの信号とされる
    請求項１９に記載のイベント検出装置。

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