JP2023033710A - 固体撮像素子、 - Google Patents

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卓哉 豊福
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Abstract

【課題】差動増幅を行う固体撮像素子において、画質を向上させる。【解決手段】複数の参照画素のそれぞれには、所定の参照電位に応じた参照電流を供給する参照側増幅トランジスタが設けられる。複数の読出画素回路のそれぞれには、ゲートの電位および参照電位の差分に応じた信号電流をドレインからソースに供給する読出し側増幅トランジスタがそれぞれに設けられる。また、電位差生成部には、ゲートの電位と参照電位とが初期化されるときにゲートおよびドレインの間の電位差を所定値に制御する複数のソースフォロワトランジスタが読出画素回路の列ごとに配置される。【選択図】図５

Description

本技術は、固体撮像素子に関する。詳しくは、差動増幅回路が設けられる固体撮像素子に関する。
従来より、差動増幅を行う差動増幅型の固体撮像装置が撮像装置において用いられている。例えば、一対の画素の一方を参照画素とし、他方を読出画素とし、それらの画素にカレントミラー回路および電流源を接続して差動増幅回路を構成する固体撮像装置が提案されている（例えば、特許文献１参照。）。この差動増幅回路では、初期化の際に、読出画素内のリセットトランジスタにより、読出画素内の増幅トランジスタのゲート（差動増幅回路の入力）と垂直信号線（差動増幅回路の出力）とが短絡される。
特開２０１８－１８２４９６号公報
上述の従来技術では、差動増幅回路の入出力の短絡により、読出画素および参照画素の両方の浮遊拡散層の初期化を図っている。しかしながら、上述の固体撮像素子では、垂直信号線が増幅トランジスタのドレインに接続されているため、差動増幅回路の入出力の短絡により、増幅トランジスタのドレインおよびゲートのそれぞれの電位が略同一の値に初期化されてしまう。そして、増幅トランジスタのドレインおよびゲートが同電位になることに起因して、その増幅トランジスタのゲインのばらつきが大きくなり、画像データの画質が低下するおそれがある。
本技術はこのような状況に鑑みて生み出されたものであり、差動増幅を行う固体撮像素子において、画質を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の参照電位に応じた参照電流を供給する参照側増幅トランジスタがそれぞれに設けられた複数の参照画素と、ゲートの電位および上記参照電位の差分に応じた信号電流をドレインからソースに供給する読出し側増幅トランジスタがそれぞれに設けられた複数の読出画素回路と、上記ゲートの電位と上記参照電位とが初期化されるときに上記ゲートおよび上記ドレインの間の電位差を所定値に制御する複数のソースフォロワトランジスタを上記読出画素回路の列ごとに配置した電位差生成部とを具備する固体撮像素子である。これにより、ゲイン性縦筋が抑制されるという作用をもたらす。
また、この第１の側面において、上記読出画素回路と上記ソースフォロワトランジスタとは、複数の読出画素のそれぞれに設けられ、上記複数の読出画素回路と上記複数の参照画素と上記電位差生成部とは、同一の半導体チップに配置されてもよい。これにより、積層しない場合にゲイン性縦筋が抑制されるという作用をもたらす。
また、この第１の側面において、上記複数の読出画素のそれぞれは、上記ソースフォロワトランジスタと所定の接地電位との間に直列に接続された負荷ＭＯＳトランジスタをさらに備えてもよい。これにより、負荷ＭＯＳトランジスタのゲート電圧の制御によって消費電力が削減されるという作用をもたらす。
また、この第１の側面において、上記複数の読出画素のそれぞれは、負荷ＭＯＳトランジスタと、上記ソースフォロワトランジスタと上記負荷ＭＯＳトランジスタとの間の経路を開閉する電流遮断トランジスタとをさらに備えてもよい。これにより、電流が遮断されるという作用をもたらす。
また、この第１の側面において、上記読出画素回路を初期化した際に制御電圧を変化させる垂直駆動部をさらに具備し、上記複数の読出画素のそれぞれは、上記ソースフォロワトランジスタと上記制御電圧との間に直列に接続された負荷ＭＯＳトランジスタをさらに備えてもよい。これにより、リセットトランジスタが削減されるという作用をもたらす。
また、この第１の側面において、上記読出画素回路は、所定の選択信号に従って上記信号電流を出力する選択トランジスタをさらに備え、上記ソースフォロワトランジスタのゲートは、上記読出し側増幅トランジスタおよび上記選択トランジスタの接続ノードに接続されてもよい。これにより、セトリングの悪化が抑制されるという作用をもたらす。
また、この第１の側面において、上記複数の読出画素は、第１および第２の読出画素を含み、上記第１の読出画素は、第１のソースフォロワトランジスタと第１の負荷ＭＯＳトランジスタと第１のスイッチとを備え、上記第２の読出画素は、第２のソースフォロワトランジスタと第２の負荷ＭＯＳトランジスタと第２のスイッチとを備え、上記第１および第２の負荷ＭＯＳトランジスタは、所定ノードと所定の接地電位との間に並列に接続され、上記第１のスイッチは、上記第１のソースフォロワトランジスタと上記所定ノードとの間の経路を開閉し、上記第２のスイッチは、上記第２のソースフォロワトランジスタと上記所定ノードとの間の経路を開閉してもよい。これにより、変換効率のばらつきが抑制されるという作用をもたらす。
また、この第１の側面において、上記電位差生成部は、リセット入力線に接続された負荷ＭＯＳトランジスタを上記列ごとにさらに備え、上記複数の読出画素のそれぞれは、上記ソースフォロワトランジスタと、上記ソースフォロワトランジスタおよび上記リセット入力線の間の経路を開閉するスイッチとをさらに備えてもよい。これにより、変換効率のばらつきが抑制されるという作用をもたらす。
また、この第１の側面において、上記リセット入力線と所定の電源線との間の経路を開閉するカラムスイッチを上記列ごとにさらに具備してもよい。これにより、リセットトランジスタが削減されるという作用をもたらす。
また、この第１の側面において、上記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、上記複数の読出画素回路と上記複数の参照画素とは、所定の画素チップに配置され、上記電位差生成部は、所定の回路チップに配置されてもよい。これにより、チップごとの素子数が削減されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記ソースフォロワトランジスタのゲートは、垂直信号線に接続されてもよい。これにより、画素サイズが縮小されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記読出画素回路は、垂直信号線と上記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチをさらに備えてもよい。これにより、セトリングの悪化が抑制されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記読出画素回路は、所定の選択信号に従って上記信号電流を出力する選択トランジスタをさらに備え、上記ソースフォロワトランジスタのゲートは、上記読出し側増幅トランジスタおよび上記選択トランジスタの接続ノードに接続されてもよい。これにより、セトリングの悪化が抑制され、スイッチが削減されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記読出画素回路は、垂直信号線と上記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチと、浮遊拡散層を初期化するリセットトランジスタとをさらに備え、上記電位差生成部は、上記リセットトランジスタと所定の電源電圧との間の経路を開閉する第２のスイッチと、上記リセットトランジスタと上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタの接続ノードとの間の経路を開閉する第３のスイッチと、上記ソースフォロワトランジスタのゲートと所定の接地電位との間の経路を開閉する第４のスイッチとをさらに備えてもよい。これにより、リセットトランジスタが削減されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記回路チップには、上記列に対応する所定数の上記ソースフォロワトランジスタのいずれかのゲートを垂直信号線に接続するデマルチプレクサと、上記デマルチプレクサに上記ゲートが接続された上記ソースフォロワトランジスタのソースを上記複数の読出画素回路のいずれかに接続するマルチプレクサとがさらに配置されてもよい。これにより、変換効率のばらつきが抑制されるという作用をもたらす。
また、この第１の側面において、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記読出画素回路ごとに配置され、上記回路チップには、所定数の垂直信号線と水平方向に配列された所定数の上記ソースフォロワトランジスタのそれぞれのゲートとを接続する第１のセレクタと、上記水平方向に配列された所定数の上記ソースフォロワトランジスタのそれぞれのソースと上記水平方向に配列された所定数の上記読出画素回路とを接続する第２のセレクタとがさらに配置されてもよい。これにより、変換効率のばらつきが抑制されるという作用をもたらす。
また、この第１の側面において、上記列のそれぞれは、複数の共有エリアに分割され、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記共有エリアごとに配置され、上記ソースフォロワトランジスタは、上記共有エリア内の所定数の上記読出画素回路に共通に接続されてもよい。これにより、Ｃｕ－Ｃｕ接続数が削減されるという作用をもたらす。
また、この第１の側面において、上記列のそれぞれは、複数の共有エリアに分割され、上記ソースフォロワトランジスタおよび上記負荷ＭＯＳトランジスタは、上記共有エリアごとに配置され、上記回路チップには、上記ソースフォロワトランジスタのソースと上記共有エリア内の所定数の上記読出画素回路の少なくとも一部とを接続する所定数のスイッチがさらに配置されてもよい。これにより、セトリングの悪化が抑制されるという作用をもたらす。
また、この第１の側面において、上記列のそれぞれは、複数の共有エリアに分割され、上記複数のソースフォロワトランジスタは、上記共有エリアごとに第１および第２のソースフォロワトランジスタを含み、上記共有エリア内の奇数行の上記読出画素回路は、上記第１のソースフォロワトランジスタを共有し、上記共有エリア内の偶数行の上記読出画素回路は、上記第２のソースフォロワトランジスタを共有してもよい。これにより、変換効率のばらつきが抑制されるという作用をもたらす。
また、この第１の側面において、上記信号電流に応じた画素信号を生成するカラム読出し部をさらに具備し、上記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、上記複数の読出画素回路と上記複数の参照画素とは、第１の画素チップに配置され、上記電位差生成部は、第２のチップに配置され、上記カラム読出し部は、所定の回路チップに配置されてもよい。これにより、チップごとの素子数が削減されるという作用をもたらす。
本技術の第１の実施の形態におけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示す図である。 本技術の第１の実施の形態における読出画素および参照画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム読出し部の一構成例を示すブロック図である。 本技術の第１の実施の形態における読出画素、参照画素およびカラム読出し回路の一構成例を示す回路図である。 第２の比較例における読出画素、参照画素およびカラム読出し回路の一構成例を示す回路図である。 本技術の第１の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＳＦ（Source Follower）モードの読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＣＭＯＳイメージセンサの動作の一例を示すフローチャートである。 本技術の第１の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第２の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第２の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第３の実施の形態における読出画素および参照画素の一構成例を示す回路図である。 本技術の第３の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第４の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第４の実施の形態における差動モードの第Ｎ（Ｎは、整数）行の読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における差動モードの第Ｎ＋１行の読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第５の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第６の実施の形態における読出画素、カラム読出し回路の一構成例を示す回路図である。 本技術の第６の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第７の実施の形態における読出画素およびカラム読出し回路の一構成例を示す回路図である。 本技術の第７の実施の形態における差動モードの第Ｍ（Ｍは、整数）フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における差動モードの第Ｍ＋１フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における差動モードの読出し動作の別の例を示すタイミングチャートである。 本技術の第７の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。 本技術の第８の実施の形態におけるＦＤ共有ブロックの一構成例を示す回路図である。 本技術の第８の実施の形態におけるＦＤ共有ブロック内の素子のレイアウトの一例を示す図である。 本技術の第９の実施の形態におけるＣＭＯＳイメージセンサの積層構造の一例を示す図である。 本技術の第９の実施の形態における読出画素、参照画素およびカラム読出し回路の一構成例を示す回路図である。 本技術の第１０の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１０の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。 本技術の第１１の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１２の実施の形態における読出画素、参照画素およびカラム読出し回路の一構成例を示す回路図である。 本技術の第１２の実施の形態におけるＳＦモードの読出画素の状態の一例を示す回路図である。 本技術の第１２の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１３の実施の形態における差動モードの第Ｍフレームを読み出す際の読出画素の状態の一例を示す回路図である。 本技術の第１３の実施の形態における差動モードの第Ｍ＋１フレームを読み出す際の読出画素の状態の一例を示す回路図である。 本技術の第１３の実施の形態における差動モードの第Ｍフレームの読出し動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における差動モードの第Ｍ＋１フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第１４の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１５の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１６の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１７の実施の形態における読出画素の一構成例を示す回路図である。 本技術の第１８の実施の形態におけるＣＭＯＳイメージセンサの積層構造の一例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（画素ごとにソースフォロワトランジスタを配置する例）
２．第２の実施の形態（画素ごとにソースフォロワトランジスタ、電流遮断トランジスタを配置する例）
３．第３の実施の形態（画素ごとにソースフォロワトランジスタを配置し、負荷ＭＯＳトランジスタのソース電圧を制御する例）
４．第４の実施の形態（画素ごとにソースフォロワトランジスタを配置し、ゲートの接続先を変更した例）
５．第５の実施の形態（画素ごとにソースフォロワトランジスタを配置し、スイッチを挿入した例）
６．第６の実施の形態（画素ごとにソースフォロワトランジスタを配置し、カラムごとに負荷ＭＯＳトランジスタを配置した例）
７．第７の実施の形態（画素ごとにソースフォロワトランジスタを配置し、カラムスイッチを追加した例）
８．第８の実施の形態（ＦＤ共有ブロックごとにソースフォロワトランジスタを配置した例）
９．第９の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置した例）
１０．第１０の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置し、スイッチを追加した例）
１１．第１１の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置し、そのゲートの接続先を変更した例）
１２．第１２の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置し、リセットトランジスタを削減した例）
１３．第１３の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置し、垂直方向に接続先を切り替える例）
１４．第１４の実施の形態（積層構造において画素ごとにソースフォロワトランジスタを配置し、水平方向に接続先を切り替える例）
１５．第１５の実施の形態（積層構造において複数画素ごとにソースフォロワトランジスタを配置する例）
１６．第１６の実施の形態（積層構造において複数画素ごとにソースフォロワトランジスタを配置し、スイッチを追加した例）
１７．第１７の実施の形態（積層構造において奇数行と偶数行とのそれぞれにソースフォロワトランジスタを配置する例）
１８．第１８の実施の形態（３層の積層構造において画素ごとにソースフォロワトランジスタを配置する例）
１９．移動体への応用例
＜１．第１の実施の形態＞
［固体撮像素子の構成例］
図１は、本技術の第１の実施の形態におけるＣＭＯＳイメージセンサ１００の一構成例を示すブロック図である。このＣＭＯＳイメージセンサ１００は、垂直駆動部１１０、画素アレイ部１２０、システム制御部１３０、カラム読出し部１４０、カラム信号処理部１５０、水平駆動部１６０および信号処理部１７０を含んで構成される。これらの回路は、同一の半導体チップ上に形成されている。なお、ＣＭＯＳイメージセンサ１００は、特許請求の範囲に記載の固体撮像素子の一例である。
画素アレイ部１２０には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換部（例えば、フォトダイオード）を有する単位画素（画素）が、行列状に２次元配置されている。
なお、画素アレイ部１２０には、有効な画素（有効画素）の他に、ダミー画素や遮光画素が、行列状に２次元配置されている領域を含む場合がある。ここで、ダミー画素は、光電変換を行うフォトダイオードを持たない構造の画素であり、遮光画素は、受光面を遮光して外部からの光入射を遮断していること以外は有効画素と等価な画素である。
また、以下の説明では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合がある。
画素アレイ部１２０にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１９が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線１２９が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線１１９の一端は、垂直駆動部１１０の各行に対応した出力端に接続されている。
カラム読出し部１４０は少なくとも、画素アレイ部１２０内の選択行画素に列ごとに定電流を供給する回路、高ゲインアンプを構成するカレントミラー回路、モードの切替スイッチからなる。また、カラム読出し部１４０は、画素アレイ部１２０内の選択画素内のトランジスタと共に増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線１２９に出力する。
垂直駆動部１１０は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２０の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１０は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、画素から信号を読み出すために、画素アレイ部１２０の画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。
また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。この掃き出しにより、読み出し行の画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、直前まで光電変換素子に溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。
行駆動の場合は、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間（露光時間）となる。
垂直駆動部１１０によって選択走査された画素行の各画素から出力される画素信号は、垂直画素配線１２９の各々を通してカラム信号処理部１５０に供給される。カラム信号処理部１５０は、画素アレイ部１２０の画素列ごとに、選択行の各画素から垂直画素配線１２９を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム信号処理部１５０は、信号処理として少なくとも、ノイズ除去処理、例えば、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を行う。このカラム信号処理部１５０による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部１５０にノイズ除去処理以外に、例えば、ＡＤ（Analog to Digital）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。カラム信号処理部１５０には、例えば、列ごとにＡＤＣ（Analog to Digital Converter）が設けられる。
水平駆動部１６０は、シフトレジスタやアドレスデコーダなどによって構成され、カラム信号処理部１５０の画素列に対応する単位回路を順番に選択する。この水平駆動部１６０による選択走査により、カラム信号処理部１５０で信号処理された画素信号が順番に信号処理部１７０に出力される。
システム制御部１３０は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成される。このシステム制御部１３０は、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１０、カラム信号処理部１５０および水平駆動部１６０などの駆動制御を行う。
信号処理部１７０は、少なくとも加算処理機能を有し、カラム信号処理部１５０から出力される画素信号に対して加算処理等の種々の信号処理を行う。信号処理部１７０については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital Signal Processor）やソフトウェアによる処理でも構わない。また、信号処理部１７０は、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
［画素アレイ部の構成例］
図２は、本技術の第１の実施の形態における画素アレイ部１２０の一構成例を示す平面図である。画素アレイ部１２０には、参照画素領域１２２と読出画素領域１２１とが設けられる。参照画素領域１２２には、複数の参照画素２３０が水平方向に配列される。一方、読出画素領域１２１には、複数の読出画素２００が二次元格子状に配列される。ここで、読出画素２００は、画素信号を読み出す対象の画素である。一方、参照画素２３０は、差動増幅する際に、読出画素２００からの信号と比較するための参照信号を出力する画素である。
行内の画素（参照画素２３０や読出画素２００）のそれぞれは、画素駆動線１１９を介して垂直駆動部１１０と接続される。また、列内の画素のそれぞれは、垂直画素配線１２９を介してカラム読出し部１４０と接続される。
［画素の構成例］
図３は、本技術の第１の実施の形態における読出画素２００および参照画素２３０の一構成例を示す回路図である。読出画素２００は、読出画素回路２１０と、電位差生成回路２２０とを備える。読出画素回路２１０は、光電変換素子２１１と、転送トランジスタ２１２と、リセットトランジスタ２１３および２１５と、浮遊拡散層２１４と、増幅トランジスタ２１６と、選択トランジスタ２１７とを備える。電位差生成回路２２０は、ソースフォロワトランジスタ２２１と、負荷ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２２２とを備える。
また、参照画素２３０は、光電変換素子２３１と、転送トランジスタ２３２と、リセットトランジスタ２３３および２３５と、浮遊拡散層２３４と、増幅トランジスタ２３６と、選択トランジスタ２３７と、ソースフォロワトランジスタ２３８と、負荷ＭＯＳトランジスタ２３９とを備える。ソースフォロワトランジスタ２２１などの画素内の各種のトランジスタとして、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）が用いられる。
また、読出画素２００の行ごとに、垂直駆動部１１０からの選択信号ＳＥＬ、リセット信号ＲＳＴＳ、転送信号ＳｉｇＴＲＧ、リセット信号ＳｉｇＲＳＴＤおよび制御信号ＳＦＬＭを伝送する５本の信号線が画素駆動線１１９として水平方向に配線される。参照画素２３０の行には、垂直駆動部１１０からの選択信号ＳＥＬ、リセット信号ＲＳＴＳ、転送信号ＲｅｆＴＲＧおよびリセット信号ＲｅｆＲＳＴＤを伝送する４本の信号線が画素駆動線１１９として水平方向に配線される。
また、画素（読出画素２００や参照画素２３０）の列ごとに、参照側垂直信号線ＶＳＬＲ、垂直信号線ＶＳＬ、垂直電流供給線ＶＣＯＭおよび電源線ＶＤＤＨＰＸの４本が垂直画素配線１２９として垂直方向に配線される。
参照画素２３０において、光電変換素子２３１は、光電変換により電荷を生成するものである。転送トランジスタ２３２は、転送信号ＲｅｆＴＲＧに従って、光電変換素子２３１から浮遊拡散層２３４へ電荷を転送するものである。
リセットトランジスタ２３３は、リセット信号ＲＳＴＳに従って、浮遊拡散層２３４をカラム読出し部１４０の電源電圧に接続し、浮遊拡散層２３４の電荷を引き抜いて、その電圧を初期化するものである。浮遊拡散層２３４は、転送された電荷を蓄積し、電荷量に応じた電圧を生成するものである。
リセットトランジスタ２３５は、リセット信号ＲｅｆＲＳＴＤに従って、浮遊拡散層２３４をリセット電圧ＶＲＤに接続し、浮遊拡散層２３４の電荷を引き抜いて、その電圧を初期化するものである。
増幅トランジスタ２３６は、浮遊拡散層２３４の電圧を増幅するものである。この増幅トランジスタ２３６のソースは、垂直電流供給線ＶＣＯＭに接続される。選択トランジスタ２３７は、選択信号ＳＥＬに従って、増幅された電圧に応じた信号を参照側垂直信号線ＶＳＬＲに出力するものである。
読出画素２００の回路構成は、参照画素２３０と同様である。ただし、転送トランジスタ２１２には転送信号ＳｉｇＴＲＧが供給され、リセットトランジスタ２１５にはリセット信号ＳｉｇＲＳＴＤが供給される。また、リセットトランジスタ２１５は、浮遊拡散層２１４をソースフォロワトランジスタ２２１のソースに接続し、増幅トランジスタ２１６のドレインは、選択トランジスタ２１７を介して垂直信号線ＶＳＬに接続される。
増幅トランジスタ２１６および２３６として、例えば、デプレッション型のトランジスタが用いられる。
また、ソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２は、電源線ＶＤＤＨＰＸと接地電位との間において直列に接続される。また、ソースフォロワトランジスタ２２１のゲートは、垂直信号線ＶＳＬに接続され、ソースは、リセットトランジスタ２１５のドレインに接続される。負荷ＭＯＳトランジスタ２２２のゲートには、垂直駆動部１１０からの制御信号ＳＦＬＭが供給される。ソースフォロワトランジスタ２３８および負荷ＭＯＳトランジスタ２３９の接続構成は、ソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２と同様である。ただし、ソースフォロワトランジスタ２３８のゲートは、参照側垂直信号線ＶＳＬＲに接続され、負荷ＭＯＳトランジスタ２３９のゲートは、接地端子に接続される。
なお、各行の電位差生成回路２２０を含む回路は、特許請求の範囲に記載の電位差生成部の一例である。
［カラム読出し部の構成例］
図４は、本技術の第１の実施の形態におけるカラム読出し部１４０の一構成例を示すブロック図である。カラム読出し部１４０には、列ごとにカラム読出し回路２４０が設けられる。カラム読出し回路２４０は、画素信号Ｖｏｕｔをカラム信号処理部１５０に出力する。また、カラム読出し回路２４０のそれぞれには、システム制御部１３０からの制御信号ｓｗ１乃至ｓｗ６が入力される。
［カラム読出し回路の構成例］
図５は、本技術の第１の実施の形態における読出画素２００、参照画素２３０およびカラム読出し回路２４０の一構成例を示す回路図である。
カラム読出し回路２４０は、スイッチ２４１乃至２４６と、ｐＭＯＳ（p-channel MOS）トランジスタ２４７乃至２５０と、ｎＭＯＳトランジスタ２５１および２５２とを備える。
ｐＭＯＳトランジスタ２４７および２４８は、電源電圧ＶＤＤに並列に接続される。また、ｐＭＯＳトランジスタ２４７のゲートは、ｐＭＯＳトランジスタ２４９のドレインとｐＭＯＳトランジスタ２４８のゲートとに接続される。ｐＭＯＳトランジスタ２４９のソースは、ｐＭＯＳトランジスタ２４７のドレインに接続され、ｐＭＯＳトランジスタ２５０のソースは、ｐＭＯＳトランジスタ２４８のドレインに接続される。また、ｐＭＯＳトランジスタ２４９および２５０のゲートには、所定のバイアス電圧が印加される。
スイッチ２４１は、システム制御部１３０からの制御信号ｓｗ１に従ってｐＭＯＳトランジスタ２５０のドレインと垂直信号線ＶＳＬとの間の経路を開閉するものである。スイッチ２４２は、システム制御部１３０からの制御信号ｓｗ２に従ってｐＭＯＳトランジスタ２４９のドレインと参照側垂直信号線ＶＳＬＲとの間の経路を開閉するものである。
スイッチ２４３は、システム制御部１３０からの制御信号ｓｗ３に従ってｐＭＯＳトランジスタ２５０のドレインとｎＭＯＳトランジスタ２５１のソースとの間の経路を開閉するものである。スイッチ２４４は、システム制御部１３０からの制御信号ｓｗ４に従って垂直信号線ＶＳＬとｎＭＯＳトランジスタ２５２との間の経路を開閉するものである。
スイッチ２４５は、システム制御部１３０からの制御信号ｓｗ５に従って垂直電流供給線ＶＣＯＭとｎＭＯＳトランジスタ２５２との間の経路を開閉するものである。スイッチ２４６は、システム制御部１３０からの制御信号ｓｗ６に従って垂直電流供給線ＶＣＯＭと電源線ＶＤＤＨＰＸとの間の経路を開閉するものである。
ｎＭＯＳトランジスタ２５１は、スイッチ２４３と垂直電流供給線ＶＣＯＭとの間に挿入され、ゲートには所定のバイアス電圧が印加される。このｎＭＯＳトランジスタ２５１は、垂直信号線ＶＳＬの電圧を所定のクリップレベル以下に制限するクリップトランジスタとして機能する。ｎＭＯＳトランジスタ２５２のゲートには所定のバイアス電圧が印加される。このｎＭＯＳトランジスタ２５２は、バイアス電圧に応じた電流を供給する電流源として機能する。
ここで、ＣＭＯＳイメージセンサ１００には、差動モードおよびＳＦモードのいずれかが設定される。差動モードは、一対の画素のそれぞれの画素信号の差分を増幅（差動増幅）した信号をＣＭＯＳイメージセンサ１００が生成するモードである。一方、ＳＦモードは、ソースフォロワ読出し回路を形成して画素信号を差動増幅せずに出力するモードである。
差動モードでは、画像信号に対するゲインを大きくして変換効率を大幅に大きくすることができるが、動作点が狭く、ダイナミックレンジの拡大が困難である。このため、差動モードは暗所での撮像に適しており、ＳＦモードは明所での撮像に適している。そこで、例えば、ＣＭＯＳイメージセンサ１００の外部の回路が環境光の光量を測光して測光量が所定の閾値より小さい場合に差動モードを指示し、測光量が閾値以上の場合にＳＦモードを指示する。なお、ＣＭＯＳイメージセンサ１００自身が、測光を行ってモードを設定することもできる。
差動モードが設定された際に、システム制御部１３０は、制御信号ｓｗ１乃至ｓｗ６により、スイッチ２４１、２４２、２４３、２４５をオン状態にし、スイッチ２４４および２４６をオフ状態にする。これにより、差動増幅回路が形成され、参照画素２３０と読出画素２００とのそれぞれの画素信号を差動増幅した信号が画素信号Ｖｏｕｔとして出力される。差動増幅回路において、電流源（ｎＭＯＳトランジスタ２５２）の供給する２×Ｉの電流のうち、一部が参照側垂直信号線ＶＳＬＲに流れ、残りが垂直信号線ＶＳＬに流れる。浮遊拡散層２１４および２３４を初期化したときにおいて、参照側垂直信号線ＶＳＬＲに流れる参照電流と、垂直信号線ＶＳＬに流れる信号電流とが同じ値（Ｉ）になる。
一方、ＳＦモードが設定された際に、システム制御部１３０は、制御信号ｓｗ１乃至ｓｗ６により、スイッチ２４１、２４２、２４３、２４５をオフ状態にし、スイッチ２４４および２４６をオン状態にする。これにより、読出画素２００の画素信号が差動増幅されずに、垂直信号線ＶＳＬから出力される。
また、差動モードにおいて、初期化の際に読出し側の浮遊拡散層２１４（すなわち、増幅トランジスタ２１６のゲート）と、増幅トランジスタ２１６のドレインとの間の電位差が、ソースフォロワトランジスタ２２１のゲート－ソース間の電位差に制御される。
ここで、電位差生成回路２２０を設けず、浮遊拡散層の初期化の際にリセット電圧ＶＲＤと垂直信号線ＶＳＬとを短絡する差動増幅回路を第１の比較例として想定する。この第１の比較例の初期化の際に、読出画素２００の増幅トランジスタ２１６はダイオード接続となっており、次の式が成立する。
Ｖｇｓ＝Ｖｄｓ ・・・式１
上式において、Ｖｇｓは、増幅トランジスタ２１６のゲート－ソース間電圧であり、Ｖｄｓは、増幅トランジスタ２１６のドレイン－ソース間電圧である。
また、第１の比較例の差動増幅回路は、ボルテージフォロワ回路となっており、差動入力端はイマジナリショートされているため、読出画素２００の浮遊拡散層２１４および垂直信号線ＶＳＬは、リセット電圧ＶＲＤと同等の電圧になる。
リセット解除後、浮遊拡散層の電位はリセットフィードスルーによりΔＶＦＴシフトする。読出画素回路２１０と参照画素２３０のレイアウト相関が高い場合、各画素のリセットフィードスルーは同等の変動である。このため、差動増幅器の＋と－の２入力に同相のリセットフィードスルーが入力されるが、同相信号であるため垂直信号線ＶＳＬの出力振幅には影響を与えず、リセット時に設定されたリセット電圧ＶＲＤの値が維持される。そのため、リセット後の増幅トランジスタ２１６の動作点は次の式により表される。
Ｖｇｓ'＋ΔＶＦＴ≒Ｖｄｓ'
上式において、Ｖｇｓ'は、リセット解除後の増幅トランジスタ２１６のゲート－ソース間電圧であり、Ｖｄｓ'は、リセット解除後の増幅トランジスタ２１６のドレイン－ソース間電圧である。
また、リセットフィードスルーにより垂直電流供給線ＶＣＯＭ（すなわち、増幅トランジスタ２１６のソース)の電位もシフトしている。ここで、増幅トランジスタ２１６が飽和領域で動作するためには、次の式を満たす必要がある。
Ｖｄｓ≧Ｖｄｓａｔ ・・・式２
Ｖｄｓａｔ＝Ｖｇｓ－Ｖｔｈ ・・・式３
上式において、Ｖｔｈは、増幅トランジスタ２１６の閾値電圧である。
また、差動増幅回路のオープンループ・ゲインを－Ａｖとした場合、垂直信号線ＶＳＬにおける電荷電圧変換効率ηvslは、次の式により表される。
ηｖｓｌ＝ｅ／｛Ｃｆｄ／（－Ａｖ）＋（Ｃｇｄ＋Ｃｆｄ－ｖｓｌ）｝ …式４
上式において、ｅは、電気素量であり、単位は、例えば、クーロン（Ｃ）である。Ｃｆｄは、浮遊拡散層２１４の容量である。Ｃｇｄは、増幅トランジスタ２１６のゲート－ドレイン間の寄生容量である。Ｃｆｄ－ｖｓｌは、浮遊拡散層２１４と垂直信号線ＶＳＬとの間の寄生容量である。これらの容量の単位は、例えば、ファラッド（Ｆ）である。
第１の比較例では、式１が成立するため、式２および式３を満たすことができず、ドレイン－ソース間電圧ＶｄｓとＶｄｓａｔとの差分が小さくなる。この差分を「飽和領域動作マージン」と称する。
飽和領域動作マージンが小さいと、オープンループ・ゲイン（－Ａｖ）の絶対値が小さくなり、式４のＣｆｄ／（－Ａｖ）の寄与率が大きくなる。これにより、増幅トランジスタ２１６のゲインばらつきΔＡｖが大きくなる。ゲインばらつきΔＡｖの増大により、ＰＲＮＵ（Photo Response Non-Uniformity）特性が悪化してしまう。ＰＲＮＵ特性の悪化により、画像データの画質が低下する。
これに対して、電位差生成回路２３０を設けた場合、リセットの際に、増幅トランジスタ２１６のゲートとドレインとの間の電位差を、その電位差生成回路２３０が生成したΔＶａの値に制御することができる。電位差ΔＶａは、例えば、閾値電圧Ｖｔｈ以上に設定される。これにより、飽和領域動作マージンが大きくなり、式２および式３を満たすことができる。この結果、オープンループ・ゲイン（－Ａｖ）の絶対値が大きくなり、式４のＣｆｄ／（－Ａｖ）の寄与率が小さくなって、増幅トランジスタ２１６のゲインばらつきΔＡｖが小さくなる。ゲインばらつきΔＡｖが小さくなるため、ＰＲＮＵ特性が良好となり、画質を向上させることができる。
次に、図６に例示するように、カラムごとに電位差生成回路２２０を配置した構成を第２の比較例として想定する。
第２の比較例において、増幅トランジスタ２１６の動作点を検討してみると、次の式が成り立つ。
Ｖｄｓ＿ａｍｐ＝Ｖｇｓ＿ａｍｐ＋Ｖｇｓ＿ＳＦ
＝Ｖｇｓ＿ａｍｐ＋Ｖｏｖ＿ＳＦ＋Ｖｔｈ＿ＳＦ ・・・式５
上式においてＶｄｓ＿ａｍｐは増幅トランジスタ２１６のドレイン-ソース間電圧であり、Ｖｇｓ＿ａｍｐはそのトランジスタのゲート-ソース間電圧である。Ｖｇｓ＿ＳＦはソースフォロワトランジスタ２２１のゲート-ソース間電圧である。Ｖｏｖ＿ＳＦはソースフォロワトランジスタ２２１に電流を流すのに必要なオーバードライブ電圧であり、Ｖｔｈ＿ＳＦはソースフォロワトランジスタ２２１の閾値電圧である。
同図に例示するように、第２の比較例では、ソースフォロワトランジスタ２２１がカラム毎に配置されている。このため、その閾値電圧Ｖｔｈ＿ＳＦにばらつきがあると同一カラムの全ての画素の動作点が、そのばらつきを含んで式５で動作点が決まるため、Ｖｄｓ＿ａｍｐもばらつく。そのため、変換効率式のＡｖ項がカラム毎にばらついてしまい変換効率のカラム間ばらつきが悪化する。これはゲイン性縦筋となり、光量が大きくなればなるほどカラム間の出力信号差が発生するため課題になる。
これに対して、画素ごとにソースフォロワトランジスタ２２１を配置したＣＭＯＳイメージセンサ１００では、Ｃｆｄ／（－Ａｖ）のばらつきがカラム毎から画素毎になる。これにより、第２の比較例よりもゲイン性縦筋を抑制し、画質を向上させることができる。
［固体撮像素子の動作例］
図７は、本技術の第１の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。所定の行の読出しの開始タイミングｔ０において、垂直駆動部１１０は、その行への選択信号ＳＥＬをハイレベルにする。
そして、初期化のタイミングｔ１からタイミングｔ２までの期間内に垂直駆動部１１０は、ハイレベルのリセット信号ＳｉｇＲＳＴＤおよびＲｅｆＲＳＴＤを供給する。これにより、浮遊拡散層２１４および２３４が初期化され、リセットレベルが生成される。
また、タイミングｔ２において、垂直駆動部１１０は、制御信号ＳＦＬＭをバイアス電圧Ｖｂｉａｓから基板電圧ＶＰＬに低下させる。バイアス電圧Ｖｂｉａｓは、負荷ＭＯＳトランジスタ２２２の閾値電圧以上の値であり、基板電圧ＶＰＬは、バイアス電圧Ｖｂｉａｓより低い値である。この制御により、初期化後に負荷ＭＯＳトランジスタ２２２をオフ状態にして電流消費を抑制することができる。選択されていない行への制御信号ＳＦＬＭは、初期状態においてハイレベルに制御される。
そして、転送のタイミングｔ３からパルス期間に亘って垂直駆動部１１０は、ハイレベルの転送信号ＳｉｇＴＲＧを供給する。これにより、浮遊拡散層２１４に電荷が転送され、信号レベルが生成される。
図８は、本技術の第１の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。選択した行の読出しの開始タイミングｔ０において、垂直駆動部１１０は、その行への選択信号ＳＥＬをハイレベルにする。
初期化のタイミングｔ１からタイミングｔ２までの期間内に垂直駆動部１１０は、ハイレベルのリセット信号ＲＳＴＳを供給する。これにより、浮遊拡散層２１４が初期化され、リセットレベルが生成される。
そして、転送のタイミングｔ３からパルス期間に亘って垂直駆動部１１０は、ハイレベルの転送信号ＳｉｇＴＲＧを供給する。これにより、浮遊拡散層２１４に電荷が転送され、信号レベルが生成される。
図９は、本技術の第１の実施の形態におけるＣＭＯＳイメージセンサ１００の動作の一例を示すフローチャートである。この動作は、例えば、差動モードが設定されたときに開始される。
ＣＭＯＳイメージセンサ１００は、行を選択し、選択した行の増幅トランジスタ２１６のゲートとドレインとの間の電位差をΔＶａに制御しつつ、浮遊拡散層のリセットを行う（ステップＳ９０１）。ＣＭＯＳイメージセンサ１００は、選択した行の浮遊拡散層に電荷を転送し（ステップＳ９０２）、ＡＤ変換処理やＣＤＳ処理などの信号処理を行う（ステップＳ９０３）。
ＣＭＯＳイメージセンサ１００は、全行の読出しが完了したか否かを判断する（ステップＳ９０４）。全行の読出しが完了していない場合に（ステップＳ９０４：Ｎｏ）、ＣＭＯＳイメージセンサ１００は、ステップＳ９０１以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９０４：Ｙｅｓ）、ＣＭＯＳイメージセンサ１００は、撮像のための動作を終了する。図７に例示した制御は、図９のステップＳ９０１およびＳ９０２において行われる。
なお、複数枚の画像データを連続して撮像する際には、ステップＳ９０１乃至Ｓ９０４が垂直同期信号に同期して繰り返し実行される。
図１０は、本技術の第１の実施の形態における読出画素内の素子のレイアウトの一例を示す図である。光電変換素子２１１と浮遊拡散層２１４との間に転送トランジスタ２１２が配置される。また、光電変換素子２１１の周囲にソースフォロワトランジスタ２２１と、負荷ＭＯＳトランジスタ２２２と、リセットトランジスタ２１３および２１５と、増幅トランジスタ２１６と、選択トランジスタ２１７とが配置される。
なお、参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように、本技術の第１の実施の形態によれば、増幅トランジスタ２１６のゲートとドレインとの間の電位差をΔＶａにするソースフォロワトランジスタ２２１を画素ごとに設けたため、ゲイン性縦筋を抑制し、画質を向上させることができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、負荷ＭＯＳトランジスタ２２２のゲート電圧を制御することにより電流を遮断していたが、この構成では、その行を再度、選択する際にゲート電圧が安定するまでに時間がかかり、フレームレートが低下するおそれがある。この第２の実施の形態のＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１と負荷ＭＯＳトランジスタ２２２との間に、電流を遮断するためのトランジスタを挿入した点において第１の実施の形態と異なる。
図１１は、本技術の第２の実施の形態における読出画素２００の一構成例を示す回路図である。この第２の実施の形態の読出画素２００は、電位差生成回路２２０内に電流遮断トランジスタ２２３をさらに備える点において第１の実施の形態と異なる。電流遮断トランジスタ２２３として、例えば、ｎＭＯＳトランジスタが用いられる。
電流遮断トランジスタ２２３は、垂直駆動部１１０からの制御信号ＳＷに従って、ソースフォロワトランジスタ２２１と負荷ＭＯＳトランジスタ２２２との間の経路を開閉するものである。なお、第２の実施の形態の参照画素２３０の回路構成は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同様である。以降の実施の形態においても同様である。
図１２は、本技術の第２の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。この第２の実施の形態において、垂直駆動部１１０は、初期化終了時のタイミングｔ２において、選択した行への制御信号ＳＷをハイレベルからローレベルに制御して電流遮断トランジスタ２２３をオフ状態にする。一方、制御信号ＳＦＬＭは、ハイレベルに制御される。選択されていない行への制御信号ＳＷは、初期状態においてハイレベルに制御される。
電流遮断トランジスタ２２３を設けることにより、同図に例示するように、負荷ＭＯＳトランジスタ２２２のゲート電圧（すなわち、制御信号ＳＦＬＭ）を制御する必要がなくなる。このため、行を再度、選択する際にゲート電圧が安定するまで待つ必要がなくなり、フレームレートを向上させることができる。
図１３は、本技術の第２の実施の形態における読出画素２００内の素子のレイアウトの一例を示す図である。この第２の実施の形態の読出画素２００のレイアウトは、ソースフォロワトランジスタ２２１と負荷ＭＯＳトランジスタ２２２との間に、電流遮断トランジスタ２２３がさらに配置される点において第１の実施の形態と異なる。なお、第２の実施の形態の参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように、本技術の第２の実施の形態によれば、ソースフォロワトランジスタ２２１と負荷ＭＯＳトランジスタ２２２との間の経路を開閉する電流遮断トランジスタ２２３を設けたため、負荷ＭＯＳトランジスタ２２２のゲート電圧を制御する必要がなくなる。これにより、フレームレートを向上させることができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、負荷ＭＯＳトランジスタ２２２のソースを接地電位に接続していたが、この構成では、トランジスタをさらに削減することが困難である。この第３の実施の形態のＣＭＯＳイメージセンサ１００は、負荷ＭＯＳトランジスタ２２２のソースの電圧を制御する点において第１の実施の形態と異なる。
図１４は、本技術の第３の実施の形態における読出画素２００および参照画素２３０の一構成例を示す回路図である。この第３の実施の形態の読出画素２００は、負荷ＭＯＳトランジスタ２２２のソースに制御電圧Ｖｃが供給され、リセットトランジスタ２１３を備えない点において第１の実施の形態と異なる。
また、第３の実施の形態の参照画素２３０は、リセットトランジスタ２３３を備えない点において第１の実施の形態と異なる。
図１５は、本技術の第３の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。垂直駆動部１１０は、初期化終了時のタイミングｔ２において、選択した行への制御電圧Ｖｃ（すなわち、負荷ＭＯＳトランジスタ２２２のソース電圧）をローレベルからハイレベルに制御する。一方、制御信号ＳＦＬＭは、ハイレベルのままである。選択されていない行への制御電圧Ｖｃは、初期状態においてローレベルに制御される。
図１６は、本技術の第３の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。制御電圧Ｖｃおよび制御信号ＳＦＬＭは、ハイレベルに制御される。これにより、ＳＦモードにおいて負荷ＭＯＳトランジスタ２２２のゲートおよびソースがハイレベルになるため、浮遊拡散層２１４および２３４の電圧を初期化することができる。したがって、ＳＦモードにおいて初期化を行うためのリセットトランジスタ２１３および２３３が不要となる。
図１７は、本技術の第３の実施の形態における読出画素２００内の素子のレイアウトの一例を示す図である。この第３の実施の形態の読出画素２００のレイアウトは、リセットトランジスタ２１３が配置されず、負荷ＭＯＳトランジスタ２２２のソースに制御電圧Ｖｃが接続される点において第１の実施の形態と異なる。
なお、第３の実施の形態の参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように、本技術の第３の実施の形態によれば、垂直駆動部１１０が、負荷ＭＯＳトランジスタ２２２のソースの電圧（制御電圧Ｖｃ）を制御するため、リセットトランジスタ２１３および２３３を削減することができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態では、各画素のソースフォロワトランジスタ２２１のゲートを垂直信号線ＶＳＬに接続していたが、この構成では、垂直方向に配列された画素数だけソースフォロワトランジスタ２２１が並列に接続されることになる。この結果、それらのトランジスタのゲート容量が垂直信号線ＶＳＬに付加されてしまい、セトリングが悪化するおそれがある。この第４の実施の形態のＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１のゲートの接続先を変更した点において第１の実施の形態と異なる。
図１８は、本技術の第４の実施の形態における読出画素２００の一構成例を示す回路図である。この第４の実施の形態の読出画素２００は、ソースフォロワトランジスタ２２１のゲートが、増幅トランジスタ２１６及び選択トランジスタ２１７の接続ノードに接続される点において第１の実施の形態と異なる。この接続により、ソースフォロワトランジスタ２２１のゲート容量が、垂直信号線ＶＳＬから切り離され、セトリングの悪化を回避することができる。
また、垂直駆動部１１０が第Ｎ行へ供給する信号をＳＥＬＮ、ＲＳＴＳＮ、ＳｉｇＴＲＧＮ、ＳｉｇＲＳＴＤＮ、および、ＳＦＬＭＮとする。
図１９は、本技術の第４の実施の形態における差動モードの第Ｎ行の読出し動作の一例を示すタイミングチャートである。第Ｎ行の読出しの開始タイミングｔ０において、垂直駆動部１１０は、その行への選択信号ＳＥＬＮをハイレベルにする。
初期化のタイミングｔ１からタイミングｔ２までの期間内に垂直駆動部１１０は、ハイレベルのリセット信号ＳｉｇＲＳＴＤＮおよびＲｅｆＲＳＴＤを供給する。そして、転送のタイミングｔ３からパルス期間に亘って垂直駆動部１１０は、ハイレベルの転送信号ＳｉｇＴＲＧＮを供給する。
また、垂直駆動部１１０は、タイミングｔ２において選択した第Ｎ行の制御信号ＳＦＬＭＮをハイレベルからローレベルにし、次に選択する第Ｎ＋１行の制御信号ＳＦＬＭＮ＋１をローレベルからハイレベルにする。
図２０は、本技術の第４の実施の形態における差動モードの第Ｎ＋１行の読出し動作の一例を示すタイミングチャートである。第Ｎ＋１行の読出しの開始タイミングｔ１０において、垂直駆動部１１０は、その行への選択信号ＳＥＬＮ＋１をハイレベルにする。
初期化のタイミングｔ１１からタイミングｔ１２までの期間内に垂直駆動部１１０は、ハイレベルのリセット信号ＳｉｇＲＳＴＤＮ＋１およびＲｅｆＲＳＴＤを供給する。そして、転送のタイミングｔ１３からパルス期間に亘って垂直駆動部１１０は、ハイレベルの転送信号ＳｉｇＴＲＧＮ＋１を供給する。
また、垂直駆動部１１０は、タイミングｔ１２において第Ｎ＋１行の制御信号ＳＦＬＭＮ＋１をハイレベルからローレベルにする。
図２１は、本技術の第４の実施の形態における読出画素２００内の素子のレイアウトの一例を示す図である。第４の実施の形態の増幅トランジスタ２１６および選択トランジスタ２１７の間に接続用の端子が追加され、その端子がソースフォロワトランジスタ２２１のゲートに接続される。なお、第４の実施の形態の参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように本技術の第４の実施の形態によれば、ソースフォロワトランジスタ２２１のゲートを増幅トランジスタ２１６及び選択トランジスタ２１７の接続ノードに接続したため、セトリングの悪化を抑制することができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態では、ソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２を直列に接続していたが、この構成では、変換効率のばらつきを十分に低下することができないことがある。この第５の実施の形態のＣＭＯＳイメージセンサ１００は、負荷ＭＯＳトランジスタ２２２とソースフォロワトランジスタ２２１との間にスイッチを設けた点において第１の実施の形態と異なる。
図２２は、本技術の第５の実施の形態における読出画素２００の一構成例を示す回路図である。この第５の実施の形態の読出画素２００は、電位差生成回路２２０内にスイッチ２２４をさらに備える点において第１の実施の形態と異なる。
列のそれぞれにおいて、第Ｎ行の負荷ＭＯＳトランジスタ２２２と第Ｎ＋１行の負荷ＭＯＳトランジスタ２２２とは、ノード３０１と接地電位との間において並列に接続されている。また、第Ｎ行のリセットトランジスタ２１５と第Ｎ＋１行のリセットトランジスタ２１５とは、ノード３０１に共通に接続される。
第Ｎ行のスイッチ２２４は、制御信号ＳＷＮに従って、第Ｎ行のソースフォロワトランジスタ２２１のソースとノード３０１との間の経路を開閉する。第Ｎ＋１行のスイッチ２２４は、制御信号ＳＷＮ＋１に従って、第Ｎ＋１行のソースフォロワトランジスタ２２１のソースとノード３０１との間の経路を開閉する。
なお、第Ｎ行のソースフォロワトランジスタ２２１、負荷ＭＯＳトランジスタ２２２、スイッチ２２４は、特許請求の範囲に記載の第１のソースフォロワトランジスタ、第１の負荷ＭＯＳトランジスタ、第１のスイッチの一例である。第Ｎ＋１行のソースフォロワトランジスタ２２１、負荷ＭＯＳトランジスタ２２２、スイッチ２２４は、特許請求の範囲に記載の第２のソースフォロワトランジスタ、第２の負荷ＭＯＳトランジスタ、第２のスイッチの一例である。
垂直駆動部１１０は、制御信号ＳＷＮやＳＷＮ＋１により、撮像の際に隣接する２行の一方（第Ｎ行など）のスイッチ２２４を初期化時にオン状態にし、他方のスイッチ２２４をオフ状態にする。列内の隣接する２行の組のそれぞれについて、オン状態にする方は、ランダムに選択される。これにより、変換効率のばらつきがランダムノイズに転嫁される。この結果、変換効率のばらつきをさらに抑制することができる。
なお、垂直駆動部１１０は、隣接する２行の両方のスイッチ２２４を同時にオン状態に制御することもできる。これにより、２つの負荷ＭＯＳトランジスタ２２２が並列に接続され、等価的に、２倍のサイズの負荷ＭＯＳトランジスタが接続される。この結果、変換効率の素子間のばらつきを低減することができる。
また、列ごとに、隣接する２行のそれぞれの負荷ＭＯＳトランジスタ２２２を共通のノードに並列に接続しているが、隣接する３行以上のそれぞれの負荷ＭＯＳトランジスタ２２２を共通のノードに並列に接続することもできる。
このように、本技術の第５の実施の形態によれば、負荷ＭＯＳトランジスタ２２２とソースフォロワトランジスタ２２１との間にスイッチ２２４を設けたため、そのスイッチの制御により変換効率のばらつきをさらに低減することができる。
＜６．第６の実施の形態＞
上述の第１の実施の形態では、読出画素２００ごとに負荷ＭＯＳトランジスタ２２２を配置していたが、この構成では、読出画素２００のサイズを縮小することが困難である。この第６の実施の形態のＣＭＯＳイメージセンサ１００は、カラム毎に負荷ＭＯＳトランジスタ２２２を配置した点において第１の実施の形態と異なる。
図２３は、本技術の第６の実施の形態における読出画素２００およびカラム読出し回路２４０の一構成例を示す回路図である。この第６の実施の形態の画素アレイ部１２０において、列ごとにリセット入力線ＶＲＤＳがさらに配線される。また、読出画素２００のそれぞれは、負荷ＭＯＳトランジスタ２２２を備えず、スイッチ２２４をさらに備える。列ごとに、その列内の読出画素２００のそれぞれのリセットトランジスタ２１５は、列に対応するリセット入力線ＶＲＤＳに共通に接続される。また、カラム読出し回路２４０は、リセット入力線ＶＲＤＳと接地電位との間に挿入された負荷ＭＯＳトランジスタ２２２をさらに備える。
また、スイッチ２２４は、制御信号ＳＷＮに従って、ソースフォロワトランジスタ２２１とリセット入力線ＶＲＤＳとの間の経路を開閉する。垂直駆動部１１０は、読み出す行に対応するスイッチ２２４を制御信号ＳＷＮによりオン状態に制御する。
同図に例示するように、カラム毎に負荷ＭＯＳトランジスタ２２２を配置することにより、画素ごとに負荷ＭＯＳトランジスタ２２２を配置する場合よりも、そのトランジスタのサイズを大きくすることができる。これにより、変換効率のばらつきを低減することができる。また、読出画素２００のサイズを縮小することができる。
図２４は、本技術の第６の実施の形態における読出画素２００内の素子のレイアウトの一例を示す図である。第６の実施の形態の読出画素２００には、負荷ＭＯＳトランジスタ２２２の代わりに、スイッチ２２４として機能するトランジスタ（ｎＭＯＳトランジスタなど）が配置される。なお、第６の実施の形態の参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように、本技術の第６の実施の形態によれば、カラム毎に負荷ＭＯＳトランジスタ２２２を配置したため、画素ごとに配置する場合よりも変換効率のばらつきを低減し、読出画素２００のサイズを縮小することができる。
＜７．第７の実施の形態＞
上述の第６の実施の形態では、読出画素２００ごとにリセットトランジスタ２１３および２１５を配置し、カラム毎に負荷ＭＯＳトランジスタ２２２を配置していたが、この構成では、読出画素２００内のトランジスタをさらに削減することが困難である。この第７の実施の形態のＣＭＯＳイメージセンサ１００は、リセット入力線ＶＲＤＳと電源線ＶＤＤＨＰＸとの間の経路を開閉するカラムスイッチを設けた点において第６の実施の形態と異なる。
図２５は、本技術の第７の実施の形態における読出画素２００およびカラム読出し回路２４０の一構成例を示す回路図である。この第７の実施の形態のカラム読出し回路２４０は、カラムスイッチ２２５をさらに備える点において第１の実施の形態と異なる。
カラムスイッチ２２５は、システム制御部１３０からの制御信号ＳＷＣＬＭに従ってリセット入力線ＶＲＤＳと電源線ＶＤＤＨＰＸとの間の経路を開閉するものである。
また、第７の実施の形態の読出画素２００は、リセットトランジスタ２１３を備えない点において第６の実施の形態と異なる。
図２６は、本技術の第７の実施の形態における差動モードの第Ｍフレームの読出し動作の一例を示すタイミングチャートである。
図２７は、本技術の第７の実施の形態における差動モードの第Ｍ＋１フレームの読出し動作の一例を示すタイミングチャートである。
差動モードにおいて、垂直駆動部１１０は、制御信号ＳＦＬＭをＶｂｉａｓにする。また、システム制御部１３０は、隣接する２行のそれぞれのスイッチ２２４の一方のみをオン状態にし、フレームごとにオン状態にするスイッチ２２４をランダムに切り替える。例えば、第Ｍフレームにおいて、制御信号ＳＷＮおよびＳＷＮ＋１より、第Ｎ行および第Ｎ＋１行のうち第Ｎ行のスイッチ２２４がオン状態に制御される。第Ｍ＋１フレームにおいて、制御信号ＳＷＮおよびＳＷＮ＋１より、第Ｎ＋１行のスイッチ２２４がオン状態に制御される。また、差動モードにおいてカラムスイッチ２２５はオフ状態に制御される。
図２６および図２７に例示した制御により、ゲイン性の固定パターンノイズとして観測される変換効率のばらつきをランダムノイズに転嫁することができる。
なお、図２８に例示するように、差動モードにおいてシステム制御部１３０は、隣接する２行のそれぞれのスイッチ２２４を同時にオン状態にすることもできる。これにより、２つの負荷ＭＯＳトランジスタ２２２が並列に接続され、等価的に、２倍のサイズの負荷ＭＯＳトランジスタが接続される。この結果、変換効率の素子間のばらつきを低減することができる。
図２９は、本技術の第７の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。システム制御部１３０は、ＳＦモードにおいて制御信号ＳＷＣＬＭをハイレベルにしてカラムスイッチ２２５をオン状態にする。これにより、ＳＦモードにおいて、カラムスイッチ２２５を介してリセット入力線ＶＲＤＳから浮遊拡散層２１４をリセットする電圧を供給することができる。このため、読出画素２００および参照画素２３０内にリセットトランジスタ２１３や２３３を配置する必要がなくなり、それらのトランジスタを削減することができる。
図３０は、本技術の第７の実施の形態における読出画素２００内の素子のレイアウトの一例を示す図である。この第７の実施の形態の読出画素２００のレイアウトは、リセットトランジスタ２１３が配置されず、リセットトランジスタ２１５のドレインにリセット入力線ＶＲＤＳが接続される点において第６の実施の形態と異なる。なお、第７の実施の形態の参照画素２３０のレイアウト（不図示）は、リセットトランジスタ２３５および選択トランジスタ２３７の接続先が異なる点を除き、読出画素２００と同一である。
このように、本技術の第７の実施の形態によれば、リセット入力線ＶＲＤＳと電源線ＶＤＤＨＰＸとの間の経路を開閉するカラムスイッチ２２５を配置したため、リセットトランジスタ２１５を削減することができる。
＜８．第８の実施の形態＞
上述の第１の実施の形態では、読出画素２００ごとにソースフォロワトランジスタ２２１や負荷ＭＯＳトランジスタ２２２を配置していたが、この構成では、読出画素２００のサイズを縮小することが困難である。この第８の実施の形態のＣＭＯＳイメージセンサ１００は、浮遊拡散層２１４を複数の読出画素２００で共有する点において第１の実施の形態と異なる。
図３１は、本技術の第８の実施の形態におけるＦＤ共有ブロック２６０の一構成例を示す回路図である。第８の実施の形態において、画素アレイ部１２０には、所定数のＦＤ共有ブロック２６０が配列される。
ＦＤ共有ブロック２６０は、光電変換素子２１１、２６１、２６２および２６３と、転送トランジスタ２１２、２６４、２６５および２６６とを備える。また、ＦＤ共有ブロック２６０は、リセットトランジスタ２１３および２１５と、浮遊拡散層２１４と、増幅トランジスタ２１６と、選択トランジスタ２１７と、ソースフォロワトランジスタ２２１と、負荷ＭＯＳトランジスタ２２２とを備える。
転送トランジスタ２１２は、転送信号ＳｉｇＴＲＧ１に従って、光電変換素子２１１から浮遊拡散層２１４へ電荷を転送する。転送トランジスタ２６４は、転送信号ＳｉｇＴＲＧ２に従って、光電変換素子２６１から浮遊拡散層２１４へ電荷を転送する。転送トランジスタ２６５は、転送信号ＳｉｇＴＲＧ３に従って、光電変換素子２６２から浮遊拡散層２１４へ電荷を転送する。転送トランジスタ２６６は、転送信号ＳｉｇＴＲＧ４に従って、光電変換素子２６３から浮遊拡散層２１４へ電荷を転送する。
第８の実施の形態における浮遊拡散層２１４以降の素子の接続構成は、第１の実施の形態と同様である。
ＦＤ共有ブロック２６０は、浮遊拡散層２１４以降の素子（ソースフォロワトランジスタ２２１など）を共有する４つの読出画素２００として機能する。浮遊拡散層２１４等を複数の読出画素２００が共有することにより、共有しない場合よりも画素ごとの素子数を削減し、読出画素２００のサイズを縮小することができる。
なお、浮遊拡散層２１４を共有する画素数を４画素としているが、２画素以上であれば、４画素に限定されない。
図３２は、本技術の第８の実施の形態におけるＦＤ共有ブロック２６０内の素子のレイアウトの一例を示す図である。第８の実施の形態のＦＤ共有ブロック２６０のレイアウトは、光電変換素子２６１、２６２および２６３と、転送トランジスタ２６４、２６５および２６６とがさらに配置される点において第１の実施の形態の読出画素２００と異なる。
このように、本技術の第８の実施の形態によれば、浮遊拡散層２１４などを複数の読出画素２００が共有するため、共有しない場合よりも読出画素２００のサイズを縮小することができる。
＜９．第９の実施の形態＞
上述の第１の実施の形態では、単一の半導体チップに回路のそれぞれを配置していたが、この構成では、画素のサイズを縮小することが困難である。この第９の実施の形態のＣＭＯＳイメージセンサ１００は、積層した複数のチップに分散して回路を配置した点において第１の実施の形態と異なる。
図３３は、本技術の第９の実施の形態におけるＣＭＯＳイメージセンサ１００の積層構造の一例を示す図である。第９の実施の形態におけるＣＭＯＳイメージセンサ１００は、回路チップ１０２と、その回路チップ１０２に積層された画素チップ１０１とを備える。これらのチップは、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
画素チップ１０１には、上側画素アレイ部１２３が配置される。この上側画素アレイ部１２３には、複数の読出画素回路２１０と複数の参照画素２３０とが二次元格子状に配列される。
回路チップ１０２には、下側画素アレイ部１２４と、垂直駆動部１１０、システム制御部１３０、カラム読出し部１４０、カラム信号処理部１５０、水平駆動部１６０および信号処理部１７０とが配置される。同図においては、記載の便宜上、下側画素アレイ部１２４およびカラム読出し部１４０以外の回路は省略されている。
下側画素アレイ部１２４には、読出画素回路２１０ごとに、電位差生成回路２２０が配置される。
図３４は、本技術の第９の実施の形態における読出画素２００、参照画素２３０およびカラム読出し回路２４０の一構成例を示す回路図である。読出画素回路２１０および参照画素２３０は、画素チップ１０１に配置される。一方、電位差生成回路２２０やカラム読出し回路２４０は、回路チップ１０２に配置される。同図に例示するように、画素チップ１０１および回路チップ１０２に分散して回路を配置することにより、画素チップ１０１上の画素ごとの素子数を削減することができる。これにより、積層しない場合と比較して、画素のサイズを小さくすることができる。
このように、本技術の第９の実施の形態によれば、積層した複数のチップに分散して回路を配置したため、画素のサイズを縮小することができる。
＜１０．第１０の実施の形態＞
上述の第９の実施の形態では、ソースフォロワトランジスタ２２１のゲートをＣｕ－Ｃｕ接続を介して垂直信号線ＶＳＬに接続していたが、この構成では、垂直信号線ＶＳＬに接続されるＣｕ－Ｃｕ接続数が行数分、必要になる。このため、垂直信号線ＶＳＬの負荷が増大して、セトリングが悪化するおそれがある。この第１０の実施の形態におけるＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１のゲートと垂直信号線ＶＳＬとの間の経路を開閉するスイッチ２１８を画素チップ１０１に追加した点において第９の実施の形態と異なる。
図３５は、本技術の第１０の実施の形態における読出画素２００の一構成例を示す回路図である。この第１０の実施の形態の読出画素２００は、画素チップ１０１上の読出画素回路２１０がスイッチ２１８をさらに備える点において第１の実施の形態と異なる。
スイッチ２１８は、垂直駆動部１１０からの制御信号ＳＷＮに従って、ソースフォロワトランジスタ２２１のゲートと垂直信号線ＶＳＬとの間の経路を開閉するものである。
図３６は、本技術の第１０の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。垂直駆動部１１０は、読み出す行のスイッチ２１８をタイミングｔ１乃至ｔ２の期間内に制御信号ＳＷＮによりオン状態にし、残りの行のスイッチ２１８をオフ状態にする。これにより、読み出す行のＣｕ－Ｃｕ接続のみが垂直信号線ＶＳＬに接続され、残りのＣｕ－Ｃｕ接続は切り離される。この結果、セトリングの悪化を抑制することができる。
このように、本技術の第１０の実施の形態によれば、ソースフォロワトランジスタ２２１のゲートと垂直信号線ＶＳＬとの間の経路を開閉するスイッチ２１８を配置したため、垂直信号線ＶＳＬに接続されるＣｕ－Ｃｕ接続数を最小限にすることができる。これにより、セトリングの悪化を抑制することができる。
＜１１．第１１の実施の形態＞
上述の第１０の実施の形態では、ソースフォロワトランジスタ２２１のゲートと垂直信号線ＶＳＬとの間の経路を開閉するスイッチ２１８を配置していたが、この構成では、画素の素子を削減することが困難である。この第１１の実施の形態のＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１のゲートの接続先を変更した点において第１０の実施の形態と異なる。
図３７は、本技術の第１１の実施の形態における読出画素２００の一構成例を示す回路図である。この第１１の実施の形態の読出画素２００は、スイッチ２１８を備えず、ソースフォロワトランジスタ２２１のゲートが、増幅トランジスタ２１６及び選択トランジスタ２１７の接続ノードに接続される点において第１０の実施の形態と異なる。この接続により、ソースフォロワトランジスタ２２１のゲート容量が、垂直信号線ＶＳＬから切り離され、第１０の実施の形態と同様にセトリングの悪化を回避することができる。このため、スイッチ２１８を削減することができる。
このように本技術の第１１の実施の形態によれば、ソースフォロワトランジスタ２２１のゲートを増幅トランジスタ２１６及び選択トランジスタ２１７の接続ノードに接続したため、セトリングの悪化を抑制しつつ、スイッチ２１８を削減することができる。
＜１２．第１２の実施の形態＞
上述の第９の実施の形態では、複数のチップに分散して回路を配置していたが、この構成では、読出画素回路２１０内のトランジスタをさらに削減することが困難である。この第１２の実施の形態のＣＭＯＳイメージセンサ１００は、画素チップ１０１、回路チップ１０２のそれぞれにスイッチを追加した点において第９の実施の形態と異なる。
図３８は、本技術の第１２の実施の形態における読出画素２００、参照画素２３０およびカラム読出し回路２４０の一構成例を示す回路図である。この第１２の実施の形態の読出画素２００は、リセットトランジスタ２１３を備えず、スイッチ２１８、２２６、２２７および２２８をさらに備える点において第９の実施の形態と異なる。第１２の実施の形態の参照画素２３０は、リセットトランジスタ２３３を備えない点において第９の実施の形態と異なる。
スイッチ２１８は、画素チップ１０１上の読出画素回路２１０内に配置され、垂直駆動部１１０からの制御信号ＳＷＡに従って、ソースフォロワトランジスタ２２１のゲートと垂直信号線ＶＳＬとの間の経路を開閉する。なお、スイッチ２１８は、特許請求の範囲に記載の第１のスイッチの一例である。
スイッチ２２６乃至２２８は、回路チップ１０２の電位差生成回路２２０内に配置される。スイッチ２２６は、垂直駆動部１１０からの制御信号ＳＷＢに従って、リセットトランジスタ２１５のドレインと所定の電源電圧との間の経路を開閉するものである。なお、スイッチ２２６は、特許請求の範囲に記載の第２のスイッチの一例である。
スイッチ２２７は、垂直駆動部１１０からの制御信号ＳＷＣに従って、リセットトランジスタ２１５のドレインとソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２の接続ノードとの間の経路を開閉するものである。なお、スイッチ２２７は、特許請求の範囲に記載の第３のスイッチの一例である。
スイッチ２２８は、垂直駆動部１１０からの制御信号ＳＷＤに従って、ソースフォロワトランジスタ２２１のゲートと接地電位との間の経路を開閉するものである。なお、スイッチ２２８は、特許請求の範囲に記載の第４のスイッチの一例である。
同図に例示するように、垂直駆動部１１０は、差動モードにおいて制御信号ＳＷＡ乃至ＳＷＤにより、スイッチ２１８および２２７をオン状態にし、スイッチ２２６および２２８をオフ状態にする。
一方、図３９に例示するように、垂直駆動部１１０は、ＳＦモードにおいて制御信号ＳＷＡ乃至ＳＷＤにより、スイッチ２１８および２２７をオフ状態にし、スイッチ２２６および２２８をオン状態にする。
図４０は、本技術の第１２の実施の形態における差動モードの読出し動作の一例を示すタイミングチャートである。同図に例示するように、垂直駆動部１１０は、初期化のタイミングｔ１乃至ｔ２の期間に亘って制御信号ＳＷＡおよびＳＷＣをハイレベルにしてスイッチ２１８および２２７をオン状態にする。これにより、差動モードにおいて帰還経路が形成される。
図４１は、本技術の第１２の実施の形態におけるＳＦモードの読出し動作の一例を示すタイミングチャートである。同図に例示するように、垂直駆動部１１０は、行が選択されたタイミングｔ０において、制御信号ＳＷＢおよびＳＷＤをハイレベルにしてスイッチ２２６および２２８をオン状態にする。これにより、浮遊拡散層２１４が初期化されるため、リセットトランジスタ２１３および２３３を削減することができる。
このように本技術の第１２の実施の形態によれば、スイッチ２１８とスイッチ２２６乃至２２８とを追加したため、リセットトランジスタ２１３および２３３を削減することができる。
＜１３．第１３の実施の形態＞
上述の第９の実施の形態では、ソースフォロワトランジスタ２２１のゲートおよびソースの接続先が固定であったが、この構成では、変換効率のばらつきをさらに抑制することが困難である。この第１３の実施の形態のＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１のゲートおよびソースの接続先を切り替えるデマルチプレクサおよびマルチプレクサを追加した点において第１の実施の形態と異なる。
図４２は、本技術の第１３の実施の形態における読出画素２００の一構成例を示す回路図である。この第１３の実施の形態の回路チップ１０２には、所定数の行（例えば、３行）ごとに、デマルチプレクサ２７１、マルチプレクサ２７２および選択信号生成回路２７３がさらに配置される。また、読出画素回路２１０内にスイッチ２１８がさらに配置される。
デマルチプレクサ２７１、マルチプレクサ２７２および選択信号生成回路２７３と、対応する３行のそれぞれの読出画素回路２１０および電位差生成回路２２０とからなる回路は、３行分の読出画素２００として機能する。
スイッチ２１８は、垂直駆動部１１０からの制御信号ＳＷＮに従って、垂直信号線ＶＳＬとデマルチプレクサ２７１の入力端子との間の経路を開閉する。垂直駆動部１１０は、読み出す行のスイッチ２１８をオン状態にし、残りの行のスイッチ２１８をオフ状態にする。
デマルチプレクサ２７１は、選択信号生成回路２７３の制御に従って、隣接する３行のいずれかのソースフォロワトランジスタ２２１のゲートと、垂直信号線ＶＳＬとをスイッチ２１８を介して接続するものである。
マルチプレクサ２７２は、選択信号生成回路２７３の制御に従って、隣接する３行のいずれかのソースフォロワトランジスタ２２１のソースと、それらの３行のそれぞれのリセットトランジスタ２１５のドレインとを接続するものである。
選択信号生成回路２７３は、デマルチプレクサ２７１およびマルチプレクサ２７２の接続先を切り替えるための選択信号ＭＸ１乃至ＭＸ３を生成し、デマルチプレクサ２７１およびマルチプレクサ２７２に供給するものである。
図４３は、本技術の第１３の実施の形態における差動モードの第Ｍフレームを読み出す際の読出画素２００の状態の一例を示す回路図である。同図の太線は、帰還経路を示す。
図４４は、本技術の第１３の実施の形態における差動モードの第Ｍ＋１フレームを読み出す際の読出画素２００の状態の一例を示す回路図である。同図の太線は、帰還経路を示す。
図４３および図４４に例示するように、デマルチプレクサ２７１は、フレームごとに、読み出す行のスイッチ２１８の接続先をランダムに切り替える。マルチプレクサ２７２は、デマルチプレクサ２７１にゲートが接続されたソースフォロワトランジスタ２２１のソースを、読み出す行のリセットトランジスタ２１５に接続する。これにより、固定パターンノイズとして生じる変換効率のばらつき量をフレームごとに変えることができ、ランダムノイズに転嫁することができる。
図４５は、本技術の第１３の実施の形態における差動モードの第Ｍフレームの読出し動作の一例を示すタイミングチャートである。第Ｍフレームにおいて第Ｎ行を読み出す際に、垂直駆動部１１０は、初期化のタイミングｔ１１乃至ｔ１２の期間内に制御信号ＭＸ２をハイレベルにして第Ｎ行の読出画素回路２１０を、第Ｎ＋１行のソースフォロワトランジスタ２２１に接続する。
図４６は、本技術の第１３の実施の形態における差動モードの第Ｍ＋１フレームの読出し動作の一例を示すタイミングチャートである。第Ｍ＋１フレームにおいて第Ｎ行を読み出す際に、垂直駆動部１１０は、初期化のタイミングｔ１１乃至ｔ１２の期間内に制御信号ＭＸ１をハイレベルにして第Ｎ行の読出画素回路２１０を、第Ｎ行のソースフォロワトランジスタ２２１に接続する。
このように本技術の第１３の実施の形態によれば、デマルチプレクサ２７１およびマルチプレクサ２７２が接続先をランダムに切り替えるため、変換効率のばらつきを低減することができる。
＜１４．第１４の実施の形態＞
上述の第９の実施の形態では、ソースフォロワトランジスタ２２１のゲートおよびソースの接続先が固定であったが、この構成では、変換効率のばらつきをさらに抑制することが困難である。この第１４の実施の形態のＣＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１のゲートおよびソースの接続先を切り替えるセレクタを追加した点において第９の実施の形態と異なる。
図４７は、本技術の第１４の実施の形態における読出画素２００の一構成例を示す回路図である。この第１４の実施の形態において、回路チップ１０２には、水平方向において所定数の列（例えば、３列）ごとにセレクタ２７４および２７５と選択信号生成回路２７３とが配置される。例えば、全行数をＩ（Ｉは、整数）行とし、全列数をＪ（Ｊは、整数）列とすると、セレクタ２７４、セレクタ２７５および選択信号生成回路２７３は、Ｉ／３×Ｊ個ずつ配置される。また、読出画素回路２１０内にスイッチ２１８がさらに配置される。
ソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２からなる電位差生成回路２２０は、画素ごとに配置される。
セレクタ２７４、セレクタ２７５および選択信号生成回路２７３と、対応する３列のそれぞれの読出画素回路２１０および電位差生成回路２２０とからなる回路は、３列分の読出画素２００として機能する。
スイッチ２１８は、垂直駆動部１１０からの制御信号ＳＷに従って、垂直信号線ＶＳＬとセレクタ２７４の入力端子との間の経路を開閉する。垂直駆動部１１０は、読み出す行のスイッチ２１８をオン状態にし、残りの行のスイッチ２１８をオフ状態にする。
セレクタ２７４は、選択信号生成回路２７３の制御に従って、対応する行において、３列のスイッチ２１８と３列のソースフォロワトランジスタのそれぞれのゲートとを１対１で接続する。セレクタ２７５は、選択信号生成回路２７３の制御に従って、対応する行において、３列のソースフォロワトランジスタのそれぞれのソースと３列の読出画素回路２１０とを１対１で接続する。なお、セレクタ２７４および２７５は、特許請求の範囲に記載の第１および第２のセレクタの一例である。
選択信号生成回路２７３は、セレクタ２７４および２７５の接続先を切り替えるための選択信号を生成し、それらのセレクタに供給するものである。
セレクタ２７４および２７５の接続先は、フレームごとにランダムに切り替えられる。例えば、第Ｍフレームにおいて、ｊ（ｊは、整数）列の読出画素回路２１０と、ｊ列のソースフォロワトランジスタ２２１とが接続される。そのフレームにおいて、ｊ＋１列、ｊ＋２列の読出画素回路２１０と、ｊ＋１列、ｊ＋２列のソースフォロワトランジスタ２２１とが接続される。
そして、第Ｍ＋１フレームにおいて、ｊ列の読出画素回路２１０と、ｊ＋１列のソースフォロワトランジスタ２２１とが接続される。そのフレームにおいて、ｊ＋１列、ｊ＋２列の読出画素回路２１０と、ｊ列、ｊ＋２列のソースフォロワトランジスタ２２１とが接続される。
セレクタ２７４および２７５がランダムに接続先を切り替えることにより、変換効率のばらつきを、ランダムノイズに転嫁することができる。
このように本技術の第１４の実施の形態によれば、セレクタ２７４および２７５が接続先をランダムに切り替えるため、変換効率のばらつきを低減することができる。
＜１５．第１５の実施の形態＞
上述の第９の実施の形態では、読出画素２００ごとに電位差生成回路２２０を配置していたが、この構成では、ソースフォロワトランジスタ２２１の閾値電圧のばらつきの低減が困難である。この第１５の実施の形態のＣＭＯＳイメージセンサ１００は、複数の画素が１つの電位差生成回路２２０を共有する点において第９の実施の形態と異なる。
図４８は、本技術の第１５の実施の形態における読出画素２００の一構成例を示す回路図である。この第１５の実施の形態において、列は、複数の共有エリアに分割される。それぞれの共有エリアは、垂直方向に配列されたＫ（Ｋは、整数）個の読出画素回路２１０と、電位差生成回路２２０とを備える。同図における点線で囲まれた部分は、共有エリアを示す。
ソースフォロワトランジスタ２２１は、対応する共有エリア内のＫ個の読出画素回路２１０に共通に接続される。言い換えれば、１つのソースフォロワトランジスタ２２１が、共有エリア内のＫ個の読出画素回路２１０により共有される。共有エリアは、Ｋ個の読出画素２００として機能する。
１つのソースフォロワトランジスタ２２１を、Ｋ（同図では、４）個の読出画素回路２１０により共有することにより、画素ごとにソースフォロワトランジスタ２２１を配置する場合と比較して、Ｃｕ－Ｃｕ接続数を削減することができる。また、ソースフォロワトランジスタ２２１の面積を大きくすることができるため、その閾値電圧のばらつきを低減することができる。
このように、本技術の第１５の実施の形態によれば、１つのソースフォロワトランジスタ２２１をＫ個の読出画素回路２１０により共有するため、Ｃｕ－Ｃｕ接続数を削減し、ソースフォロワトランジスタ２２１の閾値電圧のばらつきを低減することができる。
＜１６．第１６の実施の形態＞
上述の第１５の実施の形態では、隣接するＫ個の読出画素回路２１０を１つのソースフォロワトランジスタ２２１に接続していた。しかし、この構成では、ソースフォロワトランジスタ２２１の閾値電圧のばらつきの影響を受けるＫ個の読出画素２００が隣接するため、それらの画素が画像データ内で大きな塊となって認識されやすくなる。この第１６の実施の形態のＭＯＳイメージセンサ１００は、ソースフォロワトランジスタ２２１の接続先を切り替えるスイッチを追加した点において第１５の実施の形態と異なる。
図４９は、本技術の第１６の実施の形態における読出画素２００の一構成例を示す回路図である。この第１６の実施の形態の回路チップ１０２は、電位差生成回路２２０において、画素ごとにスイッチ２２７がさらに配置される点において第１５の実施の形態と異なる。
スイッチ２２７は、垂直駆動部１１０からの制御信号ＳＷに従って、対応する読出画素回路２１０と、共有するソースフォロワトランジスタ２２１のソースとの間の経路を切り替える。
垂直駆動部１１０は、共有エリアごとに、Ｋ個のスイッチ２２７を制御し、対応するソースフォロワトランジスタ２２１のソースの接続先を、Ｋ個の読出画素回路２１０の少なくとも一部（１乃至Ｋのいずれか）にランダムに切り替える。これにより、隣接するＫ画素における変換効率のばらつきを抑制することができる。
このように、本技術の第１６の実施の形態によれば、共有するソースフォロワトランジスタ２２１のソースの接続先をスイッチ２２７により切り替えるため、変換効率のばらつきをさらに抑制することができる。
＜１７．第１７の実施の形態＞
上述の第１５の実施の形態では、隣接するＫ個の読出画素回路２１０を１つのソースフォロワトランジスタ２２１に接続していた。しかし、この構成では、ソースフォロワトランジスタ２２１の閾値電圧のばらつきの影響を受けるＫ個の読出画素２００が隣接するため、それらの画素が画像データ内で大きな塊となって認識されやすくなる。この第１７の実施の形態のＣＭＯＳイメージセンサ１００は、奇数行、偶数行のそれぞれで異なるソースフォロワトランジスタ２２１に接続した点において第１５の実施の形態と異なる。
図５０は、本技術の第１７の実施の形態における読出画素２００の一構成例を示す回路図である。この第１７の実施の形態の共有エリアは、電位差生成回路２２０において、ソースフォロワトランジスタ２２１および負荷ＭＯＳトランジスタ２２２が、２つずつ配置される点において第１５の実施の形態と異なる。
２つのソースフォロワトランジスタ２２１の一方は、共有エリア内の奇数行に共通に接続され、他方は偶数行に共通に接続される。２つの負荷ＭＯＳトランジスタ２２２の一方は、共有エリア内の奇数行に共通に接続され、他方は偶数行に共通に接続される。すなわち、共有エリア内の奇数行と、偶数行とで共有するソースフォロワトランジスタ２２１が異なる。なお、２つのソースフォロワトランジスタ２２１は、特許請求の範囲に記載の第１および第２のソースフォロワトランジスタの一例である。
奇数行と偶数行とで異なるソースフォロワトランジスタ２２１を共有することにより、奇数行と偶数行とで同一のソースフォロワトランジスタ２２１を共有する第１５の実施の形態と比較して、変換効率のばらつきを抑制することができる。
このように、本技術の第１７の実施の形態によれば、奇数行と偶数行とで異なるソースフォロワトランジスタ２２１を共有するため、変換効率のばらつきをさらに抑制することができる。
＜１８．第１８の実施の形態＞
上述の第９の実施の形態では、画素チップ１０１および回路チップ１０２に分散して回路を配置していたが、この構成では、チップごとの回路規模を削減することが困難である。この第１８の実施の形態のＣＭＯＳイメージセンサ１００は、３つの半導体チップを積層する点において第９の実施の形態と異なる。
図５１は、本技術の第１８の実施の形態におけるＣＭＯＳイメージセンサ１００の積層構造の一例を示す図である。第１８の実施の形態におけるＣＭＯＳイメージセンサ１００は、積層された上側画素チップ１０３、下側画素チップ１０４および回路チップ１０２を備える。
上側画素チップ１０３には、上側画素アレイ部１２３が配置される。下側画素チップ１０４には、下側画素アレイ部１２４が配置される。回路チップ１０２には、垂直駆動部１１０、システム制御部１３０、カラム読出し部１４０、カラム信号処理部１５０、水平駆動部１６０および信号処理部１７０が配置される。
同図に例示するように、３つのチップに分散して回路を配置することにより、２つのチップに回路を配置する第９の実施の形態と比較して、チップごとの回路規模を削減することができる。
なお、第１８の実施の形態に、積層構造の第１０乃至１７の実施の形態のそれぞれを適用することができる。
このように、本技術の第１８の実施の形態によれば、積層した３つのチップに分散して回路を配置したため、チップごとの回路規模を削減することができる。
＜１９．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図５２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図５３は、撮像部１２０３１の設置位置の例を示す図である。
図５３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図５３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１のＣＭＯＳイメージセンサ１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、変換効率のばらつきを抑制し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定の参照電位に応じた参照電流を供給する参照側増幅トランジスタがそれぞれに設けられた複数の参照画素と、
ゲートの電位および前記参照電位の差分に応じた信号電流をドレインからソースに供給する読出し側増幅トランジスタがそれぞれに設けられた複数の読出画素回路と、
前記ゲートの電位と前記参照電位とが初期化されるときに前記ゲートおよび前記ドレインの間の電位差を所定値に制御する複数のソースフォロワトランジスタを前記読出画素回路の列ごとに配置した電位差生成部と
を具備する固体撮像素子。
（２）前記読出画素回路と前記ソースフォロワトランジスタとは、複数の読出画素のそれぞれに設けられ、
前記複数の読出画素回路と前記複数の参照画素と前記電位差生成部とは、同一の半導体チップに配置される
前記（１）記載の固体撮像素子。
（３）前記複数の読出画素のそれぞれは、前記ソースフォロワトランジスタと所定の接地電位との間に直列に接続された負荷ＭＯＳトランジスタをさらに備える
前記（２）記載の固体撮像素子。
（４）前記複数の読出画素のそれぞれは、
負荷ＭＯＳトランジスタと、
前記ソースフォロワトランジスタと前記負荷ＭＯＳトランジスタとの間の経路を開閉する電流遮断トランジスタと
をさらに備える
前記（２）記載の固体撮像素子。
（５）前記読出画素回路を初期化した際に制御電圧を変化させる垂直駆動部をさらに具備し、
前記複数の読出画素のそれぞれは、前記ソースフォロワトランジスタと前記制御電圧との間に直列に接続された負荷ＭＯＳトランジスタをさらに備える
前記（２）記載の固体撮像素子。
（６）前記読出画素回路は、所定の選択信号に従って前記信号電流を出力する選択トランジスタをさらに備え、
前記ソースフォロワトランジスタのゲートは、前記読出し側増幅トランジスタおよび前記選択トランジスタの接続ノードに接続される
前記（２）記載の固体撮像素子。
（７）前記複数の読出画素は、第１および第２の読出画素を含み、
前記第１の読出画素は、第１のソースフォロワトランジスタと第１の負荷ＭＯＳトランジスタと第１のスイッチとを備え、
前記第２の読出画素は、第２のソースフォロワトランジスタと第２の負荷ＭＯＳトランジスタと第２のスイッチとを備え、
前記第１および第２の負荷ＭＯＳトランジスタは、所定ノードと所定の接地電位との間に並列に接続され、
前記第１のスイッチは、前記第１のソースフォロワトランジスタと前記所定ノードとの間の経路を開閉し、
前記第２のスイッチは、前記第２のソースフォロワトランジスタと前記所定ノードとの間の経路を開閉する
前記（２）記載の固体撮像素子。
（８）前記電位差生成部は、リセット入力線に接続された負荷ＭＯＳトランジスタを前記列ごとにさらに備え、
前記複数の読出画素のそれぞれは、
前記ソースフォロワトランジスタと、
前記ソースフォロワトランジスタおよび前記リセット入力線の間の経路を開閉するスイッチと
をさらに備える前記（２）記載の固体撮像素子。
（９）前記リセット入力線と所定の電源線との間の経路を開閉するカラムスイッチを前記列ごとにさらに具備する
請求項８記載の固体撮像素子。
（１０）前記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、
前記複数の読出画素回路と前記複数の参照画素とは、所定の画素チップに配置され、
前記電位差生成部は、所定の回路チップに配置される
前記（１）記載の固体撮像素子。
（１１）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記ソースフォロワトランジスタのゲートは、垂直信号線に接続される
前記（１０）記載の固体撮像素子。
（１２）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記読出画素回路は、垂直信号線と前記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチをさらに備える
前記（１０）記載の固体撮像素子。
（１３）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記読出画素回路は、所定の選択信号に従って前記信号電流を出力する選択トランジスタをさらに備え、
前記ソースフォロワトランジスタのゲートは、前記読出し側増幅トランジスタおよび前記選択トランジスタの接続ノードに接続される
前記（１０）記載の固体撮像素子。
（１４）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記読出画素回路は、
垂直信号線と前記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチと、
浮遊拡散層を初期化するリセットトランジスタと
をさらに備え、
前記電位差生成部は、
前記リセットトランジスタと所定の電源電圧との間の経路を開閉する第２のスイッチと、
前記リセットトランジスタと前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタの接続ノードとの間の経路を開閉する第３のスイッチと、
前記ソースフォロワトランジスタのゲートと所定の接地電位との間の経路を開閉する第４のスイッチと
をさらに備える前記（１０）記載の固体撮像素子。
（１５）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記回路チップには、
前記列に対応する所定数の前記ソースフォロワトランジスタのいずれかのゲートを垂直信号線に接続するデマルチプレクサと、
前記デマルチプレクサに前記ゲートが接続された前記ソースフォロワトランジスタのソースを前記複数の読出画素回路のいずれかに接続するマルチプレクサと
がさらに配置される
前記（１０）記載の固体撮像素子。
（１６）前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
前記回路チップには、
所定数の垂直信号線と水平方向に配列された所定数の前記ソースフォロワトランジスタのそれぞれのゲートとを接続する第１のセレクタと、
前記水平方向に配列された所定数の前記ソースフォロワトランジスタのそれぞれのソースと前記水平方向に配列された所定数の前記読出画素回路とを接続する第２のセレクタと
がさらに配置される
前記（１０）記載の固体撮像素子。
（１７）前記列のそれぞれは、複数の共有エリアに分割され、
前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記共有エリアごとに配置され、
前記ソースフォロワトランジスタは、前記共有エリア内の所定数の前記読出画素回路に共通に接続される
前記（１０）記載の固体撮像素子。
（１８）前記列のそれぞれは、複数の共有エリアに分割され、
前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記共有エリアごとに配置され、
前記回路チップには、前記ソースフォロワトランジスタのソースと前記共有エリア内の所定数の前記読出画素回路の少なくとも一部とを接続する所定数のスイッチがさらに配置される
前記（１０）記載の固体撮像素子。
（１９）前記列のそれぞれは、複数の共有エリアに分割され、
前記複数のソースフォロワトランジスタは、前記共有エリアごとに第１および第２のソースフォロワトランジスタを含み、
前記共有エリア内の奇数行の前記読出画素回路は、前記第１のソースフォロワトランジスタを共有し、
前記共有エリア内の偶数行の前記読出画素回路は、前記第２のソースフォロワトランジスタを共有する
前記（１０）記載の固体撮像素子。
（２０）前記信号電流に応じた画素信号を生成するカラム読出し部をさらに具備し、
前記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、
前記複数の読出画素回路と前記複数の参照画素とは、第１の画素チップに配置され、
前記電位差生成部は、第２のチップに配置され、
前記カラム読出し部は、所定の回路チップに配置される
前記（１）記載の固体撮像素子。
１００ ＣＭＯＳイメージセンサ
１０１ 画素チップ
１０２ 回路チップ
１０３ 上側画素チップ
１０４ 下側画素チップ
１１０ 垂直駆動部
１２０ 画素アレイ部
１２１ 読出画素領域
１２２ 参照画素領域
１２３ 上側画素アレイ部
１２４ 下側画素アレイ部
１３０ システム制御部
１４０ カラム読出し部
１５０ カラム信号処理部
１６０ 水平駆動部
１７０ 信号処理部
２００ 読出画素
２１０ 読出し画素回路
２１１、２３１、２６１～２６３ 光電変換素子
２１２、２３２、２６４～２６６ 転送トランジスタ
２１３、２１５、２３３、２３５ リセットトランジスタ
２１４、２３４ 浮遊拡散層
２１６、２３６ 増幅トランジスタ
２１７、２３７ 選択トランジスタ
２１８、２２４、２２６～２２８、２４１～２４６ スイッチ
２２０ 電位差生成回路
２２１、２３８ ソースフォロワトランジスタ
２２２、２３９ 負荷ＭＯＳトランジスタ
２２３ 電流遮断トランジスタ
２２５ カラムスイッチ
２３０ 参照画素
２４０ カラム読出し回路
２４７～２５０ ｐＭＯＳトランジスタ
２５１、２５２ ｎＭＯＳトランジスタ
２６０ ＦＤ共有ブロック
２７１ デマルチプレクサ
２７２ マルチプレクサ
２７３ 選択信号生成回路
２７４、２７５ セレクタ
１２０３１ 撮像部

Claims (20)

  1. 所定の参照電位に応じた参照電流を供給する参照側増幅トランジスタがそれぞれに設けられた複数の参照画素と、
    ゲートの電位および前記参照電位の差分に応じた信号電流をドレインからソースに供給する読出し側増幅トランジスタがそれぞれに設けられた複数の読出画素回路と、
    前記ゲートの電位と前記参照電位とが初期化されるときに前記ゲートおよび前記ドレインの間の電位差を所定値に制御する複数のソースフォロワトランジスタを前記読出画素回路の列ごとに配置した電位差生成部と
    を具備する固体撮像素子。
  2. 前記読出画素回路と前記ソースフォロワトランジスタとは、複数の読出画素のそれぞれに設けられ、
    前記複数の読出画素回路と前記複数の参照画素と前記電位差生成部とは、同一の半導体チップに配置される
    請求項１記載の固体撮像素子。
  3. 前記複数の読出画素のそれぞれは、前記ソースフォロワトランジスタと所定の接地電位との間に直列に接続された負荷ＭＯＳトランジスタをさらに備える
    請求項２記載の固体撮像素子。
  4. 前記複数の読出画素のそれぞれは、
    負荷ＭＯＳトランジスタと、
    前記ソースフォロワトランジスタと前記負荷ＭＯＳトランジスタとの間の経路を開閉する電流遮断トランジスタと
    をさらに備える
    請求項２記載の固体撮像素子。
  5. 前記読出画素回路を初期化した際に制御電圧を変化させる垂直駆動部をさらに具備し、
    前記複数の読出画素のそれぞれは、前記ソースフォロワトランジスタと前記制御電圧との間に直列に接続された負荷ＭＯＳトランジスタをさらに備える
    請求項２記載の固体撮像素子。
  6. 前記読出画素回路は、所定の選択信号に従って前記信号電流を出力する選択トランジスタをさらに備え、
    前記ソースフォロワトランジスタのゲートは、前記読出し側増幅トランジスタおよび前記選択トランジスタの接続ノードに接続される
    請求項２記載の固体撮像素子。
  7. 前記複数の読出画素は、第１および第２の読出画素を含み、
    前記第１の読出画素は、第１のソースフォロワトランジスタと第１の負荷ＭＯＳトランジスタと第１のスイッチとを備え、
    前記第２の読出画素は、第２のソースフォロワトランジスタと第２の負荷ＭＯＳトランジスタと第２のスイッチとを備え、
    前記第１および第２の負荷ＭＯＳトランジスタは、所定ノードと所定の接地電位との間に並列に接続され、
    前記第１のスイッチは、前記第１のソースフォロワトランジスタと前記所定ノードとの間の経路を開閉し、
    前記第２のスイッチは、前記第２のソースフォロワトランジスタと前記所定ノードとの間の経路を開閉する
    請求項２記載の固体撮像素子。
  8. 前記電位差生成部は、リセット入力線に接続された負荷ＭＯＳトランジスタを前記列ごとにさらに備え、
    前記複数の読出画素のそれぞれは、
    前記ソースフォロワトランジスタと、
    前記ソースフォロワトランジスタおよび前記リセット入力線の間の経路を開閉するスイッチと
    をさらに備える請求項２記載の固体撮像素子。
  9. 前記リセット入力線と所定の電源線との間の経路を開閉するカラムスイッチを前記列ごとにさらに具備する
    請求項８記載の固体撮像素子。
  10. 前記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、
    前記複数の読出画素回路と前記複数の参照画素とは、所定の画素チップに配置され、
    前記電位差生成部は、所定の回路チップに配置される
    請求項１記載の固体撮像素子。
  11. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記ソースフォロワトランジスタのゲートは、垂直信号線に接続される
    請求項１０記載の固体撮像素子。
  12. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記読出画素回路は、垂直信号線と前記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチをさらに備える
    請求項１０記載の固体撮像素子。
  13. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記読出画素回路は、所定の選択信号に従って前記信号電流を出力する選択トランジスタをさらに備え、
    前記ソースフォロワトランジスタのゲートは、前記読出し側増幅トランジスタおよび前記選択トランジスタの接続ノードに接続される
    請求項１０記載の固体撮像素子。
  14. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記読出画素回路は、
    垂直信号線と前記ソースフォロワトランジスタのゲートとの間の経路を開閉する第１のスイッチと、
    浮遊拡散層を初期化するリセットトランジスタと
    をさらに備え、
    前記電位差生成部は、
    前記リセットトランジスタと所定の電源電圧との間の経路を開閉する第２のスイッチと、
    前記リセットトランジスタと前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタの接続ノードとの間の経路を開閉する第３のスイッチと、
    前記ソースフォロワトランジスタのゲートと所定の接地電位との間の経路を開閉する第４のスイッチと
    をさらに備える請求項１０記載の固体撮像素子。
  15. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記回路チップには、
    前記列に対応する所定数の前記ソースフォロワトランジスタのいずれかのゲートを垂直信号線に接続するデマルチプレクサと、
    前記デマルチプレクサに前記ゲートが接続された前記ソースフォロワトランジスタのソースを前記複数の読出画素回路のいずれかに接続するマルチプレクサと
    がさらに配置される
    請求項１０記載の固体撮像素子。
  16. 前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記読出画素回路ごとに配置され、
    前記回路チップには、
    所定数の垂直信号線と水平方向に配列された所定数の前記ソースフォロワトランジスタのそれぞれのゲートとを接続する第１のセレクタと、
    前記水平方向に配列された所定数の前記ソースフォロワトランジスタのそれぞれのソースと前記水平方向に配列された所定数の前記読出画素回路とを接続する第２のセレクタと
    がさらに配置される
    請求項１０記載の固体撮像素子。
  17. 前記列のそれぞれは、複数の共有エリアに分割され、
    前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記共有エリアごとに配置され、
    前記ソースフォロワトランジスタは、前記共有エリア内の所定数の前記読出画素回路に共通に接続される
    請求項１０記載の固体撮像素子。
  18. 前記列のそれぞれは、複数の共有エリアに分割され、
    前記ソースフォロワトランジスタおよび前記負荷ＭＯＳトランジスタは、前記共有エリアごとに配置され、
    前記回路チップには、前記ソースフォロワトランジスタのソースと前記共有エリア内の所定数の前記読出画素回路の少なくとも一部とを接続する所定数のスイッチがさらに配置される
    請求項１０記載の固体撮像素子。
  19. 前記列のそれぞれは、複数の共有エリアに分割され、
    前記複数のソースフォロワトランジスタは、前記共有エリアごとに第１および第２のソースフォロワトランジスタを含み、
    前記共有エリア内の奇数行の前記読出画素回路は、前記第１のソースフォロワトランジスタを共有し、
    前記共有エリア内の偶数行の前記読出画素回路は、前記第２のソースフォロワトランジスタを共有する
    請求項１０記載の固体撮像素子。
  20. 前記信号電流に応じた画素信号を生成するカラム読出し部をさらに具備し、
    前記電位差生成部は、複数の負荷ＭＯＳトランジスタをさらに備え、
    前記複数の読出画素回路と前記複数の参照画素とは、第１の画素チップに配置され、
    前記電位差生成部は、第２のチップに配置され、
    前記カラム読出し部は、所定の回路チップに配置される
    請求項１記載の固体撮像素子。
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