TWI747085B - 包含導電互連結構之微電子裝置、相關電子系統及相關方法 - Google Patents

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Abstract

本發明揭示一種微電子裝置，其包括：數個導電線；一導電著陸墊，其與該等導電線之一導電線電連通；及一導電互連結構，其與該導電著陸墊電連通。該導電互連結構包括：一接觸插塞，其與該導電著陸墊電連通；及一全域互連接點，其與該接觸插塞電連通且具有大於該接觸插塞之一橫向寬度。本發明亦揭示相關電子系統及方法。

Description

包含導電互連結構之微電子裝置、相關電子系統及相關方法
本文中所揭示之實施例係關於包含導電互連結構之微電子裝置(例如半導體裝置)、相關電子系統及形成微電子裝置及電子系統之相關方法。更特定言之，本發明之實施例係關於包括具有高縱橫比且與導電著陸墊電連通之導電互連結構之微電子裝置以及相關電子系統及形成包含導電互連結構之微電子裝置及電子系統之相關方法。
半導體裝置之製造包含形成(例如圖案化)一或多個材料以具有一所要特徵大小及特徵間隔。例如，導電材料可經圖案化為導電線，諸如存取線(例如字線)、數位線(例如感測線、位元線)、導電接點、重佈線或其他特徵。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸且減小相鄰特徵之間的分離距離來提高一半導體裝置內之特徵之整合度或密度。另外，半導體裝置設計者通常期望設計不僅緊湊且亦提供效能優點及簡化設計之架構。
隨著一半導體裝置之記憶體單元之節距(即，間隔)不斷縮小，對應電連接及電路必須展現一類似節距減小。然而，節距之減小增加半導體裝置之製造成本。例如，為減小半導體裝置之特徵大小，製造商已使用諸如節距倍增之技術來減小半導體裝置之特徵大小，其中圖案化特徵，在圖案化特徵之側壁上形成間隔物，且移除圖案化特徵以留下位於圖案化特徵之側壁上之間隔物。剩餘間隔物用於圖案化半導體裝置之一或多個其他特徵。其他人已使用四重圖案化(亦指稱所謂之「節距四倍」圖案化)技術來減小特徵大小。四重圖案化技術包含首先在圖案化特徵之側壁上形成第一間隔物且移除圖案化特徵，如同節距倍增技術。在移除圖案化特徵之後，在第一隔離物上形成第二隔離物且移除第一隔離物以留下四個第二隔離物用於圖案化特徵之各初始圖案化特徵。形成具有一較小特徵大小之圖案之其他方法包含反向節距四倍技術，其中在圖案化特徵之側壁上形成間隔物且移除圖案化特徵，如同節距倍增技術。其後，在隔離物之間形成另一材料且移除隔離物。可透過其中移除間隔物之開口來圖案化不同特徵。
隨著一記憶體裝置中記憶體單元之數目增加，將記憶體單元電連接至控制邏輯電路及半導體裝置之其他組件可產生與促進電連接所需之路由及互連結構之增加數量及尺寸相關聯之定大小及間隔難題。除減小特徵大小之複雜性之外，一些特徵亦需(諸如)透過導電著陸墊電連接至全域互連接點及路由線。然而，全域互連接點通常具有高縱橫比以使其難以製造且難以可靠著陸於導電著陸墊上。因此，全域互連接點之形成通常需要具有足以使全域互連接點能夠可靠地著陸(形成)於導電著陸墊上方之大小之相對較大導電著陸墊。相對較大導電著陸墊妨礙半導體裝置之特徵大小及特徵節距縮小。
本文中所揭示之實施例包含一種包含導電互連結構之微電子裝置、相關電子系統及形成微電子裝置及電子系統之相關方法。例如，根據一實施例，一種微電子裝置包括：數個導電線；一導電著陸墊，其與該等導電線之一導電線電連通；及一導電互連結構，其與該導電著陸墊電連通。該導電互連結構包括：一接觸插塞，其與該導電著陸墊電連通；及一全域互連接點，其與該接觸插塞電連通且具有大於該接觸插塞之一橫向寬度。
在額外實施例中，一種電子系統包括：至少一處理器裝置，其可操作地耦合至至少一輸入裝置及至少一輸出裝置；及一微電子裝置，其可操作地耦合至該至少一處理器裝置。該微電子裝置包括一導電著陸墊及與該導電著陸墊電連通之一導電互連結構。該導電互連結構包括直接接觸該導電著陸墊之一第一部分及與該第一部分接觸之一第一部分，該第二部分具有大於該第一部分之一寬度的一寬度及大於該第一部分之一縱橫比的一縱橫比。
在進一步實施例中，一種形成一微電子裝置之方法包括：在該微電子裝置之一區域中之一基底材料上方形成一第一氮化物材料；移除該第一氮化物材料之至少一部分以透過一開口暴露一導電著陸墊之至少一部分；形成位於該開口內且與該導電著陸墊接觸之一接觸插塞；在至少該接觸插塞上方形成一第二氮化物材料；移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分；及在該接觸插塞之該暴露部分上方形成一全域互連接點，該全域互連結構具有大於該接觸插塞之一縱橫比的一縱橫比。
在其他實施例中，一種形成一微電子裝置之方法包括：形成穿過氮化物材料之一開口以暴露一導電著陸墊之至少一部分；在該微電子裝置之表面上方且在該開口內形成一襯層材料；在該襯層材料上方形成一介電材料；形成穿過該介電材料之一開口以暴露該襯層材料；移除該襯層材料及該氮化物材料之部分以暴露該導電著陸墊之一部分；及在該導電著陸墊之該暴露部分上方形成一導電材料。
優先權主張 本申請案主張名稱為「Semiconductor Devices Including Conductive Interconnect Structures, Related Electronic Systems, and Related Methods」之2018年12月20日申請之美國專利申請案第16/227,492號之申請日之權利。
本發明所包含之說明圖不意謂為任何特定系統、半導體結構或半導體裝置之實際視圖，而是僅為用於描述本文中之實施例之理想化表示。除為便於以下描述，在大多數情況下，參考元件符號以引入或最充分描述元件之圖式編號開始之外，圖間共同元件及特徵可保持相同數字標示。
以下描述提供特定細節(諸如材料類型、材料厚度及處理條件)以提供本文中所描述之實施例之一透徹描述。然而，一般技術者應瞭解，可在不採用此等特定細節之情況下實踐本文中所揭示之實施例。其實，可結合用於半導體產業中之習知製造技術來實踐實施例。另外，本文中所提供之描述不形成一半導體裝置或一電子系統(包含導電互連結構之一半導體裝置或電子系統)之一完整描述或用於製造此等半導體裝置、電子系統及導電互連結構之一程序流程之一完整描述。下文將描述之結構不形成完整半導體裝置結構。下文將僅詳細描述理解本文中所描述之實施例所需之程序動作及結構。可藉由習知技術來執行在半導體裝置、電子系統或導電互連結構之製造期間形成一完整半導體裝置、一電子系統或導電互連結構的額外動作。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」參考其中或其上形成一或多個結構及/或特徵之一基板(例如基底材料、基底結構、基底建構)之一主平面且未必由地球重力場界定。一「橫向」或「水平」方向係實質上平行於基板之主平面之一方向，而一「縱向」或「垂直」方向係實質上垂直於基板之主平面之一方向。基板之主平面由具有相對大於基板之其他表面之一面積的基板之一表面界定。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含一般技術者所理解之一程度，使得給定參數、性質或條件滿足一變動程度，諸如在可接受容限內。舉例而言，根據實質上滿足之特定參數、性質或條件，參數、性質或條件可滿足至少90.0%，滿足至少95.0%，滿足至少99.0%，滿足至少99.9%，或甚至滿足100.0%。
如本文中所使用，關於一特定參數之一數值之「約」或「大致」包含數值及一般技術者將理解為在特定參數之可接受容限內的相對於數值之一變動程度。例如，關於一數值之「約」或「大致」可包含自數值之90.0%至110.0%之一範圍內(諸如自數值之95.0%至105.0%之一範圍內、自數值之97.5%至102.5%之一範圍內、自數值之99.0%至101.0%之一範圍內、自數值之99.5%至100.5%之一範圍內或自數值之99.9%至100.1%之一範圍內)的額外數值。
如本文中所使用，為便於描述，空間相對術語(諸如「下面」、「下方」、「下」、「底部」、「上方」、「上」、「頂部」、「前面」、「後面」、「左邊」、「右邊」及其類似者)可用於描述一元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。除非另有規定，否則除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋材料之不同定向。例如，若反轉圖中之材料，則經描述為在其他元件或特徵「下方」、「下面」、「底下」或「底部上」之元件將被定向為在該等其他元件或特徵「上方」或「頂部上」。因此，一般技術者應明白，術語「下方」可涵蓋「上方」及「下方」兩種定向，其取決於使用該術語之背景。材料可依其他方式定向(例如，旋轉90度、反轉、翻轉)且相應解譯本文中所使用之空間相對描述詞。
如本文中所使用，一「導電材料」可係指以下之一或多者：一金屬，諸如鎢、鈦、鎳、鉑、釕、銠、鋁、銅、鉬、金、銥；一金屬合金；一含金屬材料(例如金屬氮化物(例如氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、氮化鈦鋁(TiAlN))；金屬矽化物；金屬碳化物；金屬氧化物(例如氧化銥(IrOx )、氧化釕(RuOx ))；一導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)；多晶矽；展現導電性之其他材料；或其等之組合。
根據本文中所描述之實施例，揭示一種包含一或多個導電互連結構之半導體裝置。導電互連結構可位於半導體裝置之一基底材料上方。例如，導電互連結構可位於記憶體單元之電晶體、位於基底材料內之CMOS電晶體、一時脈樹模組或半導體裝置之其他控制電路上方。導電互連結構可位於半導體裝置之一周邊部分中(例如，在一記憶體陣列區域外部)或記憶體陣列區域與周邊部分之間的一區域中。
導電互連結構可用於將(例如)全域金屬化線電連接至局域互連線。局域互連線可與輸出信號線(例如一記憶體陣列之數位線)電連通，輸出信號線繼而可連接至半導體裝置之一或多個組件，諸如一或多個存取裝置(例如電晶體，諸如一源極區域或一汲極區域或一電晶體閘極)，其可包括半導體裝置之一記憶體陣列區域中之一記憶體單元之一部分。在一些實施例中，局域互連線可與(例如)一感測放大器電連通，感測放大器可經組態以在一感測(例如讀取)操作期間放大半導體裝置之位元線或數位線之間的一電壓差。在一些實施例中，全域金屬化線可經組態以向半導體裝置之一或多個組件或裝置提供電力，組件或裝置可經組態以驅動半導體裝置之一或多個電路。導電互連結構可包含與一導電著陸墊電連通之一接觸插塞。導電著陸墊可包括一導電線(例如一局域互連線)之一部分且導電著陸墊可與全域金屬化線電連通。一全域互連接點可與接觸插塞電連通。全域互連接點可具有大於接觸插塞之一尺寸且可具有大於約10:1 (諸如大於約20:1或甚至大於約40:1)之一縱橫比。在一些實施例中，全域互連接點可實質上環繞及包裹接觸插塞以增大全域互連接點與接觸插塞之間的一接觸面積且減小導電互連結構之一接觸電阻。接觸插塞可經形成為具有一相對較小縱橫比(例如小於約2.0:1.0之一縱橫比)。接觸插塞之相對較小縱橫比促進接觸插塞至導電著陸墊之可靠性及電連接改良且允許相較於習知導電著陸墊減小導電著陸墊之一橫向佔據面積。因為全域互連接點實質上環繞及包裹接觸插塞，所以增大導電互連結構之接觸面積且減小接觸電阻。因為導電著陸墊具有小於習知導電著陸墊之一橫向佔據面積，所以可依一較大節距形成接近導電著陸墊之其他特徵(例如其他局域互連線、金屬線、數位線)，且無需執行節距四倍或其他昂貴節距倍增技術來達成相對較小節距。
圖1A及圖1B係根據本發明之實施例之一半導體裝置100之簡化橫截面圖。圖1A及圖1B之橫截面圖繪示半導體裝置100之一周邊區域。參考圖1A，半導體裝置100可包含一基底材料102上方之氮化物材料104、氮化物材料104上方之一介電材料106、介電材料106上方之另一氮化物材料108及另一氮化物材料108上方之另一介電材料110。
基底材料102可包含一半導體基板、一支撐基板上之一基底半導體材料、一金屬電極或其上形成有一或多個材料、結構或區域之一半導體基板。基底材料102可為一習知矽基板或包含半導體材料之其他塊體基板。如本文中所使用，術語「塊體基板」不僅意謂及包含矽晶圓，且亦意謂及包含絕緣體上矽(「SOI」)基板(諸如藍寶石上矽(「SOS」)基板或玻璃上矽(「SOG」)基板)、一基底半導體基座上之矽之磊晶層或其他半導體或光電子材料(諸如矽鍺(Si1 ‑ x Gex ，其中x係(例如) 0.2至0.8之間的一莫耳分率)、鍺(Ge)、砷化鎵(GaAs)、氮化鎵(GaN)或磷化銦(InP)等等)。此外，當在以下描述中參考一「基板」或「基底材料」時，可已利用前述程序階段來形成基底半導體結構或基座中之材料、區域或接面。基底材料102可包含與積體電路製造相關聯之一或多個材料。此等材料可包含(例如)耐火金屬、障壁材料、擴散材料及絕緣材料之一或多者。基底材料102可包含(例如)互補金屬氧化物半導體(CMOS)結構或其他半導體結構。基底材料102之不同部分可藉由一或多個介電材料來彼此電隔離。
基底材料102可包含(例如)一記憶體單元之一或多個組件。舉非限制性實例而言，基底材料102可包含一或多個半導體組件，諸如以下之一或多者：電晶體(例如，包含(例如)一對源極/汲極區域之間的一通道區域及經組態以透過通道區域使源極/汲極區域彼此電連接之一閘極)、感測放大器(例如均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、電荷泵(例如VCCP 電荷泵、VNEWWL 電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路(例如環形振盪器)、汲極供應電壓(Vdd )調節器、解碼器(例如行解碼器、列解碼器)、字線(WL)驅動器、修復電路(例如行修復電路、列修復電路)、I/O裝置(例如局域I/O裝置)、測試裝置、陣列多工器(MUX)、錯誤檢查及校正(ECC)裝置、自再新/損耗平衡裝置、一時脈樹模組及各種控制電路。
參考圖1A及圖1B，氮化物材料104可在周邊區域及陣列區域中上覆於基底材料102。氮化物材料104可包括氮化矽(Si3 N4 )、氮氧化矽、另一氮化物或其等之組合。在一些實施例中，氮化物材料104包括氮化矽。
介電材料106可由具有相對於氮化物材料104之一蝕刻選擇性之一或多個介電材料形成且包含該一或多個介電材料。換言之，介電材料106可經調配及組態以回應於暴露於可實質上不以相同速率(若有)移除氮化物材料104之一或多個材料而被移除。舉非限制性實例而言，介電材料106可包括氧化物介電材料，諸如以下之一或多者：二氧化矽(SiO2 )、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃及氧化鋁(Al2 O3 )。在一些實施例中，介電材料106包括二氧化矽。
另一氮化物材料108可由具有相對於介電材料106之一蝕刻選擇性之一或多個材料形成且包含該一或多個材料。舉非限制性實例而言，另一氮化物材料108可由以下各者形成且包含以下各者：氮化矽、氧氮化矽、另一氮化物材料或其等之組合。在一些實施例中，另一氮化物材料108具有相同於氮化物材料104之材料組合物。
另一介電材料110可由具有相對於另一氮化物材料108之一蝕刻選擇性之一或多個材料形成且包含該一或多個材料。舉非限制性實例而言，另一介電材料110可由以下之一或多者形成且包含以下之一或多者：二氧化碳、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃及氧化鋁。在一些實施例中，另一介電材料110包括二氧化矽。另一介電材料110可具有相同於介電材料106之材料組合物。
繼續參考圖1A，導電線112及導電著陸墊114可位於半導體裝置100之周邊區域中之氮化物材料104內。導電線112及導電著陸墊114可指稱用於形成至半導體裝置100之一或多個組件(諸如至以下之一或多者：電晶體(例如，包含(例如)一對源極/汲極區域之間的一通道區域及經組態以透過通道區域使源極/汲極區域彼此電連接之一閘極)、感測放大器(例如均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、電荷泵(例如VCCP 電荷泵、VNEWWL 電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路(例如環形振盪器)、汲極供應電壓(Vdd )調節器、解碼器(例如行解碼器、列解碼器)、字線(WL)驅動器、修復電路(例如行修復電路、列修復電路)、I/O裝置(例如局域I/O裝置)、測試裝置、陣列多工器(MUX)、錯誤檢查及校正(ECC)裝置、自再新/損耗平衡裝置、一時脈樹模組)之局域電連接之局域互連件。導電著陸墊114可在除圖1A中所繪示之橫截面圖之外的一平面中與一導電線112電連通。在圖1A所繪示之橫截面圖中，導電線112未經繪示為與一導電著陸墊114電連通。應瞭解，在一不同平面中，導電線112可與一導電著陸墊114電連通且與其他導電線112相關聯之導電著陸墊114可在一不同平面中與一各自導電線112電連通。
舉非限制性實例而言，導電線112可電連接至位於基底材料102內之電晶體之部分。例如，至少一些導電線112可與數位線、位元線、感測線或可可操作地耦合至與一記憶體陣列中之一記憶體單元相關聯之電晶體之其他導電線電連通，其可用於透過一感測放大器感測一或多個記憶體單元之一狀態。例如，一記憶體陣列中之各記憶體單元可可操作地耦合至一數位線。記憶體陣列內之數位線可延伸至記憶體陣列之一邊緣或周邊部分，在記憶體陣列之邊緣或周邊部分中，數位線可與一導電線112接觸。在一些實施例中，導電線112與記憶體裝置100之周邊區域中之電晶體電連通。電晶體可與一感測放大器可操作地連通且可經組態以將一或多個數位線選擇性耦合至與數位線耦合至其之一各自電晶體相關聯的感測放大器。因此，在一些實施例中，電晶體可經組態以提供感測放大器與經由一電晶體可操作地耦合至感測放大器之一導電線112之間的電連通。導電線112繼而可與延伸至記憶體陣列中之一數位線可操作地連通。
導電線112可各包含一導電著陸墊114。儘管圖1A繪示一些導電線112不包含導電著陸墊114，但應瞭解，此等導電線112在不同於所繪示之橫截面的一橫截面中包含導電著陸墊114。導電線112可各經由導電互連結構150電耦合至一全域互連線，導電互連結構150可各個別包括與一導電插塞116電連通之一導電著陸墊114及與導電插塞116電連通之一全域互連接點118。導電插塞116可延伸穿過氮化物材料104之一部分而電連接至一導電著陸墊114。導電插塞116之一部分可延伸至全域互連接點118中。因此，導電插塞116可與導電著陸墊114及全域互連接點118電連通。全域互連接點118可實質上環繞導電插塞116之一上部分。如本文將描述，導電插塞116可促進全域互連接點118形成，全域互連接點118具有一高縱橫比且形成為與導電著陸墊114電連通且不會自導電著陸墊114掉落或不使導電互連結構150之組件之間的電連接失效。
導電線112、導電著陸墊114、接觸插塞116及全域互連接點118可各個別包括一導電材料。導電線112、導電著陸墊114、接觸插塞116及全域互連接點118可具有彼此相同之材料組合物，或可具有彼此不同之材料組合物。在一些實施例中，接觸插塞116及全域互連接點118具有相同材料組合物。在其他實施例中，接觸插塞116及全域互連接點118具有彼此不同之材料組合物。在一些實施例中，導電線112包括鎢。在一些實施例中，導電著陸墊114包括鎢。在一些實施例中，接觸插塞116及全域互連接點118包括鎢。
在一些實施例中，全域互連接點118可與一電源電連通且可經組態以向半導體裝置100之一或多個組件(例如一或多個驅動器電路，諸如字線驅動器)提供電力，諸如透過藉由導電插塞116至導電著陸墊114之電連接。在一些實施例中，全域互連接點118可經組態以向(例如)與導電線112可操作地連通之感測放大器提供電力。
導電互連結構150之一節距P可在自約500 nm至約1,500 nm (諸如自約500 nm至約1,000 nm或自約1,000 nm至約1,500 nm)之一範圍內。節距P可經界定為導電互連結構150之特徵之間的一中心間距。
儘管圖1A僅繪示相鄰導電互連結構150之間的兩個導電線112，但本發明不受限於此。在其他實施例中，半導體裝置100可包含相鄰導電互連結構150之間的大於或等於4個、大於或等於8個、大於或等於12個或大於或等於16個導電線112。
導電著陸墊114可具有自約30 nm至約60 nm (諸如自約30 nm至約40 nm、自約40 nm至約50 nm或自約50 nm至約60 nm)之一範圍內的一寬度W1 。在一些實施例中，寬度W1 係約45 nm。導電著陸墊114之一高度H1 可在自約10 nm至約40 nm (諸如自約10 nm至約20 nm、自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。在一些實施例中，高度H1 係約25 nm。
導電插塞116可具有自約10 nm至約50 nm (諸如自約10 nm至約20 nm、自約20 nm至約30 nm、自約20 nm至約40 nm或自約40 nm至約50 nm)之一範圍內的一寬度W2 。在一些實施例中，寬度W2 係約30 nm。導電插塞116之一高度H2 可在自約20 nm至約250 nm (諸如自約20 nm至約50 nm、自約50 nm至約100 nm、自約100 nm至約150 nm、自約150 nm至約200 nm或自約200 nm至約250 nm)之一範圍內。在一些實施例中，高度H2 係約40 nm。
經界定為接觸插塞116之高度H2 與寬度W2 之一比率的一縱橫比可在自約1.0:1.0至約10.0:1.0 (諸如自約1.0:1.0至約2.0:1.0、自約2.0:1.0至約5.0:1.0或自約5.0:1.0至約10.0:1.0)之一範圍內。在一些實施例中，接觸插塞116之縱橫比小於約2.0:1.0。如本文將描述，可認為接觸插塞116之相對較低縱橫比促進接觸插塞116形成於導電著陸墊114上，無需導電著陸墊114之寬度W1 與習知半導體裝置中的一樣大。
在一些實施例中，導電插塞116之一側面與導電著陸墊114之一側面之間的一距離D1 係在自約5 nm至約20 nm (諸如自約5 nm至約10 nm、自約10 nm至約15 nm或自約15 nm至約20 nm)之一範圍內。在一些實施例中，距離D1 係約7.5 nm。導電插塞116之另一側面與導電著陸墊114之另一側面之間的一距離D2 可在自約5 nm至約20 nm (諸如自約5 nm至約10 nm、自約10 nm至約15 nm或自約15 nm至約20 nm)之一範圍內。在一些實施例中，距離D2 係約7.5 nm。在一些實施例中，距離D1 約等於距離D2 。然而，在其他實施例中，導電插塞116可相對於導電著陸墊114橫向偏移且距離D1 可不同於距離D2 。
繼續參考圖1A，導電著陸墊114之一表面與全域互連接點118之一表面之間的一距離D3 可在自約10 nm至約40 nm (諸如自約10 nm至約20 nm、自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。在一些實施例中，距離D3 係約20 nm。
導電插塞116可在全域互連接點118中延伸對應於介電材料106之一高度H4 之一距離。在一些實施例中，高度H4 可大於距離D3 ，導電著陸墊114之表面與全域互連接點118之表面間隔距離D3 。在一些實施例中，全域互連接點118可在接觸插塞116之至少三個表面接近處(例如，在接觸插塞116之側壁及接觸插塞116之一上表面上)接觸接觸插塞116。在一些此等實施例中，全域互連接點118與接觸插塞116之間的接觸在本文中可指稱一所謂之3D接觸。
導電插塞116之一側面與全域互連接點118之一側之間的一距離D4 可在自約5 nm至約40 nm (諸如自約5 nm至約10 nm、自約10 nm至約20 nm、自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。在一些實施例中，距離D4 在自約15 nm至約20 nm之範圍內。導電插塞116之另一側面與全域互連接點118之另一側之間的一距離D5 可在自約5 nm至約40 nm (諸如自約5 nm至約10 nm、自約10 nm至約20 nm、自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。在一些實施例中，距離D5 係在自約15 nm至約20 nm之一範圍內。在一些實施例中，距離D4 等於距離D5 。在一些此等實施例中，導電插塞116可實質上相對於全域互連接點118橫向居中。然而，在其他實施例中，距離D4 及距離D5 可不同且導電插塞116可自全域互連接點118橫向偏移。如本文將描述，接觸插塞116可促進維持導電互連結構150之組件之間的電連接，即使全域互連接點118自導電著陸墊114橫向偏移。
全域互連接點118可具有自約500 nm至約2,000 nm (諸如自約500 nm至約750 nm、自約750 nm至約1,000 nm、自約1,000 nm至約1,500 nm或自約1,500 nm至約2,000 nm)之一範圍內的一高度H3 。在一些實施例中，高度H3 係約1,000 nm。
全域互連接點118之至少一部分(即，接近導電插塞116且與導電插塞116接觸之全域互連接點118之部分)之一寬度W6 可在自約50 nm至約100 nm (諸如自約50 nm至約60 nm、自約60 nm至約70 nm、自約70 nm至約80 nm、自約80 nm至約90 nm或自約90 nm至約100 nm)之一範圍內。儘管圖1A繪示全域互連接點118包括傾斜側壁，但本發明不受限於此。在其他實施例中，全域互連接點118之側壁可實質上垂直(即，實質上垂直於基底材料102之一主表面)。
全域互連接點118之一縱橫比可在自約1:5至約1:100 (諸如自約1:5至約1:10、自約1:10至約1:20、自約1:20至約1:40、自約1:40至約1:60、自約1:60至約1:80或自約1:80至約1:100)之一範圍內。在一些實施例中，全域互連接點118之縱橫比係約1:40。
在一些實施例中，隨著導電著陸墊114之寬度W1 增大，導電著陸墊114之一側壁與導電線112之一側壁之間的一距離D6 會減小。隨著距離D6 減小，導電線112之節距及對應寬度W7 會被迫減小。然而，隨著寬度W7 減小，圖案化導電線112之一難度增加且可能需要(例如)各種節距倍增技術。根據本文中所描述之實施例，減小導電著陸墊114之寬度W1 以向導電線112提供額外空間。因為全域互連接點118實質上包裹接觸插塞116，所以增大接觸插塞116與全域互連接點118之間的一接觸面積且減小對應接觸電阻。另外，因為以一相對較低縱橫比形成接觸插塞116，所以接觸插塞116經準確且可靠地著陸於導電著陸墊114上以降低導電互連結構150失效或全域互連接點118短接至半導體裝置100之其他特徵的風險。相比而言，可透過高縱橫比開口來形成至導電著陸墊之習知互連。然而，透過高縱橫比開口形成互連可能需要導電著陸墊具有相對高於本文中所描述之寬度W1 的一寬度來使互連可靠地著陸於導電著陸墊上。
圖1B係繪示導電互連結構150的半導體裝置100之一簡化橫截面圖。導電著陸墊114在垂直於導電著陸墊114之寬度W1 之一方向(例如y方向)上的一長度L1 可在自約100 nm至約300 nm (諸如自約100 nm至約150 nm、自約150 nm至約200 nm、自約200 nm至約250 nm或自約250 nm至約300 nm)之一範圍內。在一些實施例中，導電著陸墊114之長度L1 可大於其寬度W1 。儘管已將L1 描述為在自約100 nm至約300 nm之範圍內，但本發明不受限於此。在一些實施例中，長度L1 可大於約300 nm。
接觸插塞116之一長度L2 可在自約50 nm至約200 nm (諸如自約50 nm至約100 nm、自約100 nm至約150 nm或自約150 nm至約200 nm)之一範圍內。在一些實施例中，接觸插塞116之長度L2 可大於其寬度W2 。
全域互連接點118之一長度L3 可在自約5 nm至約30 nm (諸如自約5 nm至約10 nm、自約10 nm至約20 nm、自約20 nm至約30 nm)之一範圍內。在一些實施例中，全域互連接點118之長度L3 可小於其寬度W6 。在一些實施例中，導電著陸墊114及接觸插塞116可在一第一方向(例如y方向)上具有大於一第二方向(例如x方向)上之尺寸的一尺寸，而全域互連接點118在第一方向上具有大於第二方向上之尺寸的一尺寸。
在一些實施例中，即使可相對於一習知導電著陸墊之一寬度減小導電著陸墊114之寬度W1 ，但歸因於導電著陸墊114之長度L1 且歸因於長度L2 及高度H2 (例如，歸因於導電插塞116延伸至全域互連接點118中之高度H4 )，全域互連接點118可形成為與導電著陸墊114電連通。
圖2A至圖2H係繪示形成圖1A之半導體裝置100之一方法的簡化橫截面圖。參考圖2A，一半導體裝置200包含一基底材料202及基底材料202上方之導電線212之一圖案。基底材料202及導電線212可分別實質上相同於上文參考圖1A所描述之基底材料102及導電線112。圖2A至圖2H中所繪示之視圖展示半導體裝置200之一周邊部分。儘管圖2A未繪示基底材料202之組件，但應瞭解，基底材料202可包含一或多個半導體組件，諸如以下之一或多者：電晶體(例如，包含(例如)一對源極/汲極區域之間的一通道區域及經組態以透過通道區域使源極/汲極區域彼此電連接之一閘極)、感測放大器(例如均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、電荷泵(例如VCCP 電荷泵、VNEWWL 電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路(例如環形振盪器)、汲極供應電壓(Vdd )調節器、解碼器(例如行解碼器、列解碼器)、字線(WL)驅動器、修復電路(例如行修復電路、列修復電路)、I/O裝置(例如局域I/O裝置)、測試裝置、陣列多工器(MUX)、錯誤檢查及校正(ECC)裝置、自再新/損耗平衡裝置及各種控制電路。另外，儘管圖2A至圖2H未繪示陣列區域，但應瞭解，半導體裝置200包含一陣列區域，其包含記憶體單元(例如電晶體及電容器結構，如上文參考圖1C所描述)。
導電著陸墊214可上覆於基底材料202。導電著陸墊214可實質上相同於上文參考圖1A所描述之導電著陸墊114。導電著陸墊214可包括一導電材料。舉非限制性實例而言，導電著陸墊214可包括鎢。
參考圖2B，氮化物材料204可形成於導電線212及導電著陸墊214上方及相鄰導電線212與導電著陸墊214之間的位置中。在一些實施例中，氮化物材料204可延伸超過導電著陸墊214及導電線212之一上表面。氮化物材料204可包含上文參考氮化物材料104所描述之相同材料。在一些實施例中，氮化物材料204包括氮化矽。
可藉由(例如)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)、電漿增強化學汽相沈積(PECVD)、低壓化學汽相沈積(LPCVD)、另一沈積程序或其等之組合來形成氮化物材料204。
一介電材料206可形成於氮化物材料204上方。介電材料206可展現相對於氮化物材料204之一蝕刻選擇性。換言之，回應於暴露於一或多個蝕刻劑，可實質上不移除氮化物材料204或介電材料206之一者，同時移除氮化物材料204或介電材料206之另一者。介電材料206可包含上文參考介電材料106所描述之相同材料。在一些實施例中，介電材料206包括二氧化矽。可藉由ALD、CVD、PVD、PECVD、LPCVD、另一沈積程序或其等之組合來形成介電材料206。
一光阻材料207可形成於介電材料206上方。光阻材料207可包含(例如)一光阻材料且可包括一正性光阻材料或一負性光阻材料。在一些實施例中，光阻材料207包括一正性光阻材料。在額外實施例中，光阻材料207可包括(例如)碳、氮氧化矽及另一材料之一或多者。
繼續參考圖2B，開口209可形成於光阻材料207中。開口209可位於導電著陸墊214上方且至少部分與導電著陸墊214橫向對準。舉非限制性實例而言，待移除(為形成開口209)之光阻材料207之部分可暴露於光。在暴露於光之後，光阻材料207可暴露於一顯影劑以移除暴露於光之光阻材料207之部分且形成開口209。介電材料206之部分可透過開口209暴露。
圖2C係移除介電材料206及氮化物材料204之部分以暴露導電著陸墊214之部分之後的半導體裝置200之一橫截面圖。在移除介電材料206及氮化物材料204之部分之後，可移除光阻材料207。
在一些實施例中，藉由將半導體裝置200暴露於包括CF4 、CHF3 、CH2 F2 、C2 F6 、C3 F6 、C4 F8 、H2 、SF6 、另一蝕刻劑或其等之組合之一電漿來移除介電材料206。可藉由(例如)反應性離子蝕刻(RIE)來移除介電材料206。在一些實施例中，可藉由一濕式蝕刻化學物(諸如氫氟酸(HF)、氫氟酸及氟化銨(NH4 F)之一混合物(該混合物可指稱一緩衝氧化物蝕刻劑)、鹽酸(HCl)、另一蝕刻劑或其等之組合)來移除介電材料206。
可藉由將半導體裝置200暴露於(例如)包含一氣體(其包括CHF3 、CH4 、CF4 、SiF4 、SF6 、C2 H2 、C2 F6 、C2 H4 、C3 F8 、NF3 、O2 、H2 、另一材料或其等之組合)之一反應性離子蝕刻程序來移除氮化物材料204。舉非限制性實例而言，可藉由將半導體裝置200暴露於包括CF4 /O2 、CF4 /O2 /N2 、SF6 /O2 /N2 、SF6 /CH4 /N2 或SF6 /CH4 /N2 /O2 之一氣體混合物來移除氮化物材料204，但本發明不受限於此。可藉由(例如) RIE來移除氮化物材料204。
儘管圖2C繪示開口209相對於導電著陸墊214橫向居中，但本發明不受限於此。在一些實施例中，開口209可相對於接觸著陸墊214橫向偏移。
圖2D繪示在開口209 (圖2C)中形成一導電材料以形成接觸插塞216之後的半導體裝置200。接觸插塞216可實質上相同於上文參考圖1A所描述之接觸插塞116。在一些實施例中，接觸插塞216包括鎢。
在形成接觸插塞216之後，可將半導體裝置200暴露於一化學機械平坦化(CMP)程序以自半導體裝置200之表面移除導電材料且暴露介電材料206。在其他實施例中，藉由將半導體暴露於一乾式蝕刻劑(諸如包括(例如) SF6 、O2 、BCl3 、另一氣體或其等之組合之一乾式蝕刻氣體)來自半導體裝置200之表面移除導電材料。
圖2E係在介電材料206上方形成另一氮化物材料208且在另一氮化物材料208上方形成另一介電材料210之後的半導體裝置200之一簡化橫截面圖。在一些實施例中，另一氮化物材料208展現相對於介電材料206及另一介電材料210之蝕刻選擇性。另一氮化物材料208及另一介電材料210可分別實質上相同於上文所描述之另一氮化物材料108及另一介電材料110。
在一些實施例中，另一氮化物材料208包括氮化矽。另一氮化物材料208可具有相同於氮化物材料204之材料組合物。另一介電材料210可包括二氧化矽。在一些實施例中，另一介電材料210包括相同於介電材料206之材料組合物。
另一介電材料210可具有自約500 nm至約2,000 nm (諸如自約500 nm至約750 nm、自約750 nm至約1,000 nm、自約1,000 nm至約1,500 nm或自約1,500 nm至約2,000 nm)之一範圍內的一高度H5 。在一些實施例中，高度H5 係約1,000 nm。如本文將描述，穿過另一介電材料210所形成之一全域互連結構之一縱橫比可取決於高度H5 。
在一些實施例中，在形成另一氮化物材料208及另一介電材料210之後，可在半導體裝置200之一陣列區域內形成電容器結構。在一些實施例中，在陣列區域中形成電容器結構期間，在周邊區域中遮罩另一氮化物材料208及另一介電材料210。
在一些實施例中，在陣列區域中形成電容器結構之後，在另一介電材料210中形成開口211以暴露另一氮化物材料208之部分，如圖2F中所繪示。可藉由將半導體裝置200暴露於一或多個蝕刻劑來形成開口211，如上文相對於介電材料206之移除所描述。舉非限制性實例而言，可藉由在(例如)一RIE程序中將半導體裝置200暴露於包括CF4 、CHF3 、CH2 F2 、C2 F6 、C3 F6 、C4 F8 、H2 、SF6 、另一蝕刻劑或其等之組合之一電漿來形成開口211。
在一些實施例中，歸因於另一介電材料210之高度H5 (圖2E)，開口211之側壁213可相對於一垂直方向(例如z方向)漸縮(傾斜)。然而，在其他實施例中，側壁213可實質上垂直定向。
參考圖2G，可透過開口211移除另一氮化物材料208之部分以暴露接觸插塞216之部分。可藉由將半導體裝置200暴露於一或多個蝕刻劑來移除另一氮化物材料208，如上文相對於氮化物材料204之移除所描述。在一些實施例中，用於移除另一氮化物材料208之材料可經調配及組態以相對於介電材料206及另一介電材料210選擇性移除另一氮化物材料208。因此，另一氮化物材料208之移除可實質上不移除介電材料206或另一介電材料210。因為另一氮化物材料208之移除對介電材料206具選擇性，所以另一氮化物材料208之移除可停止於介電材料206上。
圖2H繪示移除介電材料206之部分且暴露接觸插塞216之側壁217之至少一部分之後的半導體裝置200。可藉由將半導體裝置200暴露於一或多個蝕刻劑來移除介電材料206，如上文參考另一介電材料210之移除所描述。在一些實施例中，因為一或多個蝕刻劑可經調配及組態以相對於氮化物材料204及另一氮化物材料208選擇性移除介電材料206，所以開口211可停止於氮化物材料204上。換言之，介電材料206之移除可實質上不移除氮化物材料204。
移除介電材料206之部分可暴露接觸插塞216之高度H4 。開口211可實質上填充有一導電材料(諸如鎢)以形成全域互連接點118，如參考圖1A所描述。因此，全域互連接點118可透過接觸插塞216與導電著陸墊214電連通。全域互連接點118可實質上環繞接觸插塞216之側壁217及其一上表面。因為全域互連接點118實質上環繞接觸插塞216之側壁217及其上部分，所以可相較於在著陸墊上方習知形成之互連而減小接觸插塞216與全域互連接點118之間的一接觸電阻。
在不希望受任何特定理論約束之情況下，可認為，因為介電材料206之移除實質上不移除氮化物材料204且因為在移除導電材料206之部分期間及在隨後處理動作期間未暴露導電著陸墊214與接觸插塞216之間的介面，所以導電著陸墊214與接觸插塞216之間的接觸不會受損壞。可認為，因為在實質上不移除氮化物材料204之情況下移除介電材料206，所以不會沿接觸插塞之下側或沿接觸著陸墊214之側產生空隙。因此，在隨後處理動作期間，因為不存在空隙，所以接觸插塞216及接觸著陸墊214不暴露於原本會損壞此等結構之各種化學物(例如濕式蝕刻劑、清潔液、濕氣)。另外，接觸著陸墊214與接觸插塞216之間的一介面不暴露於不同蝕刻劑及材料移除化學物。因此，可相較於習知裝置而改良接觸著陸墊214與接觸插塞216之間的電連續性。相比而言，在習知半導體裝置之形成期間，在一接觸著陸墊上形成一接點通常包含形成穿過氮化物材料之開口以暴露接觸著陸墊。氮化物材料之移除可直接暴露導電著陸墊與一互連結構之間的一介面。
另外，在不希望受任何特定理論約束之情況下，可認為，因為接觸插塞216形成為具有一相對較小縱橫比且直接形成於導電著陸墊214上，所以與習知形成之半導體裝置相比，導電互連結構150 (圖1A)可更不易失效。例如，在習知半導體裝置中形成全域互連件包含穿過(例如)一單一介電材料形成高縱橫比開口。然而，穿過介電材料形成高縱橫比開口亦會非所欲地移除相鄰於導電著陸墊且在導電著陸墊下方之絕緣材料，諸如半導體裝置之一主動面積及主動區域(例如導電閘極、閘極電極、汲極區域、源極區域)。另外，因為接觸插塞216形成為具有一相對較低縱橫比，所以著陸墊214可形成為具有小於習知製造半導體裝置之一寬度。導電著陸墊214之較小寬度可放寬導電線212之節距約束。因此，可在不執行節距四倍或反向節距四倍技術之情況下形成導電線212。因為全域互連接點118實質上包裹接觸插塞216，所以增大全域互連接點118與接觸插塞216之間的一接觸面積且減小導電互連結構150之一接觸電阻。另外，因為接觸插塞216至少在接觸插塞216之側壁及一上表面處由全域互連接點118接觸，所以可相對於習知導電互連結構增大接觸插塞216與全域互連接點118之間的一接觸面積。因此，接觸可展現一減少電流擁擠量及一減小接觸電阻，即使導電著陸墊214可具有相對於習知導電著陸墊之一減小寬度W1 。
圖3A至圖3F繪示根據本發明之額外實施例之形成一半導體裝置之一方法。參考圖3A，一半導體裝置300包含一基底材料302及基底材料302上方之導電線312及導電著陸墊314之一圖案。基底材料302、導電線312及導電著陸墊314可分別實質上相同於上文參考圖2A至圖2H所描述之基底材料202、導電線212及導電著陸墊214。
氮化物材料304可形成於基底材料302、導電線312及導電著陸墊314上方。氮化物材料304可橫向位於相鄰導電線312與導電著陸墊314之間。在一些實施例中，氮化物材料304可上覆於導電線312及導電著陸墊314之一上表面。
氮化物材料304可實質上相同於上文參考圖2B至圖2H所描述之氮化物材料204。在一些實施例中，氮化物材料204包括氮化矽。
開口309可形成於氮化物材料304中以暴露導電著陸墊314之至少一部分。可藉由(例如)在氮化物材料304上方形成及圖案化一光阻材料且透過圖案化光阻材料移除氮化物材料304之部分以形成開口309來形成開口309。
圖3B繪示在半導體裝置300上方及開口309內形成一襯層材料305之後的半導體裝置300。在一些實施例中，在半導體裝置300上方保形地形成襯層材料305。襯層材料305可包括一介電材料，諸如(例如)氮化矽、二氧化矽、Al2 O3 、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃或其等之組合。在一些實施例中，襯層材料305包括氮化矽。襯層材料305可包括相同於氮化物材料304之材料。
襯層材料305之一厚度T1 可在自約5 nm至約20 nm (諸如自約5 nm至約10 nm、自約10 nm至約15 nm或自約15 nm至約20 nm)之一範圍內。
參考圖3C，一介電材料306可形成於襯層材料305上方且可實質上完全填充開口309。介電材料306可實質上相同於上文參考圖2B至圖2H所描述之介電材料206。在一些實施例中，介電材料306包括二氧化矽。
介電材料306之一高度H5 可相同於上文參考圖2E所描述之介電材料206之高度H5 。
參考圖3D，開口311可形成於介電材料306中以暴露襯層材料305。可藉由將半導體裝置300暴露於(例如)包含一電漿(其包括CF4 、CHF3 、CH2 F2 、C2 F6 、C3 F6 、C4 F8 、H2 、SF6 、另一蝕刻劑或其等之組合)之一乾式蝕刻劑來移除介電材料306之部分，如上文參考圖2C及介電材料206之移除所描述。用於移除介電材料306之材料可經調配及組態以相對於襯層材料305選擇性移除介電材料306。因此，開口311可延伸至襯層材料305。
在一些實施例中，歸因於介電材料306之高度H5 (圖3C)，開口311之側壁313可包含相對於一垂直方向(例如z方向)之錐形(傾斜)側壁313。
圖3E繪示移除襯層材料305之橫向延伸部分且暴露導電著陸墊314之部分之後的半導體裝置300。可藉由將半導體裝置300暴露於經調配及組態以移除襯層材料305且實質上不移除介電材料306之一或多個化學物來移除襯層材料305。例如，半導體裝置300可暴露於上文參考移除氮化物材料204 (圖2C)所描述之一或多個化學物以移除襯層材料305。
襯層材料305之部分可保留於開口311內之氮化物材料304之側壁上。襯層材料305之移除可留下自介電材料306之一下表面延伸至襯層材料305之一上表面的實質上垂直側315。
參考圖3F，開口311 (圖3E)可填充有一導電材料以形成全域互連接點318。可(諸如)藉由CMP來移除上覆於介電材料306之表面的導電材料。在一些實施例中，全域互連接點318包括鎢。
全域互連接點318可包括具有實質上垂直側壁之一第一部分，其可由襯層材料305加襯。第一部分可具有小於約10.0:1.0 (諸如小於約2.0:1.0)之一縱橫比。全域互連接點318之一第二部分可與第一部分電連通。第二部分可具有大於第一部分之一縱橫比，諸如至少約40:1之一縱橫比。全域互連接點318可可靠地形成為與導電著陸墊314電連通，因為全域互連接點318係藉由形成開口309 (圖3A)且接著在開口內形成襯層材料305來形成。移除介電材料306以形成開口311可相對於襯層材料305選擇且可實質上不移除襯層材料305。在移除介電材料306之後，可相對於導電著陸墊314選擇性移除導電著陸墊314之表面上方之襯層材料305，且實質上不移除位於導電著陸墊314之側上或導電著陸墊314下方之材料。因此，即使全域互連接點318展現一高縱橫比，但其可可靠地形成為與導電著陸墊314接觸。
可(諸如)藉由在半導體裝置300之一陣列區域中形成電容器接點來進一步處理半導體裝置300，如上文參考圖2E所描述。例如，在襯層材料305上方形成介電材料306之後，可在半導體裝置300之一陣列區域內形成電容器結構。
圖4A至圖4F繪示根據本發明之額外實施例之形成一半導體裝置之一方法。圖4A繪示包含一基底材料402及基底材料402上方之導電線412及導電著陸墊414之一圖案的一半導體裝置400。基底材料402、導電線412及導電著陸墊414可分別實質上相同於上文參考圖2A至圖2H所描述之基底材料202、導電線212及導電著陸墊214。
氮化物材料404可形成於基底材料402、導電線412及導電著陸墊414上方。氮化物材料404可橫向位於相鄰導電線412與導電著陸墊414之間。在一些實施例中，氮化物材料404可上覆於導電線412及導電著陸墊414之上表面。氮化物材料404可實質上相同於上文參考圖2B至圖2H所描述之氮化物材料204。在一些實施例中，氮化物材料404包括氮化矽。
開口409可形成於氮化物材料404中以暴露導電著陸墊414之至少一部分。可藉由(例如)在氮化物材料404上方形成及圖案化一光阻材料且透過圖案化光阻材料移除氮化物材料404之部分以形成開口409來形成開口409。
參考圖4B，一導電材料可形成於半導體裝置400上方以在開口409 (圖4A)內形成接觸插塞416。可藉由ALD、CVD、PVD、PECVD、LPCVD、另一沈積程序或其等之組合來形成導電材料。可(諸如)藉由CMP來移除留在半導體裝置400之表面上方之導電材料。接觸插塞416可與導電著陸墊414電連通。
圖4C繪示在氮化物材料404上方形成另一氮化物材料405且在另一氮化物材料405上方形成一介電材料406之後的半導體裝置400。另一氮化物材料405可包括氮化矽。在一些實施例中，另一氮化物材料405包括相同於氮化物材料404之材料。介電材料406可包括上文參考介電材料206所描述之相同材料。在一些實施例中，介電材料406包括二氧化矽。介電材料406可展現相對於另一氮化物材料405及氮化物材料404之一蝕刻選擇性。
介電材料406之一高度H5 可相同於上文參考圖2E所描述之介電材料206之高度H5 。
圖4D繪示在介電材料406中形成側壁413以暴露另一氮化物材料405之後的半導體裝置400。可藉由將半導體裝置400暴露於(例如) CF4 、CHF3 、CH2 F2 、C2 F6 、C3 F6 、C4 F8 、H2 、SF6 、另一蝕刻劑或其等之組合來移除介電材料406之部分，如上文參考圖2C及介電材料206之移除所描述。用於移除介電材料406之材料可經調配及組態以相對於另一氮化物材料405選擇性移除介電材料406。因此，開口411可延伸至另一氮化物材料405。
開口411之側壁413可相對於一垂直方向(例如z方向)傾斜。在一些實施例中，因為開口411之一縱橫比較大(例如，大於約10:1)，所以開口411可呈錐形。
圖4E繪示移除另一氮化物材料405及氮化物材料404之部分且暴露接觸插塞416之至少一上部分之後的半導體裝置400。可藉由將半導體裝置400暴露於經調配及組態以移除另一氮化物材料405及氮化物材料404且實質上不移除介電材料406之一或多個化學物來移除另一氮化物材料405及氮化物材料404。例如，半導體裝置400可暴露於包括CHF3 、CH4 、CF4 、SiF4 、SF6 、C2 H2 、C2 F6 、C2 H4 、C3 F8 、NF3 、O2 、H2 、另一材料及其等之組合之一氣體以移除另一氮化物材料405及氮化物材料404。
參考圖4F，一導電材料可形成於半導體裝置上方以形成包括導電材料之全域互連接點418。全域互連接點418可與接觸插塞416電連通。全域互連接點418可實質上環繞接觸插塞416之至少一部分。換言之，全域互連接點418可上覆於且接觸接觸插塞416之側壁之至少一部分。全域互連接點418可包括一導電材料。在一些實施例中，全域互連接點418包括鎢。
因此，導電互連結構450可包括與導電著陸墊414電連通之接觸插塞416及與接觸插塞416電連通之全域互連接點418。在一些實施例中，全域互連接點418之側壁413之至少一部分包含錐形側壁，而接觸插塞416之至少一部分包含實質上垂直側壁。
繼續參考圖4F，接觸插塞416之至少一部分可延伸至全域互連接點418中。因為接觸插塞416之至少一部分延伸至全域互連接點418中，所以可減小接觸插塞416與全域互連接點418之間的一接觸電阻。
因此，根據本發明之實施例，一種半導體裝置包括：數個導電線；一導電著陸墊，其與該等導電線之一導電線電連通；及一導電互連結構，其與該導電著陸墊電連通。該導電互連結構包括：一接觸插塞，其與該導電著陸墊電連通；及一全域互連接點，其與該接觸插塞電連通且具有大於該接觸插塞之一橫向寬度。
此外，根據本發明之實施例，一種形成一半導體裝置之方法包括：在該半導體裝置之一區域中之一基底材料上方形成一第一氮化物材料；移除該第一氮化物材料之至少一部分以透過一開口暴露一導電著陸墊之至少一部分；形成位於該開口內且與該導電著陸墊接觸之一接觸插塞；在至少該接觸插塞上方形成一第二氮化物材料；移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分；及在該接觸插塞之該暴露部分上方形成一全域互連接點，該全域互連結構具有大於該接觸插塞之一縱橫比的一縱橫比。
另外，根據本發明之額外實施例，一種形成一半導體裝置之方法包括：形成穿過氮化物材料之一開口以暴露一導電著陸墊之至少一部分；在該半導體裝置之表面上方及該開口內形成一襯層材料；在該襯層材料上方形成一介電材料；形成穿過該介電材料之一開口以暴露該襯層材料；移除該襯層材料及該氮化物材料之部分以暴露該導電著陸墊之一部分；及在該導電著陸墊之該暴露部分上方形成一導電材料。
根據本發明之實施例之包含導電互連結構(例如導電互連結構150、導電互連結構450、全域互連接點118、全域互連接點318、全域互連接點418)之半導體裝置(例如半導體裝置100、半導體裝置200、半導體裝置300、半導體裝置400)可用於本發明之電子系統之實施例中。例如，圖5係根據本發明之實施例之一電子系統503之一方塊圖。電子系統503可包括(例如)一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如音樂)播放器、一啟用Wi-Fi或蜂巢式之平板電腦(諸如(例如)一iPAD®或SURFACE®平板電腦)、一電子書或一導航裝置。電子系統503包含至少一記憶體裝置505。記憶體裝置505可包含(例如)本文先前所描述之一半導體裝置之一實施例(例如半導體裝置100、半導體裝置200、半導體裝置300、半導體裝置400)，其包含本文先前所描述之導電互連結構(例如導電互連結構150、導電互連結構450、全域互連接點118、全域互連接點318、全域互連接點418)。
電子系統503可進一步包含至少一電子信號處理器裝置507 (通常指稱一「微處理器」)。電子信號處理器裝置507可視情況包含本文先前所描述之一半導體裝置之一實施例(例如半導體裝置100、半導體裝置200、半導體裝置300、半導體裝置400)。電子系統503可進一步包含用於由一使用者將資訊輸入至電子系統503中之一或多個輸入裝置509，諸如(例如)一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統503可進一步包含用於向一使用者輸出資訊(例如視覺或音訊輸出)之一或多個輸出裝置511，諸如(例如)一監視器、一顯示器、一印表機、一音訊輸出插口及一揚聲器之一或多者。在一些實施例中，輸入裝置509及輸出裝置511可包括既可用於將資訊輸入至電子系統503亦可用於向一使用者輸出視覺資訊之一單一觸控螢幕裝置。輸入裝置509及輸出裝置511可與記憶體裝置505及電子信號處理器裝置507之一或多者電連通。在一些實施例中，例如，就一系統晶單片(SoC)而言，可由一單一半導體晶粒執行一個以上功能，其中將處理器及記憶體功能併入一單一晶粒中。
因此，根據本發明之實施例，一種電子系統包括：至少一處理器裝置，其可操作地耦合至至少一輸入裝置及至少一輸出裝置；一半導體裝置，其可操作地耦合至該至少一處理器裝置。該半導體裝置包括：一導電著陸墊；及一導電互連結構，其與該導電著陸墊電連通，該導電互連結構包括直接接觸該導電著陸墊之一第一部分及與該第一部分接觸之一第一部分，該第二部分具有大於該第一部分之一寬度的一寬度及大於該第一部分之一縱橫比的一縱橫比。
下文將描述本發明之額外非限制性實例實施例。
實施例1：一種微電子裝置，其包括：數個導電線；一導電著陸墊，其與該等導電線之一導電線電連通；及一導電互連結構，其與該導電著陸墊電連通，該導電互連結構包括：一接觸插塞，其與該導電著陸墊電連通；及一全域互連接點，其與該接觸插塞電連通且具有大於該接觸插塞之一橫向寬度。
實施例2：如實施例1之微電子裝置，其中該全域互連接點具有大於約40:1之一縱橫比。
實施例3：如實施例1或實施例2之微電子裝置，其中該接觸插塞具有實質上垂直側壁且該全域互連接點具有錐形側壁。
實施例4：如實施例1至3中任一項之微電子裝置，其中該接觸插塞之一材料組合物實質上相同於該全域互連接點之材料組合物。
實施例5：如實施例1至4中任一項之微電子裝置，其中該接觸插塞及該全域互連接點包括鎢。
實施例6：如實施例1至5中任一項之微電子裝置，其中在該全域互連接點與該接觸插塞之間的一介面處，該全域互連接點具有大於該接觸插塞之一橫向寬度。
實施例7：如實施例1至6中任一項之微電子裝置，其中該接觸插塞延伸穿過氮化物材料。
實施例8：如實施例1至7中任一項之微電子裝置，其中該全域互連接點延伸穿過至少一介電材料。
實施例9：如實施例1至8中任一項之微電子裝置，其中該全域互連接點之至少一部分藉由氮化物材料來與該導電著陸墊分離。
實施例10：一種電子系統，其包括：至少一處理器裝置，其可操作地耦合至至少一輸入裝置及至少一輸出裝置；及一微電子裝置，其可操作地耦合至該至少一處理器裝置，該微電子裝置包括：一導電著陸墊；及一導電互連結構，其與該導電著陸墊電連通，該導電互連結構包括：一第一部分，其直接接觸該導電著陸墊；及一第二部分，其與該第一部分接觸，該第二部分具有大於該第一部分之一寬度的一寬度及大於該第一部分之一縱橫比的一縱橫比。
實施例11：如實施例10之電子系統，其進一步包括該第一部分之側上之氮化物襯層。
實施例12：如實施例10或實施例11之電子系統，其進一步包括該第二部分之側上之二氧化矽。
實施例13：如實施例10至12中任一項之電子系統，其中該導電互連結構位於該微電子裝置之一周邊區域中。
實施例14：如實施例10至13中任一項之電子系統，其進一步包括一陣列區域，該陣列區域包括形成於一介電材料內之電容器結構。
實施例15：如實施例10至14中任一項之電子系統，其中該第一部分之至少一上部分實質上由該第二部分環繞。
實施例16：如實施例10至15中任一項之電子系統，其中該第二部分延伸穿過至少一介電材料及至少一氮化物材料。
實施例17：如實施例10至16中任一項之電子系統，其中該導電互連結構與相關聯於記憶體單元之數位線或相關聯於該等記憶體單元之驅動器電路之至少一者電連通。
實施例18：如實施例10至17中任一項之電子系統，其中該導電著陸墊與一導電線電連通，該導電線可操作地耦合至一感測放大器。
實施例19：一種形成一微電子裝置之方法，該方法包括：在該微電子裝置之一區域中之一基底材料上方形成一第一氮化物材料；移除該第一氮化物材料之至少一部分以透過一開口暴露一導電著陸墊之至少一部分；形成位於該開口內且與該導電著陸墊接觸之一接觸插塞；在至少該接觸插塞上方形成一第二氮化物材料；移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分；及在該接觸插塞之該暴露部分上方形成一全域互連接點，該全域互連結構具有大於該接觸插塞之一縱橫比的一縱橫比。
實施例20：如實施例19之方法，其進一步包括：在移除該第一氮化物材料之至少一部分之前，在該第一氮化物材料上方形成一介電材料。
實施例21：如實施例20之方法，其中移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分進一步包括：移除該介電材料之一部分以暴露該接觸插塞之側壁之至少一部分。
實施例22：如實施例19至21中任一項之方法，其進一步包括：在移除該第二氮化物材料之一部分之後，移除該第一氮化物材料之一部分以暴露該接觸插塞之側壁之至少一部分。
實施例23：如實施例19至22中任一項之方法，其進一步包括：在該第二氮化物材料上方形成一介電材料；及在該介電材料中形成具有大於約40:1之一縱橫比之一開口以暴露該第二氮化物材料。
實施例24：一種形成一微電子裝置之方法，該方法包括：形成穿過氮化物材料之一開口以暴露一導電著陸墊之至少一部分；在該微電子裝置之表面上方及該開口內形成一襯層材料；在該襯層材料上方形成一介電材料；形成穿過該介電材料之一開口以暴露該襯層材料；移除該襯層材料及該氮化物材料之部分以暴露該導電著陸墊之一部分；及在該導電著陸墊之該暴露部分上方形成一導電材料。
實施例25：如實施例24之方法，其中移除該襯層材料及該氮化物材料之部分包括：移除該襯層材料之橫向延伸部分，同時使該襯層材料留在該開口之側壁上。
實施例26：如實施例24或實施例25之方法，其中形成一導電材料包括：形成具有與該著陸墊之該暴露部分接觸之實質上垂直側壁之一第一部分；及形成與該第一部分接觸之包括錐形側壁之一第二部分。
儘管已結合圖式描述某些繪示性實施例，但一般技術者應認知及瞭解，由本發明涵蓋之實施例不限於為本文中所明確展示及描述之實施例。確切而言，可在不背離由本發明涵蓋之實施例之範疇(諸如下文將主張之範疇及其合法等效物)的情況下對本文中所描述之實施例作出諸多添加、刪除及修改。另外，來自一揭示實施例之特徵可與另一揭示實施例之特徵組合，同時仍涵蓋於本發明之範疇內。
100:半導體裝置 102:基底材料 104:氮化物材料 106:介電材料 108:另一氮化物材料 110:另一介電材料 112:導電線 114:導電著陸墊 116:導電插塞/接觸插塞 118:全域互連接點 150:導電互連結構 200:半導體裝置 202:基底材料 204:氮化物材料 206:介電材料 207:光阻材料 208:另一氮化物材料 209:開口 210:另一介電材料 211:開口 212:導電線 213:側壁 214:導電著陸墊/接觸著陸墊 216:接觸插塞 217:側壁 300:半導體裝置 302:基底材料 304:氮化物材料 305:襯層材料 306:介電材料 309:開口 311:開口 312:導電線 313:側壁 314:導電著陸墊 315:垂直側 318:全域互連接點 400:半導體裝置 402:基底材料 404:氮化物材料 405:另一氮化物材料 406:介電材料 409:開口 411:開口 412:導電線 413:側壁 414:導電著陸墊 416:接觸插塞 418:全域互連接點 450:導電互連結構 503:電子系統 505:記憶體裝置 507:電子信號處理器裝置 509:輸入裝置 511:輸出裝置 D1:距離 D2:距離 D3:距離 D4:距離 D5:距離 D6:距離 H1:高度 H2:高度 H3:高度 H4:高度 H5:高度 L1:長度 L2:長度 L3:長度 P:節距 T1:厚度 W1:寬度 W2:寬度 W6:寬度 W7:寬度
圖1A及圖1B係根據本發明之實施例之一半導體裝置之簡化橫截面圖；
圖2A至圖2H係繪示根據本發明之實施例之形成圖1A及圖1B之半導體裝置之一方法的簡化橫截面圖；
圖3A至圖3F係繪示根據本發明之實施例之形成一半導體裝置之一方法的簡化橫截面圖；
圖4A至圖4F係繪示根據本發明之實施例之形成一半導體裝置之一方法的簡化橫截面圖；及
圖5係根據本發明之實施例之一電子系統之一示意性方塊圖。
100:半導體裝置
102:基底材料
104:氮化物材料
106:介電材料
108:另一氮化物材料
110:另一介電材料
112:導電線
114:導電著陸墊
116:導電插塞/接觸插塞
118:全域互連接點
150:導電互連結構
D1:距離
D2:距離
D3:距離
D4:距離
D5:距離
D6:距離
H1:高度
H2:高度
H3:高度
H4:高度
P:節距
W1:寬度
W2:寬度
W6:寬度

Claims (19)

  1. 一種微電子(microelectronic)裝置，其包括：數個導電線；一導電著陸墊(conductive landing pad)，其與該等導電線之一導電線電連通；及一導電互連結構，其與該導電著陸墊電連通，該導電互連結構包括：一接觸插塞(contact plug)，其與該導電著陸墊電連通，該接觸插塞延伸穿過一氮化物材料，該接觸插塞具有實質上垂直側壁；及一全域互連接點，其與該接觸插塞電連通且具有大於該接觸插塞之一橫向寬度，該全域互連接點具有錐形(tapered)側壁，該接觸插塞之至少一上部分實質上由該全域互連接點環繞。
  2. 如請求項1之微電子裝置，其中該全域互連接點具有大於約40：1之一縱橫比。
  3. 如請求項1之微電子裝置，其中該接觸插塞之一材料組合物實質上相同於該全域互連接點之材料組合物。
  4. 如請求項1之微電子裝置，其中該接觸插塞及該全域互連接點包括鎢。
  5. 如請求項1之微電子裝置，其中在該全域互連接點與該接觸插塞之間的一介面處，該全域互連接點具有大於該接觸插塞之一橫向寬度。
  6. 如請求項1之微電子裝置，其中該全域互連接點延伸穿過具有不同於該氮化物材料之一不同材料組合物之至少一介電材料。
  7. 如請求項1之微電子裝置，其中該全域互連接點之至少一部分藉由該氮化物材料來與該導電著陸墊分離。
  8. 如請求項1之微電子裝置，其中該導電互連結構位於該微電子裝置之一周邊區域中。
  9. 如請求項8之微電子裝置，其進一步包括一陣列區域，該陣列區域包括形成於一介電材料內之電容器結構。
  10. 如請求項1之微電子裝置，其中該導電互連結構與相關聯於記憶體單元之數位線或相關聯於該等記憶體單元之驅動器電路之至少一者電連通。
  11. 如請求項1之微電子裝置，其中與該導電著陸墊電連通之該導電線可操作地耦合至一感測放大器。
  12. 一種電子系統，其包括：如請求項1至11中任一項之微電子裝置，其可操作地耦合至至少一處 理器裝置，該至少一處理器裝置可操作地耦合至至少一輸入裝置及至少一輸出裝置。
  13. 一種形成一微電子裝置之方法，該方法包括：在該微電子裝置之一區域中之一基底材料上方形成一第一氮化物材料；移除該第一氮化物材料之至少一部分以透過一開口暴露一導電著陸墊之至少一部分；形成位於該開口內且與該導電著陸墊接觸之一接觸插塞；在至少該接觸插塞上方形成一第二氮化物材料；移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分；及在該接觸插塞之該暴露部分上方形成一全域互連接點，該全域互連結構具有大於該接觸插塞之一縱橫比的一縱橫比。
  14. 如請求項13之方法，其進一步包括：在移除該第一氮化物材料之至少一部分之前，在該第一氮化物材料上方形成一介電材料。
  15. 如請求項14之方法，其中移除該第二氮化物材料之一部分以暴露該接觸插塞之一部分進一步包括：移除該介電材料之一部分以暴露該接觸插塞之側壁之至少一部分。
  16. 如請求項14之方法，其進一步包括：在移除該第二氮化物材料之一部分之後，移除該第一氮化物材料之一部分以暴露該接觸插塞之側壁之至 少一部分。
  17. 如請求項16之方法，其進一步包括：在該第二氮化物材料上方形成一介電材料；及在該介電材料中形成具有大於約40：1之一縱橫比之一開口以暴露該第二氮化物材料。
  18. 如請求項16之方法，其進一步包括：在該第一氮化物材料中之一開口內形成一襯層材料。
  19. 如請求項18之方法，其進一步包括：移除該襯層材料之橫向延伸部分，同時使該襯層材料留在該開口之側壁上。
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