TWI743893B - 貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法 - Google Patents

貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法 Download PDF

Info

Publication number
TWI743893B
TWI743893B TW109124149A TW109124149A TWI743893B TW I743893 B TWI743893 B TW I743893B TW 109124149 A TW109124149 A TW 109124149A TW 109124149 A TW109124149 A TW 109124149A TW I743893 B TWI743893 B TW I743893B
Authority
TW
Taiwan
Prior art keywords
wafer
bonded
diameter portion
bonded wafer
peripheral end
Prior art date
Application number
TW109124149A
Other languages
English (en)
Other versions
TW202113953A (zh
Inventor
青木竜彦
平澤学
Original Assignee
日商環球晶圓日本股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商環球晶圓日本股份有限公司 filed Critical 日商環球晶圓日本股份有限公司
Publication of TW202113953A publication Critical patent/TW202113953A/zh
Application granted granted Critical
Publication of TWI743893B publication Critical patent/TWI743893B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08245—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)

Abstract

於支撐晶圓上貼合了貼合晶圓的層疊晶圓中，抑制晶圓周端部中發生裂縫、欠缺。在接合於支撐晶圓上的貼合晶圓中係具有：大徑部，係由周端部倒角的矽晶圓所構成；以及小徑部，係於前述大徑部上與前述大徑部同心圓狀地一體成形且形成為具有較前述大徑部之徑還小的徑；前述小徑部係具有：直本體部，係側面與晶圓面正交；以及首部，係在前述直本體部與前述大徑部之間成為側面對於前述晶圓面傾斜預定角；形成為前述直本體部之上表面接合於前述支撐晶圓上。

Description

貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法
本發明係有關於貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法，特別是有關於在層疊元件(lamination device)的製造工序中不易產生裂縫、欠缺等的貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法。
近年，已知有藉由形成將半導體晶圓複數層疊的層疊晶圓而作成三維元件的方法。例如圖6中的(a)所示，於該層疊晶圓30中，在下層的支撐晶圓31上層疊有具有大致相同厚度的貼合晶圓32(藉由矽氧化膜或接著劑而接合)。如圖所示，支撐晶圓31與貼合晶圓32係個別倒角。然後，為了使熱發散良好，或為了可更於貼合晶圓32上層疊其他的半導體晶圓(未圖示)，故前述貼合晶圓32係被從上表面側(表面側)研磨且加工變薄。
然而，如圖所示，研磨加工前之貼合晶圓32的外周端面(被倒角的面)係形成為剖面梯形狀或剖面圓弧狀，故若研磨加工至該貼合晶圓32變薄為止，則如圖6中的(b)所示，外周端面成為如小刀之刃(小刀邊)般的銳角形狀，結果存在有容易欠缺的課題。另外，存在有若產生欠缺則會從該處進行龜裂從而使層疊晶圓的品質降低、成為不可使用等的課題。
對於上述課題，日本特開2005-116614號(專利文獻1)揭示有以下的加工方法：如圖7所示，於第一半導體晶圓(相當於支撐晶圓)41上層疊第二半 導體晶圓(相當於貼合晶圓)42，一邊將第二半導體晶圓42旋轉一邊將第二半導體晶圓42的外周端面去除後，將第二半導體晶圓42之上表面側研磨且變薄。
如圖7所示，作為將第二半導體晶圓42的外周端面去除的手段，係於外周端部使具有砥石部43a的研磨砥石43一邊高速旋轉一邊下降，將前端的砥石部43a抵接於第二半導體晶圓42的外周端部且研磨去除。
依據專利文獻1所揭示的方法，於實施此方法的情形中，可以避免第二半導體晶圓(相當於貼合晶圓)42之周端部(斜角部)成為小刀邊狀。
然而，若使高速旋轉的研磨砥石43下降且欲僅將第二半導體晶圓42之周端部去除，則有損傷下層的第一半導體晶圓41的疑慮，而存在有技術上而言並非容易的課題。
另外，即使實施了加工，仍存在有於加工面容易產生深的破碎層而成為之後的元件製造工序中的污染、裂縫等之原因的疑慮。
本發明係有鑑於前述課題而研發，目的為提供在接合於支撐晶圓上而形成層疊晶圓的貼合晶圓中可以抑制在晶圓周端部中發生裂縫、欠缺的貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法。
為了解決前述課題而研發的本發明之貼合晶圓係接合於支撐晶圓上，前述貼合晶圓係具有：大徑部，係由周端部倒角的矽晶圓所構成；以及小徑部，係於前述大徑部上與前述大徑部同心圓狀地一體成形且形成為具有較前述大徑部之徑還小的徑；前述小徑部係具有：直本體部，係側面與晶圓面正 交；以及首部，係在前述直本體部與前述大徑部之間成為側面對於前述晶圓面傾斜預定角；形成為前述直本體部之上表面接合於前述支撐晶圓上。
於使用了如上所述地構成之貼合晶圓的層疊晶圓中，由於支撐晶圓上之貼合晶圓的周端部側面與支撐晶圓面大致正交，故周端部的角部不會成為小刀邊狀，可防止發生裂縫、欠缺。結果，可抑制半導體晶圓的品質降低。
另外，為了解決前述課題而研發的本發明之層疊晶圓的製造方法係將前述貼合晶圓接合於支撐晶圓上，將前述貼合晶圓研磨且厚度薄化，前述層疊晶圓的製造方法係具有：將前述直本體部之上表面側接合於前述支撐晶圓上的步驟；將前述大徑部研磨且削除的步驟；以及將前述小徑部的首部研磨且削除的步驟。
又，較佳為把將前述大徑部研磨且削除的步驟之後的前述貼合晶圓的厚度尺寸設為T1、把將前述小徑部的首部研磨且削除的步驟之後的前述貼合晶圓的厚度尺寸設為T2、將前述大徑部之周端部之徑方向長度尺寸設為W1時，於將前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述小徑部的高度尺寸A形成為T1≦A≦300μm，將從前述小徑部之周端部起至前述大徑部之周端部為止之徑方向長度B形成為W1≦B≦W1+20μm，將前述首部的高度尺寸C形成為0≦C且T2≦A-C。
另外，較佳為在前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述首部的側面中的對於晶圓面的傾斜角θ形成為45°≦θ<90°之範圍內。
或著，較佳為在前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述首部的側面中的對於晶圓面的傾斜角θ形成為90°<θ≦110°之範圍內。
如上所述，在製造使用了前述貼合晶圓的層疊晶圓的情形中，於研磨的第一步驟中只要僅將配置於小徑部上且較該小徑部大徑的大徑部去除即可，故可容易地進行研磨加工。另外，於研磨的第二步驟中，由於前述小徑部的上部為周側面對於晶圓面傾斜預定角的首部，故研磨後不會形成銳角部，可防止晶圓的裂縫、欠缺等的發生。
依據本發明，可以提供在接合於支撐晶圓上且形成層疊晶圓的貼合晶圓中可以抑制晶圓周端部中發生裂縫、欠缺的貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法。
1,32:貼合晶圓
2:大徑部
3:小徑部
3A:直本體部
3B:首部
10,31:支撐晶圓
15,16,17:斜角用砥石
20,30:層疊晶圓
41:第一半導體晶圓
42:第二半導體晶圓
43:研磨砥石
43a:砥石部
A:高度尺寸
B:徑方向長度
C:高度尺寸
W1:徑方向長度尺寸
T0,T1,T2:厚度尺寸
θ:傾斜角
[圖1]係顯示本發明之貼合晶圓的實施形態的立體圖。
[圖2]係將圖1之貼合晶圓的周端部(斜角部)擴大顯示的剖面圖。
[圖3]係顯示將貼合晶圓的周端部以斜角用砥石研磨的狀態的剖面圖。
[圖4]中的(a)、(b)係顯示將貼合晶圓的周端部以其他的斜角用砥石研磨的情形的狀態的剖面圖。
[圖5]中的(a)至(c)係用以說明使用本發明之貼合晶圓製造層疊晶圓之工序的剖面圖。
[圖6]中的(a)、(b)係用以說明以往之層疊晶圓的課題的剖面圖。
[圖7]係用以說明以往之層疊晶圓的製造方法的剖面圖。
以下，說明本發明之貼合晶圓及其製造方法。又，本發明之貼合晶圓係在貼合在支撐晶圓上後，於厚度方向被研磨且被厚度薄化而使用。
圖1係示意性地顯示本發明之貼合晶圓的實施形態的立體圖。圖2係將圖1之貼合晶圓的周端部(斜角部)擴大顯示的剖面圖。又，以下的說明中，將於圖1所示的貼合晶圓1之上表面側稱為表面，將於圖1所示的貼合晶圓1之下表面側稱為裏面。
如圖1所示的貼合晶圓1係由矽晶圓形成，具有：大徑部2，係形成裏面側；以及小徑部3，係於前述大徑部2上與該大徑部2形成同心圓狀且形成表面側。
如圖2所示，大徑部2之上表面部分係與小徑部3的下表面部分連結，大徑部2與小徑部3係一體成形。
另外，大徑部2之周端部係表側與裏側皆形成倒角的剖面梯形狀(角部為圓弧狀)。
另外，小徑部3係具有：薄厚度的直本體部3A，係形成小徑部3的表面側且周側面與晶圓面正交；以及首部3B，係設置在該直本體部3A與大徑部2之間，於圖1中周側面係對於晶圓面傾斜預定角。
另外，如圖2所示，大徑部2之周端部係較小徑部3之周端部更往徑方向外側突出，大徑部2之厚度形成為較小徑部3之厚度更大。
設為上述形狀的理由係為了階段性地進行為了厚度薄化而行之研磨，而可不產生裂縫等地容易地厚度薄化。亦即，於製造層疊晶圓的情形中，貼合晶圓1之表面側(小徑部3之表面側)係貼合於支撐晶圓(未圖示)上(亦即成為與圖1、圖2之狀態上下相反的狀態)，研磨係階段性地於第一步驟中去除大徑部2，於第二步驟中去除首部3B。
在此，詳細說明研磨工序前之貼合晶圓1的形狀。如圖2所示，小徑部3之厚度A(段差高度)係若使前述研磨的第一步驟後之貼合晶圓1之厚度設為T1則形成在T1≦A≦300μm的範圍內。藉此可以防止厚度薄化的貼合晶圓1的外周端部之裂縫、欠缺。另外，若A較300μm大，則貼合晶圓的大徑部之周端部變得過薄，成為加工中易於斜角部發生裂縫、欠缺，故不佳。
另外，如圖2所示，於大徑部2之周端部中，當將被倒角的部分之徑方向長度(斜角部寬度)設為W1時，從小徑部3之周端部至大徑部2之周端部為止之徑方向長度B係形成W1≦B≦W1+20μm。藉由滿足該條件，而可以防止厚度薄化後的晶圓直徑變得過小，而可使往設為目的的斜角形狀之加工變得容易。
另外，如圖2所示，首部3B之高度尺寸C係用以下方式形成：若將前述研磨的第二步驟後之貼合晶圓1之厚度設為T2，則滿足0≦C且T2≦A-C的條件。
另外，首部3B中的對於晶圓面的傾斜角θ係形成在45°≦θ≦90°、或90°<θ≦110°之範圍內。
在此，於45°≦θ≦90°之情形中，可以防止厚度薄化的貼合晶圓1的外周端部之裂縫、欠缺。另外，將貼合晶圓1對於支撐晶圓施行接合熱處理而貼合時，於該區域中的熱發散的效率會提升，故可防止邊緣部的接合不良。
或著在90°<θ≦110°的情形中，藉由前述研磨的第二步驟而厚度薄化的貼合晶圓1的外周端面係對於支撐晶圓面大致正交，故不會成為小刀邊狀，可防止裂縫、欠缺。
進一步地，於晶圓洗淨時，由於在該區域藥液變得不易滯留，故可以獲得將晶圓周端部(斜角部)的金屬污染等級(metal contamination level)降低的功效。
此乃因於45°≦θ≦90°的情形中，首部為銳角，故進入凹部的藥液不易被置換(不易洗淨)，但於90°<θ≦110°的情形中，首部為大致正交，故藥液的流動不易停滯(藥液易於被置換)。
又，大徑部2之厚度尺寸雖無特別規定，但例如可形成為675μm。
為了形成上述形狀之貼合晶圓1，如圖3所示，只要預先準備與設為目的的斜角部形狀對應的斜角用砥石15且一邊使貼合晶圓1繞著中心軸高速旋轉一邊以斜角用砥石15研磨晶圓周端部即可。
或著，如圖4中的(a)所示，例如使用與貼合晶圓1的裏面側形狀(大徑部2的下裏面側周端部)對應的斜角用砥石16而僅將晶圓裏面側周端部研磨，接下來如圖4中的(b)所示，使用與貼合晶圓1之表面側形狀(從大徑部2至小徑部3之周端部)對應的斜角用砥石17將晶圓表側周端部研磨即可。
接下來，沿著圖5中的(a)至(c)說明使用上述形狀之貼合晶圓1形成層疊晶圓20的工序。
首先，如圖5中的(a)所示，以貼合晶圓1之表面側(小徑部3之表面)抵接至支撐晶圓10之表面的方式經由數十nm的矽氧化膜或接著劑(樹脂)而接著。藉此，使貼合晶圓1的裏面(大徑部2的裏面)成為層疊晶圓20之上表面。又，將此時之貼合晶圓1之厚度設為T0(例如775μm)。
接下來，作為研磨加工的第一步驟，使用研磨機將貼合晶圓1從上方起研磨加工至目標值T1(例如100μm)為止，如圖5中的(b)所示，將於最上部配置的大徑部2去除。如上所述，於研磨加工之第一步驟中，由於為將位於小徑部3上且較該小徑部3大徑的大徑部2研磨且去除的工序，故可以容易地進行研磨作業。
於接下來的第二步驟中，將配置於支撐晶圓10上的小徑部3從上方起研磨加工至目標值T2(例如5μm)為止，將首部3B去除。藉此貼合晶圓1成為僅有薄的直本體部3A。於藉由該第二步驟而行的研磨作業中，小徑部3係形成有對於晶圓面傾斜預定角的首部3B，故即使在研磨後首部3B的傾斜部分殘留或研磨到達至直本體部3A為止的情形中也不會成為小刀邊狀。
如上所述，於使用了本實施形態之貼合晶圓1的層疊晶圓20中，支撐晶圓10上之貼合晶圓1之周端部側面與支撐晶圓面正交，故周端部的角部並非銳角，而可防止發生裂縫、欠缺。結果，可以抑制半導體晶圓的品質降低。
另外，於形成使用了前述貼合晶圓1的層疊晶圓20的情形中，於研磨的第一步驟中只要僅將配置於小徑部3上且較小徑部3更為大徑的大徑部2 去除即可，故可容易地進行研磨加工。另外，於研磨的第二步驟中，小徑部3的上部為周側面傾斜的首部3B，故直至本體部3A為止的研磨變得容易，不會於研磨後形成銳角部，而可防止晶圓發生裂縫、欠缺。
[實施例]
針對本發明之貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法，基於實施例進一步說明。
於本實施例，製造了直徑300mm、厚度775μm(T0)的矽晶圓，基於在實施例1至8以及比較例1至7個別設定的條件而加工晶圓周端部且作為貼合晶圓。
接下來，在支撐晶圓上經由厚度80nm的矽氧化膜而接合貼合晶圓，基於前述本實施形態而實施為了階段性地厚度薄化的研磨。
對於貼合晶圓的階段性研磨的目標值(設定值)係對於各條件中的初期值T0=775μm設為第一步驟後的目標值T1=100μm且設為第二步驟後的目標值T2=5μm。另外，大徑部之周端部(斜角部)中的徑方向突出長度W1係設為390μm。
於各實施例(實施例1至8、比較例1至7)中，個別針對1000枚的試料進行驗證，對於如圖2所示的A、B、C、θ設定條件。
表1顯示有實施例1至8、比較例1至7的條件以及結果。又，於表1中，屬於評價項目的「斜角裂縫、欠缺」係在未產生裂縫、欠缺時顯示為○，產生裂縫、欠缺時則顯示為×。又，所謂斜角裂縫、欠缺係包含在將貼合晶圓研磨加工時產生的大徑部之周端部的裂縫、欠缺。另外，屬於評價項目的「接合不良」係在與支撐晶圓之間沒有接合不良時顯示為○，在發生率為1%以上時 顯示為×，發生率為未滿1%時則顯示為△。另外，屬於評價項目的「金屬污染」係將與以往之斜角形狀同等的等級顯示為△，良好等級則顯示為○。只要為○或△即可判定為良品。
Figure 109124149-A0305-02-0011-1
於實施例1中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=50μm)>T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例2中，雖為T1(=100μm)<A(=110μm)、W1(=390μm)<B(=400μm)、A-C(=10μm)≧T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例3中，雖為T1(=100μm)<A(=300μm)、W1(=390μm)<B(=400μm)、A-C(=200μm)>T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例4中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=7μm)>T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例5中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=50μm)>T2(=5μm)、θ=45°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例6中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=50μm)>T2(=5μm)、θ=110°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例7中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)=B(=390μm)、A-C(=50μm)>T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
於實施例8中，雖為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=410μm)、A-C(=50μm)>T2(=5μm)、θ=70°之條件，但未產生斜角部的裂縫、欠缺、接合不良，金屬污染為良好。
另一方面，比較例1中，設為T1(=100μm)>A(=90μm)、W1(=390μm)≦B(=400μm)、A-C(=0μm)<T2(=5μm)、θ=70°之條件。雖未產生接合不良且金屬污染為良好，但因為T1>A故晶圓周端部成為小刀邊狀，產生了斜角部的裂縫、欠缺。
於比較例2中，設為T1(=100μm)<A(=310μm)、W1(=390μm)≦B(=400μm)、A-C(=210μm)>T2(=5μm)、θ=70°之條件。雖未產生接合不良且金屬污染為良好，但產生了斜角部的裂縫、欠缺。又，如上所述，若A較300μm大，則貼合晶圓的大徑部之周端部會變得過薄，成為加工中易於斜角部發生裂縫、欠缺，故不佳。
於比較例3中，設為T1(=100μm)<A(=150μm)、W1(=390μm)>B(=380μm)、A-C(=50μm)>T2(=5μm)、θ=70°之條件。雖未產生接合不良且金屬污染為良好，但產生了斜角部的裂縫、欠缺。又，如上所述，在B為W1以下時，加工變得困難，於晶圓產生風險的疑慮變高。
於比較例4中，設為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=420μm)、A-C(=50μm)>T2(=5μm)、θ=70°之條件。雖未產生接合不良且金屬污染為良好，但產生了斜角部的裂縫、欠缺。又，如上所述，在B為W1+20μm以上時，晶圓小徑部之徑變得過小，存在有晶圓從搬送載體脫落的危險性。
於比較例5中，設為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=3μm)<T2(=5μm)、θ=70°之條件。雖未產生接合不良且金屬污染為良好，但產生了斜角部的裂縫、欠缺。又，如上所述，若A-C為未滿T2，則由於首部還殘留有傾斜，故成為易於產生斜角部的裂縫、欠缺。
於比較例6中，設為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=50μm)>T2(=5μm)、θ=40°之條件。雖未產生接合不良且金屬污染為良好，但產生了斜角部的裂縫、欠缺。又，如上所述，於θ為未滿45°時，晶圓周端部的加工變得困難，可推想將變成容易產生不良。
於比較例7中，設為T1(=100μm)<A(=150μm)、W1(=390μm)<B(=400μm)、A-C(=50μm)>T2(=5μm)、θ=115°之條件。金屬污染雖為良好，但產生了接合不良以及斜角部的裂縫、欠缺。又，如上所述，若θ較110°大時，則存在有晶圓周端部成為小刀邊狀的疑慮。
由以上的實施例之結果可確認：藉由設為T1≦A≦300μm、W1≦B≦W1+20μm、0≦C且T2≦A-C、45°≦θ<90°或90°<θ≦110°而可達到本發明的功效。
2:大徑部
3:小徑部
3A:直本體部
3B:首部
A,C:高度尺寸
B:徑方向長度
W1:徑方向長度尺寸
T0,T1,T2:厚度尺寸
θ:傾斜角

Claims (5)

  1. 一種貼合晶圓，係接合於支撐晶圓上，前述貼合晶圓係具有：大徑部，係由周端部倒角的矽晶圓所構成；以及小徑部，係於前述大徑部上與前述大徑部同心圓狀地一體成形且形成為具有較前述大徑部之徑還小的徑；前述小徑部係具有：直本體部，係側面與晶圓面正交；以及首部，係在前述直本體部與前述大徑部之間成為側面對於前述晶圓面傾斜預定角；形成為前述直本體部之上表面接合於前述支撐晶圓上。
  2. 一種層疊晶圓的製造方法，係將如請求項1所記載之貼合晶圓接合於支撐晶圓上，將前述貼合晶圓研磨且厚度薄化，前述層疊晶圓的製造方法係具有：將前述直本體部之上表面側接合於前述支撐晶圓上的步驟；將前述大徑部研磨且削除的步驟；以及將前述小徑部的首部研磨且削除的步驟。
  3. 如請求項2所記載之層疊晶圓的製造方法，其中把將前述大徑部研磨且削除的步驟之後的前述貼合晶圓的厚度尺寸設為T1、把將前述小徑部的首部研磨且削除的步驟之後的前述貼合晶圓的厚度尺寸設為T2、將前述大徑部之周端部之徑方向長度尺寸設為W1時，於將前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述小徑部的高度尺寸A形成為T1≦A≦300μm，將從前述小徑部之周端部起至前述大徑部之周端部為止之徑方向長度B形成為W1≦B≦W1+20μm，將前述首部的高度尺寸C形成為0≦C且T2≦A-C。
  4. 如請求項2或3所記載之層疊晶圓的製造方法，其中在前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述首部中的對於晶圓面的傾斜角θ形成為45°≦θ<90°之範圍內。
  5. 如請求項2或3所記載之層疊晶圓的製造方法，其中在前述直本體部之上表面側接合於前述支撐晶圓上的步驟之前，將前述貼合晶圓中的前述首部中的對於晶圓面的傾斜角θ形成為90°<θ≦110°之範圍內。
TW109124149A 2019-07-31 2020-07-17 貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法 TWI743893B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-140880 2019-07-31
JP2019140880A JP7339056B2 (ja) 2019-07-31 2019-07-31 貼り合わせウェーハ及びそれを用いた積層ウェーハの製造方法

Publications (2)

Publication Number Publication Date
TW202113953A TW202113953A (zh) 2021-04-01
TWI743893B true TWI743893B (zh) 2021-10-21

Family

ID=74230677

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109124149A TWI743893B (zh) 2019-07-31 2020-07-17 貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法

Country Status (4)

Country Link
US (1) US20220319835A1 (zh)
JP (1) JP7339056B2 (zh)
TW (1) TWI743893B (zh)
WO (1) WO2021020340A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW509990B (en) * 2000-03-29 2002-11-11 Shinetsu Handotai Kk Production method for silicon wafer and SOI wafer, and SOI wafer
TW200425222A (en) * 2002-05-20 2004-11-16 Sumitomo Mitsubishi Silicon Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method
TW200631068A (en) * 2005-02-28 2006-09-01 Shinetsu Handotai Kk Method for manufacturing bonded wafer and bonded wafer
TW201612948A (en) * 2014-09-26 2016-04-01 Shinetsu Handotai Kk Bonded wafer production method
JP2018182146A (ja) * 2017-04-17 2018-11-15 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263084A (ja) 2009-05-07 2010-11-18 Sumco Corp Ｓｏｉウェーハの製造方法
US20140054748A1 (en) 2012-08-21 2014-02-27 Genmao Liu Edge trimming method for semiconductor wafer and semiconductor wafer having trimmed edge
JP6156046B2 (ja) * 2013-10-10 2017-07-05 株式会社デンソー 半導体基板およびその製造方法
US10134577B2 (en) 2015-05-21 2018-11-20 Globalfoundries Inc. Edge trim processes and resultant structures
JP6729471B2 (ja) 2017-04-17 2020-07-22 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW509990B (en) * 2000-03-29 2002-11-11 Shinetsu Handotai Kk Production method for silicon wafer and SOI wafer, and SOI wafer
TW200425222A (en) * 2002-05-20 2004-11-16 Sumitomo Mitsubishi Silicon Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method
TW200631068A (en) * 2005-02-28 2006-09-01 Shinetsu Handotai Kk Method for manufacturing bonded wafer and bonded wafer
TW201612948A (en) * 2014-09-26 2016-04-01 Shinetsu Handotai Kk Bonded wafer production method
JP2018182146A (ja) * 2017-04-17 2018-11-15 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ

Also Published As

Publication number Publication date
WO2021020340A1 (ja) 2021-02-04
TW202113953A (zh) 2021-04-01
JP7339056B2 (ja) 2023-09-05
US20220319835A1 (en) 2022-10-06
JP2021027062A (ja) 2021-02-22

Similar Documents

Publication Publication Date Title
JP4835069B2 (ja) シリコンウェーハの製造方法
TWI420581B (zh) 用於製造經拋光的半導體晶圓的方法
US8435417B2 (en) Method of manufacturing semiconductor device
JP5521582B2 (ja) 貼り合わせウェーハの製造方法
JP2003229392A (ja) シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ
JP4815801B2 (ja) シリコンウエーハの研磨方法および製造方法および円板状ワークの研磨装置ならびにシリコンウエーハ
TW201630063A (zh) 二層構造晶圓的加工方法
TW201212116A (en) A grinding tool for trapezoid grinding of a wafer
TW202046391A (zh) 處理裝置及處理方法
CN110060959B (zh) 贴合晶片的制造方法
TWI743893B (zh) 貼合晶圓以及使用了貼合晶圓的層疊晶圓的製造方法
TW201909269A (zh) 晶圓加工方法
JP7412131B2 (ja) 基板処理方法及び基板処理システム
JP2018152456A (ja) ウェーハの製造方法
TWI314758B (en) Wafer having an asymmetric edge profile and method of making the same
JP4103808B2 (ja) ウエーハの研削方法及びウエーハ
JP2001223202A (ja) 半導体ウエハの薄層化方法および半導体ウエハの裏面研削装置
JP7153578B2 (ja) シリコンウェーハの製造方法
JP2022127060A (ja) シリコンウェーハ及びそれを用いた積層ウェーハの製造方法
JP6729471B2 (ja) 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
TWI601285B (zh) 半導體與太陽能晶圓
JP2010040549A (ja) 半導体ウェーハ及びその製造方法
JP2006100406A (ja) Ｓｏｉウェーハの製造方法
JP2015153999A (ja) 半導体ウェーハの製造方法
JP2719276B2 (ja) 張り合わせｓｏｉウェーハの製法