JP2021027062A - 貼り合わせウェーハ及びそれを用いた積層ウェーハの製造方法 - Google Patents
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Abstract
Description
第二の半導体ウェーハ42の外周端面を除去する手段としては、図7に示すように外周端部に砥石部43aを有する研削砥石43を高速回転させながら下降させ、先端の砥石部43aを第二の半導体ウェーハ42の外周端部に当てて研削除去するものである。
しかしながら、高速回転させた研削砥石43を下降させて第二の半導体ウェーハ42の周端部のみを除去しようとすると、下層の第一の半導体ウェーハ41を傷付ける虞があり、技術的に容易ではないという課題があった。
また、加工を実施しても、加工面には深い破砕層が生じやすく、その後のデバイス製造工程での汚染や割れ等の原因となる虞があった。
このように構成された貼り合わせウェーハを用いた積層ウェーハにあっては、支持ウェーハ上の貼り合わせウェーハの周端部側面が支持ウェーハ面に略直交しているため、周端部の角部がナイフエッジ状とはならず、割れや欠けの発生を防止することができる。その結果、半導体ウェーハの品質低下を抑制することができる。
尚、前記大径部を研削して削除するステップの後における前記貼り合わせウェーハの厚さ寸法をT1とし、前記小径部の首部を研削して削除するステップの後における前記貼り合わせウェーハの厚さ寸法をT2とし、前記大径部の周端部の径方向長さ寸法をW1とすると、前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、前記貼り合わせウェーハにおける前記小径部の高さ寸法Aを、T1≦A≦300μmに形成し、前記小径部の周端部から前記大径部の周端部までの径方向長さBを、W1≦B≦W1+20μmに形成し、前記首部の高さ寸法を、0≦C且つT2≦A−Cに形成することが望ましい。
また、前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、前記貼り合わせウェーハにおける前記首部の側面のウェーハ面に対する傾斜角θを、45°≦θ≦90°の範囲に形成しておくことが望ましい。
或いは、前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、前記貼り合わせウェーハにおける前記首部の側面のウェーハ面に対する傾斜角θを、90°<θ≦110°の範囲に形成することが望ましい。
図1に示す貼り合わせウェーハ1は、シリコンウェーハにより形成され、裏面側を形成する大径部2と、前記大径部2の上に該大径部2と同心円状に形成され、表面側を形成する小径部3とを有する。
また、大径部2の周端部は表側と裏側ともに面取りされた断面台形状(角部が円弧状)に形成されている。
また、図2に示すように小径部3の周端部よりも大径部2の周端部は径方向外側に突出しており、小径部3の厚さよりも大径部2の厚さが大きく形成されている。
また、首部3Bのウェーハ面に対する傾斜角θは、45°≦θ≦90°、或いは90°<θ≦110°の範囲に形成される。
更に、ウェーハ洗浄の際、当該領域において薬液が淀み難くなるため、ウェーハ周端部(ベベル部)のメタルコンタミネーションレベル(金属汚染レベル)を下げる効果を得ることができる。
これは、45°≦θ≦90°の場合、首部が鋭角であるため、凹み部に進入した薬液が置換され難い(洗浄され難い)が、90°<θ≦110°の場合は、首部が略直交しており、薬液の流れが停滞し難い(薬液が置換され易い)ためである。
先ず、図5(a)に示すように支持ウェーハ10の表面に貼り合わせウェーハ1の表面側(小径部3の表面)が当接するように、数十nmのシリコン酸化膜、或いは接着剤(樹脂)を介して接着する。これにより貼り合わせウェーハ1の裏面(大径部2の裏面)が積層ウェーハ20の上面となる。尚、このときの貼り合わせウェーハ1の厚さをT0(例えば775μm)とする。
また、前記貼り合わせウェーハ1を用いた積層ウェーハ20を形成する場合、研削の第一ステップでは、小径部3の上に配置された、小径部3よりも径の大きい大径部2のみを除去すればよいため、容易に研削加工を行うことができる。また、研削の第二ステップでは、小径部3の上部が、周側面の傾斜する首部3Bであるため、直胴部3Aまでの研削が容易であり、研削後に鋭角部を形成することがなく、ウェーハの割れや欠けの発生を防止することができる。
本実施例では、直径300mm、厚さ775μm(T0)のシリコンウェーハを製造し、実施例1〜8及び比較例1〜7でそれぞれ設定した条件に基づきウェーハ周端部を加工し、貼り合わせウェーハとした。
次いで、支持ウェーハ上に厚さ80nmのシリコン酸化膜を介して貼り合わせウェーハを接合し、前述した本実施の形態に基づき段階的に薄厚化のための研削を実施した。
表1に実施例1〜8、比較例1〜7の条件、及び結果を示す。尚、表1において、評価項目である「ベベル割れ、欠け」は割れ、欠けが生じなかった場合を○、生じた場合を×として示す。尚、ベベル割れ、欠けとは、貼り合わせウェーハを研削加工している際に生じる大径部の周端部の割れ、欠けを含んでいる。また、評価項目である「接合不良」は、支持ウェーハとの間に接合不良がなかった場合を○、発生率が1%以上を×とし、発生率が1%未満を△で示す。また、評価項目である「メタルコンタミネーション(金属汚染)」は、従来のベベル形状と同等のレベルを△、良好レベルを○とした。○或いは△であれば良品であると判定した。
2 大径部
3 小径部
3A 直胴部
3B 首部
10 支持ウェーハ
20 積層ウェーハ
Claims (5)
- 支持ウェーハ上に接合される貼り合わせウェーハにおいて、
周端部が面取りされたシリコンウェーハからなる大径部と、
前記大径部の上に該大径部と同心円状に一体形成され、前記大径部よりも小径に形成された小径部とを備え、
前記小径部は、側面がウェーハ面に直交する直胴部と、前記直胴部と前記大径部との間において側面が前記ウェーハ面に対し所定角度傾斜した首部とを有し、
前記直胴部の上面が前記支持ウェーハ上に接合されるよう形成されていることを特徴とする貼り合わせウェーハ。 - 前記請求項1に記載された貼り合わせウェーハを支持ウェーハ上に接合し、前記貼り合わせウェーハを研削して薄厚化する積層ウェーハの製造方法であって、
前記直胴部の上面側を前記支持ウェーハ上に接合するステップと、
前記大径部を研削して削除するステップと、
前記小径部の首部を研削して削除するステップと、
を備えることを特徴とする積層ウェーハの製造方法。 - 前記大径部を研削して削除するステップの後における前記貼り合わせウェーハの厚さ寸法をT1とし、前記小径部の首部を研削して削除するステップの後における前記貼り合わせウェーハの厚さ寸法をT2とし、前記大径部の周端部の径方向長さ寸法をW1とした際、
前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、
前記貼り合わせウェーハにおける前記小径部の高さ寸法Aを、T1≦A≦300μmに形成し、
前記小径部の周端部から前記大径部の周端部までの径方向長さBを、W1≦B≦W1+20μmに形成し、
前記首部の高さ寸法を、0≦C且つT2≦A−Cに形成することを特徴とする請求項2に記載された積層ウェーハの製造方法。 - 前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、
前記貼り合わせウェーハにおける前記首部のウェーハ面に対する傾斜角θを、45°≦θ<90°の範囲に形成することを特徴とする請求項2または請求項3に記載された積層ウェーハの製造方法。 - 前記直胴部の上面側を前記支持ウェーハ上に接合するステップの前において、
前記貼り合わせウェーハにおける前記首部のウェーハ面に対する傾斜角θを、90°<θ≦110°の範囲に形成することを特徴とする請求項2または請求項3に記載された積層ウェーハの製造方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010263084A (ja) * | 2009-05-07 | 2010-11-18 | Sumco Corp | Soiウェーハの製造方法 |
US20140054748A1 (en) * | 2012-08-21 | 2014-02-27 | Genmao Liu | Edge trimming method for semiconductor wafer and semiconductor wafer having trimmed edge |
US20160343564A1 (en) * | 2015-05-21 | 2016-11-24 | International Business Machines Corporation | Edge trim processes and resultant structures |
JP2018182146A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜soiウェーハの製造方法および多層膜soiウェーハ |
JP2018182144A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜soiウェーハの製造方法および多層膜soiウェーハ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1189266B1 (en) * | 2000-03-29 | 2017-04-05 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and soi wafer, and soi wafer |
US7378332B2 (en) * | 2002-05-20 | 2008-05-27 | Sumitomo Mitsubishi Silicon Corporation | Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method |
WO2006092886A1 (ja) * | 2005-02-28 | 2006-09-08 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
JP6156046B2 (ja) * | 2013-10-10 | 2017-07-05 | 株式会社デンソー | 半導体基板およびその製造方法 |
JP6210043B2 (ja) * | 2014-09-26 | 2017-10-11 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010263084A (ja) * | 2009-05-07 | 2010-11-18 | Sumco Corp | Soiウェーハの製造方法 |
US20140054748A1 (en) * | 2012-08-21 | 2014-02-27 | Genmao Liu | Edge trimming method for semiconductor wafer and semiconductor wafer having trimmed edge |
US20160343564A1 (en) * | 2015-05-21 | 2016-11-24 | International Business Machines Corporation | Edge trim processes and resultant structures |
JP2018182146A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜soiウェーハの製造方法および多層膜soiウェーハ |
JP2018182144A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜soiウェーハの製造方法および多層膜soiウェーハ |
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