TWI731190B - 半導體裝置的製造方法 - Google Patents

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Abstract

一種即使於常溫下亦可形成具有垂直且平滑的側壁面的溝槽形狀的半導體裝置的製造方法,將半導體基板2載置於反應容器內的保持為常溫的試樣台3上,使用包含氧及六氟化硫的蝕刻氣體,將氧相對於六氟化硫的氣體比率控制為70%~100%,並進行電漿蝕刻,藉此於半導體基板上形成溝槽。

Description

半導體裝置的製造方法
本發明是有關於一種半導體裝置的製造方法,特別是有關於一種具有溝槽(trench)的半導體裝置的製造方法。
於半導體裝置的製造步驟中,為了於半導體基板上形成元件分離用的溝槽或閘極電極用的溝槽而進行將構成半導體基板的矽加以蝕刻的矽蝕刻。所述矽蝕刻中,提出有一種電漿蝕刻方法,所述電漿蝕刻方法的特徵在於:將矽氧化膜等氧化膜作為遮罩,將半導體基板的溫度保持為-20℃,將電漿蝕刻氣體的主成分設為六氟化硫並添加氧等(例如,參照專利文獻1)。
[現有技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2003-37100號公報
然而,於專利文獻1所揭示的條件中,需要將基板溫度(試樣台溫度)設定為0℃以下的-20℃,因此蝕刻裝置的冷卻部位或冷媒流路需要結露對策。另外,於同一蝕刻裝置中進行將基板溫度設定於常溫附近來處理的蝕刻條件和如所述般將基板溫度設為-20℃來處理的蝕刻條件這兩者的情況下,至溫度穩定為止需要相 當的時間。進而,其他專利文獻中亦存在將基板溫度設為-45℃者。所以,圖10示出了15℃/-45℃間的升降溫所需要的時間的一例。升溫需要4小時且降溫需要10小時左右,因此大大制約蝕刻裝置的運轉時間,生產量(throughput)明顯降低。所以,為了增加蝕刻裝置的運轉時間,例如,若使專利文獻1所記載的氣體條件或壓力等相同而僅將基板溫度設為常溫,則無法獲得所需的溝槽形狀。
鑒於所述,本發明的課題在於提供一種即使於常溫下亦可獲得所需的溝槽形狀的半導體裝置的製造方法。
為了所述課題,本發明中使用了以下手段。
首先,設為一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為常溫的步驟;將所述半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體維持為氧相對於六氟化硫的流量比成為70%至100%之間,並導入所述反應容器內的步驟;以及 藉由所述蝕刻氣體對所述半導體基板進行電漿蝕刻而形成所述溝槽的步驟。
於另一態樣中,設為一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為常溫的步驟;將半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為第一比率導入所述反應容器內的步驟;藉由所述第一比率的蝕刻氣體對所述半導體基板進行電漿蝕刻的第一蝕刻步驟;所述第一蝕刻步驟之後,將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為較所述第一比率低的第二比率導入所述反應容器內的步驟;以及藉由所述第二比率的蝕刻氣體對所述半導體基板進行電漿蝕刻的第二蝕刻步驟。
於另一態樣中,設為一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導 體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為常溫的步驟;將半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為第一比率導入所述反應容器內而開始電漿蝕刻的步驟;以及一面將無階段地變化至較所述第一比率低的第二比率的蝕刻氣體導入所述反應容器內,一面繼續進行電漿蝕刻的步驟。
藉由使用所述手段,能夠製造一種即使基板溫度為常溫,亦具有包含與半導體基板的厚度方向大致垂直且平滑的側壁面的溝槽形狀的、半導體裝置。
1:反應容器
2:半導體基板
3:試樣台(電極)
4:製程氣體導入口
5:噴淋板
6:微波電源(磁控管)
7:導波管
8:介電窗
9:電磁鐵
10:靜電吸盤
11:高頻電源
12:恆溫氣體流路
13:恆溫循環流路
14:恆溫化單元
15:恆溫氣體供給口
16:微波產生裝置
17:靜電吸著用電源
18:絕緣蓋
20:遮罩開口區域
21:矽基板
22:溝槽加工用遮罩
23、33:溝槽寬度
24、31、32:溝槽深度
25、34、35:彎曲寬度
S0~S8、S11~S15、S21:步驟
圖1是電漿蝕刻中使用的蝕刻裝置的概略圖。
圖2是電漿蝕刻中使用的半導體基板的剖面圖。
圖3是本發明的電漿蝕刻方法的第一實施例的流程圖。
圖4(a)、圖4(b)是本發明的電漿蝕刻方法的第一實施例的試樣剖面圖。
圖5(a)、圖5(b)是於常溫下進行電漿蝕刻時的試樣剖面 圖。
圖6是說明第一實施例的電漿蝕刻方法的實施例中的彎曲(bowing)及蝕刻速率的圖。
圖7是本發明的電漿蝕刻方法的第二實施例的流程圖。
圖8(a)、圖8(b)是本發明的電漿蝕刻方法的第二實施例的試樣剖面圖。
圖9是本發明的電漿蝕刻方法的第三實施例的流程圖。
圖10是使試樣台設定溫度升降溫時的溫度穩定性的資料。
以下,參照圖式來說明本發明的實施例。
圖1是應用於成為本發明的實施例的蝕刻方法中的蝕刻裝置的概略圖。本裝置是利用了微波和磁場的電子迴旋共振(electron cyclotron resonance,ECR)型的微波電漿蝕刻裝置。
電漿蝕刻裝置具有包含鋁或不鏽鋼等的圓筒狀的反應容器1,且內設有載置半導體基板(矽基板或絕緣體上矽(silicon on insulator,SOI)基板)2的導電性的試樣台3。試樣台藉由外部恆溫化單元14而被控制成所需的溫度。
蝕刻中所利用的氣體藉由未圖示的氣體流量調整器(質量流量調整器(MFC:Mass Flow Controller))或氣閥(air valve)來控制供給流量或供給時機,且自氣體導入口4經由作為多孔結構的透射窗的噴淋板(shower plate)5而被均勻地供給於半導體基板2的表面。
於反應容器1的下方配設有未圖示的包括渦輪分子泵(turbo molecular pump,TMP)等的真空排氣器,且藉由自動壓力控制器(auto pressure controller,APC)等調壓器(將圖省略)將反應容器1內保持為規定的壓力。然後,處理後的反應氣體經由真空排氣器排出至反應容器1外。
藉由微波電源6和微波產生裝置16而產生的微波通過導波管7並經由可透射電磁波的介電窗8或噴淋板5而被導入反應容器1。另外,於反應容器1的外周壁配設有磁場產生用的電磁鐵9,因藉由電磁鐵9產生的磁場和所入射的微波的相互作用而產生電子迴旋共振(ECR:Electron Cyclotron Resonance),而成為可形成高密度電漿的結構。
於導電性的試樣台3表面配設有靜電吸盤10,由靜電吸著用電源17施加直流電壓,藉此產生靜電吸附力,而半導體基板2被固定於靜電吸盤10表面。於半導體基板2的周圍配置有陶瓷或石英製的絕緣蓋18。將該些配設於裝置的中央且使半導體基板2載置的結構體總稱為電極。
於靜電吸盤10表面形成有溝,自恆溫氣體供給口15將He等惰性氣體供給至形成於被固定的半導體基板2的背面和靜電吸盤10之間的恆溫氣體流路12,而成為可將流路12內維持為規定壓力的結構。另外於埋設於試樣台3的恆溫循環流路13上循環有藉由恆溫化單元14(例如製冷單元(chiller unit))進行了溫度控制的介質,藉由恆溫氣體流路12的氣體導熱與借助接觸面的熱 傳導來將半導體基板2恆溫化。
於導電性的試樣台3上連接有高頻電源11,且成為可施加13.56MHz的正弦波電壓的構成。
即,蝕刻裝置是於矽或SOI的半導體基板2上形成溝及/或孔的蝕刻裝置,且所述蝕刻裝置具備:反應容器1;設置於反應容器1內的載置矽或SOI的基板的電極(試樣台)3;電漿生成用微波電源(磁控管)6;設置於反應容器1的外周壁的磁場產生用電磁鐵9;向反應容器1內供給含氟氣體與氧氣的混合氣體的製程氣體導入口4;將載置於電極3上的矽或SOI的基板恆溫化的部件(恆溫氣體流路12、恆溫循環流路13及恆溫化單元14);以及對電極3供給高頻偏壓的高頻電源11。將自製程氣體導入口4供給的含氟氣體與氧氣的混合氣體於與試樣台溫度相同的溫度下恆溫化並進行供給,藉此有助於載置半導體基板2的試樣台3的溫度控制。
其次,使用圖1~圖3並按照成為本發明的第一實施例的半導體裝置的製造方法中的半導體基板的電漿蝕刻順序進行說明。
首先,使圖1所示的恆溫化單元14運作,使試樣台3的溫度成為常溫附近的設定溫度。本實施例中將試樣台的設定溫度設為15℃。與其他的多晶矽蝕刻(polysilicon etching)等蝕刻條件的設定溫度並無不同,於切換蝕刻條件時無需長時間的等待。進而,由於不進行低溫設定,因此針對恆溫化單元14而言的 流路不需要結露對策。
另一方面,準備如圖2所示的於矽基板21上具有溝槽加工用的遮罩22的半導體基板2。所述遮罩22為於矽基板21的溝槽加工面(圖中為上側的面)整個面上形成矽氧化膜(SiO2)之後,設置配合所需要的溝槽的平面形狀的遮罩開口區域20者,遮罩材除矽氧化膜之外亦可使用矽氮化膜、矽氮氧化膜、或者該些的複合膜。再者,此處,於遮罩22形成中使用的抗蝕劑被去除,且使用僅無機材質的硬遮罩,因此成為有利於溝槽蝕刻的穩定化的構成。再者,遮罩22的厚度根據作為遮罩材的矽氧化膜與矽基板的選擇比來適宜確定。
以下,根據圖3所示的流程圖來說明本實施例的電漿蝕刻順序。
首先,將反應容器1內的試樣台溫度設為常溫附近的所需的設定溫度(S0)。其次,將形成有遮罩22的半導體基板2搬入反應容器1中並載置於經溫度控制的試樣台3上(S1)。其次,藉由真空泵裝置進行排氣而使反應容器1內成為真空(S2),其次,將作為蝕刻氣體的SF6及O2導入反應容器內(S3),於保持為規定的壓力、例如2.5Pa的壓力後,使微波電源6和電磁鐵9動作從而產生電漿(S4)。
進而,自高頻電源11對試樣台3施加高頻電壓(S5)。藉此,將蝕刻氣體的電漿作為離子源的離子藉由高頻電場而被加速,且離子被高速入射於半導體基板2。其結果,使半導體基板2 的電漿蝕刻開始,隨著蝕刻處理的推進,於半導體基板2上形成溝槽(S6)。經過規定的時間之後,使高頻電壓的施加和微波的導入及磁場的施加停止而結束蝕刻處理(S7)。
此時的規定的時間是蝕刻進行至規定的深度所需要的時間,預先藉由計算或試蝕刻等算出後設定即可。半導體裝置包括電晶體、電阻等各種元件,且所述半導體裝置的製造方法除所述電漿蝕刻之外,亦包括各種半導體步驟。
之後,自反應容器1內將蝕刻氣體排出後,若將半導體基板2搬出(S8),則如圖4(a)示出一例般,可獲得以包含垂直且平滑的側壁面和半圓形的底面的大致理想的形狀形成有所需深度的溝槽的半導體基板2。左側的照片為晶圓中央部的試樣剖面圖,右側的照片為晶圓周邊部的試樣剖面圖。
此時的蝕刻參數如下。
蝕刻氣體:SF6(六氟化硫)+O2(氧)
氣體流量:SF6→40sccm、O2→30sccm
氣體比:O2/SF6比=3/4=75%
氣體壓力:2.5Pa
試樣台溫度:15℃
另外,此時的蝕刻特性如下。
蝕刻速率:2.6μm/min(最低值)
選擇比:20(最低值)
所謂選擇比,是指矽相對於氧化膜的選擇比,且為作為 基板材的矽和作為遮罩材的矽氧化膜的蝕刻速率的比。
另外,藉由本條件而獲得的溝槽形狀如下。
溝槽的形狀:垂直(傾斜角1°以內)且平滑的側壁面和圓(round)形狀的底面
溝槽的寬度0.8μm
溝槽的深度1.8μm
縱橫比2.25
再者,對於溝槽的寬度23和深度24的定義,分別設為溝槽上端的寬度和到溝槽的最低點的深度,如圖4(b)所示。
本實施例的情況下,試樣台溫度為15℃,蝕刻氣體僅為O2氣體及SF6氣體。不用擔心於蝕刻處理中生成SiCl、SiBr等蒸氣壓低的成分,容易獲得高蝕刻速率,且可適當地設定O2/SF6的氣體比,因此可抑制彎曲或側蝕的產生從而能夠進行適當的各向異性蝕刻。因此,可確實地獲得最低2.6μm/min的高蝕刻速率,關於選擇比,亦可獲得20這一高值。
另外,先前於低溫環境下進行了蝕刻,但本蝕刻中為常溫下的蝕刻,因此基板溫度相對地成為高溫,因此反應產物對於半導體基板的物理吸附亦減少,因此不會污染半導體基板而可大幅提升良率。如以上般,藉由利用本實施例,即使於基板溫度為常溫、二元的蝕刻氣體系統、單一步驟(step)這一易操作的電漿蝕刻條件下,亦能夠獲得所需的溝槽形狀。
本實施例中是將試樣台溫度設為15℃,但若為10℃至 20℃,則可獲得同樣的結果。進而,若為5℃至30℃的範圍,則可獲得良好的結果。
圖5(a)、圖5(b)中示出變更了蝕刻氣體流量比率時的形狀作為比較例。基板溫度等其他條件設定為與實施例的蝕刻條件相同,圖5(a)的左側示出晶圓中央部的照片,右側示出晶圓周邊部的照片,圖5(b)示出示意圖。
比較例中將O2:SF6的比率設為2:3(66.7%),與實施例的蝕刻條件相比,將SF6的比率設定得稍高,但如圖般產生了溝槽的中央部膨出的現象(彎曲),該傾向於晶圓周邊部顯著。再者,所謂彎曲寬度25,表示溝槽膨出的最大值。
SF6氣體起到對矽進行蝕刻的作用,相對於此,O2氣體起到對作為遮罩材的矽氧化膜的蝕刻速率進行抑制的作用、對作為反應產物的矽和氟化矽進行氧化並使保護膜形成於作為遮罩材的矽氧化膜的表面的作用、以及對經蝕刻的溝槽內壁面的矽表面進行氧化而形成保護膜的作用。考慮到產生了所述彎曲的比較例與本實施例的蝕刻條件相比,O2比率低,未能形成可耐蝕刻的保護膜,因此成為溝槽中央部膨出的溝槽形狀。
圖6為所述實施例中的SF6和O2的流量比與彎曲、蝕刻速率的特性圖的一例。橫軸取O2/SF6的氣體比率、左縱軸取表示溝槽的膨出的彎曲寬度、右側縱軸取溝槽蝕刻速率(蝕刻速度),且示出半導體基板的中心(center)、周邊(edge)的彎曲寬度和蝕刻速率。空白菱形為半導體基板中心的彎曲寬度且塗黑菱形為 半導體基板中心的蝕刻速率,空白方形為半導體基板周邊的彎曲寬度且塗黑方形為半導體基板周邊的蝕刻速率。另外,與橫軸平行且與左縱軸的刻度800nm交叉的橫線為表示無彎曲時的溝槽寬度的線,繪製於所述線上是成為垂直的溝槽形狀的必要條件之一。
此處,彎曲的定義如圖4(b)、圖5(b)的符號25所示,產生彎曲時測定溝槽寬度最大的部位,未產生彎曲時於溝槽底部的圓的正上方進行測定。本實施例的情況下,必要條件是蝕刻氣體為SF6+O2氣體,且試樣的溫度為5℃~30℃,此時,根據所述特性圖,可於O2/SF6=70%~100%的範圍內抑制彎曲且可獲得適當的蝕刻速率。即使於O2/SF6=100%以上的情況下亦可獲得無彎曲的形狀,但蝕刻速率下降,若為125%,則蝕刻停止而無法實現實用性的運用。所述圖4(a)、圖4(b)成為本實施例中的適當範圍的形狀例。相對於此,若氣體比的區域未滿60%,則產生如圖5般的明顯的彎曲形狀。再者,本實施例中若試樣台溫度為5℃~30℃,則能夠獲得良好的效果。
圖7是成為本發明的第二實施例的半導體裝置的製造方法中的電漿蝕刻順序的流程圖。
第一實施例以O2/SF6=70%~100%的範圍的任意比率將蝕刻氣體導入反應容器1並進行溝槽蝕刻,而第二實施例中,首先,以O2/SF6=70%~100%的範圍的任意的第一比率進行溝槽蝕刻,其次,以O2/SF6=70%~100%的範圍的任意的第二比率進行溝槽蝕刻。此處,將第一比率設為高於第二比率。例如,以如下順 序進行蝕刻:將第一比率設為O2/SF6=100%並以規定的時間進行蝕刻(S3~S6),其次,將氣體的流量比率變更為第二比率O2/SF6=70%並進行蝕刻(S11~S14)。本實施例中蝕刻氣體僅為O2和SF6這兩種。
作為具體的例子,第一比率的氣體流量例如若設為O2/SF6=100%,則成為O2:SF6=1:1,第二比率的氣體流量例如若設為O2/SF6=75%,則成為O2:SF6=3:4。進而,氣體流量的合計變得相同。藉由如此般使兩比率的氣體流量和相同,可將反應容器1內的壓力保持為固定,且可避免自動壓力控制器(APC)等調壓器的擺動,從而能夠進行穩定的蝕刻。
於基於第一比率的蝕刻中期望氧濃度高且各向異性高的蝕刻,第二比率的蝕刻相較於第一比率而氧濃度低,因此能夠進行朝向溝槽深度方向的蝕刻速率高且殘渣少的蝕刻。如此,藉由於基於第一比率的蝕刻之後進行基於第二比率的蝕刻,而獲得具有垂直且平滑的側壁面和圓形狀的底面、並且無殘渣的溝槽形狀。
詳細地按照以下順序進行蝕刻。
首先,將反應容器1內的試樣台溫度設為常溫附近的所需的設定溫度(S0)。其次,將半導體基板2搬入反應容器1中並載置於經溫度控制的試樣台3上(S1)。其次,藉由真空泵裝置進行排氣而使反應容器1內成為真空(S2),其次,將作為蝕刻氣體的SF6及O2以第一比率導入反應容器1內(S3),保持為規定的 壓力、例如2.5Pa的壓力後,使微波電源6和電磁鐵9動作從而產生電漿(S4)。
進而,自高頻電源11對試樣台3施加高頻電壓(S5)。藉此,將蝕刻氣體的電漿作為離子源的離子藉由高頻電場而被加速,且離子被高速入射於半導體基板2,從而對半導體基板2進行電漿蝕刻(S6)。經過了規定時間後停止施加高頻電壓(S7)。
其次,將作為蝕刻氣體的SF6及O2以第二比率導入反應容器1內(S11),保持為規定的壓力、例如2.5Pa的壓力後,使微波電源6和電磁鐵9動作從而產生電漿(S12)。進而,自高頻電源11對試樣台3施加高頻電壓(S13)。藉此,將蝕刻氣體的電漿作為離子源的離子藉由高頻電場而被加速,且離子被高速入射於半導體基板2,從而於半導體基板2上形成溝槽(S14)。
經過規定的時間之後,使高頻電壓的施加和微波的導入及磁場的施加停止而結束蝕刻處理(S15),將半導體基板2搬出至反應容器1之外(S8)。
圖8(a)、圖8(b)是第二實施例的試樣剖面的示意圖。藉由進行基於第一比率的蝕刻而如圖8(a)般形成溝槽深度31、溝槽寬度33的溝槽,進而藉由實施基於第二比率的蝕刻而如圖8(b)般形成溝槽深度32、溝槽寬度33的溝槽。從而形成彎曲寬度34、彎曲寬度35與溝槽寬度33大致相同的、具有垂直的側壁面的溝槽。
另外,與基於第一比率的蝕刻相比,於基於第二比率的 蝕刻之後形成曲率相對大的圓狀的底面。再者,理想的是基於第一比率的蝕刻中的溝槽深度31為最終的溝槽深度32的80%~99%,且基於第二比率的蝕刻為作為剩餘部分的溝槽深度32的20%~1%。進而,理想的是基於第一比率的蝕刻中的溝槽深度31為最終的溝槽深度32的90%~99%,且基於第二比率的蝕刻為作為剩餘部分的溝槽深度32的10%~1%。
所述中,以基於第一比率的蝕刻及基於第二比率的蝕刻的例子進行了說明,但亦可設置第三比率、第四比率等比率。所述情況下,O2/SF6的比率如以下般,將下一個步驟的比率設定為小於其前一個步驟的比率。其中,理想的是將氣體的流量和設為固定,但亦可為不同的流量和。
第一比率>第二比率>第三比率>第四比率>…>最終比率
圖9為本發明的第三實施例中的電漿蝕刻順序的流程圖。
第二實施例中,藉由O2/SF6=70%~100%的範圍的任意的第一比率及第二比率的蝕刻氣體進行溝槽蝕刻,而第三實施例是於蝕刻中將氣體比自第一比率無階段地連續變化至第二比率來進行蝕刻的手法。
首先,將反應容器1內的試樣台溫度設為常溫附近的所需的設定溫度(S0)。其次,將半導體基板2搬入反應容器中並載 置於經溫度控制的試樣台3上(S1)。其次,藉由真空泵裝置進行排氣而使反應容器1內成為真空(S2),其次,將作為蝕刻氣體的SF6及O2以第一比率導入反應容器1內(S3),保持為規定的壓力、例如2.5Pa的壓力後,使微波電源6和電磁鐵9動作從而產生電漿(S4)。
進而,自高頻電源11對試樣台3施加高頻電壓(S5)。藉此,將蝕刻氣體的電漿作為離子源的離子藉由高頻電場而被加速,且離子被高速入射於半導體基板2。其結果,使半導體基板2的電漿蝕刻開始。
不使蝕刻氣體的混合比率固定而使其無階段地變化至第二比率為止,與此同時進行蝕刻處理(S21),從而於半導體基板2上形成溝槽(S6)。經過規定的時間之後,使高頻電壓的施加和微波的導入及磁場的施加停止而結束蝕刻處理(S7),並將半導體基板2搬出至反應容器1之外(S8)。
根據本第三實施例,如第二實施例般的伴隨蝕刻氣體的比率的切換的、高頻電壓施加的停止或開始減少,且能夠縮短蝕刻時間。另外,亦有助於溝槽的穩定形成。
再者,本發明的第一實施例至第三實施例中的蝕刻氣體不限於所述SF6+O2,只要以蝕刻氣體的主成分是SF6+O2氣體為前提,則亦可藉由添加有Cl2(氯)的SF6+O2+Cl2氣體來實施,或者亦可藉由添加有HBr的SF6+O2+HBr氣體、或者添加有SiF4的SF6+O2+SiF4氣體或者添加有NF3的SF6+O2+NF3、進而稀有氣體 He、Ne、Ar、Kr、Xe中的任一者、或者將多種混合而成的形態來實施。
另外,使用本實施例的設定條件,不限於單一的蝕刻條件加工,亦可為於其前後插入不同的蝕刻條件的情形。
以上,藉由使用電漿蝕刻順序的若干實施例對本發明進行了說明,但本發明無論電漿的生成方法如何均能夠應用,因而,即使藉由例如平行平板型反應離子蝕刻(reactive ion etching,RIE)裝置、螺旋波蝕刻(helicon wave etching)裝置、感應耦合型蝕刻裝置等來實施亦可獲得同樣的效果。
1‧‧‧反應容器
2‧‧‧半導體基板
3‧‧‧試樣台(電極)
4‧‧‧製程氣體導入口
5‧‧‧噴淋板
6‧‧‧微波電源(磁控管)
7‧‧‧導波管
8‧‧‧介電窗
9‧‧‧電磁鐵
10‧‧‧靜電吸盤
11‧‧‧高頻電源
12‧‧‧恆溫氣體流路
13‧‧‧恆溫循環流路
14‧‧‧恆溫化單元
15‧‧‧恆溫氣體供給口
16‧‧‧微波產生裝置
17‧‧‧靜電吸著用電源
18‧‧‧絕緣蓋

Claims (11)

  1. 一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為維持在5℃至30℃的設定溫度的步驟;將所述半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體維持為氧相對於六氟化硫的流量比成為70%至100%之間,並導入所述反應容器內的步驟;以及一面維持所述設定溫度,一面藉由所述蝕刻氣體對所述半導體基板進行電漿蝕刻而形成所述溝槽的步驟。
  2. 一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為常溫的步驟; 將半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為第一比率導入所述反應容器內的步驟;藉由所述第一比率的蝕刻氣體對所述半導體基板進行電漿蝕刻的第一蝕刻步驟;所述第一蝕刻步驟之後,將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為較所述第一比率低的第二比率導入所述反應容器內的步驟;以及藉由所述第二比率的蝕刻氣體對所述半導體基板進行電漿蝕刻的第二蝕刻步驟。
  3. 如申請專利範圍第2項所述的半導體裝置的製造方法,其中,所述溫度為5℃至30℃。
  4. 如申請專利範圍第2項所述的半導體裝置的製造方法,其中,作為所述蝕刻氣體的氧相對於六氟化硫的流量比的所述第一比率及所述第二比率為70%至100%之間。
  5. 如申請專利範圍第4項所述的半導體裝置的製造方法,其中,所述溫度為5℃至30℃。
  6. 一種半導體裝置的製造方法,其為於半導體基板上形成溝槽的半導體裝置的製造方法,且所述半導體裝置的製造方法的特徵在於包括:以形成所述溝槽的部分成為開口部的方式將無機材質的遮罩 形成於所述半導體基板的表面的步驟;將蝕刻裝置的反應容器內的試樣台的溫度控制為常溫的步驟;將半導體基板載置於所述試樣台上的步驟;將包含氧及六氟化硫的蝕刻氣體以氧相對於六氟化硫的流量比為第一比率導入所述反應容器內而開始電漿蝕刻的步驟;以及一面將無階段地變化至較所述第一比率低的第二比率的蝕刻氣體導入所述反應容器內,一面繼續進行電漿蝕刻的步驟。
  7. 如申請專利範圍第6項所述的半導體裝置的製造方法,其中,所述溫度為5℃至30℃。
  8. 如申請專利範圍第6項所述的半導體裝置的製造方法,其中,作為所述蝕刻氣體的氧相對於六氟化硫的流量比的所述第一比率及所述第二比率為70%至100%之間。
  9. 如申請專利範圍第8項所述的半導體裝置的製造方法,其中,所述溫度為5℃至30℃。
  10. 如申請專利範圍第1項至第9項中任一項所述的半導體裝置的製造方法,其中,所述蝕刻氣體的流量和是固定的。
  11. 如申請專利範圍第10項所述的半導體裝置的製造方法,其中,所述包含氧及六氟化硫的蝕刻氣體僅由氧及六氟化硫所構成。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020203817A (ja) * 2019-06-19 2020-12-24 株式会社アルバック シリコンナノチューブの製造方法
CN113053744B (zh) * 2019-12-27 2024-03-22 株式会社日立高新技术 半导体装置的制造方法
CN112928237A (zh) * 2021-01-22 2021-06-08 惠州亿纬锂能股份有限公司 一种硅氧复合材料、其制备方法和在电池中的应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536364A (en) * 1993-06-04 1996-07-16 Nippon Soken, Inc. Process of plasma etching silicon
US5935874A (en) * 1998-03-31 1999-08-10 Lam Research Corporation Techniques for forming trenches in a silicon layer of a substrate in a high density plasma processing system
US20140311676A1 (en) * 2012-01-17 2014-10-23 Tokyo Electron Limited Substrate mounting table and plasma treatment device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
WO2002005334A1 (fr) * 2000-07-07 2002-01-17 Tokyo Electron Limited Procede de maintenance de processeur, procede d'inspection automatique de processeur et de reinitialisation automatique de processeur et procede de logiciel d'autodiagnostic permettant de piloter le processeur
US6461974B1 (en) * 2000-10-06 2002-10-08 Lam Research Corporation High temperature tungsten etching process
JP3527901B2 (ja) 2001-07-24 2004-05-17 株式会社日立製作所 プラズマエッチング方法
US7109517B2 (en) 2001-11-16 2006-09-19 Zaidi Saleem H Method of making an enhanced optical absorption and radiation tolerance in thin-film solar cells and photodetectors
US6849554B2 (en) * 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP4982962B2 (ja) * 2005-04-14 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP4593402B2 (ja) * 2005-08-25 2010-12-08 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
EP2073253A1 (en) * 2006-10-13 2009-06-24 Omron Corporation Method for manufacturing electronic device using plasma reactor processing system
JP2008118120A (ja) * 2006-10-13 2008-05-22 Omron Corp プラズマ反応炉処理システムを用いた電子装置の製造方法
US7858476B2 (en) * 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
US7955516B2 (en) * 2006-11-02 2011-06-07 Applied Materials, Inc. Etching of nano-imprint templates using an etch reactor
JP5102653B2 (ja) * 2008-02-29 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
US7972966B2 (en) * 2009-05-19 2011-07-05 International Business Machines Corporation Etching of tungsten selective to titanium nitride
WO2011093258A1 (ja) * 2010-01-26 2011-08-04 株式会社 アルバック ドライエッチング方法
JP5712653B2 (ja) * 2011-02-08 2015-05-07 東京エレクトロン株式会社 プラズマエッチング方法
US9153453B2 (en) 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
JP5830275B2 (ja) * 2011-06-15 2015-12-09 東京エレクトロン株式会社 プラズマエッチング方法
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN102751186A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 沟槽的制作方法
US8753902B1 (en) * 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US8946076B2 (en) * 2013-03-15 2015-02-03 Micron Technology, Inc. Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells
US10189704B2 (en) * 2013-06-15 2019-01-29 Brookhaven Science Associates, Llc Formation of superhydrophobic surfaces
JP5889368B2 (ja) * 2013-09-05 2016-03-22 Sppテクノロジーズ株式会社 プラズマエッチング方法
JP2015070232A (ja) * 2013-09-30 2015-04-13 株式会社東芝 半導体装置の製造方法及び半導体製造装置
US9711365B2 (en) * 2014-05-02 2017-07-18 International Business Machines Corporation Etch rate enhancement for a silicon etch process through etch chamber pretreatment
JP6643802B2 (ja) * 2014-05-09 2020-02-12 キヤノン株式会社 硬化性組成物、その硬化物、硬化物の製造方法、光学部品の製造方法、回路基板の製造方法、および電子部品の製造方法
US10134840B2 (en) * 2015-06-15 2018-11-20 International Business Machines Corporation Series resistance reduction in vertically stacked silicon nanowire transistors
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9842914B1 (en) * 2016-08-19 2017-12-12 International Business Machines Corporation Nanosheet FET with wrap-around inner spacer
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536364A (en) * 1993-06-04 1996-07-16 Nippon Soken, Inc. Process of plasma etching silicon
US5935874A (en) * 1998-03-31 1999-08-10 Lam Research Corporation Techniques for forming trenches in a silicon layer of a substrate in a high density plasma processing system
US20140311676A1 (en) * 2012-01-17 2014-10-23 Tokyo Electron Limited Substrate mounting table and plasma treatment device

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Publication number Publication date
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