TWI724114B - 用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法 - Google Patents

用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法 Download PDF

Info

Publication number
TWI724114B
TWI724114B TW106106821A TW106106821A TWI724114B TW I724114 B TWI724114 B TW I724114B TW 106106821 A TW106106821 A TW 106106821A TW 106106821 A TW106106821 A TW 106106821A TW I724114 B TWI724114 B TW I724114B
Authority
TW
Taiwan
Prior art keywords
substrate
donor substrate
semiconductor layer
donor
acceptor
Prior art date
Application number
TW106106821A
Other languages
English (en)
Other versions
TW201735124A (zh
Inventor
路多維克 艾卡諾特
納迪亞 班默罕梅德
凱琳 杜瑞特
Original Assignee
法商索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商索泰克公司 filed Critical 法商索泰克公司
Publication of TW201735124A publication Critical patent/TW201735124A/zh
Application granted granted Critical
Publication of TWI724114B publication Critical patent/TWI724114B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本發明係關於用於決定供體基材中的至少兩個原子種類之適當佈植能量,以便產生弱化區的方法,該弱化區界定將要轉移至受體基材上之單晶半導體層,該方法包含以下步驟: (i)在該供體基材及該受體基材中之至少一者上形成電介質層; (ii)將該等種類共佈植於該供體基材中; (iii)將該供體基材結合於該受體基材上; (iv)沿著該弱化區分離該供體基材,以便轉移該單晶半導體層且恢復該供體基材之剩餘部分; (v)檢查該供體基材或該受體基材之該剩餘部分的周邊冠部,該單晶半導體層在步驟(iv)處在該周邊冠部上轉移; (vi)若該冠部展現轉移至該受體基材上之區,則決定步驟(ii)處之該佈植能量太高的事實; (vii)若該冠部未展現轉移至該受體基材上之區,則決定步驟(ii)處之該佈植能量適當的事實。

Description

用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法
發明領域 本發明係關於用於經由層轉移製造結構之製程。更特定而言,此製程係實施用於使用SmartCut™型技術來製造「半導體覆絕緣體」(SeOI)型結構。
發明背景 Smart Cut™製程允許薄半導體層自供體基材轉移至受體基材,且應用以下步驟: a)將原子種類佈植於供體基材中以產生弱化區,該弱化區之深度對應於該弱化區希望轉移之薄層的厚度。 b)接觸基材且經由分子結合來結合。 結合發生在基材之整個表面上方,除了周邊上,因為晶圓具有塌邊(ERO)且因此在其周邊上不接觸,如圖1中可見。 c)沿著供體基材之弱化區分離,且將薄層轉移至受體基材上。
基材通常呈圓形晶圓形式;例如一般使用300 mm的晶圓。
未發生薄層轉移之周邊區域被稱為冠部。參考圖2,該圖例示SeOI晶圓之四個周邊區域的俯視圖,冠部CP由受體基材之邊緣100限定於外側面上,且由轉移層之邊緣200限定於內側面上。圖2中之晶圓具有規則冠部CP,換言之,SeOI之邊緣為規則的。
然而,在一些情況下,在最終產品,亦即,分離後所獲得之SeOI上獲得鋸齒狀邊緣。分離後,可出現冠部亦包含小的、隔離的轉移區。
因此,使冠部之寬度朝受體基材之邊緣,穿過轉移區域之局部、不受控制的延伸部幾百微米成鋸齒狀。轉移區域之延伸部可在圖3中之照片中看到,其中最亮區域對應於轉移層且最暗層為冠部。
察看鋸齒狀冠部的一個情形是在分子結合之前例如經由電漿活化來活化基材中之至少一者的表面時。此活化允許結合能量之顯著增強。結合能量之增強亦可藉由在結合之前適當清潔來獲得,例如O3 /SC1/SC2型順序,其中SC1在低於50℃之溫度下進行。
由申請人申請的專利申請案WO 2009/034113提出藉由控制基材之表面的活化,以使得供體基材與受體基材之間的結合能量在此等基材之周邊區域中的增加低於結合能量在該等基材之中心區域中的增加來克服此缺點。
然而,存在甚至在施加上述控制時,仍然察看到鋸齒狀邊緣現象之情形。此等情形為特別情況,其中轉移的半導體層具有大厚度,亦即通常大於或等於370 nm,並且其中弱化區藉由兩個不同種類(通常為氫及氦)之共佈植形成。
然而,至冠部中的此非所要轉移產生較弱區,其中轉移的半導體層可能經由其具有受體基材之介面遭受化學侵蝕(被稱為「下蝕」之現象)且將分層。
用以克服此類缺陷之一個解決方案是,經由機械或化學作用移除轉移至冠部中之區。
然而,在工業規模上實施對此類矯正操作之進行將是複雜的,且將影響SeOI結構之製造成本。
發明概要 因此,本發明之目的中之一者在於改良用於經由層轉移製造結構之製程,以便保證轉移層之規則邊緣而沒有任何局部延伸。
為此目的,本發明係關於用於決定供體基材中之至少兩個原子種類的適當佈植能量,以便產生弱化區的方法,該弱化區界定將要轉移至受體基材上之單晶半導體層,該方法包含以下步驟: (i)在供體基材及受體基材中之至少一者上形成電介質層; (ii)利用所決定能量來將該等種類共佈植於供體基材中,以便形成弱化區; (iii)將供體基材結合於受體基材上,以使得電介質層處於結合界面處; (iv)沿著弱化區分離供體基材,以便傳輸單晶半導體層且恢復供體基材之剩餘部分; (v)檢查供體基材之剩餘部分的周邊冠部或受體基材之周邊冠部,單晶半導體層在步驟(iv)處在該周邊冠部上轉移; (vi)若該冠部展現轉移至受體基材上之區,則決定步驟(ii)處之佈植能量太高的事實; (vii)若該冠部未展現轉移至受體基材上之區,則決定步驟(ii)處之佈植能量適當的事實。
有利地,步驟(ii)在具有不同相應佈植能量之多個供體基材上實施,並且在檢查供體基材或受體基材的已在其上轉移單晶半導體層之剩餘部分後,決定佈植能量之適當範圍以用於該等佈植能量中之每一者。
因此,可能決定佈植能量之該適當範圍內的最大佈植能量,並且可能由此推斷將要轉移至受體基材上之單晶半導體層的最大厚度。
本發明之進一步標的係關於用於經由單晶半導體層自供體基材轉移至受體基材來製造半導體覆絕緣體型結構之製程,該製程包含以下步驟: (a)利用上述方法決定適當佈植能量; (b)在受體基材及供體基材中之至少一者上形成電介質層; (c)利用在步驟(a)處所決定之佈植能量來共佈植諸如氫及氦之原子種類,以便在供體基材中產生弱化區,從而界定將要轉移之單晶半導體層; (d)將供體基材分子結合於受體基材上,該電介質層處於結合界面處; (e)沿著弱化區分離供體基材,以便將單晶半導體層傳輸至受體基材上。
根據本發明之一個實施例,在步驟(a)處所決定之適當佈植能量對應於在步驟(e)處所轉移之層的厚度,該厚度比用於半導體覆絕緣體結構之單晶半導體層的所要厚度更窄,在步驟(e)後,該製程進一步包含轉移至受體基材上之層上的外延步驟(f),直至獲得所要厚度。
較佳實施例之詳細說明 圖4例示將供體基材30結合至受體基材10上後所獲得之結構。
當實施Smart Cut™製程時,供體基材30(及/或受體基材)可塗有例如電介質層20,尤其是氧化物層。如熟習此項技術者所瞭解,氧化物可藉由供體基材之熱氧化沉積或形成。
然後,供體基材30經歷至少兩個原子種類(例如,氫及氦)之共佈植,其劑量及能量適於在對應於供體基材之層的希望轉移之厚度的深度處獲得佈植峰值。佈植有原子種類之區31叫做弱化區。藉助於此共佈植,氦原子有助於限制氫原子,從而允許沿著弱化區的後續分離之改良品質。此等兩個種類之佈植在時間上交錯。此外,兩個種類之佈植能量(其取決於相應種類之重量)不一定相同。在熟習此項技術者力所能及的範圍內的是,隨著將要形成之弱化區的深度的變化,定義用於兩個種類之劑量及能量參數。
在經由供體基材30及/或受體基材10之表面的電漿任擇活化後,使基材接觸且分子結合。電漿活化之作用將增加兩個基材之間的結合能量。結合能量之此增加亦可藉由在結合O3 /RCA清潔型之前清潔來獲得,其中SC1在低於50℃的溫度下進行。此清潔對熟習此項技術者係熟知的,且因此將不會詳細描述。簡單回想到,RCA包含所謂的SC1及SC2浴之順序。SC1為H2 O,H2 O2 及NH4 OH之混合物。SC2為H2 O、H2 O2 及HCl之混合物。在此等SC1與SC2浴之間執行利用H2 O沖洗。O3 清潔對應於其中溶解臭氧氣體之H2 O的第一浴。
如圖4中可見,兩個基材之晶圓不具有垂直於表面之邊緣,但具有由箭頭C指示之塌邊。因此,基材10及30未結合到其邊緣,但結合到塌邊。
然後,沿著弱化區31分離供體基材30。為此目的,可使用機械力或溫度上升來引發分離;分離以分離波形式在整個表面上傳播。因此獲得之SeOI結構在圖5中例示。由於晶圓之塌邊的存在,供體基材30之轉移部分一般未在受體基材10之整個表面上延伸,但僅延伸到周邊冠部CP之極限。
對於300 mm晶圓而言,周邊冠部CP相對於晶圓之邊緣通常具有1 mm的寬度。
引言中所描述之鋸齒狀邊緣現象轉換成周邊冠部CP內側之轉移區(亦即,氧化物20及薄層32)的存在。
鋸齒狀邊緣現象似乎是由於氫及氦佈植能量太高的事實
然而,可能需要此種能量來形成足夠深的弱化區,以用於足夠厚的半導體層之轉移
發明者已注意到,當氧化物層厚(約0.7 µm至3 µm)時,藉由佈植及結合製程所轉移之矽的表面具有較大粗糙度 因此,意欲使轉移薄層之表面光滑及移除佈植缺陷的處理將導致大量材料的移除,由此需要執行盡可能深的佈植以用於足夠厚的層之轉移,從而在拋光後獲得所要厚度
另外,發明者已認識到,存在將要轉移之層的臨界厚度,超過及高於該臨界厚度,用於清潔之分離波趨於將供體基材之周邊冠部壓在受體基材之周邊冠部上,該受體基材之周邊冠部起初不利用該分離波結合,從而引起供體基材材料轉移至受體基材之周邊冠部中 此臨界厚度取決於其中進行分離之結構,且尤其取決於將要轉移之層的厚度
一般而言,在本發明的情況下,可能藉由首先識別用於每一種類之佈植能量範圍(或至少能量佈植值),其不導致轉移至受體基材之周邊冠部中的區的存在(此適當能量藉由在分離後檢查剩餘供體基材來決定),並且藉由使用該範圍內之佈植能量(或等於或低於所識別值)來防止或至少減少鋸齒狀邊緣現象,以便將單晶半導體層自供體基材轉移至受體基材上。任擇地,若所使用之佈植能量對應於轉移層之厚度,該厚度比用於最終SeOI結構之薄半導體層的所要厚度更窄,則在轉移層上執行外延直至獲得所要厚度。
在本發明的情況下,因此對於將要製造之特定SeOI結構而言,起初可能決定用於將要佈植之兩個種類的適當佈植能量,以用於弱化區之形成。
此決定方法暗示若干測試SeOI結構之製造,其每一者對應於不同共佈植能量,目的在於決定用於佈植製程之窗口,該佈植製程將限制並且甚至防止鋸齒狀邊緣之形成。
更具體而言,測試SeOI結構之製造包含以下步驟(參看圖5): (i)在供體基材30及受體基材10中之至少一者上形成電介質層(通常為氧化物); (ii)利用所決定能量將種類共佈植於供體基材30中,以便形成弱化區31; (iii)將供體基材30結合至受體基材10上,以使得該電介質層處於結合界面處; (iv)沿著弱化區31分離供體基材30,以便傳輸單晶半導體層32且恢復供體基材之剩餘部分34。
基材之剩餘部分34用來決定步驟(ii)處之共佈植條件是否導致或不導致鋸齒狀邊緣現象。
為此目的,利用Edgescan™設備來檢查供體基材之剩餘部分34的周邊冠部CP,該Edgescan™設備允許觀察基材之周邊上的缺陷。該設備在SeOI結構之生產線上廣泛使用,且本文中將不會詳細描述。
此檢查允許達到以下結論: -若供體基材之剩餘部分的冠部展現已轉移至受體基材上之區(顯露鋸齒狀邊緣),則步驟(ii)處之佈植能量太高; -若該冠部不具有轉移至受體基材上之區(意味沒有鋸齒狀邊緣已產生),則步驟(ii)處之佈植能量適當。
任擇地,此檢查可在SeOI結構上進行,該SeOI結構對應於供體基材之剩餘部分的負印。然而,對剩餘部分的檢查具有以下優點:其可與SeOI結構之連續製造製程並行進行。
藉由對不同佈植能量進行此測試,決定將允許防止鋸齒狀邊緣之形成的佈植能量之範圍。
因此,對於SeOI結構之後續製造而言,將使用該範圍內之佈植能量。
此等SeOI結構之製造根據Smart Cut™製程執行,且允許獲得SeOI結構,諸如圖5中所例示的大體無鋸齒狀邊緣之SeOI結構。供體基材之剩餘部分可丟棄或再循環用於另一用途。
如圖5中可見,受體基材上之轉移層32的厚度表示為E1。
若SeOI結構之薄層希望厚度E2大於厚度E1,則藉由在轉移層32上進行外延步驟直至獲得所要厚度E2來獲得此額外厚度(圖6中所例示之最終層33)。
適當佈植能量之範圍可取決於埋入式氧化物層之厚度而變化。因此,上述決定方法可實施用於具有不同特性(就材料、氧化物層之厚度等而言)之SeOI結構。
雖然氦及氫通常不以相同能量佈植,但用於氦之佈植能量隨用於氫之佈植能量的變化來定義:用於氫之佈植能量經決定來獲得弱化區之經決定深度,然後氦之佈植能量經決定以使得氦之佈植峰值接近於氫之佈植峰值。因此,在本發明中,其足以決定用於氫之適當佈植能量,並且然後熟習此項技術者能夠決定將要使用之氦佈植能量。
圖7A至7C為SeOI結構中之供體矽基板的剩餘部分之周邊冠部CP的Edgescan™檢查之視圖,該SeOI結構具有1 µm厚度之氧化物層,以用於介於32 keV與68 keV之間的不同氫佈植能量。圖7A對應於350 nm之佈植深度,圖7B對應於420 nm之深度,且圖7C對應於600 nm之深度。雖然供體基材為圓形,但利用Edgescan™所獲得之影像將基材之輪廓展示為直線。
在圖7A中,周邊冠部CP(對應於非轉移至受體基材上之矽的厚度)大體規則,該周邊冠部CP關於基材之中心部分的邊界由粗箭頭指示。應注意,此冠部由於佈植而具有泡狀外觀。
在圖7B中,可見周邊冠部不規則。特定言之,由粗箭頭指示之區對應於矽自供體基材至受體基材上之轉移。
在圖7C中,可見除由粗箭頭指示之少許區以外,周邊冠部之矽已轉移至受體基材上(周邊冠部之外觀類似於基材之中心部分)。此似乎是由於將要轉移之層相當堅硬且分離相當劇烈,以使得起初未結合至塌邊區域中之受體基材的供體基材已被壓在受體基材上到其邊緣,從而導致幾乎整個供體基材轉移至受體基材上的事實。
由此等圖式推斷出導致420 nm及600 nm之佈植深度的佈植能量引起鋸齒狀邊緣現象,且因此推斷出該等佈植能量太高。另一方面,導致350 nm之佈植深度的佈植能量適當。
因此,對於製造具有1 µm厚度之氧化物層的SOI而言,進行氫及氦之有利共佈植來達到不大於370 nm之佈植深度。任擇地,若SOI之矽層必須具有比轉移層之厚度更大的厚度,則使用外延來獲得所要厚度。參考文獻 WO 2009/034113
10‧‧‧受體基材/基材20‧‧‧電介質層/氧化物30‧‧‧供體基材/基材31‧‧‧弱化區32‧‧‧薄層/單晶半導體層33‧‧‧最終層34‧‧‧剩餘部分100、200‧‧‧邊緣C‧‧‧箭頭CP‧‧‧冠部/周邊冠部E1、E2‧‧‧厚度
本發明之其他特性及優點將根據以下參考隨附圖式所給出之詳細描述變得更明顯,該等圖式中: -圖1為兩個結合晶圓之橫截面照片,其展示晶圓的導致SeOI冠部之塌邊; -圖2為具有規則冠部之SeOI晶圓的邊緣之俯視照片; -圖3為展現鋸齒狀邊緣現象之晶圓的冠部之照片; -圖4為結構在將供體基材結合至受體基材以用於製造SeOI後的橫截面視圖; -圖5為前述結構在分離及轉移單晶半導體層後的橫截面視圖; -圖6為圖5中之結構在轉移層上外延生長後的橫截面視圖; -圖7A至7C為具有不同佈植能量之剩餘供體基材的周邊冠部之檢查影像,該等不同佈植能量對應於轉移層之不同厚度(分別為350 nm、420 nm及600 nm)。
10‧‧‧受體基材/基材
20‧‧‧電介質層/氧化物
30‧‧‧供體基材/基材
31‧‧‧弱化區
32‧‧‧薄層/單晶半導體層
C‧‧‧箭頭

Claims (5)

  1. 一種用於決定一供體基材中的至少兩個原子種類之一適當佈植能量,以便產生一弱化區的方法,該弱化區界定將要轉移至一受體基材上之一單晶半導體層,該方法包含以下步驟:(i)在該供體基材及該受體基材中之至少一者上形成一電介質層;(ii)以一佈植能量來將該等種類共佈植於該供體基材中,以形成該弱化區;(iii)將該供體基材結合於該受體基材上,使得該電介質層處於該結合界面處;(iv)沿著該弱化區分離該供體基材,以便轉移該單晶半導體層且恢復該供體基材之剩餘部分;(v)檢查該供體基材之該剩餘部分或該受體基材的周邊冠部,其中該單晶半導體層在步驟(iv)處轉移至該受體基材上;(vi)因應於該經檢查的周邊冠部中,檢測到已在步驟(iv)轉移至該受體基材上的該供體基材之區,來決定步驟(ii)處之該佈植能量太高;(vii)因應檢測到於該經檢查的周邊冠部中不存在該供體基材之區,來決定步驟(ii)處之該佈植能量適當。
  2. 如請求項1之方法,其中步驟(ii)在具有不同相應佈植能量之若干供體基材上實施,並且在檢查在其上轉移該單晶半導體層之該供體基材或該受體基材的該 剩餘部分後,對於該等佈植能量中之每一者決定佈植能量之一適當範圍。
  3. 如請求項2之方法,其中決定該適當佈植能量之範圍內的該最大佈植能量,並且由此推斷將要轉移至該受體基材上之該單晶半導體層的最大厚度。
  4. 一種用於經由一單晶半導體層自一供體基材轉移至一受體基材來製造一半導體覆絕緣體型結構之製程,該製程包含以下步驟:(a)以如請求項1至3中任一者之方法來決定一適當佈植能量;(b)在該受體基材及該供體基材中之至少一者上形成一電介質層;(c)以在步驟(a)處所決定之該佈植能量來共佈植諸如氫及氦之原子種類,以在該供體基材中產生一弱化區,從而界定將要轉移之一單晶半導體層;(d)將該供體基材分子性地結合於一受體基材上,該電介質層處於該結合界面處;(e)沿著該弱化區分離該供體基材,以將該單晶半導體層轉移至該受體基材上。
  5. 如請求項4之製程,其中在步驟(a)處所決定之該適當佈植能量對應於在步驟(e)處所轉移之該層的一厚度(E1),該厚度比用於該半導體覆絕緣體結構之該單晶半導體層的所欲厚度(E2)更窄,在步驟(e)後,該製程進一步包含轉移至該受體基材上之該層上的一外延步驟 (f),直至獲得該所要厚度(E2)。
TW106106821A 2016-03-02 2017-03-02 用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法 TWI724114B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1651747A FR3048548B1 (fr) 2016-03-02 2016-03-02 Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
FR1651747 2016-03-02

Publications (2)

Publication Number Publication Date
TW201735124A TW201735124A (zh) 2017-10-01
TWI724114B true TWI724114B (zh) 2021-04-11

Family

ID=56322049

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106106821A TWI724114B (zh) 2016-03-02 2017-03-02 用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法

Country Status (7)

Country Link
US (1) US10777447B2 (zh)
JP (1) JP6965260B2 (zh)
CN (1) CN108701627B (zh)
FR (1) FR3048548B1 (zh)
SG (1) SG11201807344RA (zh)
TW (1) TWI724114B (zh)
WO (1) WO2017149253A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
CN112262467A (zh) 2018-06-08 2021-01-22 环球晶圆股份有限公司 将硅薄层移转的方法
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1777735A2 (fr) * 2005-10-18 2007-04-25 S.O.I.Tec Silicon on Insulator Technologies Procédé de récyclage d'une plaquette donneuse épitaxiée
US20070148917A1 (en) * 2005-12-22 2007-06-28 Sumco Corporation Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer
US20120199956A1 (en) * 2011-02-08 2012-08-09 Monique Lecomte Method for recycling a source substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
EP1427001A1 (en) * 2002-12-06 2004-06-09 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
JP4492054B2 (ja) * 2003-08-28 2010-06-30 株式会社Sumco 剥離ウェーハの再生処理方法及び再生されたウェーハ
WO2006032947A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Thin layer transfer method wherein a co-implantation step is performed according to conditions avaoiding blisters formation and limiting roughness
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 SiC結晶の質を向上させる方法およびSiC半導体素子の製造方法
EP2015354A1 (en) * 2007-07-11 2009-01-14 S.O.I.Tec Silicon on Insulator Technologies Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
FR2920912B1 (fr) 2007-09-12 2010-08-27 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure par transfert de couche
FR2926672B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1777735A2 (fr) * 2005-10-18 2007-04-25 S.O.I.Tec Silicon on Insulator Technologies Procédé de récyclage d'une plaquette donneuse épitaxiée
US20070148917A1 (en) * 2005-12-22 2007-06-28 Sumco Corporation Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer
US20120199956A1 (en) * 2011-02-08 2012-08-09 Monique Lecomte Method for recycling a source substrate

Also Published As

Publication number Publication date
WO2017149253A1 (fr) 2017-09-08
SG11201807344RA (en) 2018-09-27
JP6965260B2 (ja) 2021-11-10
CN108701627B (zh) 2023-08-15
TW201735124A (zh) 2017-10-01
US10777447B2 (en) 2020-09-15
US20190074215A1 (en) 2019-03-07
JP2019511112A (ja) 2019-04-18
CN108701627A (zh) 2018-10-23
FR3048548A1 (fr) 2017-09-08
FR3048548B1 (fr) 2018-03-02

Similar Documents

Publication Publication Date Title
TWI724114B (zh) 用於決定供體基材中適當佈植能量的方法及半導體覆絕緣體型結構的製造方法
JP6070954B2 (ja) 補剛層を有するガラス上半導体基板及びその作製プロセス
JP4876067B2 (ja) 採取薄膜の品質改善処理方法
TWI337769B (en) Method for recycling an epitaxied donor wafer
CN109155278B (zh) 制造应变绝缘体上半导体衬底的方法
TWI746555B (zh) 用於製作應變式絕緣體上半導體底材之方法
US20140273400A1 (en) Reclaiming processing method for delaminated wafer
TWI430339B (zh) 用於製備一多層結晶結構之方法
KR20100123846A (ko) 절연체 상부 반도체형 기판의 제조 방법
JP4636110B2 (ja) Soi基板の製造方法
US20090117708A1 (en) Method for manufacturing soi substrate
TW201709333A (zh) 製造絕緣體覆矽鍺之方法
KR20210019463A (ko) 얇은 실리콘 층의 전사 방법
JP5053252B2 (ja) 半導体材料の少なくとも1つの厚い層を含むヘテロ構造の製造方法
JP2008263010A (ja) Soi基板の製造方法
TW202347607A (zh) 用於製作雙重絕緣體上半導體結構之方法
WO2016109502A1 (en) Preparation of silicon-germanium-on-insulator structures
CN111630653A (zh) 可分离结构及使用所述结构的分离方法