CN111630653A - 可分离结构及使用所述结构的分离方法 - Google Patents
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Abstract
本发明涉及一种可分离结构(100)，所述可分离结构(100)包括载体衬底(10)和在第一界面(1)处位于所述衬底(10)上的硅氧化物层(20)。所述可分离结构(100)的特征在于：所述氧化物层(20)的厚度小于200nm；轻氢和/或氦物质(30)根据注入分布曲线(31)深入分布在所述结构(100)的整个区域上，所述注入分布曲线(31)的最大浓度位于所述氧化物层(20)的厚度中；相对于所述氧化物层(20)的厚度，注入的轻物质(30)的总剂量至少超过这些轻物质(30)在所述氧化物层(20)中的溶解度极限的五倍。
Description
技术领域
本发明涉及针对在微电子、光学、微系统等中的应用转移薄层的领域。特别地，本发明涉及可用于转移或处理(manipulation)薄层的可分离结构。
背景技术
硅或绝缘体上硅(SOI)衬底被广泛用于微电子器件的制造。众所周知，这种衬底包括位于载体衬底上的硅薄层和掩埋氧化物。为了在这些衬底上实现更大的晶体管集成度，各个元件的横向尺寸的减小和蚀刻的精细度要求衬底的质量提高，无论是晶体质量还是层的均匀性方面。
为了生产具有所需质量的SOI衬底，应用了高温热处理，特别是为了实现硅薄层的最终加工(finition)。特别地，在惰性气氛下在约1200℃的温度下进行热退火的步骤可以用于薄层的热平滑，以实现所需的表面粗糙度，通常<0.2nm RMS，同时保持所述薄层的非常好的厚度均匀性。
某些应用不仅需要高质量的将在其中生产元件的薄层，而且还要求具有特殊特性的载体衬底。例如在射频(RF)元件领域中就是这种情况，对于这种情况，具有高电阻的载体衬底是有利的。玻璃衬底例如可以是有利的。另选地，当载体衬底由高电阻率的硅制成时，其有利地设有电荷捕获层，以便限制RF信号的损耗和失真。关于这一主题，可以参考“Silicon-on-insulator(SOI)Technology,manufacture and applications”一书(points10.7and 10.8,Oleg Kononchuk and Bich-Yen Nguyen,Woodhead Publishing)，其特别涉及具有捕获(富陷阱)层的SOI衬底。
当载体衬底由硅以外的材料(例如玻璃)制成或设有捕获层时，无法进行在非常高的温度下对SOI衬底进行最终加工的热处理，因为它们会破坏结构或捕获层。
然而，如果没有这些处理，则难以确保所需的薄层质量。
存在几种用于将在初始衬底上产生的并且在转移之前具有所需最终质量的薄层转移到最终衬底上的方法。初始衬底通常包括掩埋的氧化物层，在其上放置薄层，该氧化物层本身位于载体衬底上，该载体衬底适合于进行对薄层进行最终加工的处理。此外，最终衬底具有目标特定应用所需的特性。
一些转移方法包括将最终加工后的薄层(位于初始衬底上)附接至最终衬底，然后从初始衬底机械和/或化学地去除载体衬底，从而将所述薄层转移至最终衬底。该方法的主要缺点是与初始载体衬底的损失有关的成本以及在转移期间容易对薄层的质量产生不利影响的有限的机械和化学处理。
其他方法基于通过对初始衬底中存在的、位于该初始衬底的薄层与载体衬底之间的层或弱化界面施加机械应力或化学处理而产生的分离，从而可以将薄层从初始衬底转移到最终衬底。
这些方法的缺点主要源于以下事实：通过对初始衬底-最终衬底组件施加机械力或通过浸入化学溶液中进行的分离步骤容易对薄层的质量造成负面影响。
基于通过激光(激光剥离)在界面处的分离的其他方法，要求使用透明衬底(用于最终衬底或用于初始载体衬底)，这限制了应用的领域。
最后，文献FR2756847提出了一种通过离子注入来分离结构的两个元件的方法。该方法包括在两个元件的界面处引入离子，这些离子能够破坏两个元件之间存在的原子间键。
该方法的一个缺点是，它需要大剂量并且关于注入深度需要良好的精度。
本发明的主题
本发明旨在克服现有技术的全部或一些缺点。本发明的一个主题是一种结构，该结构被配置为在界面处可分离，并且可以用于转移或处理薄层。
发明内容
本发明涉及一种可分离结构，所述可分离结构包括载体衬底和在第一界面处位于所述衬底上的硅氧化物层。所述可分离结构的显著之处在于：
·所述氧化物层的厚度小于200nm；
·轻氢和/或氦物质(espèces)根据注入分布曲线深入分布在所述结构的整个区域上，所述注入分布曲线的浓度最大值位于所述氧化物层的厚度中；
·相对于所述氧化物层的厚度，注入的轻物质的总剂量至少超过这些轻物质在所述氧化物层中的溶解度极限的五倍。
根据本发明的有利特征，单独或组合使用：
·所述可分离结构包括适于制造元件的薄层和/或形成阻挡层的薄层，所述薄层在第二界面处位于所述氧化物层上；
·所述载体衬底由硅制成，并且所述硅氧化物层是热氧化物；
·所述薄层由单晶硅制成；
·所述薄层由氮化硅制成。
本发明还涉及一种用于分离如上所述的可分离结构的方法，所述方法包括：
a)沿着结合界面将所述可分离结构附接到第二衬底；
b)对组件进行热处理，以使所述轻物质中的至少一些轻物质迁移至与所述第一界面或所述第二界面齐平；
c)所述组件在所述第一界面或所述第二界面处自发分离，形成所述氧化物层的分离表面，并导致至少所述薄层转移到所述第二衬底，以形成复合结构。
根据本发明的有利特征，单独或组合使用：
·步骤b)在200℃至600℃之间的温度下执行。
·步骤c)在步骤b)的热处理期间执行；
·所述氧化物层的所述分离表面的粗糙度小于0.5nm RMS；
·步骤a)中提供的所述可分离结构包括适于制造元件并且在所述第二界面处位于所述氧化物层上的薄层，并且所述轻氢和/或氦物质已在对所述薄层进行最终加工的步骤之后被注入到所述氧化物层的厚度中；
·对所述薄层进行最终加工的步骤包括高温热处理，特别是高于1000℃，或者甚至高于1100℃；
·步骤a)中提供的所述第二衬底包括第二载体衬底、位于所述第二载体衬底上的捕获层以及位于所述捕获层上的第二硅氧化物层，所述第二硅氧化物层旨在在所述结合界面处附接到所述可分离衬底；
·步骤a)中提供的所述第二衬底包括玻璃衬底；
·步骤a)中提供的所述第二衬底包括第二载体衬底和第二硅氧化物层，所述第二硅氧化物层位于所述第二载体衬底上并且具有大于800nm的厚度，所述第二硅氧化物层旨在在所述结合界面处附接到所述可分离衬底；
·所述分离方法包括在步骤c)之后在低于1000℃的温度下对所述复合结构进行热处理的步骤，以排出仍存在于所转移的薄层中的轻物质。
附图说明
通过下面参照附图提供的具体实施方式，本发明的其他特征和优点将变得明显，其中：
-图1示出了根据本发明的第一实施方式的可分离结构；
-图2a和图2b分别示出了根据本发明的第二实施方式和第三实施方式的可分离结构；
-图3a、图3b和图3c示出了用于制造根据本发明的第二实施方式的可分离结构的方法；
-图4a、图4a'、图4b和图4c示出了根据本发明的可分离结构的实现方式的第一变型的分离方法；
-图5a、图5b和图5c示出了根据本发明的可分离结构的实现方式的第二变型的分离方法；
-图6示出了在对根据本发明的第二实施方式的可分离结构进行分离之后获得的复合结构的示例。
具体实施方式
在说明书中，附图中相同的附图标记可用于相同性质的元件。
这些附图是示意性表示，为了清晰起见，它们不是按比例绘制的。特别地，沿z轴的层的厚度相对于沿x轴和y轴的横向尺寸不成比例。
本发明涉及一种可分离结构100，其包括载体衬底10以及在第一界面1处位于所述衬底上的硅氧化物层20(图1)。
载体衬底10可以从与微电子制造工艺兼容的材料中选择；有利地，它由硅(半导体工业中常规使用的材料)形成。例如，载体衬底10可以是晶片的形式，该晶片的直径为100至450mm，并且厚度在250至850微米之间。
当选择载体衬底10为硅时，硅氧化物层20有利地源自热生长。热氧化可在干或湿氧化气氛下在850℃至1100℃之间的温度下进行。另选地，硅氧化物层20可以通过气相沉积(PECVD、LPCVD等)或液相沉积技术在载体衬底10上产生。
在根据本发明的可分离结构100中，氧化物层20的厚度小于200nm，或者甚至小于100nm；有利地，氧化物层20的厚度在10nm至50nm之间。
随后将看到，对氧化物层20的厚度的这种限制如何提供结构100的良好分离效率。
可分离结构100还包括根据注入分布曲线31在氧化物层20中深入分布的轻氢和/或氦物质30：在图1中例示了注入分布曲线31，其沿着z轴延伸。在(x，y)平面中，轻物质30存在于结构100的整个区域上。
通过离子注入将它们有利地引入到氧化物层20中。另选地，并且特别是当必须在浅深度处引入轻物质时，可以通过等离子体浸没将它们注入。
在根据本发明的可分离结构100中，可以单独注入氢、单独注入氦或共同注入氢和氦。
分布曲线31的浓度最大值位于氧化物层20的厚度中，有利地接近所述厚度的中间部分。
在注入之后，发现注入的总剂量优先地大部分位于氧化物层20内。
根据本发明，相对于氧化物层20的厚度，所注入的轻物质30的总剂量至少超过这些轻物质30在所述氧化物层20中的溶解度极限的五倍。有利地，相对于氧化物层20的厚度，所注入的轻物质30的总剂量超过所述溶解度极限的五至二十倍。请记住，氢在硅氧化物中的溶解度极限为1.5E21/cm3。
因此，根据第一实施方式，可分离结构100包括载体衬底10、硅氧化物层20和根据注入分布曲线31在氧化物层20中分布的轻物质30。
举例来说，对于具有50nm厚度的氧化物层20，具有1keV能量的氢离子可以以约为4E16/cm2的量级的剂量注入。相对于氧化物层20的厚度，总注入剂量(4E16/cm2)给出的氢浓度为8e21/cm3，即，略大于氢在硅氧化物层20中的溶解度极限的五倍。
通常，对于具有几nm至100nm范围内的厚度的氧化物层20，可以使用几百eV至约10keV范围内的注入能量和约1E16至7.5E16/cm2范围内的剂量来注入氢。有利地，对于厚度在10nm至50nm之间的氧化物层20，氢注入剂量将在1E16和4E16/cm2之间选择。
因此，当可分离结构100经受温度通常在200℃至600℃之间的热处理时，该可分离结构100具有可在第一界面1处分离的能力。
在热处理之后，将发现注入的轻物质30的总剂量大部分在氧化物层20内(由于直接注入到氧化物层20中，或者由于物质30迁移到所述层20中)。轻物质30的浓度然后超过该相同物质在氧化物层20中的溶解度极限的五到二十倍。
氧化物层20很薄并且轻物质30的浓度远超过所述物质30在氧化物层20中的溶解度极限，轻物质将不能被氧化物层20吸收，并且一些轻物质将有效地迁移到第一界面1。
该第一界面1有利地是热界面(即，源自硅载体衬底上的热氧化物层的生长)，已经通过实验表明，轻物质30优先迁移至该界面，并且超过一定浓度时，在轻物质30的压力的作用下，界面的断裂自发地发生。如在分离方法中将更详细地看到的，可分离结构100因此可引起氧化物层20与载体衬底10之间沿着第一界面1的分离。
根据第二实施方式，可分离结构100还包括适于制造元件的薄层40，该薄层在第二界面2处位于氧化物层20上(图2a)。
在该第二实施方式中，在产生适于制造元件的薄层40之后，将轻物质30引入氧化物层20中。
表述“适于制造元件”应理解为是指具有随后制造目标元件所需的质量和结构特性。特别地，薄层40在厚度均匀性、晶体质量和表面质量(粗糙度、缺陷度和残留污染)方面具有所需的质量。因此，这假定位于氧化物层20(本身位于载体衬底10上)上的薄层40已经能够进行高温最终热处理。特别地，在惰性气氛下，在约1200℃的温度下进行热退火的步骤可以用于薄层40的热平滑，以获得所需的表面粗糙度，通常<0.2nm RMS，同时保持所述薄层的非常好的厚度均匀性。注意，在这些处理期间，轻物质30尚未存在于可分离结构100中，以避免任何过早的分离。
薄层40可以以各种方式产生。通常，薄层40源自施主衬底4(图3a)，该施主衬底4在第二界面2处附接到氧化物层20。注意，另选地，氧化物层20可以存在于施主衬底4上(在第二界面2处)并附接到载体衬底10(在第一界面1处)。
可以通过与旨在用于薄层40的最终加工的高温处理兼容的任何结合技术来执行附接操作。特别地，通过借助于分子粘附的结合来执行附接操作，这是现有技术中众所周知的技术。在结合操作之前，要附接的表面可以进行干式(例如等离子体活化)和/或湿式(化学清洁)处理，以改善界面的质量和强度。通过进行热处理有利地增强了第二界面2。
接下来，施主衬底4经历减薄步骤，完成该步骤之后将形成表面层40(图3b)。可以使用现有技术中已知的各种技术来执行该减薄步骤，特别是：
·
工艺，其特别适合于形成非常薄的层(通常厚度在几纳米到1微米之间)：基于在附接步骤之前将气态物质在施主衬底4的附接面的位置处注入到施主衬底4中，以形成弱化的掩埋平面；在附接之后，在断裂步骤中，施主衬底4沿着弱化平面分离，使得仅薄层40保持连接到载体衬底10。
·化学机械减薄工艺，包括机械研磨、化学机械抛光和化学蚀刻，它们主要适合于形成厚度在几微米到几十微米甚至数百微米之间的层。
当然，上述技术不是穷举的，并且可以使用其他已知技术来减薄施主衬底4。
为了制造薄层40，减薄步骤还包括能够恢复薄层40的表面和体积方面的质量的一个或更多个最终加工步骤，如上所述。
当薄层40具有较薄的厚度，特别是小于200nm或小于100nm或小于50nm时，对最终加工的要求甚至更高。特别是对于在这些厚度范围内的薄层40，根据本发明的可分离衬底100具有最大的兴趣。
当薄层40产生并且具有目标应用所需的特性时，根据注入分布曲线31将轻物质30引入氧化物层20中(图3c)。
举例来说，在由厚度为200nm的硅制成的薄层40和厚度为25nm的硅氧化物层20的情况下，可以以4E16/cm2的剂量注入能量为18keV的氢离子。相对于氧化物层20的厚度，总注入剂量(4E16/cm2)给出了1.6E22/cm3的氢浓度，即，氢在硅氧化物层20中的溶解度极限的约十倍。
通常，对于由硅制成的、厚度在几nm至200nm范围内的薄层40和厚度在几nm至100nm范围内的氧化物层20，可以将约1E16至7.5E16/cm2的剂量用于氢的注入。有利地，对于厚度在10nm至50nm之间的氧化物层20，氢注入剂量将在1E16至4E16/cm2之间选择。
因此，如在第一实施方式的上下文中所解释的，当可分离结构100经受热处理时，该可分离结构100具有可在第一界面1或第二界面2处分离的能力。
注意，在由厚度为200nm的硅制成的薄层40和厚度为50nm的硅氧化物层20的情况下，申请人已经证明，通过将注入分布曲线的最大值置于氧化物层20内，分别以约1E16/cm2和1E16/cm2的量级的剂量共同注入氢离子和氦离子也将使结构100具有在经受热处理时可在第一界面1或第二界面2处分离的能力。相对于氧化物层20的厚度，氢的总注入剂量(1E16/cm2)给出的氢浓度为2E21/cm3，即，仅为氢在硅氧化物层20中的溶解度极限的1.3倍左右；因此，氦的存在可以降低所需的氢浓度因子。
有利地，根据本发明的第二实施方式，当第一界面1和第二界面2之一源自硅氧化物在载体衬底10(第一界面1)上或施主衬底4(第二界面2)上的热生长时，优先在该界面处发生分离。具体而言，申请人已经能够观察到，在将可分离结构100暴露于高于900℃的温度之后，热氧化物/硅界面变得比结合界面弱(在薄层40的最终加工处理之后是这种情况)。因此，轻物质30的迁移和积累优先发生在作为热界面的第一界面1和第二界面2之一处。
根据第三实施方式，可分离结构100包括载体衬底10、氧化物层20和根据注入分布曲线31分布在所述氧化物层20中的轻物质30，以及形成阻挡层的薄层45，该薄层45在第二界面2处位于氧化物层20上(图2b)。
阻挡层45具有限制或甚至防止轻物质30扩散并因此有利于其在氧化物层20中的聚集的作用，特别是在针对结构100的分离的热处理期间。
薄阻挡层45可以例如由直接沉积在氧化物层20上的氮化硅、氮化铝、氧化铝或其他晶体半导体(Si、Ge、SiC)组成。
在该第三实施方式中，有利地在阻挡层45产生之后将轻物质30引入氧化物层20中，以在分离步骤之前限制对可分离结构应用热处理，并避免任何过早的分离。
举例来说，在由厚度为30nm的氮化硅制成的薄层40和厚度为30nm的硅氧化物层20的情况下，可以以约3E16/cm2的量级的剂量注入能量为2keV的氢离子。相对于氧化物层20的厚度，总注入剂量(3E16/cm2)给出氢浓度为1E22/cm3，即，氢在硅氧化物层20中的溶解度极限的约七倍。
薄的阻挡层45使得可以维持氧化物层20中的轻物质的限制和饱和：这有利于所述物质30向第一界面1或第二界面2的迁移。
如上所述，可分离结构100因此具有在经受热处理时可在第一界面1或第二界面2处分离的能力。
根据该第三实施方式的可分离结构100可以用作用于处理部分或完全加工的原始层的临时支撑。
本发明还涉及一种对可分离结构100进行分离的方法。
该方法提供了根据上述实施方式中的一个或其他实施方式的可分离结构100的使用。
分离方法首先包括步骤a)：沿着结合界面3将可分离结构100附接到第二衬底50(图4a和图5a)。
根据第一实施方式的变型，第二衬底50一方面旨在被减薄以形成有用层50'，并且另一方面旨在被附接到第三衬底60(图4a')。在这种情况下，可分离结构100起临时手柄的作用，使得在减薄第二衬底50和附接到第三衬底60的步骤期间能够处理层50'。根据上述第一实施方式或第三实施方式的可分离结构100将特别适用于这种临时手柄应用。
根据第二实施方式的变型(图5a)，第二衬底50具有特定的特性，并且其旨在接收适于制造元件的薄层40(即，经最终加工并具有所需质量)，以随后进行针对特定应用的元件制造步骤。在这种情况下，根据上述第二实施方式的可分离结构100使得能够将薄层40从初始载体衬底10(与对所述薄层40进行最终加工的步骤兼容)转移到第二特定衬底50。
然后，根据本发明的分离方法包括步骤b)，在该步骤b)期间，对组件150进行热处理，以使至少一些轻物质30迁移至与第一界面1和第二界面2之一齐平(图4b中通过示例的方式例示了与第一界面1齐平)。
有利地，步骤b)在200℃至600℃之间的温度下执行。
由于氧化物层20很薄并且轻物质30的浓度在很大程度上超过了(五到二十倍于)该相同物质在氧化物层20中的溶解度极限，所以轻物质30将不能被氧化物层20完全吸收，并且一些轻物质30将有效地迁移到第一界面1和第二界面2。如果第一界面1(或另选地，第二界面2)是热界面，即，源于热氧化物层在硅载体衬底10上(或另选地，在施主衬底4上)的生长，则它将优先吸引和捕获轻物质30。该界面处的增加的轻物质30的浓度将产生该界面在轻物质30的压力作用下的断裂。
根据本发明的分离方法最后包括步骤c)：组件150在第一界面1处自发地分离(图4c)，从而产生被转移至复合结构200的氧化物层20的分离表面21，并且产生载体衬底10的分离表面11。另选地，在第二界面2处发生分离(图5c)，从而产生保留在载体衬底10上的氧化物层20的分离表面21，并且产生薄层40的分离表面41。
表述“自发分离”应理解为是指不需要外部机械或化学应力的分离。它是指在可分离结构100的整个区域上，第一界面1或第二界面2在轻物质30的浓度和由轻物质30形成的气态物质的压力下的断裂，这导致分离。
该自发分离有利地在步骤b)的热处理期间发生。
在分离结束时获得的一方面是包括有用层50'或薄层40(取决于实施方式)的复合结构200，另一方面是可分离结构100的载体衬底10(图4c和图5c)。根据分离界面是第一界面1还是第二界面2，氧化物层20存在于复合结构200中或载体衬底10上。
根据本发明的分离方法使得可以获得氧化物层20的分离表面21的小于0.5nm的粗糙度。该特征由于以下事实而有利：在引入轻物质30期间第一界面1(或第二界面2)没有损坏，因为根据本发明，注入分布曲线的浓度最大值始终保持在氧化物层20内。分离界面特别平滑，特别是在热界面的情况下。因此，沿着该界面的分离导致分离表面21、11、41的非常低的粗糙度，这对应于分离之前界面的粗糙度。这使得可以将处理限制为施加到分离表面21、11、41中的一个或其他表面，以分别最终加工复合结构200以及回收载体衬底10以重复使用。
有利地，根据本发明的分离方法包括在步骤c)之后在低于1000℃的温度下对复合结构200进行热处理的步骤，以便排出仍存在于被转移的层20、40中的残余轻物质30'(图4c和图5c)。
在某些情况下，氧化物层20和可能的薄阻挡层45被去除以允许进入下面的层，例如有用层50'(图4c)。
在根据本发明的分离方法的第二实施方式的变型的一个示例中，在步骤a)中提供的第二衬底50包括载体衬底51(以下称为第二载体衬底51)、位于第二载体衬底51上的捕获层52和位于捕获层52上的硅氧化物层53(以下称为第二氧化物层53)。在附接步骤a)期间，第二氧化物层53在结合界面3处附接到可分离衬底100。
如图6所例示，在分离方法的步骤c)结束时，获得了包括薄层40的复合结构200，该薄层40适于制造元件并且位于包括捕获层52和第二氧化物层53的特定衬底上，第二氧化物层53形成复合结构200的掩埋氧化物。
然后可以进行低温最终加工步骤，例如特别是在小于或等于1000℃的温度下进行热处理，以排出存在于薄层40和氧化物层20中的轻物质30'的残留物(如果存在)。最后，可以应用去除氧化物层20的化学处理和复合结构200的清洁，以获得具有高质量薄层40和特别适合于射频应用的特定衬底的SOI型衬底。薄层40的厚度可以小于100nm，或者小于50nm，或者小于25nm。在包括捕获层52的特定衬底上制造具有这样的厚度和高质量(特别是优于±1nm的均匀性，非常低的缺陷率，<0.2nm的低表面粗糙度)的层极其复杂，特别是由于最终加工处理时为了避免损坏所述捕获层52而有温度限制的缘故。
根据本发明的可分离结构100和分离方法使得容易获得具有高质量薄层40的复合结构200，而不论其厚度如何。
在分离方法的第二实施方式的变型的另一示例中，步骤a)中提供的第二衬底50包括玻璃衬底。
因此，在分离方法的步骤c)结束时，获得了包括薄层40的复合结构200，该薄层40适合于元件的制造并且位于特定的玻璃衬底上。
在相对于所述薄层40具有异质性的特定衬底上制造具有高质量的薄层极其复杂，特别是由于最终加工处理时为避免损坏薄层和/或异质结构本身(由于形成所述异质结构的材料的不同膨胀)而有温度限制的緣故。根据本发明的可分离结构100和分离方法使得容易获得具有转移到玻璃衬底上的高质量薄层40的异质复合结构200。
在根据本发明的分离方法的第二实施方式的变型的又一个示例中，在步骤a)中提供的第二衬底50包括第二载体衬底(由硅或其他目标应用感兴趣的材料制成)和位于第二载体衬底上并且厚度大于800nm的第二硅氧化物层，第二硅氧化物层旨在在结合界面3处附接到可分离衬底。
因此，在分离方法的步骤c)结束时，获得了包括薄层40的复合结构200，该薄层40适于制造元件并且位于具有较厚的第二氧化物层的特定衬底上。
通常，在包括厚氧化物层的特定衬底上制造高质量的薄层40是复杂的。例如，由于氧化物的弹性模量低，因此在厚氧化物(>400nm)上获得薄硅层(<100nm)很复杂。具体地说，薄硅层的任何机械应力(抛光、开裂)都可能导致其由于下面的厚氧化物的变形而破裂的风险。
根据本发明的可分离结构100和分离方法使得容易获得具有转移到厚氧化物层的高质量薄层40的异质复合结构200。
当然，本发明不限于所描述的实施方式，并且可以在不脱离如权利要求书所限定的本发明的范围的情况下向其中引入实施方式的变型。
Claims (15)
1.一种可分离结构(100)，所述可分离结构(100)包括载体衬底(10)和在第一界面(1)处位于所述衬底(10)上的硅氧化物层(20)，所述可分离结构(100)的特征在于：
·所述氧化物层(20)的厚度小于200nm；
·轻氢和/或氦物质(30)根据注入分布曲线(31)深入分布在所述结构(100)的整个区域上，所述注入分布曲线(31)的浓度最大值位于所述氧化物层(20)的厚度中；
·相对于所述氧化物层(20)的所述厚度，注入的轻物质(30)的总剂量至少超过这些轻物质(30)在所述氧化物层(20)中的溶解度极限的五倍。
2.根据权利要求1所述的可分离结构(100)，所述可分离结构(100)包括在第二界面(2)处位于所述氧化物层(20)上的适于制造元件的薄层(40)和/或形成阻挡层的薄层(45)。
3.根据权利要求2所述的可分离结构(100)，其中，所述载体衬底(10)由硅制成，并且所述硅氧化物层(20)是热氧化物。
4.根据权利要求3所述的可分离结构(100)，其中，所述适于制造元件的薄层(40)由单晶硅制成。
5.根据权利要求3所述的可分离结构(100)，其中，所述形成阻挡层的薄层(45)由氮化硅制成。
6.一种用于分离根据权利要求2所述的可分离结构(100)的方法，所述方法包括：
a)沿着结合界面(3)将所述可分离结构(100)附接到第二衬底(50)；
b)对组件(150)进行热处理，以使所述轻物质(30)中的至少一些轻物质迁移至与所述第一界面(1)或所述第二界面(2)齐平；
c)在所述第一界面(1)或所述第二界面(2)处自发分离所述组件(150)，形成所述氧化物层(20)的分离表面(21)，并导致至少所述薄层(40、45)转移到所述第二衬底(50)，以形成复合结构(200)。
7.根据权利要求6所述的分离方法，其中，步骤b)在200℃至600℃之间的温度下执行。
8.根据前两项权利要求中的一项所述的分离方法，其中，步骤c)在步骤b)的热处理期间执行。
9.根据前三项权利要求中的一项所述的分离方法，其中，所述氧化物层(20)的所述分离表面(21)的粗糙度小于0.5nm RMS。
10.根据前四项权利要求中的一项所述的分离方法，其中，步骤a)中提供的所述可分离结构(100)包括适于制造元件并且在所述第二界面(2)处位于所述氧化物层(20)上的薄层(40)，并且其中，所述轻氢和/或氦物质(30)已在对所述薄层(40)进行最终加工的步骤之后被注入到所述氧化物层(20)的厚度中。
11.根据权利要求10所述的分离方法，其中，对所述薄层(40)进行最终加工的步骤包括高温热处理，特别是高于1000℃，或者甚至高于1100℃。
12.根据前两项权利要求中的一项所述的分离方法，其中，步骤a)中提供的所述第二衬底(50)包括第二载体衬底(51)、位于所述第二载体衬底(51)上的捕获层(52)以及位于所述捕获层(52)上的第二硅氧化物层(53)，所述第二氧化物层(53)旨在在所述结合界面(3)处附接到所述可分离衬底(100)。
13.根据权利要求10和11中的任一项所述的分离方法，其中，步骤a)中提供的所述第二衬底(50)包括玻璃衬底。
14.根据权利要求10和11中的任一项所述的分离方法，其中，步骤a)中提供的所述第二衬底(50)包括第二载体衬底和第二硅氧化物层，所述第二硅氧化物层位于所述第二载体衬底上并且具有大于800nm的厚度，所述第二硅氧化物层旨在在所述结合界面(3)处附接到所述可分离衬底(100)。
15.根据前五项权利要求中的一项所述的分离方法，所述分离方法包括在步骤c)之后在低于1000℃的温度下对所述复合结构(200)进行热处理的步骤，以排出仍存在于所转移的薄层中的所述轻物质。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020022337A1 (en) * | 1997-08-19 | 2002-02-21 | Christophe Maleville | Treatment process for molecular bonding and unbonding of two structures |
| US20030170940A1 (en) * | 2001-03-28 | 2003-09-11 | Atsuki Matsumura | Simox substrate production process and simox substrate |
| US20040079941A1 (en) * | 2002-10-18 | 2004-04-29 | Shunpei Yamazaki | Semiconductor apparatus and fabrication method of the same |
| US20050245046A1 (en) * | 2004-03-26 | 2005-11-03 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US20070077729A1 (en) * | 2004-01-26 | 2007-04-05 | Olivier Rayssac | Method of fabricating a release substrate |
| CN101038865A (zh) * | 2006-03-13 | 2007-09-19 | S.O.I.泰克绝缘体硅技术公司 | 制造薄膜的方法 |
| US20080064182A1 (en) * | 2006-09-12 | 2008-03-13 | Xavier Hebras | Process for high temperature layer transfer |
| CN101421837A (zh) * | 2006-03-13 | 2009-04-29 | S.O.I.Tec绝缘体上硅技术公司 | 在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756847B1 (fr) | 1996-12-09 | 1999-01-08 | Commissariat Energie Atomique | Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique |
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| JP2004063730A (ja) * | 2002-07-29 | 2004-02-26 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2007220749A (ja) * | 2006-02-14 | 2007-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| EP2269226A1 (en) * | 2008-03-13 | 2011-01-05 | S.O.I.Tec Silicon on Insulator Technologies | Substrate having a charged zone in an insulating buried layer |
| CN102460642A (zh) | 2009-06-24 | 2012-05-16 | 株式会社半导体能源研究所 | 半导体衬底的再加工方法及soi衬底的制造方法 |
| JP5917036B2 (ja) * | 2010-08-05 | 2016-05-11 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板の作製方法 |
| JP6213046B2 (ja) | 2013-08-21 | 2017-10-18 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP6516957B2 (ja) | 2013-09-04 | 2019-05-22 | 株式会社Sumco | エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法 |
| JP6544807B2 (ja) | 2014-06-03 | 2019-07-17 | 株式会社日本製鋼所 | ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置 |
| WO2016081313A1 (en) * | 2014-11-18 | 2016-05-26 | Sunedison Semiconductor Limited | A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers |
-
2018
- 2018-02-13 FR FR1851179A patent/FR3077924B1/fr active Active
-
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- 2019-01-15 TW TW108101562A patent/TWI762755B/zh active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020022337A1 (en) * | 1997-08-19 | 2002-02-21 | Christophe Maleville | Treatment process for molecular bonding and unbonding of two structures |
| US20030170940A1 (en) * | 2001-03-28 | 2003-09-11 | Atsuki Matsumura | Simox substrate production process and simox substrate |
| US20040079941A1 (en) * | 2002-10-18 | 2004-04-29 | Shunpei Yamazaki | Semiconductor apparatus and fabrication method of the same |
| US20070077729A1 (en) * | 2004-01-26 | 2007-04-05 | Olivier Rayssac | Method of fabricating a release substrate |
| US20050245046A1 (en) * | 2004-03-26 | 2005-11-03 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| CN101038865A (zh) * | 2006-03-13 | 2007-09-19 | S.O.I.泰克绝缘体硅技术公司 | 制造薄膜的方法 |
| CN101421837A (zh) * | 2006-03-13 | 2009-04-29 | S.O.I.Tec绝缘体上硅技术公司 | 在支撑衬底上通过外延获得的非晶材料中制造包括至少一个薄层的结构的方法和根据该方法获得的结构 |
| US20080064182A1 (en) * | 2006-09-12 | 2008-03-13 | Xavier Hebras | Process for high temperature layer transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201935519A (zh) | 2019-09-01 |
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| JP7275438B2 (ja) | 2023-05-18 |
| US11424156B2 (en) | 2022-08-23 |
| SG11202005826QA (en) | 2020-07-29 |
| US20210050249A1 (en) | 2021-02-18 |
| JP2021513735A (ja) | 2021-05-27 |
| WO2019158833A1 (fr) | 2019-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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