TWI708333B - 凸塊結構 - Google Patents

凸塊結構 Download PDF

Info

Publication number
TWI708333B
TWI708333B TW108121724A TW108121724A TWI708333B TW I708333 B TWI708333 B TW I708333B TW 108121724 A TW108121724 A TW 108121724A TW 108121724 A TW108121724 A TW 108121724A TW I708333 B TWI708333 B TW I708333B
Authority
TW
Taiwan
Prior art keywords
bump
bump structure
structure according
reinforcing
present
Prior art date
Application number
TW108121724A
Other languages
English (en)
Other versions
TW202002193A (zh
Inventor
曾國瑋
陳柏琦
Original Assignee
矽創電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽創電子股份有限公司 filed Critical 矽創電子股份有限公司
Publication of TW202002193A publication Critical patent/TW202002193A/zh
Application granted granted Critical
Publication of TWI708333B publication Critical patent/TWI708333B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/32Holders for supporting the complete device in operation, i.e. detachable fixtures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • H01L23/4924Bases or plates or solder therefor characterised by the materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/13186Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/13187Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

一種凸塊結構,包含有一凸塊本體,該凸塊本體沿一第一方向延伸,且該凸塊本體於垂直該第一方向的一第二方向兩側分別具有一側表面;以及複數個補強單元,形成於該凸塊本體的側表面。

Description

凸塊結構
本發明係指一種凸塊結構,尤指一種增加凸塊與積體電路晶片之間的接合強度的凸塊結構。
為了因應積體電路(integrated circuit,IC)晶片性能提升(例如:解析度增加),或者為符合元件輕薄短小的需求,晶片的線路設計必須精密化,因此在設計對應封裝技術時,凸塊(bump)尺寸亦須走向縮小的趨勢。隨著凸塊的尺寸縮小及產品高階化的導向,製作凸塊時原物料的消耗量(例如生產金凸塊所消耗的黃金)及生產成本可大幅降低。舉例來說,現階段高引腳數的晶片(如顯示面板驅動晶片)的尺寸已經被凸塊尺寸所限制,透過製作較小尺寸的凸塊不僅直接減少每個凸塊所耗費的原物料,更可於固定電路面積內容納更多通道數量,進而縮小晶片的尺寸,以增加每一晶圓上的可利用面積及切割後的晶片數量。
然而,由於凸塊是以一真空壓力附著在晶片上,在凸塊的尺寸縮小的情形下,凸塊與晶片的接合強度會隨著接合面積的減少而下降,造成凸塊於晶圓切割、晶圓針測、接合過程中、翻轉晶圓、製造後端的清潔過程或運送過程中脫落或剝離。尤其本領域技術人員可以知悉凸塊一般形成長條狀,因此如 第1圖所示,若凸塊GB係沿一X軸方向延伸,當凸塊GB受到垂直於X軸方向之一側向外力作用S時,凸塊GB與晶片的接合面容易出現一剝離現象,且這種剝離現象的出現頻率會隨著凸塊尺寸的縮小而遽增,進而嚴重影響產品良率。舉例來說,於晶圓切割後需沖洗晶圓上的碎屑,沖洗晶圓時的水壓對凸塊所造成的物理碰撞就可能造成凸塊的脫落。此外,在晶片的研磨過程中、與其他元件的接合過程或運送過程中的震動、晃動等,均可能造成凸塊的剝離或脫落。
因此,如何提升現有的縮小化的凸塊的抗剪應力能力,使得凸塊於產品生產或運送過程中更穩固即成為本領域的一重要課題。
因此,本發明的主要目的即在於提供一種增加凸塊與積體電路晶片之間的接合強度的凸塊結構,以解決上述問題。
本發明揭露一種凸塊結構,包含有一凸塊本體,該凸塊本體沿一第一方向延伸,且該凸塊本體於垂直該第一方向的一第二方向兩側分別具有一側表面;以及複數個補強單元,形成於該凸塊本體的側表面。
20、50、60、70、80、90、100、A、B:凸塊結構
202、502、602、702、802、902、1002:凸塊本體
202a、702a、702a’、802a、802a’、902a、902a’、1002a、1002a’:側表面
204、504、604、704、704’、804、904、1004:補強單元
A1、A2:截面
GB:凸塊
I、O、O1:凸塊
L1:平均寬度
L2:最小寬度
SL1:單位長度
SL2:側邊長
S:側向外力作用
TA1:補強面積總和
TA2:本體面積
X、Y:座標軸
第1圖為一凸塊受到一外力作用時,凸塊與積體電路的接合面出現一剝離現象之示意圖。
第2圖為本發明實施例一凸塊結構的示意圖。
第3圖為本發明實施例補強單元的截面尺寸與凸塊結構之抗剪應力能力之關 係示意圖。
第4圖為本發明實施例凸塊結構之示意圖。
第5圖為本發明實施例另一凸塊結構的示意圖。
第6圖為本發明實施例另一凸塊結構的示意圖。
第7圖為本發明實施例另一凸塊結構的示意圖。
第8圖為本發明實施例另一凸塊結構的示意圖。
第9圖為本發明實施例另一凸塊結構的示意圖。
第10圖為本發明實施例另一凸塊結構的示意圖。
第11圖為現有的一凸塊結構與本發明實施例的凸塊結構的比較圖。
第12圖為本發明實施例應用於一積體電路的示意圖。
請參考第2圖,第2圖為本發明實施例一凸塊結構20的示意圖,該凸塊結構20一般用來與積體電路(integrated circuit,IC)晶片接合。凸塊結構20包含一凸塊本體202及複數個補強單元204。補強單元204形成於凸塊本體202的側表面202a,用來提升凸塊結構20之一抗剪應力能力(shear strength)。如第2圖所示,凸塊結構20在一俯視(即由晶片表面檢視)角度下,凸塊本體202可沿一X軸方向延呈長條狀,且當有複數個凸塊結構20時,各個凸塊結構20可以沿著垂直該X軸方向的一Y軸方向排列。該凸塊本體202於該Y軸方向兩側分別具有一側表面202a,補強單元204即形成於側表面202a,且補強單元204於該X軸方向與該Y軸方向所構成的平面上(以下稱X-Y平面)具有一截面A1。
第3圖為本發明實施例補強單元204的截面A1尺寸與凸塊結構20之抗剪應力能力之關係示意圖。如第3圖所示,橫軸座標代表當不具有任何補強單元 之凸塊結構以及補強單元204的截面A1尺寸分別為1*1、2*2、3*3微米平方(μm2)的凸塊結構20承受剪應力時的實測結果,縱軸座標代表凸塊結構所能抵抗的最大剪應力(單位:毫克/微米平方),在本測試中該剪應力係沿前述Y軸方向施加於凸塊結構。由第3圖可知,在凸塊結構具有同樣尺寸的條件下,當凸塊結構20的補強單元204的截面尺寸越大時,則凸塊結構20抗剪應力能力越高,也代表凸塊結構20與晶片的接合強度越高。也就是說,當凸塊結構不具有任何補強單元時,其抗剪應力能力最低。本發明實施例的凸塊結構20藉由設置補強單元204確實能夠有效提升凸塊結構20的抗剪應力能力,且隨著補強單元204的尺寸越大,所提升的抗剪應力能力效果也越顯著。
然而,雖然設置尺寸較大的補強單元204可以取得較佳的抗剪應力能力提升效果,然而,一般而言凸塊結構20會沿著前述Y軸方向排列設置,而相鄰的凸塊結構20需保有適當的間距,因此補強單元204的尺寸仍需適當設計。舉例而言,在本實施例中,凸塊本體202於Y軸方向具有一平均寬度L1,其中現有凸塊結構的寬度一般約為12~14微米,然而隨著凸塊尺寸縮小的趨勢,已經可以量產製作寬度約為10微米的凸塊,且未來凸塊的寬度可能會繼續縮減。該複數個補強單元204於Y軸方向具有一最小寬度L2,且最小寬度L2至少為平均寬度L1的2.5%,較佳大於等於5%,且更佳大於等於10%。再者,凸塊本體202係沿X軸方向延伸呈長條狀,現有凸塊結構的長度約為40~120微米不等,故現取X軸方向上一單位長度SL1內的凸塊結構20進行說明。在該單位長度SL1所含括的範圍內,凸塊本體202於該X軸方向的長度即為該單位長度SL1,該凸塊本體202的其中一側表面202a於X-Y平面具有一側邊長SL2,該側表面202a設有補強單元204,因此側邊長SL2將會大於該單位長度SL1,且側邊長SL2至少為單位長度SL1的110%,較佳大於等於140%,且更佳大於等於170%。此外,同樣在該單位長度 SL1所含括的範圍內,在X-Y平面上,凸塊結構20的每個補強單元204之截面A1具有一補強面積總和TA1,而凸塊本體202之一截面A2具有一本體面積TA2,且補強面積總和TA1至少為本體面積TA2的1%,較佳大於等於2%,且更佳大於等於4%。如此一來,本發明實施例的凸塊結構20能夠增加與晶片間接合面的一接合力,進而提升凸塊結構20的抗剪應力能力,同時避免影響相鄰的凸塊結構20的間距。
然而,除了上述補強單元204的尺寸會影響抗剪應力能力提升效果外,補強單元204的設置密集度亦和凸塊結構20的抗剪應力能力提升效果呈正相關。換言之,凸塊本體202的側表面202a上所設置的補強單元204數目越多,則凸塊結構20的抗剪應力能力提升幅度也會越顯著。一般而言,以單位長度SL1等於20微米為例,本發明實施例在於該單位長度SL1(20微米)所含括的範圍內,只要在凸塊本體202之側表面202a具有至少2個補強單元204,而較佳在設有4個以上補強單元204,且更佳在設有8個以上補強單元204的情形下,即可大幅提升凸塊結構20的抗剪應力能力。其中如第4圖所示,當補強單元204數目增加時(即密集度越高)時,凸塊本體202的側表面202a將呈現趨近於鋸齒狀的構造。
在本發明不同實施例中,補強單元204設置於凸塊本體202的位置、形狀、尺寸及密度可以不同。請參考第5~10圖,第5~10圖分別為本發明各實施例凸塊結構50~100的示意圖。如第5、6圖所示,凸塊本體502、602之兩個側表面所形成之複數個補強單元504、604可為對位設置。其中,複數個補強單元504可以具有相同的形狀、尺寸如第5圖所示,使得兩個側表面所形成之複數個補強單元504相互對稱;然而,複數個補強單元604也可以具有不同的形狀、尺寸如第6圖所示。
如第7圖所示,一凸塊本體702之其中一側表面702a所形成之複數個補強單元704於X軸方向為等距離設置,因此,凸塊結構70可包含等間距的補強單元704結構。然而該塊本體702之另一側表面702a’所形成之複數個補強單元704’於X軸方向為不等距離設置,因此,凸塊結構70也可包含不等間距的補強單元704’結構,進而可因應凸塊結構70不同位置預估可能承受的剪應力而設計補強單元的設置方式。
如第8~10圖所示,一凸塊本體802、902、1002之兩個側表面802a、802a’、902a、902a’、1002a、1002a’所形成之複數個補強單元804、904、1004於X軸方向可為錯位排列設置。
於第8圖所示實施例中,若凸塊本體802的其中一側表面802a在X軸方向的一特定位置並未設有補強單元,則另一側表面802a’在X軸方向的相同位置將會設有補強單元804。
於第9圖所示實施例中,若凸塊本體902的其中一側表面902a在X軸方向的一特定位置設有補強單元904,則另一側表面902a’在X軸方向的相同位置將不會設有補強單元。
於第10圖所示實施例中,雖然凸塊本體1002的之兩個側表面1002a、1002a’上的複數個補強單元1004為錯位排列設置,並非如第5、6圖所示的對位設置,然而其中一側表面1002a上的補強單元1004仍然可以與另一側表面1002a’上的補強單元1004沿該Y軸方向重疊。
此外,當在Y軸方向上有兩個相鄰的凸塊結構,且該兩凸塊結構各自呈相對的兩個側表面上均設有補強單元時,該兩個側表面上的補強單元也可以呈錯位排列設置。藉此更容易避免補強單元影響相鄰的凸塊結構的間距。
值得注意的是,在本發明其它實施例的凸塊結構中,位於凸塊本體同一側表面的補強單元的形狀、尺寸也不需完全相同。另外,於凸塊本體的兩個側表面中,可以僅於其中一個側表面設置補強單元。簡言之,上述凸塊結構的補強單元的設置位置、形狀、尺寸及密度皆可根據需求調整,而不限定特定位置或形狀,皆應屬本發明之範疇。
另一方面,前述本發明各實施例的凸塊結構可由金、錫或鉛等材質製成。且凸塊結構中的補強單元可以於製造過程中的以電鍍製程(plating process)形成凸塊本體時一併形成;或者,也可以預先形成凸塊本體初坯,再透過蝕刻方法除去凸塊本體初坯的局部結構,以形成上述實施例中的凸塊本體與補強單元等。
請參考第11圖,其為現有的一現有凸塊結構A與本發明實施例的一凸塊結構B的比較圖,其中如前所述,凸塊結構B的補強單元所形成的近似鋸齒狀輪廓可強化凸塊結構與晶片的接合面的接合力,進而提升凸塊結構的抗剪應力能力。且如第11圖所示,現有凸塊結構A及凸塊結構B的長寬皆為100微米(μm)*13微米。然而,由於凸塊結構B為具有近似鋸齒狀的輪廓,因此,在相同的凸塊結構長寬條件的情況下,現有凸塊結構A的凸塊截面積為1300μm2,而本發明實施例的凸塊結構B具有較小的凸塊截面積1200μm2,故本發明實施例還可以有 效降低材料成本,且當凸塊結構A、B使用金等貴金屬製作時,本發明降低成本的效果尤為顯著。
根據不同的需求,同一晶片上的不同位置可採用具有不同凸塊結構的凸塊,如第12圖所示,其為發明實施例應用於一晶片的示意圖。晶片包含有多個凸塊I、O,其中非長條狀的凸塊I因可承受較高的電流,可以用來作為晶片的輸入端。相對地,長條狀的凸塊O可以用來作為晶片的輸出端。由於長條狀的凸塊O的凸塊結構呈現較細長的結構,較易受到外力的影響而剝離,因此,第12圖中的凸塊O可全部採用本發明實施例的凸塊結構以提升凸塊的抗剪應力,而非長條狀的凸塊I則維持可採用現有凸塊結構或者一併採用本發明實施例的凸塊結構。或者,在其它應用中,也可針對特定部位的凸塊進行補強。舉例來說,第12圖中的一凸塊O1由於位在晶片的邊角位置,於生產或運送等過程中,特別容易承受外來的剪應力,使得該凸塊O1受到外力影響而剝落的可能性相對較高,因此,可以特別僅針對該凸塊O1採用本發明實施例的凸塊結構;或者縱使如前述有數個凸塊O同時採用本發明實施例的凸塊結構,也可以特別增加該凸塊O1所設置之補強單元的尺寸或密集度,進而確保應用本發明實施例能夠有效避免凸塊脫落或剝離。
除此之外,本發明實施例的補強單元可用來於凸塊結構與一元件結合時,減緩一導電膠體的流動性以提升接合(Bonding)品質。具體而言,當透過壓合將晶片上的凸塊與電路板上的引腳(Lead)接合時,若接合過程是透過異方性導電膜(Anisotropic Conductive Film,ACF)中的導電粒子完成,由於本發明實施例的凸塊結構的輪廓趨近鋸齒狀,於壓合晶片時異方性導電膜膠體於接合面中移動過程,會受到本發明實施例凸塊結構的補強單元阻礙而減緩,因 此,當異方性導電膜經過凸塊結構與元件結合的接合面時,本發明實施例的凸塊結構可形成一阻障層以減緩一導電膠體的流動性,進而提升凸塊或引腳捕捉異方性導電膜粒子的機率,進而有效提升接合品質。
綜上所述,本發明實施例利用補強單元增加凸塊結構的抗剪應力能力,可以避免凸塊於晶圓切割、晶圓針測、接合過程中翻轉晶圓時、製造後端的清潔過程或運送過程中脫落或剝離。並且,本發明實施例的凸塊結構的製作可節省凸塊的材料成本。此外,透過本發明實施例的補強單元使凸塊結構輪廓呈現趨近鋸齒狀,能夠於接合過程中減緩導電膠體的流動性,以提升接合品質。因此,補強後的凸塊結構便可降低於晶片的製程過程中或是運送過程中凸塊剝離的可能性,同時還可達到節省凸塊的材料成本與提升接合品質等諸多功效。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
20:凸塊結構
202:凸塊本體
202a:側表面
204:補強單元
A1、A2:截面
L1:平均寬度
L2:最小寬度
SL1:單位長度
SL2:側邊長
X、Y:座標軸

Claims (13)

  1. 一種凸塊結構,包含有:一凸塊本體,該凸塊本體沿一第一方向延伸,且該凸塊本體於垂直該第一方向的一第二方向兩側分別具有一側表面;以及複數個補強單元,形成於該凸塊本體的側表面;其中,該凸塊結構與一積體電路晶片接合。
  2. 如請求項1所述之凸塊結構,其中,該凸塊本體於該第二方向具有一平均寬度,該複數個補強單元於該第二方向具有一最小寬度,且該最小寬度至少為該平均寬度的2.5%。
  3. 如請求項1所述之凸塊結構,其中,在該第一方向上一單位長度所含括的範圍內,該凸塊本體於該第一方向的長度為該單位長度,且該凸塊本體的側表面具有一側邊長,且該側邊長至少為該單位長度的110%。
  4. 如請求項1所述之凸塊結構,其中,在該第一方向上一單位長度所含括的範圍內,在該第一方向與該第二方向所構成的平面上,該複數個補強單元之每一截面具有一補強面積總和,而該凸塊本體之一截面具有一本體面積,且該補強面積總至少為該本體面積的1%。
  5. 如請求項1所述之凸塊結構,其中在該第一方向上20微米所含括的範圍內該凸塊本體之側表面具有至少2個補強單元。
  6. 如請求項1所述之凸塊結構,其中形成於該凸塊本體同一側表面之該 複數個補強單元的形狀、尺寸相同。
  7. 如請求項1所述之凸塊結構,其中該複數個補強單元分別形成於凸塊本體的兩個側表面。
  8. 如請求項7所述之凸塊結構,其中形成於該凸塊本體的兩個側表面之該複數個補強單元的形狀、尺寸相同。
  9. 如請求項7所述之凸塊結構,其中形成於該凸塊本體的兩個側表面之該複數個補強單元為對位設置。
  10. 如請求項7所述之凸塊結構,其中形成於該凸塊本體的兩個側表面之該複數個補強單元為錯位設置。
  11. 如請求項1所述之凸塊結構,其中形成於該凸塊本體同一側表面之該複數個補強單元於該第一方向為等距離設置。
  12. 如請求項1所述之凸塊結構,其中形成於該凸塊本體同一側表面之該複數個補強單元於該第一方向為不等距離設置。
  13. 如請求項1所述之凸塊結構,其中凸塊結構可由金、錫或鉛材質製成。
TW108121724A 2018-06-21 2019-06-21 凸塊結構 TWI708333B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862687817P 2018-06-21 2018-06-21
US62/687,817 2018-06-21

Publications (2)

Publication Number Publication Date
TW202002193A TW202002193A (zh) 2020-01-01
TWI708333B true TWI708333B (zh) 2020-10-21

Family

ID=68968520

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121724A TWI708333B (zh) 2018-06-21 2019-06-21 凸塊結構

Country Status (4)

Country Link
KR (1) KR102544375B1 (zh)
CN (1) CN110634828B (zh)
TW (1) TWI708333B (zh)
WO (1) WO2019242752A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998027589A1 (en) * 1996-12-19 1998-06-25 Telefonaktiebolaget Lm Ericsson (Publ) Flip-chip type connection with elastic contacts
WO1998027596A1 (en) * 1996-12-19 1998-06-25 Telefonaktiebolaget Lm Ericsson (Publ) High density electrical connectors
US20070128883A1 (en) * 2005-12-02 2007-06-07 Intel Corporation Carbon nanotube reinforced metallic layer
WO2009001732A1 (ja) * 2007-06-22 2008-12-31 Denki Kagaku Kogyo Kabushiki Kaisha 半導体ウエハ研削方法とそれに用いる樹脂組成物及び保護シート
TW201423935A (zh) * 2012-12-07 2014-06-16 Powertech Technology Inc 柱狀凸塊具有十字端面之半導體裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604387B2 (ja) * 2001-04-24 2011-01-05 パナソニック電工株式会社 Ic実装用基板
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US7960214B2 (en) * 2005-09-22 2011-06-14 Chipmos Technologies Inc. Chip package
JP2007180098A (ja) * 2005-12-27 2007-07-12 Seiko Epson Corp 半導体装置及びその製造方法
TWI346826B (en) * 2006-10-26 2011-08-11 Taiwan Tft Lcd Ass Bonding structure and method of fabricating the same
CN101335248A (zh) * 2007-06-29 2008-12-31 台湾薄膜电晶体液晶显示器产业协会 凸块结构
US8360303B2 (en) * 2010-07-22 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Forming low stress joints using thermal compress bonding
US8853853B2 (en) * 2011-07-27 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures
CN102956601A (zh) * 2011-08-18 2013-03-06 颀邦科技股份有限公司 具有弹性凸块的基板结构及其制造方法
KR20140041975A (ko) * 2012-09-25 2014-04-07 삼성전자주식회사 범프 구조체 및 이를 포함하는 전기적 연결 구조체
JP5960633B2 (ja) * 2013-03-22 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US20150187719A1 (en) * 2013-12-30 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Trace Design for Bump-on-Trace (BOT) Assembly
TWI599276B (zh) * 2015-06-26 2017-09-11 矽創電子股份有限公司 電子元件與製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998027589A1 (en) * 1996-12-19 1998-06-25 Telefonaktiebolaget Lm Ericsson (Publ) Flip-chip type connection with elastic contacts
WO1998027596A1 (en) * 1996-12-19 1998-06-25 Telefonaktiebolaget Lm Ericsson (Publ) High density electrical connectors
US20070128883A1 (en) * 2005-12-02 2007-06-07 Intel Corporation Carbon nanotube reinforced metallic layer
WO2009001732A1 (ja) * 2007-06-22 2008-12-31 Denki Kagaku Kogyo Kabushiki Kaisha 半導体ウエハ研削方法とそれに用いる樹脂組成物及び保護シート
TW201423935A (zh) * 2012-12-07 2014-06-16 Powertech Technology Inc 柱狀凸塊具有十字端面之半導體裝置

Also Published As

Publication number Publication date
KR102544375B1 (ko) 2023-06-15
WO2019242752A1 (zh) 2019-12-26
TW202002193A (zh) 2020-01-01
CN110634828A (zh) 2019-12-31
CN110634828B (zh) 2021-11-16
KR20210024560A (ko) 2021-03-05

Similar Documents

Publication Publication Date Title
TWI609467B (zh) 封裝結構及成形封裝結構之方法
TWI381464B (zh) The bump structure and its making method
US11392241B2 (en) Electrode connection structure and electronic device including the same
JP5536223B2 (ja) マイクロエレクトロニクス・パッケージ及びその製造方法
US7394164B2 (en) Semiconductor device having bumps in a same row for staggered probing
TWI733485B (zh) 晶片結構
KR20110098237A (ko) 반도체칩, 필름 및 그를 포함하는 탭 패키지
TW484172B (en) Metal bump
WO2016054891A1 (zh) 驱动芯片及显示装置
US20180358296A1 (en) Electronic assembly that includes a bridge
TWI708333B (zh) 凸塊結構
TWI578471B (zh) 半導體元件及其製造方法
TW201830623A (zh) 晶片封裝結構及相關引腳接合方法
US20060081968A1 (en) Semiconductor package
US20160240458A1 (en) Package
US20070228555A1 (en) Semiconductor chip having fine pitch bumps and bumps thereon
US20160358845A1 (en) Dual row quad flat no-lead semiconductor package
TWI455254B (zh) 晶片接線結構
US20080185720A1 (en) Package structure and method for chip with two arrays of bonding pads on BGA substrate for preventing gold bonding wires from collapse
US11497125B2 (en) Bonded substrate, metal circuit board, and circuit board
TW202103528A (zh) 軟硬複合電路板外框的應力消除結構
TW201029118A (en) Chip layout for reducing warpage and method thereof
CN217239454U (zh) 一种引线框架
CN112185921B (zh) 具有混合引线键合焊盘的半导体芯片
TWI734993B (zh) 帶狀配線基板以及半導體裝置