KR20110098237A - 반도체칩, 필름 및 그를 포함하는 탭 패키지 - Google Patents

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Abstract

라우팅 공간이 확보된 탭 패키지용 반도체 칩이 제공된다. 탭 패키지용 반도체 칩은 센터영역과 엣지영역을 포함하는 접속면, 접속면의 엣지영역에 배치되어 입력 신호를 제공받는 다수의 입력패드, 접속면의 엣지영역에 배치되어 제1 출력 신호를 제공하는 다수의 제1 출력패드, 및 접속면의 센터영역에 배치되어 제2 출력 신호를 제공하는 다수의 제2 출력패드를 포함한다.

Description

반도체칩, 필름 및 그를 포함하는 탭 패키지{Semicoductor chip, film and TAB package comprising the chip and film}
본 발명은 반도체칩, 필름 및 그를 포함하는 탭 패키지에 관한 것이다.
반도체 패키지에는 여러 형태가 존재하고 있으나, 그 중에서 특히 이너 리드 본딩(Inner Lead Bonding; ILB) 기술을 사용하는 탭(TAB; Tape Automated Bonding) 기술이 각광받고 있다.
탭 기술은 패키지 조립공정을 릴 대 릴(reel to reel)로 연속하여 제조하는 기술로서, 이 기술로서 제조된 패키지를 통상적으로 탭 패키지라고 한다. 탭 패키지는 칩 온 보드(COB; Chip On Board) 패키지와 테이프 캐리어 패키지(TCP; Tape Carrier Package)로 나눌 수 있다.
탭 패키지는 박형, 미세 피치 등에 적합한 패키지로 초기에는 내부 접속이나 시계, 계산기 등에 사용되었으나, 현재는 액정 표시 장치용 드라이버 아이씨(driver IC)로도 널리 사용되고 있다. 액정표시 장치용 드라이버 아이씨로 사용되는 탭 패키지를 DDI(Display Driver IC)라고도 한다. 또한 피씨(PC)용 엠피유(MPU; Micro-Processor Unit) 등에도 사용되기에 이르렀다.
소자의 크기가 점점 미세, 박형화됨에 따라 미세 피치 탭 패키지에 관한 수요가 늘고 있다. 하지만 현재 이러한 미세 피치 탭 패키지에는 소자의 미세, 박형화로 인해 리드선의 라우팅(routing) 공간이 점점 줄어들고 있는 문제가 발생하고 있고, 더욱이 선폭이 감소됨에 따라 리드선의 크랙 결함 등이 발생하여 제품 신뢰성에 악영향을 주는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 향상된 탭 패키지용 반도체 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 향상된 탭 패키지용 필름을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 신뢰성이 향상된 탭 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 탭 패키지용 반도체 칩의 일 태양(aspect)은, 센터영역과 엣지영역을 포함하는 접속면, 접속면의 엣지영역에 배치되어 입력 신호를 제공받는 다수의 입력패드, 접속면의 엣지영역에 배치되어 제1 출력 신호를 제공하는 다수의 제1 출력패드, 및 접속면의 센터영역에 배치되어 제2 출력 신호를 제공하는 다수의 제2 출력패드를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 탭 패키지용 필름의 일 태양은, 입력단, 출력단, 센터영역 및 엣지영역을 포함하는 칩실장 영역, 칩실장 영역의 엣지영역으로부터 입력단 방향으로 연장되어 형성된 다수의 입력리드, 칩실장 영역의 엣지영역으로부터 출력단 방향으로 연장되어 형성된 다수의 제1 출력리드, 및 칩실장 영역의 센터영역으로부터 출력단 방향으로 연장되어 형성된 다수의 제2 출력리드를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 탭 패키지의 일 태양은, 탭 패키지용 필름, 및 탭 패키지용 필름 상에 실장된 탭 패키지용 반도체칩을 포함하되, 탭 패키지용 필름은, 입력단 및 출력단과, 센터영역 및 엣지영역을 포함하는 칩실장 영역과, 칩실장 영역의 엣지영역으로부터 입력단 방향으로 연장되어 형성된 다수의 입력리드와, 칩실장 영역의 엣지영역으로부터 출력단 방향으로 연장되어 형성된 다수의 제1 출력리드와, 칩실장 영역의 센터영역으로부터 출력단 방향으로 연장되어 형성된 다수의 제2 출력리드를 포함하고, 탭 패키지용 반도체칩은, 엣지영역에 실장되고 다수의 입력리드에 접속된 다수의 입력패드와, 엣지영역에 실장되고 다수의 제1 출력리드에 접속된 다수의 제1 출력패드와, 센터영역에 실장되고 다수의 제2 출력리드에 접속된 다수의 제2 출력패드를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름의 입력/출력 리드의 배치를 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름의 입력/출력 리드의 배치를 설명하기 위한 도면이다.
도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지의 입력/출력 패드 및 입력/출력 리드의 배치를 설명하기 위한 도면이다.
도 8은 도 7의 Ⅷ-Ⅷ′선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩을 설명한다. 앞으로 설명할 실시예들에서 반도체칩(1)은 영상 표시 장치에 사용되는 DDI(Display Driver IC)일 수 있으나, 본 발명은 이에 제한되지 않는다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체칩(1)은 접속면(100), 다수의 입력패드(200), 다수의 제1 출력패드(210) 및 다수의 제2 출력패드(220)를 포함할 수 있다.
접속면(100)은 향후 탭 패키지용 필름에 접속되는 면으로 입출력 패드(200~220)이 형성되는 면일 수 있다. 이러한 접속면(100)은 도 1에 도시된 바와 같인 센터(center)영역(120)과 엣지(edge)영역(110)을 포함할 수 있다. 센터영역(120)은 도 1에 도시된 바와 같이 접속면(100)의 중앙 부위일 수 있으며, 엣지영역(110)은 접속면(100)의 가장자리 둘레 부위 일 수 있다.
입력패드(200)는 반도체칩(1)으로 인가되는 외부 입력 신호를 제공받아 이를 반도체칩(1)에 제공하는 부분으로, 도 1에 도시된 바와 같이 접속면(100)의 엣지영역(110)에 배치될 수 있다. 입력패드(200)가 이와 같이 접속면(100)의 엣지영역(110)에 배치되면 외부 입력 신호 제공장치(미도시)와의 거리가 단축되기 때문에 보다 효율적으로 외부 입력 신호 제공장치(미도시)의 입력 신호를 제공받을 수 있다.
제1 출력패드(210)는 반도체칩(1)에서 출력되는 출력 신호를 외부 출력 장치(미도시)에 제공하는 부분으로, 도 1에 도시된 바와 같이 접속면(100)의 엣지영역(110)에 배치될 수 있다. 여기서, 외부 출력 장치(미도시)는 영상을 표시하는 표시장치일 수 있으나 이는 하나의 예시에 불과하며 본 발명은 이에 제한되지 않는다. 한편, 제1 출력패드(210)가 이와 같이 접속면(100)의 엣지영역(110)에 배치되면 외부 출력 장치(미도시)와의 거리가 단축되기 때문에 보다 효율적으로 출력 신호를 외부 출력 장치 (미도시)에 제공할 수 있다.
보다 구체적으로, 도 1을 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩(1)의 입력패드(200)는 접속면(100)의 엣지영역(110) 중 일측에 배치되고, 제1 출력패드(210)는 접속면(100)의 엣지영역(110) 중 타측에 배치될 수 있다. 즉, 입력패드(200)와 제1 출력패드(210)는 도 1에 도시된 바와 같이 접속면(100)의 서로 맞은편 엣지영역(110)에 배치될 수 있다.
더욱 구체적으로 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩(1)의 입력패드(200)는 도 1에 도시된 바와 같이 접속면(100)의 엣지영역(110) 중 일측에 제1 방향(예를 들어 X방향)으로 정렬되게 배치될 수 있고, 제1 출력패드(210)는 접속면(100)의 엣지영역(110) 중 타측에 제1 방향(예를 들어 X방향)으로 정렬되게 배치될 수 있다. 즉, 입력패드(200)와 제1 출력패드(210)는 서로 이격되어 제1 방향(예를 들어 X방향)으로 나란하게 배치될 수 있다.
제2 출력패드(220)는 반도체칩(1)에서 출력되는 출력 신호를 외부 출력 장치(미도시)에 제공하는 부분으로 외부 출력 장치(미도시)는 역시 영상을 표시하는 표시장치일 수 있다. 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩(1)의 제2 출력패드(220)는 도 1에 도시된 바와 같이 접속면(100)의 센터영역(120)에 배치될 수 있다.
구체적으로 제2 출력패드(220)는 도 1에 도시된 바와 같이 접속면(100)의 센터영역(120)에 배치되되, 제1 방향(예를 들어 X방향)으로 정렬되게 배치될 수 있다. 더욱 구체적으로 제2 출력패드(220)는 도 1에 도시된 바와 같이 접속면(100)의 센터영역(120)에 배치되되, 제1 방향(예를 들어 X방향)으로 정렬되게 배치되며, 접속면(100)을 이등분하는 중심선(C)을 기준으로 서로 대칭이 되도록 배치될 수 있다. 이 때, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩(1)의 제2 출력패드(220)는 접속면(100)의 모서리 영역(E)에는 형성되지 않을 수 있다.
도 1에서는 제2 출력패드(220)가 제1 방향(예를 들어 X방향)으로 정렬되게 배치된 것을 예시하였으나 본 발명은 이에 제한되지 않는다. 이하 도 2를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예에 따른 탭 패키지용 반도체칩(1)의 제2 출력패드(220)에 대해 설명한다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
도 2를 참조하면, 제2 출력패드(220)는 접속면(100)의 센터영역(120)에 배치될 수 있다. 보다 구체적으로 제2 출력패드(220)는 도 2에 도시된 바와 같이 접속면(100)의 센터영역(120)에 배치되되, 제2 방향(예를 들어 A방향 또는 B방향)으로 정렬되게 배치될 수 있다. 더욱 구체적으로 제2 출력패드(220)는 도 2에 도시된 바와 같이 접속면(100)의 센터영역(120)에 배치되되, 제2 방향(예를 들어 A방향 또는 B방향)으로 정렬되게 배치되며, 접속면(100)을 이등분하는 중심선(C)을 기준으로 서로 대칭이 되도록 배치될 수 있다. 마찬가지로 이 때, 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예에 따른 탭 패키지용 반도체칩(1)의 제2 출력패드(220)는 접속면(100)의 모서리 영역(E)에는 형성되지 않을 수 있다.
이와 같이 제2 출력패드(220)를 접속면(100)의 센터영역(120)에 배치하되 모서리 영역(E)에 배치하지 않을 경우, 리드 선의 라우팅 공간의 확대(리드간 간격 확대) 및 리드폭 증가라는 효과를 가질 수 있다. 이는 리드 결함의 감소로 이어져 전체 제품의 신뢰성을 향상시킬 수 있다. 이에 대해서는 뒤에 보다 자세하게 설명하도록 한다.
다음 도 3 및 도 4를 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 탭 패키지용 반도체칩을 설명한다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 탭 패키지용 반도체칩의 입력/출력 패드의 배치를 설명하기 위한 도면이다.
이하에서는 설명의 간략화를 위해, 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩을 설명하면서 언급한 내용에 대해서는 중복 설명을 생략하도록 한다. 즉, 이하에서는 앞서 설명한 내용과의 차이점만을 설명하게되므로, 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 탭 패키지용 반도체칩을 설명하면서 설명하지 않은 사항에 대해서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩의 내용을 참조할 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 탭 패키지용 반도체칩(1)의 제2 출력패드(220)는 제1 방향(예를 들어 X방향) 또는 제2 방향(예를 들어 A방향 또는 B방향)으로 정렬되지 않게 배치될 수 있다.
즉, 제2 출력패드(220)는 접속면(100)의 센터영역(120)에 배치되되, 접속면(100)의 모서리 영역(E)에는 형성되지 않으면서, 접속면(100)을 이등분하는 중심선(C)을 기준으로 서로 대칭이 되도록 배치될 수 있다. 비록 도 3 및 도 4에는 그 중 두가지 예시만 도시하고 있으나, 이에 대한 변형은 얼마든지 가능하기 때문에 본 발명은 도 3 및 도 4에 도시된 것에만 제한되는 것은 아니다.
다음 도 5를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름을 설명한다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름의 입력/출력 리드의 배치를 설명하기 위한 도면이다.
도 5를 참조하면, 필름(2)은 입력단(310), 출력단(320), 칩실장 영역(400), 다수의 입력리드(500), 다수의 제1 출력리드(510), 및 다수의 제2 출력리드(520)를 포함할 수 있다.
입력단(310)은 외부 입력 신호 제공장치(미도시)가 배치되는 필름(2)의 단부일 수 있고, 출력단(320)은 외부 출력 장치(미도시)가 배치되는 필름(2)의 단부일 수 있다. 여기서 도 5에 도시된 바와 같이 입력단(310)이 필름(2)의 일단부 일 경우, 출력단(320)은 필름(2)의 타단부일 수 있다.
칩실장 영역(400)은 반도체칩(도 1의 1)이 실장될 영역으로, 센터영역(420)과 엣지영역(410)을 포함할 수 있다. 칩실장 영역(400)의 센터영역(420)과 엣지영역(410)은 반도체칩(도 1의 1)이 실장될 경우, 반도체칩(도 1의 1)의 센터영역(도 1의 120)과 엣지영역(도 1의 110)에 대응되는 영역일 수 있다.
입력리드(500)는 칩실장 영역(400)의 엣지영역(410)으로부터 입력단(310) 방향으로 연장되어 형성될 수 있다. 도 5에서는 4개의 입력리드(500)가 도시되어 있으나, 본 발명에 이에 제한되는 것은 아니며, 입력리드(500)의 개수는 필요에 따라 더 늘어날수도 더 줄어들수도 있다.
제1 출력리드(510)는 칩실장 영역(400)의 엣지영역(410)으로부터 출력단(320) 방향으로 연장되어 형성될 수 있다. 도 5에서는 12개의 제1 출력리드(510)가 도시되어 있으나, 본 발명에 이에 제한되는 것은 아니며, 마찬가지로 제1 출력리드(510)의 개수는 필요에 따라 더 늘어날수도 더 줄어들수도 있다.
여기서, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름(2)의 입력리드(500)는 칩실장 영역(400)의 엣지영역(410) 중 일측으로부터 입력단(310) 방향으로 연장되어 형성될 수 있고, 제1 출력리드(510)는 칩실장 영역(400)의 엣지영역(410) 중 타측으로부터 출력단(320) 방향으로 연장되어 형성될 수 있다. 즉, 입력리드(500)와 제1 출력리드(510)는 도 5에 도시된 바와 같이 칩실장 영역(400)의 서로 맞은편 엣지영역(410)으로부터 각각 입력단(310) 및 출력단(320) 방향으로 연장되어 형성될 수 있다.
제2 출력리드(520)는 칩실장 영역(400)의 센터영역(420)으로부터 출력단(320) 방향으로 연장되어 형성될 수 있다. 보다 구체적으로, 도 5를 참조하면 제2 출력리드(520)는 칩실장 영역(400)의 센터영역(420)으로부터 입력단(310) 방향으로 일직선으로 연장되어 형성된 제1 직선부(521)와, 제1 직선부(521)로부터 연장되어 형성되되 제1 직선부(521)로부터 절곡되어 형성된 절곡부(522)와 절곡부(522)로부터 출력단(320) 방향으로 일직선으로 연장되어 형성된 제2 직선부(523)를 포함할 수 있다.
여기서, 제2 출력리드(520)의 절곡부(522)간 간격(L2)는 제2 출력리드(520)의 제1 직선부(521)간 간격(L1)보다 클 수 있다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름(2)의 제2 출력리드(520)는 확대된 라우팅 공간을 최대한 이용함으로써 절곡부(522)의 사이 간격(L2)이 제1 직선부(521)의 사이 간격(L1)보다 넓도록 형성될 수 있다.
비록 도 5에는 도 1에 도시한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩에 대응되는 탭 패키지용 필름만 도시하고 있으나, 본 발명은 이에 제하한되지 않으며, 도 2 내지 도 4에 도시한 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 탭 패키지용 반도체칩에 대응되는 탭 패키지용 필름도 필요에 따라 형성이 가능하다.
다음 도 6을 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름을 설명한다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름의 입력/출력 리드의 배치를 설명하기 위한 도면이다.
이하에서는 설명의 간략화를 위해, 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름을 설명하면서 언급한 내용에 대해서는 중복 설명을 생략하도록 한다. 즉, 이하에서는 앞서 설명한 내용과의 차이점만을 설명하게되므로, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름을 설명하면서 설명하지 않은 사항에 대해서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름의 내용을 참조할 수 있다.
도 6을 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름의 제2 출력리드(520)의 절곡부(522)의 리드폭(W2)은 제1 직선부(521)의 리드폭(W1)보다 클 수 있다. 즉, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 탭 패키지용 필름(2)의 제2 출력리드(520)는 확대된 라우팅 공간을 최대한 이용하여 절곡부(522)의 리드폭(W2)을 제1 직선부(521)의 리드폭(W1)보다 크게 형성할 수 있다. 이럴 경우, 이는 리드 크랙 등의 결함 감소로 이어질 수 있어 제품 신뢰성 향상에 기여할 수 있다.
마찬가지로 비록 도 6에는 도 1에 도시한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩에 대응되는 탭 패키지용 필름만 도시하고 있으나, 본 발명은 이에 제하한되지 않으며, 도 2 내지 도 4에 도시한 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 탭 패키지용 반도체칩에 대응되는 탭 패키지용 필름도 필요에 따라 형성이 가능하다.
다음 도 7 및 도 8을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지에 대해 설명한다.
도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지의 입력/출력 패드 및 입력/출력 리드의 배치를 설명하기 위한 도면이고, 도 8은 도 7의 Ⅷ-Ⅷ′선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 탭 패키지는 탭 패키지용 필름(2) 및 탭 패키지용 반도체칩(1)을 포함할 수 있다.
탭 패키지용 필름(2)은 도 7에 도시된 바와 같이 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름일 수 있다.
탭 패키지용 필름(2) 상에는 탭 패키지용 반도체칩(1)이 실장될 수 있다. 보다 구체적으로 탭 패키지용 필름(2)의 칩실장 영역(400) 상에 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩이 실장될 수 있다. 더욱 구체적으로 탭 패키지용 필름(2)의 칩실장 영역(400)의 센터영역(420)과 엣지영역(410) 상에 탭 패키지용 반도체칩(1)의 접속면(100)의 센터영역(420)과 엣지영역(410)이 각각 대응되게 실장되며, 입력패드(200)는 입력리드(500)에, 제1 출력패드(210)는 제1 출력리드(510)에, 제2 출력패드(220)는 제2 출력리드(520)에 접속되게 실장될 수 있다.
이 때 상기 패드들(200~220)과 상기 리드들(500~520)은 도 8에 도시된 바와 같이 직접 접속될(directly connected) 수 있다. 이러한 패드/리드 접속면에는 도시하지 않았으나 금속 도금층(예를 들어 주석 도금층)이 형성될 수 있다. 또한, 도 8에 도시된 바와 같이 탭 패키지용 필름(2)과 탭 패키지용 반도체칩(1) 사이에는 언더필층(600)(예를 들어, 레진(resin)으로 형성된 언더필층)이 형성될 수 있다. 이러한 상기 패드들(200~220)과 상기 리드들(500~520)은 도전성 금속(예를 들어 금 또는 구리)일 수 있다.
이와 같이 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지의 경우, 제2 출력패드(220)가 센터영역(420)에 배치되되 모서리 영역(E)에는 배치되지 않음으로써, 제2 출력리드(520)간 라우팅 공간을 보다 많이 확보할 수 있다. 따라서, 제2 출력리드(520)의 리드간 간격을 보다 넓혀 제품 신뢰성 향상에 기여할 수 있다.
비록, 도 7에는 본 발명의 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 필름상에 본 발명의 기술적 사상에 의한 일 실시예에 따른 탭 패키지용 반도체칩이 실장된 것이 도시되어 있으나, 본 발명은 이에 제한되지 않는다. 따라서, 앞서 설명한 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 탭 패키지용 필름 상에 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 탭 패키지용 반도체칩이 실장되는 모든 경우가 필요에 따라 형성 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체칩 2: 필름
100: 접속면 110, 410: 엣지영역
120, 420: 센터영역 200: 입력패드
210: 제1 출력패드 220: 제2 출력패드
310: 입력단 320: 출력단
400: 칩실장 영역 500: 입력리드
510: 제1 출력리드 520: 제2 출력리드
521: 제1 직선부 522: 절곡부
523: 제2 직선부 600: 언더필층

Claims (10)

  1. 센터영역과 엣지영역을 포함하는 접속면;
    상기 접속면의 상기 엣지영역에 배치되어 입력 신호를 제공받는 다수의 입력패드;
    상기 접속면의 상기 엣지영역에 배치되어 제1 출력 신호를 제공하는 다수의 제1 출력패드; 및
    상기 접속면의 상기 센터영역에 배치되어 제2 출력 신호를 제공하는 다수의 제2 출력패드를 포함하는 탭 패키지용 반도체칩.
  2. 제 1항에 있어서,
    상기 다수의 입력패드는 상기 엣지영역의 일측에 배치되고, 상기 다수의 제1 출력패드는 상기 엣지영역의 타측에 배치되는 탭 패키지용 반도체칩.
  3. 제 2항에 있어서,
    상기 다수의 입력패드와 상기 다수의 제1 출력패드는 서로 이격되어 일방향으로 나란하게 배치되는 탭 패키지용 반도체칩.
  4. 제 1항에 있어서,
    상기 다수의 제2 출력패드는 상기 접속면을 이등분하는 중심선을 기준으로 서로 대칭이 되도록 배치되는 탭 패키지용 반도체칩.
  5. 제 4항에 있어서,
    상기 다수의 제2 출력패드는 일방향으로 정렬되게 배치되는 탭 패키지용 반도체칩.
  6. 입력단;
    출력단;
    센터영역 및 엣지영역을 포함하는 칩실장 영역;
    상기 칩실장 영역의 상기 엣지영역으로부터 상기 입력단 방향으로 연장되어 형성된 다수의 입력리드;
    상기 칩실장 영역의 상기 엣지영역으로부터 상기 출력단 방향으로 연장되어 형성된 다수의 제1 출력리드; 및
    상기 칩실장 영역의 상기 센터영역으로부터 상기 출력단 방향으로 연장되어 형성된 다수의 제2 출력리드를 포함하는 탭 패키지용 필름.
  7. 제 6항에 있어서,
    상기 각각의 제2 출력리드는 상기 칩실장 영역의 상기 센터영역으로부터 상기 입력단 방향으로 일직선으로 연장되어 형성된 제1 직선부와
    상기 제1 직선부로부터 연장되어 형성되되 상기 제1 직선부로부터 절곡되어 형성된 절곡부와
    상기 절곡부로부터 상기 출력단 방향으로 일직선으로 연장되어 형성된 제2 직선부를 포함하는 탭 패키지용 필름.
  8. 제 7항에 있어서,
    상기 다수의 제2 출력리드의 상기 절곡부간 간격은 상기 다수의 제2 출력리드의 상기 제1 직선부간 간격보다 큰 탭 패키지용 필름.
  9. 제 7항에 있어서,
    상기 절곡부의 리드폭은 상기 제1 직선부의 리드폭보다 큰 탭 패키지용 필름.
  10. 탭 패키지용 필름; 및
    상기 탭 패키지용 필름 상에 실장된 탭 패키지용 반도체칩을 포함하되,
    상기 탭 패키지용 필름은,
    입력단 및 출력단과,
    센터영역 및 엣지영역을 포함하는 칩실장 영역과,
    상기 칩실장 영역의 상기 엣지영역으로부터 상기 입력단 방향으로 연장되어 형성된 다수의 입력리드와,
    상기 칩실장 영역의 상기 엣지영역으로부터 상기 출력단 방향으로 연장되어 형성된 다수의 제1 출력리드와,
    상기 칩실장 영역의 상기 센터영역으로부터 상기 출력단 방향으로 연장되어 형성된 다수의 제2 출력리드를 포함하고,
    상기 탭 패키지용 반도체칩은,
    상기 엣지영역에 실장되고 상기 다수의 입력리드에 접속된 다수의 입력패드와,
    상기 엣지영역에 실장되고 상기 다수의 제1 출력리드에 접속된 다수의 제1 출력패드와,
    상기 센터영역에 실장되고 상기 다수의 제2 출력리드에 접속된 다수의 제2 출력패드를 포함하는 탭 패키지.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8665407B2 (en) 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN102508369B (zh) * 2011-11-16 2014-06-25 深圳市华星光电技术有限公司 用于液晶面板的软板上芯片构造
KR101945948B1 (ko) * 2011-12-30 2019-02-12 삼성전자주식회사 디스플레이 장치
CN103928431B (zh) * 2012-10-31 2017-03-01 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
KR102107147B1 (ko) 2013-02-01 2020-05-26 삼성전자주식회사 패키지 온 패키지 장치
TWI578487B (zh) * 2015-09-24 2017-04-11 聯詠科技股份有限公司 薄膜覆晶封裝
KR102492104B1 (ko) * 2015-12-10 2023-01-27 삼성디스플레이 주식회사 인쇄회로기판 및 이를 포함하는 표시 장치
US11694898B2 (en) * 2019-03-25 2023-07-04 Intel Corporation Hybrid fine line spacing architecture for bump pitch scaling
CN112201155A (zh) * 2019-07-08 2021-01-08 瀚宇彩晶股份有限公司 显示面板
US12021062B2 (en) * 2020-10-20 2024-06-25 Micron Technology, Inc. Edge interface placements to enable chiplet rotation into multi-chiplet cluster
JP7108350B1 (ja) 2022-03-25 2022-07-28 株式会社セレブレクス 狭額縁ディスプレイモジュール及びデータ出力装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967261A (en) 1987-07-30 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Tape carrier for assembling an IC chip on a substrate
US5287000A (en) * 1987-10-20 1994-02-15 Hitachi, Ltd. Resin-encapsulated semiconductor memory device useful for single in-line packages
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US5016082A (en) 1988-09-16 1991-05-14 Delco Electronics Corporation Integrated circuit interconnect design
DE8903394U1 (de) * 1989-03-18 1989-05-03 Fa. Carl Zeiss, 7920 Heidenheim Mikroskop mit einem Binokulartubus
EP0987758A3 (en) * 1991-12-27 2000-05-24 Fujitsu Limited Semiconducter device and method of producing the same
JP2888755B2 (ja) 1994-04-28 1999-05-10 株式会社メガチップス 半導体装置
US5545920A (en) * 1994-09-13 1996-08-13 Texas Instruments Incorporated Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity
JP3577913B2 (ja) 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH11121542A (ja) 1997-10-21 1999-04-30 Iwate Toshiba Electron Kk 半導体チップ及びｔａｂテープ
KR100259262B1 (ko) 1997-12-08 2000-06-15 윤종용 액정표시판넬 인터페이스 장치
JP2002246410A (ja) 2001-02-19 2002-08-30 Seiko Instruments Inc 半導体装置
JP4271435B2 (ja) * 2002-12-09 2009-06-03 シャープ株式会社 半導体装置
KR100639948B1 (ko) * 2005-08-22 2006-11-01 삼성전자주식회사 이원 리드 배치 형태를 가지는 리드프레임 패키지
KR100632807B1 (ko) 2004-11-26 2006-10-16 삼성전자주식회사 반도체 칩 및 그를 포함하는 탭 패키지
JP4781097B2 (ja) * 2005-12-05 2011-09-28 ルネサスエレクトロニクス株式会社 テープキャリアパッケージ及びそれを搭載した表示装置
US7466013B2 (en) * 2005-12-15 2008-12-16 Etron Technology, Inc. Semiconductor die structure featuring a triple pad organization
US7777310B2 (en) * 2007-02-02 2010-08-17 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
KR100850212B1 (ko) * 2007-04-20 2008-08-04 삼성전자주식회사 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법
JP2009094361A (ja) * 2007-10-10 2009-04-30 Nitto Denko Corp Ｃｏｆ基板
KR101535223B1 (ko) * 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리

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