TWI688937B - 像素電路 - Google Patents

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Abstract

本發明揭露一種像素電路，包含光電二極體、傳送電路、重設電路、訊號儲存電路以及緩衝電路。該傳送電路係耦接於該光電二極體與普通浮動擴散節點之間，該重設電路係耦接至該普通浮動擴散節點，該訊號儲存電路係耦接至該普通浮動擴散節點，以及該緩衝電路係耦接至該訊號儲存電路。該訊號儲存電路可在特定節點上儲存光電二極體訊號，其中該特定節電在一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑，而該維持階段係在該光電二極體訊號被儲存在該特定節點上之第一時間點與該像素電路被選擇進行讀出運作之第二時間點之間的時間區間。

Description

像素電路
本發明係關於電子電路，尤指一種像素電路。
相較於一滾動式快門(rolling shutter)影像感測器一行一行地取得影像資料，一全域式快門(global shutter)影像感測器中的全部像素單元均在同一時間區間內取得影像資料。然而，基於某些考量，各像素單元的影像資料係依序地讀出而不是同時讀出，因此，需要一種像素內的儲存機制，來維持一像素單元中的影像資料，直到該像素單元被選擇進行讀出運作。
上述用於全域式快門的機制仍存在某些問題。例如，在該全域式快門影像感測器中，各像素單元維持其影像資料的時間區間可能不同，尤其是，較其他像素單元晚進行讀出運作的像素單元(例如最後一列的像素單元中之任一者)可能需要維持該像素單元的影像資料很長一段時間，某些副作用就可能從而產生。例如，這個像素單元的影像資料可能因為一漏電流而變得不準確。因此，需要一種新穎的像素單元架構，以解決上述問題。
本發明之一目的在於提供一種像素電路，以解決相關技術的問題，例如像素內漏電流或與漏電流相關之讀出誤差。
本發明至少一實施例提供一種像素電路，其中該像素電路包含一光電二極體(photodiode)、一傳送電路、一重設電路、一訊號儲存電路以及一緩衝電路。該傳送電路耦接於該光電二極體與一普通浮動擴散(floating diffusion) 節點之間，該重設電路耦接至該普通浮動擴散節點，該訊號儲存電路耦接至該普通浮動擴散節點，且該緩衝電路耦接至該訊號儲存電路。該光電二極體係用來因應入射光來累積電荷以產生一光電二極體訊號。該傳送電路係用來傳送該光電二極體訊號至該普通浮動擴散節點。該重設電路係用來重設該普通浮動擴散節點並提供一參考訊號。該訊號儲存電路係用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑。例如，該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間。該緩衝電路係用來緩衝該像素電路的像素訊號，以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，尤其是，該些像素訊號包含該光電二極體訊號以及該參考訊號。
本發明至少一實施例提供一種像素電路，其中該像素電路包含一光電二極體、一傳送電路、一重設電路、一訊號儲存電路以及一緩衝電路。該傳送電路耦接於該光電二極體與一普通浮動擴散節點之間，該重設電路耦接至該普通浮動擴散節點，該訊號儲存電路耦接至該普通浮動擴散節點，且該緩衝電路耦接至該普通浮動擴散節點。該光電二極體係用來因應入射光來累積電荷以產生一光電二極體訊號。該傳送電路係用來傳送該光電二極體訊號至該普通浮動擴散節點。該重設電路係用來重設該普通浮動擴散節點並提供一參考訊號。該訊號儲存電路係用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑。例如，該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間。該緩衝電路係用來緩衝該像素電路的像素訊號，以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，尤其是，該些像素訊號包含該光電二極體訊號以及 該參考訊號。
本發明的優點在於，本發明的像素架構提供具有一較少漏電路徑(例如具有較少數量的漏電路徑及/或具有較少漏電量)的一儲存節點。如此一來，副作用(例如漏電流)所造成的訊號誤差能被減少。
10、30、50、70:像素電路
90、100:共用像素電路
110、110_1、110_2:光電二極體
120、120_1、120_2:傳送電路
130:重設電路
140、340、540、540_1、540_2、740_1、740_2:訊號儲存電路
150:緩衝電路
M1、M2、M31、M32、M4、M5、M61、M62:電晶體
C1、C2、C51、C52:電容器
PD0:光電二極體節點
FD0、FD1、FD2、FD5、FD51、FD52、 FD9、FD10:浮動擴散節點
VREF:參考電壓
VCTRL:控制電壓
TX、RST、GTX、GRST、SEL、TX_1、GTX_1、GRST_1、TX_2、GTX_2、GRST_2:控制訊號
SFO:輸出端子
210、220、230、240、250、260、420、430、440、450、460、620、630、640、651、652、660、820、830、840、850、860:階段
△V:電壓降
第1圖為依據本發明一實施例之一像素電路的示意圖。
第2圖為依據本發明一實施例之於第1圖所示之控制訊號以及控制電壓的時序圖。
第3圖為依據本發明一實施例之一像素電路的示意圖。
第4圖為依據本發明一實施例之於第3圖所示之控制訊號以及控制電壓的時序圖。
第5圖為依據本發明一實施例之一像素電路的示意圖。
第6圖為依據本發明一實施例之於第5圖所示之控制訊號以及控制電壓的時序圖。
第7圖為依據本發明一實施例之一像素電路的示意圖。
第8圖為依據本發明一實施例之於第7圖所示之控制訊號以及控制電壓的時序圖。
第9圖為依據本發明一實施例之一共用像素電路的示意圖。
第10圖為依據本發明一實施例之一共用像素電路的示意圖。
第1圖為依據本發明一實施例之像素電路10的示意圖。像素電路10可 包含一光電二極體110、一傳送電路120、一重設電路130、一訊號儲存電路140以及一緩衝電路150。傳送電路120係耦接於光電二極體110與一浮動擴散節點FD0之間，重設電路130係耦接至浮動擴散節點FD0，訊號儲存電路140係耦接至浮動擴散節點FD0，而緩衝電路150係耦接至訊號儲存電路140。
在本實施例中，光電二極體110係透過一光電二極體節點PD0耦接至傳送電路120，且光電二極體110可因應入射光來累積電荷以在光電二極體節點PD0上產生一光電二極體訊號。傳送電路120可包含至少一電晶體諸如電晶體M1，其中電晶體M1之一閘極端子係耦接至一控制訊號TX。重設電路130可包含至少一電晶體諸如電晶體M2，其中電晶體M2之一閘極端子係耦接至一控制訊號RST。訊號儲存電路140可包含一第一開關電路以及一電容器C1，其中該第一開關電路可包含至少一電晶體諸如電晶體M31，其中，電晶體M31之一閘極端子係耦接至一控制訊號GTX，且電容器C1係耦接於一浮動擴散節點FD1與一控制電壓VCTRL之間。緩衝電路150可包含一源極隨耦器(source follower)以及一選擇電路，其中該源極隨耦器可包含一電晶體M4，且該選擇電路可包含至少一電晶體諸如電晶體M5。電晶體M4之一汲極與一閘極分別耦接至一參考電壓VREF與訊號儲存電路140(例如浮動擴散節點FD1)，而電晶體M5係耦接於電晶體M4之一源極端子與一輸出端子SFO之間，且電晶體M5之一閘極端子係耦接至一控制訊號SEL。當控制訊號SEL的狀態為高(即邏輯高(logic high))，緩衝電路150可被致能並可緩衝一輸入訊號(例如任一像素訊號)，以依據電晶體M4之閘極端子上的該輸入訊號(即一輸入電壓)於輸出端子SFO上產生一輸出訊號(例如一輸出電壓)。例如，當控制訊號SEL為高，電晶體M4可將該輸入電壓從電晶體M4的閘極端子傳送至電晶體M4的源極端子以產生該輸出電壓，且電晶體M5可輸出該輸出電壓至輸出端子SFO。此外，一電流源(未顯示)可耦接至輸出端子SFO以供應緩衝電路150偏壓電流，但本發明不限於此。
連同第1圖參考第2圖，其為依據本發明一實施例之於第1圖所示之控制訊號GTX、RST、TX與SEL以及控制電壓VCTRL的時序圖。需注意的是，第2圖所示之時序圖只是為了說明之目的，並非本發明之限制。在階段210的期間，當控制訊號RST與TX的狀態為高(即邏輯高)且控制訊號GTX的狀態為低(即邏輯低)，光電二極體節點PD0以及浮動擴散節點FD0(例如其電壓位準)可被同時重設於一參考位準。在某些實施例中，可有額外的重設電路(與重設電路130類似)耦接至光電二極體節點PD0以用來重設光電二極體節點PD0，但本發明不限於此。在控制訊號RST與TX的狀態轉為低後，光電二極體110可開始因應入射光來累積電荷(例如在照相時進行曝光)以在光電二極體節點PD0上產生一光電二極體訊號(例如影像資料)。在階段220的期間，當控制訊號GTX與RST的狀態為高且控制訊號TX的狀態為低，浮動擴散節點FD1(例如其電壓位準)可被重設於該參考位準。在階段230的期間，當控制訊號GTX與TX的狀態為高且控制訊號RST的狀態為低，傳送電路120可傳送該光電二極體訊號至浮動擴散節點FD0以及訊號儲存電路140，而當控制訊號GTX與TX的狀態轉為低，該光電二極體訊號可被儲存於訊號儲存電路140中(例如儲存於浮動擴散節點FD1上)。
對於一全域式快門影像感測器，可能需要維持影像資料(儲存在訊號儲存電路140中的光電二極體訊號)直到像素電路10被選擇進行一讀出運作。如第1圖所示，相較於浮動擴散節點FD0，一特定節點諸如浮動擴散節點FD1在像素電路10之一維持階段的期間可具有一較少漏電路徑(例如具有較少數量的漏電路徑或是具有較少的漏電量)，其中該維持階段係在該光電二極體訊號被儲存在浮動擴散節點FD1上之一第一時間點與該像素電路被選擇進行該讀出運作之一第二時間點之間的一時間區間。由於浮動擴散節點FD1的漏電路徑數量較浮動擴散節點FD0少，因此浮動擴散節點FD1可較不受漏電流影響。
連同第1圖參考第2圖，為了進一步減少漏電流，在該維持階段(例 如第2圖所示之階段240)的期間，一電壓降△V可被施加於控制電壓VCTRL以將儲存於浮動擴散節點FD1的光電二極體訊號的電壓位準下拉(pull down)至一較低位準。由於儲存於浮動擴散節點FD1的光電二極體訊號的電壓位準減少了△V，漏電流可被進一步減少。在某些實施例中，控制電壓VCTRL以及電容器C1可被忽略，但本發明不限於此。在本實施例中，電晶體M2在像素電路10的維持階段(例如第2圖所示之階段240)的期間係被關閉的，但本發明不限於此。在某些實施例中，重設電路130可於像素電路10的維持階段的期間重設浮動擴散節點FD0，尤其是，控制訊號RST在該維持階段的期間可調整為邏輯高來開啟電晶體M2，但本發明不限於此。例如，在一強光狀態下，光電二極體節點PD0可能累積大量的電荷(例如溢出電子)，且在真實狀況下電晶體M1與M31難以完全關閉，若電晶體M2在像素電路10的維持階段的期間係開啟的，參考電壓VREF可吸收從光電二極體節點PD0漏至浮動擴散節點FD0的溢出電子，以避免浮動擴散節點FD1受這些溢出電子影響。
連同第1圖參考第2圖，當控制訊號SEL的狀態轉為高，其表示像素電路10被選擇進行該讀出運作，施加於控制電壓VCTRL的電壓降△V在此時可被移除，而儲存於浮動擴散節點FD1上的光電二極體訊號的電壓位準即可從該較低位準恢復。在階段250的期間，當控制訊號GTX、RST、與TX的狀態為低，緩衝電路150可依據該光電二極體訊號在輸出端子SFO上產生一第一輸出訊號。在階段260的期間，當控制訊號GTX與RST的狀態為高且控制訊號TX的狀態為低，該參考訊號可從參考電壓VREF被傳送至浮動擴散節點FD1，且緩衝電路150可依據該參考訊號在輸出端子SFO上產生一第二輸出訊號。
第3圖為依據本發明一實施例之像素電路30的示意圖。與第1圖所示之像素電路10的主要差異在於其內的訊號儲存電路的架構之改變，例如，第1圖所示之訊號儲存電路140在本實施例中可由訊號儲存電路340取代。尤其是，除 了與訊號儲存電路140相同的電晶體M31與電容器C1，訊號儲存電路340可另包含一電晶體M32以及一電容器C2。電晶體M32係耦接於浮動擴散節點FD1與浮動擴散節點FD2之間，其中電晶體M32的閘極端子係耦接至一控制訊號GRST。電容器C2係耦接於浮動擴散節點FD2與控制電壓VCTRL之間。另外，緩衝電路150(M4的閘極端子)係耦接至浮動擴散節點FD2而不是浮動擴散節點FD1。
連同第3圖參考第4圖，其為依據本發明一實施例之於第3圖所示之控制訊號GTX、GRST、RST、TX與SEL以及控制電壓VCTRL的時序圖。需注意的是，第4圖所示之時序圖只是為了說明之目的，並非本發明之限制。由於在本實施例中階段420以前的操作與第1圖與第2圖所示之實施例類似，本實施例中之相關細節在此不贅述。在階段420的期間，當控制訊號GTX、GRST、RST的狀態為高且控制訊號TX的狀態為低，浮動擴散節點FD1與FD2的電壓位準可被重設於該參考位準，且當控制訊號GRST與RST的狀態轉為低，該參考訊號可被儲存在訊號儲存電路中(例如儲存在浮動擴散節點FD2上)。在階段430的期間，當控制訊號GTX與TX的狀態為高且控制訊號GRST與RST的狀態為低，傳送電路120可將該光電二極體訊號傳送至浮動擴散節點FD0與訊號儲存電路340(即浮動擴散節點FD1)，且當控制訊號GTX與TX的狀態轉為低，該光電二極體訊號可被儲存在訊號儲存電路340中(例如儲存在浮動擴散節點FD1)。
連同第3圖參考第4圖，為了進一步減少漏電流，在該維持階段(例如第4圖所示之階段440)的期間，電壓降△V可被施加於控制電壓VCTRL以將儲存於浮動擴散節點FD1的光電二極體訊號的電壓位準與儲存於浮動擴散節點FD2的參考訊號下拉至較低位準。如此一來，浮動擴散節點FD1與FD2的漏電流可被進一步減少。在某些實施例中，控制電壓VCTRL以及電容器C1與C2可被忽略，但本發明不限於此。在本實施例中，電晶體M2在像素電路30的維持階段(例如第4圖所示之階段440)的期間係關閉的，但本發明不限於此。在某些實施例 中，重設電路130可於像素電路30的維持階段的期間重設浮動擴散節點FD0，尤其是，控制訊號RST在該維持階段的期間可調整為邏輯高來開啟電晶體M2，但本發明不限於此。例如，在一強光狀態下，光電二極體節點PD0可能累積大量的電荷(例如溢出電子)，且在真實狀況下電晶體M1與M31難以完全關閉，若電晶體M2在像素電路30的維持階段的期間係開啟的，參考電壓VREF可吸收從光電二極體節點PD0漏至浮動擴散節點FD0的溢出電子，以避免浮動擴散節點FD1受這些溢出電子影響。
連同第3圖參考第4圖，當控制訊號SEL的狀態轉為高，其表示像素電路30被選擇進行該讀出運作，施加於控制電壓VCTRL的電壓降△V在此時可被移除，而儲存於浮動擴散節點FD1上的光電二極體訊號的電壓位準以及儲存於浮動擴散節點FD2上的參考訊號的電壓位準即可從該些較低位準恢復。在階段450的期間，當控制訊號GTX、GRST、RST、與TX的狀態為低，緩衝電路150可依據該參考訊號在輸出端子SFO上產生一第一輸出訊號。在階段460的期間，當控制訊號GRST的狀態為高且控制訊號GTX、RST與TX的狀態為低，電晶體M32可將該光電二極體訊號從浮動擴散節點FD1傳送至浮動擴散節點FD2，且緩衝電路150可依據該光電二極體訊號在輸出端子SFO上產生一第二輸出訊號。
對於第3圖所示之架構，該第一輸出訊號(在本實施例中可代表該參考訊號)與該第二輸出訊號(在本實施例中可代表該光電二極體訊號)之間的差值(例如電壓差)能較不受漏電流影響。例如，假設該光電二極體訊號與該參考訊號的真實電壓位準分別為(VFD1-EFD1)與(VFD2-EFD2)，其中VFD1與VFD2分別代表該光電二極體訊號與該參考訊號的理想電壓位準，且EFD1與EFD2分別代表浮動擴散二極體FD1與FD2的漏電流所造成的誤差；此情況下，該光電二極體訊號與該參考訊號之間的差值可為(VFD1-EFD1)-(VFD2-EFD2)，其可表示該差值的誤差能被減少。
第5圖為依據本發明一實施例之像素電路50的示意圖。像素電路50可包含光電二極體110、傳送電路120、重設電路130、一訊號儲存電路540以及緩衝電路150。傳送電路120係耦接於光電二極體110與一浮動擴散節點FD5之間，且重設電路130、訊號儲存電路540以及緩衝電路150均耦接至浮動擴散節點FD5。
如第5圖所示，訊號儲存電路540可包含一開關電路以及一電容器C51，其中此開關電路可包含至少一電晶體諸如耦接於浮動擴散節點FD5與一浮動擴散節點FD51之間的電晶體M61，且電晶體M61的閘極端子係耦接至控制訊號GTX。電容器C51係耦接於浮動擴散節點FD51與控制電壓VCTRL之間。為簡明起見，本實施例中之相關細節在此不贅述。
連同第5圖參考第6圖，其為依據本發明一實施例之於第5圖所示之控制訊號GTX、RST、TX與SEL以及控制電壓VCTRL的時序圖。需注意的是，第6圖所示之時序圖只是為了說明之目的，並非本發明之限制。由於在本實施例中階段620以前的操作與第1圖與第2圖所示之實施例類似，本實施例中之相關細節在此不贅述。在階段620的期間，當控制訊號GTX與RST的狀態為高且控制訊號TX的狀態為低，浮動擴散節點FD5與FD51的電壓位準可被重設於該參考位準。在階段630的期間，當控制訊號GTX與TX的狀態為高且控制訊號RST的狀態為低，傳送電路120可將該光電二極體訊號傳送至浮動擴散節點FD5與訊號儲存電路540，且當控制訊號GTX與TX的狀態轉為低，該光電二極體訊號可被儲存在訊號儲存電路540中(例如儲存在浮動擴散節點FD51)。
本實施例的優點與前述實施例類似。相較於第5圖中的浮動擴散節點FD5，第5圖中的一特定節點諸如浮動擴散節點FD51在像素電路50的維持階段(例如第6圖所示之階段640)可具有較少的漏電路徑，因此浮動擴散節點FD51較不受漏電流影響。
連同第5圖參考第6圖，為了進一步減少漏電流，在該維持階段(例 如階段640)的期間，電壓降△V可被施加於控制電壓VCTRL以將儲存於浮動擴散節點FD51的光電二極體訊號的電壓位準下拉至一較低位準。由於儲存於浮動擴散節點FD51的光電二極體訊號的電壓位準減少了△V，漏電流可被進一步減少。在某些實施例中，控制電壓VCTRL可為一固定參考電壓，但本發明不限於此。在本實施例中，電晶體M2在像素電路50的維持階段(例如第6圖所示之階段640)的期間係關閉的，但本發明不限於此。在某些實施例中，重設電路130可於像素電路50的維持階段的期間重設浮動擴散節點FD5，尤其是，控制訊號RST在該維持階段的期間可調整為邏輯高來開啟電晶體M2，但本發明不限於此。例如，在一強光狀態下，光電二極體節點PD0可能累積大量的電荷(例如溢出電子)，且在真實狀況下電晶體M1與M61難以完全關閉，若電晶體M2在像素電路50的維持階段的期間係開啟的，參考電壓VREF可吸收從光電二極體節點PD0漏至浮動擴散節點FD5的溢出電子，以避免浮動擴散節點FD51受這些溢出電子影響。
連同第5圖參考第6圖，當控制訊號SEL的狀態轉為高，其表示像素電路50被選擇進行該讀出運作，施加於控制電壓VCTRL的電壓降△V在此時可被移除，而儲存於浮動擴散節點FD51上的光電二極體訊號的電壓位準即可從該較低位準恢復。在階段651的期間，當控制訊號RST的狀態為高且控制訊號GTX與TX的狀態為低，浮動擴散節點FD5的電壓位準可被重設於該參考位準。在階段652的期間，當控制訊號GTX的狀態為高且控制訊號RST與TX的狀態為低，電晶體M61可將該光電二極體訊號從浮動擴散節點FD51傳送至浮動擴散節點FD5，而緩衝電路150可依據該光電二極體訊號在輸出端子SFO上產生一第一輸出訊號。在階段660的期間，當控制訊號GTX與RST的狀態為高且控制訊號TX的狀態為低，該參考訊號可從參考電壓VREF被傳送至浮動擴散節點FD5，且緩衝電路150可依據該參考訊號在輸出端子SFO上產生一第二輸出訊號。
第7圖為依據本發明一實施例之像素電路70的示意圖。第5圖所示之像素電路50與像素電路70之間的主要差異在於其內的訊號儲存電路的架構的改變，例如，第5圖所示之訊號儲存電路540在本實施例中可由一訊號儲存電路740取代。尤其是，除了與訊號儲存電路540類似的電晶體M61與電容器C51以外，訊號儲存電路740可另包含一電晶體M62以及一電容器C52。電晶體M62係耦接於浮動擴散節點FD5與一浮動擴散節點FD52之間，其中電晶體M62的閘極端子係耦接至控制訊號GRST。電容器C52係耦接於浮動擴散節點FD52與控制電壓VCTRL之間。
連同第7圖參考第8圖，其為依據本發明一實施例之於第7圖所示之控制訊號GTX、GRST、RST、TX與SEL以及控制電壓VCTRL的時序圖。需注意的是，第8圖所示之時序圖只是為了說明之目的，並非本發明之限制。由於在本實施例中階段820以前的操作與第1圖與第2圖所示之實施例類似，本實施例中之相關細節在此不贅述。在階段820的期間，當控制訊號GTX、GRST與RST的狀態為高且控制訊號TX的狀態為低，浮動擴散節點FD5、FD51與FD52的電壓位準可被重設於該參考位準，且當控制訊號GRST與RST的狀態轉為低，該參考訊號可被儲存在訊號儲存電路740(例如儲存在浮動擴散節點FD52上)。在階段830的期間，當控制訊號GTX與TX的狀態為高且控制訊號GRST與RST的狀態為低，傳送電路120可將該光電二極體訊號傳送至浮動擴散節點FD5與訊號儲存電路740，且當控制訊號GTX與TX的狀態轉為低，該光電二極體訊號可被儲存在訊號儲存電路740中(例如儲存在浮動擴散節點FD51)。在另一實施例中，依據一不同的時序控制機制，該光電二極體訊號以及該參考訊號可分別被儲存在浮動擴散極點FD52以及FD51，但本發明不限於此。
連同第7圖參考第8圖，為了進一步減少漏電流，在該維持階段(例如第8圖所示之階段840)的期間，電壓降△V可被施加於控制電壓VCTRL以將儲 存於浮動擴散節點FD51的光電二極體訊號的電壓位準以及儲存於浮動擴散節點FD52的參考訊號的電壓位準下拉至較低位準。如此一來，浮動擴散節點FD51與FD52的漏電流可被進一步減少。在某些實施例中，控制電壓VCTRL可為一固定參考電壓，但本發明不限於此。
連同第7圖參考第8圖，當控制訊號SEL的狀態轉為高，其表示像素電路70被選擇進行該讀出運作，施加於控制電壓VCTRL的電壓降△V在此時可被移除，而儲存於浮動擴散節點FD51上的光電二極體訊號的電壓位準以及儲存於浮動擴散節點FD52上的參考訊號的電壓位準即可從該些較低位準恢復。在階段850的期間，當控制訊號GRST的狀態為高且控制訊號GTX、RST與TX的狀態為低，電晶體M62可將該參考訊號從浮動擴散節點FD52傳送至浮動擴散節點FD5，且緩衝電路150可依據該參考訊號在輸出端子SFO上產生一第一輸出訊號。在階段860的期間，當控制訊號GTX的狀態為高且控制訊號GRST、RST與TX的狀態為低，電晶體M61可將該光電二極體訊號從浮動擴散節點FD51傳送至浮動擴散節點FD5，且緩衝電路150可依據該光電二極體訊號在輸出端子SFO上產生一第二輸出訊號。
與第3圖所示之架構的優點類似，針對像素電路70之該光電二極體訊號與該參考訊號之間的差值輸出能較不受漏電流影響。在閱讀以上實施例的說明後，熟習此技藝者應了解這個優點。為簡明起見，第8圖所示之實施例之相關細節在此不贅述。
在某些實施例中，重設電路130、緩衝電路150以及一普通浮動擴散節點(例如第5圖所示之浮動擴散節點FD5)可與一或多個鄰近像素電路共用。第9圖為依據本發明一實施例之共用像素電路90的示意圖。例如，共用像素電路90可包含兩個像素電路，其中這兩個像素電路中之一者可包含一光電二極體110_1、一傳送電路120_1、一訊號儲存電路540_1、重設電路130以及緩衝電路 150，且這兩個像素電路中之另一者可包含一光電二極體110_2、一傳送電路120_2、一訊號儲存電路540_2、重設電路130以及緩衝電路150。共用像素電路90中的這兩個像素電路均可作為第5圖所示之像素電路50的例子。也就是說，這兩個像素電路可共用重設電路130、緩衝電路150以及該普通浮動擴散節點(例如浮動擴散節點FD9)。又例如，共用像素電路90可包含三個以上的像素電路，其任兩者互相類似，其中這三個以上的像素電路可共用重設電路130、緩衝電路150以及該普通浮動擴散節點，但本發明不限於此。在閱讀以上實施例後，熟習此技藝者應了解共用像素電路90的控制訊號TX_1、TX_2、GTX_1、GTX_2、RST與SEL以及控制電壓VCTRL的相關操作。為簡明起見，這些實施例之相關細節在此不贅述。
第10圖為依據本發明一實施例之共用像素電路100的示意圖。例如，共用像素電路100可包含兩個像素電路，其中這兩個像素電路中之一者可包含一光電二極體110_1、一傳送電路120_1、一訊號儲存電路740_1、重設電路130以及緩衝電路150，且這兩個像素電路中之另一者可包含一光電二極體110_2、一傳送電路120_2、一訊號儲存電路740_2、重設電路130以及緩衝電路150。共用像素電路100中的這兩個像素電路均可作為第7圖所示之像素電路70的例子。也就是說，這兩個像素電路可共用重設電路130、緩衝電路150以及該普通浮動擴散節點(例如浮動擴散節點FD10)。又例如，共用像素電路100可包含三個以上的像素電路，其任兩者互相類似，其中這三個以上的像素電路可共用重設電路130、緩衝電路150以及該普通浮動擴散節點，但本發明不限於此。在閱讀以上實施例後，熟習此技藝者應了解共用像素電路100的控制訊號TX_1、TX_2、GTX_1、GTX_2、GRST_1、GRST_2、RST與SEL以及控制電壓VCTRL的相關操作。為簡明起見，這些實施例之相關細節在此不贅述。
總結來說，本發明所提出之像素電路的架構提供具有較少漏電路徑 (例如，具有較少數量的漏電路徑或具有較少漏電量)的儲存節點來儲存該光電二極體訊號。另外，依據前述之實施例來實施能進一步減少漏電流。如此一來，這些副作用(諸如漏電流)所造成的訊號誤差能被減少。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:像素電路
110:光電二極體
120:傳送電路
130:重設電路
140:訊號儲存電路
150:緩衝電路
M1、M2、M31、M4、M5:電晶體
C1:電容器
PD0:光電二極體節點
FD0、FD1:浮動擴散節點
VREF:參考電壓
VCTRL:控制電壓
TX、RST、GTX、SEL:控制訊號
SFO:輸出端子

Claims (18)

  1. 一種像素電路，包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；一傳送電路，耦接於該光電二極體與一普通浮動擴散(floating diffusion)節點之間，用來傳送該光電二極體訊號至該普通浮動擴散節點，其中該傳送電路包含至少一電晶體；一重設電路，耦接至該普通浮動擴散節點，用來重設該普通浮動擴散節點並提供一參考訊號；一訊號儲存電路，耦接至該普通浮動擴散節點，用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑，其中該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間；以及一緩衝電路，耦接至該訊號儲存電路，用來緩衝該像素電路的像素訊號，以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，其中該些像素訊號包含該光電二極體訊號以及該參考訊號。
  2. 如申請專利範圍第1項所述之像素電路，其中該緩衝電路包含：一源極隨耦器(source follower)，包含一第一電晶體，用來將該些像素訊號從該第一電晶體之一閘極端子傳送至該第一電晶體之一源極端子，以產生該些輸出訊號；以及一選擇電路，包含至少一電晶體，耦接於該第一電晶體之該源極端子以及一輸出端子，用來在該像素電路被選擇進行該讀出運作時輸出該些 輸出訊號。
  3. 如申請專利範圍第1項所述之像素電路，其中該重設電路在該維持階段的期間重設該普通浮動擴散節點。
  4. 如申請專利範圍第1項所述之像素電路，其中該訊號儲存電路包含：一第一開關電路，耦接於該普通浮動擴散節點與一第一浮動擴散節點之間，用來將該光電二極體訊號儲存在耦接至該緩衝電路之該第一浮動擴散節點上；其中該第一開關電路包含至少一電晶體。
  5. 一種像素電路，包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；一傳送電路，耦接於該光電二極體與一普通浮動擴散(floating diffusion)節點之間，用來傳送該光電二極體訊號至該普通浮動擴散節點；一重設電路，耦接至該普通浮動擴散節點，用來重設該普通浮動擴散節點並提供一參考訊號；一訊號儲存電路，耦接至該普通浮動擴散節點，用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑，其中該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間；以及一緩衝電路，耦接至該訊號儲存電路，用來緩衝該像素電路的像素訊號， 以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，其中該些像素訊號包含該光電二極體訊號以及該參考訊號；其中該訊號儲存電路包含：一第一開關電路，耦接於該普通浮動擴散節點與一第一浮動擴散節點之間，用來將該光電二極體訊號儲存在耦接至該緩衝電路之該第一浮動擴散節點上；其中該第一開關電路包含至少一電晶體；其中該訊號儲存電路另包含：一電容器，耦接於該第一浮動擴散節點與一電壓控制節點之間，其中在該維持階段，一電壓降被施加於該電壓控制節點以下拉(pull down)儲存於該第一浮動擴散節點之該光電二極體訊號的電壓位準。
  6. 一種像素電路，包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；一傳送電路，耦接於該光電二極體與一普通浮動擴散(floating diffusion)節點之間，用來傳送該光電二極體訊號至該普通浮動擴散節點；一重設電路，耦接至該普通浮動擴散節點，用來重設該普通浮動擴散節點並提供一參考訊號；一訊號儲存電路，耦接至該普通浮動擴散節點，用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑，其中該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間；以及 一緩衝電路，耦接至該訊號儲存電路，用來緩衝該像素電路的像素訊號，以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，其中該些像素訊號包含該光電二極體訊號以及該參考訊號；其中該訊號儲存電路另包含：一第一開關電路，耦接於該普通浮動擴散節點與一第一浮動擴散節點之間，用來將該光電二極體訊號儲存在該第一浮動擴散節點上；以及一第二開關電路，耦接於該第一浮動擴散節點與一第二浮動擴散節點之間，用來將該參考訊號儲存在耦接至該緩衝電路之該第二浮動擴散節點；其中該第一開關電路以及該第二開關電路中之每一者包含至少一電晶體。
  7. 如申請專利範圍第6項所述之像素電路，其中該訊號儲存電路另包含：一第一電容器，耦接於該第一浮動擴散節點與一電壓控制節點之間；以及一第二電容器，耦接於該第二浮動擴散節點與該電壓控制節點之間；其中在該維持階段，一電壓降被施加於該電壓控制節點以下拉(pull down)儲存於該第一浮動擴散節點之該光電二極體訊號以及儲存於該第二浮動擴散節點之該參考訊號的電壓位準。
  8. 一種像素電路，包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；一傳送電路，耦接於該光電二極體與一普通浮動擴散(floating diffusion)節點之間，用來傳送該光電二極體訊號至該普通浮動擴散節點； 一重設電路，耦接至該普通浮動擴散節點，用來重設該普通浮動擴散節點並提供一參考訊號；一訊號儲存電路，耦接至該普通浮動擴散節點，用來將該光電二極體訊號儲存在一特定節點上，其在該像素電路之一維持階段具有相較於該普通浮動擴散節點的一較少漏電路徑，其中該維持階段係在該光電二極體訊號被儲存在該特定節點上之一第一時間點與該像素電路被選擇進行一讀出運作之一第二時間點之間的一時間區間；以及一緩衝電路，耦接至該普通浮動擴散節點，用來緩衝該像素電路的像素訊號，以在該像素電路被選擇進行該讀出運作時產生輸出訊號以供讀出，其中該些像素訊號包含該光電二極體訊號以及該參考訊號。
  9. 如申請專利範圍第8項所述之像素電路，其中該緩衝器電路包含：一源極隨耦器(source follower)，包含一第一電晶體，用來將該些像素訊號從該第一電晶體之一閘極端子傳送至該第一電晶體之一源極端子，以產生該些輸出訊號；以及一選擇電路，包含至少一電晶體，耦接於該第一電晶體之該源極端子以及一輸出端子，用來在該像素電路被選擇進行該讀出運作時輸出該些輸出訊號。
  10. 如申請專利範圍第8項所述之像素電路，其中該重設電路在該維持階段的期間重設該普通浮動擴散節點。
  11. 如申請專利範圍第8項所述之像素電路，其中該訊號儲存電路包含：一第一開關電路，耦接於該普通浮動擴散節點與一第一浮動擴散節點之 間；以及一第一電容器，耦接於該第一浮動擴散節點與一電壓控制節點之間；其中：該光電二極體訊號係儲存在該第一浮動擴散節點上；以及該第一開關電路包含至少一電晶體。
  12. 如申請專利範圍第11項所述之像素電路，其中在該維持階段，一電壓降被施加於該電壓控制節點以下拉(pull down)儲存於該第一浮動擴散節點之該光電二極體訊號的電壓位準。
  13. 如申請專利範圍第11項所述之像素電路，其中該普通浮動擴散節點、該重設電路以及該緩衝電路係與一或多個鄰近之像素電路共用。
  14. 如申請專利範圍第12項所述之像素電路，其中該普通浮動擴散節點、該重設電路以及該緩衝電路係與一或多個鄰近之像素電路共用。
  15. 如申請專利範圍第8項所述之像素電路，其中該訊號儲存電路另包含：一第一開關電路，耦接於該普通浮動擴散節點與一第一浮動擴散節點之間；一第一電容器，耦接於該第一浮動擴散節點與一電壓控制節點之間；一第二開關電路，耦接於該普通浮動擴散節點與一第二浮動擴散節點之間；以及一第二電容器，耦接於該第二浮動擴散節點與該電壓控制節點之間； 其中：該第一浮動擴散節點與該第二浮動擴散節點中之一者係用來儲存該光電二極體訊號，而該第一浮動擴散節點與該第二浮動擴散節點中之另一者係用來儲存該參考訊號；以及該第一開關電路與該第二開關電路中之每一者包含至少一電晶體。
  16. 如申請專利範圍第15項所述之像素電路，其中在該維持階段，一電壓降被施加於該電壓控制節點以下拉(pull down)儲存於該第一浮動擴散節點與該第二浮動擴散節點中之該者之該光電二極體訊號的電壓位準，並且下拉儲存於該第一浮動擴散節點與該第二浮動擴散節點中之該另一者之該參考訊號的電壓位準。
  17. 如申請專利範圍第16項所述之像素電路，其中該普通浮動擴散節點、該重設電路以及該緩衝電路係與一或多個鄰近之像素電路共用。
  18. 如申請專利範圍第15項所述之像素電路，其中該普通浮動擴散節點、該重設電路以及該緩衝電路係與一或多個鄰近之像素電路共用。
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