TWI711309B - 影像感測器及其時序控制器 - Google Patents

影像感測器及其時序控制器 Download PDF

Info

Publication number
TWI711309B
TWI711309B TW108137826A TW108137826A TWI711309B TW I711309 B TWI711309 B TW I711309B TW 108137826 A TW108137826 A TW 108137826A TW 108137826 A TW108137826 A TW 108137826A TW I711309 B TWI711309 B TW I711309B
Authority
TW
Taiwan
Prior art keywords
pixel circuits
pixel
photodiode
reference level
storage node
Prior art date
Application number
TW108137826A
Other languages
English (en)
Other versions
TW202103485A (zh
Inventor
歐翰碩
艾民 米塔
Original Assignee
恆景科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆景科技股份有限公司 filed Critical 恆景科技股份有限公司
Application granted granted Critical
Publication of TWI711309B publication Critical patent/TWI711309B/zh
Publication of TW202103485A publication Critical patent/TW202103485A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本發明提供一種影像感測器，其中該影像感測器包含一像素陣列及一時序控制器。該像素陣列包含複數個像素電路，且該些像素電路中的每一像素電路包含一光電二極體及一儲存節點。該時序控制器包含一邏輯電路以產生控制訊號來分別控制該像素陣列中的該些像素電路的運作。該些像素電路各自的光電二極體同時被重設至第一參考位準；該些像素電路各自的儲存節點依序被重設至第二參考位準；該些像素電路各自的光電二極體訊號同時被傳送至該些像素電路各自的儲存節點；以及該些像素電路各自的光電二極體訊號被依序自該些像素電路各自的儲存節點讀出。

Description

影像感測器及其時序控制器
本發明係關於影像感測器的運作，尤指一種影像感測器(例如一全域式快門(global shutter)互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，簡稱為CMOS)影像感測器)及其時序控制器。
相較於滾動式快門影像感測器，全域式快門影像感測器有許多優點。理論上，一全域式快門影像感測器能以較佳的品質取得一快速移動的物體的影像。對於該全域式快門影像感測器，曝光與電荷傳遞是以全域的方式進行(例如全部像素單元同時進行)，但讀出的運作則因受限於硬體資源(例如受限於讀出電路諸如數位類比轉換器的數量)需以滾動的方式(例如一行一行地進行)。基於上述運作，全部像素單元各自的儲存節點之各自的訊號(例如儲存於全部像素單元各自的儲存節點中將被讀出的各個訊號)需維持的時間長度通常會不同(例如不同的維持時間)。實作上，這些儲存節點會有某些漏電路徑造成訊號誤差，因此通常需要一補償機制。由於各個儲存節點的維持時間可能不同，該補償機制可能變得非常複雜。因此，需要一種新穎的控制機制以及相關架構來解決上述問題。
本發明之一目的在於提供一種影像感測器(例如一全域式快門(global shutter)互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，簡稱為CMOS)影像感測器)及其時序控制器，以 解決相關技術的問題。
本發明之另一目的在於提供一種影像感測器及其時序控制器，以在沒有副作用或較不會帶來副作用的情況下改善該影像感測器的整體效能。
本發明至少一實施例提供一種影像感測器，其中該影像感測器包含一像素陣列以及耦接至該像素陣列的一時序控制器。該像素陣列包含複數個像素電路，其中該複數個像素電路中的每一像素電路包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；以及一儲存節點，用來在該光電二極體訊號被傳送至該儲存節點以後儲存該光電二極體訊號。該時序控制器包含一邏輯電路以產生複數個控制訊號來分別控制該像素陣列中的該複數個像素電路的運作。在該複數個像素電路的運作中，在產生該複數個像素電路各自的光電二極體訊號以前，該複數個像素電路各自的光電二極體同時被重設至一第一參考位準；該複數個像素電路各自的儲存節點依序被重設至一第二參考位準；該複數個像素電路各自的光電二極體訊號同時被傳送至該複數個像素電路各自的儲存節點；以及該複數個像素電路各自的光電二極體訊號被依序自該複數個像素電路各自的儲存節點讀出。
本發明至少一實施例提供一種影像感測器的時序控制器，其中該影像感測器包含該時序控制器以及耦接至該時序控制器的一像素陣列。該像素陣列包含複數個像素電路，且該複數個像素電路中的每一像素電路包含用來因應入射光來累積電荷以產生一光電二極體訊號的一光電二極體(photodiode)以及用來在該光電二極體訊號被傳送至該儲存節點以後儲存該光電二極體訊號的一儲存節點。該時序控制器包含邏輯電路，以用來產生複數個控制訊號來分別控制該像素陣列中的該複數個像素電路的運作。在該複數個像素電路的運作中，在產生該複數個像素電路各自的光電二極體訊號以前，該複數個像素電路各自的光電二極體同時被重設至一第一參考位準；該複數個像素電路各自的儲存節 點依序被重設至一第二參考位準；該複數個像素電路各自的光電二極體訊號同時被傳送至該複數個像素電路各自的儲存節點；以及該複數個像素電路各自的光電二極體訊號被依序自該複數個像素電路各自的儲存節點讀出。
本發明提供一種影像感測器及其時序控制器，以確保該影像感測器中的全部像素因為漏電流造成的誤差能互相一致，從而簡化讀出訊號的後續補償運作並且改善該影像感測器的整體效能。另外，依據本發明的實施例來實施不會大幅增加成本。因此，本發明能在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。
10:影像感測器
20:像素陣列
50:時序控制器
52:邏輯電路
ROW<0>、ROW<1>、...、ROW<N>:像素群組
PC0、PC1、...PCN、100:像素電路
PD:光電二極體
SN:儲存節點
SFO:輸出端子
M1、M2、M3、M4、M5:電晶體
VDD:參考電壓端子
VB:偏置電壓
PRST、TX、RST、SEL、PRST<0>、TX<0>、RST<0>、SEL<0>、PRST<N>、TX<N>、RST<N>、SEL<N>:訊號
TH<0>、TH<N>:時間差
320、340、360、380:階段
第1圖為依據本發明一實施例之一影像感測器的示意圖。
第2圖為依據本發明一實施例之一像素電路的電路示意圖。
第3圖為依據本發明一實施例之第1圖所示之不同像素群組中的像素電路之相關訊號的時序圖。
第1圖為依據本發明一實施例之影像感測器10的示意圖，尤其，影像感測器10可為一全域式快門(global shutter)互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，簡稱為CMOS)影像感測器。如第1圖所示，影像感測器10可包含一像素陣列20以及一時序控制器50，其中時序控制器50耦接至像素陣列20。像素陣列10可包含複數個像素電路，且該複數個像素電路可分為複數個群組。例如，像素陣列20可包含複數個像素群組ROW<0>、ROW<1>、...及ROW<N>，其中像素群組ROW<0>、ROW<1>、... 及ROW<N>的每一者可包含一或多個像素電路。在本實施例中，「N」為大於一的正整數。需注意的是，在一個像素群組中的全部像素電路的時序控制運作是一致的，其中像素群組ROW<0>中的全部像素電路的任一像素電路(例如每一像素電路)可被稱為像素電路PC0、像素群組ROW<1>中的全部像素電路的任一像素電路(例如每一像素電路)可被稱為像素電路PC1、...、而像素群組ROW<N>中的全部像素電路的任一像素電路(例如每一像素電路)可被稱為像素電路PCN。另外，時序控制器50可包含一邏輯電路52以用來產生複數個控制訊號來分別控制像素陣列20中的像素電路PC0、PC1、...及PCN的運作。
在本實施例中，像素電路PC0、PC1、...及PCN中的每一者可包含一光電二極體(photodiode)以及一儲存節點，其中該光電二極體係用來因應入射光來累積電荷以產生一光電二極體訊號，而該儲存節點係用來在該光電二極體訊號被傳送至該儲存節點以後儲存該光電二極體訊號。第2圖為依據本發明一實施例之像素電路100的電路示意圖，其中像素電路100可為像素電路PC0、PC1、...及PCN中的每一者的例子。如第2圖所示，像素電路100可包含一光電二極體PD、一儲存節點SN以及複數個開關，其中該複數個開關分別以電晶體M1、M2、M3及M5來實施。電晶體M1耦接於一第一參考電壓端子與光電二極體PD之間，其中電晶體M1係由訊號PRST控制以控制將光電二極體PD重設至該第一參考電壓端子的一第一參考位準的時序。電晶體M3耦接於一第二參考電壓端子以及儲存節點SN之間，其中電晶體M3係由訊號RST控制以控制將儲存節點SN重設至該第二參考電壓端子的一第二參考位準的時序。電晶體M2耦接於光電二極體PD與儲存節點SN之間，其中電晶體M2係由訊號TX控制以控制將該光電二極體訊號自光電二極體PD傳送至儲存節點SN的時序。像素電路100可另包含一電晶體M4，其中電晶體M4的閘極端子與汲極端子分別耦接至儲存節點SN與一第三參考電壓端子，而電晶體M5耦接於電晶體M4的源極端子與像素電路100的輸出端子 SFO之間。電晶體M5係由訊號SEL控制以控制將像素電路100的訊號(例如對應於該第二參考位準的重設訊號、以及該光電二極體訊號)自儲存節點SN讀出的時序。
在本實施例中，該第一參考電壓端子、該第二參考電壓端子以及該第三參考電壓端子均耦接至一參考電壓端子VDD，因此該第一參考位準等於該第二參考位準，但本發明不限於此。另外，藉由一電晶體M6(由一偏置電壓(bias voltage)VB控制)實施的一電流源耦接至像素電路100的輸出端子SFO以提供一偏置電壓給電晶體M4，但本發明不限於此。
請連同第1圖一併參考第3圖，其中第3圖為依據本發明一實施例之第1圖所示之像素群組ROW<0>及ROW<N>(例如像素電路PC0及PCN)中的像素電路之相關訊號的時序圖。在本實施例中，時序控制器50可產生訊號PRST<0>、RST<0>、TX<0>及SEL<0>來控制像素電路PC0的運作，並且產生訊號PRST<N>、RST<N>、TX<N>及SEL<N>來控制像素電路PCN的運作。訊號PRST<0>、RST<0>、TX<0>及SEL<0>可代表用於像素電路PC0的訊號PRST、RST、TX及SEL，而訊號PRST<N>、RST<N>、TX<N>及SEL<N>可代表用於像素電路PCN的訊號PRST、RST、TX及SEL。請注意，為簡明起見，第3圖僅繪示像素陣列20中的第一列(row)像素電路(例如像素電路PC0)以及像素陣列20中的最後一列像素電路(例如像素電路PCN)的控制訊號，而像素陣列20中之其餘的像素電路的控制訊號可依此類推。
在一階段320的期間(其可稱為一全域式光電二極體重設階段)，訊號PRST<0>、...及PRST<N>同時轉為高(例如一邏輯高狀態)並且同時回到低(例如一邏輯低狀態)，表示在產生像素電路PC0、PC1、...及PCN各自的光電二極體訊號以前，像素電路PC0、PC1、...及PCN各自的光電二極體同時被重設至該第一參考位準。
在一階段340的期間(其可稱為一滾動式儲存節點重設階段)，訊號RST<0>、...及RST<N>依序轉為高並且依序回到低，表示像素電路PC0、PC1、...及PCN各自的儲存節點依序被重設至該第二參考位準。具體來說，像素電路PC0、PC1、...及PCN各自的儲存節點以群組為單位(例如一群一群地(group by group)，諸如一列一列地(row by row))依序被重設至該第二參考位準。
在一階段360的期間(其可稱為一全域式光電二極體訊號傳遞階段)，訊號TX<0>、...及TX<N>同時轉為高並且同時回到低，其表示像素電路PC0、PC1、...及PCN各自的光電二極體訊號同時被傳送至像素電路PC0、PC1、...及PCN各自的儲存節點。
在一階段380的期間(其可稱為一滾動式讀取階段)，訊號SEL<0>、...及SEL<N>依序轉為高，而像素電路PC0、PC1、...及PCN各自的光電二極體訊號被依序自像素電路PC0、PC1、...及PCN各自的儲存節點讀出。接著，訊號RST<0>、...、及RST<N>依序轉為高，而像素電路PC0、PC1、...及PCN各自的重設訊號被依序自像素電路PC0、PC1、...及PCN各自的儲存節點讀出。尤其，像素電路PC0、PC1、...及PCN各自的光電二極體訊號與各自的重設訊號以群組為單位(例如一群一群地(group by group)，諸如一列一列地(row by row))被依序自像素電路PC0、PC1、...及PCN各自的儲存節點讀出。之後，訊號RST<0>/SEL<0>、...及RST<N>/SEL<N>依序轉為低，而這個循環/週期的讀出運作即可完成。
針對像素電路PC0、PC1、...及PCN中之任一像素電路的儲存節點被重設至該第二參考位準與像素電路PC0、PC1、...及PCN中之所述任一像素電路的光電二極體訊號被讀出之間的時間差、以及像素電路PC0、PC1、...及PCN中之另一像素電路的儲存節點被重設至該第二參考位準與像素電路PC0、PC1、...及PCN中之所述另一像素電路的光電二極體訊號被讀出之間的一時間差，兩者 互相一致。以像素電路PC0及PCN分別作為上述任一像素電路及另一像素電路的例子，像素電路PC0的儲存節點被重設至該第二參考位準與像素電路PC0的光電二極體訊號被讀出之間的一時間差(例如TH<0>)、以及像素電路PCN的儲存節點被重設至該第二參考位準與像素電路PCN的光電二極體訊號被讀出之間的一時間差(例如TH<N>)，兩者可被設計為互相一致。
實作上，像素電路PC0、PC1、...及PCN中的每一像素電路的儲存節點可具有一漏電流路徑，而在上述每一像素電路的儲存節點被重設至該第二參考位準與上述每一像素電路的光電二極體訊號被讀出之間的時期可在這個儲存節點上累積一誤差值。依據上述設計，像素電路PC0、PC1、...及PCN各自累積誤差值的各自的時間/時期長度可互相一致，而上述每一像素電路的儲存節點的漏電流所導致的讀出誤差能與這些像素電路中的其他像素電路的讀出誤差互相一致。因此，像素陣列20中的全部像素單元因為漏電流問題而造成的讀出誤差能互相一致，而在後端處理中針對讀出誤差所需進行的補償能被簡化。
需注意的是，一單一像素電路諸如第2圖所示之像素電路100的架構只是為了說明之目的，並非對本發明的限制。只要一影像感測器中之多個像素電路各自的儲存節點的重設運作是以滾動的方式(in a rolling manner)(例如依序地進行諸如一群一群地(例如一列一列地))進行以使得各個儲存節點受到漏電流影響的時間/時期長度能互相一致，使用任意合適架構的影像感測器均隸屬於本發明之範疇。
總結來說，本發明提供一種影像感測器及其時序控制器，以確保該影像感測器中的全部像素因漏電流造成之各自的誤差互相一致，從而簡化讀出訊號之後續的補償運作並且改善該影像感測器的整體效能。另外，依據本發明的實施例來實施不會大幅增加成本。因此，本發明能在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:影像感測器
20:像素陣列
50:時序控制器
52:邏輯電路
ROW<0>、ROW<1>、...、ROW<N>:像素群組
PC0、PC1、...PCN:像素電路

Claims (8)

  1. 一種影像感測器，包含：一像素陣列，包含複數個像素電路，其中該複數個像素電路中的每一像素電路包含：一光電二極體(photodiode)，用來因應入射光來累積電荷以產生一光電二極體訊號；以及一儲存節點，用來在該光電二極體訊號被傳送至該儲存節點以後儲存該光電二極體訊號；以及一時序控制器，耦接至該像素陣列，其中該時序控制器包含一邏輯電路以產生複數個控制訊號來分別控制該像素陣列中的該複數個像素電路的運作，以及該複數個像素電路的運作包含：在產生該複數個像素電路各自的光電二極體訊號以前，該複數個像素電路各自的光電二極體同時被重設至一第一參考位準；該複數個像素電路各自的儲存節點依序被重設至一第二參考位準；該複數個像素電路各自的光電二極體訊號同時被傳送至該複數個像素電路各自的儲存節點；以及該複數個像素電路各自的光電二極體訊號被依序自該複數個像素電路各自的儲存節點讀出；其中該複數個像素電路中之任一像素電路的儲存節點被重設至該第二參考位準與該複數個像素電路中之所述任一像素電路的光電二極體訊號被讀出之間的時間差、以及該複數個像素電路中之另一像素電路的儲存節點被重設至該第二參考位準與該複數個像素電路中之所述另一像素電路的光電二極體訊號被讀出之間的一時間差，兩者互相一致。
  2. 如申請專利範圍第1項所述之影像感測器，其中該複數個像素電路被分為複數個群組，該複數個像素電路各自的儲存節點以群組為單位依序被重設至該第二參考位準，以及該複數個像素電路各自的光電二極體訊號以群組為單位被依序自該複數個像素電路各自的儲存節點被讀出。
  3. 如申請專利範圍第1項所述之影像感測器，其中該第一參考位準等於該第二參考位準。
  4. 如申請專利範圍第1項所述之影像感測器，其中所述每一像素電路的儲存節點的漏電流所造成的一讀出誤差與該複數個像素電路中的其他像素電路的讀出誤差一致。
  5. 一種影像感測器的時序控制器，該影像感測器包含該時序控制器以及耦接至該時序控制器的一像素陣列，該像素陣列包含複數個像素電路，該複數個像素電路中的每一像素電路包含用來因應入射光來累積電荷以產生一光電二極體訊號的一光電二極體以及用來在該光電二極體訊號被傳送至該儲存節點以後儲存該光電二極體訊號的一儲存節點，其中該時序控制器包含：一邏輯電路，用來產生複數個控制訊號來分別控制該像素陣列中的該複數個像素電路的運作，其中該複數個像素電路的運作包含：在產生該複數個像素電路各自的光電二極體訊號以前，該複數個像素電路各自的光電二極體同時被重設至一第一參考位準；該複數個像素電路各自的儲存節點依序被重設至一第二參考位準； 該複數個像素電路各自的光電二極體訊號同時被傳送至該複數個像素電路各自的儲存節點；以及該複數個像素電路各自的光電二極體訊號被依序自該複數個像素電路各自的儲存節點讀出；其中該複數個像素電路中之任一像素電路的儲存節點被重設至該第二參考位準與該複數個像素電路中之所述任一像素電路的光電二極體訊號被讀出之間的時間差、以及該複數個像素電路中之另一像素電路的儲存節點被重設至該第二參考位準與該複數個像素電路中之所述另一像素電路的光電二極體訊號被讀出之間的一時間差，兩者互相一致。
  6. 如申請專利範圍第5項所述之時序控制器，其中該複數個像素電路被分為複數個群組，該複數個像素電路各自的儲存節點以群組為單位依序被重設至該第二參考位準，以及該複數個像素電路各自的光電二極體訊號以群組為單位被依序自該複數個像素電路各自的儲存節點被讀出。
  7. 如申請專利範圍第5項所述之時序控制器，其中該第一參考位準等於該第二參考位準。
  8. 如申請專利範圍第5項所述之時序控制器，其中所述每一像素電路的儲存節點的漏電流所造成的一讀出誤差與該複數個像素電路中的其他像素電路的讀出誤差一致。
TW108137826A 2019-07-07 2019-10-21 影像感測器及其時序控制器 TWI711309B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/504,321 2019-07-07
US16/504,321 US20210006742A1 (en) 2019-07-07 2019-07-07 Image sensor and timing controller thereof

Publications (2)

Publication Number Publication Date
TWI711309B true TWI711309B (zh) 2020-11-21
TW202103485A TW202103485A (zh) 2021-01-16

Family

ID=74004906

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108137826A TWI711309B (zh) 2019-07-07 2019-10-21 影像感測器及其時序控制器

Country Status (3)

Country Link
US (1) US20210006742A1 (zh)
CN (1) CN112203025A (zh)
TW (1) TWI711309B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11089191B2 (en) * 2018-12-18 2021-08-10 Sony Semiconductor Solutions Corporation Image sensor, recording apparatus, and reset method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427736B2 (en) * 2006-03-23 2008-09-23 Micron Technology, Inc. Method and apparatus for providing a rolling double reset timing for global storage in image sensors
WO2009148778A1 (en) * 2008-05-30 2009-12-10 Omnivision Technologies, Inc. Globally reset image sensor pixels
US8508638B2 (en) * 2005-03-14 2013-08-13 Intellectual Ventures Ii Llc 3T pixel for CMOS image sensors with low reset noise and low dark current generation utilizing parametric reset
US20170048470A1 (en) * 2015-08-10 2017-02-16 Ricardo Carmona-Galan Pixel cell having a reset device with asymmetric conduction
US20170324920A1 (en) * 2012-10-05 2017-11-09 Rambus Inc. Conditional-reset, multi-bit read-out image sensor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089036B2 (en) * 2009-04-30 2012-01-03 Omnivision Technologies, Inc. Image sensor with global shutter and in pixel storage transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8508638B2 (en) * 2005-03-14 2013-08-13 Intellectual Ventures Ii Llc 3T pixel for CMOS image sensors with low reset noise and low dark current generation utilizing parametric reset
US7427736B2 (en) * 2006-03-23 2008-09-23 Micron Technology, Inc. Method and apparatus for providing a rolling double reset timing for global storage in image sensors
WO2009148778A1 (en) * 2008-05-30 2009-12-10 Omnivision Technologies, Inc. Globally reset image sensor pixels
US20170324920A1 (en) * 2012-10-05 2017-11-09 Rambus Inc. Conditional-reset, multi-bit read-out image sensor
US20170048470A1 (en) * 2015-08-10 2017-02-16 Ricardo Carmona-Galan Pixel cell having a reset device with asymmetric conduction

Also Published As

Publication number Publication date
TW202103485A (zh) 2021-01-16
CN112203025A (zh) 2021-01-08
US20210006742A1 (en) 2021-01-07

Similar Documents

Publication Publication Date Title
US11758305B2 (en) Comparator, ad converter, solid-state imaging device, electronic apparatus, and method of controlling comparator
JP7491335B2 (ja) 撮像素子、及び撮像装置
JP5874912B2 (ja) 高ダイナミックレンジイメージセンサ
CN110876028B (zh) 像素电路
US9467637B2 (en) Image sensor with multi-shared pixel architecture and dual readout path
US20200021768A1 (en) Image sensor and pixel array circuit thereof
JP7365823B2 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US10574917B2 (en) Pixel output level control device and CMOS image sensor using the same
TW201834448A (zh) 具有雜訊消除功能的像素偏移裝置以及包括其的cmos影像感測器
TWI711309B (zh) 影像感測器及其時序控制器
JPWO2020036005A1 (ja) 撮像素子
US9307174B2 (en) Solid-state imaging apparatus using counter to count a clock signal at start of change in level of a reference signal
US10432880B2 (en) Imaging apparatus, imaging system, and driving method for imaging apparatus
US10009561B2 (en) Driving method of imaging apparatus, imaging apparatus, and imaging system
JP2016076815A (ja) 撮像装置及びその制御方法、プログラム、記憶媒体
US11792546B2 (en) Imager having digitizing error compensation
US11172154B2 (en) Image sensor arranged in SPI slave circuit of a serial peripheral interface and pixel array circuit therein
JP6261300B2 (ja) 光電変換装置
CN118102138A (zh) 用于减轻图像传感器中梯度效应的电路和方法