CN118102138A - 用于减轻图像传感器中梯度效应的电路和方法 - Google Patents

Abstract

本公开涉及用于减轻图像传感器中梯度效应的电路和方法。一种图像传感器，该图像传感器可包括像素阵列以及用于确定行控制信号的延迟量的相关联延迟校准电路。该延迟校准电路可包括：用于生成校准行控制信号的电路；用于沿着一行假像素传播该校准行控制信号的电路；以及一个或多个采样电路，该一个或多个采样电路耦接到该行假像素中的一个或多个抽头点，用于监测该校准行控制信号何时到达该一个或多个抽头点。该像素阵列可在正常操作期间输出信号。该图像传感器可包括用于从该像素阵列读出这些信号的列读出电路。可基于从该一个或多个采样电路输出的计数值使用逐渐延迟的采样信号控制该列读出电路。

Description

用于减轻图像传感器中梯度效应的电路和方法

技术领域

本发明整体涉及成像系统，并且更具体地涉及具有大像素阵列的图像传感器。

背景技术

图像传感器可包括具有数千行和数千列的大像素阵列。图像传感器可包括行控制电路，用于经由对应的行控制线向阵列中不同的像素行提供行控制信号。

设计具有大像素阵列的图像传感器是具有挑战性的。当像素阵列非常大时，行控制线可跨阵列表现出大的RC(电阻-电容)时间常数，这会在读出或积分期间引入相当大的延迟。这些时间延迟可导致性能变化，诸如跨阵列的水平(逐行)维度上的可见梯度效应，或可导致全阱电荷的损失。本文的实施方案就是在这种背景下出现的。

附图说明

图1是根据一些实施方案的具有图像传感器的例示性系统的图。

图2是根据一些实施方案的用于从像素阵列读出信号的例示性像素阵列以及相关联的行和列控制电路的图。

图3是示出具有不匹配列采样误差的场景的时序图。

图4是示出根据一些实施方案的被配置为校准跨像素阵列的控制线延迟的例示性延迟校准电路的图。

图5是根据一些实施方案的例示性假像素的电路图。

图6是示出根据一些实施方案的具有匹配列采样误差的场景的时序图。

图7是示出根据一些实施方案的例示性双侧延迟校准电路的图。

图8是示出根据一些实施方案的具有单个采样电路的例示性双侧延迟校准电路的图。

具体实施方式

本发明技术的实施方案涉及图像传感器。本领域的技术人员应当理解，本发明的例示性实施方案可在不具有一些或所有这些具体细节的情况下实践。在其他情况下，为了避免不必要地模糊本发明的实施方案，未详细描述众所周知的操作。

诸如数码相机、计算机、蜂窝电话和其他电子设备的电子设备可包括图像传感器，该图像传感器收集传入的光以捕获图像。图像传感器可包括像素阵列，有时被称为图像传感器像素或成像像素。图像传感器像素包括光敏元件，诸如光电二极管，这些光敏元件将传入的光转换为图像信号。图像传感器可包括数百、数千或数百万个成像像素。图像传感器可包括控制电路(诸如用于选择性地访问像素的驱动器电路)和用于读出与由光敏元件生成的电荷相对应的图像信号的读出电路。

图1是说明性成像和响应系统的图，该成像和响应系统包括使用图像传感器捕获图像的成像系统。图1的系统100可以是电子设备，诸如相机、蜂窝电话、摄像机或捕获数字图像数据的其他电子设备，可以是车辆安全系统(例如，主动制动系统或其他车辆安全系统)，或者可以是监视系统。

如图1所示，系统100可包括成像系统(诸如成像系统10)和主机子系统(诸如主机子系统20)。成像系统10可包括相机，诸如相机模块12。相机模块12可包括诸如在图像传感器阵列集成电路中的一个或多个图像传感器14以及一个或多个透镜。在图像捕获操作期间，每个透镜可将光聚焦到相关联的图像传感器14上。图像传感器14可包括将传入的光转换成数字数据的光敏元件(诸如，图像传感器像素)。图像传感器14可包括数百个像素、数千个像素、数百万个像素或任何期望数量的像素。

相机模块12中的每个图像传感器可相同，或者在给定的图像传感器阵列集成电路中可以存在不同类型的图像传感器。在一些示例中，图像传感器14还可包括偏置电路、采样和保持电路、相关双采样(CDS)电路、放大器电路、模数转换器电路、数据输出电路、存储器、缓冲电路和/或寻址电路。

可经由路径28将来自图像传感器14的静态和视频图像数据提供给图像处理和数据格式化电路16。图像处理与数据格式化电路16可用于执行图像处理功能，诸如数据格式化、调整白平衡和曝光、实施视频图像稳定或面部检测。图像处理与数据格式化电路16可附加地或另选地用于在需要时压缩原始相机图像文件(例如，压缩为联合摄影专家组或JPEG格式)。

在一个示例性布置中，诸如片上系统(SoC)布置，传感器14以及图像处理和数据格式化电路16在共用半导体衬底(例如，共用硅图像传感器集成电路管芯)上实现。如果需要，传感器14和图像处理电路16可形成在单独的半导体衬底上。例如，传感器14和图像处理电路16可形成在相对于彼此垂直堆叠的单独的衬底上。

成像系统10可经由路径18将采集的图像数据传送到主机子系统20。主机子系统20可包括输入-输出设备22和存储处理电路24。主机子系统20可包括处理软件，该处理软件用于检测图像中的物体、检测物体在图像帧之间的运动、确定图像中至物体的距离、或滤波或以其他方式处理由成像系统10提供的图像。例如，成像系统10的图像处理和数据格式化电路16可将采集的图像数据传输到主机子系统20的存储和处理电路24。

如果需要，系统100可为用户提供许多高级功能。例如，在计算机或移动电话中，可为用户提供运行用户应用的能力。对于这些功能，主机子系统20的输入-输出设备22可以包括键盘、输入-输出端口、按钮、以及显示器、以及存储和处理电路24。主机子系统20的存储和处理电路24可包括易失性存储器和/或非易失性存储器(例如，随机存取存储器、闪存存储器、硬盘驱动器、固态驱动器等)。存储和处理电路24可附加地或另选地包括微处理器、微控制器、数字信号处理器和/或专用集成电路。

图2中示出了图1的图像传感器14的布置的示例。如图2所示，图像传感器14可包括控制和处理电路44。控制和处理电路44，有时被称为控制和处理逻辑部件，可为图1中的图像处理和数据格式化电路16的一部分，或可与电路16分开。图像传感器14可包括像素阵列，诸如像素34的阵列32。像素34在本文中有时被称为图像传感器像素、成像像素或图像像素。控制和处理电路44可经由控制路径27耦接到行控制电路40，并且可经由数据路径26耦接到列控制和读出电路42。

行控制电路40可从控制和处理电路44接收行地址，并且可通过一个或多个控制路径36将对应的行控制信号提供给图像像素34。行控制信号可包括像素复位控制信号、电荷转移控制信号、溢出控制信号、行选择控制信号、双转换增益控制信号或任何其他期望的像素控制信号。

列控制和读出电路42可经由一条或多条导线(诸如列线38)耦接到像素阵列32的一个或多个列。给定列线38可耦接到图像像素阵列32中的图像像素34的列，并且可用于从图像像素34读出图像信号以及用于向图像像素34提供偏置信号(例如，偏置电流或偏置电压)。在一些示例中，每个像素列可耦接到对应的列线38。

对于图像像素读出操作，可使用行驱动器电路40来选择图像像素阵列32中的像素行，并且与该像素行的图像像素34相关联的图像数据可由列读出电路42在列线38上读出。列读出电路42可包括列电路，诸如用于放大从阵列32读出的信号的列放大器、用于对从阵列32读出的信号进行采样和存储的采样和保持电路、用于将读出的模拟信号转换为对应数字信号的模数转换器电路、和/或用于对读出信号和任何其他期望数据进行存储的列存储器。列控制和读出电路42可通过线26将数字像素读出值输出到控制和处理逻辑部件44。

像素阵列32可具有任何数量的行和列。一般来讲，图像像素阵列32的大小以及阵列32中的行和列的数量将取决于图像传感器14的具体实现方式。虽然在本文中“行”和“列”通常分别被描述为水平的和垂直的，但是术语行和列可互换使用，并且可指任何网格状结构。本文描述为“行”的特征可垂直布置，并且本文描述为“列”的特征可水平布置。在其他实施方案中，像素阵列32可被分组为大小相等或大小不同的分块或子区域。例如，像素阵列可被分成大小和面积相等的四个区。一般来讲，像素阵列可被分成多于四个子区域、四个子区域至十个子区域、10个子区域至20个子区域、20个子区域至50个子区域或50个子区域至100个子区域，这些子区域被独立地控制、寻址和读出。

像素阵列32可具备具有多个滤色器元件的滤色器阵列，该滤色器阵列允许单个图像传感器对不同颜色的光进行采样。例如，图像传感器像素(诸如阵列32中的图像像素)可具备滤色器阵列，该滤色器阵列允许单个图像传感器使用对应的红色、绿色和蓝色图像传感器像素对红光、绿光和蓝光(RGB)进行采样。例如，红色、绿色和蓝色图像传感器像素可被布置成拜耳马赛克图案。拜耳马赛克图案由2×2个图像像素的重复单元格组成，其中两个绿色图像像素沿对角线彼此相对，并且邻近与蓝色图像像素沿对角线相对的红色图像像素。又如，可使用具有宽带滤色器元件(例如，透明滤色器元件、黄色滤色器元件等)的宽带图像像素来代替拜耳图案中的绿色像素。这些示例仅仅是说明性的，并且一般来讲，可在任何期望数量的图像像素34上方形成任何期望颜色和任何期望图案的滤色器元件。

图像传感器有时可包括非常大的像素阵列。例如，大像素阵列可包括数千列和/或数千行。如上文结合图2所描述的，行控制电路40可用于经由相应行控制线36向像素阵列32中的对应的像素行提供行控制信号。在其中每行像素包括数千或数万个像素(列)的场景中，行控制线36可表现出大的RC(电阻-电容)时间常数，这导致跨像素阵列32的宽度的逐渐变大的时间延迟。如果不小心，由大RC时间常数引起的该时间延迟可导致跨像素阵列的采样误差变化。

图3是示出具有不匹配列采样误差的场景的时序图。波形50表示从像素阵列中的第一列读出的输出电压波形。波形51表示从像素阵列中的最后(第N)列读出的输出电压波形。由于用于读出的行控制信号上的大RC时间常数，诸如行选择信号、电荷转移信号、复位信号和/或其他行控制信号中的延迟，波形51可经历时间滞后或可相对于波形50被延迟。如果列读出电路要同时对所有列进行采样，比如如图3所示的时间t1，则很明显，由于时间延迟，第一列的采样误差将不同于第N列的采样误差。如图3所示，输出信号的采样误差可被定义为最终稳定电压电平与采样电压电平之间的电压差。

根据一个实施方案，图像传感器14可设置有延迟校准电路，该延迟校准电路被配置为校准跨大像素阵列的控制线延迟，以帮助减轻控制线上的RC时间常数。图4是示出了耦接到例示性校准电路(诸如延迟校准电路52)的图像传感器像素阵列的框图。如图4所示，像素阵列32可为包括用于捕获图像的像素的有源成像区或区域的一部分，并且可从(诸如行驱动器41)的行驱动器电路接收行控制信号。行驱动器41可形成为图2所示的行控制电路40的一部分。阵列32中的每行像素可经由行线36从一个或多个行驱动器41接收一个或多个行控制信号。

延迟校准电路52可包括使用校准行驱动器41'驱动的延迟校准行54。校准行驱动器41'被配置为生成一个或多个校准行控制信号。校准行驱动器41'可与驱动像素阵列32的有源行驱动器41相同或基本上类似。延迟校准行54可包括一行假像素34'。延迟校准行54可被认为与有源成像像素阵列32分开。假像素34'可具有与有源成像像素阵列32中的图像传感器像素34类似或基本上相同的像素结构。

图5是例示性假像素34'的电路图。如图5所示，假像素34'可包括光敏元件(诸如光电二极管PD)和电荷转移晶体管(诸如电荷转移晶体管T1)，该电荷转移晶体管具有耦接到光电二极管PD的第一源极-漏极端子、耦接到浮动扩散节点FD的第二源极-漏极端子，以及被配置为接收电荷转移控制信号TX的栅极端子。光电二极管PD的p型(阳极)端子耦接到接地电源线，有时也被称为接地线或接地。与有源阵列部分中的像素34不同，假像素34'中的光电二极管PD可经由连接路径62将其n型(阴极)端子短接到正电源线(例如，其上提供正电源电压VDD的电源端子)。通过将阴极短接到VDD，浮动扩散节点中生成的任何电荷可自动流入正电源，而不是存储在光电二极管内。在其他实施方案中，光电二极管PD的阴极端子可另选地短接到接地。以这种方式配置的假像素34'在本文中可被称为和定义为暗像素、黑像素、复制品暗像素或复制品黑像素。电荷转移晶体管T1有时称为电荷转移栅极。浮动扩散节点FD有时称为浮动扩散区。

像素34'还可包括复位晶体管T2，该复位晶体管具有耦接到其上提供有VDD的正电源线的漏极端子、耦接到浮动扩散节点FD的源极端子，以及被配置为接收复位控制信号RST的栅极端子。当涉及金属氧化物半导体晶体管的电流传导端子时，术语“源极”端子和“漏极”端子可互换使用，并且有时称为“源极-漏极”端子。例如，复位晶体管T2的漏极端子可被称为其第一源极-漏极端子，复位晶体管T2的源极端子可被称为其第二源极-漏极端子，或反之亦然。

假像素34'还可包括源极跟随器晶体管T3，该源极跟随器晶体管具有耦接到正电源线的漏极端子、耦接到浮动扩散节点FD的栅极端子以及源极端子。源极跟随器晶体管T3有时简称为“源极跟随器”。假像素34'还可包括行选择晶体管T4，该行选择晶体管具有耦接到源极跟随器T3的源极端子的漏极端子、被配置为接收行选择控制信号RS的栅极端子以及耦接到对应列线38的源极端子。列线38可耦接到像素列中的多于10个像素、列中的10个像素至100个像素、列中的数百个像素或列中的数千个像素。列线38有时称为像素输出线或像素输出列线。在其中假像素34'中的光电二极管被短接到VDD的场景中，列线38可被预充电到低电压，并且可读出低到高的电压。在其中假像素34'中的光电二极管短路接地的场景中，列线38可被预充电到高电压，并且可读出高到低的电压。在其中读出高到低的电压的后一种场景中，非常低噪声(VLN)的电流源可连接到列线38，以在读出操作期间下拉线38上的电压。

在图5的示例中，晶体管T1-T4可都为n型金属氧化物半导体(NMOS)晶体管。在其他实施方案中，至少一些晶体管T1-T4可另选地实现为p型金属氧化物半导体(PMOS)晶体管。在其他实施方案中，假像素34'可任选地包括四个或更多个n沟道和/或p沟道晶体管。

在图5的示例中，假像素34'包括四个晶体管T1-T4，这也仅仅为例示性的。一般来讲，假像素34'可包括与阵列32中的成像像素34相同数量的部件。在其他实施方案中，成像像素34和假像素34'可各自包括耦接到共享浮动扩散节点的多个光电二极管、少于四个晶体管、多于四个晶体管、五个或更多个晶体管、六个或更多个晶体管、一个或更多个存储电容器、一个或更多个存储节点、一个或更多个模式切换晶体管、多重转换增益部件、布隆控制部件和/或其他像素结构。成像像素34和假像素34'可为滚动快门型像素或全局快门型像素，诸如包括耦接在光电二极管与浮动扩散区之间的附加存储节点的像素。

返回参考图4，延迟校准电路52还可包括诸如采样电路56-1、56-2和56-3的采样电路，诸如内插电路58的内插块，以及诸如列采样信号(延迟)发生器60的延迟发生器。例如，采样电路56-1、56-2和56-3中的每一者可被实现为时间-数字转换器(TDC)，该时间-数字转换器包括串联耦接在一起的模数转换器(ADC)和计数器电路。如果需要，可实现其他类型的时间-数字转换器。每个时间-数字转换器56中的ADC可接收参考电压Vref，该参考电压被设置为模拟每个假像素34'处的预期电压电平。每个时间-数字转换器56还可接收参考时钟信号CLKref，该参考时钟信号可包括用于与校准行驱动器41'同步的起始脉冲，以跨校准行54同时开始转换。

校准行驱动器41'可经由行线36'将一个或多个行信号输出到校准行54。校准行驱动器41'可被配置为将行选择信号输出到每个假像素34'中的行选择晶体管T4(参见图5)，将电荷转移信号输出到每个假像素34'中的电荷转移栅极T1，将复位信号输出到每个假像素34'中的复位晶体管T2，和/或可被配置为通过行线36'输出其他行控制信号。可从行54中的每个假像素34'读出相同的电压值。由于每个假像素34'中的光电二极管被短接到VDD，所以在行控制信号沿着行线36'传播时，可从每个假像素34'中读出相同的高值。

采样电路56可耦接到校准行54中的各个抽头点。在图4的示例中，第一TDC 56-1耦接到校准行54中的第一(引导)假像素34'；第二TDC 56-1耦接到校准行54中的中心(中间)假像素34'；并且第三TDC 56-3耦接到校准行54中的最后(拖尾)假像素34'。以这种方式配置，每个TDC 56中的计数器电路可用于测量在信号CLKref中的起始脉冲与从行驱动器41'输出的行控制信号到达每个相应抽头(采样)点之间已经过去的时间量。在行控制信号沿着行线36'的长度传播时，计数值或延迟应该从左到右增加。由每个TDC 56的计数器输出的计数值可任选地被存储用于后处理，以确定跨延迟校准行54的传播延迟量。

在某些实施方案中，内插电路58可被配置为从每个采样电路56接收存储的计数值。在其中使用三个采样电路56的图4的示例中，内插电路58可被配置为在从电路56-1和56-2输出的计数值之间执行第一线性内插，并且在从电路56-2和56-3输出的计数值之间执行第二线性内插。其中延迟校准电路52包括三个采样电路56的该示例仅仅为例示性的。

在另一个实施方案中，延迟校准电路52可仅包括两个采样电路56。在该实施方案中，第一TDC可耦接到校准行中第一(引导)假像素34'处的第一抽头点，而第二TDC可耦接到校准行中最后(拖尾)假像素34'处的第二抽头点。在其中使用两个采样电路56的该示例中，内插电路58可被配置为在从第一TDC和第二TDC输出的计数值之间仅执行一次线性内插。延迟校准电路52包括两个采样电路56的该示例仅仅为例示性的。

在另一个实施方案中，延迟校准电路52可包括四个采样电路56。在该实施方案中，第一TDC可耦接到校准行中第一(引导)假像素34'处的第一抽头点，第二TDC可耦接到位于沿行线36'第三路的假像素34'处的第二抽头点，第三TDC可耦接到位于沿行线36'三分之二路处的假像素34'处的第三抽头点，并且第四TDC可耦接到校准行中最后(拖尾)假像素34'处的第四抽头点。在其中使用四个采样电路56的该示例中，内插电路58可被配置为在从第一TDC电路和第二TDC电路输出的计数值之间执行第一线性内插，在从第二TDC电路和第三TDC电路输出的计数值之间执行第二线性内插，以及在从第三TDC电路和第四TDC电路输出的计数值之间执行第三线性内插。

延迟校准电路52包括四个采样电路56的该示例仅仅为例示性的。更多数量的采样电路56可帮助提供改进的延迟校准精度。一般来讲，延迟校准电路52可包括沿校准行线36'均匀或不均匀分布的两个或更多个采样电路56，沿校准行线36'均匀或不均匀分布的三个或更多个采样电路56，沿校准行线36'均匀或不均匀分布的四个或更多个采样电路56，沿校准行线36'均匀或不均匀分布的四至十个采样电路56，或沿校准行线36'均匀或不均匀分布的多于十个采样电路56。

从内插电路58输出的内插值可被馈送到列采样信号发生器60。列采样信号发生器60可通过基于内插值逐渐延迟馈送到电路42中的每个列读出电路的采样信号来生成对应的采样信号。例如，发生器60可基于内插值输出用于控制列读出电路从阵列32的第一列像素读出信号的第一采样信号S1、用于控制列读出电路从阵列32的第二列像素读出信号的第二采样信号S2、用于控制列读出电路从阵列32的第三列像素读出信号的第三采样信号S3……和用于控制列读出电路从阵列32中的最后(第N)列像素读出信号的第N采样信号SN。接收采样信号S1:SN的列读出电路可包括列放大器、列模数转换器、列存储器电路和/或其他列读出部件。换句话说，采样信号S1:SN可被渐进地延迟如与延迟校准电路52检测或观察到的量类似的量。

以这种方式渐进地延迟列采样信号可帮助均衡图像传感器中不同像素列之间的列采样误差。图6是示出具有匹配列采样误差的场景的时序图。波形51表示从像素阵列中的第一列读出的输出电压波形。波形53表示从像素阵列中的最后(第N)列读出的输出电压波形。由于用于读出的行控制信号上的大RC时间常数，诸如行选择信号、电荷转移信号、复位信号和/或其他行控制信号中的延迟，波形53可经历时间滞后或可相对于波形51被延迟。

如图6所示，可在时间t1时使用采样信号S1对第一列进行采样，而在时间t2时使用采样信号SN对最后(第N)列进行采样。时间t1与t2之间的延迟量可使用如上文结合图4所描述的延迟校准电路52来确定。以这种方式操作，第一列的采样误差可基本上等于或匹配最后一列和像素阵列中每隔一列的采样误差。因此，通过改进跨像素阵列的图像均匀性，通过减少读出中不想要的梯度伪影，该技术在技术上是有利的，并且可帮助辅助各种类型的故障分析算法。

延迟校准电路52可每帧、每N帧(其中N等于2、3、4、5、2-10或大于10)，或根据需要执行执行此类校准操作。其中延迟校准电路52包括使用一个校准行驱动器41'驱动的假像素34'的一个校准行54的图4的示例也为例示性的。一般来讲，延迟校准电路52可包括使用一个或多个行驱动器41'驱动的一个或多个校准行54。在另一个实施方案中，延迟校准电路52可包括由两个行驱动器41'驱动的假像素34'的两个校准行。在另一个实施方案中，延迟校准电路52可包括由三个行驱动器41'驱动的假像素34'的三个校准行。在另一个实施方案中，延迟校准电路52可包括由多于三个的行驱动器41'驱动的多于三个的假像素34'的校准行。在这种情况下，可应用随机或类似的求平均法。

其中像素阵列32由来自阵列一侧的行驱动器41驱动并且校准行54由来自阵列一侧的校准行驱动器41'驱动的图4的实施方案是例示性的，并且不旨在限制本发明的实施方案的范围。图7示出了另一个实施方案，其中图像像素阵列32由来自相对侧(边缘)的行驱动器驱动。如图7所示，像素阵列32部分地由设置在阵列第一(左)侧的行驱动器41-1生成的行信号控制，并且部分地由设置在阵列第二(右)侧的行驱动器41-2生成的行信号控制。从像素阵列32的两侧驱动行控制信号可帮助将跨阵列的最坏情况RC时间常数减半。

延迟校准电路52可包括校准行54，该校准行使用设置在校准行54的第一(左)侧的第一校准行驱动器41'-1和设置在校准行54的第二(右)侧的第二校准行驱动器41'-2来驱动。校准行驱动器41'-1和41'-2可与驱动像素阵列32的有源行驱动器41-1和41-2相同或基本上类似。延迟校准行54可包括结合图5所示类型的一行假像素34'，或具有与阵列32中的有源成像像素类似的结构的其他类型的假像素或黑色像素。

图7的延迟校准电路52还可包括采样电路，诸如采样电路56-1、56-2和56-3、内插电路58和列采样信号(延迟)发生器60。例如，采样电路56-1、56-2和56-3中的每一者可被实现为时间-数字转换器(TDC)，该时间-数字转换器包括串联耦接在一起的模数转换器(ADC)和计数器电路。在一些示例中，模数转换器可为1位ADC或比较器。如果需要，可实现其他类型的时间-数字转换器。每个时间-数字转换器56中的ADC可接收参考电压Vref，该参考电压被设置为模拟每个假像素34'处的预期电压电平。每个时间-数字转换器56还可接收参考时钟信号CLKref，该参考时钟信号可包括用于与校准行驱动器41'同步的起始脉冲，以跨校准行54同时开始转换。

校准行驱动器41'-1和41'-2可经由行线36'将一个或多个行信号输出到校准行54。校准行驱动器41'-1和41'-2可被配置为将行选择信号输出到每个假像素34'中的行选择晶体管T4(参见图5)，将电荷转移信号输出到每个假像素34'中的电荷转移栅极T1，将复位信号输出到每个假像素34'中的晶体管T2，和/或可被配置为通过行线36'输出其他行控制信号。可从行54中的每个假像素34'读出相同的电压值。由于取决于是否存在VLN电流源，每个假像素34'中的光电二极管被短接到VDD或接地，所以在行控制信号沿着行线36'传播时，可从每个假像素34'中读出相同的高或低值。校准行驱动器41'-1输出的行控制信号将沿着行线36'从左到右传播，而校准行驱动器41'-2输出的行控制信号将沿行线36'从右向左传播。校准行驱动器41'-1和41'-2可同时、在不同时间独立地或以交错的方式被启用和/或禁用。

采样电路56可耦接到校准行54中的各个抽头点。在图7的示例中，第一TDC 56-1耦接到校准行54中的第一(引导)假像素34'；第二TDC 56-1耦接到校准行54中的中心(中间)假像素34'；并且第三TDC 56-3耦接到校准行54中的最后(拖尾)假像素34'。以这种方式配置，TDC 56-1和56-2或与校准行的左半部分相关联的其他采样电路可用于测量行控制信号从行驱动器41'-1从阵列的左边缘传播到中心点的时间量。类似地，TDC 56-2和56-3或与校准行的右半部分相关联的其他采样电路可用于测量行控制信号从行驱动器41'-2从阵列的右边缘传播到中心点的时间量。换句话说，计数值或延迟应该从左到中增加，并且计数值或延迟应该从右到中增加。由每个TDC 56的计数器输出的计数值可任选地被存储用于后处理，以确定跨延迟校准行54的传播延迟量。

在某些实施方案中，内插电路58可被配置为从每个采样电路56接收存储的计数值。其中示出了三个采样电路56的图7的示例仅仅为例示性的。在其他实施方案中，延迟校准电路52可包括沿校准行线36'均匀或不均匀分布的五个采样电路56，沿校准行线36'均匀或不均匀分布的七个采样电路56，沿校准行线36'均匀或不均匀分布的九个采样电路56，沿校准行线36'均匀或不均匀分布的11个采样电路，沿校准行线36'均匀或不均匀分布的11个采样电路至101个采样电路，或其他奇数个采样电路。更多数量的采样电路56可帮助提供改进的延迟校准精度。如果需要，延迟校准电路52也可包括偶数个采样电路。内插电路58可被配置为使用从与校准行54的左半部分相关联的采样电路56获得的计数值来执行一个或多个内插操作。内插电路58可被配置为使用从与校准行54的右半部分相关联的采样电路56获得的计数值来执行一个或多个内插操作。

从内插电路58输出的内插值可被馈送到列采样信号发生器60。列采样信号发生器60可通过基于内插值逐渐延迟馈送到电路42中的每个列读出电路的采样信号来生成对应的采样信号。由发生器60输出的采样信号可从左到中和从右到中逐渐延迟，延迟量与延迟校准电路52检测或观察到的量类似。以这种方式渐进地延迟列采样信号可帮助均衡图像传感器中不同像素列之间的列采样误差。因此，通过改进跨像素阵列的图像均匀性，通过减少读出中不想要的梯度伪影，该技术在技术上是有利的，并且可帮助辅助各种类型的故障分析算法。延迟校准电路52可每帧一次、每N帧一次(其中N等于2、3、4、5、2-10或大于10)，或根据需要执行此类校准操作。

其中延迟校准电路52包括使用校准行驱动器41'-1和41'-2驱动的假像素34'的一个校准行54的图7的示例是例示性的。一般来讲，延迟校准电路52可包括使用阵列两侧的一个或多个行驱动器41'驱动的一个或多个校准行54。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的两个行驱动器41'-1和设置在阵列右边缘的两个行驱动器41'-2驱动的假像素34'的两个校准行。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的三个行驱动器41'-1和设置在阵列右边缘的三个行驱动器41'-2驱动的假像素34'的三个校准行。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的多于三个行驱动器41'-1和设置在阵列右边缘的多于三个行驱动器41'-2驱动的假像素34'的多于三个校准行。

其中延迟校准电路52包括多个采样电路56的图7的实施方案是例示性的，并且不旨在限制本发明的实施方案的范围。图8示出了另一个实施方案，其中延迟校准电路52从相对的端被驱动，但是仅采用单个采样电路56'。

如图8所示，像素阵列32可部分地由设置在阵列的第一(左)外围上的行驱动器41-1生成的行信号控制，并且部分地由设置在阵列的第二(右)外围边缘上的行驱动器41-2生成的行信号控制。从像素阵列32的两个边缘驱动行控制信号可帮助将跨阵列的最坏情况RC时间常数减半。

延迟校准电路52可包括校准行54，该校准行使用设置在校准行54的第一(左)外围边缘上的第一校准行驱动器41'-1和设置在校准行54的第二(右)外围边缘上的第二校准行驱动器41'-2来驱动。延迟校准行54可包括结合图5所示类型的一行假像素34'，或具有与阵列32中的有源成像像素类似的结构的其他类型的假像素或暗像素。

图8的延迟校准电路52还可仅包括一个采样电路，诸如采样电路56'、内插电路58和列采样信号(延迟)发生器60。例如，采样电路56'可被实现为时间-数字转换器(TDC)，该时间-数字转换器包括串联耦接在一起的模数转换器(ADC)和计数器电路。如果需要，可实现其他类型的时间-数字转换器。时间-数字转换器56'中的ADC可接收参考电压Vref，该参考电压被设置为模拟每个假像素34'处的预期电压电平。时间-数字转换器56'还可接收参考时钟信号CLKref，该参考时钟信号可包括用于与校准行驱动器41'-1和41'-2同步的起始脉冲，以跨校准行54同时开始转换。

校准行驱动器41'-1和41'-2可经由行线36'将一个或多个行信号输出到校准行54。校准行驱动器41'-1和41'-2可被配置为将行选择信号输出到每个假像素34'中的行选择晶体管T4(参见图5)，将电荷转移信号输出到每个假像素34'中的电荷转移栅极T1，将复位信号输出到每个假像素34'中的晶体管T2，和/或可被配置为通过行线36'输出其他行控制信号。可从校准行54中的每个假像素34'读出相同的电压值。由于每个假像素34'中的光电二极管被短接到VDD或接地，所以在行控制信号沿着行线36'传播时，可从每个假像素34'中读出相同的低到高或高到低值。校准行驱动器41'-1输出的行控制信号将沿着行线36'从左到右传播，而校准行驱动器41'-2输出的行控制信号将沿行线36'从右向左传播。

在图8中，采样电路56'被设置在与行驱动器41'-1和41'-2等距的中心位置处，经由第一直接连接路径62-1耦接到左校准行驱动器41'-1，并且经由第二直接连接路径62-2耦接到右校准行驱动器41'-2。由于采样电路56'形成在两个校准行驱动器之间的中间位置处，线62-1的传播延迟将基本上等于线62-2的传播延迟。线62-1和线62-2可具有相等的长度。换句话说，线62-1和62-2可被认为是具有相同传播延迟的平衡路由路径。

在第一校准阶段，左行驱动器41'-1可被激活，而右行驱动器41'-2被禁用。在该第一校准阶段期间，从行驱动器41'-1输出的行控制信号可通过路径62-1传播并到达TDC 56'以记录第一计数值。在第一校准阶段期间，行控制信号也可沿着行线36'从左到右传播，然后通过路径62-2从右到左到达TDC 56'以记录第二计数值。假设路径62-1和62-2的传播相等，可计算第一计数值与第二计数值之间的差，以确定跨延迟校准行54的传播延迟量。

在第二校准阶段，左行驱动器41'-1可被禁用，而右行驱动器41'-2被激活。在该第二校准阶段期间，从驱动器41'-2输出的行控制信号可通过路径62-2传播并到达TDC 56'以记录第三计数值。在第二校准阶段期间，行控制信号也可沿着行线36'从右到左传播，然后通过路径62-1从左到右到达TDC 56'以记录第四计数值。假设路径62-1和62-2的传播匹配，可计算第三计数值与第四计数值之间的差，以确定跨延迟校准行54的传播延迟量。从第一校准阶段和第二校准阶段计算的传播延迟可任选地被平均以获得最终延迟值。其中校准行驱动器41'-1和41'-2在不同时间被激活的该示例是例示性的。在其他实施方案中，校准行驱动器41'-1和41'-2可同时或以交错方式被启用和/或禁用。由每个TDC 56的计数器输出的计数值可任选地被存储用于后处理，以确定跨延迟校准行54的传播延迟量。

在某些实施方案中，延迟计算和运算电路59可被配置为从采样电路56'接收存储的计数值。延迟计算和运算电路59可被配置为计算基于在第一校准阶段或第二校准阶段期间采集的计数值获得的差值。所得差值或延迟值可被馈送到列采样信号发生器60。列采样信号发生器60可通过基于所运算出的差值逐渐延迟馈送到电路42中的每个列读出电路的采样信号来生成对应的采样信号。如果需要，延迟量也可通过内插差值来生成。由发生器60输出的采样信号可从左到中和从右到中逐渐延迟，延迟量与延迟校准电路52检测或观察到的量类似。以这种方式渐进地延迟列采样信号可帮助均衡图像传感器中不同像素列之间的列采样误差。因此，通过改进跨像素阵列的图像均匀性，通过减少读出中不想要的梯度伪影，该技术在技术上是有利的，并且可帮助辅助各种类型的故障分析算法。延迟校准电路52可每帧一次、每N帧一次(其中N等于2、3、4、5、2-10或大于10)，或根据需要执行此类校准操作。

其中延迟校准电路52包括使用校准行驱动器41'-1和41'-2驱动的假像素34'的一个校准行54的图8的示例是例示性的。一般来讲，延迟校准电路52可包括使用阵列两侧的一个或多个行驱动器41'驱动的一个或多个校准行54。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的两个行驱动器41'-1和设置在阵列右边缘的两个行驱动器41'-2驱动的假像素34'的两个校准行。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的三个行驱动器41'-1和设置在阵列右边缘的三个行驱动器41'-2驱动的假像素34'的三个校准行。在另一个实施方案中，延迟校准电路52可包括由设置在阵列左边缘的多于三个行驱动器41'-1和设置在阵列右边缘的多于三个行驱动器41'-2驱动的假像素34'的多于三个校准行。在这种情况下，可应用随机或类似的求平均法。

根据一个实施方案，提供了一种包括像素阵列和延迟校准电路的图像传感器。延迟校准电路可包括一行假像素、被配置为经由行线将行控制信号输出到一行假像素的校准行驱动器、以及耦接到沿行线的抽头点并且用于测量沿行线的行控制信号的传播延迟的多个采样电路。

根据另一个实施方案，多个采样电路可任选地包括多个时间-数字转换器。

根据另一个实施方案，多个时间-数字转换器中的至少一个时间-数字转换器可任选地包括模数转换器和计数器。

根据另一个实施方案，至少一个假像素可任选地包括光电二极管，该光电二极管具有耦接到接地电源线的阳极和耦接到正电源线或接地电源线的阴极。

根据另一实施方案，多个采样电路可任选地包括耦接到一行假像素中的引导假像素的第一采样电路、耦接到一行假像素中的中间假像素的第二采样电路、以及耦接到一行假像素中的最后一个假像素的第三采样电路。

根据另一个实施方案，多个采样电路可任选地包括耦接到沿行线均匀分布的抽头点的多个采样电路。

根据另一个实施方案，延迟校准电路还可包括内插电路，该内插电路被配置为从多个采样电路接收计数值。

根据另一个实施方案，延迟校准电路还可任选地包括列采样信号延迟发生器，该列采样信号延迟发生器被配置为从内插电路接收内插值，并且基于该内插值生成相对于彼此逐渐延迟的采样信号。

根据另一个实施方案，图像传感器还可任选地包括列读出电路，该列读出电路被配置为从像素阵列接收信号，并且由列采样信号延迟发生器生成的采样信号控制。

根据另一个实施方案，延迟校准电路还可任选地包括附加校准行驱动器，该附加校准行驱动器被配置为经由行线将附加行控制信号输出到一行假像素。

根据另一实施方案，校准行驱动器任选地设置在一行假像素的第一端处，而附加校准行驱动器任选地设置在与一行假像素的第一端相对的第二端。

根据另一实施方案，延迟校准电路还可任选地包括附加的一行假像素和附加校准行驱动器，该附加校准行驱动器被配置为经由附加行线将附加行控制信号输出到附加的一行假像素。

根据一个实施方案，提供了成像电路，该成像电路包括像素阵列和具有一行假像素的延迟校准电路、被配置为经由行线将行控制信号输出到一行假像素的校准行驱动器、以及耦接一行假像素中的一个或多个假像素并且用于测量沿行线的行控制信号的传播延迟的至少一个采样电路。

根据另一实施方案，延迟校准电路还可任选地包括附加的一行假像素和附加校准行驱动器，该附加校准行驱动器被配置为经由附加行线将附加行控制信号输出到附加的一行假像素。

根据另一个实施方案，至少一个假像素可任选地包括光电二极管，该光电二极管具有耦接到第一电源线的阳极和耦接到不同于第一电源线的第二电源线的阴极。

根据另一个实施方案，至少一个采样电路可为包括模数转换器和计数器的时间-数字转换器。

根据另一个实施方案，至少一个采样电路任选地经由第一路径耦接到一行假像素中的引导假像素，并且任选地经由第二路径耦接到一行假像素中的最后一个假像素。第一路径和第二路径任选地具有相等的长度。

根据另一个实施方案，延迟校准电路可任选地包括：延迟计算和运算电路，该延迟计算和运算电路被配置为从至少一个采样电路接收计数值，并且被配置为基于所接收的计数值运算差值；以及列采样信号延迟发生器，该列采样信号延迟发生器被配置为基于所运算出的差值生成相对于彼此逐渐延迟的采样信号。

根据另一个实施方案，成像电路还可任选地包括列读出电路，该列读出电路被配置为从像素阵列接收信号，并且由列采样信号延迟发生器生成的采样信号控制。

根据一个实施方案，提供了一种操作图像传感器的方法，该方法包括生成校准行控制信号；沿着一行假像素传播校准行控制信号；使用耦接到一行假像素中的一个或多个抽头点的一个或多个采样电路，在校准行控制信号沿着一行假像素传播时监测校准行控制信号何时到达一个或多个抽头点；从与一行假像素分开的像素阵列输出信号；以及控制列读出电路，该列读出电路基于从一个或多个采样电路输出的计数值使用逐渐延迟的采样信号从像素阵列接收信号。

上述内容仅仅为例示性的，并且可对所描述的实施方案进行各种修改。上述实施方案可单个实施或以任意组合方式实施。

Claims (10)

1.一种图像传感器，所述图像传感器包括：

像素阵列；和

延迟校准电路，所述延迟校准电路包括

假像素行，

校准行驱动器，所述校准行驱动器被配置为经由行线将行控制信号输出到所述假像素行，和

多个采样电路，所述多个采样电路耦接到沿所述行线的抽头点，并且用于测量所述行控制信号沿所述行线的传播延迟。

2.根据权利要求1所述的图像传感器，其中所述多个采样电路包括多个时间-数字转换器。

3.根据权利要求1所述的图像传感器，其中所述多个采样电路包括耦接到沿所述行线均匀分布的抽头点的多个采样电路。

4.根据权利要求1所述的图像传感器，其中所述延迟校准电路还包括：

内插电路，所述内插电路被配置为从所述多个采样电路接收计数值；

列采样信号延迟发生器，所述列采样信号延迟发生器被配置为从所述内插电路接收内插值，并且基于所述内插值生成相对于彼此逐渐延迟的采样信号；和

列读出电路，所述列读出电路被配置为从所述像素阵列接收信号，并且由所述列采样信号延迟发生器生成的所述采样信号控制。

5.根据权利要求1所述的图像传感器，其中所述延迟校准电路还包括：

附加校准行驱动器，所述附加校准行驱动器被配置为经由所述行线将附加行控制信号输出到所述假像素行，其中所述校准行驱动器设置于所述假像素行的第一末端处，并且其中所述附加校准行驱动器设置于与所述假像素行的所述第一末端相对的第二末端处。

6.根据权利要求1所述的图像传感器，其中所述延迟校准电路还包括：

附加的假像素行；和

附加校准行驱动器，所述附加校准行驱动器被配置为经由附加行线将附加行控制信号输出到所述附加的假像素行。

7.一种成像电路，所述成像电路包括：

像素阵列；和

延迟校准电路，所述延迟校准电路包括

假像素行，

校准行驱动器，所述校准行驱动器被配置为经由行线将行控制信号输出到所述假像素行，和

至少一个采样电路，所述至少一个采样电路耦接到所述假像素行中的一个或多个假像素，并且用于测量所述行控制信号沿所述行线的传播延迟。

8.根据权利要求7所述的成像电路，其中所述延迟校准电路还包括：

附加的假像素行；和

附加校准行驱动器，所述附加校准行驱动器被配置为经由附加行线将附加行控制信号输出到所述附加的假像素行。

9.根据权利要求7所述的成像电路，其中所述至少一个采样电路经由第一路径耦接到所述假像素行中的引导假像素并且经由第二路径耦接到所述假像素行中的最后一个假像素，并且其中所述第一路径和所述第二路径具有相等的长度，并且其中所述延迟校准电路还包括：

延迟计算和运算电路，所述延迟计算和运算电路被配置为从所述至少一个采样电路接收计数值，并且被配置为基于所接收的计数值运算差值；和

列采样信号延迟发生器，所述列采样信号延迟发生器被配置为基于所运算出的差值生成相对于彼此逐渐延迟的采样信号。

10.一种操作图像传感器的方法，所述方法包括：

生成校准行控制信号；

沿着假像素行传播所述校准行控制信号；

使用耦接到所述假像素行中的一个或多个抽头点的一个或多个采样电路，在所述校准行控制信号沿着所述假像素行传播时监测所述校准行控制信号何时到达所述一个或多个抽头点；

从与所述假像素行分开的像素阵列输出信号；以及

控制列读出电路，所述列读出电路基于从所述一个或多个采样电路输出的计数值使用逐渐延迟的采样信号从所述像素阵列接收所述信号。