JP2018182462A - 撮像素子 - Google Patents

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Abstract

【課題】従来の撮像素子では、高いＳ／Ｎ比の撮像信号を得ることが難しい問題があった。【解決手段】一実施の形態によれば、撮像素子は、光電変換素子ＰＤの受光量に応じた電圧レベルを第１のソースフォロワ回路４３により増幅して第１の撮像信号電圧Ｖｏｐｘを出力する光検出回路４０が形成され、当該光検出回路４０が露出するように形成される第１のチップＡと、第１のチップＡが積層され、回路形成領域が遮光される第２のチップＢと、を有し、第２のチップＢの回路形成領域には、画素値保持容量Ｃｍと、光検出回路４０が出力する第１の撮像信号電圧Ｖｏｐｘを画素値保持容量Ｃｍに転送する入力転送トランジスタ５１と、画素値保持容量Ｃｍに保持された第１の撮像信号電圧Ｖｏｐｘに基づき生成される電圧を増幅して第２の撮像信号電圧Ｖｏ１を出力する第２のソースフォロワ回路５４と、が少なくとも形成される。【選択図】図３

Description

本発明は撮像素子に関し、例えば複数枚のチップを積層した構造を有する撮像素子に関する。
カメラ等において光情報を画像データに変換する撮像素子では、光電変換素子を格子状に配置される。そして、撮像素子では、シャッター方式としてローリングシャッター方式とグローバルシャッター方式とがある。ローリングシャッター方式では、露光と撮像信号の読み出しを行毎にずらしたタイミングで行う。ローリングシャッター方式では、行単位で撮像するため、高速で動いている被写体を撮像すると、画像が斜めに流れるローリング歪が発生する。一方、グローバルシャッター方式では、全光電変換素子に対して同時に露光を行い、この露光処理により生じた撮像信号の読み出しを行う。そのため、グローバルシャッター方式ではローリング歪は発生しない。このグローバルシャッター方式に対応した撮像素子の一例が特許文献１に開示されている。
特許文献１に記載の固体撮像装置は、光電変換部が形成された第１の基板と、電荷蓄積容量部及び複数のＭＯＳトランジスタが形成された第２の基板が張り合わされた構成とされている。また、第１の基板と、第２の基板にはそれぞれ接続電極が形成されており、第１の基板と第２の基板は、接続電極により電気的に接続されている。これにより、特許文献１に記載の固体撮像装置は、グローバルシャッター機能を有する固体撮像装置をより小さい面積に形成することが可能となる。
特許第４８３５７１０号明細書
しかし、特許文献１に記載の撮像素子では、光電変換部から撮像信号を取り出して、撮像信号を画像データに変換する過程で撮像信号の電位が不安定になる、或いは混入するノイズ等に起因して、得られる画像データの画質が劣化するという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、撮像素子は、光電変換素子の受光量に応じた電圧レベルを第１のソースフォロワ回路により増幅して第１の撮像信号を出力する光検出回路が形成され、当該光検出回路が露出するように形成される第１のチップと、第１のチップが積層され、回路形成領域が遮光される第２のチップと、を有し、第２のチップの回路形成領域には、画素値保持容量と、光検出回路が出力する第１の撮像信号を画素値保持容量に転送する入力転送トランジスタと、画素値保持容量に保持された第１の撮像信号に基づき生成される電圧を増幅して第２の撮像信号を出力する第２のソースフォロワ回路と、が少なくとも形成される。
前記一実施の形態によれば、光電変換素子の受光量に応じた電圧レベルに基づき生成される画素値に重畳するノイズを低減したＳ／Ｎ比の高い画素値を取得することができる。
実施の形態１にかかる撮像素子を含むカメラシステムのブロック図である。 実施の形態１にかかる撮像素子のフロアレイアウトの概略図である。 実施の形態１にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態１にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態１にかかる撮像素子における電荷転送を説明する図である。 実施の形態１にかかる撮像素子のブロック配置を説明する図である。 図６に示した光検出回路と画素値保持回路に対応する半導体基板のレイアウト例を説明する図である。 図６に示した光検出回路と画素値保持回路に対応するマイクロバンプのレイアウト例を説明する図である。 実施の形態１にかかる撮像素子の第１のチップと第２のチップとを積層した場合の撮像素子の概略図である。 実施の形態１にかかる撮像素子の光検出回路と画素値保持回路を格子状に配置した状態を説明する回路図である。 実施の形態１にかかる撮像素子におけるグローバルシャッター動作に着目したタイミングチャートである。 実施の形態２にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 比較例にかかる撮像素子における電荷転送を説明する図である。 実施の形態２にかかる撮像素子における電荷転送を説明する図である。 実施の形態３にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態３にかかる撮像素子で用いられる画素値保持容量の構造を説明する半導体チップの断面図及び上面図である。 実施の形態３にかかる撮像素子における電荷転送を説明する図である。 実施の形態４にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態４にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態５にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態５にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態６にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態６にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態７にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態７にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態８にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態８にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態９にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態９にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態１０にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態１０にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートである。 実施の形態１１にかかる撮像素子の光検出回路と画素値保持回路を説明する回路図である。 実施の形態１１にかかる撮像素子の光検出回路と画素値保持回路を格子状に配置した状態を説明する回路図である。 図３３に示した光検出回路と画素値保持回路に対応する半導体基板のレイアウト例を説明する図である。 図３３に示した光検出回路と画素値保持回路に対応するマイクロバンプのレイアウト例を説明する図である。 実施の形態１１にかかる撮像素子の第１のチップと第２のチップとを積層した場合の撮像素子の概略図である。
実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
図１に実施の形態１にかかるカメラシステム１のブロック図を示す。図１に示すように、カメラシステム１は、ズームレンズ１１、絞り機構１２、固定レンズ１３、フォーカスレンズ１４、撮像素子１５、ズームレンズアクチュエータ１６、フォーカスレンズアクチュエータ１７、信号処理回路１８、システム制御ＭＣＵ１９、モニタ、記憶装置を有する。ここで、モニタ及び記憶装置は、カメラシステム１で撮影した画像を確認及び記憶するものであり、これらをカメラシステム１とは切り離した別のシステム上に設けても良い。
ズームレンズ１１、絞り機構１２、固定レンズ１３及びフォーカスレンズ１４は、カメラシステム１のレンズ群を構成する。ズームレンズ１１は、ズームアクチュエータ１６により位置の変更が行われる。フォーカスレンズ１４は、フォーカスアクチュエータ１７により位置の変更が行われる。そして、カメラシステム１では、各種アクチュエータによりレンズを移動させることでズーム倍率、フォーカスを変更し、かつ、絞り機構１２を動作させることで入射光量を変更する。
ズームアクチュエータ１６は、システム制御ＭＣＵ１９が出力するズーム制御信号ＳＺＣに基づきズームレンズ１１を移動させる。フォーカスアクチュエータ１７は、システム制御ＭＣＵ１９が出力するフォーカス制御信号ＳＦＣに基づきフォーカスレンズ１４を移動させる。絞り機構１２は、システム制御ＭＣＵ１９が出力する絞り制御信号ＳＤＣにより絞り量を調節する。
撮像素子１５は、例えば、フォトダイオード等の光電変換素子（以下、受光素子と称す）を有し、当該受光素子から得られた受光画素情報をデジタル値に変換して画像情報Ｄｏを出力する。また、撮像素子１５は、撮像素子１５が出力する画像情報Ｄｏを解析して画像情報Ｄｏの特徴を表す画像特徴情報ＤＣＩを出力する。この画像特徴情報ＤＣＩには、後述するオートフォーカス処理において取得される２つの画像が含まれる。さらに、撮像素子１５は、モジュール制御ＭＣＵ１８から与えられるセンサ制御信号ＳＳＣに基づき画像情報Ｄｏの画素毎のゲイン制御、画像情報Ｄｏの露光制御、及び、画像情報ＤｏのＨＤＲ（High Dynamic Range）制御を行う。撮像素子１５の詳細については後述する。
信号処理回路１８は、撮像素子１５から受信した画像情報Ｄｏに画像補正等の画像処理を施して画像データＤｉｍｇを出力する。信号処理回路１８は、受信した画像情報Ｄｏを解析して色空間情報ＤＣＤを出力する。色空間情報ＤＣＤには、例えば、画像情報Ｄｏの輝度情報、及び、色情報が含まれる。
システム制御ＭＣＵ１９は、撮像素子１５から出力される画像特徴情報ＤＣＩに基づきレンズ群のフォーカスを制御する。より具体的には、システム制御ＭＣＵ１９は、フォーカス制御信号ＳＦＣをフォーカスアクチュエータ１７に出力することでレンズ群のフォーカスを制御する。システム制御ＭＣＵ１９は、絞り制御信号ＳＤＣを絞り機構１２に出力して絞り機構１２の絞り量を調節する。さらに、システム制御ＭＣＵ１９は、外部から与えられるズーム指示に従ってズーム制御信号ＳＺＣを生成し、ズーム制御信号ＳＺＣをズームアクチュエータ１６に出力することでレンズ群のズーム倍率を制御する。
より具体的には、ズームアクチュエータ１６によりズームレンズ１１を移動することでフォーカスがずれる。そこで、システム制御ＭＣＵ１９は、撮像素子１５から得た画像特徴情報ＤＣＩに含まれる２つの画像に基づき２つの物体像間の位置的位相差を算出し、この位置的位相差に基づきレンズ群のデフォーカス量を算出する。システム制御ＭＣＵ１９は、このデフォーカス量に応じて自動的にフォーカスを合わせる。この処理がオートフォーカス制御である。
また、システム制御ＭＣＵ１９は、信号処理回路１８が出力する色空間情報ＤＣＤに含まれる輝度情報に基づき撮像素子１５の露出設定を指示する露出制御値を算出して、信号処理回路１８から出力される色空間情報ＤＣＤに含まれる輝度情報が露出制御値に近づくように撮像素子１５の露光設定及びゲイン設定を制御する。このとき、システム制御ＭＣＵ１９は、露出を変更する際に絞り機構１２の制御値を算出しても良い。
また、システム制御ＭＣＵ１９は、ユーザーからの指示に基づき画像データＤｉｍｇの輝度或いは色を調整する色空間制御信号ＳＩＣを出力する。なお、システム制御ＭＣＵ１９は、信号処理回路１８から取得した色空間情報ＤＣＤとユーザーから与えられた情報との差分に基づき色空間制御信号ＳＩＣを生成する。
実施の形態１にかかるカメラシステム１では、撮像素子１５内においてフォトダイオードから画素情報を読み出す際の経路の構成及び制御方法に特徴の１つを有する。そこで、以下では、撮像素子１５についてより詳細に説明する。
図２に実施の形態１にかかる撮像素子１５のフロアレイアウトの一部の概略図を示す。図２に示す例では、実施の形態１にかかる撮像素子１５は、２つのチップ（例えば、チップＡとチップＢ）に分割して画像情報Ｄｏを生成するために用いられる回路が配置される。図２では、撮像素子１５のフロアレイアウトのうち画素垂直制御部２０、画素アレイ２１、タイミングジェネレータ３０、保持回路アレイ３１、増幅回路３２、アナログデジタル変換回路３３、引き算回路（例えば、ＣＤＳ（Correlated Double Sampling）回路）３４、転送回路３５、出力制御部３６、出力インタフェース回路３７のフロアレイアウトのみを示した。
そして、図２に示す例では、第１のチップ（例えば、チップＡ）に画素垂直制御部２０、画素アレイ２１が配置され、第２のチップ（例えば、チップＢ）にタイミングジェネレータ３０、保持回路アレイ３１、増幅回路３２、アナログデジタル変換回路３３、引き算回路（例えば、ＣＤＳ（Correlated Double Sampling）回路）３４、転送回路３５、出力制御部３６、出力インタフェース回路３７が配置される。
また、チップＡは、チップＢに積層されるものである。チップＡの画素アレイ２１は、光に晒されるように露出される。一方、チップＢは、チップ上に形成される回路が遮光されるように形成される。例えば、チップＢ上に形成される回路は、積層されるチップＡにより少なくとも保持回路アレイ３１が遮光される。また、実施の形態１にかかる撮像素子１５は、チップＡとチップＢとをマイクロバンプによって接続し、このマイクロバンプを介して第１のチップと第２のチップとの信号の送受信を行う。
画素アレイ２１には、格子状に複数の光検出回路４０が配置される。画素垂直制御部２０は、画素アレイ２１に配置される光検出回路４０の動作を制御する。なお、実施の形態１にかかる撮像素子１５では、光検出回路４０中に画素電流源が含まれる。
タイミングジェネレータ３０は、保持回路アレイ３１、増幅回路３２、アナログデジタル変換回路３３、ＣＤＳ回路３４が動作するタイミングを制御する。保持回路アレイ３１は、格子状に複数の画素値保持回路５０が配置される。画素値保持回路５０は、光検出回路４０が出力する第１の撮像信号に基づき生成される電圧を保持し、所定のタイミングで保持している電圧に基づき生成される第２の撮像信号を出力する。
画素値保持回路５０は、光検出回路４０に対応して設けられる。増幅回路３２は、画素値保持回路５０から読み出した信号の増幅及びゲイン調整を行う。アナログデジタル変換回路３３は、増幅回路３２でゲイン調整された信号をデジタル値に変換する。ＣＤＳ回路３４は、画素値保持回路５０内のフローティングディフュージョンをリセットした際に得られるダークレベル信号に対応するダークレベル値と、画素値保持回路５０が出力する第２の撮像信号の信号レベルに対応するピクセル値と、の差分値を画素値として出力する。また、ＣＤＳ回路３４が出力する画素値は、画素情報となる。ＣＤＳ回路３４により撮像信号に重畳されているノイズが除去される。転送回路３５は、ＣＤＳ回路３４でノイズ除去された画素情報を出力制御部３６に近い方から順に出力制御部２８に転送する。出力インタフェース回路３７は、撮像素子１５の出力インタフェース回路である。
実施の形態１にかかる撮像素子１５では、チップＡに形成される光検出回路４０とチップＢに形成される画素値保持回路５０とに特徴の１つを有する。そこで、以下では撮像素子１５の光検出回路４０及び画素値保持回路５０について詳細に説明する。
図３に実施の形態１にかかる撮像素子１５の光検出回路４０と画素値保持回路５０を説明する回路図を示す。図３示すように、光検出回路４０は、フォトダイオードＰＤ、転送トランジスタ４１、第１のリセットトランジスタ（例えば、リセットトランジスタ４２）、第１の増幅トランジスタ（例えば、増幅トランジスタ４３）、第１のフローティングディフュージョン（例えば、フローティングディフュージョンＦＤｐｘ）、定電流源４４を有する。また、図３では、フローティングディフュージョンＦＤｐｘとして用いられる寄生容量Ｃｆｄｐｘを示した。
フォトダイオードＰＤは、光電変換素子であり、アノードに接地電圧が与えられ、カソードが転送トランジスタ４１のソースに接続される。転送トランジスタ４１は、ドレインがフローティングディフュージョンＦＤｐｘとなる。転送トランジスタ４１は、転送制御信号ＴＸｐｄにより開閉状態が制御される。リセットトランジスタ４２は、フローティングディフュージョンＦＤｐｘに第１のリセット信号（例えば、リセット制御信号ＲＳｐｄ）に応じて第１のリセット電圧を与える。図３に示す例では、第１のリセット信号として画素回路電源電圧ＶＤＤｐｘが用いられる。増幅トランジスタ４３は、フローティングディフュージョンＦＤｐｘの電位に基づき第１の撮像信号を出力する。定電流源４４は、増幅トランジスタ４３により構成されるソースフォロワ回路に負荷電流を与えるものである。なお、以下の説明では、第１の撮像信号は電圧Ｖｏｐｘを有するものであるため、この第１の撮像信号を第１の撮像信号電圧Ｖｏｐｘと称す。
また、図３に示すように、画素値保持回路５０は、入力転送トランジスタ５１、出力転送トランジスタ５２、第２のリセットトランジスタ（例えば、リセットトランジスタ５３）、第２の増幅トランジスタ（例えば、増幅トランジスタ５４）、選択トランジスタ５５、画素値保持容量（例えば、メモリ容量Ｃｍ）、第２のフローティングディフュージョン（例えば、フローティングディフュージョンＦＤｍｃ）を有する。また、図３に示す例では、光検出回路４０が出力する第１の撮像信号電圧Ｖｏｐｘは、マイクロバンプＭＢを介して画素値保持回路５０に入力される。つまり、マイクロバンプＭＢは、チップＡにおける第１の撮像信号電圧Ｖｏｐｘの出力端子であり、チップＢにおける第１の撮像信号電圧Ｖｏｐｘの入力端子となる。
入力転送トランジスタ５１は、ドレインに第１の撮像信号電圧Ｖｏｐｘが入力される。また、以下の説明では、入力転送トランジスタ５１の端子のうち第１の撮像信号電圧Ｖｏｐｘが入力される配線の電圧を保持入力電圧Ｖｃｉと称す。入力転送トランジスタ５１は、保持制御信号ＴＸｍｉに基づき開閉状態が制御される。
メモリ容量Ｃｍの一端には接地電圧が与えられる。そして、入力転送トランジスタ５１のソースは、メモリ容量Ｃｍの他端に接続される。出力転送トランジスタ５２のソースは、メモリ容量Ｃｍの他端に接続される。出力転送トランジスタ５２のドレインは、フローティングディフュージョンＦＤｍｃとなる。図３に示す例では、フローティングディフュージョンＦＤｍｃとてして用いられる寄生容量をＣｆｄｍｃとして示した。出力転送トランジスタ５２は、読み出し制御信号ＴＸｍｏにより開閉状態が制御される。
リセットトランジスタ５３は、フローティングディフュージョンＦＤｍｃに第２のリセット信号（例えば、リセット制御信号ＲＳｍｃ）に応じて第２のリセット電圧を与える。図３に示す例では、第２のリセット信号として保持回路電源電圧ＶＤＤｍｃが用いられる。増幅トランジスタ５４は、フローティングディフュージョンＦＤｍｃの電位に基づき第２の撮像信号を出力する。なお、以下の説明では、第２の撮像信号は電圧Ｖｏ１を有するものであるため、この第２の撮像信号を第２の撮像信号電圧Ｖｏ１と称す。選択トランジスタ５５は、ビット線ＢＬと増幅トランジスタ５４のソースとの間に設けられ、選択信号ＳＥＬにより開閉状態が制御される。ビット線ＢＬには、負荷電流源Ｉｏが設けられる。この負荷電流源Ｉｏは、増幅トランジスタ５４により構成されるソースフォロワ回路に負荷電流を与えるものである。また、負荷電流源Ｉｏは、ビット線ＢＬに接続される複数の画素値保持回路５０に対して共通して用いられる。
続いて、実施の形態１にかかる撮像素子１５の動作について説明する。図４に実施の形態１にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０の動作を説明するタイミングチャートを示す。なお、以下で説明する動作（他の実施の形態も含む）において用いられる制御信号は、画素垂直制御部２０及びタイミングジェネレータ３０により出力されるものである。
図４に示す例では、タイミングＴ０〜Ｔ１のリセット期間ＲＳＴにおいて、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ、保持制御信号ＴＸｍｉ、読み出し制御信号ＴＸｍｏとしてハイパルスを与えることで、光検出回路４０及び画素値保持回路５０の各種ノードにリセット電圧を与える。具体的には、リセット期間ＲＳＴでは、フォトダイオードＰＤ、フローティングディフュージョンＦＤｐｘの電圧Ｖｆｄｐｘ、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃ、メモリ容量Ｃｍの電圧である保持電圧Ｖｍｃ、マイクロバンプＭＢの寄生容量の保持入力電圧Ｖｃｉをリセット電圧とする。
タイミングＴ１〜Ｔ２の期間は露光期間ＥＸＰである。この露光期間ＥＸＰでは、転送制御信号ＴＸｐｄをロウレベルに維持する。また、露光期間ＥＸＰの間にリセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ、読み出し制御信号ＴＸｍｏとしてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘの電圧Ｖｆｄｐｘ、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃ、保持入力電圧Ｖｃｉをリセット電圧とする。
タイミングＴ２〜Ｔ３の期間は、メモリ書き込み期間ＷＲＴである。このメモリ書き込み期間ＷＲＴでは、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、読み出し制御信号ＴＸｍｏをロウレベルとし、かつ、転送制御信号ＴＸｐｄ、保持制御信号ＴＸｍｉをハイレベルとする。これにより、露光されたフォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤｐｘに転送されたことに応じて増幅トランジスタ４３が第１の撮像信号電圧Ｖｏｐｘを出力する。また、増幅トランジスタ４３が出力した第１の撮像信号電圧Ｖｏｐｘが画素値保持回路５０に入力される。画素値保持回路５０では、入力された第１の撮像信号電圧Ｖｏｐｘにより生じた電荷をメモリ容量Ｃｍに保持する。
タイミングＴ３〜Ｔ４は、ダークレベル読み出し期間ＤａｒｋＲＥＡＤである。ダークレベル読み出し期間ＤａｒｋＲＥＡＤでは、リセット制御信号ＲＳｍｃをハイレベルにすることでフローティングディフュージョンＦＤｍｃにリセット電圧を与え、このリセット電圧に基づき増幅トランジスタ５４がダークレベル信号を出力する。このダークレベル信号は、選択信号ＳＥＬがハイレベルとなることでビット線ＢＬに読み出される。
タイミングＴ４〜Ｔ５は、撮像信号読み出し期間ＳｉｇＲＥＡＤである。撮像信号読み出し期間ＳｉｇＲＥＡＤでは、読み出し制御信号ＴＸｍｏをハイレベルとすることで、メモリ容量Ｃｍに保持されている電荷をフローティングディフュージョンＦＤｍｃに転送する。また、フローティングディフュージョンＦＤｍｃの電圧に基づき増幅トランジスタ５４が第２の撮像信号電圧Ｖｏ１を出力する。この第２の撮像信号電圧Ｖｏ１は、選択信号ＳＥＬがハイレベルとなることでビット線ＢＬに読み出される。
ここで、図５を参照してフローティングディフュージョンＦＤｍｃに転送される電荷量に関する説明を行う。図５に示す例では、マイクロバンプの寄生容量Ｃｍｂを示した。図５では、ダークレベルとなるリセット電圧として３Ｖ（図５中、３Ｖ（Ｄａｒｋ）と記載）を用いた。また、図５に示す例では、マイクロバンプの寄生容量Ｃｍｂを４ｆＦ、メモリ容量Ｃｍを１ｆＦ、フローティングディフュージョンＦＤｍｃとなる寄生容量Ｃｆｄｍｃを１ｆＦとした。
図５に示すように、実施の形態１にかかる撮像素子１５では、光検出回路４０がソースフォロワ回路により第１の撮像信号電圧Ｖｏｐｘを出力する。そのため、第１の撮像信号電圧Ｖｏｐｘが露光により３Ｖから２Ｖに低下した場合、光検出回路４０のソースフォロワ回路が寄生容量Ｃｍｂ及びメモリ容量Ｃｍにより生じる電圧が２Ｖ（図５中、２Ｖ（Ｓｉｇ）と記載）となるように各容量を駆動する。これにより、メモリ容量Ｃｍの電圧Ｖｍｃは、３Ｖから２Ｖとなる。
そして、図５に示す例において、メモリ容量ＣｍからフローティングディフュージョンＦＤｍｃに電荷を転送すると、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃは、３Ｖから２．５Ｖ（図５中、２．５Ｖ（Ｓｉｇ＿ＴＸ）と記載）に変化する。これは、出力転送トランジスタ５２をオンさせることで、メモリ容量ＣｍとフローティングディフュージョンＦＤｍｃとなる寄生容量Ｃｆｄｍｃが合成され、この合成容量により、２つの容量で保持された電荷が、メモリ容量Ｃｍの保持電圧ＶｍｃとフローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃとが等しくなるように、再分配されるためである。
このように、実施の形態１にかかる撮像素子１５では、光検出回路４０がソースフォロワ回路により第１の撮像信号電圧Ｖｏｐｘを出力し、かつ、入力転送トランジスタ５１を介してメモリ容量Ｃｍでこの第１の撮像信号電圧Ｖｏｐｘを保持することで、増幅トランジスタ５４で増幅の対象となる電圧の振幅は０．５Ｖｐｐとなる。
ここで、実施の形態１にかかる撮像素子１５のブロック構成について更に詳細に説明する。そこで、図６に実施の形態１にかかる撮像素子のブロック配置を説明する図を示す。図６に示すように、チップＡには、光検出回路４０が格子状に複数個配置される。そして、複数の光検出回路４０は、それぞれ、マイクロバンプＭＢを介して第１の撮像信号をチップＢに伝達する。画素値保持回路５０は、光検出回路４０に対応して設けられ、チップＢ上に格子状に配置される。画素値保持回路５０は、それぞれ、マイクロバンプＭＢを介して対応する光検出回路４０から第１の撮像信号を受信する。
また、チップＢ上には、格子状に配置される画素値保持回路５０のうち同一列に配置される画素値保持回路５０毎にビット線ＢＬを有する。そして、ビット線ＢＬには、それぞれ、負荷電流源Ｉｏが設けられる。ビット線ＢＬの一端には、アナログデジタル変換回路３３が設けられる。アナログデジタル変換回路３３は、ＡＤ（Analog-to-Digital）変換器及びラッチ回路が含まれる。そして、複数のアナログデジタル変換回路３３が出力される出力値は、転送回路３５、出力制御部３６及び出力インタフェース回路３７を介して出力される。
なお、図６に示した図は、光検出回路４０と画素値保持回路５０との接続関係及び配置関係を主に説明するためのものであり、画素垂直制御部２０、タイミングジェネレータ３０、増幅回路３２、ＣＤＳ回路３４については図示を省略した。
続いて、光検出回路４０及び画素値保持回路５０のレイアウトについて説明する。そこで、図７に図３に示した光検出回路４０と画素値保持回路５０に対応する半導体基板のレイアウト例を説明する図を示す。なお、図７では、行方向に光検出回路４０と画素値保持回路５０との組を２組示し、列方向に光検出回路４０と画素値保持回路５０との組を２組示した。しかしながら、実際の撮像素子では、光検出回路４０及び画素値保持回路５０とは、膨大な数が配置される。また、図７及び後述する図８では、各回路のチップ上での位置を明示するために、回路の配置位置を示すＡ００、Ａ０１、Ａ１０、Ａ１１、Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１を示した。
図７に示すように、チップＡの半導体基板上には、複数の光検出回路４０が格子状に配置される。また、チップＢの半導体基板上には、複数の画素値保持回路５０が格子状に配置される。光検出回路４０には、それぞれフォトダイオードＰＤ、転送トランジスタ４１（図７のＴＸｐｄ）、リセットトランジスタ４２（図７のＲＳｐｄ）、増幅トランジスタ４３（図７のＡＭＩｐｄ）、定電流源４４（図７のＩＬ）が形成される。
画素値保持回路５０には、メモリ容量Ｃｍ、入力転送トランジスタ５１（図７のＴＸｍｉ）、出力転送トランジスタ５２（図７のＴＸｍｏ）、リセットトランジスタ５３（図７のＲＳｍｃ）、増幅トランジスタ５４（図７のＡＭＩｍｃ）、選択トランジスタ５５（図７のＳＥＬ）が形成される。
ここで、実施の形態１にかかる撮像素子１５では、チップＡのマイクロバンプＭＢとチップＢのマイクロバンプＭＢを半導体基板の上層に形成される配線層で形成する。そこで、図８に図３に示した光検出回路と画素値保持回路に対応するマイクロバンプのレイアウト例を説明する図である。図６で示したレイアウトは、チップＡ、Ｂの配線層のうちマイクロバンプＭＢが形成される配線層を抜き出したものである。図８に示すように、実施の形態１にかかる撮像素子１５のチップＡ、Ｂでは、半導体基板とは離れた位置に設けられる最上層の配線層にマイクロバンプＭＢが形成される。
そして、光検出回路４０のマイクロバンプＭＢの位置と、画素値保持回路５０のマイクロバンプＭＢの位置は、図７の一点鎖線を対称軸として線対称となるように配置される。マイクロバンプをこのような配置とすることで、一点鎖線を対称軸としてチップＡとチップＢを貼り合わせることで、２つのチップのマイクロバンプＢＭが接続されることになる。
そこで、実施の形態１にかかる撮像素子の第１のチップと第２のチップとを積層した場合の撮像素子の概略図を図９に示す。図９では、図７及び図６のＩＸ１−ＩＸ１に沿った撮像素子１５の断面図を上図に示し、図７及び図６のＩＸ２−ＩＸ２に沿った撮像素子１５の断面図を下図に示した。また、実施の形態１にかかる撮像素子１５では、チップＡとして、半導体基板側（回路形成面と対抗する面）に入射される光に応じて撮像信号を出力する裏面照射型の光検出回路４０を用いるものとする。図９に示すように、実施の形態１にかかる撮像素子１５は、チップＢの上層にチップＡがフリップした状態で積層される。そして、図９に示すように、チップ上において対応する位置に配置される画素値保持回路５０と光検出回路４０とが同じ位置で積層されるように、２つのチップ貼り合わされる。例えば、図９に示す例では、Ｂ１１に配置される画素値保持回路５０の上にはＡ１１に配置される光検出回路４０が積層される。
チップＡとチップＢに形成される電極（例えば、マイクロバンプＭＢとなる電極）は、チップＡをフリップさせた状態でチップＢに積層することで互いに向き合うことになる。そして、同じ位置で向かい合った場所に形成された電極が、２つのチップを貼り合わせることでマイクロバンプＭＢとなり、実施の形態１にかかる撮像素子１５が組み立てられる。なお、チップＡとチップＢとを貼り合わせた場合、２つのチップが密着した状態に近い状態になる。そして、チップＢに形成される回路を構成するトランジスタ等の素子は、チップＢの金属配線により遮光される。また、実施の形態１にかかる撮像素子１５では、異なる層において上下に重なる位置に形成された２つの配線をメモリ容量Ｃｍの電極として形成し、この２つの配線に挟まれる領域に形成される層間絶縁膜をメモリ容量Ｃｍの誘電体とする、ことでメモリ容量Ｃｍが形成される。
また、図７〜図９で示す例では、マイクロバンプＭＢの下層にトランジスタ等の回路素子を配置しないレイアウト例を示した。このように、マイクロバンプＭＢの下層に回路を配置しないことで、マイクロバンプＭＢの寄生容量を小さくすることができる。このようにマイクロバンプＭＢに関する寄生容量を小さくすることで、光検出回路４０のソースフォロワ回路が駆動すべき容量が小さくなるため、ソースフォロワが出力する撮像信号の立ち上がり速度を速め、撮像素子１５の動作速度を向上させることができる。
図９に示した実施の形態１にかかる撮像素子１５では、チップＡとチップＢとが張り合わされた状態で、チップＡの表面に形成された複数の光検出回路４０のフォトダイオードＰＤ（図７の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された光検出回路４０のフォトダイオードＰＤ、或いは、図９の位置Ａ１０、Ａ１１に形成された光検出回路４０のフォトダイオードＰＤ）が一括して露光される。そして、この露光により複数のフォトダイオードＰＤで生じた電荷は、リセットトランジスタ４２（図７の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された光検出回路４０のＲＳｐｄ、図９では不図示）によりリセット処理されたフローティングディフュージョンＦＤｐｘ（図７〜図９においては不図示）転送トランジスタ４１（図７の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された光検出回路４０のＴＸｐｄ、図９では不図示）を介して一括して転送される。そして、各光検出回路４０に設けられる増幅トランジスタ４３（図７の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された光検出回路４０のＡＭＩｐｄ、或いは、図９の位置Ａ１０、Ａ１１に形成された光検出回路４０のＡＭＩｐｄ）は、それぞれ、自トランジスタに対応して設けられるフローティングディフュージョンＦＤｐｘに転送された電荷により生じた電圧に基づき第１の撮像信号を生成し、この第１の撮像信号を一括して対応する画素値保持回路５０のメモリ容量Ｃｍ（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＣｍ、或いは、図９の位置Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＣｍ）に転送する。このとき、画素値保持回路５０の入力転送トランジスタ５３（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＴＸｍｉ、或いは、図９の位置Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＴＸｍｉ）はオン状態である。そして、チップＢでは、複数の画素値保持回路５０の入力転送トランジスタ５３をオフ状態にすることで、転送された第１の撮像信号の値を保持する。
なお、増幅トランジスタ４３に負荷電流を与える定電流源４４は、図７の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された光検出回路４０のＩＬ、或いは、図９の位置Ａ１０、Ａ１１に形成された光検出回路４０のＩＬである。また、第１の撮像信号は、マイクロバンプＭＢ（図８の位置Ａ００、Ａ０１、Ａ１０、Ａ１１に形成された画素値保持回路５０のＭＢ、及び、位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＭＢ、或いは、図９のチップＡとチップＢとの接合面に形成され、２つのチップ間を接続するＭＢ）を介してチップＡからチップＢに伝達される。
チップＢでは、同一列（図７、図８では、位置Ｂ００、Ｂ１０が同一列であって、位置Ｂ０１、Ｂ１１が同一列）に配置される複数の画素値保持回路５０（図７〜図９の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された回路）に対して共通に設けられるビット線を有する。そして、複数の画素値保持回路５０は、出力転送トランジスタ５２（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＴＸｍｏ、或いは図９の位置Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＴＸｍｏ）を行毎に異なるタイミングでオン状態とする。これにより、複数の画素値保持回路５０は、それぞれ、行毎に異なるタイミングで、リセットトランジスタ５３（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＲＳｍｃ、或いは、図９の位置Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＲＳｍｃ）によりリセット処理されたフローティングディフュージョンＦＤｍｃ（図７〜図９においては不図示）に電荷を転送する。そして、複数の光検出回路４０は、それぞれ、行毎に異なるタイミングで増幅トランジスタ５４（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＡＭＩｍｃ、図９では不図示）によりフローティングディフュージョンＦＤｍｃに生じた電圧に基づいた電圧値を有する第２の撮像信号を生成する。また、チップＢでは、選択トランジスタ５５（図７の位置Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１に形成された画素値保持回路５０のＳＥＬ、図９では不図示）を、行毎に異なるタイミングでオン状態とする。これにより、チップＢでは、第２の撮像信号を行毎に異なるタイミングで対応するビット線に出力する。
つまり、実施の形態１にかかる撮像素子１５はグローバルシャッター方式で撮像動作を行う。以下の説明では、１つの光検出回路と、１つの画素値保持回路５０の動作に着目して説明を行うが、実際には、光検出回路４０から画素値保持回路５０への撮像信号の転送は、複数の光検出回路４０と複数の画素値保持回路５０とにおいて一括して行われる。また、実施の形態１にかかる撮像素子１５では、画素値保持回路５０からの画素信号の出力は行毎に行われる。
そこで、以下で実施の形態１にかかる撮像素子１５におけるグローバルシャッター方式による動作について説明する。まず、図１０に実施の形態１にかかる撮像素子１５の光検出回路４０と画素値保持回路５０をそれぞれ格子状に配置した状態を説明する回路図を示す。図１０に示すように、実施の形態１にかかる撮像素子１５は、以下のような回路接続関係により列方向に延在するビット線ＢＬに接続される。つまり、位置Ａ００に配置された光検出回路４０は、位置Ｂ００に配置された画素値保持回路５０を介してビット線ＢＬ［０］に接続される。位置Ａ１０に配置された光検出回路４０は、位置Ｂ１０に配置された画素値保持回路５０を介してビット線ＢＬ［０］に接続される。位置Ａ０１に配置された光検出回路４０は、位置Ｂ０１に配置された画素値保持回路５０を介してビット線ＢＬ［１］に接続される。位置Ａ１１に配置された光検出回路４０は、位置Ｂ１１に配置された画素値保持回路５０を介してビット線ＢＬ［０］に接続される。
そして、ビット線ＢＬ［０］及びビット線ＢＬ［１］にはそれぞれ負荷電流源Ｉｏが設けられる。また、図１０に示すように、光検出回路４０には、それぞれ定電流源４４が設けられる。つまり、チップＡに配置される光検出回路４０には、回路毎に定電流源４４が設けられ、チップＢでは同一列に配置される複数の画素保持回路５０が接続される１つのビット線ＢＬに対して１つの負荷電流源Ｉｏが設けられる。
また、図１０に示すように、光検出回路４０は、複数の回路に対して同時に論理レベルが遷移する制御信号（例えば、転送制御信号ＴＸｐｄ、リセット制御信号ＲＳｐｄ）により制御される。一方、画素値保持回路５０では、保持制御信号ＴＸｍｉは、回路の配置位置に関わらず同一のタイミングで論理レベルが遷移するように与えられるが、読み出し制御信号ＴＸｍｏ、リセット制御信号ＲＳｍｃ及び選択信号ＳＥＬは、回路が配置される行毎に異なるタイミングで論理レベルが遷移するように与えられる。図１０では、読み出し制御信号ＴＸｍｏ、リセット制御信号ＲＳｍｃ及び選択信号ＳＥＬを示す符号の末尾に行番号を示す数字を付した。
続いて、実施の形態１にかかる撮像素子１５におけるグローバルシャッター動作について説明する。図１１に実施の形態１にかかる撮像素子１５にけるグローバルシャッター動作に着目したタイミングチャートを示す。
図１１に示す例では、タイミングＴＡ０〜ＴＡ１のリセット期間ＲＳＴにおいて、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ、保持制御信号ＴＸｍｉ、読み出し制御信号ＴＸｍｏとしてハイパルスを与えることで、光検出回路４０及び画素値保持回路５０の各種ノードにリセット電圧を与える。具体的には、リセット期間ＲＳＴでは、フォトダイオードＰＤ、フローティングディフュージョンＦＤｐｘの電圧Ｖｆｄｐｘ、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃ、メモリ容量Ｃｍの電圧である保持電圧Ｖｍｃ、マイクロバンプＭＢの寄生容量の保持入力電圧Ｖｃｉをリセット電圧とする。このリセット期間ＲＳＴの動作は、全ての光検出回路４０及び画素値保持回路５０に対して同時に行われる。
タイミングＴＡ１〜ＴＡ２の期間は露光期間ＥＸＰである。この露光期間ＥＸＰの動作も、全ての光検出回路４０及び画素値保持回路５０に対して同時に行われる。この露光期間ＥＸＰでは、転送制御信号ＴＸｐｄをロウレベルに維持する。また、露光期間ＥＸＰの間にリセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ、読み出し制御信号ＴＸｍｏとしてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘの電圧Ｖｆｄｐｘ、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃ、保持入力電圧Ｖｃｉをリセット電圧とする。
タイミングＴＡ２〜ＴＡ３の期間は、メモリ書き込み期間ＷＲＴである。このメモリ書き込み期間ＷＲＴも、全ての光検出回路４０及び画素値保持回路５０に対して同時に行われる。このメモリ書き込み期間ＷＲＴでは、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、読み出し制御信号ＴＸｍｏをロウレベルとし、かつ、転送制御信号ＴＸｐｄ、保持制御信号ＴＸｍｉをハイレベルとする。これにより、露光されたフォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤｐｘに転送されたことに応じて増幅トランジスタ４３が第１の撮像信号電圧Ｖｏｐｘを出力する。また、増幅トランジスタ４３が出力した第１の撮像信号電圧Ｖｏｐｘが画素値保持回路５０に入力される。画素値保持回路５０では、入力された第１の撮像信号電圧Ｖｏｐｘにより生じた電荷をメモリ容量Ｃｍに保持する。
タイミングＴＡ３〜ＴＡ５の期間では、まず０行目に配置される画素値保持回路５０からの撮像信号の読み出しが行われる。具体的には、タイミングＴＡ３〜ＴＡ４は、０行目に配置される画素値保持回路５０からのダークレベル読み出し期間ＤａｒｋＲＥＡＤである。このダークレベル読み出し期間ＤａｒｋＲＥＡＤでは、リセット制御信号ＲＳｍｃ０をハイレベルにすることで位置Ｂ００と位置Ｂ０１に配置される画素値保持回路５０のフローティングディフュージョンＦＤｍｃにリセット電圧を与える。そして、このリセット電圧に基づき位置Ｂ００と位置Ｂ０１に配置される画素値保持回路５０の増幅トランジスタ５４がダークレベル信号を出力する。このダークレベル信号は、選択信号ＳＥＬ０がハイレベルとなることでビット線ＢＬ［０］、ＢＬ［１］に読み出される。
タイミングＴＡ４〜ＴＡ５は、０行目に配置される画素値保持回路５０からの撮像信号の読み出しが行われる撮像信号読み出し期間ＳｉｇＲＥＡＤである。この撮像信号読み出し期間ＳｉｇＲＥＡＤでは、読み出し制御信号ＴＸｍｏ０をハイレベルとすることで、位置Ｂ００と位置Ｂ０１に配置される画素値保持回路５０のメモリ容量Ｃｍに保持されている電荷をフローティングディフュージョンＦＤｍｃに転送する。そして、位置Ｂ００に配置される画素値保持回路５０では、フローティングディフュージョンＦＤｍｃの電圧に基づき増幅トランジスタ５４が第２の撮像信号電圧Ｖｏ１［０］を出力し、選択信号ＳＥＬ０がハイレベルとなることで第２の撮像信号Ｖｏ［０］がビット線ＢＬ［０］に読み出される。位置Ｂ０１に配置される画素値保持回路５０では、フローティングディフュージョンＦＤｍｃの電圧に基づき増幅トランジスタ５４が第２の撮像信号電圧Ｖｏ１［１］を出力し、選択信号ＳＥＬ０がハイレベルとなることでこの第２の撮像信号Ｖｏ１［１］がビット線ＢＬ［１］に読み出される。
タイミングＴＡ５〜ＴＡ７の期間では、１行目に配置される画素値保持回路５０からの撮像信号の読み出しが行われる。具体的には、タイミングＴＡ５〜ＴＡ６は、１行目に配置される画素値保持回路５０からのダークレベル読み出し期間ＤａｒｋＲＥＡＤである。このダークレベル読み出し期間ＤａｒｋＲＥＡＤでは、リセット制御信号ＲＳｍｃ１をハイレベルにすることで位置Ｂ１０と位置Ｂ１１に配置される画素値保持回路５０のフローティングディフュージョンＦＤｍｃにリセット電圧を与える。そして、このリセット電圧に基づき位置Ｂ１０と位置Ｂ１１に配置される画素値保持回路５０の増幅トランジスタ５４がダークレベル信号を出力する。このダークレベル信号は、選択信号ＳＥＬ１がハイレベルとなることでビット線ＢＬ［０］、ＢＬ［１］に読み出される。
タイミングＴＡ６〜ＴＡ７は、１行目に配置される画素値保持回路５０からの撮像信号の読み出しが行われる撮像信号読み出し期間ＳｉｇＲＥＡＤである。この撮像信号読み出し期間ＳｉｇＲＥＡＤでは、読み出し制御信号ＴＸｍｏ１をハイレベルとすることで、位置Ｂ１０と位置Ｂ１１に配置される画素値保持回路５０のメモリ容量Ｃｍに保持されている電荷をフローティングディフュージョンＦＤｍｃに転送する。そして、位置Ｂ１０に配置される画素値保持回路５０では、フローティングディフュージョンＦＤｍｃの電圧に基づき増幅トランジスタ５４が第２の撮像信号電圧Ｖｏ１［０］を出力し、選択信号ＳＥＬ１がハイレベルとなることで第２の撮像信号Ｖｏ［０］がビット線ＢＬ［０］に読み出される。位置Ｂ１１に配置される画素値保持回路５０では、フローティングディフュージョンＦＤｍｃの電圧に基づき増幅トランジスタ５４が第２の撮像信号電圧Ｖｏ１［１］を出力し、選択信号ＳＥＬ１がハイレベルとなることでこの第２の撮像信号Ｖｏ１［１］がビット線ＢＬ［１］に読み出される。
上記説明より、実施の形態１にかかる撮像素子１５では、光検出回路４０がフォトダイオードＰＤを露光したことにより生じる電荷に基づき生成される電圧を、ソースフォロワ回路を介して第１の撮像信号電圧Ｖｏｐｘとして遮光された画素値保持回路５０に転送する。このとき、実施の形態１にかかる撮像素子１５では、入力転送トランジスタ５１を介してメモリ容量Ｃｍに第１の撮像信号電圧Ｖｏｐｘにより生じる電圧を保持する。これにより、実施の形態１にかかる撮像素子１５では、メモリ容量Ｃｍで保持する電圧が露光により生じる電荷の影響を受けないため、メモリ容量Ｃｍで保持する電圧にノイズが混入することを防止することが出来る。つまり、実施の形態１にかかる撮像素子１５では、メモリ容量Ｃｍで保持している電圧に基づき第２の撮像信号電圧Ｖｏ１を出力することで、撮像信号のＳ／Ｎ（Signal/Noise）比を高めることができる。
また、実施の形態１にかかる撮像素子１５では、ソースフォロワ回路を用いて、チップＢ側に与える第１の撮像信号電圧Ｖｏｐｘを生成する。これにより、実施の形態１にかかる撮像素子１５では、フローティングディフュージョンＦＤｐｘに蓄積された電荷がフローティングディフュージョンＦＤｐｘの容量値とメモリ容量Ｃｍの容量値とで分配されることで転送される動作とはならない。実施の形態１にかかる撮像素子１５では、フローティングディフュージョンＦＤｐｘに蓄積された電荷は、フローティングディフュージョンＦＤｐｘに蓄積された電荷に基づき生成される第１の撮像信号電圧Ｖｏｐｘによりメモリ容量Ｃｍに転送される。つまり、実施の形態１にかかる撮像素子１５では、メモリ容量Ｃｍに転送される撮像信号の信号レベルを高めることができる。これにより、実施の形態１にかかる撮像素子１５では、さらに撮像信号のＳ／Ｎ比を高めることができる。
グローバルシャッター方式では、光検出回路４０で生成された撮像信号が一括して画素値保持回路５０に転送するが、転送された画素信号に基づき画素値保持回路５０が撮像信号を出力するタイミングは、行毎に異なる。つまり、グローバルシャッター方式では、撮像信号が保持されてから読み出されるまでの時間が、画素値保持回路５０が配置される行毎に異なる。このような事からグローバルシャッター方式では、画素値保持回路５０で電荷を保持している期間の保持電圧Ｖｍｃの安定性が非常に重要になる。実施の形態１にかかる撮像素子１５では、画素値保持回路５０で保持している期間にチップＡに対する入射光により発生した電荷がメモリ容量Ｃｍに流れ込むことが入力転送トランジスタ５１で防止される。このようなことから、実施の形態１にかかる撮像素子１５では、画素値保持回路５０で保持している期間に保持電圧Ｖｍｃを安定して保持できるため、グローバルシャッター方式においてより顕著なＳ／Ｎ比の向上を得ることができる。
実施の形態２
実施の形態２では、実施の形態１にかかる画素値保持回路５０の別の形態となる画素値保持回路５０１について説明する。そこで、図１２に実施の形態２にかかる撮像素子１５の光検出回路４０と画素値保持回路５０１を説明する回路図を示す。なお、実施の形態２の説明において実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同一の符号を付して説明を省略する。
図１２に示すように、実施の形態２にかかる画素値保持回路５０１は、画素値保持回路５０に結合容量Ｃｉｎを追加したものである。結合容量Ｃｉｎは、マイクロバンプが設けられる端子と入力転送トランジスタ５１との間を接続する配線に挿入される。
実施の形態２にかかる撮像素子１５では、光検出回路４０のソースフォロワ回路により出力される第１の撮像信号電圧Ｖｏｐｘを、結合容量Ｃｉｎを介してメモリ容量Ｃｍで保持することで、メモリ容量Ｃｍで保持される電圧の低下を防止することができる。
そこで、実施の形態２にかかる画素値保持回路５０１における電荷転送について説明する。ここでは、比較例にかかる撮像素子と実施の形態２にかかる撮像素子とを対比させることにより、実施の形態２にかかる画素値保持回路５０１におけるＳ／Ｎ比向上の効果を説明する。
比較例にかかる撮像素子は、特許文献１の記載に基づき発明者らが考えた構成である。また、図１３において［］の符号は、特許文献１内の符号に対応する。図１３に比較例にかかる撮像素子における電荷転送を説明する図を示す。
図１３に示すように比較例にかかる撮像素子では、フォトダイオードＰＤ（図１３のＣ［ＰＤ］）の電荷を第１の転送トランジスタＴｒ１を介して保持容量（図１３のＣｍｂ［６１］）に転送する。また、比較例にかかる構成では、保持容量で保持された電荷を第２の転送トランジスタＴｒ２を介してフローティングディフュージョン（図１３のＣｆｄｍｃ［４９］）に転送する。また、図１３に示す例では、ダークレベル信号の電圧を３Ｖとする。また、図１３に示す例では、フォトダイオードＰＤの容量値を１ｆＦ、保持容量の容量値を４ｆＦ、フローティングディフュージョンの容量値を１ｆＦとする。
ここで、フローティングディフュージョンＦＤｍｃに転送される電荷量に関する説明を図１３、図１４を参照して行う。図１３は比較例の構成を用いた場合の電荷転送を説明する図である。
電荷を図１３に示す経路で転送した場合、フォトダイオードＰＤを露光したことによりフォトダイオードＰＤの電圧が３Ｖ（図１３中、３Ｖ（Ｄａｒｋ）と記載）から２Ｖ（図１３中、２Ｖ（Ｓｉｇ＿ｇｅｎ）と記載）に低下する。そして、この２Ｖの電圧に対応する電荷を保持容量に転送した場合、保持容量の電圧Ｖｍｃは３Ｖから２．８Ｖ（図１３中、２．８Ｖ（Ｓｉｇ＿ＴＸ１）と記載）に低下する。これは、第１の転送トランジスタＴｒ１をオンさせることで、フォトダイオードＰＤの容量と保持容量の容量が合成されたコンデンサにより、２つの容量で蓄積されていた電荷が、保持容量の電圧とフォトダイオードＰＤの電圧とが等しくなるように、再分配されるためである。
そして、第１の転送トランジスタＴｒ１をオフさせ、かつ、第２の転送トランジスタＴｒ２をオンさせることで、保持容量で保持されている電荷をフローティングディフュージョンに転送する。このとき、フローティングディフュージョンの電圧Ｖｆｄｍｃは、３Ｖから２．８４Ｖ（図１３中、２．８４Ｖ（Ｓｉｇ＿ＴＸ２）と記載）に低下する。これは、第２の転送トランジスタＴｒ２をオンさせることで、保持容量とフローティングディフュージョンの容量が合成されたコンデンサにより、２つの容量で蓄積されていた電荷が、保持容量の電圧とフローティングディフュージョンＣｆｄｍｃの電圧とが等しくなるように、再分配されるためである。
このように、比較例にかかる撮像素子では、最終的にソースフォロワ回路で増幅される電圧は、フォトダイオードＰＤの露光により生じた電圧差１Ｖよりも小さな０．１６Ｖｐｐとなってしまう。
続いて、図１４に実施の形態２にかかる撮像素子１５における電荷転送を説明する図を示す。図１４では、マイクロバンプの寄生容量Ｃｍｂを示した。図１４では、ダークレベルとなるリセット電圧として３Ｖ（図１４中、３Ｖ（Ｄａｒｋ）と記載）を用いた。また、図１４に示す例では、マイクロバンプの寄生容量Ｃｍｂを４ｆＦ、結合容量Ｃｉｎを４ｆＦ、メモリ容量Ｃｍを１ｆＦ、フローティングディフュージョンＦＤｍｃとなる寄生容量Ｃｆｄｍｃを１ｆＦとした。
図１４に示すように、実施の形態２にかかる撮像素子１５では、光検出回路４０がソースフォロワ回路により第１の撮像信号電圧Ｖｏｐｘを出力する。そのため、第１の撮像信号電圧Ｖｏｐｘが露光により３Ｖから２Ｖ（図１４中、２Ｖ（Ｓｉｇ）と記載）に低下した場合、一旦、結合容量Ｃｉｎの両端の電圧差が０Ｖから１Ｖに変化する。そして、この電圧差は、保持電圧Ｖｍｃが一定の電圧となるまでメモリ容量Ｃｍと結合容量Ｃｉｎとの間で電荷が再分配されることで０．２Ｖまで小さくなる。図１４に示す例では、電荷の再分配が行われた後の保持電圧Ｖｍｃは２．２Ｖ（図１４中、２．２Ｖ（Ｓｉｇ＿ＴＸ１）と記載）となる。これは、第１の撮像信号電圧Ｖｏｐｘの変化により生じた電圧差を結合容量Ｃｉｎの容量値とメモリ容量Ｃｍの容量値との容量比に基づき分圧した電圧に基づき保持電圧Ｖｍｃが決まるためである。より具体的には、第１の撮像信号電圧Ｖｏｐｘの電圧差（１Ｖ）を結合容量Ｃｉｎの容量（４ｆＦ）とメモリ容量Ｃｍの容量（１ｆＦ）で分割して保持した場合の電圧が０．２Ｖとなり、この０．２Ｖにこの時の第１の撮像信号電圧Ｖｏｐｘを加算することで算出される電圧である。
そして、図１４に示す例において、メモリ容量ＣｍからフローティングディフュージョンＦＤｍｃに電荷を転送すると、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃは、３Ｖから２．６Ｖ（図１４中、２．６Ｖ（Ｓｉｇ＿ＴＸ２）と記載）に変化する。これは、出力転送トランジスタ５２をオンさせることで、メモリ容量ＣｍとフローティングディフュージョンＦＤｍｃとなる寄生容量Ｃｆｄｍｃが合成され、この合成容量により、２つの容量で保持された電荷が、メモリ容量Ｃｍの保持電圧ＶｍｃとフローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃとが等しくなるように、再分配されるためである。
このように、実施の形態２にかかる撮像素子１５では、光検出回路４０がソースフォロワ回路により第１の撮像信号電圧Ｖｏｐｘを出力し、かつ、結合容量Ｃｉｎを設けることで、増幅トランジスタ５４で増幅の対象となる電圧の振幅は０．４Ｖｐｐとなり、比較例にかかる撮像素子よりも大きくなる。
また、実施の形態１にかかる撮像素子１５では、光検出回路４０のソースフォロワ回路から出力される第１の撮像信号電圧Ｖｏｐｘを、結合容量Ｃｉｎを介してメモリ容量Ｃｍに保持する。これにより、実施の形態１にかかる光検出回路４０のソースフォロワ回路で生じるオフセット電圧を結合容量Ｃｉｎで除去し、露光により生じた第１の撮像信号電圧Ｖｏｐｘの電圧差成分のみをメモリ容量Ｃｍに保持することができる。つまり、実施の形態２にかかる撮像素子１５では、光検出回路４０のソースフォロワ回路で生じるオフセットノイズの影響のない第２の撮像信号電圧Ｖｏ１を出力することができる。
実施の形態３
実施の形態３では、実施の形態２にかかる画素値保持回路５０１の別の形態となる画素値保持回路５０２について説明する。そこで、図１５に実施の形態３にかかる撮像素子１５の光検出回路４０と画素値保持回路５０２を説明する回路図を示す。なお、実施の形態３の説明において実施の形態１、２で説明した構成要素と同じ構成要素については実施の形態１、２と同一の符号を付して説明を省略する。
図１５に示すように、実施の形態３にかかる画素値保持回路５０２は、実施の形態２にかかる画素値保持回路５０１のメモリ容量Ｃｍとして、完全空乏型容量を用いるものである。完全空乏型容量は、ダイオードのＰＮ接合部分に形成される空乏層をコンデンサとして用いるものである。そのため、図１５では、メモリ容量Ｃｍとしてアノードが接地配線に接続され、カソードが入力転送トランジスタ５１のソースと出力転送トランジスタ５２のソースに接続される。
ここで、メモリ容量Ｃｍとして用いられるダイオードの構造について説明する。そこで、図１６に実施の形態３かかる撮像素子１５で用いられる画素値保持容量Ｃｍの構造を説明する半導体チップの断面図（上図）及び上面図（下図）を示す。
図１６の上図に示すように、画素値保持回路５０では、入力転送トランジスタ５１、メモリ容量Ｃｍ及び出力転送トランジスタ５２が第１の導電型の半導体基板（例えば、Ｐ型の半導体層であり、以下Ｐサブ基板と称す）上に形成される。このＰサブ基板には、接地電圧が与えられている。そして、メモリ容量Ｃｍは、Ｐサブ基板上に第２の導電型の第１の拡散領域（例えば、Ｎ型拡散領域）と、当該Ｎ型拡散領域の上層に形成される第１の導電型の第２の拡散領域（例えば、Ｐ型拡散領域）と、を有する。また、入力転送トランジスタ５１のドレイン及び出力転送トランジスタ５２のドレインは、Ｐサブ基板上に形成されるＮ型拡散領域により形成される。入力転送トランジスタ５１のソース及び出力転送トランジスタ５２のソースは、メモリ容量Ｃｍとして形成されるＮ型拡散領域が用いられる。なお、Ｐサブ基板については、Ｎサブ基板上にＰウェル層を形成し、このＰウェル層を図１６で示すＰサブ基板とすることもできる。また、ここでは、第１の導電型をＰ型、第２の導電型をＮ型としたが、第１の導電型をＮ型、第２の導電型をＰ型とすることもできる。
入力転送トランジスタ５１、メモリ容量Ｃｍ及び出力転送トランジスタ５２として図１６に示したような構成で形成することで、Ｐサブ基板とＰ型拡散領域がメモリ容量Ｃｍを構成するダイオードのアノードとなり、Ｎ型拡散領域がダイオードのカソードとなる。そして、カソードに電圧を加えることで、メモリ容量ＣｍのＰサブ基板とＰ型拡散領域の近傍となる領域に空乏層が形成され、この空乏層が容量として機能する。そして、Ｐサブ基板とＮ型拡散層領域間に形成される空乏層とＰ型拡散領域とＮ型拡散層領域間に形成される空乏層は製造条件で決まる電圧（ＰＤＶｄｅｐ）で、二つの空乏層がくっついて、一つの空乏層となり、Ｐサブ基板とＰ型拡散領域で挟まれたＮ型拡散領域が完全空乏化する。完全空乏化すると、この容量の両端電圧はＰＤＶｄｅｐ以上には高くならなくなり、リセット時の電圧（保持電圧Ｖｍｃのダークレベル電圧）がＰＤＶｄｅｐとなる。
また、図１６の下図に示すように、メモリ容量Ｃｍとして利用されるダイオードの幅（図１６の下図の上下方向の長さ）は、入力転送トランジスタ５１及び出力転送トランジスタ５２のゲート幅よりも広くなるように形成される。このような形状とすることでメモリ容量Ｃｍの容量値を面積効率良く大きくすることができる。また、図１６に示すように、実施の形態３にかかる撮像素子１５では、入力転送トランジスタ５１のソースとメモリ容量ＣｍのＮ型拡散領域とが連続した一体の領域に形成される。また、実施の形態３にかかる撮像素子１５では、出力転送トランジスタ５２のソースとメモリ容量ＣｍのＮ型拡散領域とが連続した一体の領域に形成される。
続いて、図１７に実施の形態３にかかる撮像素子１５における電荷転送を説明する図を示す。図１７では、マイクロバンプの寄生容量Ｃｍｂを示した。図１７では、ダークレベルとなるリセット電圧として３Ｖを用いた。また、図１７に示す例では、マイクロバンプの寄生容量Ｃｍｂを４ｆＦ、メモリ容量Ｃｍを１ｆＦ、フローティングディフュージョンＦＤｍｃとなる寄生容量Ｃｆｄｍｃを１ｆＦとした。また、メモリ容量Ｃｍが完全空乏化した際に生じる完全空乏化電圧を１Ｖとした。なお、実施の形態３では、メモリ容量Ｃｍが接合容量であるため、空乏層部分で電子・正孔対が発生し、材料固有の拡散電位が生じるためであり、例えば半導体基板がシリコン（Ｓｉ）の場合は、この完全空乏化電圧がおおよそ１Ｖになる。
図１７に示すように、メモリ容量Ｃｍとして完全空乏型の接合容量を用いた場合、保持電圧Ｖｍｃのダークレベルは、完全空乏化電圧となる１Ｖとなる。そして、第１の撮像信号電圧Ｖｏｐｘが露光により３Ｖから２Ｖに低下した場合、一旦、結合容量Ｃｉｎの両端の電圧差が２Ｖから１Ｖに変化する。そして、この電圧差は、保持電圧Ｖｍｃが一定の電圧となるまでメモリ容量Ｃｍと結合容量Ｃｉｎとの間で電荷が再分配されることで１．８Ｖまで戻る。図１４に示す例では、電荷の再分配が行われた後の保持電圧Ｖｍｃは０．２Ｖとなる。これは、第１の撮像信号電圧Ｖｏｐｘの変化により生じた電圧差を結合容量Ｃｉｎの容量値とメモリ容量Ｃｍの容量値との容量比に基づき分圧した電圧に基づき保持電圧Ｖｍｃが決まるためである。つまり、第１の撮像信号電圧Ｖｏｐｘの電圧変化量をΔＶｏｐｘ、メモリ容量Ｃｍの容量値をＣｍ、結合容量Ｃｉｎの容量値をＣｉｎ、第１の撮像信号電圧Ｖｏｐｘに電圧変化が生じる前にメモリ容量Ｃｍの両端電圧をＶＣｍ’第１の撮像信号電圧Ｖｏｐｘに電圧変化が生じる前に結合容量Ｃｉｎの両端電圧をＶＣｉｎ’とした場合、メモリ容量Ｃｍの両端の電圧は、ＶＣｍ’−ΔＶｏｐｘ×（Ｃｉｎ／（Ｃｉｎ＋Ｃｍ））＝０．２Ｖと計算され、結合容量Ｃｉｎの両端の電圧はＶＣｉｎ−ΔＶｏｐｘ×（Ｃｍ／（Ｃｉｎ＋Ｃｍ））＝１．８Ｖと計算される。このようなことから、図１７に示す例では、第１の撮像信号電圧Ｖｏｐｘが露光により３Ｖから２Ｖに低下した場合、保持電圧Ｖｍｃは、１Ｖから０．２Ｖに変化する。
そして、図１７に示す例において、メモリ容量ＣｍからフローティングディフュージョンＦＤｍｃに電荷を転送すると、フローティングディフュージョンＦＤｍｃの電圧Ｖｆｄｍｃは、３Ｖから２．２Ｖに変化する。これは、出力転送トランジスタ５２をオンさせることで、メモリ容量Ｃｍに蓄積された電荷がそのままフローティングディフュージョンＦＤｍｃに転送されるためである。このとき、メモリ容量Ｃｍの保持電圧Ｖｍｃは完全空乏化電圧に復帰する。
ここで、メモリ容量Ｃｍとして完全空乏型容量を用いた場合の電荷転送について、更に詳細に説明する。完全空乏型容量をメモリ容量Ｃｍとして用いた場合、図１７の上段の図から中段の図の状態に遷移する場合、結合容量Ｃｉｎから完全空乏化したメモリ容量Ｃｍに電荷が移動し、この電荷がメモリ容量Ｃｍにおいて空乏層を形成する正孔を埋める。つまり、埋められた正孔の量の分だけ保持電圧Ｖｍｃが低下する。続いて、図１７の中段の図から下段の図の状態となると、メモリ容量Ｃｍにおいて空乏層を形成するホールを埋めていた電荷がフローティングディフュージョンＦＤｍｃに移動する。このときの電荷の移動量は、メモリ容量Ｃｍの正孔の量が完全空乏化電圧（１Ｖ）となる正孔の量と同じになるだけの移動量、つまり、１ｆＦの容量に対して０．８Ｖ分の電位変化をもたらす移動量である。このような電荷の移動は、入力転送トランジスタ５１のソースとメモリ容量ＣｍのＮ型拡散領域とが一体に形成され、かつ、出力転送トランジスタ５２のソースとメモリ容量ＣｍのＮ型拡散領域とが一体に形成されることで実現されるものである。
このように、メモリ容量Ｃｍとして完全空乏型の接合容量を用いた場合、光検出回路４０がソースフォロワ回路により第１の撮像信号電圧Ｖｏｐｘを出力し、かつ、結合容量Ｃｉｎを設けることで、増幅トランジスタ５４で増幅の対象となる電圧の振幅は０．８Ｖｐｐとなり、図１４で示した例よりもさらに大きくなる。
なお、図１７に示した例では、フローティングディフュージョンＦＤｍｃの寄生容量Ｃｆｄｍｃの容量値を１ｆＦから０．５ｆＦとすることで、信号振幅を１．６Ｖｐｐまで拡大することができる。
このように、実施の形態３にかかる撮像素子１５では、メモリ容量Ｃｍとして完全空乏型の接合容量を用いることで、フローティングディフュージョンＦＤｍｃに転送される電荷量の低下を防止することができる。これにより、実施の形態３にかかる撮像素子１５では、画素値保持回路５０２のフローティングディフュージョンＦＤｍｃに転送される電荷量の低下を防止して、Ｓ／Ｎ比の高い第２の撮像信号電圧Ｖｏ１を出力することができる。
また、メモリ容量Ｃｍとして完全空乏型の接合容量を用いた場合、メモリ容量Ｃｍをリセットした際の保持電圧Ｖｍｃの電圧が完全空乏化電圧となり、リセット時の保持電圧Ｖｍｃにリセット動作で生じるリセットノイズの影響が残らない。そのため、実施の形態３にかかる画素値保持回路５０２では、フローティングディフュージョンＦＤｍｃをリセットする際に生じるリセットノイズが、ダークレベル信号と第２の撮像信号電圧Ｖｏ１とに等しく影響する。そのため、実施の形態３にかかる撮像素子１５では、画素値保持回路５０２の後段のＣＤＳ回路３４によりフローティングディフュージョンＦＤｍｃのリセット動作で生じるリセットノイズを精度良くキャンセルすることができる。
実施の形態４
実施の形態４では、画素値保持回路５０の変形例となる画素値保持回路５０２ａについて説明する。そこで、図１８に実施の形態４にかかる撮像素子１５の光検出回路４０と画素値保持回路５０２ａを説明する回路図を示す。なお、実施の形態４の説明において実施の形態１〜３で説明した構成要素と同じ構成要素については実施の形態１〜３と同一の符号を付して説明を省略する。
図１８に示すように、画素値保持回路５０２ａは、画素値保持回路５０２にリセットトランジスタ５７を追加したものである。リセットトランジスタ５７は、結合容量リセット制御信号ＳＷｖｒＣＬに応じて保持入力電圧Ｖｃｉをリセット電圧とする。保持入力電圧Ｖｃｉをリセットするリセット電圧は、本実施の形態では、保持回路電源電圧ＶＤＤｍｃである。
ここで、実施の形態４にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０２ａの動作について説明する。図１９に実施の形態４にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０２ａの動作を説明するタイミングチャートを示す。図１９に示した動作は、実施の形態４にかかる光検出回路４０及び画素値保持回路５０２ａに実施の形態１にかかる光検出回路４０及び画素値保持回路５０と同じ動作を行わせたものである。
図１９に示すように、実施の形態４にかかる光検出回路４０及び画素値保持回路５０２ａは、実施の形態１にかかる光検出回路４０及び画素値保持回路５０に結合容量リセット制御信号ＳＷｖｒＣＬによる保持入力電圧Ｖｃｉのリセット動作を追加したものである。具体的には、実施の形態４にかかる光検出回路４０及び画素値保持回路５０２ａでは、タイミングＴ０〜Ｔ１のリセット期間ＲＳＴと、露光期間ＥＸＰにおいて結合容量リセット制御信号ＳＷｖｒＣＬとしてハイパルスを入力することで保持入力電圧Ｖｃｉにリセット電圧を与える。
上記説明より、実施の形態４にかかる画素値保持回路５０２ａでは、結合容量Ｃｉｎの他端にメモリ容量Ｃｍを経由することなくリセット電圧を与える。これにより、実施の形態４にかかる画素値保持回路５０２ａでは、結合容量Ｃｉｎに関するリセット時間を短縮することができる。そして、リセット時間が短くなることで、実施の形態４にかかる撮像素子１５では、１回の読み出し時間が短縮されるため、フレームレートを高めることができる。
実施の形態５
実施の形態５では、光検出回路４０の変形例となる光検出回路４０ａと、画素値保持回路５０２の変形例となる画素値保持回路５０２ｂと、について説明する。そこで、図２０に実施の形態５にかかる撮像素子１５の光検出回路４０ａと画素値保持回路５０２ｂを説明する回路図を示す。なお、実施の形態５の説明において実施の形態１〜３で説明した構成要素と同じ構成要素については実施の形態１〜３と同一の符号を付して説明を省略する。
図２０に示すように、光検出回路４０ａは、１つの増幅トランジスタ４３に対して、フォトダイオードＰＤと転送トランジスタとの組を２組有する。図２０では、転送トランジスタ４１１を介してフォトダイオードＰＤ１で発生した電荷をフローティングディフュージョンＦＤｐｘに転送し、転送トランジスタ４１２を介してフォトダイオードＰＤ２で発生した電荷をフローティングディフュージョンＦＤｐｘに転送するように回路を構成した。
また、図２０に示すように、画素値保持回路５０２ｂは、画素値保持回路５０２に、メモリ容量Ｃｍ、入力転送トランジスタ５１、出力転送トランジスタ５２の組をもう１組追加したものである。具体的には、画素値保持回路５０２ｂは、結合容量ＣｉｎとフローティングディフュージョンＦＤｍｃとの間に、入力転送トランジスタ５１１、メモリ容量Ｃｍ１及び出力転送トランジスタ５２１により構成される第１の保持回路と、入力転送トランジスタ５１２、メモリ容量Ｃｍ２及び出力転送トランジスタ５２２により構成される第２の保持回路と、が並列接続される。なお、各保持回路内の素子間の接続は、入力転送トランジスタ５１、メモリ容量Ｃｍ及び出力転送トランジスタ５２により構成される保持回路と同じである。
つまり、実施の形態５にかかる撮像素子１５では、光検出回路４０ａが、フォトダイオードＰＤと転送トランジスタ４１との組を複数有し、かつ、画素値保持回路５０２ｂが、光検出回路４０ａのフォトダイオードＰＤと転送トランジスタ４１との組数と同数のメモリ容量Ｃｍ、入力転送トランジスタ５１及び出力転送トランジスタ５２の組を有する。
続いて、実施の形態５にかかる光検出回路４０ａ及び画素値保持回路５０２ｂの動作について説明する。そこで、図２１に実施の形態５にかかる撮像素子の光検出回路及び画素値保持回路の動作を説明するタイミングチャートを示す。
図２１に示すように、第１のリセット期間ＲＳＴ１（Ｔ１０〜Ｔ１１）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フォトダイオードＰＤ１、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１、マイクロバンプＭＢの寄生容量をリセットする。そして、第１のリセット期間ＲＳＴ１において、転送制御信号ＴＸｐｄ１がロウレベルになった時点からフォトダイオードＰＤ１に対する露光が開始される。
続いて、第２のリセット期間ＲＳＴ２（Ｔ１１〜Ｔ１２）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フォトダイオードＰＤ２、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２、マイクロバンプＭＢの寄生容量をリセットする。そして、第２のリセット期間ＲＳＴ２において、転送制御信号ＴＸｐｄ２がロウレベルになった時点からフォトダイオードＰＤ２に対する露光が開始される。
続いて、第１の露光期間ＥＸＰ１（Ｔ１２〜Ｔ１３）では、フォトダイオードＰＤ１、ＰＤ２が共に露光される。そして、この第１の露光期間ＥＸＰ１の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１をリセットする。
続いて、第１のメモリ書き込み期間ＷＲＴ１（Ｔ１３〜Ｔ１４）では、転送制御信号ＴＸｐｄ１としてハイパルスを与えることで、フォトダイオードＰＤ１で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第１のメモリ書き込み期間ＷＲＴ１では、保持制御信号ＴＸｍｉ１としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ１に保持する。
続いて、第２の露光期間ＥＸＰ２（Ｔ１４〜Ｔ１５）では、フォトダイオードＰＤ２が露光される。そして、この第２の露光期間ＥＸＰ２の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２をリセットする。
続いて、第２のメモリ書き込み期間ＷＲＴ２（Ｔ１５〜Ｔ１６）では、転送制御信号ＴＸｐｄ２としてハイパルスを与えることで、フォトダイオードＰＤ２で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第２のメモリ書き込み期間ＷＲＴ２では、保持制御信号ＴＸｍｉ２としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ２に保持する。
続いて、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１（Ｔ１６〜Ｔ１７）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第１の撮像信号読み出し期間ＳｉｇＲＥＡＤ１（Ｔ１７〜Ｔ１８）では、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ１に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２（Ｔ１８〜Ｔ１９）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第２の撮像信号読み出し期間ＳｉｇＲＥＡＤ２（Ｔ１９〜Ｔ２０）では、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ２に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
上記説明より、実施の形態５にかかる撮像素子１５では、光検出回路４０ａが１組のリセットトランジスタ４２と増幅トランジスタ４３とに対して２つのフォトダイオードＰＤが設けられる。そのため、実施の形態５にかかる撮像素子１５では、フォトダイオード１つ当たりに付随するトランジスタ数を削減して画素サイズを小さくすることで、面積当たりの画素数を増やすことができる。
実施の形態６
実施の形態６では、光検出回路４０の変形例となる光検出回路４０ｂと、画素値保持回路５０２の変形例となる画素値保持回路５０２ｃと、について説明する。そこで、図２２に実施の形態６にかかる撮像素子１５の光検出回路４０ｂと画素値保持回路５０２ｃを説明する回路図を示す。なお、実施の形態６の説明において実施の形態１〜３で説明した構成要素と同じ構成要素については実施の形態１〜３と同一の符号を付して説明を省略する。
図２２に示すように、光検出回路４０ｂは、１つの増幅トランジスタ４３に対して、フォトダイオードＰＤと転送トランジスタとの組を４組有する。図２２では、フォトダイオードＰＤ１で発生した電荷を、転送トランジスタ４１１を介してフローティングディフュージョンＦＤｐｘに転送する。また、フォトダイオードＰＤ２で発生した電荷を、転送トランジスタ４１２を介してフローティングディフュージョンＦＤｐｘに転送する。フォトダイオードＰＤ３で発生した電荷を、転送トランジスタ４１３を介してフローティングディフュージョンＦＤｐｘに転送する。フォトダイオードＰＤ４で発生した電荷を、転送トランジスタ４１４を介してフローティングディフュージョンＦＤｐｘに転送する。
また、図２２に示すように、画素値保持回路５０２ｃは、画素値保持回路５０に、メモリ容量Ｃｍ、入力転送トランジスタ５１、出力転送トランジスタ５２の組をもう３組追加したものである。具体的には、画素値保持回路５０２ｃは、結合容量ＣｉｎとフローティングディフュージョンＦＤｍｃとの間に、第１の保持回路から第４の保持回路が並列に接続される。第１の保持回路は、入力転送トランジスタ５１１、メモリ容量Ｃｍ１及び出力転送トランジスタ５２１により構成される。第２の保持回路は、入力転送トランジスタ５１２、メモリ容量Ｃｍ２及び出力転送トランジスタ５２２により構成される。第３の保持回路は、入力転送トランジスタ５１３、メモリ容量Ｃｍ３及び出力転送トランジスタ５２３により構成される。第４の保持回路は、入力転送トランジスタ５１４、メモリ容量Ｃｍ４及び出力転送トランジスタ５２４により構成される。なお、各保持回路内の素子間の接続は、入力転送トランジスタ５１、メモリ容量Ｃｍ及び出力転送トランジスタ５２により構成される保持回路と同じである。
つまり、実施の形態６にかかる撮像素子１５では、光検出回路４０ｂが、フォトダイオードＰＤと転送トランジスタ４１との組を複数有し、かつ、画素値保持回路５０２ｃが、光検出回路４０ｂのフォトダイオードＰＤと転送トランジスタ４１との組数と同数のメモリ容量Ｃｍ、入力転送トランジスタ５１及び出力転送トランジスタ５２の組を有する。
続いて、実施の形態６にかかる光検出回路４０ｂ及び画素値保持回路５０２ｃの動作について説明する。そこで、図２３に実施の形態６にかかる撮像素子１５の光検出回路４０ｂ及び画素値保持回路５０２ｃの動作を説明するタイミングチャートを示す。
図２３に示すように、第１のリセット期間ＲＳＴ１（Ｔ３０〜Ｔ３１）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フォトダイオードＰＤ１、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１、マイクロバンプＭＢの寄生容量をリセットする。そして、第１のリセット期間ＲＳＴ１において、転送制御信号ＴＸｐｄ１がロウレベルになった時点からフォトダイオードＰＤ１に対する露光が開始される。
続いて、第２のリセット期間ＲＳＴ２（Ｔ３１〜Ｔ３２）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フォトダイオードＰＤ２、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２、マイクロバンプＭＢの寄生容量をリセットする。そして、第２のリセット期間ＲＳＴ２において、転送制御信号ＴＸｐｄ２がロウレベルになった時点からフォトダイオードＰＤ２に対する露光が開始される。
続いて、第３のリセット期間ＲＳＴ３（Ｔ３２〜Ｔ３３）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ３、保持制御信号ＴＸｍｉ３、読み出し制御信号ＴＸｍｏ３としてハイパルスを与えることで、フォトダイオードＰＤ３、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ３、マイクロバンプＭＢの寄生容量をリセットする。そして、第３のリセット期間ＲＳＴ３において、転送制御信号ＴＸｐｄ３がロウレベルになった時点からフォトダイオードＰＤ３に対する露光が開始される。
続いて、第４のリセット期間ＲＳＴ４（Ｔ３３〜Ｔ３４）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ４、保持制御信号ＴＸｍｉ４、読み出し制御信号ＴＸｍｏ４としてハイパルスを与えることで、フォトダイオードＰＤ４、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ４、マイクロバンプＭＢの寄生容量をリセットする。そして、第４のリセット期間ＲＳＴ４において、転送制御信号ＴＸｐｄ４がロウレベルになった時点からフォトダイオードＰＤ４に対する露光が開始される。
続いて、第１の露光期間ＥＸＰ１（Ｔ３４〜Ｔ３５）では、フォトダイオードＰＤ１〜ＰＤ４がいずれも露光される。そして、この第１の露光期間ＥＸＰ１の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１をリセットする。
続いて、第１のメモリ書き込み期間ＷＲＴ１（Ｔ３５〜Ｔ３６）では、転送制御信号ＴＸｐｄ１としてハイパルスを与えることで、フォトダイオードＰＤ１で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第１のメモリ書き込み期間ＷＲＴ１では、保持制御信号ＴＸｍｉ１としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ１に保持する。
続いて、第２の露光期間ＥＸＰ２（Ｔ３６〜Ｔ３７）では、フォトダイオードＰＤ２〜ＰＤ４がいずれもが露光される。そして、この第２の露光期間ＥＸＰ２の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２をリセットする。
続いて、第２のメモリ書き込み期間ＷＲＴ２（Ｔ３７〜Ｔ３８）では、転送制御信号ＴＸｐｄ２としてハイパルスを与えることで、フォトダイオードＰＤ２で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第２のメモリ書き込み期間ＷＲＴ２では、保持制御信号ＴＸｍｉ２としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ２に保持する。
続いて、第３の露光期間ＥＸＰ３（Ｔ３８〜Ｔ３９）では、フォトダイオードＰＤ３、ＰＤ４が共に露光される。そして、この第３の露光期間ＥＸＰ３の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ３、読み出し制御信号ＴＸｍｏ３としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ３をリセットする。
続いて、第３のメモリ書き込み期間ＷＲＴ３（Ｔ３９〜Ｔ４０）では、転送制御信号ＴＸｐｄ３としてハイパルスを与えることで、フォトダイオードＰＤ３で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第３のメモリ書き込み期間ＷＲＴ３では、保持制御信号ＴＸｍｉ３としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ３に保持する。
続いて、第４の露光期間ＥＸＰ４（Ｔ４０〜Ｔ４１）では、フォトダイオードＰＤ４が露光される。そして、この第４の露光期間ＥＸＰ４の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ４、読み出し制御信号ＴＸｍｏ４としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ４をリセットする。
続いて、第４のメモリ書き込み期間ＷＲＴ４（Ｔ４１〜Ｔ４２）では、転送制御信号ＴＸｐｄ４としてハイパルスを与えることで、フォトダイオードＰＤ４で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第４のメモリ書き込み期間ＷＲＴ４では、保持制御信号ＴＸｍｉ４としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ４に保持する。
続いて、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１（Ｔ４２〜Ｔ４３）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第１の撮像信号読み出し期間ＳｉｇＲＥＡＤ１（Ｔ４３〜Ｔ４４）では、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ１に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２（Ｔ４４〜Ｔ４５）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第２の撮像信号読み出し期間ＳｉｇＲＥＡＤ２（Ｔ４５〜Ｔ４６）では、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ２に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第３のダークレベル読み出し期間ＤａｒｋＲＥＡＤ３（Ｔ４６〜Ｔ４７）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第３のダークレベル読み出し期間ＤａｒｋＲＥＡＤ３において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第３の撮像信号読み出し期間ＳｉｇＲＥＡＤ３（Ｔ４７〜Ｔ４８）では、読み出し制御信号ＴＸｍｏ３としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ３に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第４のダークレベル読み出し期間ＤａｒｋＲＥＡＤ４（Ｔ４８〜Ｔ４９）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第３のダークレベル読み出し期間ＤａｒｋＲＥＡＤ３において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第４の撮像信号読み出し期間ＳｉｇＲＥＡＤ４（Ｔ４９〜Ｔ５０）では、読み出し制御信号ＴＸｍｏ４としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ４に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
上記説明より、実施の形態６にかかる撮像素子１５では、光検出回路４０ａが１組のリセットトランジスタ４２と増幅トランジスタ４３とに対して４つのフォトダイオードＰＤが設けられる。そのため、実施の形態６にかかる撮像素子１５では、実施の形態５にかかる撮像素子１５よりも、フォトダイオード１つ当たりに付随するトランジスタ数をさらに削減することができる。また、実施の形態６にかかる撮像素子１５では、実施の形態５にかかる撮像素子１５よりも、画素サイズを小さくすることで、面積当たりの画素数を増やすことができる。
実施の形態７
実施の形態７では、光検出回路４０ｂと、画素値保持回路５０２ｃの変形例となる画素値保持回路５０２ｄと、の組み合わせについて説明する。そこで、図２４に実施の形態７にかかる撮像素子１５の光検出回路４０ｂと画素値保持回路５０２ｄを説明する回路図を示す。なお、実施の形態７の説明において実施の形態１〜３、６で説明した構成要素と同じ構成要素については実施の形態１〜３、６と同一の符号を付して説明を省略する。
図２２に示すように、画素値保持回路５０２ｄは、画素値保持回路５０２ｃのメモリ容量Ｃｍ、入力転送トランジスタ５１、出力転送トランジスタ５２の組毎にリセットトランジスタ５３、増幅トランジスタ５４及び選択トランジスタ５５を追加したものである。具体的には、画素値保持回路５０２ｄは、結合容量ＣｉｎとフローティングディフュージョンＦＤｍｃとの間に、第１の保持回路から第４の保持回路が並列に接続される。そして、第１の保持回路に対して、リセットトランジスタ５３１、増幅トランジスタ５４１及び選択トランジスタ５５１が設けられる。第２の保持回路に対しては、リセットトランジスタ５３２、増幅トランジスタ５４２及び選択トランジスタ５５２が設けられる。第３の保持回路に対しては、リセットトランジスタ５３３、増幅トランジスタ５４３及び選択トランジスタ５５３が設けられる。第４の保持回路に対しては、リセットトランジスタ５３４、増幅トランジスタ５４４及び選択トランジスタ５５４が設けられる。また、増幅トランジスタ５４１〜５４４に対しては、それぞれ独立したビット線が設けられる。また、リセットトランジスタ５３４、増幅トランジスタ５４４及び選択トランジスタ５５４の接続関係は、リセットトランジスタ５３、増幅トランジスタ５４及び選択トランジスタ５５と同じである。
つまり、実施の形態７にかかる撮像素子１５では、光検出回路４０ｂが、フォトダイオードＰＤと転送トランジスタ４１との組を複数有し、かつ、画素値保持回路５０２ｄが光検出回路４０ｂのフォトダイオードＰＤと転送トランジスタ４１との組数と同数のメモリ容量Ｃｍ、入力転送トランジスタ５１、出力転送トランジスタ５２、第２のフローティングディフュージョン、第２のリセットトランジスタ５３及び第２の増幅トランジスタ５５の組を有する。
続いて、実施の形態７にかかる光検出回路４０ｂ及び画素値保持回路５０２ｄの動作について説明する。そこで、図２５に実施の形態７にかかる撮像素子１５の光検出回路５０２ｂ及び画素値保持回路５０２ｄの動作を説明するタイミングチャートを示す。
図２５に示すように、第１のリセット期間ＲＳＴ１（Ｔ６０〜Ｔ６１）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ１、転送制御信号ＴＸｐｄ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フォトダイオードＰＤ１、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ１、メモリ容量Ｃｍ１、マイクロバンプＭＢの寄生容量をリセットする。そして、第１のリセット期間ＲＳＴ１において、転送制御信号ＴＸｐｄ１がロウレベルになった時点からフォトダイオードＰＤ１に対する露光が開始される。
続いて、第２のリセット期間ＲＳＴ２（Ｔ６１〜Ｔ６２）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ２、転送制御信号ＴＸｐｄ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フォトダイオードＰＤ２、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ２、メモリ容量Ｃｍ２、マイクロバンプＭＢの寄生容量をリセットする。そして、第２のリセット期間ＲＳＴ２において、転送制御信号ＴＸｐｄ２がロウレベルになった時点からフォトダイオードＰＤ２に対する露光が開始される。
続いて、第３のリセット期間ＲＳＴ３（Ｔ６２〜Ｔ６３）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ３、転送制御信号ＴＸｐｄ３、保持制御信号ＴＸｍｉ３、読み出し制御信号ＴＸｍｏ３としてハイパルスを与えることで、フォトダイオードＰＤ３、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ３、メモリ容量Ｃｍ３、マイクロバンプＭＢの寄生容量をリセットする。そして、第３のリセット期間ＲＳＴ３において、転送制御信号ＴＸｐｄ３がロウレベルになった時点からフォトダイオードＰＤ３に対する露光が開始される。
続いて、第４のリセット期間ＲＳＴ４（Ｔ６３〜Ｔ６４）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ４、転送制御信号ＴＸｐｄ４、保持制御信号ＴＸｍｉ４、読み出し制御信号ＴＸｍｏ４としてハイパルスを与えることで、フォトダイオードＰＤ４、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ４、メモリ容量Ｃｍ４、マイクロバンプＭＢの寄生容量をリセットする。そして、第４のリセット期間ＲＳＴ４において、転送制御信号ＴＸｐｄ４がロウレベルになった時点からフォトダイオードＰＤ４に対する露光が開始される。
続いて、第１の露光期間ＥＸＰ１（Ｔ６４〜Ｔ６５）では、フォトダイオードＰＤ１〜ＰＤ４がいずれも露光される。そして、この第１の露光期間ＥＸＰ１の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ１、メモリ容量Ｃｍ１をリセットする。
続いて、第１のメモリ書き込み期間ＷＲＴ１（Ｔ６５〜Ｔ６６）では、転送制御信号ＴＸｐｄ１としてハイパルスを与えることで、フォトダイオードＰＤ１で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第１のメモリ書き込み期間ＷＲＴ１では、保持制御信号ＴＸｍｉ１としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ１に保持する。
続いて、第２の露光期間ＥＸＰ２（Ｔ６６〜Ｔ６７）では、フォトダイオードＰＤ２〜ＰＤ４がいずれもが露光される。そして、この第２の露光期間ＥＸＰ２の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ２、メモリ容量Ｃｍ２をリセットする。
続いて、第２のメモリ書き込み期間ＷＲＴ２（Ｔ６７〜Ｔ６８）では、転送制御信号ＴＸｐｄ２としてハイパルスを与えることで、フォトダイオードＰＤ２で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第２のメモリ書き込み期間ＷＲＴ２では、保持制御信号ＴＸｍｉ２としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ２に保持する。
続いて、第３の露光期間ＥＸＰ３（Ｔ６８〜Ｔ６９）では、フォトダイオードＰＤ３、ＰＤ４が共に露光される。そして、この第３の露光期間ＥＸＰ３の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ３、保持制御信号ＴＸｍｉ３、読み出し制御信号ＴＸｍｏ３としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ３、メモリ容量Ｃｍ３をリセットする。
続いて、第３のメモリ書き込み期間ＷＲＴ３（Ｔ６９〜Ｔ７０）では、転送制御信号ＴＸｐｄ３としてハイパルスを与えることで、フォトダイオードＰＤ３で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第３のメモリ書き込み期間ＷＲＴ３では、保持制御信号ＴＸｍｉ３としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ３に保持する。
続いて、第４の露光期間ＥＸＰ４（Ｔ７０〜Ｔ７１）では、フォトダイオードＰＤ４が露光される。そして、この第４の露光期間ＥＸＰ４の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ４、保持制御信号ＴＸｍｉ４、読み出し制御信号ＴＸｍｏ４としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ４、メモリ容量Ｃｍ４をリセットする。
続いて、第４のメモリ書き込み期間ＷＲＴ４（Ｔ７１〜Ｔ７２）では、転送制御信号ＴＸｐｄ４としてハイパルスを与えることで、フォトダイオードＰＤ４で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第４のメモリ書き込み期間ＷＲＴ４では、保持制御信号ＴＸｍｉ４としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ４に保持する。
続いて、ダークレベル読み出し期間ＤａｒｋＲＥＡＤ（Ｔ７２〜Ｔ７３）では、リセット制御信号ＲＳｍｃ１〜ＲＳｍｃ４としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃ１〜ＦＤｍｃ４をリセット電圧とする。また、ダークレベル読み出し期間ＤａｒｋＲＥＡＤにおいて、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４１〜５４４がそれぞれ生成するダークレベル信号をビット線ＢＬ１〜ＢＬ４に出力する。
続いて、撮像信号読み出し期間ＳｉｇＲＥＡＤ（Ｔ７３〜Ｔ７４）では、読み出し制御信号ＴＸｍｏ１〜ＴＸｍｏ４としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃ１〜ＦＤｍｃ４にメモリ容量Ｃｍ１〜Ｃｍ４に保持されている電荷をそれぞれ転送する。また、増幅トランジスタ５４１〜５４４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃ１〜ＦＤｍｃ４に生じた電圧に基づき第２の撮像信号電圧Ｖｏ１〜Ｖｏ４を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４１〜５４４が生成した第２の撮像信号電圧Ｖｏ１〜Ｖｏ４をビット線ＢＬに出力する。
上記説明より、実施の形態７にかかる撮像素子１５では、光検出回路４０ａが１組のリセットトランジスタ４２と増幅トランジスタ４３とに対して４つのフォトダイオードＰＤが設けられる。そのため、実施の形態７にかかる撮像素子１５では、実施の形態６にかかる撮像素子１５よりも、フォトダイオード１つ当たりに付随するトランジスタ数をさらに削減することができる。また、実施の形態７にかかる撮像素子１５では、メモリ容量Ｃｍ毎に増幅トランジスタ５４及びビット線ＢＬを設けることで、複数のダークレベル信号及び撮像信号を一括して読み出して、動作を高速化することができる。
実施の形態８
実施の形態８では、光検出回路４０に対して、画素値保持回路５０２の変形例となる画素値保持回路５０２ｅを設けた例について説明する。そこで、図２６に実施の形態８にかかる撮像素子１５の光検出回路４０と画素値保持回路５０２ｅを説明する回路図を示す。なお、実施の形態８の説明において実施の形態１〜３で説明した構成要素と同じ構成要素については実施の形態１〜３と同一の符号を付して説明を省略する。
図２６に示すように、画素値保持回路５０２ｅは、画素値保持回路５０２のリセットトランジスタ５３のドレインに与えられる電圧として保持回路電源電圧ＶＤＤｍｃとは独立したリセット電圧ＶＲＳが与えられる。また、画素値保持回路５０２ｅは、画素値保持回路５０に対して、リセットトランジスタ５７、５８が追加される。リセットトランジスタ５７は、ソースが結合容量Ｃｉｎと入力転送トランジスタ５１とを接続する配線に接続され、ドレインに結合容量リセット電圧ＶＲｅｆＣＬが与えられ、ゲートに結合容量リセット制御信号ＳＷｖｒＣＬが与えられる。リセットトランジスタ５８は、メモリ容量Ｃｍの他端に接続され、ドレインにメモリ容量リセット電圧ＶＲｅｆＣＭが与えられ、ゲートにメモリ容量リセット制御信号ＳＷｖｒＣＭが与えられる。
つまり、実施の形態８にかかる画素値保持回路５０２ｅでは、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ及び結合容量Ｃｉｎをそれぞれ独立したリセット電圧でリセットする。
そこで、実施の形態８にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０２ｅの動作について説明する。図２７に実施の形態８にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０２ｅの動作を説明するタイミングチャートを示す。図２７に示すタイミングチャートは、実施の形態８にかかる光検出回路４０及び画素値保持回路５０２ｅに図４で示した実施の形態１にかかる光検出回路４０及び画素値保持回路５０の動作と同じ動作を行わせたものである。
図２７に示すように、実施の形態８にかかる光検出回路４０及び画素値保持回路５０２ｅの動作では、結合容量リセット制御信号ＳＷｖｒＣＬ及びメモリ容量リセット制御信号ＳＷｖｒＣＭが追加される。そして、結合容量リセット制御信号ＳＷｖｒＣＬ及びメモリ容量リセット制御信号ＳＷｖｒＣＭは、リセット制御信号ＲＳｐｄと同じタイミングでハイパルスが生じるように生成される。これにより、実施の形態８にかかる画素値保持回路５０２ｅでは、メモリ容量Ｃｍに電荷が転送される前にそれぞれに対応した電圧でリセットされる。
上記説明より、実施の形態８にかかる画素値保持回路５０２ｅでは、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ、結合容量Ｃｉｎをそれぞれ独立したリセット電圧でリセットすることで、リセットに要する時間を短縮することができる。また、実施の形態８にかかる画素値保持回路５０２ｅでは、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ、結合容量Ｃｉｎをそれぞれ独立したリセット電圧でリセットすることで、各領域を最適なリセット電圧でリセットすることができる。
実施の形態９
実施の形態９では、光検出回路４０に対して、実施の形態５で説明した画素値保持回路５０２ｂを設けた例について説明する。そこで、図２８に実施の形態９にかかる撮像素子１５の光検出回路４０と画素値保持回路５０２ｂを説明する回路図を示す。なお、実施の形態９の説明において実施の形態１〜３、５で説明した構成要素と同じ構成要素については実施の形態１〜３、５と同一の符号を付して説明を省略する。
実施の形態９にかかる撮像素子１５では、実施の形態１で説明した光検出回路４０に対して実施の形態５で説明した画素値保持回路５０２ｂを設けることで、フォトダイオードＰＤを異なる長さで露光することで得られる２つの撮像信号を画素値保持回路５０２ｂで保持する。そこで、実施の形態９にかかる光検出回路４０及び画素値保持回路５０２ｂの動作について詳細に説明する。図２９に実施の形態９にかかる撮像素子１５の光検出回路４０及び画素値保持回路５０２ｂの動作を説明するタイミングチャートを示す。
図２９に示すように、第１のリセット期間ＲＳＴ１（Ｔ８０〜Ｔ８１）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フォトダイオードＰＤ、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１、マイクロバンプＭＢの寄生容量をリセットする。そして、第１のリセット期間ＲＳＴ１において、転送制御信号ＴＸｐｄがロウレベルになった時点からフォトダイオードＰＤに対する露光が開始される。
続いて、第１の露光期間ＥＸＰ１（Ｔ８１〜Ｔ８２）では、フォトダイオードＰＤが露光される。そして、この第１の露光期間ＥＸＰ１の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１をリセットする。
続いて、第１のメモリ書き込み期間ＷＲＴ１（Ｔ８２〜Ｔ８３）では、転送制御信号ＴＸｐｄとしてハイパルスを与えることで、フォトダイオードＰＤで生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第１のメモリ書き込み期間ＷＲＴ１では、保持制御信号ＴＸｍｉ１としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ１に保持する。
続いて、第２のリセット期間ＲＳＴ２（Ｔ８３〜Ｔ８４）において、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フォトダイオードＰＤ、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２、マイクロバンプＭＢの寄生容量をリセットする。そして、第２のリセット期間ＲＳＴ２において、転送制御信号ＴＸｐｄがロウレベルになった時点からフォトダイオードＰＤに対する露光が開始される。
続いて、第２の露光期間ＥＸＰ２（Ｔ８４〜Ｔ８５）では、フォトダイオードＰＤが露光される。この第２の露光期間ＥＸＰ２の長さは、第１の露光期間ＥＸＰ１よりも短く設定される。そして、この第２の露光期間ＥＸＰ２の期間内に、リセット制御信号ＲＳｐｄ、リセット制御信号ＲＳｍｃ、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２をリセットする。
続いて、第２のメモリ書き込み期間ＷＲＴ２（Ｔ８５〜Ｔ８６）では、転送制御信号ＴＸｐｄとしてハイパルスを与えることで、フォトダイオードＰＤで生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第２のメモリ書き込み期間ＷＲＴ２では、保持制御信号ＴＸｍｉ２としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ２に保持する。
続いて、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１（Ｔ８６〜Ｔ８７）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第１の撮像信号読み出し期間ＳｉｇＲＥＡＤ１（Ｔ８７〜Ｔ８８）では、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ１に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２（Ｔ８８〜Ｔ８９）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第２の撮像信号読み出し期間ＳｉｇＲＥＡＤ２（Ｔ８９〜Ｔ９０）では、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ２に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
上記説明より、実施の形態９にかかる撮像素子１５では、異なる長さの露光期間で得られる２つの撮像信号を、画素値保持回路５０２ｂで保持する。そして、画素値保持回路５０２ｂは、保持した２つの撮像信号をそれぞれ個別のタイミングで出力する。そして、実施の形態９にかかる撮像素子１５では、異なる長さの露光期間で得られる２つの撮像信号を合成して１つの画素値を生成する。このように、異なる長さの露光期間で得られる２つの撮像信号を合成して１つの画素値を生成することで、実施の形態９にかかる撮像素子１５では、ダイナミックレンジの広い画素値を得ることができる。例えば、輝度が低い部分の明瞭度が高い画素値を長い露光期間で得られた撮像信号から生成し、輝度が高い部分の明瞭度が高い画素値を短い露光期間で得られた撮像信号から生成することで、画像全体の輝度のダイナミックレンジを広げることができる。
実施の形態１０
実施の形態１０では、実施の形態５で説明した画素値保持回路５０２ｂに対して、光検出回路４０の変形例となる光検出回路４０ｃを設けた例について説明する。そこで、図３０に実施の形態１０にかかる撮像素子１５の光検出回路４０ｃと画素値保持回路５０２ｂを説明する回路図を示す。なお、実施の形態１０の説明において実施の形態１〜３、５で説明した構成要素と同じ構成要素については実施の形態１〜３、５と同一の符号を付して説明を省略する。
図３０に示すように、光検出回路４０ｃは、実施の形態１にかかる光検出回路４０を２つ含み、かつ２つの光検出回路４０が出力する第１の撮像信号を１つのマイクロバンプＭＢを介して画素値保持回路５０２ｂに伝達する。
具体的には、光検出回路４０ｃは、第１の光検出回路と第２の光検出回路とを含む。第１の光検出回路は、フォトダイオードＰＤ１、転送トランジスタ４１１、リセットトランジスタ４２１、増幅トランジスタ４３１、定電流源４４１、選択トランジスタ４５１を有する。第２の光検出回路は、フォトダイオードＰＤ２、転送トランジスタ４１２、リセットトランジスタ４２２、増幅トランジスタ４３２、定電流源４４２、選択トランジスタ４５１を有する。そして、各光検出回路は、第１の撮像信号を、選択トランジスタを介してマイクロバンプに与える。なお、各光検出回路内のフォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び、定電流源の素子接続関係は、光検出回路４０と同じである。
続いて、実施の形態１０にかかる撮像素子１５の光検出回路４０ｃ及び画素値保持回路５０２ｂの動作について説明する。そこで図３１に実施の形態１０にかかる撮像素子１５の光検出回路４０ｃ及び画素値保持回路５０２ｂの動作を説明するタイミングチャートを示す。図３１に示す例は、実施の形態１０にかかる光検出回路４０ｃ及び画素値保持回路５０２ｂに、図２１で示した実施の形態５にかかる光検出回路４０ａ及び画素値保持回路５０２ｂと同じ動作を行わせたものである。
図３１に示すように、実施の形態１０にかかる撮像素子１５の光検出回路４０ｃ及び画素値保持回路５０２ｂの動作は、実施の形態５にかかる光検出回路４０ａ及び画素値保持回路５０２ｂと同じ動作に対して、リセット制御信号ＲＳｐｄとして、第１の光検出回路に対応したリセット制御信号ＲＳｐｄ１と第２の光検出回路に対応したリセット制御信号ＲＳｐｄ２が用いられる点が異なる。また、実施の形態１０にかかる撮像素子１５の光検出回路４０ｃ及び画素値保持回路５０２ｂの動作では、選択トランジスタ４５１、４５２に対応した選択信号ＳＥＬ１、ＳＥＬ２が用いられる。
図３１に示すように、第１のリセット期間ＲＳＴ１（Ｔ１０〜Ｔ１１）において、リセット制御信号ＲＳｐｄ１、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ１、選択信号ＳＥＬ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フォトダイオードＰＤ１、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１、マイクロバンプＭＢの寄生容量をリセットする。なお、選択信号ＳＥＬ１は、他のパルス信号よりもハイ期間が長く設定される。そして、第１のリセット期間ＲＳＴ１において、転送制御信号ＴＸｐｄ１がロウレベルになった時点からフォトダイオードＰＤ１に対する露光が開始される。
続いて、第２のリセット期間ＲＳＴ２（Ｔ１１〜Ｔ１２）において、リセット制御信号ＲＳｐｄ２、リセット制御信号ＲＳｍｃ、転送制御信号ＴＸｐｄ２、選択信号ＳＥＬ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フォトダイオードＰＤ２、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２、マイクロバンプＭＢの寄生容量をリセットする。なお、選択信号ＳＥＬ２は、他のパルス信号よりもハイ期間が長く設定される。そして、第２のリセット期間ＲＳＴ２において、転送制御信号ＴＸｐｄ２がロウレベルになった時点からフォトダイオードＰＤ２に対する露光が開始される。
続いて、第１の露光期間ＥＸＰ１（Ｔ１２〜Ｔ１３）では、フォトダイオードＰＤ１、ＰＤ２が共に露光される。そして、この第１の露光期間ＥＸＰ１の期間内に、リセット制御信号ＲＳｐｄ１、リセット制御信号ＲＳｍｃ、選択信号ＳＥＬ１、保持制御信号ＴＸｍｉ１、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ１をリセットする。なお、選択信号ＳＥＬ１については、第１の露光期間ＥＸＰ１の後に行われる第１のメモリ書き込み期間ＷＲＴ１が終了するまでハイレベルを維持する。
続いて、第１のメモリ書き込み期間ＷＲＴ１（Ｔ１３〜Ｔ１４）では、転送制御信号ＴＸｐｄ１としてハイパルスを与えることで、フォトダイオードＰＤ１で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第１のメモリ書き込み期間ＷＲＴ１では、保持制御信号ＴＸｍｉ１としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ１に保持する。
続いて、第２の露光期間ＥＸＰ２（Ｔ１４〜Ｔ１５）では、フォトダイオードＰＤ２が露光される。そして、この第２の露光期間ＥＸＰ２の期間内に、リセット制御信号ＲＳｐｄ２、リセット制御信号ＲＳｍｃ、選択信号ＳＥＬ２、保持制御信号ＴＸｍｉ２、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｐｘ、フローティングディフュージョンＦＤｍｃ、メモリ容量Ｃｍ２をリセットする。なお、選択信号ＳＥＬ２については、第２の露光期間ＥＸＰ２の後に行われる第２のメモリ書き込み期間ＷＲＴ２が終了するまでハイレベルを維持する。
続いて、第２のメモリ書き込み期間ＷＲＴ２（Ｔ１５〜Ｔ１６）では、転送制御信号ＴＸｐｄ２としてハイパルスを与えることで、フォトダイオードＰＤ２で生じた電荷をフローティングディフュージョンＦＤｐｘに転送し、かつ、フローティングディフュージョンＦＤｐｘの電圧に基づき第１の撮像信号電圧Ｖｏｐｘを生成する。また、第２のメモリ書き込み期間ＷＲＴ２では、保持制御信号ＴＸｍｉ２としてハイパルスを与えることで、第１の撮像信号電圧Ｖｏｐｘに基づき生成される電荷をメモリ容量Ｃｍ２に保持する。
続いて、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１（Ｔ１６〜Ｔ１７）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第１のダークレベル読み出し期間ＤａｒｋＲＥＡＤ１において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第１の撮像信号読み出し期間ＳｉｇＲＥＡＤ１（Ｔ１７〜Ｔ１８）では、読み出し制御信号ＴＸｍｏ１としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ１に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
続いて、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２（Ｔ１８〜Ｔ１９）では、リセット制御信号ＲＳｍｃとしてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃをリセット電圧とする。また、第２のダークレベル読み出し期間ＤａｒｋＲＥＡＤ２において、選択信号ＳＥＬとしてハイパルスを与えることで、リセット電圧に基づき増幅トランジスタ５４が生成するダークレベル信号をビット線ＢＬに出力する。
続いて、第２の撮像信号読み出し期間ＳｉｇＲＥＡＤ２（Ｔ１９〜Ｔ２０）では、読み出し制御信号ＴＸｍｏ２としてハイパルスを与えることで、フローティングディフュージョンＦＤｍｃにメモリ容量Ｃｍ２に保持されている電荷を転送する。また、増幅トランジスタ５４が、転送された電荷に基づきフローティングディフュージョンＦＤｍｃに生じた電圧に基づき第２の撮像信号電圧Ｖｏ１を出力する。そして、選択信号ＳＥＬとしてハイパルスを与えることで、増幅トランジスタ５４が生成した第２の撮像信号電圧Ｖｏ１をビット線ＢＬに出力する。
上記説明より、実施の形態１０にかかる撮像素子１５では、光検出回路４０ｃ内の第１の光検出回路及び第２の光検出回路のそれぞれの出力に選択トランジスタが接続され、複数の選択トランジスタを１個のバンプに接続する。図２０に示した実施の形態５にかかる光検出回路４０ａと画素値保持回路５０２ｂの組み合わせでは、複数のフォトダイオードＰＤを１つの増幅トランジスタに複数のフォトダイオードＰＤを接続していたため、光検出回路内のリセット動作がフォトダイオード毎に独立して行えなかった。しかしながら、実施の形態１０にかかる構成では、画素のリセット動作をフォトダイオード毎に独立して行えるため、前の画素の撮像信号読み出しと次の画素のリセットの間隔を短くすることができる。これにより、実施の形態１０にかかる撮像素子１５では、実施の形態５にかかる撮像素子１５よりも高速に撮像信号を読み出すことができる。
実施の形態１１
実施の形態１１では、光検出回路４０内の定電流源４４を画素値保持回路５０に配置する例について説明する。そこで、図３２に実施の形態１１にかかる撮像素子１５の光検出回路４０ｄと画素値保持回路５０ａを説明する回路図を示す。なお、実施の形態１１の説明において実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同一の符号を付して説明を省略する。
図３２に示すように、実施の形態１１にかかる光検出回路４０ｄは、実施の形態１の光検出回路４０から定電流源４４を除いたものである。一方、実施の形態１１にかかる画素値保持回路５０ａは、実施の形態１にかかる画素値保持回路５０に対して定電流源４４が追加される。画素値保持回路５０ａにおいて、定電流源４４は、結合容量ＣｉｎとマイクロバンプＭＢとを結ぶ配線と接地配線との間に設けられる。
ここで、複数の光検出回路４０ｄと画素値保持回路５０ａとを配置した場合の定電流源４４の配置について説明する。そこで、図３３に実施の形態１１にかかる撮像素子１５の光検出回路４０ｄと画素値保持回路５０ａを格子状に配置した状態を説明する回路図を示す。図３３は、図１０に示した実施の形態１にかかる撮像素子１５に関する回路図を実施の形態１１にかかる撮像素子１５の回路配置に合わせて書き換えたものである。
図３３に示すように、実施の形態１１にかかる撮像素子１５では、画素値保持回路５０ａがそれぞれ、各画素値保持回路に対応する光検出回路４０ｂのソースフォロワ回路の能動負荷となる定電流源４４を有する。
また、図３４に図３３に示した光検出回路と画素値保持回路に対応する半導体基板のレイアウト例を説明する図を示す。図３４に示すように、実施の形態１１にかかる撮像素子１５では、チップＡに配置される光検出回路４０ｄに定電流源４４が配置されず、この定電流源４４はチップＢの画素値保持回路５０ａに配置される。
図３５に図３３に示した光検出回路と画素値保持回路に対応するマイクロバンプＭＢのレイアウト例を説明する図を示す。図３５に示すように、マイクロバンプＭＢの配置は、図８に示した実施の形態１にかかる撮像素子１５のマイクロバンプＭＢの配置と実質的に同じである。
図３６に実施の形態１１にかかる撮像素子１５のチップＡとチップＢとを積層した場合の撮像素子の概略図を示す。なお、図３６に示した断面図は、図３４及び図３５に示したＸＸＸＶＩ１−ＸＸＸＶＩ１及びＸＸＸＶＩ２−ＸＸＸＶＩ２に沿ったものである。図３６に示すように、実施の形態１１にかかる撮像素子１５では、チップＢのマイクロバンプＭＢの下層に定電流源４４となる定電流源ＩＬが配置される。
このように、定電流源４４を画素値保持回路５０ａに設けることで、光検出回路４０ｄに含まれる素子数を削減することができる。このように、光検出回路４０ｄの素子数を削減することで、フォトダイオードＰＤの面積を大きくする、或いは、メタル開口面積を増加させることができる。これにより、実施の形態１１にかかる撮像素子１５では、感度を向上させることができる。また、実施の形態１１にかかる撮像素子１５では、ダイナミックレンジを拡大させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記実施の形態で説明した撮像素子は、以下のような観点で捉えることもできる。
（付記１）
複数の光検出回路が格子状に形成され、前記複数の光検出回路が露出するように形成される第１のチップと、
前記光検出回路が出力する撮像信号を受信する複数の画素値保持回路が形成され、チップが遮光される第２のチップと、を有し、
前記光検出回路は、
光電変換素子と、
前記光電変換素子の受光量に応じた電圧レベルを増幅して第１の撮像信号を出力する第１のソースフォロワ回路と、を有し、
前記第２のチップの画素値保持回路は、それぞれ、
画素値保持容量と、
前記光検出回路が出力する第１の撮像信号を前記画素値保持容量に転送する入力転送トランジスタと、
画素値保持容量に保持された第１の撮像信号に基づき生成される電圧を増幅して第２の撮像信号を出力する第２のソースフォロワ回路と、を有する撮像素子。
（付記２）
前記画素値保持回路は、
フローティングディフュージョンと、
前記画素値保持容量から前記フローティングディフュージョンに電荷を転送する出力転送トランジスタと、
前記第２のソースフォロワ回路において前記フローティングディフュージョンに生じた電圧を増幅する増幅トランジスタと、を有する付記１に記載の撮像素子。
（付記３）
格子状に複数の光検出回路が配置される撮像素子であって、
第１の光検出回路と、
前記第１の光検出回路と同一列に配置される第２の光検出回路と、を有し、
前記第１の光検出回路と前記第２の光検出回路とが、それぞれ、
光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子と前記フローティングディフュージョンとの間に設けられる転送トランジスタと、
前記フローティングディフュージョンにリセット信号に応じてリセット電圧を与えるリセットトランジスタと、
前記フローティングディフュージョンの電位に基づき撮像信号を出力する増幅トランジスタと、
前記増幅トランジスタに負荷電流を与える定電流源と、を有し、
前記第１の光検出回路の前記増幅トランジスタは、前記第１の光検出回路に対応して設けられる出力端子を介して前記撮像信号を出力し、
前記第２の光検出回路の前記増幅トランジスタは、前記第２の光検出回路に対応して設けられる出力端子を介して前記撮像信号を出力する撮像素子。
（付記４）
格子状に複数の光検出回路が配置される撮像素子であって、
第１の光検出回路と、
前記第１の光検出回路と同一列に配置される第２の光検出回路と、を有し、
前記第１の光検出回路と前記第２の光検出回路とが、それぞれ、
光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子と前記フローティングディフュージョンとの間に設けられる転送トランジスタと、
前記フローティングディフュージョンにリセット信号に応じてリセット電圧を与えるリセットトランジスタと、
前記フローティングディフュージョンの電位に基づき撮像信号を出力する増幅トランジスタと、を有し、
前記第１の光検出回路の前記増幅トランジスタは、前記第１の光検出回路に対応して設けられる第１の出力端子を介して他チップから与えられる負荷電流を用いてソースフォロワ回路として機能し、かつ、前記第１の出力端子に対して前記撮像信号を出力し、
前記第２の光検出回路の前記増幅トランジスタは、前記第２の光検出回路に対応して設けられる第２の出力端子を介して他チップから与えられる負荷電流を用いてソースフォロワ回路として機能し、かつ、前記第２の出力端子に対して前記撮像信号を出力する撮像素子。
１ カメラシステム
１１ ズームレンズ
１２ 絞り機構
１３ 固定レンズ
１４ フォーカスレンズ
１５ 撮像素子
１６ ズームレンズアクチュエータ
１７ フォーカスレンズアクチュエータ
１８ 信号処理回路
１９ システム制御ＭＣＵ
２０ 画素垂直制御部
２１ 画素アレイ
２２ 画素電流源
３０ タイミングジェネレータ
３１ 保持回路アレイ
３２ 増幅回路
３３ アナログデジタル変換回路
３４ ＣＤＳ回路
３５ 転送回路
３６ 出力制御部
３７ 出力インタフェース回路
４０、４０ａ〜４０ｄ 光検出回路
４１ 転送トランジスタ
４２ リセットトランジスタ
４３ 増幅トランジスタ
４４ 定電流源
４５１、４５２ 選択トランジスタ
５０、５０ａ、５０２ａ〜５０２ｅ 画素値保持回路
５１ 入力転送トランジスタ
５２ 出力転送トランジスタ
５３ リセットトランジスタ
５４ 増幅トランジスタ
５５ 選択トランジスタ
５７ リセットトランジスタ
５８ リセットトランジスタ
ＰＤ フォトダイオード
Ｃｍ メモリ容量
Ｃｉｎ 結合容量
ＲＳｐｄ リセット制御信号
ＲＳｍｃ リセット制御信号
ＳＷｖｒＣＬ 結合容量リセット制御信号
ＳＷｖｒＣＭ メモリ容量リセット制御信号
ＴＸｐｄ 転送制御信号
ＴＸｍｉ 保持制御信号
ＴＸｍｏ 読み出し制御信号
ＳＥＬ、ＳＥＬ１、ＳＥＬ２ 選択信号
ＦＤｐｘ フローティングディフュージョン
ＦＤｍｃ フローティングディフュージョン
Ｖｏｐｘ 第１の撮像信号
Ｖｏ１ 第２の撮像信号
Ｖｍｃ 保持電圧
Ｖｃｉ 保持入力電圧
ＶＤＤｐｘ 画素回路電源電圧
ＶＤＤｍｃ 保持回路電源電圧
ＶＲｅｆＣＬ 結合容量リセット電圧
ＶＲｅｆＣＭ メモリ容量リセット電圧
ＶＲ リセット電圧
ＰＤＶｄｅｐ 完全空乏化電圧

Claims (15)

  1. 複数の光検出回路が格子状に形成され、前記複数の光検出回路が形成される第１のチップと、
    前記光検出回路が出力する撮像信号を受信する複数の画素値保持回路が形成される第２のチップと、を有し、
    前記光検出回路は、
    光電変換素子と、
    第１のフローティングディフュージョンと、
    前記光電変換素子と前記第１のフローティングディフュージョンとの間に設けられる転送トランジスタと、
    前記第１のフローティングディフュージョンに第１のリセット信号に応じて第１のリセット電圧を与える第１のリセットトランジスタと、
    前記第１のフローティングディフュージョンの電位に基づき第１の撮像信号を出力する第１の増幅トランジスタと、を備え、
    前記第２のチップの前記画素値保持回路は、それぞれ、
    一端に接地電圧が与えられる画素値保持容量と、
    第２のフローティングディフュージョンと、
    一端に前記第１の撮像信号が入力され、他端が前記画素値保持容量の他端に接続される入力転送トランジスタと、
    一端が前記画素値保持容量の他端に接続され、他端が前記第２のフローティングディフュージョンに接続される出力転送トランジスタと、
    前記第２のフローティングディフュージョンに第２のリセット信号に応じて第２のリセット電圧を与える第２のリセットトランジスタと、
    前記第２のフローティングディフュージョンの電位に基づき第２の撮像信号を出力する第２の増幅トランジスタと、を備える撮像素子。
  2. 前記画素値保持容量は、アノードに接地電圧が与えられ、カソードが前記入力転送トランジスタの他端及び前記出力転送トランジスタの一端に接続されるダイオードの接合容量である請求項１に記載の撮像素子。
  3. 前記画素値保持容量は、
    接地電圧が与えられる第１の導電型の半導体基板と、
    前記第１の導電型の半導体基板の上層に形成された第２の導電型の第１の拡散領域と、
    前記第１の拡散領域の上層に形成された第１の導電型の第２の拡散領域と、を有し、
    前記第１の拡散領域と前記入力転送トランジスタの他端とが連続した一体の領域に形成され、前記第１の拡散領域と前記出力転送トランジスタの一端とが連続した一体の領域に形成される請求項１に記載の撮像素子。
  4. 前記第２のチップは、前記入力転送トランジスタと入力端子との間に直列に挿入される結合容量を有する請求項１に記載の撮像素子。
  5. 前記結合容量と前記入力転送トランジスタとの間に第３のリセット信号に応じて第３のリセット電圧を与える第３のリセットトランジスタを有する請求項４に記載の撮像素子。
  6. 前記第２の増幅トランジスタは、選択トランジスタを介して、同一列に配置される前記画素値保持回路に対して共通に設けられるビット線に前記撮像信号を出力する請求項１に記載の撮像素子。
  7. 前記第１のチップは、前記光検出回路の前記光電変換素子に対して一括して露光されたことに応じて生じた撮像信号を一括して対応する前記画素値保持回路の前記画素値保持容量に転送し、
    前記第２のチップは、同一列に配置される複数の前記画素値保持回路に対して共通に設けられるビット線を有し、
    前記画素値保持回路は、前記画素値保持容量に保持している前記撮像信号を行毎に対応する前記ビット線に出力する請求項１に記載の撮像素子。
  8. 前記光検出回路は、
    前記光電変換素子と前記転送トランジスタとの組を複数有し、
    前記画素値保持回路は、
    前記光検出回路の前記光電変換素子と前記転送トランジスタとの組数と同数の前記画素値保持容量、前記入力転送トランジスタ及び前記出力転送トランジスタの組を有する請求項１に記載の撮像素子。
  9. 前記光検出回路は、
    前記光電変換素子と前記転送トランジスタとの組を複数有し、
    前記画素値保持回路は、
    前記光検出回路の前記光電変換素子と前記転送トランジスタとの組数と同数の前記画素値保持容量、前記入力転送トランジスタ、前記出力転送トランジスタ、第２のフローティングディフュージョン、前記第２のリセットトランジスタ及び前記第２の増幅トランジスタの組を有する請求項１に記載の撮像素子。
  10. 前記第２のチップは、同一列に配置される前記画素値保持回路に対して共通に設けられる複数のビット線を有し、
    前記複数のビット線は、前記画素値保持回路内の複数の前記第２の増幅トランジスタのそれぞれに対応する請求項９に記載の撮像素子。
  11. 前記画素値保持容量の他端に第４のリセット信号に応じて第４のリセット電圧を与える第４のリセットトランジスタを有する請求項１に記載の撮像素子。
  12. 前記画素値保持回路は、前記画素値保持容量、前記入力転送トランジスタ及び前記出力転送トランジスタの組を複数有する請求項１に記載の撮像素子。
  13. 前記光検出回路は、
    前記光電変換素子、前記転送トランジスタ、前記第１のフローティングディフュージョン、前記第１のリセットトランジスタ及び前記第１の増幅トランジスタの組を複数有し、
    前記画素値保持回路は、
    前記光検出回路の前記光電変換素子と前記転送トランジスタとの組数と同数の前記画素値保持容量、前記入力転送トランジスタ及び前記出力転送トランジスタの組を有する請求項１に記載の撮像素子。
  14. 前記第２のチップは、前記第１の増幅トランジスタのソースと接地配線との間に接続される負荷電流源を有する請求項１に記載の撮像素子。
  15. 前記第１のチップに形成される光検出回路と、前記第２のチップに形成される画素値保持回路とはマイクロバンプによって接続される請求項１に記載の撮像素子。
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