TWI664704B - 半導體裝置及包含其之封裝結構 - Google Patents

半導體裝置及包含其之封裝結構 Download PDF

Info

Publication number
TWI664704B
TWI664704B TW106109887A TW106109887A TWI664704B TW I664704 B TWI664704 B TW I664704B TW 106109887 A TW106109887 A TW 106109887A TW 106109887 A TW106109887 A TW 106109887A TW I664704 B TWI664704 B TW I664704B
Authority
TW
Taiwan
Prior art keywords
substrate
active layer
item
semiconductor device
electrode
Prior art date
Application number
TW106109887A
Other languages
English (en)
Other versions
TW201830631A (zh
Inventor
林孝羲
程子璿
蔡欣昌
Original Assignee
台達電子工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台達電子工業股份有限公司 filed Critical 台達電子工業股份有限公司
Publication of TW201830631A publication Critical patent/TW201830631A/zh
Application granted granted Critical
Publication of TWI664704B publication Critical patent/TWI664704B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66946—Charge transfer devices
    • H01L29/66962—Charge transfer devices with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本揭露提供一種半導體裝置。該半導體裝置包括：一基板；一主動層，設置於該基板上；一穿孔，穿過該主動層；以及複數個電極，設置於該主動層上並連接該穿孔。此外，本揭露亦提供一種包含該半導體裝置之封裝結構。

Description

半導體裝置及包含其之封裝結構
本揭露係有關於一種半導體裝置，特別是有關於一種具有穿孔穿過特定材料主動層的半導體裝置及包含其之封裝結構。
在半導體工業中，積體電路(IC)的生產主要有三個階段：晶圓製造、IC製造、以及IC封裝。藉由實施與晶圓製造、電路設計、光罩製造、晶圓切割等相關步驟來製作晶片(晶粒)。藉由晶圓切割所獲得的每一各別晶片可經晶片上的連接結構電性連接外部信號，之後再利用封裝材料封裝晶片。至此，完成IC封裝製程。所述封裝製程係用來避免晶片遭受水氣、熱、雜訊等的影響；同時，封裝製程可提供晶片與外部電路之間電性連接的介質。
隨著IC集積度的提高，晶片封裝結構有愈來愈複雜與多樣化的趨勢。隨著更高效能與更高密度需求的增加，積體電路裝置持續需要包括更多元件與晶粒以滿足不同應用的需求。如此，元件可堆疊於彼此頂部或置於更鄰近印刷電路板(PCB)的位置，以降低裝置尺寸及成本。例如，在多晶粒積體電路封裝中，多個晶粒可堆疊於彼此頂部。
然而，使用更高效能與更高功率的積體電路裝置 可能導致與散熱有關的問題。由多晶粒積體電路封裝中的許多晶粒所產生的過多熱可能導致封裝內的元件故障。
因此，開發一種可以各種方式，例如雙側散熱方式，來移除所產生的過多熱的封裝結構是眾所期待的。
本揭露之一實施例提供一種半導體裝置，包括：一基板；一主動層(active layer)，設置於該基板上；一穿孔(via)，穿過該主動層；以及複數個電極，設置於該主動層上並連接該穿孔。
在部分實施例中，該基板為一矽基基板(silicon-based substrate)。
在部分實施例中，該主動層為一氮化物基層(nitride-based layer)。
在部分實施例中，該主動層包括氮化鎵(gallium nitride，GaN)。
在部分實施例中，該電極藉由該穿孔電性連接該基板。
在部分實施例中，該等電極橫向設置於該主動層上。
在部分實施例中，該等電極包括一源極、一汲極、以及一閘極。
在部分實施例中，該源極藉由該穿孔電性連接該基板。
本揭露之一實施例提供一種封裝結構，包括：一 導電結構、一半導體裝置、以及一封裝材料。該半導體裝置連接該導電結構。該半導體裝置包括一基板、一主動層、一穿孔、以及複數個電極，該基板具有一第一側與一第二側，該主動層設置於該基板之該第一側上，該穿孔穿過該主動層，該等電極設置於該主動層上並連接該穿孔，以及該封裝材料覆蓋該半導體裝置以及一部分之該導電結構，露出該基板之該第二側以及一部分之該導電結構。
在部分實施例中，該導電結構包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
在部分實施例中，該導電結構更包括連接一印刷電路板(PCB)。
在部分實施例中，該封裝結構更包括一散熱元件(thermal dissipating component)，設置於該基板之該第二側以及該封裝材料上。
在部分實施例中，該散熱元件包括一散熱片(heat sink)或一散熱塊(heat slug)。
本揭露之一實施例提供一種封裝結構，包括：一半導體裝置，包括一基板、一主動層、一穿孔、以及一電極，其中該主動層設置於該基板與該電極之間，該主動層包括該穿孔電性連接該電極與該基板，以及該穿孔穿過該主動層；一導電結構，設置於該電極上；以及一封裝材料，包圍該半導體裝置與該導電結構，其中一部分之該半導體裝置與一部分之該導電結構自該封裝材料露出。
相較於傳統摻雜III-V族的矽基板，在本揭露中， 係將一種新穎的具有特定材料(例如，氮化鎵)的主動層設置於矽基板上，以供後續電極的設置。本揭露具有橫向源極/汲極/閘極以及設置於源極/汲極/閘極與矽基板之間具有特定材料(例如，氮化鎵)的主動層的半導體裝置適用於高電流以及高頻的應用。在此種裝置結構中，電極的其中之一者(例如，源極)藉由形成穿過主動層的穿孔電性連接矽基板，使得矽基板具有穩定的電特性，以及具有與其連接的電極(例如，源極)相同的電位。此可穩定位於矽基板上方主動層的功能。
在本揭露封裝結構中，除了從與導電結構(即，導線架、金屬箔、或電鍍材料)連接的印刷電路板(PCB)側移除熱之外，所產生的熱亦可從封裝結構中基板與散熱元件或散熱片結合的另一側(即，未被封裝材料覆蓋的一側)移除，實現雙側散熱的效果。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
10‧‧‧半導體裝置
12‧‧‧基板
14‧‧‧主動層
16‧‧‧穿孔
18‧‧‧電極
18’‧‧‧第一電極
18”‧‧‧第二電極
18'''‧‧‧第三電極
20、40‧‧‧封裝結構
22‧‧‧導電結構(導線架、重分佈層結構)
22’‧‧‧第一連接部
22”‧‧‧第二連接部
22'''‧‧‧第三連接部
24‧‧‧封裝材料
26‧‧‧基板的第一側
28‧‧‧基板的第二側
30‧‧‧絕緣層
32‧‧‧金屬層
42‧‧‧印刷電路板
46‧‧‧散熱元件
第1圖係根據本揭露之一實施例，一種半導體裝置的剖面示意圖；第2圖係根據本揭露之一實施例，一種封裝結構的剖面示意圖；第3圖係根據本揭露之一實施例，一種封裝結構的剖面示意圖； 第4圖係根據本揭露之一實施例，一種封裝結構的剖面示意圖；第5圖係根據本揭露之一實施例，一種封裝結構的剖面示意圖。
請參閱第1圖，根據本揭露之一實施例，提供一種半導體裝置10。第1圖為半導體裝置10的剖面示意圖。
半導體裝置10包括一基板12、一主動層(active layer)14、一穿孔(via)16、以及複數個電極18，例如一第一電極18’、一第二電極18”、以及一第三電極18'''。主動層14設置於基板12上。穿孔16形成穿過主動層14。電極18設置於主動層14上並連接穿孔16。
在部分實施例中，基板12可為一矽基基板(silicon-based substrate)或一含矽基板(silicon-containing substrate)。
在部分實施例中，主動層14可為一氮化物基層(nitride-based layer)，例如，一氮化鎵(gallium nitride，GaN)層。
在部分實施例中，電極18可包括一源極、一汲極、以及一閘極，例如，第一電極18’作為源極、第二電極18”作為汲極、以及第三電極18'''作為閘極。
在部分實施例中，電極18可橫向設置於主動層14上，例如，源極(第一電極18’)與汲極(第二電極18”)橫向設置 於主動層14上(即，設置於相同平面)。因此，半導體裝置10可為一橫向功率元件，例如，一橫向高功率元件。
在部分實施例中，電極18的其中之一可藉由穿孔16電性連接基板12，例如，源極(第一電極18’)藉由穿孔16電性連接基板12。
請參閱第2圖，根據本揭露之一實施例，提供一種封裝結構20。第2圖為封裝結構20的剖面示意圖。
封裝結構20包括一導電結構22、一半導體裝置10、以及一封裝材料24。半導體裝置10連接導電結構22。封裝材料24覆蓋半導體裝置10以及一部分之導電結構22。
半導體裝置10包括一基板12，具有一第一側26與一第二側28、一主動層(active layer)14、一穿孔(via)16、以及複數個電極18，例如，一第一電極18’、一第二電極18”、以及一第三電極18'''。主動層14設置於基板12的第一側26上。穿孔16形成穿過主動層14。電極18設置於主動層14上並連接穿孔16。值得注意的是，未被封裝材料24覆蓋的基板12的第二側28以及一部分之導電結構22暴露於外。
在部分實施例中，導電結構22可包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
在此實施例中，導電結構22為一導線架(leadframe)。
在部分實施例中，導線架22可包括複數個連接部，例如，一第一連接部22’、一第二連接部22”、以及一第三連接部22'''。
在部分實施例中，導線架22的連接部可包括低電位(low-voltage)連接部與高電位(high-voltage)連接部，例如，導線架22的第一連接部22’作為一低電位連接部，導線架22的第二連接部22”作為一高電位連接部。
在部分實施例中，基板12可為一矽基基板(silicon-based substrate)或一含矽基板(silicon-containing substrate)。
在部分實施例中，主動層14可為一氮化物基層(nitride-based layer)，例如，一氮化鎵(gallium nitride，GaN)層。
在部分實施例中，電極18可包括一源極、一汲極、以及一閘極，例如，第一電極18’作為源極、第二電極18”作為汲極、以及第三電極18'''作為閘極。
在部分實施例中，電極18可橫向設置於主動層14上，例如，源極(第一電極18’)與汲極(第二電極18”)橫向設置於主動層14上(即，設置於相同平面)。因此，半導體裝置10可為一橫向功率元件，例如，一橫向高功率元件。
在部分實施例中，電極18的其中之一可藉由穿孔16電性連接基板12，例如，源極(第一電極18’)藉由穿孔16電性連接基板12。
在部分實施例中，源極(第一電極18’)可連接導線架22的低電位連接部(第一連接部22’)，汲極(第二電極18”)可連接導線架22的高電位連接部(第二連接部22”)。半導體裝置10設置於基板12上的電極18連接導線架22的連接部。因此，本 揭露採用覆晶技術(flip chip technology)，以將反置的半導體裝置10貼附於導線架22上。
請參閱第3圖，根據本揭露之一實施例，提供一種封裝結構20。第3圖為封裝結構20的剖面示意圖。
封裝結構20包括一導電結構22、一半導體裝置10、以及一封裝材料24。半導體裝置10連接導電結構22。封裝材料24覆蓋半導體裝置10以及一部分之導電結構22。
半導體裝置10包括一基板12，具有一第一側26與一第二側28、一主動層(active layer)14、一穿孔(via)16、以及複數個電極18，例如，一第一電極18’、一第二電極18”、以及一第三電極18'''。主動層14設置於基板12的第一側26上。穿孔16形成穿過主動層14。電極18設置於主動層14上並連接穿孔16。值得注意的是，未被封裝材料24覆蓋的基板12的第二側28以及一部分之導電結構22暴露於外。
在部分實施例中，導電結構22可包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
在此實施例中，導電結構22為電鍍材料，作為一重分佈層(redistribution layer，RDL)結構。
在部分實施例中，重分佈層結構22可設置於半導體裝置10的電極18上。
在部分實施例中，重分佈層結構22可包括彼此堆疊的複數絕緣層30以及複數金屬層32，如第3圖所示。
在部分實施例中，重分佈層結構22的絕緣層30可包括環氧樹脂材料。
在部分實施例中，重分佈層結構22的金屬層32可包括導線架、金屬箔、或電鍍材料。
在部分實施例中，基板12可為一矽基基板(silicon-based substrate)或一含矽基板(silicon-containing substrate)。
在部分實施例中，主動層14可為一氮化物基層(nitride-based layer)，例如，一氮化鎵(gallium nitride，GaN)層。
在部分實施例中，電極18可包括一源極、一汲極、以及一閘極，例如，第一電極18’作為源極、第二電極18”作為汲極、以及第三電極18'''作為閘極。
在部分實施例中，電極18可橫向設置於主動層14上，例如，源極(第一電極18’)與汲極(第二電極18”)橫向設置於主動層14上(即，設置於相同平面)。因此，半導體裝置10可為一橫向功率元件，例如，一橫向高功率元件。
在部分實施例中，電極18的其中之一可藉由穿孔16電性連接基板12，例如，源極(第一電極18’)藉由穿孔16電性連接基板12。
請參閱第4圖，根據本揭露之一實施例，提供一種封裝結構40。第4圖為封裝結構40的剖面示意圖。
封裝結構40包括一導電結構22、一半導體裝置10、以及一封裝材料24。半導體裝置10連接導電結構22。封裝材料24覆蓋半導體裝置10以及一部分之導電結構22。
半導體裝置10包括一基板12，具有一第一側26與 一第二側28、一主動層(active layer)14、一穿孔(via)16、以及複數個電極18，例如，一第一電極18’、一第二電極18”、以及一第三電極18'''。主動層14設置於基板12的第一側26上。穿孔16形成穿過主動層14。電極18設置於主動層14上並連接穿孔16。值得注意的是，未被封裝材料24覆蓋的基板12的第二側28以及一部分之導電結構22暴露於外。
在部分實施例中，導電結構22可包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
在此實施例中，導電結構22為一導線架(leadframe)。
在部分實施例中，導線架22可包括複數個連接部，例如，一第一連接部22’、一第二連接部22”、以及一第三連接部22'''。
在部分實施例中，導線架22的連接部可包括低電位(low-voltage)連接部與高電位(high-voltage)連接部，例如，導線架22的第一連接部22’作為一低電位連接部，導線架22的第二連接部22”作為一高電位連接部。
在部分實施例中，基板12可為一矽基基板(silicon-based substrate)或一含矽基板(silicon-containing substrate)。
在部分實施例中，主動層14可為一氮化物基層(nitride-based layer)，例如，一氮化鎵(gallium nitride，GaN)層。
在部分實施例中，電極18可包括一源極、一汲極、 以及一閘極，例如，第一電極18’作為源極、第二電極18”作為汲極、以及第三電極18'''作為閘極。
在部分實施例中，電極18可橫向設置於主動層14上，例如，源極(第一電極18’)與汲極(第二電極18”)橫向設置於主動層14上(即，設置於相同平面)。因此，半導體裝置10可為一橫向功率元件，例如，一橫向高功率元件。
在部分實施例中，電極18的其中之一可藉由穿孔16電性連接基板12，例如，源極(第一電極18’)藉由穿孔16電性連接基板12。
在部分實施例中，源極(第一電極18’)可連接導線架22的低電位連接部(第一連接部22’)，汲極(第二電極18”)可連接導線架22的高電位連接部(第二連接部22”)。半導體裝置10設置於基板12上的電極18連接導線架22的連接部。因此，本揭露採用覆晶技術(flip chip technology)，以將反置的半導體裝置10貼附於導線架22上。
在部分實施例中，導電結構22可更連接一印刷電路板(PCB)42。
在部分實施例中，封裝結構40可更包括一散熱元件(thermal dissipating component)46，設置於基板12之第二側28以及封裝材料24上。
請參閱第5圖，根據本揭露之一實施例，提供一種封裝結構40。第5圖為封裝結構40的剖面示意圖。
封裝結構40包括一導電結構22、一半導體裝置10、以及一封裝材料24。半導體裝置10連接導電結構22。封裝 材料24覆蓋半導體裝置10以及一部分之導電結構22。
半導體裝置10包括一基板12，具有一第一側26與一第二側28、一主動層(active layer)14、一穿孔(via)16、以及複數個電極18，例如，一第一電極18’、一第二電極18”、以及一第三電極18'''。主動層14設置於基板12的第一側26上。穿孔16形成穿過主動層14。電極18設置於主動層14上並連接穿孔16。值得注意的是，未被封裝材料24覆蓋的基板12的第二側28以及一部分之導電結構22暴露於外。
在部分實施例中，導電結構22可包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
在此實施例中，導電結構22為電鍍材料，作為一重分佈層(redistribution layer，RDL)結構。
在部分實施例中，重分佈層結構22可設置於半導體裝置10的電極18上。
在部分實施例中，重分佈層結構22可包括彼此堆疊的複數絕緣層30以及複數金屬層32，如第5圖所示。
在部分實施例中，重分佈層結構22的絕緣層30可包括環氧樹脂材料。
在部分實施例中，重分佈層結構22的金屬層32可包括導線架、金屬箔、或電鍍材料。
在部分實施例中，基板12可為一矽基基板(silicon-based substrate)或一含矽基板(silicon-containing substrate)。
在部分實施例中，主動層14可為一氮化物基層 (nitride-based layer)，例如，一氮化鎵(gallium nitride，GaN)層。
在部分實施例中，電極18可包括一源極、一汲極、以及一閘極，例如，第一電極18’作為源極、第二電極18”作為汲極、以及第三電極18'''作為閘極。
在部分實施例中，電極18可橫向設置於主動層14上，例如，源極(第一電極18’)與汲極(第二電極18”)橫向設置於主動層14上(即，設置於相同平面)。因此，半導體裝置10可為一橫向功率元件，例如，一橫向高功率元件。
在部分實施例中，電極18的其中之一可藉由穿孔16電性連接基板12，例如，源極(第一電極18’)藉由穿孔16電性連接基板12。
在部分實施例中，散熱元件46可包括一散熱片(heat sink)或一散熱塊(heat slug)。
在部分實施例中，導電結構22可更連接一印刷電路板(PCB)42。
在部分實施例中，封裝結構40可更包括一散熱元件(thermal dissipating component)46，設置於基板12之第二側28以及封裝材料24上。
在部分實施例中，散熱元件46可包括一散熱片(heat sink)或一散熱塊(heat slug)。
相較於傳統摻雜III-V族的矽基板，在本揭露中，係將一種新穎的具有特定材料(例如，氮化鎵)的主動層設置於矽基板上，以供後續電極的設置。本揭露具有橫向源極/汲極/ 閘極以及設置於源極/汲極/閘極與矽基板之間具有特定材料(例如，氮化鎵)的主動層的半導體裝置適用於高電流以及高頻的應用。在此種裝置結構中，電極的其中之一者(例如，源極)藉由形成穿過主動層的穿孔電性連接矽基板，使得矽基板具有穩定的電特性，以及具有與其連接的電極(例如，源極)相同的電位。此可穩定位於矽基板上方主動層的功能。
在本揭露封裝結構中，除了從與導電結構(即，導線架、金屬箔、或電鍍材料)連接的印刷電路板(PCB)側移除熱之外，所產生的熱亦可從封裝結構中基板與散熱元件或散熱片結合的另一側(即，未被封裝材料覆蓋的一側)移除，實現雙側散熱的效果。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (28)

  1. 一種半導體裝置，包括：一基板；一主動層，設置於該基板上；一穿孔，穿過該主動層；以及複數個電極，與該主動層的上表面直接接觸並填入該穿孔。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該基板為一矽基基板(silicon-based substrate)。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該主動層為一氮化物基層(nitride-based layer)。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該主動層包括氮化鎵(GaN)。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該電極藉由該穿孔電性連接該基板。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該等電極橫向設置於該主動層上。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該等電極包括一源極、一汲極、以及一閘極。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該源極藉由該穿孔電性連接該基板。
  9. 一種封裝結構，包括：一導電結構；一半導體裝置，連接該導電結構，其中該半導體裝置包括一基板、一主動層、一穿孔、以及複數個電極，該基板具有一第一側與一第二側，該主動層設置於該基板之該第一側上，該穿孔穿過該主動層，以及該等電極與該主動層的上表面直接接觸並填入該穿孔；以及一封裝材料，覆蓋該半導體裝置以及一部分之該導電結構，並露出該基板之該第二側以及一部分之該導電結構。
  10. 如申請專利範圍第9項所述之封裝結構，其中該導電結構包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
  11. 如申請專利範圍第9項所述之封裝結構，其中該基板為一矽基基板(silicon-based substrate)。
  12. 如申請專利範圍第9項所述之封裝結構，其中該主動層為一氮化物基層(nitride-based layer)。
  13. 如申請專利範圍第9項所述之封裝結構，其中該主動層包括氮化鎵(GaN)。
  14. 如申請專利範圍第9項所述之封裝結構，其中該電極藉由該穿孔連接該基板。
  15. 如申請專利範圍第9項所述之封裝結構，其中該等電極橫向設置於該主動層上。
  16. 如申請專利範圍第9項所述之封裝結構，其中該等電極包括一源極、一汲極、以及一閘極。
  17. 如申請專利範圍第16項所述之封裝結構，其中該源極藉由該穿孔連接該基板。
  18. 如申請專利範圍第9項所述之封裝結構，其中該導電結構更包括連接一印刷電路板(PCB)。
  19. 如申請專利範圍第9項所述之封裝結構，更包括一散熱元件(thermal dissipating component)，設置於該基板之該第二側以及該封裝材料上。
  20. 如申請專利範圍第19項所述之封裝結構，其中該散熱元件包括一散熱片(heat sink)。
  21. 一種封裝結構，包括：一半導體裝置，包括一基板、一主動層、一穿孔、以及一電極，其中該主動層設置於該基板與該電極之間，該主動層包括該穿孔電性連接該電極與該基板，以及該穿孔穿過該主動層，其中該電極與該主動層的上表面直接接觸並填入該穿孔；一導電結構，設置於該電極上；以及一封裝材料，包圍該半導體裝置與該導電結構，其中一部分之該半導體裝置與一部分之該導電結構自該封裝材料露出。
  22. 如申請專利範圍第21項所述之封裝結構，其中該基板為一矽基基板(silicon-based substrate)。
  23. 如申請專利範圍第21項所述之封裝結構，其中該主動層為一氮化物基區(nitride-based region)。
  24. 如申請專利範圍第21項所述之封裝結構，其中該主動層包括氮化鎵(GaN)。
  25. 如申請專利範圍第21項所述之封裝結構，其中該導電結構包括一導線架(leadframe)、一金屬箔、或一電鍍材料。
  26. 如申請專利範圍第21項所述之封裝結構，其中該導電結構更包括連接一印刷電路板(PCB)。
  27. 如申請專利範圍第21項所述之封裝結構，更包括一散熱元件(thermal dissipating component)，設置於該半導體裝置與該封裝材料上。
  28. 如申請專利範圍第27項所述之封裝結構，其中該散熱元件包括一散熱片(heat sink)。
TW106109887A 2016-11-22 2017-03-24 半導體裝置及包含其之封裝結構 TWI664704B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/358,469 2016-11-22
US15/358,469 US10741644B2 (en) 2016-11-22 2016-11-22 Semiconductor devices with via structure and package structures comprising the same

Publications (2)

Publication Number Publication Date
TW201830631A TW201830631A (zh) 2018-08-16
TWI664704B true TWI664704B (zh) 2019-07-01

Family

ID=62147244

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106109887A TWI664704B (zh) 2016-11-22 2017-03-24 半導體裝置及包含其之封裝結構

Country Status (3)

Country Link
US (1) US10741644B2 (zh)
CN (1) CN108091617A (zh)
TW (1) TWI664704B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450601A (zh) * 2002-04-08 2003-10-22 台湾积体电路制造股份有限公司 在绝缘体上硅材料基板上制作上接触插塞的方法
TW201442183A (zh) * 2012-12-21 2014-11-01 Intel Corp 用於矽穿孔之連接結構
TW201547018A (zh) * 2014-06-06 2015-12-16 台達電子工業股份有限公司 半導體裝置與其之製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370178A (ja) 1989-08-09 1991-03-26 Seiko Instr Inc 半導体装置
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
JP2679608B2 (ja) * 1993-12-28 1997-11-19 日本電気株式会社 半導体装置とその製造方法
JPH0822998A (ja) * 1994-07-06 1996-01-23 Mitsubishi Electric Corp 半導体装置、及びその製造方法
US5693969A (en) * 1995-03-06 1997-12-02 Motorola MESFET having a termination layer in the channel layer
US5907177A (en) * 1995-03-14 1999-05-25 Matsushita Electric Industrial Co.,Ltd. Semiconductor device having a tapered gate electrode
US6221753B1 (en) * 1997-01-24 2001-04-24 Micron Technology, Inc. Flip chip technique for chip assembly
JP2000349096A (ja) * 1999-06-01 2000-12-15 Matsushita Electric Ind Co Ltd 化合物電界効果トランジスタおよびその製造方法
US6897495B2 (en) * 2001-10-31 2005-05-24 The Furukawa Electric Co., Ltd Field effect transistor and manufacturing method therefor
US7550781B2 (en) * 2004-02-12 2009-06-23 International Rectifier Corporation Integrated III-nitride power devices
CN100533774C (zh) * 2004-02-12 2009-08-26 国际整流器公司 Ⅲ-氮化物双向开关
US8304809B2 (en) * 2007-11-16 2012-11-06 Furukawa Electric Co., Ltd. GaN-based semiconductor device and method of manufacturing the same
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
JP5655339B2 (ja) * 2010-03-26 2015-01-21 サンケン電気株式会社 半導体装置
US8642381B2 (en) * 2010-07-16 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming protective layer over exposed surfaces of semiconductor die
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
JP5772050B2 (ja) * 2011-02-22 2015-09-02 富士通株式会社 半導体装置及びその製造方法、電源装置
TW201320396A (zh) 2011-11-08 2013-05-16 Tyntek Corp Chunan Branch 具複數個貫穿孔洞之電流阻斷層之發光二極體結構
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9142550B2 (en) * 2013-06-18 2015-09-22 Infineon Technologies Austria Ag High-voltage cascaded diode with HEMT and monolithically integrated semiconductor diode
JP6211829B2 (ja) * 2013-06-25 2017-10-11 株式会社東芝 半導体装置
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
US10120266B2 (en) * 2014-01-06 2018-11-06 Lumileds Llc Thin LED flash for camera
FR3018953B1 (fr) * 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
CN104269434B (zh) * 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
US10153276B2 (en) * 2014-12-17 2018-12-11 Infineon Technologies Austria Ag Group III heterojunction semiconductor device having silicon carbide-containing lateral diode
US9472483B2 (en) * 2014-12-17 2016-10-18 International Business Machines Corporation Integrated circuit cooling apparatus
US9356017B1 (en) * 2015-02-05 2016-05-31 Infineon Technologies Austria Ag Switch circuit and semiconductor device
CN105226093B (zh) * 2015-11-11 2018-06-26 成都海威华芯科技有限公司 GaN HEMT器件及其制作方法
US9806061B2 (en) * 2016-03-31 2017-10-31 Altera Corporation Bumpless wafer level fan-out package
CN205666237U (zh) * 2016-05-24 2016-10-26 江南大学 一种势垒层组分渐变的InAlN/GaN HEMT器件
US10522532B2 (en) * 2016-05-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group III-V layer
CN205680686U (zh) * 2016-06-22 2016-11-09 成都海威华芯科技有限公司 一种GaN增强耗尽型MOS‑HEMT器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450601A (zh) * 2002-04-08 2003-10-22 台湾积体电路制造股份有限公司 在绝缘体上硅材料基板上制作上接触插塞的方法
TW201442183A (zh) * 2012-12-21 2014-11-01 Intel Corp 用於矽穿孔之連接結構
TW201547018A (zh) * 2014-06-06 2015-12-16 台達電子工業股份有限公司 半導體裝置與其之製造方法

Also Published As

Publication number Publication date
CN108091617A (zh) 2018-05-29
US10741644B2 (en) 2020-08-11
TW201830631A (zh) 2018-08-16
US20180145018A1 (en) 2018-05-24

Similar Documents

Publication Publication Date Title
US10566320B2 (en) Method for fabricating electronic package
US10943885B2 (en) Method for making semiconductor device with sidewall recess and related devices
TW201826461A (zh) 堆疊型晶片封裝結構
CN104867909B (zh) 用于有源装置的嵌入式管芯再分布层
TWI672784B (zh) 封裝結構及封裝結構的製造方法
US11784061B2 (en) Chip package structure and method for forming the same
TW201935632A (zh) 晶片封裝模組及包含其之電路板結構
US9607860B2 (en) Electronic package structure and fabrication method thereof
US9466557B2 (en) Electronic device with first and second contact pads and related methods
US11049796B2 (en) Manufacturing method of packaging device
TWI650843B (zh) 基板、功率模組封裝、及圖案化的絕緣金屬基板之製造方法
US20220384286A1 (en) Chip package structure with heat conductive layer
TWI664704B (zh) 半導體裝置及包含其之封裝結構
TWI606525B (zh) 具有鍍覆引線之積體電路封裝系統及其製造方法
TWI641058B (zh) 使用導線架條製造晶圓級封裝及相關裝置
US11417581B2 (en) Package structure
KR102050130B1 (ko) 반도체 패키지 및 그 제조 방법
TW201603212A (zh) 積體電路元件及其封裝結構
KR102340866B1 (ko) 반도체 패키지 및 그 제조 방법
US11133245B2 (en) Semiconductor package structure and method for manufacturing the same
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
TW201526174A (zh) 半導體封裝件及其製法
JP2012256935A (ja) 樹脂封止型半導体装置